JPWO2013088957A1 - 抵抗体内蔵多層ガラスセラミック基板 - Google Patents

抵抗体内蔵多層ガラスセラミック基板 Download PDF

Info

Publication number
JPWO2013088957A1
JPWO2013088957A1 JP2013549198A JP2013549198A JPWO2013088957A1 JP WO2013088957 A1 JPWO2013088957 A1 JP WO2013088957A1 JP 2013549198 A JP2013549198 A JP 2013549198A JP 2013549198 A JP2013549198 A JP 2013549198A JP WO2013088957 A1 JPWO2013088957 A1 JP WO2013088957A1
Authority
JP
Japan
Prior art keywords
resistor
glass
built
ceramic substrate
glass ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013549198A
Other languages
English (en)
Other versions
JP6113664B2 (ja
Inventor
陽介 二俣
陽介 二俣
小更 恒
恒 小更
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Electronics AG
Original Assignee
Epcos AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Epcos AG filed Critical Epcos AG
Publication of JPWO2013088957A1 publication Critical patent/JPWO2013088957A1/ja
Application granted granted Critical
Publication of JP6113664B2 publication Critical patent/JP6113664B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/16Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/167Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed resistors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Non-Adjustable Resistors (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

【課題】多層ガラスセラミック回路基板に内蔵された抵抗体であって、抵抗値変化の少ない抵抗体を内蔵した多層ガラスセラミック回路基板を提供する。
【解決手段】抵抗体に含まれるガラスのガラス軟化点Trとガラスセラミック基板に含まれるガラスのガラス軟化点TcがTc−110≦Tr≦Tc+70の関係を満たすガラスを用い、抵抗体内部の空隙を微小で連続的に繋がっていない空隙構造にすることで、内蔵抵抗体の抵抗値バラツキの小さい抵抗体を得る。
【選択図】図1

Description

本発明は、多層ガラスセラミック基板に抵抗体を内蔵して形成される、抵抗体内蔵多層ガラスセラミック基板に関するものである。
近年、スマートフォンなど移動体通信機器の高機能化、多機能化が進み、それに伴い半導体素子等の能動素子の高集積化、高密度化とともに、基板を含めた受動素子の高密度化、高機能化及び小型化がますます必要になってきている。多層ガラスセラミック基板は、ベアチップ搭載マルチチップモジュールや移動体通信モジュール、車載ECU用基板などに用いられているが、内部にコンデンサ、インダクタ、抵抗等の受動素子を内蔵することで実装面積を縮小でき、小型高機能化が出来ることから開発が進められてきた。
例えば基板上に抵抗体素子を形成する場合には、抵抗ペーストを印刷して焼付けた後、初期抵抗値を測定してレーザートリミング等を行い、所望の抵抗値調整を行なえるが、多層ガラスセラミック基板内部に抵抗体素子を形成する場合はレーザートリミング等が行えないため、抵抗体の抵抗値調整ができず、印刷、焼成等の工程における抵抗値のバラツキの制御が重要である。
なお、多層ガラスセラミック基板内部に抵抗体を形成する方法は、例えば以下のような方法が知られている。セラミック粉末に、溶剤、有機バインダ、分散剤および可塑剤等を各々添加し、混合することによって、セラミックスラリーを作製し、セラミックスラリーをPETフィルム等の支持体上に塗布し、グリーンシートと呼ばれるセラミックシートを形成する。このグリーンシート上に、銀等の導電体ペースト、抵抗体ペーストを印刷する。このシートを複数枚積層し、熱圧着を加えた後に焼成することによって、抵抗体が内蔵された多層ガラスセラミック基板を得る事ができる。
例えば特許文献1には、抵抗ペーストは導電性粉末とガラス粉末を混合してなり、そのガラス粉末に含まれるガラス成分の転移温度Tgとセラミックスの焼成温度Tcが、Tc−150≦Tg≦Tcの関係を満足する抵抗ペーストを用いることで、抵抗体中のガラス成分のガラスセラミックへの拡散を抑制し、製品間での抵抗値バラツキが改善された多層ガラスセラミック基板内蔵抵抗体を得ている。
また抵抗体は、セラミックスの焼結による収縮を受け、外側から内側に向かう収縮方向の応力を受けるため、ガラスが軟化点に達していなくても、ガラス転移をしている状態であれば、セラミックスからの応力を受けて粉末状態から焼結状態に変形できるとある。これより焼成温度と抵抗ペーストのガラス成分の転移温度Tgで範囲を規定している。
特開2006−108530号公報
特許文献1は、ガラスが軟化点に達していなくても、ガラス転移をしている状態であれば、セラミックスからの応力を受けて粉末状態から焼結状態に変形できる、と記載されている。しかし、ガラス転移点がセラミックスの焼成温度付近にあるガラスを抵抗体の成分に用いる場合、ガラスの流動性が乏しく、抵抗体の導電性物質をガラス成分で十分濡らすことができない。そのため、焼結状態に変形はできるものの、抵抗体内部に多くのポア(空隙)を形成して緻密な抵抗体を得られない場合がある。それにより、抵抗体内部の導電性物質の密度が局部的にばらつきを持つことになり、抵抗値バラツキの低減効果が十分に得られないことが予想される。
そこで、本発明の目的は、上述したような問題を解決し得る抵抗体内蔵多層ガラスセラミック基板を提供しようとすることである。具体的には、抵抗値バラツキが少ない抵抗体内蔵多層ガラスセラミック基板を提供することを目的とする。
上述した従来技術の課題を解決するために、本発明は、積層された複数のガラスセラミックスからなる絶縁層と、該絶縁層間に形成された抵抗体接続用の少なくとも一対の内部導体と、両端部が前記一対の内部導体にそれぞれ接続された抵抗体とを具備してなる抵抗体内蔵多層ガラスセラミック基板において、前記抵抗体は、導電性粉末とガラス粉末を含んだ材料より形成され、さらに点在した微小な空隙を有することを特徴とする。
本明細書において、「微小な空隙」の大きさは、アスペクト比が1.0〜1.5の球状のものはメジアン径(D50)を意味し、その他の形状については長径及び短径の算術平均値を意味し、無作為に選択した50点の平均値とする。この値が3μm以下である空隙を「微小な空隙」とする。
この空隙形状が大きくなると、抵抗体内部に導電性粉末で形成される導電経路長が、空隙の有無により大きくバラツキを生じ、抵抗値のバラツキを増加する。
また、本発明は、前記抵抗体に用いられるガラス粉末の軟化点をTr1、ガラスセラミックスからなる絶縁層に用いられるガラス粉末の軟化点をTc1としたとき、Tc1−110≦Tr1≦Tc1+70の関係を満たすことを特徴とする。ここでTc1、Tr1の範囲はそれぞれ730℃≦Tc1≦830℃、620℃≦Tr1≦900℃、より好ましくは750℃≦Tc1≦800℃、650℃≦Tr1≦870℃の範囲である。
Tc1−110>Tr1となると、焼成温度での抵抗体用ガラスの流動粘度が低下して、該ガラスの発泡などにより抵抗体内部に多くの空隙を形成するため、抵抗値バラツキが増加する。また、Tr1>Tc1+70となると、焼成温度での抵抗体用ガラスの流動粘度が高く、導電性粉末を該ガラスで被覆できない部分がそのまま空隙として形成されるため、抵抗値バラツキが増加してしまう。
このため上記関係式を満たすことが好ましい。
抵抗体に用いられるガラス粉末としては、上記関係を満たすガラス粉末であれば特に制限されないが、例えばSiO、B、及びアルカリ金属酸化物を含有するガラス粉末、SiO、B、Al及びアルカリ土類金属酸化物を含有するガラス粉末、SiO、B、及びアルカリ土類金属酸化物を含有するガラス粉末、SiO、B、ZrO及びアルカリ金属酸化物を含有するガラス粉末,SiO、アルカリ金属酸化物、及びアルカリ土類金属酸化物を含有するガラス粉末等が好ましい。
ガラスセラミックスからなる絶縁体層に用いられるガラス粉末としては、例えば、(1)非晶質ガラス系材料及び(2)結晶化ガラス系材料の少なくとも1種からなるガラス粉末が挙げられる。(2)結晶化ガラス系材料は、加熱焼成時に多数の微細な結晶がガラス成分中に析出した材料である。
前記ガラスセラミックスからなる絶縁体層に用いられるガラス粉末は、結晶化ガラス系材料を用いて形成されるものであることがより好ましい。結晶化ガラス系材料としては、例えば、SiO、CaO、及びMgOを含有するディオプサイド結晶ガラスを用いることができる。
ディオプサイド結晶ガラスにおいて、SiOはガラスのネットワークフォーマーであるとともに、ディオプサイド結晶の構成成分である。SiOの含有量は、ディオプサイド結晶ガラス全量を基準として、好ましくは40〜65質量%であり、より好ましくは45〜65質量%である。SiOの含有量が40質量%未満であるとガラス化が困難になる傾向にある。一方、SiOの含有量が65質量%を超えると密度が低くなる傾向にある。
ディオプサイド結晶ガラスにおいて、CaOはディオプサイド結晶の構成成分である。CaOの含有量は、ディオプサイド結晶ガラス全量に対して、好ましくは20〜35質量%であり、より好ましくは25〜30質量%である。CaOの含有量が20質量%未満であると誘電損失が高くなる傾向にある。一方、CaOの含有量が35質量%を超えるとガラス化が困難になる傾向にある。
ディオプサイド結晶ガラスにおいて、MgOはディオプサイド結晶の構成成分である。MgOの含有量は、ディオプサイド結晶ガラス全量に対して、好ましくは11〜30質量%であり、より好ましくは12〜25質量%である。MgOの含有量が11質量%未満であると結晶が析出し難くなる傾向にある。一方、MgOの含有量が30質量%を超えるとガラス化が困難になる傾向にある。
ディオプサイド結晶ガラスにおいて、Alはガラスの結晶性を調節する成分である。Alの含有量は、ディオプサイド結晶ガラス全量に対して、好ましくは0.5〜10質量%であり、より好ましくは1〜5質量%である。Alの含有量が0.5質量%未満であると結晶性が強くなりすぎてガラス成形が困難になる傾向にある。一方、Alの含有量が10質量%を超えるとディオプサイド結晶が析出し難くなる傾向にある。
ディオプサイド結晶ガラスにおいて、内部導体を構成する導電性材料としてAgを用いた場合、CuOを添加してもよい。CuOはAgに電子を与え、ガラスセラミックス中への拡散を抑制する成分である。CuOの含有量は、ディオプサイド結晶ガラス成分全量に対して、好ましくは0.01〜1.0質量%である。CuOの含有量が0.01質量%未満であると上述の効果が十分に発揮されない傾向にある。一方、CuOの含有量が1.0質量%を超えると誘電損失が大きくなり過ぎる傾向にある。
ディオプサイド結晶ガラス成分において、SrO、ZnO、TiOはガラス化を容易にするために添加してもよい。ディオプサイド結晶ガラス成分全量に対する含有量は、各成分とも好ましくは0〜10質量%であり、より好ましくは0〜5質量%である。これらの成分が各々10質量%より多くなると結晶性が弱くなり、ディオプサイドの析出量が少なくなって誘電損失が大きくなる傾向にある。
また、ディオプサイド結晶ガラス成分としては、誘電損失等の特性を損なわない範囲で上記成分以外の成分を含んでいてもよい。
本発明の抵抗体に点在する微小な空隙は、抵抗体内蔵多層ガラスセラミック基板内に位置する抵抗体の水平方向の断面における該微小空隙の割合が、20%以下であることを特徴としている。
前記微小空隙の測定は、抵抗体を水平方向に研磨して現れる断面を、任意の場所で10箇所観測を行い、その測定された微小空隙の平均割合が20%以下であることが好ましい。具体的には、基板内蔵抵抗体素子の抵抗体断面を研磨により作製し、COMPO像2000倍画像から空隙面積、抵抗体面積を画像認識ソフトで読み取り、研磨面に存在する微小空隙面積/抵抗体面積×100(%)にて算出した任意の10箇所の測定値の平均値にて算出して求めた。
本発明によれば、上記のように抵抗値バラツキが少ない抵抗体を内蔵した多層ガラスセラミック基板を得られることで、歩留りの改善の安定化を図れるという効果を奏する。
本実施形態の配線基板の模式断面図を示す図である。 本実施形態の配線基板の製造工程フローチャートである。 本実施形態の配線基板内部の抵抗体部分の模式断面図(図1におけるI−I線断面概念図)を示す図である。 実施例1の内蔵抵抗体内部の空隙を示す顕微鏡写真である。 比較例1の内蔵抵抗体内部の空隙を示す顕微鏡写真である。 比較例2の内蔵抵抗体内部の空隙を示す顕微鏡写真である。
以下、図面を参照して、本発明の好適な実施形態について説明する。
図1は、本発明に係る実施形態の抵抗体内蔵多層ガラスセラミック基板の模式断面図である。図1に示す抵抗体内蔵多層ガラスセラミック基板10は、ガラスセラミックス基板11a,11b,11c及び11d(以下、纏めてガラスセラミックス基板11a〜11dという)がこの順に積層された積層構造を有する。さらに、抵抗体内蔵多層ガラスセラミック基板10は、図1中で上下に隣り合うガラスセラミックス基板の間に設けられた内部導体13及び内蔵抵抗体15と、最外層であるガラスセラミックス基板11a(11d)の表面上に設けられた表面導体14と、内部導体13及び表面導体14を電気的に導通するビア導体12とを備える。
以下、各構成要素およびその成分について説明する。
<ガラスセラミック材料>
ガラスセラミック基板11a〜11dに含まれるガラス材料としては、例えば、結晶化ガラス系材料が挙げられる。結晶化ガラス系材料とは、加熱焼成時に多数の微細な結晶がガラス成分中に析出した材料である。
通常、非晶質ガラス系材料を用いると、内蔵抵抗体のガラス成分との相互拡散により、内蔵抵抗体中の導電性粉体とガラス成分との割合が変動してしまい、抵抗値のバラツキが増加する傾向にある。しかしこの結晶化ガラス系材料を用いることで、該ガラスに析出した結晶と内蔵抵抗体のガラス成分との相互拡散は抑制されるため、この現象起因による抵抗値のバラツキを抑制する効果が期待される。
結晶化ガラス系材料としては、例えば、SiO、CaO、MgOを含有するディオプサイド結晶ガラスを用いることができる。ディオプサイド結晶ガラスとは、焼成によって主結晶としてディオプサイド結晶を析出するものである。
骨材として用いるセラミック材料も低誘電率、低損失化の観点からアルミナ、コーディライト、ムライト、スピネル、石英、アモルファスシリカ等が使用される。
<抵抗体材料>
抵抗体ペーストとして、導電性粉末とガラス粉末とを含み、これらが有機ビヒクルと混合されてなるものが使用される。
前記抵抗体ペーストに用いる導電性粉末は、特に限定されないが、実質的に鉛を含まないことが好ましく、例えばRuOや、Ruの複合酸化物等を用いることができる。
前記抵抗体ペーストに用いる有機ビヒクルも、特に限定されないが、例えばバインダ樹脂としては、エチルセルロース、ポリビニルブチラール、メタクリル樹脂、ブチルメタクリレート等を用いることができる。また、溶剤としては、例えばターピネオール、ブチルカルビトール、ブチルカルビトールアセテート、トルエン、アルコール類、キシレン等を用いることができる。有機ビヒクルは、溶剤を加熱攪拌しながらバインダ樹脂を溶解させることにより調製することができる。
また、前記抵抗体ペーストに用いるガラス粉末としては、ガラス軟化点Tr(℃)と絶縁層のガラス粉末のガラス軟化点Tc(℃)がTc−110≦Tr≦Tc+70の関係を満すガラスを用いられる。Tc−110>Trの抵抗体用ガラスの場合、焼成温度においてガラスの発泡が生じ、抵抗体内部に巨大な空隙や、ポアが連続して繋がった大きな空隙を発生させてしまう。 また、Tc+70≦Trの抵抗体用ガラスでは焼結状態が不十分であり、抵抗体内部に多数の空隙を生じさせる場合があり、導電性粉末の分散性が良好なものが得られず、抵抗値バラツキを大きくしてしまうためである。ここでTc1、Tr1の範囲はそれぞれ730℃≦Tc1≦830℃、620℃≦Tr1≦900℃、より好ましくは750℃≦Tc1≦800℃、650℃≦Tr1≦870℃の範囲である。
本発明は、抵抗値バラツキの要因として、抵抗体内部に発生する空隙状態が、抵抗値バラツキに影響すると考えている。従って、抵抗体内部の空隙状態をコントロールするためには、ガラスの軟化点と関係があることを見出し、軟化点に着目した。
ここで、本発明の「ガラスの軟化点」とは、ガラスが自重で軟化変形する温度であり、ファイバーエロンゲーション法による変形開始温度、あるいは示差熱分析(DTA)によって測定される曲線における第2吸収部の裾の温度である。
なお、本明細書におけるガラス軟化点(℃)とは、株式会社リガク社製TG8120示差熱分析装置を用いて測定された温度である。
次に、本実施の形態例に係る、上述した抵抗体ペーストを使用して抵抗体内蔵多層ガラスセラミック基板を製造する工程について説明する。図2は該工程を示すフローチャートである。
<ガラスセラミックス>
ガラス粉末、セラミックフィラー、結合剤、溶剤、可塑剤及び分散剤等を含む有機ビヒクルと混合し、スラリー状の塗料を調製する。混合は、ボールミル等一般的な塗料製造装置が使用できる。その後のシート成型厚み、成膜装置により、各種添加材の添加量は適宜決定される。
結合剤としては、例えば、ポリビニルブチラール樹脂及びメタアクリル酸樹脂等が挙げられる。可塑剤としては、例えば、フタル酸ジブチル等が挙げられる。溶剤としては、例えば、トルエン、メチルエチルケトン等が挙げられる。
調製した塗料を、例えば、ポリエチレンテレフタレート(PET)シート等の支持体上に成膜する。これによって、支持体上にガラスセラミック基板用グリーンシートを形成することができる。成膜方法としては、ドクターブレード法、カレンダーロール等の成型方法が使用できる。
次に前記グリーンシートに内部導体接続ビア用のビアホールをメカパンチングやCOレーザーなどにて形成する。次に該ビアホールへ導体ペーストの充填印刷を行う。次に抵抗体と接続するための内部導体電極パターンを導体ペーストにて印刷形成し、乾燥後、抵抗体ペーストを所定の位置へ印刷形成する。
導体パターンの形成に用いる導体ペーストは、Ag、Ag−Pd合金、Cu、Ni等の各種金属や合金からなる導電性材料と有機ビヒクルとを混練することにより調製することができる。導体ペーストに用いられる有機ビヒクルは、バインダと溶剤とを主たる成分として含有する。バインダ、溶剤及び導電性材料の配合比に特に制限はなく、例えば、導電性材料に対して、バインダを1〜15質量%、溶剤を10〜50質量%配合することができる。導体ペーストには、必要に応じて各種分散剤や可塑剤等から選択される添加物を添加してもよい。
また、上記抵抗体ペーストにて抵抗体を印刷形成する際、該抵抗体ペーストを、1.0mm×1.2mmの印刷パターンを用いて、長辺方向の両端で各100μm、上記の乾燥後の内部導体電極パターンと重なるように印刷する。このように、内部導体及び抵抗体が印刷された複数枚のガラスセラミック基板用グリーンシートを積層して、プレスした後、焼成を行い、抵抗体内蔵多層ガラスセラミック基板を得た。
この抵抗体内蔵多層ガラスセラミック基板の製造における焼成工程では、グリーンシートと、該グリーンシートの積層体を挟むように該グリーンシートよりも熱収縮が小さい別のグリーンシート、または該グリーンシートの焼成温度では焼結しない別のグリーンシートを有する積層体を焼成する、いわゆる無収縮焼成プロセスを用いることもできる。この無収縮焼成プロセスを行うことによって、ガラスセラミック基板となるグリーンシートの面方向の焼成時の収縮が抑制され、内蔵抵抗体の面方向の収縮バラツキを抑制する効果が期待できる。
このようにして得られた抵抗体内蔵多層ガラスセラミック基板に内蔵される抵抗体の内部空隙は、点在した微小な空隙を設けた構造である。従来のように、空隙が大きい形状のものが、抵抗体内部に存在すると、抵抗体内の導通経路は空隙部を避けるように形成されるため、各抵抗体毎で導通経路長のバラツキが大きくなり、抵抗値バラツキも大きくなってしまう。本発明では、抵抗体内部の空隙を点在した微小な空隙とすることで、安定した導通経路長のものが得られるようになり、内蔵される抵抗体の抵抗値バラツキが少ない抵抗体内蔵多層ガラスセラミック基板が得られる。
<抵抗体ペーストの作製>
導電性材料としての酸化ルテニウム2gと、ガラス粉末B3.5gを、エチルセルロース、ブチルカルビトールからなるビヒクルに3本ロールを用いて分散させて、抵抗体ペーストを作製した。なお、導電性材料およびガラス粉末Bの合計質量と有機ビヒクルの質量の比は、得られた抵抗体ペーストがスクリーン印刷に適した粘度となるように、質量比で1:0.5〜1:4の範囲で調合し、抵抗体ペーストを作製した。
<ガラスセラミック基板用誘電体ペーストの作製>
まず、ガラス粉末A(SiO、CaO、MgOを主成分とする、ディオプサイドを析出する結晶化ガラス粉末)と、アルミナフィラーとを準備した。
アクリル系樹脂を19.4g、トルエンを59.1g、エタノールを3g、可塑剤(ブチルフタリルグリコール酸ブチル)を6.5g混合して、有機ビヒクルを調製した。そして、ガラス粉末A、アルミナフィラー、及び調製した有機ビヒクルを配合し、ボールミルを用いて24時間混合して誘電体ペーストを調製した。
<多層ガラスセラミック基板の作製>
調製した誘電体ペーストをポリエチレンテレフタレート(PET)フィルム上にドクターブレード法により成膜してガラスセラミック基板のグリーンシートを複数形成した。次に該グリーンシートに内部導体間を接続するビア用のビアホールをCO2レーザーにて形成した。次に該ビアホールに銀ペーストにて充填印刷を行った。次に抵抗体と接続するための内部導体用電極パターンを銀ペーストにて印刷形成し、乾燥後、上記抵抗体ペーストにて所定の位置へ印刷形成した。ここで該抵抗体ペーストを、1.0mm×1.2mmの印刷パターンを用いて、長辺方向の両端で各100μm、前記抵抗体と接続するための内部導体電極パターンと重なるように印刷した。該内部導体用電極パターンと抵抗体ペーストが印刷された複数枚のガラスセラミック基板用グリーンシートを積層して積層体を得、該積層体を挟むように未焼結グリーンシートを配置し、25MPaでプレスした後、大気中、900℃で2時間焼成して、内蔵抵抗体抵抗値評価用多層ガラスセラミック基板を得た。
抵抗体の抵抗値評価として、CUSTOM 社製のデジタルマルチメータ CDM−2000Dにより内蔵抵抗体の抵抗値を測定した。試料数30個の測定値より内蔵抵抗体の比抵抗のバラツキを算出した。
表1にある比抵抗バラツキ(3σ/比抵抗の平均)×100(%)の算出方法は下記の通りである。
比抵抗の求め方は、抵抗体の抵抗値をRDC、抵抗体の断面積をS、抵抗体の長さ(抵抗体接続用の一対の内部導体間距離)をLとすると、下記の式(1)で示すことができる。
比抵抗(Ω・mm)= RDC ×S / L (1)
抵抗体の長さL(抵抗体接続用の一対の内部導体間距離)は、抵抗体接続用の一対の内部導体の、両端部の間隔距離の平均値をLとし、L=(L1+L2)/2とする。図3は、図1にI―I面で内蔵抵抗体15の断面概念図である。
図3のC1は、断面積測定位置を示し、多層ガラスセラミック基板の積層面に垂直方向であり、且つ抵抗体接続用の一対の内部電極の中心近傍を、該一対の内部電極に平行に切断して形成された内蔵抵抗体15の断面積を画像認識ソフトを用いて読み取り、その断面積をSとする。上記(1)で求めた比抵抗を(3σ/比抵抗の平均)×100(%)で算出して求めた。
前記比抵抗バラツキを評価することにより、抵抗値の評価に含まれる印刷膜厚のバラツキや、抵抗体以外の抵抗値バラツキ因子を除くことが可能となり、抵抗体内部の空隙を低減させたことによる本発明の抵抗値バラツキの低減効果を分かり易くする、体積抵抗率である比抵抗バラツキの評価を行った。
以下、本発明の具体的な実施例及び比較例について、実験結果を基に説明する。
実施例及び比較例の結果を表1に記した。
Figure 2013088957
図4は、実施例1の抵抗体内蔵多層ガラスセラミック基板の内蔵抵抗体の積層方向に水平な断面状態を示す電子顕微鏡写真であり、図5、図6はそれぞれ比較例1、比較例2の抵抗体内蔵多層ガラスセラミック基板の内蔵抵抗体の積層方向に水平な断面状態を示す電子顕微鏡写真である。実施例1では抵抗体用ガラスにSiO−B−Al−RO系を用いたものであり、内蔵抵抗体内部の空隙率が3.5%であり、空隙形態も長径1μm〜2μm前後と微小の空隙が点在している。この結果、比抵抗のばらつきが改善した。
比較例1及び比較例2では抵抗体用ガラスにそれぞれ、SiO−B−RO系、Bi−SiO−B系を用いたものであり、内蔵抵抗体内部の空隙率が大きい結果であった。比較例1では発生した空隙が焼成途中で1つにまとまったような巨大な空隙を形成している。図5に示した断面写真から、長手方向で20μm以上と大きな空隙が存在し、空隙率が33.2%と確認された。また比較例2では、微小な空隙がいくつも連続的に繋がることで、大きな空隙を形成している。図6に示した断面写真では、5μm以下の小さな空隙が、いくつも繋がることで長手方向10μm以上の空隙が形成され、空隙率は32%と確認された。
比較例1及び比較例2では、抵抗体用ガラスのガラス軟化点Trとガラスセラミック材料のガラス軟化点Tcの関係が、Tc−110>Trであり、不純物や抵抗体用のガラス成分のガス化などにより該抵抗体用ガラスに発泡が生じ、抵抗体内部に比較的大きな空隙が発生したものと考えられる。また、この結果、抵抗体内部の空隙が多く存在し、比抵抗バラツキが大きくなる事が確認された。
実施例2、3、4の抵抗体用ガラスはいずれもTc−110≦Trの関係を満すガラスである。これらの比抵抗バラツキはいずれも10%以下と良好な結果が得られている。これらの抵抗体内部の空隙率が10%以下と空隙を抑制できたことにより、比抵抗バラツキも改善された。
実施例5,6の抵抗体用ガラスはいずれもTr≦Tc+70を満たす抵抗体用ガラスであり、抵抗体内部空隙率が10%以上と少し大きい結果であった。これは焼成温度でのガラスの流動性が低くなることによって、抵抗体内部に空隙を生じ、導電性粉末であるRuO2の分散状態が悪くなり、実施例2、3、4と比較して抵抗値バラツキが大きくなったためである。
実施例7,8の抵抗体用ガラスはいずれも実施例1の抵抗体用ガラスと同一であり、絶縁層用ガラスは実施例7,8それぞれ、軟化点800℃のSiO−CaO−MgO系ガラス、軟化点771℃のSiO−B−Al−RO系ガラスを用いており、Tc−110≦Trの関係を満すガラスである。これらの比抵抗バラツキはいずれも10%以下と良好な結果が得られている。これらの抵抗体内部の空隙率が10%以下と空隙を抑制できたことにより、比抵抗バラツキも改善傾向が見られた。
比較例3の抵抗体用ガラスはTr>Tc+70の抵抗体用ガラスであり、抵抗体内部空隙率が20%以上と大きい結果であった。これは焼成温度でのガラスの流動不足によって、抵抗体内部に空隙を生じ、導電性粉末であるRuO2の分散状態が悪くなり、抵抗値バラツキが大きくなった。
比較例4では絶縁層用ガラスにSiO−B−Al−RO系ガラスを用い、抵抗体用ガラスには比較例2と同一ガラスを用いており、比較例2同様Tc−110>Trの関係であり、抵抗体内部空隙率が20%以上と大きい結果であった。これは不純物や抵抗体用のガラス成分のガス化などにより該抵抗体用ガラスに発泡が生じ、抵抗体内部に比較的大きな空隙が発生したものと考えられる。また、この結果、抵抗体内部の空隙が多く存在し、比抵抗バラツキが大きくなった。
以下抵抗体用ガラスの粒度に関する参考例を表2に記した。
Figure 2013088957
同一組成の抵抗体用ガラスを用いて、ガラス粒度分布D50の異なるガラスを使用した抵抗体を比較した。粒度分布値が大きい参考例1の空隙率が13.4%であり、粒度分布値が小さい実施例1では3.5%と小さくなっていることが分かる。これは、ガラス粒子の平均粒径が大きくなることで、ガラスの充填性が低下し、ガラス間に多くの隙間を形成してしまい、そのため空隙率が大きくなったと考えられる。これより抵抗体用ガラス粒度は小さくすることが望ましい。ガラス粒度分布D50の範囲としては0.5μm≦D50≦1.5μmが好ましい。D50<0.5μmの場合、ペーストの乾燥収縮が大きくなり、印刷乾燥膜厚が厚くなると、印刷乾燥後の抵抗体にクラックが生じる場合があり、抵抗値バラツキを増加させる要因になることが考えられる。また1.5μm<D50の場合、上記理由により比抵抗バラツキが増加する傾向にあるため望ましくない。
ここでのガラス粒度分布D50(平均粒径)とは、市販のレーザー回折式粒度分布測定装置を用いて測定される体積平均粒子径のことである。
10 抵抗体内蔵多層ガラスセラミック基板
11a,11b,11c,11d ガラスセラミック基板
12 ビア導体(導体)
13 内部導体(導体)
14 表面導体(導体)
15 内蔵抵抗体

Claims (4)

  1. 積層された複数のガラスセラミックスからなる絶縁層と、該絶縁層間に形成された抵抗体接続用の少なくとも一対の内部導体と、両端部が前記一対の内部導体にそれぞれ接続された抵抗体を具備してなる抵抗体内蔵多層ガラスセラミック基板において、
    前記抵抗体は、導電性粉末とガラス粉末を含んだ材料より形成され、さらに点在した微小な空隙を有することを特徴とする抵抗体内蔵多層ガラスセラミック基板。
  2. 前記抵抗体に用いられるガラス粉末の軟化点をTr1、前記絶縁層に用いられるガラス粉末の軟化点をTc1としたとき、
    Tc1−110≦Tr1≦Tc1+70の関係を満たすことを特徴とする、請求項1記載の抵抗体内蔵多層ガラスセラミック基板。
  3. 前記絶縁層は、SiO2、CaO、MgOを含有するディオプサイド結晶を主相とする結晶化ガラスを含むことを特徴とする、請求項1又は請求項2記載の抵抗体内蔵多層ガラスセラミック基板。
  4. 前記抵抗体に点在する微小な空隙は、抵抗体内蔵多層ガラスセラミック基板の積層面に水平方向の抵抗体断面における該微小空隙の割合が、20%以下であることを特徴とする、請求項1乃至請求項3のいずれかに記載の抵抗体内蔵多層ガラスセラミック基板。
JP2013549198A 2011-12-16 2012-11-29 抵抗体内蔵多層ガラスセラミック基板 Active JP6113664B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011276172 2011-12-16
JP2011276172 2011-12-16
PCT/JP2012/080810 WO2013088957A1 (ja) 2011-12-16 2012-11-29 抵抗体内蔵多層ガラスセラミック基板

Publications (2)

Publication Number Publication Date
JPWO2013088957A1 true JPWO2013088957A1 (ja) 2015-04-27
JP6113664B2 JP6113664B2 (ja) 2017-04-12

Family

ID=48612412

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013549198A Active JP6113664B2 (ja) 2011-12-16 2012-11-29 抵抗体内蔵多層ガラスセラミック基板

Country Status (4)

Country Link
US (1) US9648743B2 (ja)
EP (1) EP2793539A4 (ja)
JP (1) JP6113664B2 (ja)
WO (1) WO2013088957A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015191938A (ja) * 2014-03-27 2015-11-02 三菱電機株式会社 多層セラミック回路基板
KR20180022847A (ko) * 2015-06-30 2018-03-06 쓰리엠 이노베이티브 프로퍼티즈 캄파니 비아를 포함하는 전자 디바이스 및 그러한 전자 디바이스를 형성하는 방법
JP6614240B2 (ja) * 2015-09-18 2019-12-04 株式会社村田製作所 セラミック多層基板
CN109791823B (zh) * 2016-09-29 2021-02-23 京瓷株式会社 电阻器、具备该电阻器的电路基板和电子装置
JP7116398B2 (ja) 2018-09-11 2022-08-10 国立研究開発法人農業・食品産業技術総合研究機構 落花生の脱莢機構および自走式拾い上げ脱莢機
JP7550025B2 (ja) 2020-11-09 2024-09-12 日本特殊陶業株式会社 セラミック配線基板およびセラミック配線基板の製造方法
JP7497274B2 (ja) 2020-11-09 2024-06-10 日本特殊陶業株式会社 セラミック配線基板およびセラミック配線基板の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5147680B1 (ja) * 1969-04-11 1976-12-16
JPS62252901A (ja) * 1985-11-30 1987-11-04 株式会社住友金属セラミックス 抵抗体を有する電子回路基板
JPH0232865A (ja) * 1988-07-22 1990-02-02 Matsushita Electric Ind Co Ltd サーマルヘッド
JPH0232805A (ja) * 1988-07-22 1990-02-02 Kazuhiko Okada 合成木材用素材
JPH0343786B2 (ja) * 1981-07-24 1991-07-03 Hitachi Ltd
JPH08162762A (ja) * 1994-12-02 1996-06-21 Sumitomo Metal Mining Co Ltd ガラスセラミック多層回路基板
JP2003055034A (ja) * 2001-08-21 2003-02-26 Nippon Electric Glass Co Ltd 積層ガラスセラミック材料及び積層ガラスセラミック焼結体
JP2006108530A (ja) * 2004-10-08 2006-04-20 Koa Corp 抵抗ペーストおよびそれを使用した低温焼成ガラスセラミックス回路基板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3266005A (en) * 1964-04-15 1966-08-09 Western Electric Co Apertured thin-film circuit components
JPS5729185U (ja) * 1980-07-28 1982-02-16
EP0211331A3 (en) * 1985-08-02 1989-10-25 Hitachi, Ltd. Heat-sensitive recording head and method of manufacturing same
JPH0719963B2 (ja) * 1985-11-29 1995-03-06 富士通株式会社 多層セラミツク回路基板の製造方法
JPH0343786A (ja) 1989-07-11 1991-02-25 Mitsubishi Electric Corp アクティブマトリックス液晶パネル用信号処理回路
US5144279A (en) * 1990-05-31 1992-09-01 Ngk Insulators, Inc. Resistor element with thin porous metallic layer covered with glass coating
JP4273641B2 (ja) 2000-07-18 2009-06-03 株式会社デンソーウェーブ 料金精算システム
EP1258891A2 (en) * 2001-05-17 2002-11-20 Shipley Co. L.L.C. Resistors
JP3840921B2 (ja) * 2001-06-13 2006-11-01 株式会社デンソー プリント基板のおよびその製造方法
DE10144364A1 (de) * 2001-09-10 2003-04-03 Epcos Ag Elektrisches Vielschichtbauelement
JP2004214573A (ja) * 2003-01-09 2004-07-29 Murata Mfg Co Ltd セラミック多層基板の製造方法
JP2006100445A (ja) * 2004-09-28 2006-04-13 Kyocera Corp ガラスセラミック配線基板およびその製造方法
JP2006237493A (ja) * 2005-02-28 2006-09-07 Kyocera Corp 配線基板
EP1999809A2 (en) * 2006-03-29 2008-12-10 Max-Planck-Gesellschaft zur Förderung der Wissenschaften Preparation of nanostructured metals and metal compounds and their uses
JP5481854B2 (ja) * 2008-12-16 2014-04-23 Tdk株式会社 電子部品

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5147680B1 (ja) * 1969-04-11 1976-12-16
JPH0343786B2 (ja) * 1981-07-24 1991-07-03 Hitachi Ltd
JPS62252901A (ja) * 1985-11-30 1987-11-04 株式会社住友金属セラミックス 抵抗体を有する電子回路基板
JPH0232865A (ja) * 1988-07-22 1990-02-02 Matsushita Electric Ind Co Ltd サーマルヘッド
JPH0232805A (ja) * 1988-07-22 1990-02-02 Kazuhiko Okada 合成木材用素材
JPH08162762A (ja) * 1994-12-02 1996-06-21 Sumitomo Metal Mining Co Ltd ガラスセラミック多層回路基板
JP2003055034A (ja) * 2001-08-21 2003-02-26 Nippon Electric Glass Co Ltd 積層ガラスセラミック材料及び積層ガラスセラミック焼結体
JP2006108530A (ja) * 2004-10-08 2006-04-20 Koa Corp 抵抗ペーストおよびそれを使用した低温焼成ガラスセラミックス回路基板

Also Published As

Publication number Publication date
US9648743B2 (en) 2017-05-09
EP2793539A1 (en) 2014-10-22
JP6113664B2 (ja) 2017-04-12
WO2013088957A1 (ja) 2013-06-20
EP2793539A4 (en) 2016-03-23
US20140305685A1 (en) 2014-10-16

Similar Documents

Publication Publication Date Title
JP6113664B2 (ja) 抵抗体内蔵多層ガラスセラミック基板
JP5845426B2 (ja) セラミック積層部品
JP4507012B2 (ja) 多層セラミック基板
JP6079899B2 (ja) 積層セラミック電子部品
JP5904305B2 (ja) 積層セラミックコンデンサおよびその製造方法
US9370111B2 (en) Ceramic multilayer substrate and method for producing the same
JP6968524B2 (ja) 厚膜導電ペーストおよびセラミック多層積層電子部品の製造方法
CN113165982A (zh) 层叠体和电子部件
WO2019059017A1 (ja) セラミック基板の製造方法、セラミック基板、及び、モジュール
JP4673086B2 (ja) ビア導体メタライズ用の導体ペーストおよびこれを用いたセラミック配線基板の製造方法
JP4038602B2 (ja) 導電性ペースト及びセラミック多層基板
JP3785903B2 (ja) 多層基板及びその製造方法
JP4844317B2 (ja) セラミック電子部品およびその製造方法
JP4562282B2 (ja) セラミック回路基板の製法
JP2010278117A (ja) 配線基板の製造方法
JP2008159940A (ja) 多層配線基板およびその製造方法
JP4817855B2 (ja) コンデンサ内蔵配線基板およびその製造方法
JP6693836B2 (ja) セラミック配線基板及びセラミック配線基板の製造方法
JP3987810B2 (ja) セラミック配線基板
JPH06338686A (ja) 多層基板の製造方法
JP2007201272A (ja) 配線基板の製造方法
JP4885749B2 (ja) セラミックス積層基板の製造方法
JP2008085035A (ja) 多層配線基板
JP2010232255A (ja) 多層配線基板の製造方法
JP2005243856A (ja) ガラスセラミック配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150611

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160907

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170315

R150 Certificate of patent or registration of utility model

Ref document number: 6113664

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250