JPH0719963B2 - 多層セラミツク回路基板の製造方法 - Google Patents
多層セラミツク回路基板の製造方法Info
- Publication number
- JPH0719963B2 JPH0719963B2 JP60268503A JP26850385A JPH0719963B2 JP H0719963 B2 JPH0719963 B2 JP H0719963B2 JP 60268503 A JP60268503 A JP 60268503A JP 26850385 A JP26850385 A JP 26850385A JP H0719963 B2 JPH0719963 B2 JP H0719963B2
- Authority
- JP
- Japan
- Prior art keywords
- green sheet
- circuit board
- multilayer ceramic
- spacers
- ceramic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 グリーンシートを穴開けした後、同じ位置に穴開けした
スペーサで挟んだ状態で導体ペーストを充填してバイア
ホールの穴埋めを行った後にスペーサを剥離し、この複
数のグリーンシートを積層して一体化した後に焼成して
多層セラミック回路基板を形成する方法。
スペーサで挟んだ状態で導体ペーストを充填してバイア
ホールの穴埋めを行った後にスペーサを剥離し、この複
数のグリーンシートを積層して一体化した後に焼成して
多層セラミック回路基板を形成する方法。
本発明は抵抗値偏差の少ないバイヤをもつ多層セラミッ
ク回路基板の製造方法に関する。
ク回路基板の製造方法に関する。
情報処理の高速化と大容量化に対応してICやLSIなどの
半導体装置はこれを構成する単位素子が微少化すると共
に各単位素子をパターン形成し、また各素子を回路接続
する導体パターン幅が縮小してきており、一方では大容
量化が進んでVLSIが実用化されている。
半導体装置はこれを構成する単位素子が微少化すると共
に各単位素子をパターン形成し、また各素子を回路接続
する導体パターン幅が縮小してきており、一方では大容
量化が進んでVLSIが実用化されている。
また、装着方法もパッシベーション技術の進歩と相まっ
て複数のLSI或いはVLSIをチップの状態でセラミック多
層基板に装着してLSIモジュールを作り、これを取り替
え単位としてプリント配線基板に搭載する方法が採られ
つゝある。
て複数のLSI或いはVLSIをチップの状態でセラミック多
層基板に装着してLSIモジュールを作り、これを取り替
え単位としてプリント配線基板に搭載する方法が採られ
つゝある。
こゝで複数のLSI或いはVLSIチップを搭載するセラミッ
ク多層配線は各チップの端子数が尨大なことから構成層
数も多くなり、10層〜30層に及ぶものもある。
ク多層配線は各チップの端子数が尨大なことから構成層
数も多くなり、10層〜30層に及ぶものもある。
本発明はかかる多層基板を相互に回路接続するバイアの
形成方法に関するものである。
形成方法に関するものである。
多層基板を形成するにはアルミナを分散したガラスセラ
ミックスからなるグリーンシートを作り、これに電子回
路に合わせてバイアホールを穴開けした後に導体ペース
トを印刷することによりバイアホールを埋めてバイアが
作られている。
ミックスからなるグリーンシートを作り、これに電子回
路に合わせてバイアホールを穴開けした後に導体ペース
トを印刷することによりバイアホールを埋めてバイアが
作られている。
次に、配線パターンをスクリーン印刷し、このように形
成した複数のグリーンシートを金型の上で精度よく位置
合わせした後、加圧して一体化して加熱し、各グリーン
シートを構成するガラス成分を相互に融着させることに
より多層セラミック回路基板が作られている。
成した複数のグリーンシートを金型の上で精度よく位置
合わせした後、加圧して一体化して加熱し、各グリーン
シートを構成するガラス成分を相互に融着させることに
より多層セラミック回路基板が作られている。
第２図はこのように位置合わせし、積層したグリーンシ
ートの断面構造を示している。
ートの断面構造を示している。
すなわち、個々のグリーンシート１には配線パターンが
スクリーン印刷されていると共に各層の配線パターン或
いはアースパターンを連絡するバイア２が形成されてお
りそれぞれのグリーンシート１を位置合わせして積層
し、加圧して一体化して後、高温焼成することによりバ
イア２を通じて立体配線が行われている。
スクリーン印刷されていると共に各層の配線パターン或
いはアースパターンを連絡するバイア２が形成されてお
りそれぞれのグリーンシート１を位置合わせして積層
し、加圧して一体化して後、高温焼成することによりバ
イア２を通じて立体配線が行われている。
こゝでバイア２はグリーンシート１に穴開けしたバイア
ホールに多くの場合、スクリーン印刷法により穴埋めさ
れているが、使用する導体パターンの粘度が低い場合は
穴からの垂れ下がりがあり、また穴の中に空隙を生じて
バイアが高抵抗となり易い、また、導体ペーストの粘度
が高い場合には複数回の繰り返し印刷に拘わらず、バイ
アホールを完全に埋めきれないと云う問題があり、断線
障害を起こし易い。
ホールに多くの場合、スクリーン印刷法により穴埋めさ
れているが、使用する導体パターンの粘度が低い場合は
穴からの垂れ下がりがあり、また穴の中に空隙を生じて
バイアが高抵抗となり易い、また、導体ペーストの粘度
が高い場合には複数回の繰り返し印刷に拘わらず、バイ
アホールを完全に埋めきれないと云う問題があり、断線
障害を起こし易い。
以上のようにバイア２を空隙を含まず完全な状態で形成
するには厳密な粘度調整と注意が必要であるが、それに
も拘わらずバイア２の抵抗は広い範囲にばらついてお
り、信頼性確保の点から改良が必要であった。
するには厳密な粘度調整と注意が必要であるが、それに
も拘わらずバイア２の抵抗は広い範囲にばらついてお
り、信頼性確保の点から改良が必要であった。
以上記したようにバイア２の形成に当たってバイアホー
ルを導体ペーストで隙間なしに埋めることが低抵抗なバ
イアを実現し、また多層セラミック回路基板の信頼性を
向上する上で必要である。
ルを導体ペーストで隙間なしに埋めることが低抵抗なバ
イアを実現し、また多層セラミック回路基板の信頼性を
向上する上で必要である。
そこで、この具体策を見いだすことが課題である。
〔問題点を解決するための手段〕 上記の問題はガラスセラミックスを成分とするスラリー
をキャリヤフィルム上に塗布してグリーンシートを形成
する工程と、該グリーンシートを乾燥した後、前記キャ
リヤフィルムを剥離する工程と、該グリーンシートにバ
イアホールを穴開けした後、導体ペーストを印刷して配
線パターンを形成し、乾燥する工程と、前記バイアホー
ルの対応位置に穴開けしてある二枚のスペーサを前記グ
リーンシートの上下面より当接する工程と、上面のスペ
ーサ上から導体ペーストを印刷してバイアホールの穴埋
めを行った後、該二枚のスペーサを剥離して乾燥する工
程と、該グリーンシートを積層して一体化し、焼成する
ことを特徴として多層セラミック回路基板を製造するこ
とにより解決することができる。
をキャリヤフィルム上に塗布してグリーンシートを形成
する工程と、該グリーンシートを乾燥した後、前記キャ
リヤフィルムを剥離する工程と、該グリーンシートにバ
イアホールを穴開けした後、導体ペーストを印刷して配
線パターンを形成し、乾燥する工程と、前記バイアホー
ルの対応位置に穴開けしてある二枚のスペーサを前記グ
リーンシートの上下面より当接する工程と、上面のスペ
ーサ上から導体ペーストを印刷してバイアホールの穴埋
めを行った後、該二枚のスペーサを剥離して乾燥する工
程と、該グリーンシートを積層して一体化し、焼成する
ことを特徴として多層セラミック回路基板を製造するこ
とにより解決することができる。
グリーンシートに形成してあるバイアホールに隙間なく
導体ペーストを穴埋めすることは容易ではないが、発明
者等は仮に充分に充填した場合であっても、積層して高
温処理を行った後ではバイアは必ずしも充分には形成さ
れていないことを見いだした。
導体ペーストを穴埋めすることは容易ではないが、発明
者等は仮に充分に充填した場合であっても、積層して高
温処理を行った後ではバイアは必ずしも充分には形成さ
れていないことを見いだした。
第３図は従来の穴埋め法を説明する断面図であって、同
図（Ａ）に示すようにグリーンシート１に穴開けして作
ったバイアホールに導体ペースト３を完全に充填した状
態であっても約1000℃の高温で焼成した後ではグリーン
シート１は焼結により焼き締られて体積が減少し、また
バインダや溶剤を多く含んでいる導体ペースト３は更に
焼き締めが進んで同図（Ｂ）に示すよすにバイア２が収
縮することが判った。
図（Ａ）に示すようにグリーンシート１に穴開けして作
ったバイアホールに導体ペースト３を完全に充填した状
態であっても約1000℃の高温で焼成した後ではグリーン
シート１は焼結により焼き締られて体積が減少し、また
バインダや溶剤を多く含んでいる導体ペースト３は更に
焼き締めが進んで同図（Ｂ）に示すよすにバイア２が収
縮することが判った。
具体的には第３図（Ａ）において、厚さが300μｍのグ
リーンシート１に金（Au）の導体ペースト３を充填し、
900℃,1時間の大気中処理を行った場合は、セラミック
ス４の部分は約30％収縮して約210μｍとなるのに対
し、バイア２の部分は約40％収縮して約180μｍとな
り、そのために第２図に示すように積層して焼成した場
合には導体ペースト３の焼き締めによって空隙を含んだ
バイア２が形成され、これがバイア２の抵抗値ばらつき
が大きい原因であることが判った。
リーンシート１に金（Au）の導体ペースト３を充填し、
900℃,1時間の大気中処理を行った場合は、セラミック
ス４の部分は約30％収縮して約210μｍとなるのに対
し、バイア２の部分は約40％収縮して約180μｍとな
り、そのために第２図に示すように積層して焼成した場
合には導体ペースト３の焼き締めによって空隙を含んだ
バイア２が形成され、これがバイア２の抵抗値ばらつき
が大きい原因であることが判った。
そこで本発明は予め導体ペースト３とグリーンシート１
との焼き締めによる体積減少の差を勘案して、グリーン
シート１より導体ペースト３が多少突出したものを作
り、焼成処理により両者が平坦になるようにするもので
ある。
との焼き締めによる体積減少の差を勘案して、グリーン
シート１より導体ペースト３が多少突出したものを作
り、焼成処理により両者が平坦になるようにするもので
ある。
その方法として本発明は第１図に示すように穴開けした
グリーンシート１の上下に同じ位置に穴開けしたスペー
サ５を位置合わせして張り付け、この状態で導体ペース
ト３により穴埋めを行うもので、この場合、二枚のスペ
ーサ５各々の厚さ（ｈ）は下記（１）式により凡そ求め
られる。ｈ＝（ｇ−ｍ）T0/2m・・・（１） （１）式でh:スペーサ５の厚さ，T0：グリーンシートの
厚さ,g:焼成によるグリーンシートからガラスセラミッ
クス層への収縮率,m:焼成によるバイアホールの導体ペ
ーストから導体バイアへの収縮率；を各々示す。
グリーンシート１の上下に同じ位置に穴開けしたスペー
サ５を位置合わせして張り付け、この状態で導体ペース
ト３により穴埋めを行うもので、この場合、二枚のスペ
ーサ５各々の厚さ（ｈ）は下記（１）式により凡そ求め
られる。ｈ＝（ｇ−ｍ）T0/2m・・・（１） （１）式でh:スペーサ５の厚さ，T0：グリーンシートの
厚さ,g:焼成によるグリーンシートからガラスセラミッ
クス層への収縮率,m:焼成によるバイアホールの導体ペ
ーストから導体バイアへの収縮率；を各々示す。
上記具体例よれば、グリーンシートの厚さT0＝300μm;
焼成後のガラスセラミックス層の厚さt0＝210μm;バイ
アホールの導体ペーストの厚さT0＝300μm;焼成後の導
体バイアの厚さｔ＝180μm;でありｔ＝t0/T0＝210μm/3
00μｍ＝0.7;m＝t/T0＝180μm/300μｍ＝0.6から凡そそ
の目安としてｈ＝25μｍが求められる。下記例に於いて
は、マージン等を考慮し厚さ30μｍのポリエステルフィ
ルムを上下スペーサ５として用いた。
焼成後のガラスセラミックス層の厚さt0＝210μm;バイ
アホールの導体ペーストの厚さT0＝300μm;焼成後の導
体バイアの厚さｔ＝180μm;でありｔ＝t0/T0＝210μm/3
00μｍ＝0.7;m＝t/T0＝180μm/300μｍ＝0.6から凡そそ
の目安としてｈ＝25μｍが求められる。下記例に於いて
は、マージン等を考慮し厚さ30μｍのポリエステルフィ
ルムを上下スペーサ５として用いた。
具体的には第１図（Ａ）に示すように厚さが300μｍの
グリーンシート１の上下に厚さが30μｍのスペーサ５を
張りつけて穴埋めを行い、同図（Ｂ）に示すようにスペ
ーサ５を剥離した後、900℃,1時間の焼成を行えば同図
（Ｃ）に示すように平坦化することができる。
グリーンシート１の上下に厚さが30μｍのスペーサ５を
張りつけて穴埋めを行い、同図（Ｂ）に示すようにスペ
ーサ５を剥離した後、900℃,1時間の焼成を行えば同図
（Ｃ）に示すように平坦化することができる。
粒子径が約４μｍのアルミナ粉50部と粒子径が約４μｍ
の硼硅酸ガラス50部にメチルエチルケトンとメチルアル
コールを主成分とするバインダを70部加え、48時間に亘
ってボールミリングしてスラリーを作り、このスラリー
を用い、ドクターブレード法によりキャリアフィルム上
に厚さが300μｍのグリーンシートを作った。
の硼硅酸ガラス50部にメチルエチルケトンとメチルアル
コールを主成分とするバインダを70部加え、48時間に亘
ってボールミリングしてスラリーを作り、このスラリー
を用い、ドクターブレード法によりキャリアフィルム上
に厚さが300μｍのグリーンシートを作った。
次に、このグリーンシートを120℃で20分乾燥してか
ら、キャリアフィルムを剥離するが、この際、溶剤の蒸
発による歪みがとれ、グリーンシートには一定量の収縮
が生じた。
ら、キャリアフィルムを剥離するが、この際、溶剤の蒸
発による歪みがとれ、グリーンシートには一定量の収縮
が生じた。
次に、ボール盤を用いて直径が0.27mmのバイアホールを
形成した後、スクリーン印刷法により配線パターンを印
刷した。
形成した後、スクリーン印刷法により配線パターンを印
刷した。
一方、厚さ30μｍのポリエステルフィルム（ルミラー）
について、グリーンシートのバイアホール位置に合わせ
て0.27mmの穴を開けたスペーサを準備した。
について、グリーンシートのバイアホール位置に合わせ
て0.27mmの穴を開けたスペーサを準備した。
そして、グリーンシートの上下にスペーサを位置合わせ
して接合した状態で、この穴に金（Au）ペースト（エレ
クトロオキサイド社6975−Ｓ）を用い、スクリーン印刷
を３回繰り返すことにより穴埋めし、スペーサを剥離し
た後、120℃で20分乾燥した。
して接合した状態で、この穴に金（Au）ペースト（エレ
クトロオキサイド社6975−Ｓ）を用い、スクリーン印刷
を３回繰り返すことにより穴埋めし、スペーサを剥離し
た後、120℃で20分乾燥した。
このようにして作ったグリーンシートを正確に位置決め
して積層した後に加圧して一体化し、大気中で900℃，
時間の焼成を行い、多層基板を形成した。
して積層した後に加圧して一体化し、大気中で900℃，
時間の焼成を行い、多層基板を形成した。
表１はかゝる多層基板を従来法によるものと抵抗値の変
動を比較したものである。
動を比較したものである。
このように、本発明の実施によりバイアの中に含まれる
隙間，気泡などが減少するために抵抗値のばらつきが少
なくなり、これにより信頼性を向上させることができ
た。
隙間，気泡などが減少するために抵抗値のばらつきが少
なくなり、これにより信頼性を向上させることができ
た。
以上記したように本発明の実施によりバイアの抵抗値変
動を少なくすることができ、これにより多層セラミック
回路基板の信頼性向上が可能となる。
動を少なくすることができ、これにより多層セラミック
回路基板の信頼性向上が可能となる。
第１図（Ａ），（Ｂ），（Ｃ）は本発明の実施法を示す
断面図、 第２図は積層したグリーンシートの断面構造、 第３図（Ａ），（Ｂ）は従来の穴埋め法を説明する断面
図、 である。 図において、 １はグリーンシート、２はバイア、３は導体ペースト、
４はセラミックス、５はスペーサ、である。
断面図、 第２図は積層したグリーンシートの断面構造、 第３図（Ａ），（Ｂ）は従来の穴埋め法を説明する断面
図、 である。 図において、 １はグリーンシート、２はバイア、３は導体ペースト、
４はセラミックス、５はスペーサ、である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−76366（ＪＰ，Ａ) 特開 昭59−147486（ＪＰ，Ａ) 特開 昭61−270896（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ガラスセラミックスを成分とするスラリー
をキャリヤフィルム上に塗布してグリーンシートを形成
する工程と、 該グリーンシートを乾燥した後、前記キャリヤフィルム
を剥離する工程と、 該グリーンシートにバイアホールを穴開けした後、導体
ペーストを印刷して配線パターンを形成し、乾燥する工
程と、 前記バイアホールの対応位置に穴開けしてある二枚のス
ペーサを前記グリーンシートの上下面より当接する工程
と、 上面のスペーサ上から導体ペーストを印刷してバイアホ
ールの穴埋めを行った後、該二枚のスペーサを剥離して
乾燥する工程と、 該グリーンシートを積層して一体化し、焼成することを
特徴とする多層セラミック回路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268503A JPH0719963B2 (ja) | 1985-11-29 | 1985-11-29 | 多層セラミツク回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268503A JPH0719963B2 (ja) | 1985-11-29 | 1985-11-29 | 多層セラミツク回路基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128198A JPS62128198A (ja) | 1987-06-10 |
| JPH0719963B2 true JPH0719963B2 (ja) | 1995-03-06 |
Family
ID=17459403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268503A Expired - Lifetime JPH0719963B2 (ja) | 1985-11-29 | 1985-11-29 | 多層セラミツク回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719963B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013088957A1 (ja) * | 2011-12-16 | 2013-06-20 | Tdk株式会社 | 抵抗体内蔵多層ガラスセラミック基板 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003229659A (ja) * | 2002-02-05 | 2003-08-15 | Murata Mfg Co Ltd | 電子部品の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376366A (en) * | 1976-12-18 | 1978-07-06 | Fujitsu Ltd | Method of producing ceramic circuit board |
| JPS59147486A (ja) * | 1983-02-14 | 1984-08-23 | 株式会社日立製作所 | グリ−ンシ−トの穴充填法 |
-
1985
- 1985-11-29 JP JP60268503A patent/JPH0719963B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013088957A1 (ja) * | 2011-12-16 | 2013-06-20 | Tdk株式会社 | 抵抗体内蔵多層ガラスセラミック基板 |
| EP2793539A4 (en) * | 2011-12-16 | 2016-03-23 | Epcos Ag | MULTI-LAYERED VITROCERAMIC SUBSTRATE HAVING INCORPORATED RESISTANCE |
| US9648743B2 (en) | 2011-12-16 | 2017-05-09 | Snaptrack, Inc. | Multilayer glass ceramic substrate with embedded resistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62128198A (ja) | 1987-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |