JPWO2010131679A1 - 半導体装置 - Google Patents

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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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Abstract

内部配線の自己インダクタンスを低減できる構造の半導体装置を提供する。半導体装置は、表面に下部導体層が形成された下部基板と、下部導体層に素子接合領域で接合されたスイッチング素子と、下部導体層に端子接合領域で接合された端子と、素子接合領域と端子接合領域との間の基板接合領域において基板に積層され、表面に上部導体層を有する上部基板と、スイッチング素子と上部導体層とを接続するスイッチング素子接続部材とを含む。

Description

この発明は、パワーモジュール等の半導体装置に関する。
パワーモジュールは、電源に一対のスイッチング素子を直列に接続し、その一対のスイッチング素子の間から出力を得る装置である。このようなパワーモジュールは、たとえば、電動モータを駆動するための駆動回路を構成するインバータ回路に用いられる。電動モータは、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として用いられる。パワーモジュールは、また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路にも適用される。
パワーモジュールのスイッチング素子には、従来から、Ｓｉ（シリコン）半導体を用いたデバイスが用いられてきた。しかし、電力変換時におけるデバイスでの損失が問題となっており、Ｓｉ材料を用いたデバイスでは、さらなる高効率化はもはや困難な状況に立ち至っている。
そこで、ＳｉＣ（炭化シリコン）半導体を用いたパワーデバイスをスイッチング素子として用いたパワーモジュールが提案されている。ＳｉＣパワーデバイスは、スイッチング速度が高速であるため、高速なオン／オフ動作が可能である。したがって、オフ時に電流が速やかに減少するので、スイッチング損失を低減することができる。
ところが、ＳｉＣパワーデバイスによる高速スイッチングは、スイッチング時のサージ電圧の増加という新たな問題をもたらす。
サージ電圧Ｖは、次式（Ａ）に示すとおり、パワーモジュール内部の配線が有する自己インダクタンスＬと、電流ｉの時間ｔによる微分（di/dt）（時間当たりの電流変化率）との積で与えられる。
Ｖ＝Ｌ・（di/dt） ……（Ａ）
スイッチング速度が速いほど、電流ｉの変化率（di/dt）が大きくなるから、サージ電圧Ｖが大きくなる。このサージ電圧によって、デバイスに耐圧以上の電圧が負荷されると、デバイスが破壊されるおそれがある。また、サージ電圧が大きいと、ＥＭＩ（電磁気妨害）ノイズの増大や信頼性の低下の懸念もある。
そこで、ＳｉＣデバイス等の高速スイッチング素子を適用しながら、サージ電圧を低減するために、パワーモジュールの内部配線が有する自己インダクタンスＬを低減する必要がある。この課題は、パワーモジュールのみならず、スイッチング素子を有する半導体装置に共通している。むろん、Ｓｉ半導体を用いたスイッチング素子を有する半導体装置においても、サージ電圧の低減は重要な課題である。
特開２００２−０２６２５１号公報
この発明の一つの目的は、内部配線の自己インダクタンスを効果的に低減できる構造を有する半導体装置を提供することである。
この発明の他の目的は、内部配線の自己インダクタンスの小さなパワーモジュールを実現できる半導体装置を提供することである。
この発明のさらに他の目的は、基板の主面と平行な方向への端子引き出しが可能な半導体装置を提供することである。
この発明のさらに他の目的は、端子に加わる外力に対する信頼性を向上した半導体装置を提供することである。
この発明のさらに他の目的は、自己インダクタンスを低減させることができるとともに、熱サイクルに対する信頼性を向上させることができる、半導体装置を提供することである。
この発明の第１の局面に係る半導体装置は、表面に下部導体層が形成された下部基板と、前記下部導体層に素子接合領域で接合されたスイッチング素子と、前記下部導体層に端子接合領域で接合された端子と、前記素子接合領域と前記端子接合領域との間の基板接合領域において前記基板に積層され、表面に上部導体層を有する上部基板と、前記スイッチング素子と前記上部導体層とを接続するスイッチング素子接続部材とを含む。
この構成によれば、端子とスイッチング素子との間を接続する下部導体層によって提供される電流経路と、スイッチング素子からスイッチング素子接続部材を介して上部導体層に至る電流経路とが接近している。しかも、これらの電流経路には反対方向の電流が流れる。これにより、各電流経路のインダクタンスが少なくとも部分的に相殺されるので、内部配線の自己インダクタンスの低い半導体装置を提供できる。これにより、スイッチング素子のスイッチング速度が高速である場合でも、サージ電圧を抑制できる。したがって、高速スイッチングが可能で、それに応じて損失が少なく、かつ、耐圧裕度の高い半導体装置を実現できる。また、損失が少ないので高周波動作時の発熱を抑制できるから、熱暴走しにくい半導体装置を提供できる。さらに、サージ電圧を抑制できるので、ＥＭＩ（電磁気妨害）ノイズの増大や信頼性の低下を回避できる。
前記スイッチング素子接続部材は、アルミニウムその他の金属からなる金属ワイヤであってもよいし、細い帯状のリボンであってもよいし、板状体からなるリードフレームであってもよい。いずれの場合も、前記スイッチング素子接続部材は、スイッチング素子と上部導体層とを最短距離で接続するように配置されることが好ましい。これにより、内部配線のインダクタンスを低減できる。
前記スイッチング素子は、ＭＯＳ型電界効果トランジスタの形態を有していてもよい。スイッチング素子に適用される半導体は、Ｓｉ（シリコン）であってもよいが、高速動作が可能なＳｉＣ（炭化シリコン）半導体を適用することが好ましい。
前記下部基板は、絶縁性基板の表面に導体層としての金属箔（たとえば銅箔）を形成したものであってもよい。具体的には、前記下部基板は、セラミックス上に銅箔を直接接合したＤＢＣ（Direct Bonding Copper）基板であってもよい。同様に、前記上部基板は、絶縁性基板の表面に導体層としての金属箔（たとえば銅箔）を形成したものであってもよい。つまり、前記上部基板は、たとえば、セラミックス上に銅箔を直接接合したＤＢＣ基板であってもよい。
この発明の一実施形態では、前記上部導体層は矩形に形成されており、当該矩形の上部導体層の一辺に複数の前記スイッチング素子が対向しており、前記複数のスイッチング素子は前記一辺の両端部に対向する一対のスイッチング素子を含む。
この構成によれば、一対のスイッチング素子が上部導体層の一辺の両端部に配置されているので、複数のスイッチング素子と上部導体層とを接続するスイッチング素子接続部材の全体の幅（配置全幅）を大きく（略最大に）することができる。これにより、スイッチング素子接続部材によるインダクタンスを低減することができるので、半導体装置の内部配線による自己インダクタンスを一層低減できる。
前記スイッチング素子接続部材が金属ワイヤまたは金属リボンからなる場合、複数本の金属ワイヤまたは金属リボンは、互いに平行に配置されることが好ましい。これにより、配置全幅を大きく（最大に）することができる。
この発明の一実施形態では、前記素子接合領域において前記下部導体層に接合されたダイオード素子と、前記ダイオード素子と前記上部導体層とを接続するダイオード素子接続部材とをさらに含む。
この構成によれば、端子とダイオード素子との間を接続する下部導体層によって提供される電流経路と、ダイオード素子からダイオード素子接続部材を介して上部導体層に至る電流経路とが接近している。しかも、これらの電流経路には反対方向の電流が流れる。これにより、各電流経路のインダクタンスが少なくとも部分的に相殺されるので、内部配線の自己インダクタンスの低い半導体装置を提供できる。これにより、サージ電圧を抑制できるから、耐圧裕度の高い半導体装置を実現できる。
前記ダイオード素子接続部材は、アルミニウムその他の金属からなる金属ワイヤであってもよいし、細い帯状のリボンであってもよいし、板状体からなるリードフレームであってもよい。いずれの場合も、前記ダイオード素子接続部材は、ダイオード素子と上部導体層とを最短距離で接続するように配置されることが好ましい。これにより、内部配線のインダクタンスを低減できる。
この発明の一実施形態では、前記上部導体層は矩形に形成されており、当該矩形の上部導体層の一辺に複数の前記ダイオード素子が対向しており、前記複数のダイオード素子は前記一辺の両端部に対向する一対のダイオード素子を含む。
この構成によれば、一対のダイオード素子が上部導体層の一辺の両端部に配置されているので、複数のダイオード素子と上部導体層とを接続するダイオード素子接続部材の全体の幅（配置全幅）を大きく（略最大に）することができる。これにより、ダイオード素子接続部材によるインダクタンスを低減することができるので、半導体装置の内部配線による自己インダクタンスを一層低減できる。
前記ダイオード素子接続部材が金属ワイヤまたは金属リボンからなる場合、複数本の金属ワイヤまたは金属リボンは、互いに平行に配置されることが好ましい。これにより、配置全幅を大きく（最大に）することができる。
この発明の一実施形態では、前記スイッチング素子が、ＳｉＣ半導体を用いた素子である。この構成により、スイッチング素子のスイッチング速度が高速になるから、スイッチング損失を低減できる。しかも、内部配線のインダクタンスが低いので、サージ電圧を抑制できる。したがって、高速スイッチングが可能で、それに応じて損失が少なく、かつ、耐圧裕度の高い半導体装置を実現できる。
この発明の一実施形態では、前記スイッチング素子が、複数のスイッチング素子を含み、前記素子接合領域は、前記上部導体層の一辺に沿う第１領域と、この第１領域から前記上部基板から離れる方向に延びた第２領域と、前記第１領域から前記第２領域とは別の位置で前記第１領域から離れる方向に延びた第３領域とを含み、前記１領域、第２領域および第３領域にそれぞれ少なくとも一つの前記スイッチング素子が接合されており、前記第１領域に対向して配置された第１制御用導体層と、前記第１制御用導体層に対して前記第１領域とは反対側から対向し、さらに前記第１制御用導体層と前記第２領域および第３領域との間に延びて配置された第２制御用導体層と、前記第１領域、第２領域および第３領域に配置されたスイッチング素子と前記第１制御用導体層および第２制御用導体層との間をそれぞれ接続する制御用配線部材とをさらに含む。
この構成により、下部基板の法線方向から見た平面視において制御用配線部材同士が交差することを回避しながら、各スイッチング素子を第１および第２制御用導体層に接続することができる。すなわち、制御用配線部材同士を立体交差させる必要がないので、制御用配線部材の長さを短くすることができる。
この発明の第２の局面に係る半導体装置は、表面に第１下部導体層が形成された第１下部基板と、前記第１下部導体層に第１素子接合領域で接合された第１スイッチング素子と、前記第１下部導体層に第１端子接合領域で接合された第１電源端子と、前記第１素子接合領域と前記第１端子接合領域との間の第１基板接合領域において前記第１下部基板に積層され、表面に第１上部導体層を有する第１上部基板と、前記第１スイッチング素子と前記第１上部導体層とを接続する第１スイッチング素子接続部材と、表面に第２下部導体層が形成された第２下部基板と、前記第２下部導体層に第２素子接合領域で接合された第２スイッチング素子と、前記第１上部導体層に電気的に接続され、かつ、前記第２下部導体層に第２端子接合領域で接合された出力端子と、前記第２素子接合領域と前記第２端子接合領域との間の第２基板接合領域において前記第２下部基板に積層され、表面に第２上部導体層を有する第２上部基板と、前記第２スイッチング素子と前記第２上部導体層とを接続する第２スイッチング素子接続部材と、前記第２上部導体層に接合された第２電源端子と、前記第１下部基板および前記第２下部基板を、前記第１および第２端子接合領域が隣り合うように保持する保持ベースとを含む。
この構成により、第１および第２スイッチング素子が第１および第２電源端子間に直列接続され、第１および第２スイッチング素子の間に出力端子を接続した構成のパワーモジュールを提供することができる。そして、第１電源端子と第１スイッチング素子との間を接続する第１下部導体層によって提供される電流経路と、第１スイッチング素子から第１スイッチング素子接続部材を介して第１上部導体層に至る電流経路とが接近している。しかも、これらの電流経路には反対方向の電流が流れる。同様に、出力端子と第２スイッチング素子との間を接続する第２下部導体層によって提供される電流経路と、第２スイッチング素子から第２スイッチング素子接続部材および第２上部導体層を通って第２電源端子に至る電流経路とが接近している。しかも、これらの電流経路には反対方向の電流が流れる。これにより、各電流経路のインダクタンスが少なくとも部分的に相殺されるので、内部配線の自己インダクタンスの低い半導体装置（パワーモジュール）を提供できる。たとえば、内部配線による自己インダクタンスが２０ｎＨ程度のパワーモジュールを提供できる。これにより、第１および第２スイッチング素子のスイッチング速度が高速である場合でも、サージ電圧を抑制できる。したがって、高速スイッチングが可能で、それに応じて損失が少なく、かつ、耐圧裕度の高い半導体装置（パワーモジュール）を実現できる。さらに、第１および第２下部基板が保持ベース上に隣り合って配置されているので、これらの間の接続配線長が短い。これによっても、インダクタンスの低減が図られる。
前記保持ベースは、銅その他の熱伝導率の高い材料で構成されることが好ましい。これにより、保持ベースは、スイッチング素子から発生した熱を外部に逃がすための放熱ベースとして機能することができる。この場合に、保持ベース（放熱ベース）には、ヒートシンクその他の冷却手段が取り付けられることが好ましい。
また、第１の局面に係る半導体装置に関連して説明した構成は、第２の局面に係る半導体装置に対しても適用することができる。
この発明の一実施形態では、前記第１電源端子および第２電源端子が、所定の間隔を開けて互いに対向する板状部分をそれぞれ有している。この構成により、第１および第２電源端子を互いに反対方向に流れる電流によって、第１および第２電源端子のインダクタンスを相殺することができる。これにより、自己インダクタンスをさらに低減することができる。
第３の局面に係る半導体装置は、半導体素子と基板とを含む基板アッセンブリと、前記基板アッセンブリに接合され、前記基板の主面と平行に延びる端子と、前記配線基板を包囲する樹脂ケースとを含み、前記樹脂ケースが、前記端子が挿通する挿通孔を有する第１ケース部品と、この第１ケース部品と組み合わされる第２ケース部品とを含む組立体からなる。前記半導体素子は、スイッチング素子を含んでいてもよいし、ダイオード素子を含んでいてもよい。
この構成によれば、基板の主面と平行な方向に端子が延びて樹脂ケース外に引き出されている。これにより、端子の長さを短くすることができ、それに応じてインダクタンスの低減に寄与することができる。一方、樹脂ケースの第１ケース部品には挿通孔が形成されている。この挿通孔に端子を通すことにより、第１ケース部品を第２ケース部品に組み合わせて、樹脂ケースを組み立てることができる。したがって、端子を基板アッセンブリに接合した後に、樹脂ケースを組み立てることができる。
端子が基板の主面と平行に引き出されているので、樹脂ケースが一体成形品であると、端子の接合後に樹脂ケースを取り付けることができない。この問題は、端子を樹脂ケースとともにインサート成形しておくことによって解決されるが、この場合、樹脂ケースは、端子接合（たとえば半田接合）時の高温に晒されるから、極めて高い耐熱性が要求されることになる。
第３の局面に係る半導体装置は、これらの問題に対する解決手段を提供する。
第１ケース部品の第２ケース部品への取り付けは、たとえば、ねじ止めによって行ってもよいし、接着によって行ってもよい。
第４の局面に係る半導体装置は、半導体素子と基板とを含む基板アッセンブリと、前記基板に接合された接合部、前記接合部から前記基板の主面から離れる方向に立ち上がる第１立上部、前記第１立上部の上端から前記基板の主面に沿って延びる横行部、および前記横行部から前記基板の主面から離れる方向に立ち上がる第２立上部を有する端子と、前記第２立上部と前記基板の主面との間に配置された端子台座と、前記基板の主面とは反対側から前記横行部に当接または近接するように配置された端子抑えとを含む。
この構成によれば、横行部は端子台座によって基板側への変位が規制され、第２立上部は端子抑えによって基板とは反対側への変位が規制される。これにより、たとえば、第２立上部に対して、基板の法線方向に沿う外力が作用しても、第２立上部が大きく変位することがない。したがって、端子が破損したり、端子と基板との接合が剥がれたりすることを抑制または防止できるので、信頼性に優れた半導体装置を提供できる。
この発明の一実施形態では、前記基板アッセンブリを包囲するケースをさらに含み、前記ケースは、前記第２立上部を挿通させる挿通孔が形成されたケース板を含み、このケース板に前記端子抑えが備えられている。この構成により、ケース板（たとえばケースの天板）に端子抑えが備えられているので、簡単な構造で端子の変位または変形を抑制できる。
この発明の一実施形態では、前記端子抑えは、前記ケース板の前記横行部に対向する内表面であり、前記内表面が前記横行部と略面一に配置されるように前記ケース板が前記ケースに組み付けられるようになっている。この構成によれば、ケース板（たとえばケースの天板）の内表面が端子抑えとして機能するので、構成を一層簡単にすることができる。また、ケースを小さくすることができるから、半導体装置の小型化を図ることができる。
なお、第３の局面に係る半導体装置および第４の局面に係る半導体装置の構成は、第１の局面に係る半導体装置または第２の局面に係る半導体装置の構成と組み合わせることもできる。
この発明の一実施形態では、前記スイッチング素子接続部材は、板状体からなるスイッチング素子接続用フレームである。板状体からなるスイッチング素子接続用フレームの断面積は、ボンディングワイヤの断面積よりも大きい。そのため、スイッチング素子接続部材としてボンディングワイヤが採用された構造よりも、自己インダクタンスを低減させることができる。
この発明の一実施形態では、前記スイッチング素子と前記スイッチング素子接続用フレームとの間に介在される導電性を有するスイッチング素子接続用弾性部材と、前記スイッチング素子接続用フレームによって前記スイッチング素子接続用弾性部材が前記スイッチング素子側に押圧された状態となるように、前記スイッチング素子接続用フレームを前記スイッチング素子側に押圧する押圧部材と、をさらに含む。
この構成では、スイッチング素子とスイッチング素子接続用フレームとの間に導電性を有するスイッチング素子接続用弾性部材が介在している。そして、スイッチング素子接続用フレームによってスイッチング素子接続用弾性部材がスイッチング素子側に押圧された状態となるように、押圧部材によってスイッチング素子接続用フレームがスイッチング素子側に押圧されている。つまり、スイッチング素子とスイッチング素子接続用フレームとの接続は、半田付けではなく、スイッチング素子接続用フレームによってスイッチング素子接続用弾性部材がスイッチング素子側に押圧されることによって達成されている。したがって、スイッチング素子とスイッチング素子接続用フレームとの間に熱膨張／収縮差が生じても、その熱膨張／収縮差を弾性部材の変形またはスイッチング素子接続用フレームとスイッチング素子接続用弾性部材との相対的なずれにより吸収することができる。そのため、スイッチング素子接続用フレームがスイッチング素子から剥離することを防止できる。また、熱膨張／収縮差に起因する応力がスイッチング素子に伝播することを防止でき、その応力の伝播によるスイッチング素子のクラックの発生を防止できる。よって、この構成によれば、自己インダクタンスを低減させることができるとともに、熱サイクルに対する信頼性を向上させることができる。
この発明の一実施形態では、前記ダイオード素子接続部材は、板状体からなるダイオード素子接続用フレームである。板状体からなるダイオード素子接続用フレームの断面積は、ボンディングワイヤの断面積よりも大きい。そのため、ダイオード素子接続部材としてボンディングワイヤが採用された構造よりも、自己インダクタンスを低減することができる。
この発明の一実施形態では、前記ダイオード素子と前記ダイオード素子接続用フレームとの間に介在される導電性を有するダイオード素子接続用弾性部材と、前記ダイオード素子接続用フレームによって前記ダイオード素子接続用弾性部材が前記ダイオード素子側に押圧された状態となるように、前記ダイオード素子接続用フレームを前記ダイオード素子側に押圧する押圧部材と、をさらに含む。
この構成では、ダイオード素子とダイオード素子接続用フレームとの接続は、半田付けではなく、ダイオード素子接続用フレームによってダイオード素子接続用弾性部材がダイオード素子側に押圧されることによって達成されている。したがって、ダイオード素子とダイオード素子接続用フレームとの間に熱膨張／収縮差が生じても、その熱膨張／収縮差を弾性部材の変形またはダイオード素子接続用フレームとダイオード素子接続用弾性部材との相対的なずれにより吸収することができる。そのため、ダイオード素子接続用フレームがダイオード素子から剥離することを防止できる。また、熱膨張／収縮差に起因する応力がダイオード素子に伝播することを防止でき、その応力の伝播によるダイオード素子のクラックの発生を防止できる。よって、この構成によれば、自己インダクタンスを低減させることができるとともに、熱サイクルに対する信頼性を向上させることができる。
この発明の一実施形態では、前記スイッチング素子接続部材および前記ダイオード素子接続部材は、板状体からなる同一の素子接続用フレームである。この構成では、スイッチング素子接続部材およびダイオード素子接続部材としてボンディングワイヤが採用された構造よりも、自己インダクタンスを低減することができる。また、スイッチング素子とダイオード素子とを同一の素子接続用フレームによって上部導体層に接続できるので、部品数を少なくできるとともに半導体装置の製造が容易となる。
この発明の一実施形態では、前記スイッチング素子と前記素子接続用フレームとの間に介在される導電性を有するスイッチング素子接続用弾性部材と、前記ダイオード素子と前記素子接続用フレームとの間に介在される導電性を有するダイオード素子接続用弾性部材と、前記素子接続用フレームによって、前記スイッチング素子接続用弾性部材が前記スイッチング素子側に押圧された状態となるとともに、前記ダイオード素子接続用弾性部材が前記ダイオード素子側に押圧された状態となるように、前記素子接続用フレームを前記スイッチング素子側および前記ダイオード素子側に押圧する押圧部材と、をさらに含む。
この構成では、スイッチング素子およびダイオード素子と素子接続用フレームとの接続は、半田付けではなく、素子接続用フレームによってスイッチング素子接続用弾性部材およびダイオード素子接続用弾性部材が、それぞれ、スイッチング素子側およびダイオード素子側に押圧されることによって達成されている。したがって、スイッチング素子およびダイオード素子と素子接続用フレームとの間に熱膨張／収縮差が生じても、その熱膨張／収縮差を弾性部材の変形または素子接続用フレームと弾性部材との相対的なずれにより吸収することができる。そのため、素子接続用フレームがスイッチング素子またはダイオード素子から剥離することを防止できる。また、熱膨張／収縮差に起因する応力がスイッチング素子およびダイオード素子に伝播することを防止でき、その応力の伝播によるスイッチング素子およびダイオード素子のクラックの発生を防止できる。よって、この構成によれば、自己インダクタンスを低減させることができるとともに、熱サイクルに対する信頼性を向上させることができる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、この発明の第１の実施形態に係るパワーモジュールの外観を示す斜視図である。 図２は、ケース内に収容されたパワーモジュール回路の構成を説明するための図解的な斜視図である。 図３は、第１および第２基板アッセンブリの構成要素の配置を説明するための図解的な平面図である。 図４は、パワーモジュールの電気的構成を説明するための電気回路図である。 図５Ａは上アーム回路（第１基板アッセンブリ）における電流経路を説明するための図解的な断面図であり、図５Ｂは下アーム回路（第２基板アッセンブリ）における電流経路を説明するための図解的な断面図である。 図６Ａはゲート端子およびソースセンス端子の保持構造の一例を説明するための図解的な側面図である。 図６Ｂはゲート端子およびソースセンス端子の保持構造の他の例を説明するための図解的な側面図である。 図７Ａはワイヤの長さを短くすることによってインダクタンスを低減できる効果を説明するための図である。 図７Ｂはワイヤの配置全幅を大きくすることによってインダクタンスを低減できる効果を説明するための図である。 図８は、この発明の第２の実施形態に係るパワーモジュールの外観を示す斜視図である。 図９は、ケースの内部に収容されたパワーモジュール回路の構成を説明するための図解的な斜視図である。 図１０は、図９の構成の平面図である。 図１１は、ケースの分解斜視図である。 図１２は、端子の変形形態を説明するための斜視図である。 図１３は、端子の変形形態を説明するための斜視図である。 図１４は、端子の変形形態を説明するための斜視図である。 図１５は、端子の変形形態を説明するための斜視図である。 図１６は、端子の変形形態を説明するための斜視図である。 図１７は、端子の変形形態を説明するための斜視図である。 図１８は、端子の変形形態を説明するための斜視図である。 図１９は、端子の変形形態を説明するための斜視図である。 図２０は、端子の変形形態を説明するための斜視図である。 図２１は、端子の変形形態を説明するための斜視図である。 図２２は、端子の変形形態を説明するための斜視図である。 図２３は、端子の変形形態を説明するための斜視図である。 図２４は、端子の変形形態を説明するための斜視図である。 図２５は、端子の変形形態を説明するための斜視図である。 図２６は、端子の変形形態を説明するための斜視図である。 図２７は、端子の変形形態を説明するための斜視図である。 図２８は、端子の変形形態を説明するための斜視図である。 図２９は、端子の変形形態を説明するための斜視図である。 図３０は、端子の変形形態を説明するための斜視図である。 図３１Ａは、本発明の第３の一実施形態に係るパワーモジュールの内部構造を示す模式的な平面図であり、図３１Ｂは、図３１Ａに示すパワーモジュールの内部構造の模式的な側面図である。 図３２Ａは、本発明の第４の実施形態に係るパワーモジュールの内部構造を示す模式的な平面図であり、図３２Ｂは、図３２Ａに示すパワーモジュールの内部構造の模式的な側面図である。 図３３は、弾性部材の他の構成を示す模式的な側面図である。 図３４は、この発明の第５の実施形態に係るパワーモジュールにおけるパワーモジュール回路の構成を説明するための図解的な斜視図である。 図３５は、第１および第２基板アッセンブリを示す図解的な平面図である。 図３６Ａは第１基板アッセンブリを示す図解的な断面図であり、図３６Ｂは第２基板アッセンブリを示す図解的な断面図である。 図３７は、この発明の第６の実施形態に係るパワーモジュールにおけるパワーモジュール回路の構成を説明するための図解的な斜視図である。 図３８は、この発明の第６の実施形態に係るパワーモジュールにおけるパワーモジュール回路の構成を説明するための図解的な斜視図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態に係るパワーモジュールの外観を示す斜視図である。パワーモジュール１は、放熱ベース２と、ケース３と、第１電源端子Ｐと、第２電源端子Ｎと、出力端子ＯＵＴとを備えている。説明の便宜上、以下では、図１に示した＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向および−Ｚ方向を用いることがある。＋Ｘ方向および−Ｘは、平面視矩形の放熱ベース２の短辺に沿う２つの方向であり、これらを総称するときには単に「Ｘ方向」という。＋Ｙ方向および−Ｙ方向は放熱ベース２の長辺に沿う２つの方向であり、これらを総称するときには単に「Ｙ方向」という。＋Ｚ方向および−Ｚ方向は放熱ベース２の法線に沿う２つの方向であり、これらを総称するときには単に「Ｚ方向」という。放熱ベース２を水平面においたとき、Ｘ方向およびＹ方向は互いに直交する２つの水平な直線（Ｘ軸およびＹ軸）に沿う２つの水平方向（第１水平方向および第２水平方向）となり、Ｚ方向は鉛直な直線（Ｚ軸）に沿う鉛直方向（高さ方向）となる。
放熱ベース２は、平面視矩形の一様厚さの板状体であり、熱伝導率の高い材料で構成されている。より具体的には、放熱ベース２は、銅で構成された銅ベースであってもよい。この銅ベースは、表面にニッケルめっき層が形成されたものであってもよい。放熱ベース２の−Ｚ方向側の主面には、必要に応じて、ヒートシンクその他の冷却手段が取り付けられる。
ケース３は、略直方体形状に形成されており、樹脂材料で構成されている。とくに、ＰＰＳ（ポリフェニレンサルファイド）等の耐熱性樹脂を用いることが好ましい。ケース３は、平面視において放熱ベース２と略整合する矩形をなしており、放熱ベース２の一方表面（＋Ｚ方向表面）に固定された枠部４と、この枠部４に固定された天板５とを備えている。天板５は、枠部４の一方側（＋Ｚ方向側）を閉塞し、枠部４の他方側（−Ｚ方向側）を閉塞する放熱ベース２の主面と対向している。これにより、放熱ベース２、枠部４および天板５によって、回路収容空間がケース３の内部に区画されている。枠部４は、一対の側板６，７と、これら一対の側板６，７の両端をそれぞれ結合する一対の端板８，９とを備えている。端板８，９は、それぞれの中間部付近に、内方に凹んだ凹部１０，１１を有している。この凹部１０，１１において、放熱ベース２の＋Ｚ方向側表面が露出している。この露出領域には、放熱ベース２を厚さ方向に貫通する取付孔１２が形成されている。パワーモジュール１は、取付孔１２を挿通するボルト（図示せず）によって、取付対象の所定の固定位置に固定される。取付孔１２を利用して前述のヒートシンク等の冷却手段が取り付けられてもよい。端板８，９の凹部１０，１１と整合するように、天板５の一対の端辺の各中間部付近に凹部１３，１４が形成されている。
天板５の＋Ｚ方向側表面（外表面）には、端子台１５が形成されている。端子台１５は、凹部１３，１４の間に配置されており、天板５の長手方向（Ｙ方向）に沿って整列した３つの端子台１５Ｐ，１５Ｎおよび１５ＯＵＴを含む。これらの３つの端子台１５は、それぞれ平面視矩形に形成されており、略中央に六角筒状凹部（図示せず）が穿設されている。この六角筒状凹部に、ナット（図示せず）が埋設されて固定されている。
一方端に配置された端子台１５Ｐの表面（＋Ｚ方向側表面）には、第１電源端子Ｐが配置されている。また、中央に配置された端子台１５Ｎの表面（＋Ｚ方向側表面）には、第２電源端子Ｎが配置されている。さらに、他端に配置された端子台１５ＯＵＴの表面（＋Ｚ方向側表面）には、出力端子ＯＵＴが配置されている。
第１電源端子Ｐ、第２電源端子Ｎおよび出力端子ＯＵＴは、それぞれ、金属板（たとえば、銅板にニッケルめっきを施したもの）を所定形状に切り出し、曲げ加工を施して作成されたものであり、ケース３の内部の回路に電気的に接続されている。第１電源端子Ｐ、第２電源端子Ｎおよび出力端子ＯＵＴの各先端部は、それぞれ端子台１５Ｐ，１５Ｎ，１５ＯＵＴへと引き出されている。第１電源端子Ｐ、第２電源端子Ｎおよび出力端子ＯＵＴの各先端部は、帯状に成形されており、それぞれ端子台１５Ｐ，１５Ｎ，１５ＯＵＴの表面に沿うように成形されている。第１電源端子Ｐ、第２電源端子Ｎおよび出力端子ＯＵＴは、挿通孔５５ｆ，５６ｄ，５７ｆをそれぞれの先端部に有している。これらの挿通孔１６Ｐ，１６Ｎ，１６ＯＵＴを挿通し、前述のナットに螺着されるボルトを用いることにより、パワーモジュール１の取付対象側に備えられるバスバーに対して端子Ｐ，Ｎ，ＯＵＴを接続できる。
図２は、ケース３の内部に収容されたパワーモジュール回路の構成を説明するための図解的な斜視図である。放熱ベース２上には、上アーム（ハイサイド）回路８１を形成する第１基板アッセンブリ２０と、下アーム（ローサイド）回路８２を形成する第２基板アッセンブリ４０とがＹ方向に並べて配置されている。第１基板アッセンブリ２０に第１電源端子Ｐが接続されており、第２基板アッセンブリ４０に第２電源端子Ｎが接続されている。出力端子ＯＵＴは第１および第２基板アッセンブリ４０の両方に電気的に接続されている。
第１基板アッセンブリ２０は、第１下部基板２１と、複数の第１スイッチング素子Ｔｒ１と、複数の第１ダイオード素子Ｄｉ１と、第１上部基板２２とを含む。
第１下部基板２１は、平面視矩形に形成されており、４辺が放熱ベース２の４辺とそれぞれ平行な姿勢で、放熱ベース２の一方表面（＋Ｚ方向側表面）に接合されている。第１下部基板２１の放熱ベース２とは反対側の表面（＋Ｚ方向側表面）には、第１下部導体層２３が形成されている。第１下部基板２１は、たとえば、セラミックス上に銅箔を直接接合した基板（ＤＢＣ：Direct Bonding Copper）からなる。その銅箔により第１下部導体層２３を形成できる。第１下部導体層２３に第１上部基板２２が接合されており、これにより第１下部基板２１上に第１上部基板２２が積層されている。また、第１下部導体層２３には、複数の第１スイッチング素子Ｔｒ１および複数の第１ダイオード素子Ｄｉ１が接合されている。さらに、第１下部導体層２３には、第１電源端子Ｐの基端部が接合されている。
第１上部基板２２は、第１下部基板２１とは反対側の表面（＋Ｚ方向側表面）に第１上部導体層２４を有している。第１上部基板２２は、たとえば、セラミックス上に銅箔を直接接合した基板（ＤＢＣ）からなる。その銅箔により第１上部導体層２４を形成できる。第１上部導体層２４と、複数の第１スイッチング素子Ｔｒ１および複数の第１ダイオード素子Ｄｉ１とは、それぞれ複数本のワイヤ（たとえばアルミニウムワイヤ）２５，２６で接続されている。すなわち、複数の第１スイッチング素子Ｔｒ１および複数の第１ダイオード素子Ｄｉ１は、第１下部導体層２３と第１上部導体層２４との間に並列に接続されている。
第１下部基板２１の表面（＋Ｚ方向側表面）には、一対の制御用導体層２７，２８が、第１下部導体層２３とは絶縁された状態で形成されている。これらの制御用導体層２７，２８には、それぞれ、ソースセンス端子ＳＳ１およびゲート端子Ｇ１が接合されている。制御用導体層２７，２８と複数の第１スイッチング素子Ｔｒ１との間は、ワイヤ３１，３２でそれぞれ接続されている。
第２基板アッセンブリ４０は、第２下部基板４１と、複数の第２スイッチング素子Ｔｒ２と、複数の第２ダイオード素子Ｄｉ２と、第２上部基板４２とを含む。
第２下部基板４１は、平面視矩形に形成されており、４辺が放熱ベース２の４辺とそれぞれ平行な姿勢で、放熱ベース２の一方表面（＋Ｚ方向側表面）に接合されている。また、第２下部基板４１は、第１下部基板２１の−Ｙ方向側に近接して配置されている。第２下部基板４１の放熱ベース２とは反対側の表面（＋Ｚ方向側表面）には、第２下部導体層４３が形成されている。第２下部基板４１は、たとえば、セラミックス上に銅箔を直接接合した基板（ＤＢＣ）からなる。その銅箔により第２下部導体層４３を形成できる。第２下部導体層４３に第２上部基板４２が接合されており、これにより第２下部基板４１上に第２上部基板４２が積層されている。また、第２下部導体層４３には、複数の第２スイッチング素子Ｔｒ２および複数の第２ダイオード素子Ｄｉ２が接合されている。さらに、第２下部導体層４３には、出力端子ＯＵＴの基端部が接合されている。
第２上部基板４２は、第２下部基板４１とは反対側の表面（＋Ｚ方向側表面）に第２上部導体層４４を有している。第２上部基板４２は、たとえば、セラミックス上に銅箔を直接接合した基板（ＤＢＣ）からなる。その銅箔により第２上部導体層４４を形成できる。第２上部導体層４４と、複数の第２スイッチング素子Ｔｒ２および複数の第２ダイオード素子Ｄｉ２とは、それぞれ複数本のワイヤ（たとえばアルミニウムワイヤ）４５，４６で接続されている。すなわち、複数の第２スイッチング素子Ｔｒ２および複数の第２ダイオード素子Ｄｉ２は、第２下部導体層４３と第２上部導体層４４との間に並列に接続されている。
第２下部基板４１の表面（＋Ｚ方向側表面）には、さらに、一対の制御用導体層４７，４８が、第１下部導体層２３とは絶縁された状態で形成されている。これらの制御用導体層４７，４８には、それぞれ、ソースセンス端子ＳＳ２およびゲート端子Ｇ２が接合されている。制御用導体層４７，４８と複数の第２スイッチング素子Ｔｒ２との間は、ワイヤ５１，５２で接続されている。
第１基板アッセンブリ２０と第２基板アッセンブリ４０とは、金属板に対して切り抜きおよび折り曲げ加工を施して作製された接続部材３８によって接続されている。接続部材３８は、帯状に形成されており、その一端が第１上部導体層２４に接合され、その他端が第２下部導体層４３に接合されている。
図３は、第１および第２基板アッセンブリ２０，４０の構成要素の配置を説明するための図解的な平面図である。
まず、第１基板アッセンブリ２０の構成を説明する。第１下部基板２１に形成された第１下部導体層２３において、−Ｘ方向側縁部に第１端子接合領域６１が配置されている。この第１端子接合領域６１に第１電源端子Ｐの基端部が接合されている。また、第１下部導体層２３において、＋Ｘ方向側縁部に第１素子接合領域６２が配置されている。この第１素子接合領域６２に、複数の第１スイッチング素子Ｔｒ１および複数の第１ダイオード素子Ｄｉ１が接合されている。そして、第１端子接合領域６１と第１素子接合領域６２との間に、第１基板接合領域６３が配置されている。この第１基板接合領域６３において、第１下部導体層２３に第１上部基板２２が接合されている。
第１下部導体層２３は、第１下部基板２１の表面（＋Ｚ方向側表面）の略全域を覆うように形成されており、概ね矩形の領域に形成されている。第１下部導体層２３は、第１素子接合領域６２側の縁部に矩形の切欠き２３ａを有している。この切欠き２３ａは、第１下部導体層２３の一辺（＋Ｘ方向側の辺）の中央付近から内方（−Ｘ方向）へ凹む形状に形成されている。切欠き２３ａ内に制御用導体層２７，２８が配置されている。
第１素子接合領域６２は、第１上部基板２２の一辺（＋Ｘ方向側の辺）に対向する第１領域６２ａと、この第１領域６２ａの両端部（Ｙ方向両端部）から第１上部基板２２から離れる方向（＋Ｘ方向）へと互いに平行に延びた一対の第２領域６２ｂ，６２ｃとを有している。第１領域６２ａの両端部（Ｙ方向両端部）付近には、一対の第１ダイオード素子Ｄｉ１がそれぞれ配置されている。これらの一対の第１ダイオード素子Ｄｉ１に挟まれる中央付近に、一対の第１スイッチング素子Ｔｒ１がＹ方向に並んで配置されている。すなわち、第１領域６２ａには、一対の第１ダイオード素子Ｄｉ１と一対の第１スイッチング素子Ｔｒ１とがＹ方向に整列した状態で配置されており、これらが第１上部基板２２の一辺に対向している。一対の第２領域６２ｂ，６２ｃには、第１スイッチング素子Ｔｒ１が一つずつ配置されている。この一対の第１スイッチング素子Ｔｒ１は、一対の第１ダイオード素子Ｄｉ１に対して、第１上部基板２２とは反対側（＋Ｘ方向側）に配置されており、第１上部基板２２の一辺（＋Ｘ方向側の辺）に直交する方向（Ｘ方向）に関して、一対の第１ダイオードＤｉ１と位置整合している。すなわち、一対の第１ダイオード素子Ｄｉ１と、これらとＸ方向に関してそれぞれ位置整合する一対の第１スイッチング素子Ｔｒ１とは、第１上部基板２２の一辺（換言すれば、第１上部導体層２４の一辺。＋Ｘ方向側の辺）の両端部にそれぞれ対向している。
第１上部導体層２４は、第１上部基板２２の表面（＋Ｚ方向側表面）の略全域に亘る矩形形状に形成されている。第１上部導体層２４において、第１素子接合領域６２に臨む領域は、ワイヤ２５，２６が接合されるワイヤ接合領域２４ａであり、第１端子接合領域６１に臨む領域は、第２基板アッセンブリ４０との接続のためのアッセンブリ相互接続領域２４ｂである。ワイヤ接合領域２４ａには、ワイヤ２５，２６の一端が接合されている。
各第１ダイオード素子Ｄｉ１の上面（＋Ｚ方向側表面）に形成されたボンディングパッド（図示せず）には、複数本（たとえば５本）のワイヤ２５の各一端が接合されている。これらのワイヤ２５の各他端は、第１上部導体層２４の一辺（＋Ｘ方向側の辺）に沿ってＹ方向に整列した複数の位置で第１上部導体層２４に接合されている。各ワイヤ２５は、互いに接触せず、かつ、最短長となるように、第１上部導体層２４の一辺（＋Ｘ方向側の辺）と直交する方向（Ｘ方向）に沿うループを形成している。したがって、各ワイヤ２５は、Ｘ方向に沿って、第１下部導体層２３の上方の経路（第１下部導体層２３から＋Ｚ方向に離間した経路）を通って、各第１ダイオード素子Ｄｉ１と第１上部導体層２４とを接続している。
同様に、各第１スイッチング素子Ｔｒ１の上面（＋Ｚ方向側表面）に形成されたボンディングパッド（図示せず）には、複数本（たとえば６本）のワイヤ２６の各一端が接合されている。これらのワイヤ２６の各他端は、第１上部導体層２４の一辺（＋Ｘ方向側の辺）に沿ってＹ方向に整列した複数の位置で第１上部導体層２４に接合されている。各ワイヤ２６は、互いに接触せず、かつ、最短長となるように、第１上部導体層２４の一辺（＋Ｘ方向側の辺）と直交する方向（Ｘ方向）に沿うループを形成している。したがって、各ワイヤ２６は、Ｘ方向に沿って、第１下部導体層２３の上方の経路（第１下部導体層２３から＋Ｚ方向に離間した経路）を通って、各第１スイッチング素子Ｔｒ１と第１上部導体層２４とを接続している。
ただし、第１素子接合領域６２の第２領域６２ｂ，６２ｃにそれぞれ配置された一対の第１スイッチング素子Ｔｒ１に接合されたワイヤ２６は、Ｘ方向に整合配置された各第１ダイオード素子Ｄｉ１に対応するワイヤ２５と接触しないように、それらのワイヤ２５の上方の経路（＋Ｚ方向に離間した経路）を通っている。さらに、それらのワイヤ２６は、ワイヤ２５よりも第１端子接合領域６１側（−Ｘ方向側）の位置で第１上部導体層２４に接合されている。なお、図３では、明瞭化のために、第２領域６２ｂ，６２ｃに配置された第１スイッチング素子Ｔｒ１のワイヤ２６は、途中部を省略して図示してある。
前述のとおり、複数の第１ダイオード素子Ｄｉ１を第１上部導体層２４に接続するワイヤ２５は、それぞれ最短長となるように配置されている。そして、さらに、複数本のワイヤ２５全体としての配置幅（Ｙ方向の幅。以下「配置全幅」という。）は、第１上部導体層２４の一辺（＋Ｘ方向側の辺）の略全幅に渡っている。同様に、前述のとおり、複数の第１スイッチング素子Ｔｒ１を第１上部導体層２４に接続するワイヤ２６は、それぞれ最短長となるように配置されている。そして、さらに、複数本のワイヤ２６の全体としての配置幅（Ｙ方向の幅。配置全幅）は、第１上部導体層２４の一辺（＋Ｘ方向側の辺）の略全幅に渡っている。
ソースセンス端子ＳＳ１に対応した制御用導体層２７は、第１素子接合領域６２の第１領域６２ａに対向し、第１上部導体層２４の一辺（＋Ｘ方向側の辺）に平行な方向（Ｙ方向）に延びた矩形形状を有している。この制御用導体層２７の中央付近に、ソースセンス端子ＳＳ１が接合されている。
ゲート端子Ｇ１に対応した制御用導体層２８は、−Ｚ方向に見た平面視において、制御用導体層２７を内包する略Ｕ字状に形成されている。すなわち、制御用導体層２８は、第１素子接合領域６２の第１領域６２ａとは反対側（＋Ｘ方向側）から制御用導体層２７に対向する中央部２８ａと、この中央部２８ａの両端部から前記第１領域６２ａに向かって−Ｘ方向に延びた一対の腕部２８ｂ，２８ｃとを有している。中央部２８ａは、Ｙ方向に延びており、その中央付近に、ゲート端子Ｇ１が接合されている。一対の腕部２８ｂ，２８ｃは、制御用導体層２７と、第１素子接合領域６２の第２領域６２ｂおよび第３領域６２ｃとの間をそれぞれ通り、第１領域６２ａの近傍に達している。
複数の第１スイッチング素子Ｔｒ１は、ワイヤ３１をそれぞれ介して、ソースセンス端子ＳＳ１のための制御用導体層２７に接続されている。複数の第１スイッチング素子Ｔｒ１のうち、第１領域６２ａに配置された一対の第１スイッチング素子Ｔｒ１に対応するワイヤ３１は、各一端が第１スイッチング素子Ｔｒ１に接合され、各他端が第１領域６２ａに対向する一辺（−Ｘ方向側の辺）の近傍において制御用導体層２７に接合されている。これらのワイヤ３１は、最短長となるように、Ｘ方向に沿うループを形成している。一方、複数の第１スイッチング素子Ｔｒ１のうち、第２領域６２ｂ，６２ｃに配置された一対の第１スイッチング素子Ｔｒ１に対応するワイヤ３１は、制御用導体層２８の腕部２８ｂ，２８ｃの上方の経路（制御用導体層２８から＋Ｚ方向に離間した経路）を通っている。これらのワイヤ３１は、各一端が第１スイッチング素子Ｔｒ１に接合され、各他端が、第２領域６２ｂ，６２ｃにそれぞれ対向する辺（−Ｙ方向側の辺および＋Ｙ方向側の辺）の近傍において制御用導体層２７に接合されている。これらのワイヤ３１は、最短長となるように、Ｙ方向に沿うループを形成している。
さらに、複数の第１スイッチング素子Ｔｒ１は、ワイヤ３２をそれぞれ介して、ゲート端子Ｇ１のための制御用導体層２８に接続されている。複数の第１スイッチング素子Ｔｒ１のうち、第１領域６２ａに配置された一対の第１スイッチング素子Ｔｒ１に対応するワイヤ３２は、各一端が第１スイッチング素子Ｔｒ１に接合され、各他端が制御用導体層２８の一対の腕部２８ｂ，２８ｃの先端部にそれぞれ接合されている。この接合位置は、第２領域６２ｂ，６２ｃに配置された一対の第１スイッチング素子Ｔｒ１から引き出されたワイヤ３１の経路よりも第１上部基板２２側（−Ｘ方向側）に位置している。したがって、ワイヤ３１，３２同士が、平面視において交差していない。これらのワイヤ３１は、最短長となるように、Ｘ方向に沿うループを形成している。一方、複数の第１スイッチング素子Ｔｒ１のうち、第２領域６２ｂ，６２ｃに配置された一対の第１スイッチング素子Ｔｒ１に対応するワイヤ３２は、制御用導体層２８の腕部２８ｂ，２８ｃの基端部にそれぞれ接合されている。これらのワイヤ３２は、各一端が第１スイッチング素子Ｔｒ１に接合され、各他端が制御用導体層２８の腕部２８ｂ，２８ｃの基端部（＋Ｘ方向側端部）に接合されている。これらのワイヤ３２は、最短長となるように、Ｙ方向に沿うループを形成している。
次に、第２基板アッセンブリ４０の構成を説明する。第２下部基板４１に形成された第２下部導体層４３において、−Ｘ方向側縁部に第２端子接合領域７１が配置されている。この第２端子接合領域７１に出力端子ＯＵＴの基端部が接合されている。また、第２下部導体層４３において、＋Ｘ方向側縁部に第２素子接合領域７２が配置されている。この第２素子接合領域７２に、複数の第２スイッチング素子Ｔｒ２および複数の第２ダイオード素子Ｄｉ２が接合されている。そして、第２端子接合領域７１と第２素子接合領域７２との間に、第２基板接合領域７３が配置されている。この第２基板接合領域７３において、第２下部導体層４３に第２上部基板４２が接合されている。
第２下部導体層４３は、第２下部基板４１の表面（＋Ｚ方向側表面）の略全域を覆うように形成されており、概ね矩形の領域に形成されている。第２下部導体層４３は、第２素子接合領域７２側の縁部に矩形の切欠き４３ａを有している。この切欠き４３ａは、第２下部導体層４３の一辺（＋Ｘ方向側の辺）の中央付近から内方（−Ｘ方向）へ凹む形状に形成されている。切欠き４３ａ内に制御用導体層４７，４８が配置されている。
第２素子接合領域７２は、第２上部基板４２の一辺（＋Ｘ方向側の辺）に対向する第１領域７２ａと、この第１領域７２ａの両端部（Ｙ方向両端部）から第２上部基板４２から離れる方向（＋Ｘ方向）へと互いに平行に延びた一対の第２領域７２ｂ，７２ｃとを有している。第１領域７２ａの両端部（Ｙ方向両端部）付近には、一対の第２ダイオード素子Ｄｉ２がそれぞれ配置されている。これらの一対の第２ダイオード素子Ｄｉ２に挟まれる中央付近に、一対の第２スイッチング素子Ｔｒ２がＹ方向に並んで配置されている。すなわち、第１領域７２ａには、一対の第２ダイオード素子Ｄｉ２と一対の第２スイッチング素子Ｔｒ２とがＹ方向に整列した状態で配置されており、これらが第２上部基板４２の一辺に対向している。一対の第２領域７２ｂ，７２ｃには、第２スイッチング素子Ｔｒ２が一つずつ配置されている。この一対の第２スイッチング素子Ｔｒ２は、一対の第２ダイオード素子Ｄｉ２に対して、第２上部基板４２とは反対側（＋Ｘ方向側）に配置されており、第２上部基板４２の一辺（＋Ｘ方向側の辺）に直交する方向（Ｘ方向）に関して、一対の第２ダイオードＤｉ２と位置整合している。すなわち、一対の第２ダイオード素子Ｄｉ２と、これらとＸ方向に関してそれぞれ位置整合する一対の第２スイッチング素子Ｔｒ２とは、第２上部基板４２の一辺（換言すれば、第２上部導体層４４の一辺。＋Ｘ方向側の辺）の両端部にそれぞれ対向している。
第２上部導体層４４は、第２上部基板４２の表面（＋Ｚ方向側表面）の略全域に亘る矩形形状に形成されている。第２上部導体層４４において、第２素子接合領域７２に臨む領域は、ワイヤ４５，４６が接合されるワイヤ接合領域４４ａであり、第２端子接合領域７１に臨む領域は、第２電源端子Ｎが接合される端子接合領域４４ｂである。ワイヤ接合領域４４ａには、ワイヤ４５，４６の一端が接合されている。
各第２ダイオード素子Ｄｉ２の上面（＋Ｚ方向側表面）に形成されたボンディングパッド（図示せず）には、複数本（たとえば５本）のワイヤ４５の各一端が接合されている。これらのワイヤ４５の各他端は、第２上部導体層４４の一辺（＋Ｘ方向側の辺）に沿ってＹ方向に整列した複数の位置で第２上部導体層４４に接合されている。各ワイヤ４５は、互いに接触せず、かつ、最短長となるように、第２上部導体層４４の一辺（＋Ｘ方向側の辺）と直交する方向（Ｘ方向）に沿うループを形成している。したがって、各ワイヤ４５は、Ｘ方向に沿って、第２下部導体層４３の上方の経路（第２下部導体層４３から＋Ｚ方向に離間した経路）を通って、各第２ダイオード素子Ｄｉ２と第２上部導体層４４とを接続している。
同様に、各第２スイッチング素子Ｔｒ２の上面（＋Ｚ方向側表面）に形成されたボンディングパッド（図示せず）には、複数本（たとえば６本）のワイヤ４６の各一端が接合されている。これらのワイヤ４６の各他端は、第２上部導体層４４の一辺（＋Ｘ方向側の辺）に沿ってＹ方向に整列した複数の位置で第２上部導体層４４に接合されている。各ワイヤ４６は、互いに接触せず、かつ、最短長となるように、第２上部導体層４４の一辺（＋Ｘ方向側の辺）と直交する方向（Ｘ方向）に沿うループを形成している。したがって、各ワイヤ４６は、Ｘ方向に沿って、第２下部導体層４３の上方の経路（第２下部導体層４３から＋Ｚ方向に離間した経路）を通って、各第２スイッチング素子Ｔｒ２と第２上部導体層４４とを接続している。
ただし、第２素子接合領域７２の第２領域７２ｂ，７２ｃにそれぞれ配置された一対の第２スイッチング素子Ｔｒ２に接合されたワイヤ４６は、Ｘ方向に整合配置された各第２ダイオード素子Ｄｉ２に対応するワイヤ４５と接触しないように、それらのワイヤ４５の上方の経路（＋Ｚ方向に離間した経路）を通っている。さらに、それらのワイヤ４６は、ワイヤ４５よりも第２端子接合領域７１側（−Ｘ方向側）の位置で第２上部導体層４４に接合されている。なお、図３では、明瞭化のために、第２領域７２ｂ，７２ｃに配置された第２スイッチング素子Ｔｒ２のワイヤ４６は、途中部を省略して図示してある。
前述のとおり、複数の第２ダイオード素子Ｄｉ２を第２上部導体層４４に接続するワイヤ４５は、それぞれ最短長となるように配置されている。そして、さらに、複数本のワイヤ４５全体としての配置幅（Ｙ方向の幅。以下「配置全幅」という。）は、第２上部導体層４４の一辺（＋Ｘ方向側の辺）の略全幅に渡っている。同様に、前述のとおり、複数の第２スイッチング素子Ｔｒ２を第２上部導体層４４に接続するワイヤ４６は、それぞれ最短長となるように配置されている。そして、さらに、複数本のワイヤ４６の全体としての配置幅（Ｙ方向の幅。配置全幅）は、第２上部導体層４４の一辺（＋Ｘ方向側の辺）の略全幅に渡っている。
ソースセンス端子ＳＳ２に対応した制御用導体層４７は、第２素子接合領域７２の第１領域７２ａに対向し、第２上部導体層４４の一辺（＋Ｘ方向側の辺）に平行な方向（Ｙ方向）に延びた矩形形状を有している。この制御用導体層４７の中央付近に、ソースセンス端子ＳＳ２が接合されている。
ゲート端子Ｇ２に対応した制御用導体層４８は、−Ｚ方向に見た平面視において、制御用導体層４７を内包する略Ｕ字状に形成されている。すなわち、制御用導体層４８は、第２素子接合領域７２の第１領域７２ａとは反対側（＋Ｘ方向側）から制御用導体層４７に対向する中央部４８ａと、この中央部４８ａの両端部から前記第１領域６２ａに向かって−Ｘ方向に延びた一対の腕部４８ｂ，４８ｃとを有している。中央部４８ａは、Ｙ方向に延びており、その中央付近に、ゲート端子Ｇ２が接合されている。一対の腕部４８ｂ，４８ｃは、制御用導体層４７と、第２素子接合領域７２の第２領域７２ｂおよび第３領域７２ｃとの間をそれぞれ通り、第１領域７２ａの近傍に達している。
複数の第２スイッチング素子Ｔｒ２は、ワイヤ５１をそれぞれ介して、ソースセンス端子ＳＳ２のための制御用導体層４７に接続されている。複数の第２スイッチング素子Ｔｒ２のうち、第１領域７２ａに配置された一対の第２スイッチング素子Ｔｒ２に対応するワイヤ５１は、各一端が第２スイッチング素子Ｔｒ２に接合され、各他端が第１領域７２ａに対向する一辺（−Ｘ方向側の辺）の近傍において制御用導体層４７に接合されている。これらのワイヤ５１は、最短長となるように、Ｘ方向に沿うループを形成している。一方、複数の第２スイッチング素子Ｔｒ２のうち、第２領域７２ｂ，７２ｃに配置された一対の第２スイッチング素子Ｔｒ２に対応するワイヤ５１は、制御用導体層４８の腕部４８ｂ，４８ｃの上方の経路（制御用導体層４８から＋Ｚ方向に離間した経路）を通っている。これらのワイヤ５１は、各一端が第２スイッチング素子Ｔｒ２に接合され、各他端が第２領域７２ｂ，７２ｃにそれぞれ対向する辺（−Ｙ方向側の辺および＋Ｙ方向側の辺）の近傍において制御用導体層４７に接合されている。これらのワイヤ５１は、最短長となるように、Ｙ方向に沿うループを形成している。
さらに、複数の第２スイッチング素子Ｔｒ２は、ワイヤ５２をそれぞれ介して、ゲート端子Ｇ２のための制御用導体層４８に接続されている。複数の第２スイッチング素子Ｔｒ２のうち、第１領域７２ａに配置された一対の第２スイッチング素子Ｔｒ２に対応するワイヤ５２は、各一端が第２スイッチング素子Ｔｒ２に接合され、各他端が制御用導体層４８の一対の腕部４８ｂ，４８ｃの先端部にそれぞれ接合されている。この接合位置は、第２領域７２ｂ，７２ｃに配置された一対の第２スイッチング素子Ｔｒ２から引き出されたワイヤ５１の経路よりも第２上部基板４２側（−Ｘ方向側）に位置している。したがって、ワイヤ５１，５２同士が、平面視において交差していない。これらのワイヤ５２は、最短長となるように、Ｘ方向に沿うループを形成している。一方、複数の第２スイッチング素子Ｔｒ２のうち、第２領域７２ｂ，７２ｃに配置された一対の第２スイッチング素子Ｔｒ２に対応するワイヤ５２は、制御用導体層４８の腕部４８ｂ，４８ｃの基端部にそれぞれ接合されている。これらのワイヤ５２は、各一端が第２スイッチング素子Ｔｒ２に接合され、各他端が制御用導体層４８の腕部４８ｂ，４８ｃの基端部（＋Ｘ方向側端部）に接合されている。これらのワイヤ５２は、最短長となるように、Ｙ方向に沿うループを形成している。
次に、図２および図３を参照して、第１電源端子Ｐ、第２電源端子Ｎ、出力端子ＯＵＴおよび接続部材３８の構造について説明する。
第１電源端子Ｐは、導電性の板状体（たとえば、銅板にニッケルめっきを施したもの）からなる。第１電源端子Ｐは、第１下部導体層２３に接合された接合部５５ａと、接合部５５ａに結合された第１立上部５５ｂと、第１立上部５５ｂに結合された横行部５５ｃと、横行部５５ｃに結合された第２立上部５５ｄと、第２立上部５５ｄに結合された接続端５５ｅとを有している。
接合部５５ａは、第１端子接合領域６１の＋Ｙ方向寄りの領域に接合されており、平面視においてＹ方向に延びた矩形に形成されている。接合部５５ａは、第１下部導体層２３に平行な板状体からなり、この第１下部導体層２３に接合されている。第１立上部５５ｂは、接合部５５ａの−Ｘ方向側縁部から＋Ｚ方向に立ち上がっている。第１立上部５５ｂは、Ｙ方向およびＺ方向に平行な平面（ＹＺ平面）に沿う帯状の板状体からなり、接合部５５ａと略同幅に形成されている。横行部５５ｃは、第１立上部５５ｂの＋Ｚ方向側縁部に結合されていて、＋Ｘ方向に延びている。横行部５５ｃは、放熱ベース２の主面に平行な帯状の板状体からなり、第１立上部５５ａと略同幅に形成されている。第２立上部５５ｄは、横行部５５ｃの＋Ｘ方向側縁部から＋Ｚ方向に立ち上がり、ケース３の天板５（図１参照）を貫通している。第２立上部５５ｄは、Ｙ方向およびＺ方向に平行な平面（ＹＺ平面）に沿う帯状の板状体からなり、横行部５５と略同幅を有している。接続端５５ｅは、第２立上部５５ｄの＋Ｚ方向端縁から＋Ｘ方向に延びており、端子台１５Ｐ（図１参照）の上面に沿っている。接続端５５ｅは、放熱ベース２の主面に沿う帯状の板状体からなり、第２立上部５５ｄと略同幅を有し、略中央部に接続用の挿通孔５５ｆを有している。組立時には、接続端５５ｅは、第２立上部５５ｄから延長された起立姿勢（ＹＺ平面に沿う姿勢）とされている。この起立姿勢の接続端５５ｅを天板５に形成されたスリット状挿通孔５Ｐ（図１参照）に通した後に、接続端５５ｅが折り曲げられ、当該接続端５５ｅはＸＹ平面に沿う伏臥姿勢とされる。
第２電源端子Ｎは、導電性の板状体（たとえば、銅板にニッケルめっきを施したもの）からなる。第２電源端子Ｎは、接合部５６ａと、立上部５６ｂと、接続端５６ｃとを有している。接合部５６ａは、第２上部導体層４４の端子接合領域４４ｂにおいて、＋Ｙ方向寄りの領域に接合されている。接合部５６ａは、Ｙ方向に延びた矩形に形成されており、帯状の板状体からなる。この接合部５６の＋Ｘ方向側縁部に立上部５６ｂが結合されている。立上部５６ｂは、Ｙ方向およびＺ方向を含む平面（ＹＺ平面）に平行な板状体からなり、この板状体の法線方向（Ｘ方向）から見たときに、略クランク形に成形されている。すなわち、立上部５６ｂは、＋Ｚ方向に立ち上がり、さらに＋Ｙ方向へと横行し、そして、再び＋Ｚ方向に立ち上がっている。立上部５６ｂの＋Ｚ方向側縁部に接続端５６ｃが結合されている。接続端５６ｃは、＋Ｘ方向に延びており、端子台１５Ｎ（図１参照）の上面に沿っている。接続端５６ｃは、放熱ベース２の主面に沿う帯状の板状体からなり、略中央部に接続用の挿通孔５６ｄを有している。組立時には、接続端５６ｃは、立上部５６ｂから延長された起立姿勢（ＹＺ平面に沿う姿勢）とされている。この起立姿勢の接続端５６ｃを天板５に形成されたスリット状挿通孔５Ｎ（図１参照）に通した後に、接続端５６ｃが折り曲げられ、当該接続端５６ｃはＸＹ平面に沿う伏臥姿勢とされる。
出力端子ＯＵＴは、導電性の板状体（たとえば、銅板にニッケルめっきを施したもの）からなる。出力端子ＯＵＴは、第２下部導体層４３に接合された接合部５７ａと、接合部５７ａに結合された第１立上部５７ｂと、第１立上部５７ｂに結合された横行部５７ｃと、横行部５７ｃに結合された第２立上部５７ｄと、第２立上部５７ｄに結合された接続端５７ｅとを有している。
接合部５７ｅは、第２端子接合領域７１の−Ｙ方向寄りの領域に接合されており、平面視においてＹ方向に延びた矩形に形成されている。接合部５７ａは、第２下部導体層４３に平行な板状体からなり、この第２下部導体層４３に接合されている。第１立上部５７ｂは、接合部５７ａの−Ｘ方向側縁部から＋Ｚ方向に立ち上がっている。第１立上部５７ｂは、Ｙ方向およびＺ方向に平行な平面（ＹＺ平面）に沿う帯状の板状体からなり、接合部５７ａと略同幅に形成されている。横行部５７ｃは、第１立上部５７ｂの＋Ｚ方向側縁部に結合されていて、＋Ｘ方向に延びている。横行部５７ｃは、放熱ベース２の主面に平行な帯状の板状体からなり、第１立上部５７ｂと略同幅に形成されている。第２立上部５７ｄは、横行部５７ｃの＋Ｘ方向側縁部から＋Ｚ方向に立ち上がり、ケース３の天板５（図１参照）を貫通している。第２立上部５７ｄは、Ｙ方向およびＺ方向に平行な平面（ＹＺ平面）に沿う帯状の板状体からなり、横行部５７と略同幅を有している。接続端５７ｅは、第２立上部５７ｄの＋Ｚ方向端縁から＋Ｘ方向に延びており、端子台１５ＯＵＴ（図１参照）の上面に沿っている。接続端５７ｅは、放熱ベース２の主面に沿う帯状の板状体からなり、第２立上部５７ｄと略同幅を有し、略中央部に接続用の挿通孔５７ｆを有している。組立時には、接続端５７ｅは、第２立上部５７ｄから延長された起立姿勢（ＹＺ平面に沿う姿勢）とされている。この起立姿勢の接続端５７ｅを天板５に形成されたスリット状挿通孔５ＯＵＴ（図１参照）に通した後に、接続端５７ｅが折り曲げられ、当該接続端５７ｅはＸＹ平面に沿う伏臥姿勢とされる。
接続部材３８は、導電性の板状体（たとえば、銅板にニッケルめっきを施したもの）からなる。接続部材３８は、第１接合部５８ａと、第１立上部５８ｂと、横行接続部５８ｃと、第２立上部５８ｄと、第２接合部５８ｅとを有している。第１接合部５８ａは、第１上部基板２２の主面と平行な矩形の板状体からなり、第１上部導体層２４のアッセンブリ相互接続領域２４ｂにおいて−Ｙ方向寄り（第２基板アッセンブリ４０寄り）の位置に接合されている。第１立上部５８ｂは、第１接合部５８ａの−Ｘ方向側縁部に結合されており、＋Ｚ方向に所定高さまで立ち上がっている。第１立上部５８ｂは、Ｙ方向およびＺ方向に沿う平面（ＹＺ平面）に平行な帯状の板状体からなり、第１接合部５８ａと略同幅に形成されている。一方、第２接合部５８ｅは、第２下部基板４１の主面と平行な矩形の板状体からなり、第２下部導体層４３の第２端子接合領域７１において＋Ｙ方向寄り（第１基板アッセンブリ２０寄り）の位置に接合されている。第２立上部５８ｄは、第２接合部５８ｅの＋Ｙ方向側縁部に結合されており、＋Ｚ方向に前記所定高さまで立ち上がっている。第２立上部５８ｄは、Ｘ方向およびＺ方向に沿う平面（ＸＺ平面）に平行な帯状の板状体からなり、第２接合部５８ｅと略同幅に形成されている。横行接続部５８ｃは、−Ｚ方向に見た平面視において鉤状に折れ曲がった形状に形成されており、その一端が第１立上部５８ｂに結合され、その他端が第２立上部５８ｄに結合されている。横行接続部５８ｃは、放熱ベース２の主面に平行な板状体からなる。第１および第２接合部５８ａ，５８ｅが近接して配置されているので、接続部材３８は、最短経路長で第１および第２基板アッセンブリ２０，４０を相互接続しており、これにより、インダクタンスの低減に寄与している。
図４は、パワーモジュール１の電気的構成を説明するための電気回路図である。第１基板アッセンブリ２０に備えられた複数の第１スイッチング素子Ｔｒ１および複数の第１ダイオード素子Ｄｉ１は、第１下部導体層２３と第１上部導体層２４との間に並列に接続されて、上アーム回路（ハイサイド回路）８１を形成している。同様に、第２基板アッセンブリ４０に備えられた複数の第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２は、第２下部導体層４３と第２上部導体層４４との間に並列に接続されて、下アーム回路（ローサイド回路）８２を形成している。上アーム回路８１と下アーム回路８２とは、高電圧側の第１電源端子Ｐと低電圧側の第２電源端子Ｎとの間に直列に接続されており、上アーム回路８１と下アーム回路８２との間の接続点８３に出力端子ＯＵＴが接続されている。このようにしてハーフブリッジ回路が構成されている。このハーフブリッジ回路を単相ブリッジ回路として用いることができる。また、このハーフブリッジ回路（パワーモジュール１）を電源に複数個（たとえば３個）並列に接続することにより、複数相（たとえば３相）のブリッジ回路を構成することができる。
第１および第２スイッチング素子Ｔｒ１，Ｔｒ２は、この実施形態では、Ｎチャンネル型ＤＭＯＳ(Double-Diffused Metal Oxide Semiconductor)電界効果型トランジスタで構成されている。とくに、この実施形態では、第１および第２スイッチング素子Ｔｒ１，Ｔｒ２は、ＳｉＣ半導体デバイスで構成された高速スイッチング型のＭＯＳＦＥＴ（ＳｉＣ−ＤＭＯＳ）である。
また、第１および第２ダイオード素子Ｄｉ１，Ｄｉ２は、この実施形態では、ショットキーバリアダイオード（ＳＢＤ）で構成されている。とくに、この実施形態では、第１および第２ダイオード素子Ｄｉ１，Ｄｉ２は、ＳｉＣ半導体デバイス（ＳｉＣ−ＳＢＤ）で構成されている。
複数の第１スイッチング素子Ｔｒ１のドレイン、および複数の第１ダイオード素子Ｄｉ１のカソードが、第１下部導体層２３に共通接続されている。また、複数の第１スイッチング素子Ｔｒ１のソース、および複数の第１ダイオード素子Ｄｉ１のアノードが、第１上部導体層２４に共通接続されている。さらに、複数の第１スイッチング素子Ｔｒ１のゲートがゲート端子Ｇ１に共通接続されている。そして、複数の第１スイッチング素子Ｔｒ１のソースに、ソースセンス端子ＳＳ１が共通に接続されている。出力端子ＯＵＴから第１電源端子Ｐへと向かう電流は、第１スイッチング素子Ｔｒ１を迂回して第１ダイオード素子Ｄｉ１を通り、これにより、逆方向電流による第１スイッチング素子Ｔｒ１の破壊が防がれるようになっている。
一方、複数の第２スイッチング素子Ｔｒ２のドレイン、および複数の第２ダイオード素子Ｄｉ２のカソードが、第２下部導体層４３に共通接続されている。また、複数の第２スイッチング素子Ｔｒ２のソース、および複数の第２ダイオード素子Ｄｉ２のアノードが、第２上部導体層４４に共通接続されている。さらに、複数の第２スイッチング素子Ｔｒ２のゲートがゲート端子Ｇ２に共通接続されている。そして、複数の第２スイッチング素子Ｔｒ２のソースに、ソースセンス端子ＳＳ２が共通に接続されている。第２電源端子Ｎから出力端子ＯＵＴへと向かう電流は、第２スイッチング素子Ｔｒ２を迂回して第２ダイオード素子Ｄｉ２を通り、これにより、逆方向電流による第２スイッチング素子Ｔｒ２の破壊が防がれるようになっている。
図５Ａは、上アーム回路８１（第１基板アッセンブリ２０）における電流経路を説明するための図解的な断面図であり、Ｘ方向およびＺ方向を含む平面（ＸＺ平面）に沿う切断面が図解的に示されている。放熱ベース２と第１下部基板２１とは、中温半田８５によって、互いに接合されている。第１下部基板２１は、セラミック等の絶縁材料からなる絶縁基板を基体として含む。この絶縁性基板の上面（＋Ｚ方向側表面）に前述の第１下部導体層２３が形成されており、その下面（−Ｚ方向側表面）に接合用導体層３３が形成されている。接合用導体層３３は、たとえば、第１下部基板２１の表面に形成された銅箔からなる。この接合用導体層３３が中温半田８５を介して放熱ベース２に接合されている。中温半田８５は、融点が２２０℃程度の中温域に属する半田である。
第１下部導体層２３の一方側端部（−Ｘ方向側端部）に設定された第１端子接合領域６１には、低温半田８６Ａによって、第１電源端子Ｐの基端部が接合されている。低温半田８６Ａは、その融点が、中温半田８５の融点よりも低く、１８０℃程度の低温域に属する半田である。
第１下部導体層２３の他方側端部（＋Ｘ方向側端部）に設定された第１素子接合領域６２には、高温半田８７Ａによって、第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１（半導体チップ）が接合されている。第１スイッチング素子Ｔｒ１は、第１下部導体層２３に対向する下面（−Ｚ方向側表面）にドレイン端子を有し、第１下部導体層２３とは反対側の上面（＋Ｚ方向側表面）にソース端子およびゲート端子を有している。したがって、ドレイン端子が高温半田８７Ａによって第１下部導体層２３に接合されている。ソース端子には、ワイヤ２５が接合されている。図５Ａでは図示を省略するが、ゲート端子はワイヤ３１（図３参照）に接合され、ソース端子はワイヤ３２にも接合されている。第１ダイオード素子Ｄｉ１は、第１下部導体層２３に対向する下面（−Ｚ方向側表面）にカソード端子を有し、第１下部導体層２３とは反対側の上面（＋Ｚ方向側表面）アノード端子を有している。したがって、カソード端子が高温半田８７Ａによって第１下部導体層２３に接合されている。アノード端子には、ワイヤ２６が接合されている。高温半田８７Ａは、その融点が中温半田８５よりも高く、３００℃程度の高温域に属する半田である。
第１下部導体層２３の表面（＋Ｚ側表面）において、第１端子接合領域６１と第１素子接合領域６２との間に設定された第１基板接合領域６３には、高温半田８７Ｂによって第１上部基板２２が接合されている。第１上部基板２２は、セラミック等の絶縁材料からなる絶縁基板を基体として有している。この絶縁基板の上面（＋Ｚ方向側表面）に前述の第１上部導体層２４が形成されており、その下面（−Ｚ方向側表面）に接合用導体層３４が形成されている。接合用導体層３４は、たとえば、第１上部基板２２の表面に形成された銅箔からなる。この接合用導体層３４が高温半田８７Ｂを介して第１下部導体層２３に接合されている。高温半田８７Ｂは、高温半田８７Ａと同様の半田である。
第１上部導体層２４の−Ｘ方向側縁部には、接続部材３８が低温半田８６Ｂによって接合されている。低温半田８６Ｂは、低温半田８６Ａと同様な半田である。
第１スイッチング素子Ｔｒ１が導通すると、第１電源端子Ｐから流入した電流は、第１下部導体層２３を通って＋Ｘ方向へと流れ、第１スイッチング素子Ｔｒ１に到達する。第１スイッチング素子Ｔｒ１を通った電流は、折り返されて、ワイヤ２５を通って−Ｘ方向へと流れ、第１上部導体層２４へと到達する。第１上部導体層２４内では、接続部材３８に向かって−Ｘ方向に電流が流れる。この電流は、接続部材３８から第２基板アッセンブリ４０の第２下部導体層４３へと導かれ、出力端子ＯＵＴからモータその他の負荷へと供給される。図５Ａには、このときの電流の流れが示されている。
一方、第１スイッチング素子Ｔｒ１が遮断状態のときに逆方向の電圧がかかると、ワイヤ２６を通って第１ダイオード素子Ｄｉ１に至る＋Ｘ方向の電流が流れる。第１ダイオード素子Ｄｉ１を通った電流は、折り返されて、第１下部導体層２３を通って−Ｘ方向へと流れる。
このように、第１スイッチング素子Ｔｒ１に流入する電流は＋Ｘ方向に流れ、第１スイッチング素子Ｔｒ１からの電流は−Ｘ方向に流れるので、互いに逆方向となる。そして、＋Ｘ方向に流れる電流の経路を提供する第１下部導体層２３と、−Ｘ方向に流れる電流の経路を提供するワイヤ２５および第１上部導体層２４とが、互いに接近している。同様に、第１ダイオード素子Ｄｉ１に流入する電流は−Ｘ方向に流れ、第１ダイオード素子Ｄｉ１からの電流は＋Ｘ方向に流れるので、互いに逆方向となる。そして、＋Ｘ方向に流れる電流の経路を提供するワイヤ２６および第１上部導体層２４と、−Ｘ方向に流れる電流の経路を提供する第１下部導体層２３とが、互いに接近している。すなわち、互いに反対方向に流れる電流の経路が接近して配置されている。これにより、第１下部導体層２３の自己インダクタンスと、ワイヤ２５，２６および第１上部導体層２４の自己インダクタンスとが、それらの間の相互インダクタンスによって少なくとも部分的に打ち消される。これにより、パワーモジュール１のインダクタンスを低減できる。
図５Ｂは、下アーム回路８２（第２基板アッセンブリ４０）における電流経路を説明するための図解的な断面図であり、Ｘ方向およびＺ方向を含む平面（ＸＺ平面）に沿う切断面が図解的に示されている。放熱ベース２と第２下部基板４１とは、中温半田９５によって、互いに接合されている。第３下部基板４１は、セラミック等の絶縁材料からなる絶縁基板を基体とするものである。この絶縁基板の上面（＋Ｚ方向側表面）に前述の第２下部導体層４３が形成されており、その下面（−Ｚ方向側表面）に接合用導体層５３が形成されている。接合用導体層５３は、たとえば、第２下部基板４１の表面に形成された銅箔からなる。この接合用導体層５３が中温半田８５を介して放熱ベース２に接合されている。中温半田８５は、融点が２２０℃程度の中温域に属する半田である。
第２下部導体層４３の一方側端部（−Ｘ方向側端部）に設定された第２端子接合領域７１には、低温半田９６Ａによって、出力端子ＯＵＴの基端部が接合されている。低温半田９６Ａは、その融点が、中温半田９５の融点よりも低く、１８０℃程度の低温域に属する半田である。
第２下部導体層４３の他方側端部（＋Ｘ方向側端部）に設定された第２素子接合領域７２には、高温半田９７Ａによって、第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２（半導体チップ）が接合されている。第２スイッチング素子Ｔｒ２は、第２下部導体層４３に対向する下面（−Ｚ方向側表面）にドレイン端子を有し、第２下部導体層４３とは反対側の上面（＋Ｚ方向側表面）にソース端子およびゲート端子を有している。したがって、ドレイン端子が高温半田９７Ａによって第２下部導体層４３に接合されている。ソース端子には、ワイヤ４５が接合されている。図５Ｂでは図示を省略するが、ゲート端子はワイヤ５１（図３参照）に接合され、ソース端子はワイヤ５２にも接合されている。第２ダイオード素子Ｄｉ２は、第２下部導体層４３に対向する下面（−Ｚ方向側表面）にカソード端子を有し、第２下部導体層４３とは反対側の上面（＋Ｚ方向側表面）アノード端子を有している。したがって、カソード端子が高温半田９７Ａによって第２下部導体層４３に接合される。アノード端子には、ワイヤ４６が接合されている。高温半田９７Ａは、その融点が中温半田９５よりも高く、３００℃程度の高温域に属する半田である。
第２下部導体層４３の表面（＋Ｚ側表面）において、第２端子接合領域７１と第２素子接合領域７２との間に設定された第２基板接合領域７３には、高温半田９７Ｂによって第２上部基板４２が接合されている。第２上部基板４２は、セラミック等の絶縁材料からなる絶縁基板を基体とするものである。その絶縁基板の上面（＋Ｚ方向側表面）に前述の第２上部導体層４４が形成されており、その下面（−Ｚ方向側表面）に接合用導体層５４が形成されている。接合用導体層５４は、たとえば、第２上部基板４２の表面に形成された銅箔からなる。この接合用導体層５４が高温半田９７Ｂを介して第２下部導体層４３に接合されている。高温半田９７Ｂは、高温半田９７Ａと同様の半田である。
第２上部導体層４４の−Ｘ方向側縁部には、第２電源端子Ｎが低温半田９６Ｂによって接合されている。低温半田９６Ｂは、低温半田９６Ａと同様な半田である。
第２スイッチング素子Ｔｒ２が導通すると、出力端子ＯＵＴから流入した電流は、第２下部導体層４３を通って＋Ｘ方向へと流れ、第２スイッチング素子Ｔｒ２に到達する。第２スイッチング素子Ｔｒ２を通った電流は、折り返されて、ワイヤ４５を通って−Ｘ方向へと流れ、第２上部導体層４４へと到達する。第２上部導体層４４内では、第２電源端子Ｎに向かって−Ｘ方向に電流が流れる。図５Ｂには、このときの電流の流れが示されている。
一方、第２スイッチング素子Ｔｒ２が遮断状態のときに逆方向の電圧がかかると、ワイヤ４６を通って第２ダイオード素子Ｄｉ２に至る＋Ｘ方向の電流が流れる。第２ダイオード素子Ｄｉ２を通った電流は、折り返されて、第２下部導体層４３を通って−Ｘ方向へと流れる。
このように、第２スイッチング素子Ｔｒ２に流入する電流は＋Ｘ方向に流れ、第２スイッチング素子Ｔｒ２からの電流は−Ｘ方向に流れるので、互いに逆方向となる。そして、＋Ｘ方向に流れる電流の経路を提供する第２下部導体層４３と、−Ｘ方向に流れる電流の経路を提供するワイヤ４５および第２上部導体層４４とが、互いに接近している。同様に、第２ダイオード素子Ｄｉ２に流入する電流は−Ｘ方向に流れ、第２ダイオード素子Ｄｉ２からの電流は＋Ｘ方向に流れるので、互いに逆方向となる。そして、＋Ｘ方向に流れる電流の経路を提供するワイヤ４６および第２上部導体層４４と、−Ｘ方向に流れる電流の経路を提供する第２下部導体層４３とが、互いに接近している。すなわち、互いに反対方向に流れる電流の経路が接近して配置されている。これにより、第２下部導体層４３の自己インダクタンスと、ワイヤ４５および第２上部導体層４４の自己インダクタンスとが、それらの間の相互インダクタンスによって少なくとも部分的に打ち消される。これにより、パワーモジュール１のインダクタンスを低減できる。
次に、パワーモジュール１の作製方法の一例を概説する。次の手順１〜７を順に実行することにより、パワーモジュール１が作製される。
手順１：第１下部基板２１に第１スイッチング素子Ｔｒ１、第１ダイオード素子Ｄｉ１および第１上部基板２２を高温半田８７Ａ，８７Ｂで接合する。同様に、第２下部基板４１に第２スイッチング素子Ｔｒ２、第２ダイオード素子Ｄｉ２および第２上部基板４２を高温半田９７Ａ，９７Ｂで接合する。
手順２：第１および第２下部基板２１，２２を中温半田８５，９５で放熱ベース２の表面に接合する。
手順３：端子類を低温半田で各所定位置に接合する。端子類は、第１電源端子Ｐ、第２電源端子Ｎ、出力端子ＯＵＴ、接続部材３８、ゲート端子Ｇ１，Ｇ２、ソースセンス端子ＳＳ１，ＳＳ２を含む。低温半田は、たとえば錫−鉛の共晶半田であってもよい。
手順４：ケース３の枠部４を放熱ベース２の表面に接着する。接着には、たとえば、シリコン接着剤等の熱硬化性接着剤を用いてもよい。たとえば、シリコン接着剤は、１５０℃程度の温度で１時間程度加熱することにより、硬化させることができる。この温度は、半田の融点よりも低く、また、枠部４の構成材料（たとえばＰＰＳ）の耐熱温度よりも低い。
手順５：枠部４内に絶縁材料からなるゲル材料（図示せず）を配置する。たとえば、シリコンゲルを用いることができる。ゲル材料はワイヤ相互間等の隙間を埋めて、それらの間の絶縁状態を保持する働きを有する。したがって、少なくとも全てのワイヤのループ高さよりも高い位置まで、枠４内にゲル材料を充填することが好ましい。
手順６：天板５を枠部４に固定する。この固定は接着剤を用いて行ってもよいし、ねじ止めによって行ってもよい。天板５を固定する際に、天板５に形成されたスリット状挿通孔５Ｐ，５Ｎ，５ＯＵＴ（図１参照）に端子Ｐ，Ｎ，ＯＵＴを挿通させ、挿通孔５ａ，５ｂ，５ｃ，５ｄ（図１参照）にゲート端子Ｇ１，Ｇ２およびソースセンス端子ＳＳ１，ＳＳ２を挿通させる。
手順７：端子Ｐ，Ｎ，ＯＵＴを端子台１５Ｐ，１５Ｎ，１５ＯＵＴの上面に沿う伏臥姿勢に折り曲げる。
図６Ａは、ゲート端子Ｇ１，Ｇ２およびソースセンス端子ＳＳ１，ＳＳ２の保持構造を説明するための図解的な側面図であり、＋Ｘ方向側の側板６（図１参照）を取り除いた状態が示されている。ゲート端子Ｇ１，Ｇ２とソースセンス端子ＳＳ１，ＳＳ２とは、同様の構造であるので、ゲート端子Ｇ１，Ｇ２の保持構造について説明する。
ゲート端子Ｇ１，Ｇ２は、接合部１０１と、第１立上部１０２と、横行部１０３と、第２立上部１０４とを有している。接合部１０１は、制御用導体層２８，４８に半田接合されており、下部基板２１，４１の主面と平行な板状に形成されている。第１立上部１０２は、接合部１０１の一縁部に結合され、下部基板２１，４１から離れる方向（＋Ｚ方向）に立ち上がっており、断面Ｌ字状に形成されている。横行部１０３は、第１立上部１０２の上端に結合され、下部基板２１，４１の主面に平行な方向（この実施形態ではＹ方向）に延びている。横行部１０３は、第１立上部１０２側の基端部から所定長の長さまでの領域が断面Ｌ字状に形成されている。すなわち、横行部１０３は、下部基板２１，４１の主面と平行な帯状に形成された第１板状部１０３ａと、第１板状部１０３の一側縁（この実施形態では−Ｘ方向側側縁）から＋Ｚ方向に立ち上がった帯状の第２板状部１０３ｂとを有している。第２板状部１０３ｂは、第１板状部１０３ａよりも短く形成されている。第２板状部１０３ｂは、下部基板２１，４１から離れる方向（＋Ｚ方向）に立ち上がっており、その上端縁（＋Ｚ方向側端縁）は、下部基板２１，２２の主面と平行に形成されている。この横行部１０３の先端部に第２立上部１０４が結合されている。第２立上部１０４は下部基板２１，４１から離れる方向（＋Ｚ方向）に立ち上がる板状体からなり、幅広の本体部１０４ａと、本体部１０４ａの上端縁（＋Ｚ方向端縁）に連接された幅狭部１０４ｂとを有している。これにより、本体部１０４ａと幅狭部１０４ｂとの結合部には、幅狭部１０４ｂの両側に、一対のショルダ１０４ｃが形成されている。幅狭部１０４ｂは、外部配線接続部を提供しており、配線接続を容易にするための孔１０４ｄを略中央部に有している。
第２立上部１０４は、ケース３の天板５に形成された挿通孔５ａ，５ｂ（図１参照）を挿通している。これにより、本体部１０４ａの上端部および幅狭部１０４ｂは、天板５の上面よりも上方（＋Ｚ方向）に位置している。ソースセンス端子ＳＳ１，ＳＳ２も同様に構成されていて、天板５に形成された挿通孔５ｃ，５ｄ（図１参照）を挿通して、天板５の上面から＋Ｚ方向に突出している。
第２立上部１０４の下方には、ケース３の内部に、台座１１０（端子台座）が配置されている。台座１１０は、樹脂材料（たとえばケース３と同材料）からなっていてもよい。台座１１０は、ケース３の枠部４（たとえば端板８，９）の内側面に固定されていてもよいし、放熱ベース２の表面（＋Ｚ側表面）に固定されていてもよい。台座１１０は、たとえば直方体形状に形成されており、その上面（＋Ｚ側表面）は、横行部１０３の下面と略面一（すなわち略同じ高さ）となって、この下面に当接または近接している。台座１１０の上面には、ゲート端子Ｇ１，Ｇ２とソースセンス端子ＳＳ１，ＳＳ２との間に、隔壁１１０ａが立設されていてもよい。
一方、ケース３の天板５の下面１１１は、横行部１０３の第２板状部１０３ｂの上端縁と略面一（すなわち略同じ高さ）に形成されている。これにより、下面１１１は、横行部１０３の上端縁に当接または近接しており、横行部１０３の上方（＋Ｚ方向）への移動を規制する端子抑えとしての機能を有している。なお、図６Ａには、ゲート端子Ｇ１，Ｇ２および天板５等の寸法公差を考慮して、天板５の下面１１１と横行部１０３の上端縁との間に微少なクリアランス１１２を形成した例が示されている。
このような構造により、ゲート端子Ｇ１，Ｇ２が確実に保持される。すなわち、ゲート端子Ｇ１，Ｇ２に対する配線等の接続または取外しの際に、ゲート端子Ｇ１，Ｇ２に対して外力が加わる。このとき、第２立上部１０４に対して下方（−Ｚ方向）に向けて加えられる押し込み力は台座１１０によって受けられ、立上部１０２に対して上方（＋Ｚ方向）に向けて加えられる引き抜き力は、天板５の下面１１１によって受けられる。これにより、ゲート端子Ｇ１，Ｇ２のＺ方向への変位または変形を防ぐことができ、さらに、ゲート端子Ｇ１，Ｇ２に加えられた外力が接合部１０１に加わることを抑制または防止できる。これにより、ゲート端子Ｇ１，Ｇ２の接続信頼性を高くできる。同様の理由で、ソースセンス端子ＳＳ１，ＳＳ２についても、接続信頼性を高くできる。したがって、パワーモジュール１は、充分な信頼性を有し、したがって、充分な耐久性を有する。
図６Ｂは、ゲート端子Ｇ１，Ｇ２およびソースセンス端子ＳＳ１，ＳＳ２の保持構造の他の例を説明するための図解的な側面図であり、＋Ｘ方向側の側板６（図１参照）を取り除いた状態が示されている。この図６Ｂにおいて、前述の図６Ａの各部の対応部分には、図６Ａと同一参照符号を付して示す。
この構造例では、天板５の下面１１１が、横行部１０３の上端縁と略面一となっていない。横行部１０３の上方（＋Ｚ方向）に相当する位置には、天板５の下面１１１に端子抑え１１３が設けられている。端子抑え１１３は、天板５の下面１１１から下方（−Ｚ方向）に突出しており、横行部１０３と平行な規制面１１３Ａを下面に有している。規制面１１３Ａは、横行部１０３と略面一（すなわち略同じ高さ）に形成されている。これにより、規制面１１３Ａは、横行部１０３の上端縁に当接または近接しており、横行部１０３の上方（＋Ｚ方向）への移動を規制する。このような構造によっても、図６Ａの構造と同様の作用効果を実現できる。なお、図６Ｂには、ゲート端子Ｇ１，Ｇ２、天板５および端子抑え１１３等の寸法公差を考慮して、規制面１１３Ａと横行部１０３の上端縁との間に微少なクリアランス１１４を形成した例が示されている。
図７Ａは、ワイヤの長さを短くすることによってインダクタンスを低減できる効果を説明するための図である。図７Ａには、直径３５０μｍのアルミニウムワイヤに周波数１ＭHzの信号を入力してインダクタンスを求めた計算例が示されている。曲線Ｌ１は、種々の長さの１本のワイヤについてインダクタンスを測定した結果を示す。曲線Ｌ２は、種々の長さの２本平行なワイヤについてインダクタンスを測定した結果を示す。曲線Ｌ３は、種々の長さの３本の平行なワイヤについてインダクタンスを測定した結果を示す。
曲線Ｌ１〜Ｌ３から、ワイヤの本数が多いほどインダクタンスが低減され、ワイヤの長さが短いほどインダクタンスが低減されることが分かる。さらに、曲線Ｌ１〜Ｌ３から、ワイヤの本数の増加よりも、ワイヤの長さの減少の方が、インダクタンス低減に効果的であることが分かる。
図７Ｂは、ワイヤの配置全幅を大きくすることによってインダクタンスを低減できる効果を説明するための図である。図７Ｂには、直径３５０μｍ、長さ２０ｍｍのアルミニウムワイヤに周波数１ＭHzの信号を入力してインダクタンスを求めた計算例が示されている。曲線Ｌ１１は、平行な２本のワイヤの間隔（配置全幅）を種々に設定してインダクタンスを算出した結果を示す。曲線Ｌ１２は、種々に設定した配置全幅で３本のワイヤを等間隔に平行配置してインダクタンスを算出した結果を示す。曲線Ｌ１３は、種々に設定した配置全幅で６本のワイヤを等間隔に平行配置してインダクタンスを算出した結果を示す。
曲線Ｌ１１〜Ｌ１３から、配置全幅を大きくするほどインダクタンス低減に有利であることが分かる。しかも、曲線Ｌ１１〜Ｌ１３の比較から、ワイヤの本数を増加するよりも、配置全幅を大きくする方がインダクタンス低減に効果的であることが分かる。
以上のように、この第１の実施形態によれば、上アーム回路８１を形成する第１基板アッセンブリ２０における電流経路は、第１電源端子Ｐから第１スイッチング素子Ｔｒ１に向かい、この第１スイッチング素子で折り返されて第１上部導体層２４に至る。このように電流経路が折り返されており、しかも、互いに反対方向に電流が流れる一対の電流経路を形成する第１下部導体層２３とワイヤ２５および第１上部導体層２４とが接近している。これにより、インダクタンスの低減が図られている。さらに、複数の第１スイッチング素子Ｔｒ１と第１上部導体層２４との間は、それぞれ最短長となる経路に沿って配置された複数本のワイヤ２５で接続されている。これにより、さらにインダクタンスが低減されている。そして、複数本のワイヤ２５は、第１上部導体層２４の一辺（Ｘ方向側の辺）の略全幅におよぶ配置全幅を有するように配索されている。また、複数のダイオード素子Ｄｉ１と第１上部導体層２４とを接続するワイヤ２６も、第１上部導体層２４の一辺（Ｘ方向側の辺）の略全幅におよぶ配置全幅を有するように配置されている。これにより、より一層インダクタンスが低減されている。下アーム回路８２を形成する第２基板アッセンブリ４０についても、同様にしてインダクタンスの低減が図られている。したがって、パワーモジュール１は、全体として小さなインダクタンスを有することになる。その結果、ＳｉＣ半導体デバイスからなる高速スイッチング型のスイッチング素子Ｔｒ１，Ｔｒ２を用いて損失の低減を図りつつ、サージ電圧を低減して耐圧裕度の増加を併せて図ることができる。
［第２の実施形態］
図８は、この発明の第２の実施形態に係るパワーモジュールの外観を示す斜視図である。この図８において、前述の図１等に示された各部の対応部分は同一参照符号で示す。
このパワーモジュール１２０は、略直方体形状のケース１２３を備えている。ケース１２３は、この実施形態では、放熱ベース２の側面を取り囲んでいる。ケース１２３は、樹脂材料で構成されている。樹脂材料としては、とくに、ＰＰＳ（ポリフェニレンサルファイド）等の耐熱性樹脂が適用されることが好ましい。ケース１２３は、平面視において放熱ベース２と略整合する矩形をなしており、放熱ベース２の一方表面（＋Ｚ方向表面）に固定された枠部１２４と、この枠部１２４に固定された天板１２５とを備えている。天板１２５は、枠部１２４の一方側（＋Ｚ方向側）を閉塞し、枠部１２４の他方側（−Ｚ方向側）を閉塞する放熱ベース２の主面と対向している。これにより、放熱ベース２、枠部１２４および天板１２５によって、回路収容空間がケース１２３の内部に区画されている。
枠部１２４は、一対の側板１２６，１２７（第１ケース部品）と、これら一対の側板１２６，１２７の両端をそれぞれ結合する一対の端板１２８，１２９（第２ケース部品）との組立体からなる。端板１２８，１２９は、それぞれの中間部付近に、内方に凹んだ凹部１３０，１３１を有している。これらの凹部１３０，１３１の底面には、Ｚ方向に貫通した取付孔１３２が形成されている。パワーモジュール１２０は、取付孔１３２および放熱ベース２の対応する取付孔１２（図９参照）を挿通するボルト（図示せず）によって、取付対象の所定の固定位置に固定される。取付孔１３２を利用して、ヒートシンクその他の冷却手段が取り付けられてもよい。端板１２８，１２９の凹部１３０，１３１と整合するように、天板１２５の一対の端辺の各中間部付近に凹部１３３，１３４が形成されている。
一方の側板１２６（＋Ｘ方向側の側板）には、出力端子ＯＵＴのための端子台１５ＯＵＴが側板１２６の主面から離れる外方（＋Ｘ方向）に突出して形成されている。端子台１５ＯＵＴは、略矩形形状を有しており、その上面に、出力端子ＯＵＴの先端部を受ける受け部１４３（図１１参照）をなす矩形の窪みが形成されている。出力端子ＯＵＴの先端部は、側板１２６に形成されたスリット状挿通孔１４０を介して、Ｘ方向に沿ってケース１２３外に引き出され、端子台１５ＯＵＴの受け部１４３に配置されている。
他方の側板１２７（−Ｘ方向側の側板）には、その長手方向（Ｙ方向）に間隔を開けて、一対の端子台１５Ｐ，１５Ｎが側板１２７の主面から離れる外方（−Ｘ方向）に突出して形成されている。端子台１５Ｐ，１５Ｎは、略矩形形状を有している。端子台１５Ｐの上面には、第１電源端子Ｐの先端部を受ける受け部１４４（図１１参照）をなす窪みが形成されている。同様に、端子台１５Ｎの上面には、第２電源端子Ｎの先端部を受ける受け部１４５（図１１参照）をなす窪みが形成されている。第１電源端子Ｐは、側板１２７の長手方向（Ｙ方向）に直線状に延びたスリット状挿通孔１４１（図１１参照）を介して、−Ｘ方向に沿ってケース１２３外に引き出され、端子台１５Ｐの受け部１４４に配置されている。同様に、第２電源端子Ｎは、側板１２７の長手方向（Ｙ方向）に直線状に延びたスリット状挿通孔１４２（図１１参照）を介して、−Ｘ方向に沿ってケース１２３外に引き出され、端子台１５Ｎの受け部１４５に配置されている。
端子台１５ＯＵＴ，１５Ｐ，１５Ｎには、略中央に六角筒状凹部（図示せず）が穿設されている。この六角筒状凹部に、ナット１４６，１４７，１４８（図１１参照）がそれぞれ埋設されて固定されている。端子ＯＵＴ，Ｐ，Ｎは、ナット１４６，１４７，１４８に螺合するボルト（図示せず）を用いることにより、取付対象側に備えられたバスバー（図示せず）に接続される。
図９はケース１２３の内部に収容されたパワーモジュール回路の構成を説明するための図解的な斜視図であり、図１０はその平面図である。図９および図１０において、前述の図２および図３に示された各部の対応部分に同一参照符号を付す。
この実施形態においても、放熱ベース２の一方表面（＋Ｚ方向側表面）に、第１基板アッセンブリ２０および第２基板アッセンブリ４０が搭載されている。ただし、前述の第１の実施形態では、第１および第２基板アッセンブリ２０，４０の相互間の接続が接続部材３８によって達成されているのに対して、この第２の実施形態では、出力端子ＯＵＴが、第１および第２基板アッセンブリ２０，４０の相互間の接続を担っている。
より具体的に説明すると、出力端子ＯＵＴは、この実施形態では、第１および第２基板アッセンブリ４０の境界部に沿って、放熱ベース２の主面に平行に配置された帯状の板状体からなる。すなわち、出力端子ＯＵＴは、Ｘ方向に沿って延びる帯形の板状体からなる本体部１５０と、この本体部１５０の基端部（−Ｘ方向側端部）の一方側縁から垂下して第１上部導体層２４に接合された第１脚部１５１と、当該基端部の他方側縁から垂下して第２下部導体層４３に接続された第２脚部１５２とを含む。本体部１５０は、Ｘ方向に沿って直線状に延びており、全体に亘って略均一幅に形成されていて、その先端部は側板１２６を挿通してケース１２３の外部の端子台１５ＯＵＴ上に引き出されている。第１脚部１５１は、本体部１５１から垂下した垂下部１５１ａと、この垂下部１５１ａの下縁（−Ｚ方向側縁）から第１上部導体層２４の内方（＋Ｙ方向）に向かって折り曲げられた接合部１５１ｂとを有し、この接合部１５０ｂが第１上部導体層２４の−Ｙ方向側縁部に接合されている。垂下部１５１ａは、Ｘ方向およびＺ方向を含む平面（ＸＺ平面）に沿う帯状の板状体からなる。接合部１５１ｂは、放熱ベース２の主面に平行な帯状の板状体からなり、垂下部１５１ａと同幅に形成されている。また、第２脚部１５２は、本体部１５０から垂下した垂下部１５２ａと、この垂下部１５２ａの下縁から第２下部導体層４３の内方（−Ｙ方向）に向かって折り曲げられた接合部１５２ｂとを有し、この接合部１５２ｂが第２下部導体層４３の＋Ｙ方向側縁部に接合されている。垂下部１５２ａは、Ｘ方向およびＺ方向を含む平面（ＸＺ平面）に沿う帯状の板状体からなる。接合部１５２ｂは、放熱ベース２の主面に平行な帯状の板状体からなり、垂下部１５２ａと同幅に形成されている。したがって、第１上部導体層２４と第２下部導体層４３とは、本体部１５０の基端側部分ならびに第１および第２脚部１５１，１５２を介して、最短経路長で接続されている。第１上部導体層２４と第２下部導体層４３の第２端子接合領域７１とはＸ方向にずれているので、それに応じて、第１および第２脚部１５１，１５２もＸ方向にずれた位置に形成されている。
第１電源端子Ｐは、放熱ベース２の主面に平行な帯状の板状体からなる本体部１５５と、本体部１５５の一端（Ｘ方向端）から垂下して第１下部導体層２３の第１端子接合領域６１に接合された脚部１５６とを有している。本体部１５５は、放熱ベース２の主面に沿って後方（−Ｘ方向）に延び、側板１２７を挿通してケース１２３の外部の端子台１５Ｐ上に引き出されている。脚部１５６は、本体部１５６よりも幅狭の帯状板状体を折り曲げて形成されている。すなわち、脚部１５６は、本体部１５５から垂下した垂下部１５６ａと、この垂下部１５６ａの下端縁（−Ｚ方向側縁）から＋Ｘ方向に折り曲げられた接合部１５６ｂとを有し、この接合部１５６ａが第１下部導体層２３の第１端子接合領域６１に接合されている。垂下部１５６ａは、Ｙ方向およびＺ方向を含む平面（ＹＺ平面）に沿う帯状の板状体からなる。接合部１５６ｂは、放熱ベース２の主面に平行な帯状の板状体からなり、垂下部１５６ａと同幅に形成されている。
第２電源端子Ｎは、放熱ベース２の主面に平行な帯状の板体からなる本体部１５９と、本体部１５９の一端（Ｘ方向端）から垂下して第２上部導体層４４に接合された脚部１６０とを有している。本体部１５９は、放熱ベース２の主面に沿って後方（−Ｘ方向）に延び、側板１２７を挿通してケース１２３の外部の端子台１５Ｎ上に引き出されている。脚部１５６は、本体部１５６よりも幅狭の帯状板状体を折り曲げて形成されている。すなわち、脚部１６０は、本体部１５９から垂下した垂下部１６０ａと、この垂下部１６０ａの下端から＋Ｘ方向に折り曲げられた接合部１６０ｂとを有し、この接合部１６０ｂが第２上部導体層４４に接合されている。垂下部１６０ａは、Ｙ方向およびＺ方向を含む平面（ＹＺ平面）に沿う帯状の板状体からなる。接合部１６０ｂは、放熱ベース２の主面に平行な帯状の板状体からなり、垂下部１６０ａと同幅に形成されている。
このような構成により、放熱ベース２、第１下部基板２１および第２下部基板４１の主面と平行な方向に端子Ｐ，Ｎ，ＯＵＴを引き出した側方引き出し端子型のパワーモジュール１２０を提供できる。しかも、第１および第２電源端子Ｐ，Ｎの長さを短くすることができるので、これらの端子Ｐ，Ｎの自己インダクタンスを低減できる。その結果、パワーモジュール１２０は一層低減されたインダクタンスを有するから、サージ電圧を低減して耐圧裕度の向上を図ることができる。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１８．８ｎＨであった。
また、端子Ｐ，Ｎ，ＯＵＴが側方に引き出されているので、ケース１２３の上面側に、たとえば、スイッチング素子Ｔｒ１，Ｔｒ２を制御するための制御基板を配置することができる。これにより、制御基板まで含めたパワーモジュールの小型化を図ることができる。
なお、この第２の実施形態によるパワーモジュール１２０の電気的構成は、前述の第１の実施形態と同様であり、図４に示されている通りである。また、第１および第２基板アッセンブリ２０，４０（上アーム回路８１および下アーム回路８２）における電流経路も第１の実施形態と同様であり、図５に示されている通りである。したがって、第１の実施形態と同様に、第１および第２基板アッセンブリ２０，４０において、反対方向に流れる電流経路が互いに接近しており、これにより、インダクタンスを相殺する効果が得られる。
図１１は、ケース１２３の分解斜視図である。この実施形態では、側板１２６，１２７は、端板１２８，１２９の両端部に複数本のボルト１３５，１３６によって取り付けられるようになっている。すなわち、側板１２６，１２７には、長手方向（Ｙ方向）両端縁付近に複数のボルト挿通孔１２６ａ，１２７ａがそれぞれ形成されている。また、端板１２８，１２９の両端面には、ボルト挿通孔１２６ａに対応した複数のねじ孔１３７と、ボルト挿通孔１２７ａに対応した複数のねじ孔１３８とが形成されている。ボルト１３５は、ボルト挿通孔１２６ａを挿通してねじ孔１３７に螺着される。これにより、側板１２６が端板１２８，１２９に取り付けられる。また、ボルト１３６は、ボルト挿通孔１２７ａを挿通してねじ孔１３８に螺着される。これにより、側板１２７が端板１２８，１２９に取り付けられ、一対の側板１２６，１２７および一対の端板１２８，１２９の組立体からなる枠部１２４が組み立てられる。さらに、この枠部１２４に天板１２５が接着剤（たとえば熱硬化型接着剤）で固定されることにより、ケース１２３が組み立てられる。
この第２の実施形態では、端子Ｐ，Ｎ，ＯＵＴが側板１２６，１２７を挿通して側方に引き出されている。そのため、端子Ｐ，Ｎ，ＯＵＴを第１および第２基板アッセンブリ２０，４０に接合する前に、枠部１２４を予め組み立てておくことができない。そこで、端子Ｐ，Ｎ，ＯＵＴを半田付けして第１および第２基板アッセンブリ２０，４０に接合した後に、枠部１２４が組み立てられる。端子Ｐ，Ｎ，ＯＵＴを第１および第２基板アッセンブリ２０，４０に接合した後、一対の端板１２８，１２９が、接着剤（たとえば熱硬化型接着剤）を用いて放熱ベース２の両端部（Ｙ方向両端部）に接着される。次に、側板１２６がＸ方向から放熱ベース２に近づけられ、出力端子ＯＵＴをスリット状挿通孔１４０に挿通させた後、ボルト１３５，１３６によって、側板１２６が端板１２８，１２９に固定される。さらに、側板１２７が−Ｘ方向から放熱ベース２に近づけられ、第１および第２電源端子Ｐ，Ｎをそれぞれスリット状挿通孔１４１，１４２に挿通させた後、ボルト１３６によって、側板１２７が端板１２８，１２９に固定される。この後、ワイヤ間の絶縁を保つためのゲル材料（図示せず。たとえばシリコンゲル）が枠部１２４内に配置される。そして、天板１２５が枠部１２４に接着され、ケース１２３が密封される。その後、必要に応じて、接着剤を硬化させるための加熱処理が行われてもよい。
側方引き出し端子型のパワーモジュールを実現するために、枠部１２４に端子Ｐ，Ｎ，ＯＵＴをインサート成型して予め一体化しておくことが考えられるかもしれない。この場合、枠部１２４は組立体である必要はなく一体成形品で構成することができる。しかし、このような構成を採るとすれば、枠部１２４およびこれを放熱ベース２に接着する接着剤は、端子Ｐ，Ｎ，ＯＵＴを半田付けするときの高温に耐えなければならない。そのため、枠部１２４の材料選択および接着剤の選択が困難になる。したがって、前述のように、枠部１２４を組立体とし、端子Ｐ，Ｎ，ＯＵＴの半田接合後に枠部１２４を放熱ベース２に固定することが好ましい。
なお、第１および第２基板アッセンブリ２０，４０の作製、これらの放熱ベース２への取り付け、ならびに子端子Ｐ，Ｎ，ＯＵＴの接合については、前述の第１の実施形態の場合と同様の手順（前述の手順１〜３）で行うことができる。
また、この第２の実施形態においても、ゲート端子Ｇ１，Ｇ２およびソースセンス端子ＳＳ１，ＳＳ２の安定保持のために、前述の第１の実施形態と同様の構造がとられている（図６Ａおよび図６Ｂ参照）。ただし、この第２の実施形態では、端板１２８，１２９のＸ方向側端部に台座１１０が固定されている。これらの台座１１０は、端板１２８，１２９と一体成形されていてもよい。
［端子の変形形態］
図１２〜図３０は、端子Ｐ，Ｎ，ＯＵＴの様々な変形形態を説明するための斜視図である。これらの図において、前述の図１〜図１１に示された各部の対応部分には、同一参照符号を付して示す。
図１２の構成例では、端子Ｐ，Ｎ，ＯＵＴが放熱ベース２の主面に平行な一側方（−Ｘ方向）に引き出されている。出力端子ＯＵＴは、第２電源端子Ｎよりも−Ｙ方向寄りに配置されており、第２電源端子Ｎの下方（−Ｚ方向側。第２下部基板４１側）をくぐって第１上部導体層２４に接合された接続部１６１を有している。この接続部１６１は、第１上部導体層２４と第２下部導体層４３とを接続している。また、第１電源端子Ｐの脚部１５６は、本体部１５５と略等幅に形成されており、同様に、第２電源端子Ｎの脚部１６０は、その本体部１５９と略等幅に形成されている。この構成では、第１および第２電源端子Ｐ，Ｎだけでなく出力端子ＯＵＴの長さも短くなるので、インダクタンスの一層の低下を図ることができる。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１８．１３ｎＨであった。
図１３の構成例では、出力端子ＯＵＴが第１および第２電源端子Ｐ，Ｎの間に配置されており、この構成例は、前述の第２の実施形態と類似している。ただし、出力端子ＯＵＴは、第１および第２電源端子Ｐ，Ｎとともに、放熱ベース２の主面に平行な一側方（−Ｘ方向）に引き出されている。ただし、出力端子ＯＵＴの本体部１５０は、基端側が幅狭に形成されている。これにより、出力端子ＯＵＴを介して第１および第２基板アッセンブリ２０，４０の相互間を接続する接続経路長の短縮が図られている。また、第１電源端子Ｐの脚部１５６は、本体部１５５と略等幅に形成されており、同様に、第２電源端子Ｎの脚部１６０は、その本体部１５９と略等幅に形成されている。この構成では、端子Ｐ，Ｎ，ＯＵＴが短縮され、さらに第１および第２基板アッセンブリ２０，４０の相互間の接続経路長が短縮されるので、それに応じてインダクタンスが低減される。加えて、電源端子Ｐから流入して出力端子ＯＵＴへと出ていく電流の経路と、出力端子ＯＵＴから流入して電源端子Ｎから出ていく電流の経路とが、出力端子ＯＵＴ内で交錯しない。これによっても、インダクタンスの低減を図ることができる。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは２０．１７ｎＨであった。
図１４の構成例では、第１および第２電源端子Ｐ，Ｎならびに出力端子ＯＵＴがいずれも放熱ベース２の主面に平行な方向に引き出され、さらに、第１および第２電源端子Ｐ，Ｎが互いに微少距離を隔てて重なりあっている。より具体的には、出力端子ＯＵＴは、第１および第２基板アッセンブリ２０，４０の境界領域に沿ってＸ方向に延びた本体部１５０を備えている。この本体部１５０は、放熱ベース２の主面に平行な帯状の板状体であり、その先端部（＋Ｘ方向側端部）は、＋Ｘ方向に引き出されている。また、本体部１５０は、ケース外に引き出される接続端よりもケース内部に収容される大部分の領域が幅狭に形成されている。本体部１５０の基端部（−Ｘ方向側端部）において、一方の側縁（＋Ｙ方向側の側縁）には第１上部導体層２４に接合された脚部１５１が形成されている。また、当該基端部の他方の側縁（−Ｙ方向側の側縁）には第２下部導体層４３に接合された脚部１５２が形成されている。
第１電源端子Ｐは、出力端子ＯＵＴの本体部１５０の後方（−Ｘ方向側）に配置された本体部１７３を有している。この本体部１７３は、Ｘ方向に延びて、その先端部（−Ｘ方向側端部）は−Ｘ方向に引き出されている。本体部１７３は、放熱ベース２の主面に平行な帯状の板状体で構成されている。本体部１７３の基端部側（＋Ｘ方向側端部）には、第１基板アッセンブリ２０側に向けて＋Ｙ方向へと延びた横行部１７４が形成されている。横行部１７４は、放熱ベース２の主面に平行な帯状の板状体からなる。この横行部１７４の先端縁（＋Ｙ方向側端縁）には、放熱ベース２に向かって垂下し、第１下部導体層２３の第１端子接合領域６１に接合された脚部１７５が形成されている。脚部１７５は、帯状の板状体をＬ字状に折り曲げて形成されており、Ｚ方向に延びた垂下部１７５ａと、垂下部１７５ａの下端（−Ｚ方向側端）から＋Ｙ方向に延びた接合部１７５ｂとを有している。接合部１７５ｂが第１端子接合領域６１に接合されている。垂下部１７５ａは、Ｘ方向およびＺ方向に沿う平面（ＸＺ平面）に平行な板状体からなり、接合部１７５ｂは放熱ベース２の主面に平行な板状体からなる。
第２電源端子Ｎは、出力端子ＯＵＴの本体部１５０の後方（−Ｘ方向側）において、第１電源端子Ｐの上方に微小な間隔（たとえば１ｍｍ）を開けて配置された本体部１７６を有している。この本体部１７６は、Ｘ方向に延びて、その先端部（−Ｘ方向側端部）は−Ｘ方向に引き出されている。本体部１７６は、放熱ベース２の主面に平行な帯状の板状体で構成されている。本体部１７６において先端部側（−Ｘ方向側）の大部分（約７５％程度）の領域は、第１電源端子Ｐの本体部１７３と重なり合っている。より具体的には、第１および第２電源端子Ｐ，Ｎの本体部１７３，１７６は、略等しい幅（Ｙ方向の幅。たとえば６ｍｍ）を有していて、互いに平行であり、Ｚ方向に微小間隔を開けて互いに対向している。そして、それらの本体部１７３，１７６は、平面視において略同じ位置まで、−Ｘ方向に向けて引き出されている。
本体部１７６の基端部（＋Ｘ方向側端部）は、第１電源端子Ｐの本体部１７３を超えて＋Ｘ方向に延びている。この基端部には、第２基板アッセンブリ４０側に向けて−Ｙ方向へと延びた横行部１７７が結合されている。横行部１７７は、放熱ベース２の主面に平行な帯状の板状体からなる。この横行部１７７の先端縁（−Ｙ方向側端縁）には、放熱ベース２に向かって垂下し、第２上部導体層４４に接合された脚部１７８が形成されている。脚部１７８は、帯状の板状体をＬ字状に折り曲げて形成されており、Ｚ方向に延びた垂下部１７８ａと、垂下部１７８ａの下端（−Ｚ方向側端）から−Ｙ方向に延びた接合部１７８ｂとを有している。接合部１７８ｂが第２上部導体層４４に接合されている。垂下部１７８ａは、Ｘ方向およびＺ方向に沿う平面（ＸＺ平面）に平行な帯状の板状体からなり、接合部１７８ｂは放熱ベース２の主面に平行な帯状の板状体からなる。
この構成例では、互いに逆方向に電流が流れる第１および第２電源端子Ｐ，Ｎが微小間隔を開けて重なりあっているので、それらの電流によって互いのインダクタンスが相殺される。これにより、インダクタンスの低減を図ることができる。また、出力端子ＯＵＴが、ケース内において幅狭に形成されているので、第１および第２基板アッセンブリ２０，４０の相互間の接続経路長が短くなっており、これによっても、インダクタンスの低減が図られている。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１６．６ｎＨであった。
図１５の構成例は、図１４の構成例に類似している。この構成例では、第１および第２電源端子Ｐ，Ｎの幅（Ｙ方向の幅）が図１４の構成例の場合よりも広く（たとえば１２ｍｍ）されている。それに応じて、横行部１７４，１７７が短縮されている。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１４．８ｎＨであった。すなわち、図１４の構成例に比較して、インダクタンスが１ｎＨ程度低減された。
図１６の構成例は、図１５の構成例からの変形であり、第１および第２電源端子Ｐ，Ｎ間の間隔（Ｚ方向の間隔を）を広く（たとえば５ｍｍ）したものである。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは２０．８ｎＨであった。したがって、第１および第２電源端子Ｐ，Ｎ間の間隔が狭い方がインダクタンス低減に有利であることが分かった。
図１７の構成例は、図１５の構成例からの変形であり、第２電源端子Ｎの本体部１７６において先端部（−Ｘ方向側端部）１７６ａだけを持ち上げたものである。すなわち、第２電源端子Ｎの本体部１７６の基端部側の領域は、第１電源端子Ｐの本体部１７３との間に微小な間隔（たとえば１ｍｍ）を開けて配置されている。一方、第２電源端子Ｎの先端部１７６ａは、第１電源端子Ｐの本体部１７３との間に比較的大きな間隔（たとえば５ｍｍ）を開けて配置されている。この構造は、第１および第２電源端子Ｐ，Ｎに対する外部接続（たとえばバスバーの接続）が容易になるという利点がある。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１５．３ｎＨであった。よって、一部の領域であっても、第１および第２電源端子Ｐ，Ｎを微小間隔で重なり合わせることにより、インダクタンス低減効果が得られることが分かった。
図１８の構成例は、図１７の構成例からの変形であり、第２電源端子Ｎの基端部側（＋Ｘ方向側）を切り欠いて、出力端子ＯＵＴとの重なり部分を排除したものである。横行部１７７は、本体部１７６の基端部の−Ｙ方向寄りの部分から＋Ｘ方向へと延びて第２上部導体層４４の上方に至り、さらに−Ｙ方向に折れ曲がったＬ字形状を有している。また、この構成例では、脚部１７８の接合部１７８ｂの幅（Ｘ方向の幅）が広く形成されており、したがって、大きな面積（フットプリント）で第２上部導体層４４に接合されている。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１４．７ｎＨであった。この結果から、第２電源端子Ｎと出力端子ＯＵＴとの重なり部分を少なくすることにより、インダクタンスを低減できることが分かる。
図１９の構成例は、図１８の構成例からの変形である。この構成では、第２電源端子Ｎの本体部１７６には、第１電源端子Ｐの本体部１７３に対して微小間隔で対向している領域に、電流狭窄用の切り込み１７６ｂが形成されている。この切り込み１７６ｂは、第２基板アッセンブリ４０側の側縁から第１基板アッセンブリ２０に向かって＋Ｙ方向に沿って直線状に形成されている。また、第１電源端子Ｐの本体部１７３にも、切り込み１７６ｂと対向する位置に同形状の切り込み１７３ｂが形成されている。このような構成により、第１および第２電源端子Ｐ，Ｎに流れる電流の方向を平行（正確には反平行）に近づけることができるから、インダクタンス相殺効果を高めることができる。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１５．３ｎＨであった。
図２０の構成例は、図１８の構成例からの変形である。この構成では、横行部１７７は、本体部１７６の基端部の側縁から−Ｙ方向に延びている。そして、横行部１７７の＋Ｘ方向側縁部から脚部１７８が垂下している。すなわち、脚部１７８の垂下部１７８ａは、Ｙ方向およびＺ方向に沿う平面（ＹＺ平面）に平行に形成されている。この垂下部１７８ａの下縁に接合部１７８ｂが結合されている。接合部１７８は、この構成例では、Ｙ方向に長い矩形形状を有している。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１４．７ｎＨであった。
図２１の構成例は、図１７の構成例からの変形である。この構成例は、第２電源端子Ｎの横行部１７７を短縮して（より好ましく無くして）、第２上部導体層４４の第１基板アッセンブリ２０寄りの縁部（＋Ｙ方向側縁部）において、脚部１７８を第２上部導体層４４に接合したものである。これにより、第２電源端子Ｎを通る電流経路が短縮されるので、インダクタンスの低減に寄与できる。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１３．４ｎＨであった。
図２２の構成例は、図２１の構成例からの変形である。この構成例は、第２電源端子Ｎを−Ｙ方向に移動し、第１および第２電源端子Ｐ，Ｎの重なり領域をなくしたものである。第２電源端子Ｎの脚部１７８は、第２上部導体層４４の第１基板アッセンブリ２０とは反対側の縁部（−Ｙ方向側縁部）付近において、第２上部導体層４４に接合されている。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１８．７ｎＨであった。
図２３の構成例は、図２２の構成例からの変形である。この構成例は、第２電源端子Ｎに、前述の脚部１７８のほかに、第２の脚部１７９を設けたものである。第１の脚部１７８が本体部１７６の−Ｙ方向側縁部に設けられているのに対して、第２の脚部１７９は本体部１７６の＋Ｙ方向側縁部に設けられている。この第２の脚部１７９は、本体部１７６から垂下した垂下部１７９ａと、垂下部１７９ａの下端に結合された接合部１７９ｂとを含む。垂下部１７９ａは、Ｘ方向およびＺ方向を含む平面（ＸＺ平面）に平行な帯状板状体で構成されている。接合部１７９ｂは放熱ベース２の主面に平行な帯状の板状体で構成されている。この接合部１７９ｂが、第２上部導体層４４において第１基板アッセンブリ２０寄りの縁部付近の領域に接続されている。この構成では、出力端子ＯＵＴに近い第２の脚部１７９により多くの電流が流れるので、実質的に電流経路長を短縮できる。これにより、インダクタンスの低減が図られる。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１５．８ｎＨであった。
図２４の構成例は、図２３の構成例からの変形である。第１電源端子Ｐは、出力端子ＯＵＴよりも第１基板アッセンブリ２０側（＋Ｙ方向側）に位置しており、−Ｘ方向に引き出されている。第１電源端子Ｐは、帯状板体からなる本体部１８０と、この本体部１８０の基端側（＋Ｘ方向側）の両側縁から垂下して第１下部導体層２３に接合された第１および第２脚部１８１，１８２を有している。本体部１８０は、出力端子ＯＵＴと略同じ高さ位置で、放熱ベース２の主面に平行に配置されている。第１および第２脚部１８１，１８２は、それぞれ、本体部１８０の側縁から垂下した垂下部１８１ａ，１８２ａと、垂下部１８１ａ，１８２ａの下端縁で折り曲げられた接合部１８１ｂ，１８２ｂとを有している。垂下部１８１ａ，１８２ａは、いずれもＸ方向およびＺ方向に平行な平面（ＸＺ平面）に沿って形成された帯状板体からなり、互いに平行に形成されて、互いにＹ方向に対向している。接合部１８１ａ，１８２ｂは、放熱ベース２の主面に平行な帯状板体からなり、接合部１８１ａは垂下部１８１ａの下端縁から−Ｙ方向に延び、接合部１８１ｂは垂下部１８２ａの下端部から＋Ｙ方向に延びている。したがって、接合部１８１ａは、第１下部導体層２３の−Ｘ方向側縁部において第２基板アッセンブリ４０側の縁部付近に接合されており、接合部１８２ａは、第１下部導体層２３の＋Ｘ方向側縁部において第２基板アッセンブリ４０とは反対側の縁部付近に接合されている。第２電源端子Ｎは、図２３の構成例の場合と略同様の構成であるが、第１および第２の脚部１７８，１７９が短くされていて、本体部１７６が出力端子ＯＵＴと略同じ高さ位置に配置されている。また、本体部１７６の先端部には上方（＋Ｚ方向）へのオフセット部分がなく、全体に亘って、放熱ベース２の主面に平行な平板状に形成されている。出力端子ＯＵＴは、本体部１７０が基端側から先端側に渡って略均一幅の板状体に形成されており、図２３の構成例の場合よりも幅広となっている。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは２５．１ｎＨであった。
図２５の構成例は、図２４の構成例と類似しているが、第１および第２電源端子Ｐ，Ｎの接続部の構造が異なる。具体的には、第１電源端子Ｐは、本体部１８０の基端縁（Ｘ方向側端部）から垂下する一つの脚部１８５によって第１下部導体層２３に接合されている。脚部１８５は、本体部１８１と略同幅の垂下部１８５ａと、垂下部１８５ａと略同幅の接合部１８５ｂとを有している。垂下部１８５ａは、本体部１８１の基端縁から第１下部導体層２３に向かって−Ｚ方向に垂下しており、Ｙ方向およびＺ方向を含む平面（ＹＺ平面）に平行な帯状の板状体からなる。接合部１８５ｂは、垂下部１８５ａの下端縁（−Ｚ方向側端縁）から＋Ｘ方向に向けて直角に折り曲げられており、放熱ベース２の主面と平行な帯状板状体からなる。この接合部１８５ａが、第１下部導体層２３に接合されている。したがって、接合幅は、第１電源端子Ｐの幅と略等しい。第２電源端子Ｎも略同様の構造を有している。すなわち、第２電源端子Ｎは、本体部１７６の基端縁（Ｘ方向側端部）から垂下する一つの脚部１８６によって第２上部導体層４４に接合されている。脚部１８６は、本体部１７６と略同幅の垂下部１８６ａと、垂下部１８６ａと略同幅の接合部１８６ｂとを有している。垂下部１８６ａは、本体部１８１の基端縁から第２上部導体層４４に向かって−Ｚ方向に垂下しており、Ｙ方向およびＺ方向を含む平面（ＹＺ平面）に平行な帯状板状体からなる。接合部１８６ｂは、垂下部１８６ａの下端縁（−Ｚ方向側端縁）から＋Ｘ方向に向けて直角に折り曲げられており、放熱ベース２の主面と平行な帯状の板状体からなる。この接合部１８６ａが、第２上部導体層４４に接合されている。したがって、接合幅は、第２電源端子Ｎの幅と略等しい。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは２２．６ｎＨであった。
図２６の構成例は、図２１の構成例に近似している。ただし、出力端子ＯＵＴの本体部１５０の幅が広げられており、それに応じて、第２電源端子Ｎの横行部１７７の長さが図２１の構成例よりも若干長くなっている。また、第２電源端子Ｎの本体部１７６と第１電源端子Ｐとが微小間隔（たとえば１ｍｍ）で重なり合っている部分の長さが図２１の構成よりも短い。より具体的には、図２１の構成例では、第１電源端子Ｐの本体部１７３の５０％以上の領域に対して、第２電源端子Ｎの本体部１７６が微小間隔で重なっている。これに対して、図２６の構成例では、第１電源端子Ｐの本体部１７３の５０％未満（たとえば３０％程度）の領域に対して、第２電源端子Ｎの本体部１７６が微小間隔で重なっている。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１４．４ｎＨであった。
図２７の構成例は、図２６の構成からの変形である。この構成例では、第１および第２電源端子Ｐ，Ｎの高さが低減（たとえば図２７の構成例に比較して２ｍｍ低減）されている。そのために、出力端子ＯＵＴの本体部１５０は、基端部側（−Ｘ方向側）に高さの低い低部１５０ａを有し、この低部１５０ａよりも＋Ｘ方向側に高部１５０ｂを有していて、低部１５０ａと高部１５０ｂとの間に段部１５０ｃが形成されている。第１電源端子Ｐの本体部１７３は、低部１５０ａと略同じ高さに形成されており、それに応じて、脚部１７５の長さ（垂下部１７５ａの長さ）が、図２６の構成例よりも短くなっている。第２電源端子Ｎの本体部１７６は、基端側（−Ｘ方向側）に、高部１５０ｂと略同じ高さに形成された領域を有しており、この領域は、微小間隔（たとえば１ｍｍ）を開けて第１電源端子Ｐに重なりあっている。すなわち、前記段差１５０ｃは、第２電源端子Ｎの本体部１７６の厚さと前記微小間隔との和に略等しい。この構成によれば、第２電源端子Ｎの引き出し位置をケース１２３（図８参照）の頂面から充分に低い位置に配置でき、第２電源端子Ｎの引き出し位置近傍におけるケース１２３の強度（樹脂剛性）を確保するのに有利である。むろん、パワーモジュールの低背化を併せて図ることができる。さらにまた、各端子Ｐ，Ｎ，ＯＵＴの脚部１５１，１５２，１７５，１７８の長さが短くなるので、電流経路長を短縮でき、それに応じてインダクタンスを低減することができる。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１２．０ｎＨであった。
図２８の構成例は、図２６の構成例からの変形である。この構成例では、出力端子ＯＵＴの本体部１５０が、第１および第２電源端子Ｐ，Ｎの本体部１７３，１７６よりも高い位置に配置されている。これにより、第１電源端子Ｐの脚部１７５および第２電源端子Ｎの脚部１７８の短縮が図られている。出力端子ＯＵＴの本体部１５０は、その基端部（−Ｘ方向側）が、第２電源端子Ｎの本体部１７６（微小隙間で第１電源端子Ｐに対向する低部領域）の上方に位置し、この本体部１７６に重なっている。第２電源端子Ｎは、出力端子ＯＵＴを回避する必要がないので、その横行部１７７の長さを最短距離（好ましくは零）にすることができる。このようにして、第１および第２電源端子Ｐ，Ｎの電流経路長が短縮されるので、インダクタンスを低減できる。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１２．８ｎＨであった。
図２９の構成例は、図２５の構成からの変形である。この構成例では、第１電源端子Ｐは、本体部１８０の基端縁（Ｘ方向側端部）から垂下するブロック状の脚部１９１によって第１下部導体層２３に接合されている。脚部１９１は、本体部１８０と略同幅の直方体形状を有しており、この脚部１９１の底面が第１下部導体層２３に接合されている。したがって、接合幅は、本体部１８０の幅と略等しい。第２電源端子Ｎも略同様の構造を有している。すなわち、第２電源端子Ｎは、本体部１７６の基端縁（Ｘ方向側端部）から垂下するブロック状の脚部１９２によって第２上部導体層４４に接合されている。脚部１９２は、本体部１７６と略同幅の直方体形状を有しており、この脚部１９２の底面が第２上部導体層４４に接合されている。したがって、接合幅は、本体部１７６の幅と略等しい。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは１７．５ｎＨであった。
図３０の構成例は、前記第２の実施形態に類似している。この構成例では、第１および第２電源端子Ｐ，Ｎの脚部の長さが第２実施形態の場合よりも長く（たとえば２ｍｍ長く）されている。これにより、第１および第２基板アッセンブリ２０，４０上に配置されるゲル材料の表面に対して充分なクリアランスを確保しようとしたものである。この構成について上アーム回路８１（第１基板アッセンブリ２０）に関し、周波数１ＭHzの信号に対して算出されたインダクタンスは２４．５ｎＨであった。
前述の実施形態では、ＳｉＣ半導体デバイスで構成したＭＯＳ型電界効果トランジスタをスイッチング素子の例として説明したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の他の形態のスイッチング素子が適用されてもよい。また、前述の実施形態では、スイッチング素子およびダイオード素子がワイヤを用いて接続された例を説明したが、矩形断面の帯状接続部材であるリボンを代わりに用いてもよい。また、複数本のワイヤを用いる代わりに、リードフレームを用いてもよい。さらに、前述の実施形態では、スイッチング素子およびダイオード素子を備えた構成について説明したが、ダイオード素子が備えられていない半導体装置に対しても、この発明を適用できる。また、半導体装置は、必ずしもパワーモジュールを構成している必要はない。
［第３の実施形態］
図３１Ａは、本発明の第３の実施形態に係るパワーモジュールの内部構造を示す模式的な平面図である。図３１Ｂは、図３１Ａに示すパワーモジュールの内部構造の模式的な側面図である。
パワーモジュール５０１は、放熱ベース５０とケース５７０とを備えている。ケース５７０は、絶縁樹脂材料で構成されている。
また、パワーモジュール５０１は、たとえば、ＩＧＢＴを有する半導体チップであるＩＧＢＴチップ５０２を備えている。ＩＧＢＴチップ５０２は、平面視矩形状に形成されている。
また、パワーモジュール５０１は、薄板状の第１電極バー５０３および第２電極バー５０４を備えている。第１電極バー５０３および第２電極バー５０４は、放熱ベース５６０上に設けられた絶縁基板５６１上に配置されている。第１電極バー５０３および第２電極バー５０４は、互いに分離して並べて設けられている。これらの電極バー５０３，５０４は、たとえば、Ｃｕ（銅）からなる。
ＩＧＢＴチップ５０２のコレクタ側の面は、半田などの導電性接合剤５０５を介して、第１電極バー５０３に接合されている。ＩＧＢＴチップ５０２のエミッタ側の面には、エミッタ電極５０６が形成されている。
エミッタ電極５０６上には、たとえば、第２電極バー５０４側に片寄った位置に、導電性を有する弾性部材５０７が設けられている。弾性部材５０７は、たとえば、Ａｌ（アルミニウム）またはＡｕ（金）のリボンワイヤからなる。弾性部材５０７は、その両端がエミッタ電極５０６に固定され、中央部がエミッタ電極５０６から浮き上がった形状に形成されることにより、中央部が弾性変形可能となっている。このような形状の弾性部材５０７は、ワイヤボンダを用いて、リボンワイヤの一端をエミッタ電極５０６に超音波接合し、キャピラリ（capillary）を移動させた後、リボンワイヤの他端をエミッタ電極５０６上の別の位置に超音波接合することにより形成される。
また、第２電極バー５０４上には、第１電極バー５０３側に片寄った位置に、弾性部材５０７と同じ構成を有する弾性部材５０８が設けられている。
なお、図３１Ａに示すように、パワーモジュール５０１では、弾性部材５０７，５０８が２つずつ設けられているが、弾性部材５０７，５０８の個数は、とくに限定されず、１つであってもよいし、３つ以上であってもよい。
ＩＧＢＴチップ５０２と第２電極バー５０４との間には、配線用のフレーム５０９が掛け渡されている。フレーム５０９は、たとえば、Ｃｕからなり、第１電極バー５０３と第２電極バー５０４との並び方向に延びる薄板状に形成されている。フレーム５０９の長手方向の一端部（以下、単に「フレーム５０９の一端部」という。）は、エミッタ電極５０６とほぼ平行をなし、エミッタ電極５０６上の弾性部材５０７に上方から圧接している。一方、フレーム５０９の長手方向の一端部と反対側の他端部（以下、単に「フレーム５０９の他端部」という。）は、第２電極バー５０４とほぼ平行をなし、第２電極バー５０４上の弾性部材５０８に上方から圧接している。そして、フレーム５０９は、その一端部および他端部間で屈曲し、たとえば、図３１Ｂに示すように、側面視で略クランク状をなしている。エミッタ電極５０６と第２電極バー５０４とは、弾性部材５０７，５０８およびフレーム５０９を介して、電気的に接続されている。
ＩＧＢＴチップ５０２、第１電極バー５０３、第２電極バー５０４、弾性部材５０７，５０８およびフレーム５０９を含む構造物は、ケース５７０内に収容されている。ケース５７０には、フレーム５０９の一端部および他端部と対向する位置にねじ孔５７１,５７２が形成されている。また、フレーム５０９の上面の一端部および他端部には、平面視において、ねじ孔５７１,５７２の中心部と対向する位置に凹所５０９ａ，５０９ｂが形成されている。ケース５８０の各ねじ孔５７１,５７２には、それぞれ、ケース５７０の上方から押圧用ねじ５１０，５１１がねじ嵌められている。そして、押圧用ねじ５１０，５１１の先端部は、それぞれ凹所５０９ａ，５０９ｂに嵌まっている。これにより、フレーム５０９は、ケース５７０に固定される。押圧用ねじ５１０，５１１の先端は、それぞれフレーム５０９の一端部および他端部を押圧している。これにより、フレーム５０９の一端部および他端部は、それぞれ押圧用ねじ５１０，５１１から受ける押圧力により、それぞれ弾性部材５０７，５０８を押圧し、それぞれ弾性部材５０７，５０８に確実に接続されている。
以上のように、このパワーモジュール５０１では、ＩＧＢＴチップ５０２のコレクタ側の面が第１電極バー５０３に接合されている。ＩＧＢＴチップ５０２のエミッタ側の面には、エミッタ電極５０６が形成されている。エミッタ電極５０６は、配線用のフレーム５０９を介して、第２電極バー５０４と電気的に接続されている。フレーム５０９は、薄板状をなし、その断面積は、ボンディングワイヤ（たとえば、金細線）の断面積よりも大きい。そのため、フレーム５０９の採用により、ボンディングワイヤが採用された構造よりも、自己インダクタンスを低減することができる。その結果、ＩＧＢＴのスイッチング時（ターンオフ時）に発生するサージ電圧を小さくすることができる。
そして、ＩＧＢＴチップ５０２のエミッタ電極５０６とフレーム５０９との間には、中央部が弾性変形可能な弾性部材５０７が介在されている。フレーム５０９と弾性部材５０７との接続は、半田付けではなく、フレーム５０９によって弾性部材５０７がＩＧＢＴチップ５０２側に押圧されることによって達成されている。したがって、ＩＧＢＴチップ５０２とフレーム５０９との間に熱膨張／収縮差が生じても、その熱膨張／収縮差を弾性部材５０７の変形またはフレーム５０９と弾性部材５０７との相対的なずれにより吸収することができる。そのため、フレーム５０９が弾性部材５０７（ＩＧＢＴチップ５０２）から剥離することを防止できる。また、熱膨張／収縮差に起因する応力がＩＧＢＴチップ５０２に伝播することを防止でき、その応力の伝播によるＩＧＢＴチップ５０２のクラックの発生を防止できる。
よって、このパワーモジュール５０１の構造によれば、自己インダクタンスを低減させることができるとともに、熱サイクルに対する信頼性を向上させることができる。
また、第２電極バー５０４とフレーム５０９における第２電極バー５０４に対向する部分との間には、中央部が弾性変形可能な弾性部材５０８が介在されている。フレーム５０９と弾性部材５０８との接続は、半田付けではなく、フレーム５０９によって弾性部材５０８が第２電極バー５０４側に押圧されることによって達成されている。したがって、フレーム５０９と第２電極バー５０４との間に熱膨張／収縮差が生じても、その熱膨張／収縮差を弾性部材５０８の変形またはフレーム５０９と弾性部材５０８との相対的なずれにより吸収することができる。よって、フレーム５０９が弾性部材５０８（第２電極バー５０４）から剥離することを防止できる。
前記実施形態では、フレーム５０９の上面に凹所５０９ａ，５０９ｂが形成され、この凹所５０９ａ，５０９ｂに押圧用ねじ５１０，５１１の先端部が嵌まることにより、フレーム５０９がケース５８０に固定されているが、フレーム５０９の上面に凹所５０９ａ，５０９ｂを形成せずに、フレーム５０９をケース５８０に固定させるようにしてもよい。たとえば、押圧用ねじ５１０，５１１の先端部を尖らせて、フレーム５０９の上面に押圧用ねじ５１０，５１１の先端を食い込ませるようにしてもよい。また、接着剤によって、押圧用ねじ５１０，５１１の先端部をフレーム５０９に固定させてもよい。さらに。フレーム５０９の上面に、押圧用ねじ５１０，５１１の先端部の周囲を取り囲むような囲い（たとえば筒状突起）を形成するようにしてもよい。
［第４の実施形態］
図３２Ａは、本発明の第４の実施形態に係るパワーモジュールの内部構造を示す模式的な平面図である。図３２Ｂは、図３２Ａに示すパワーモジュールの内部構造の模式的な側面図である。
図３２Ａ，３２Ｂに示すパワーモジュール５２１は、放熱ベース５８０とケース５９０とを備えている。ケース５９０は、絶縁樹脂材料で構成されている。
また、パワーモジュール５２１は、たとえば、ＩＧＢＴを有する半導体チップであるＩＧＢＴチップ５２２を備えている。ＩＧＢＴチップ５２２は、平面視矩形状に形成されている。
また、パワーモジュール５２１は、薄板状の第１電極バー５２３および第２電極バー５２４を備えている。第１電極バー５２３および第２電極バー５２４は、放熱ベース５８０上に設けられた絶縁基板５８１上に配置されている。第１電極バー５２３および第２電極バー５２４は、互いに分離して並べて設けられている。これらの電極バー５２３，５２４は、たとえば、Ｃｕ（銅）からなる。
ＩＧＢＴチップ５２２のコレクタ側の面は、半田などの導電性接合剤５２５を介して、第１電極バー５２３に接合されている。ＩＧＢＴチップ５２２のエミッタ側の面には、エミッタ電極５２６が形成されている。
エミッタ電極５２６上には、第２電極バー５２４側に片寄った位置に、導電性を有する弾性部材５２７が設けられている。弾性部材５２７は、図３１Ａ，３１Ｂに示す弾性部材５０７と同様の構成を有している。
なお、図３２Ａに示すように、パワーモジュール５２１では、弾性部材５２７が２つ設けられているが、弾性部材５２７の個数は、とくに限定されず、１つであってもよいし、３つ以上であってもよい。
そして、第２電極バー５２４には、フレーム５２８が一体的に形成されている。フレーム５２８は、第１電極バー５２３側の端縁からＩＧＢＴチップ５２２のエミッタ電極５２６上に向けて延びている。フレーム５２８は、途中部で屈曲し、その先端部は、エミッタ電極５２６とほぼ平行をなし、エミッタ電極５２６上の弾性部材５２７に上方から圧接している。エミッタ電極５２６と第２電極バー５２４とは、弾性部材５２７およびフレーム５２８を介して、電気的に接続されている。
ＩＧＢＴチップ５２２、第１電極バー５２３、第２電極バー５２４、弾性部材５２７およびフレーム５２８を含む構造物は、ケース５９０内に収容されている。ケース５９０には、フレーム５２８の先端部と対向する位置にねじ孔５９１が形成されている。また、フレーム５２８の先端部の上面には、平面視において、ねじ孔５９１の中心部と対向する位置に凹所５２８ａが形成されている。ケース５９０のねじ孔５９１には、ケース５９０の上方から押圧用ねじ５２９がねじ嵌められている。そして、押圧用ねじ５２９の先端部は凹所５２８ａに嵌まっている。押圧用ねじ５２９の先端は、フレーム５２８の先端部を押圧している。これにより、フレーム５２８の先端部は、押圧用ねじ５２９から受ける押圧力により、弾性部材５２７を押圧し、弾性部材５２７に確実に接続されている。
このパワーモジュール５２１においても、図３１Ａ，３１Ｂに示すパワーモジュール５０１と同様の作用効果を奏することができる。
図３３は、弾性部材の他の構成を示す模式的な側面図である。
図３１Ｂに示す弾性部材５０７，５０８および図３２Ｂに示す弾性部材５２７に代えて、図３３に示す弾性部材５３１が用いられてもよい。弾性部材５３１は、たとえば、ＡｌまたはＡｕなどの金属からなる薄板をＶ字状に折り曲げることにより形成される。そして、パワーモジュール５０１，５２１に弾性部材５３１が用いられる場合、弾性部材５３１の一方の片がエミッタ電極５０６，５２６に接合され、他方の片がフレーム５０９，５２８により押圧される。
第３の実施形態または第４の実施形態では、半導体チップとして、ＩＧＢＴを有するＩＧＢＴチップ５０２，５２２を取り上げたが、半導体チップは、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはダイオードなどの素子を有するものであってもよい。
［第５の実施形態］
図３４〜図３６Ｂは、この発明の第５の実施形態を示している。図３４は、ケース内に収容されたパワーモジュール回路の構成を示す図解的な斜視図である。図３５は、第１および第２基板アッセンブリを示す図解的な平面図である。図３６Ａは、第１基板アッセンブリの図解的な断面図である。図３６Ｂは、第２基板アッセンブリの図解的な断面図である。図３４において、図２と同じ部分には、図２と同じ参照符号を付してある。また、図３５において、図３と同じ部分には、図３と同じ参照符号を付してある。また、図３６Ａまたは図３６ｂにおいて、図５Ａまたは図５Ｂと同じ部分には、図５Ａまたは図５Ｂと同じ参照符号を付してある。
第５の実施形態に係るパワーモジュールは、図１〜図７Ｂに示される第１の実施形態に係るパワーモジュールとほぼ同様の構成を有している。第５の実施形態に係るパワーモジュールでは、第１スイッチング素子Ｔｒ１および第１ダイオードＤｉ１と第1上部導体層２４との電気的な接続構造と、第２スイッチング素子Ｔｒ２および第２ダイオードＤｉ２と第２上部導体層４４との電気的な接続構造とが、第1の実施形態と異なっている。
第５の実施形態では、第１基板アッセンブリ２０において、図２の第１基板アッセンブリ２０に用いられているワイヤ２５，２６に代って、板状のフレーム２１０が用いられている。そして、各第１スイッチング素子Ｔｒ１のソースおよび各第１ダイオードＤｉ１のアノードは、図３１Ａおよび図３１Ｂを用いて説明した前記第３の実施形態と同様に、弾性部材２２１，２２２（図３６Ａ参照）および板状のフレーム２１０を介して、第１上部基板２２上の第１上部導体層２４に接続されている。
図３６Ａに示すように、各第１スイッチング素子Ｔｒ１の上面（＋Ｚ方向表面）および各第１ダイオードＤｉ１の上面（＋Ｚ方向表面）には、それぞれ、導電性を有する弾性部材２２１，２２２が設けられている。これらの弾性部材２２１，２２２は、前述した第３実施形態における弾性部材５０７と同様である。弾性部材２２１，２２２は、たとえば、Ａｌ（アルミニウム）またはＡｕ（金）のリボンワイヤからなる。
弾性部材２２１は、その両端が第１スイッチング素子Ｔｒ１の上面に固定され、中央部が第１スイッチング素子Ｔｒ１の上面から浮き上がった形状に形成されることにより、中央部が弾性変形可能となっている。同様に、弾性部材２２２は、その両端が第１ダイオードＤｉ１の上面に固定され、中央部が第１ダイオードＤｉ１の上面から浮き上がった形状に形成されることにより、中央部が弾性変形可能となっている。このような弾性部材２２１，２２２は、対応する素子に対して１個だけ設けられていてもよいし、２個以上設けられていてもよい。
図３４、図３５および図３６Ａに示すように、フレーム２１０は、導電性の板状体（たとえばＣｕ）からなる。フレーム２１０は、主要部が第１上部導体層２４に接合された接合部２１１と、各第１スイッチング素子Ｔｒ１および各第１ダイオードＤｉ１の上面に設けられた弾性部材２２１，２２２に圧接した圧接部２１３と、接合部２１１と圧接部２１３とを連結する連結部２１２とを有している。
接合部２１１の主要部は、第１上部導体層２４のＸ方向の幅の中央部付近から＋Ｘ方向側縁部までの領域に、超音波接合されている。接合部２１１は、平面視においてＹ方向に延びた矩形に形成されている。接合部２１１は、第１上部導体層２４に平行な板状体からなり、その主要部が第１上部導体層２４に接合されている。連結部２１２は、接合部２１１の＋Ｘ方向側縁部から＋Ｘ方向と−Ｚ方向との中間の方向に延びている。連結部２１２は、帯状の板状体からなる。
圧接部２１３は、連結部２１２の＋Ｘ方向側縁部から＋Ｘ方向に延びている。圧接部２１３は、平面視において、＋Ｘ側に向かって開口した切欠き２１４を有するＵ字形状に形成されている。圧接部２１３は、連結部２１２の＋Ｘ方向側縁部に結合された基部２１３ａと、基部２１３ａの両端部から＋Ｘ方向に延びた一対の腕部２１３ｂ，２１３ｃとを有している。基部２１３ａは、平面視において、Ｙ方向に延びた矩形に形成されている。基部２１３ａは、２つの第１ダイオードＤｉ１それぞれの上面の一部およびそれらのダイオードＤｉ１間の２つの第１スイッチング素子Ｔｒ１それぞれの上面の一部に、Ｚ方向に対向している。腕部２１３ｂ，２１３ｃは、２つの第１ダイオードＤｉ１それぞれの上面の一部およびそれらのダイオードＤｉ１の＋Ｘ側にある２つの第１スイッチング素子Ｔｒ１それぞれの上面の一部に、Ｚ方向に対向している。
圧接部２１３は、各第１スイッチング素子Ｔｒ１の上面および各第１ダイオードＤｉ１の上面に形成された弾性部材２２１，２２２に、上方から圧接している。具体的には、２つの第１ダイオードＤｉ１の＋Ｘ側にある２つの第１スイッチング素子Ｔｒ１上の弾性部材２２１には、圧接部２１３の腕部２１３ｂ，２１３ｃが圧接している。２つの第１ダイオードＤｉ１の間にある２つの第１スイッチング素子Ｔｒ１上の弾性部材２２１には、圧接部２１３の基部２１３ａが圧接している。２つの第１ダイオードＤｉ１上の弾性部材２２２には、圧接部２１３の基部２１３ａおよび腕部２１３ｂ，２１３ｃの一方または両方が圧接している。これにより、各第１スイッチング素子Ｔｒ１のソースおよび各第１ダイオードＤｉ１のアノードは、弾性部材２２１，２２２およびフレーム２１０を介して、第１上部導体層２４に電気的に接続されている。
図３６Ａに示すように、ケース３の天板５には、フレーム２１０の圧接部２１３と対向する位置に、複数のねじ孔５ｅが形成されている。天板５における圧接部２１３と対向する領域内には、各第１スイッチング素子Ｔｒ１および各第１ダイオードＤｉ１に対向する位置のそれぞれに、ねじ孔５ｅが形成されていることが好ましい。また、圧接部２１３の上面には、平面視において、ねじ孔５ｅの中心部と対向する位置に凹所２１５が形成されている。天板５の各ねじ孔５ｅには、それぞれ、天板５の上方から押圧用ねじ２２３がねじ嵌められている。そして、押圧用ねじ２２３の先端部は、それぞれ対応する凹所２１５に嵌まっている。各押圧用ねじ２２３の先端は、フレーム２１０の圧接部２１３を押圧している。これにより、フレーム２１０の圧接部２１３は、押圧用ねじ２２３から受ける押圧力により、弾性部材２２１，２２２を押圧し、それぞれ弾性部材２２１，２２２に確実に接続されている。
図３４および図３５に示すように、平面視において、圧接部２１３の切欠き２１４から、各第１スイッチング素子Ｔｒ１の一部および各第１ダイオードＤｉ１の一部が露出している。各第１スイッチング素子Ｔｒ１の前記露出部分において、各第１スイッチング素子Ｔｒ１のソースが、ワイヤ３１をそれぞれ介して、ソースセンス端子ＳＳ１のための制御用導体層２７に接続されている。また、各第１スイッチング素子Ｔｒ１の前記露出部分において、各第１スイッチング素子Ｔｒ１のゲートが、ワイヤ３２をそれぞれ介して、ゲート端子Ｇ１のための制御用導体層２８に接続されている。
第５の実施形態では、第２基板アッセンブリ４０において、図２の第２基板アッセンブリ４０に用いられているワイヤ４５，４６に代って、板状のフレーム４１０が用いられている。そして、各第２スイッチング素子Ｔｒ２のソースおよび各第２ダイオードＤｉ２のアノードは、弾性部材４２１，４２２（図３６Ｂ参照）および板状のフレーム４１０を介して、第２上部基板４２上の第２上部導体層４４に接続されている。
図３６Ｂに示すように、各第２スイッチング素子Ｔｒ２の上面（＋Ｚ方向表面）および各第２ダイオードＤｉ２の上面（＋Ｚ方向表面）には、それぞれ、導電性を有する弾性部材４２１，４２２が設けられている。これらの弾性部材４２１，４２２の構成は、前述した弾性部材２２１，２２２の構成と同じである。このような弾性部材２２１，２２２は、対応する素子に対して１個だけ設けられていてもよいし、２個以上設けられていてもよい。
図３４、図３５および図３６Ｂに示すように、フレーム４１０は、導電性の板状体（たとえばＣｕ）からなる。フレーム４１０は、主要部が第２上部導体層４４に接合された接合部４１１と、各第２スイッチング素子Ｔｒ２および各第２ダイオードＤｉ２の上面に設けられた弾性部材４２１，４２２に圧接した圧接部４１３と、接合部４１１と圧接部４１３とを連結する連結部４１２とを有している。
接合部４１１の主要部は、第２上部導体層４４のＸ方向の幅の中央部付近から＋Ｘ方向側縁部までの領域に、超音波接合されている。接合部４１１は、平面視においてＹ方向に延びた矩形に形成されている。接合部４１１は、第２上部導体層４４に平行な板状体からなり、その主要部が第２上部導体層４４に接合されている。連結部４１２は、接合部４１１の＋Ｘ方向側縁部から＋Ｘ方向と−Ｚ方向との中間の方向に延びている。連結部４１２は、帯状の板状体からなる。
圧接部４１３は、連結部４１２の＋Ｘ方向側縁部から＋Ｘ方向に延びている。圧接部４１３は、平面視において、＋Ｘ側に向かって開口した切欠き４１４を有するＵ字形状に形成されている。圧接部４１３は、連結部４１２の＋Ｘ方向側縁部に結合された基部４１３ａと、基部４１３ａの両端部から＋Ｘ方向に延びた一対の腕部４１３ｂ，４１３ｃとを有している。基部４１３ａは、平面視において、Ｙ方向に延びた矩形に形成されている。基部４１３ａは、２つの第２ダイオードＤｉ２それぞれの上面の一部およびそれらのダイオードＤｉ２間の２つの第２スイッチング素子Ｔｒ２それぞれの上面の一部に、Ｚ方向に対向している。腕部４１３ｂ，４１３ｃは、２つの第２ダイオードＤｉ２それぞれの上面の一部およびそれらのダイオードＤｉ２の＋Ｘ側にある２つの第２スイッチング素子Ｔｒ２それぞれの上面の一部に、Ｚ方向に対向している。
圧接部４１３は、各第２スイッチング素子Ｔｒ２の上面および各第２ダイオードＤｉ２の上面に形成された弾性部材４２１，４２２に、上方から圧接している。具体的には、２つの第２ダイオードＤｉ２の＋Ｘ側にある２つの第２スイッチング素子Ｔｒ２上の弾性部材４２１には、圧接部４１３の腕部４１３ｂ，４１３ｃが圧接している。２つの第２ダイオードＤｉ２の間にある２つの第２スイッチング素子Ｔｒ２上の弾性部材４２１には、圧接部４１３の基部４１３ａが圧接している。２つの第２ダイオードＤｉ２上の弾性部材４２２には、圧接部４１３の基部４１３ａおよび腕部４１３ｂ，４１３ｃの一方または両方が圧接している。これにより、各第２スイッチング素子Ｔｒ２のソースおよび各第２ダイオードＤｉ２のアノードは、弾性部材４２１，４２２およびフレーム４１０を介して、第２上部導体層４４に電気的に接続されている。
図３６Ｂに示すように、ケース３の天板５には、フレーム４１０の圧接部４１３と対向する位置に、複数のねじ孔５ｆが形成されている。天板５における圧接部４１３と対向する領域内には、各第２スイッチング素子Ｔｒ２および各第２ダイオードＤｉ２に対向する位置のそれぞれに、ねじ孔５ｆが形成されていることが好ましい。また、圧接部４１３の上面には、平面視において、ねじ孔５ｆの中心部と対向する位置に凹所４１５が形成されている。天板５の各ねじ孔５ｆには、それぞれ、天板５の上方から押圧用ねじ４２３がねじ嵌められている。そして、押圧用ねじ４２３の先端部は、それぞれ対応する凹所４１４に嵌まっている。各押圧用ねじ４２３の先端は、フレーム４１０の圧接部４１３を押圧している。これにより、フレーム４１０の圧接部４１３は、押圧用ねじ４２３から受ける押圧力により、弾性部材４２１，４２２を押圧し、それぞれ弾性部材４２１，４２２に確実に接続されている。
図３４および図３５に示すように、平面視において、圧接部４１３の切欠き４１４から、各第２スイッチング素子Ｔｒ２の一部および各第２ダイオードＤｉ２の一部が露出している。各第２スイッチング素子Ｔｒ２の前記露出部分において、各第２スイッチング素子Ｔｒ２のソースが、ワイヤ５１をそれぞれ介して、ソースセンス端子ＳＳ２のための制御用導体層４７に接続されている。また、各第２スイッチング素子Ｔｒ２の前記露出部分において、各第２スイッチング素子Ｔｒ２のゲートが、ワイヤ５２をそれぞれ介して、ゲート端子Ｇ２のための制御用導体層４８に接続されている。
この第５の実施形態においても、前述した第１の実施形態と同様な効果が得られる。さらに、この第５の実施形態では、第１基板アッセンブリ２０において、第１スイッチング素子Ｔｒ１および第１ダイオードＤｉ１は、配線用フレーム２１０を介して、第１上部導電層２４に電気的に接続されている。フレーム２１０の断面積は、ボンディングワイヤの断面積よりも大きい。そのため、この第５の実施形態では、第１スイッチング素子Ｔｒ１および第１ダイオードＤｉ１をワイヤによって第１上部導電層２４に電気的に接続する構造に比べて、インダクタンスを低減させることができる。このため、スイッチング素子Ｔｒ１のターンオフ時に発生するサージ電圧を小さくすることができる。
また、第１スイッチング素子Ｔｒ１および第１ダイオードＤｉ１とフレーム２１０との間には、弾性部材２２１，２２２が介在されている。そして、フレーム２１０とこれらの素子Ｔｒ１，Ｄｉ１との接続は、半田付けではなく、フレーム２１０によって弾性部材２２１，２２２が素子Ｔｒ１，Ｄｉ１側に押圧されることによって達成されている。
したがって、各素子Ｔｒ１，Ｄｉ１とフレーム２１０との間に熱膨張／収縮差が生じても、その熱膨張／収縮差を弾性部材２２１，２２２の変形またはフレーム２１０と弾性部材２２１，２２２との相対的なずれにより吸収することができる。そのため、フレーム２１０が弾性部材２２１，２２２（素子Ｔｒ１，Ｄｉ１）から剥離するのを防止できる。また、各素子Ｔｒ１，Ｄｉ１とフレーム２１０との間の熱膨張／収縮差に起因する応力が、各素子Ｔｒ１，Ｄｉ１に伝播するのを防止できる。このため、熱膨張／収縮差に起因する応力の伝播によって各素子Ｔｒ１，Ｄｉ１にクラックが発生するのを防止できる。
第２基板アッセンブリ４０に関しても、前述したような第１基板アッセンブリ２０の効果と同様な効果が得られる。
第５の実施形態では、第１基板アッセンブリ２０上の各素子Ｔｒ１，Ｄｉ１は、１つのフレーム２１０によって第１上部導体層２４に接続されているが、第１基板アッセンブリ２０上の各素子Ｔｒ１，Ｄｉ１を複数の板状のフレームによって第１上部導体層２４に接続するようにしてもよい。たとえば、前述したフレーム２１０の代わりに、平面視においてＹ方向の幅が短い矩形状の４つのフレームを用いることができる。この場合、４つのフレームはＹ方向に間隔をおいて配置される。最も−Ｙ方向側にある一方の第１ダイオードＤｉ１およびその＋Ｘ側にある第１トランジスタＴｒ１は、最も−Ｙ方向側に配置されるフレームによって第１上部導体層２４に接続される。最も＋Ｙ方向側にある他方の第１ダイオードＤｉ１およびその＋Ｘ側にある第１トランジスタＴｒ１は、最も＋Ｙ方向側に配置されるフレームによって第１上部導体層２４に接続される。そして、２つの第１ダイオードＤｉ１の間にある２つの第１トランジスタＴｒ１は、それぞれ、残りの２つのフレームによって、第１上部導体層２４に接続される。
同様に、第２基板アッセンブリ４０上の各素子Ｔｒ２，Ｄｉ２を、複数の板状のフレームによって第２上部導体層４４に接続するようにしてもよい。
［第６の実施形態］
図３７は、この発明の第６の実施形態を示している。図３７は、ケース内に収容されたパワーモジュール回路の構成を示す図解的な斜視図である。第６の実施形態に係るパワーモジュールは、図３４に示される第５の実施形態に係るパワーモジュールとほぼ同様の構成を有している。図３７において、図３４と同じ部分には、図３４と同じ参照符号を付してある。
第１基板アッセンブリ２０において、各第１スイッチング素子Ｔｒ１のソースおよび各第１ダイオードＤｒ１のアノードは、図３４に示される第５の実施形態と同様に、弾性部材２２１，２２２（図３７では図示略）およびフレーム２１０を介して、第１上部導電体層２４に電気的に接続されている。このフレーム２１０は、第５の実施形態で説明したように、接合部２１１と圧接部２１３とそれらを連結する連結部２１２とからなる。また、このフレーム２１０は、接続部材３８に一体的に形成されている。つまり、接続部材３８の接合部５８ａの＋Ｘ方向側縁部に、フレーム２１０の接合部２１１の−Ｘ方向側縁部における−Ｙ方向側縁部寄りの部分が結合されている。
第２基板アッセンブリ４０において、各第２スイッチング素子Ｔｒ２のソースおよび各第２ダイオードＤｒ２のアノードは、図３４に示される第５の実施形態と同様に、弾性部材４２１，４２２（図３７では図示略）およびフレーム４１０を介して、第２上部導電体層４４に電気的に接続されている。このフレーム４１０は、第５の実施形態で説明したように、接合部４１１と圧接部４１３とそれらを連結する連結部４１２とからなる。また、このフレーム４１０は、第２電源端子Ｎに一体的に形成されている。
つまり、第２電源端子Ｎの立上部５６ｂの−Ｚ方向側縁部に、フレーム４１０の接合部２１１の−Ｘ方向側縁部における＋Ｙ方向側縁部寄りの部分が結合されている。ただし、図３４に示される第５の実施形態のフレーム４１０に比べて、この実施形態のフレーム４１０は、その＋Ｙ方向側縁部が、第２電源端子Ｎの立上部５６ｂの−Ｚ方向側縁部における＋Ｙ方向側縁部と整合するように、＋Ｙ方向に延長されている。また、この実施形態における第２電源端子Ｎには、第５の実施形態における第２電源端子Ｎとは異なり、立上部５６ｂの−Ｚ方向側縁部から−Ｘ方向に延びた接合部５５は存在しない。
第６の実施形態では、第５の実施形態と同様な効果が得られる。さらに、第６の実施形態では、接続部材３８とフレーム２１０とが一体的に形成されているとともに、第２電源端子Ｎとフレーム４１０とが一体的に形成されているので、部品数を低減することができると共に、パワーモジュールの製造が簡単となる。
［第７の実施形態］
図３８は、この発明の第７の実施形態を示している。図３８は、ケース内に収容されたパワーモジュール回路の構成を示す図解的な斜視図である。第７の実施形態に係るパワーモジュールでは、端子Ｐ，Ｎ，ＯＵＴの形状および配置は、図１３に示されるパワーモジュールにおける端子Ｐ，Ｎ，ＯＵＴの形状および配置と同じである。図３８において、図１３と同じ部分には、図１３と同じ参照符号を付してある。
第１基板アッセンブリ２０において、各第１スイッチング素子Ｔｒ１のソースおよび各第１ダイオードＤｒ１のアノードは、図３４に示される第５の実施形態と同様に、弾性部材２２１，２２２（図３８では図示略）およびフレーム２１０を介して、第１上部導電体層２４に電気的に接続されている。このフレーム２１０は、第５の実施形態で説明したように、接合部２１１と圧接部２１３とそれらを連結する連結部２１２とからなる。また、このフレーム２１０は、出力端子ＯＵＴに一体的に形成されている。つまり、出力端子ＯＵＴの接合部１５１ｂの＋Ｘ方向側縁部に、フレーム２１０の接合部２１１の−Ｘ方向側縁部における−Ｙ方向側縁部寄りの部分が結合されている。
第２基板アッセンブリ４０において、各第２スイッチング素子Ｔｒ２のソースおよび各第２ダイオードＤｒ２のアノードは、図３４に示される第５の実施形態と同様に、弾性部材４２１，４２２（図３８では図示略）およびフレーム４１０を介して、第２上部導電体層４４に電気的に接続されている。このフレーム４１０は、第５の実施形態で説明したように、接合部４１１と圧接部４１３とそれらを連結する連結部４１２とからなる。また、このフレーム４１０は、第２電源端子Ｎに一体的に形成されている。つまり、第２電源端子Ｎの接合部１６０ｂの＋Ｘ方向側縁部に、フレーム４１０の接合部４１１の−Ｘ方向側縁部におけるＹ方向中央部が結合されている。
第７の実施形態では、第５の実施形態と同様な効果が得られる。さらに、第７の実施形態では、出力端子ＯＵＴとフレーム２１０とが一体的に形成されているとともに、第２電源端子Ｎとフレーム４１０とが一体的に形成されているので、部品数を低減することができると共に、パワーモジュールの製造が簡単となる。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
この出願は、２００９年１０月１日に日本国特許庁に提出された特願２００９−２３００１７号および２００９年５月１４日に日本国特許庁に提出された特願２００９−１１７２７１号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
１ パワーモジュール
２ 放熱ベース
３ ケース
４ 枠部
５ 天板
６，７ 側板
８，９ 端板
２０ 第１基板アッセンブリ
Ｔｒ１ 第１スイッチング素子
Ｄｉ１ 第１ダイオード素子
２１ 第１下部基板
２２ 第１上部基板
２３ 第１下部導体層
２３ａ 切欠き
２４ 第１上部導体層
２５，２６ ワイヤ
２７，２８ 制御用導体層
ＳＳ１ ソースセンス端子
Ｇ１ ゲート端子
３１，３２ ワイヤ
４０ 第２基板アッセンブリ
Ｔｒ２ 第２スイッチング素子
Ｄｉ２ 第２ダイオード素子
４１ 第２下部基板
４２ 第２上部基板
４３ 第２下部導体層
４３ａ 切欠き
４４ 第２上部導体層
４５，４６ ワイヤ
４７，４８ 制御用導体層
ＳＳ２ ソースセンス端子
Ｇ２ ゲート端子
５１，５２ ワイヤ
Ｐ 第１電源端子
Ｎ 第２電源端子
ＯＵＴ 出力端子
６１ 第１端子接合領域
６２ 第１素子接合領域
６３ 第１基板接合領域
７１ 第２端子接合領域
７２ 第２素子接合領域
７３ 第２基板接合領域
８１ 上アーム回路
８２ 下アーム回路
１１０ 台座
１１１ 天板の下面
１１３ 端子抑え
１２０ パワーモジュール
１２３ ケース
１２４ 枠部
１２５ 天板
１２６，１２７ 側板
１２８，１２９ 端板
１３５，１３６ ボルト
１４０，１４１，１４２ スリット状挿通孔

Claims (18)

  1. 表面に下部導体層が形成された下部基板と、
    前記下部導体層に素子接合領域で接合されたスイッチング素子と、
    前記下部導体層に端子接合領域で接合された端子と、
    前記素子接合領域と前記端子接合領域との間の基板接合領域において前記基板に積層され、表面に上部導体層を有する上部基板と、
    前記スイッチング素子と前記上部導体層とを接続するスイッチング素子接続部材とを含む、半導体装置。
  2. 前記上部導体層は矩形に形成されており、当該矩形の上部導体層の一辺に複数の前記スイッチング素子が対向しており、前記複数のスイッチング素子は前記一辺の両端部に対向する一対のスイッチング素子を含む、請求項１記載の半導体装置。
  3. 前記素子接合領域において前記下部導体層に接合されたダイオード素子と、
    前記ダイオード素子と前記上部導体層とを接続するダイオード素子接続部材とをさらに含む、請求項１または２記載の半導体素子。
  4. 前記上部導体層は矩形に形成されており、当該矩形の上部導体層の一辺に複数の前記ダイオード素子が対向しており、前記複数のダイオード素子は前記一辺の両端部に対向する一対のダイオード素子を含む、請求項３記載の半導体装置。
  5. 前記スイッチング素子が、ＳｉＣ半導体を用いた素子である、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記スイッチング素子が、複数のスイッチング素子を含み、
    前記素子接合領域は、前記上部導体層の一辺に沿う第１領域と、この第１領域から前記上部基板から離れる方向に延びた第２領域と、前記第１領域から前記第２領域とは別の位置で前記第１領域から離れる方向に延びた第３領域とを含み、
    前記１領域、第２領域および第３領域にそれぞれ少なくとも一つの前記スイッチング素子が接合されており、
    前記第１領域に対向して配置された第１制御用導体層と、
    前記第１制御用導体層に対して前記第１領域とは反対側から対向し、さらに前記第１制御用導体層と前記第２領域および第３領域との間に延びて配置された第２制御用導体層と、
    前記第１領域、第２領域および第３領域に配置されたスイッチング素子と前記第１制御用導体層および第２制御用導体層との間をそれぞれ接続する制御用配線部材とをさらに含む、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 表面に第１下部導体層が形成された第１下部基板と、
    前記第１下部導体層に第１素子接合領域で接合された第１スイッチング素子と、
    前記第１下部導体層に第１端子接合領域で接合された第１電源端子と、
    前記第１素子接合領域と前記第１端子接合領域との間の第１基板接合領域において前記第１下部基板に積層され、表面に第１上部導体層を有する第１上部基板と、
    前記第１スイッチング素子と前記第１上部導体層とを接続する第１スイッチング素子接続部材と、
    表面に第２下部導体層が形成された第２下部基板と、
    前記第２下部導体層に第２素子接合領域で接合された第２スイッチング素子と、
    前記第１上部導体層に電気的に接続され、かつ、前記第２下部導体層に第２端子接合領域で接合された出力端子と、
    前記第２素子接合領域と前記第２端子接合領域との間の第２基板接合領域において前記第２下部基板に積層され、表面に第２上部導体層を有する第２上部基板と、
    前記第２スイッチング素子と前記第２上部導体層とを接続する第２スイッチング素子接続部材と、
    前記第２上部導体層に接合された第２電源端子と、
    前記第１下部基板および前記第２下部基板を、前記第１および第２端子接合領域が隣り合うように保持する保持ベースとを含む、半導体装置。
  8. 前記第１電源端子および第２電源端子が、所定の間隔を開けて互いに対向する板状部分をそれぞれ有している、請求項７記載の半導体装置。
  9. 半導体素子と基板とを含む基板アッセンブリと、
    前記基板アッセンブリに接合され、前記基板の主面と平行に延びる端子と、
    前記配線基板を包囲する樹脂ケースとを含み、
    前記樹脂ケースが、前記端子が挿通する挿通孔を有する第１ケース部品と、この第１ケース部品と組み合わされる第２ケース部品とを含む組立体からなる、半導体装置。
  10. 半導体素子と基板とを含む基板アッセンブリと、
    前記基板に接合された接合部、前記接合部から前記基板の主面から離れる方向に立ち上がる第１立上部、前記第１立上部の上端から前記基板の主面に沿って延びる横行部、および前記横行部から前記基板の主面から離れる方向に立ち上がる第２立上部を有する端子と、
    前記第２立上部と前記基板の主面との間に配置された端子台座と、
    前記基板の主面とは反対側から前記横行部に当接または近接するように配置された端子抑えとを含む、半導体装置。
  11. 前記基板アッセンブリを包囲するケースをさらに含み、
    前記ケースは、前記第２立上部を挿通させる挿通孔が形成されたケース板を含み、このケース板に前記端子抑えが備えられている、請求項１０記載の半導体装置。
  12. 前記端子抑えは、前記ケース板の前記横行部に対向する内表面であり、前記内表面が前記横行部と略面一に配置されるように前記ケース板が前記ケースに組み付けられるようになっている、請求項１０記載の半導体装置。
  13. 前記スイッチング素子接続部材は、板状体からなるスイッチング素子接続用フレームである、請求項１に記載の半導体装置。
  14. 前記スイッチング素子と前記スイッチング素子接続用フレームとの間に介在される導電性を有するスイッチング素子接続用弾性部材と、
    前記スイッチング素子接続用フレームによって前記スイッチング素子接続用弾性部材が前記スイッチング素子側に押圧された状態となるように、前記スイッチング素子接続用フレームを前記スイッチング素子側に押圧する押圧部材と、をさらに含む請求項１３に記載に半導体装置。
  15. 前記ダイオード素子接続部材は、板状体からなるダイオード素子接続用フレームである、請求項３に記載の半導体装置。
  16. 前記ダイオード素子と前記ダイオード素子接続用フレームとの間に介在される導電性を有するダイオード素子接続用弾性部材と、
    前記ダイオード素子接続用フレームによって前記ダイオード素子接続用弾性部材が前記ダイオード素子側に押圧された状態となるように、前記ダイオード素子接続用フレームを前記ダイオード素子側に押圧する押圧部材と、をさらに含む請求項１５に記載に半導体装置。
  17. 前記スイッチング素子接続部材および前記ダイオード素子接続部材は、板状体からなる単一の素子接続用フレームである、請求項３に記載の半導体装置。
  18. 前記スイッチング素子と前記素子接続用フレームとの間に介在される導電性を有するスイッチング素子接続用弾性部材と、
    前記ダイオード素子と前記素子接続用フレームとの間に介在される導電性を有するダイオード素子接続用弾性部材と、
    前記素子接続用フレームによって、前記スイッチング素子接続用弾性部材が前記スイッチング素子側に押圧された状態となるとともに、前記ダイオード素子接続用弾性部材が前記ダイオード素子側に押圧された状態となるように、前記素子接続用フレームを前記スイッチング素子側および前記ダイオード素子側に押圧する押圧部材と、をさらに含む請求項１７に記載に半導体装置。
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