JP6739453B2 - パワー半導体モジュール - Google Patents

Description

本発明は、パワー半導体モジュールに関する。特に、本発明は、異なるパワー半導体デバイスの規定配列を示すパワー半導体モジュールに関し、これによって大幅に浮遊インダクタンスが減少して、パワー半導体モジュールの動作挙動が改善される。

パワー半導体モジュールはそれ自体が知られており、幅広い応用範囲で使用されている。パワー半導体デバイスは、１０Ａを超える電流および／または５００Ｖを超える電圧を切り替え可能なパワー半導体スイッチを含み得る。

パワー半導体技術のトレンドは、スイッチングの速いデバイスの方向に向かっている。シリコン（Ｓｉ）系デバイスを最適化し、ワイドバンドギャップ半導体材料、たとえば炭化ケイ素（ＳｉＣ）または窒化ガリウム（ＧａＮ）系デバイスを使用することによって、スイッチング時間を短縮可能である。しかしながら、パワーモジュールの電磁寄生はパワーモジュールにおいて深刻なスイッチング歪みを引き起こし、達成可能な最大スイッチング時間を制限している。

上記に関して、スイッチングの速い半導体のためのパワーエレクトロニクスモジュールは、したがって、きわめて低い浮遊インダクタンスを必要とする。

一般に、浮遊インダクタンスは、整流セルの物理的面積によって決まる。２次元では、電流路を互いに隣に配置しなければならない。そうすると、整流セルの物理的面積は、基板の占有面積にほぼ比例する。したがって、実際は、標準的なプレーナ型パワーモジュールの浮遊インダクタンスを、約５〜１０ｎＨを下回る値に低下させることは容易ではない。約１０ｎｓの立ち上がり時間を有する、スイッチングの速い半導体にとって、この値は許容できないことが多い。

スイッチング中、整流セルの浮遊インダクタンスにおける過渡電流によって、電圧が誘起される。スイッチのターンオン中、この電圧によって整流は遅くなり、スイッチング損失が大きくなる。スイッチのターンオフ中、電圧は既に印加されているＤＣリンク電圧に加えられ、過電圧を誘起し、その結果、スイッチに応力が作用し、ディレーティングが必要になる。

これは、F. W. Fuchs "Optimization of the stray inductance in three-phase MOSFET power modules aided by means of PEEC simulation," Proceedings of 13th European Conference on Power Electronics and Applications (EPE), 2009に記載されている。この文献によると、自動車用途用の５〜２０ｋＷのコンバータで使用される、コンパクトなＤＢＣ系３相パワーモジュールが記載されている。この文献によると、ＭＯＳＦＥＴチップの３次元積層体が提供されるが、これが今日の実装方法と組み合わされるとは記載されていない。

全スイッチング損失に対する浮遊インダクタンスの影響は複雑であるが、一般に、インダクタンスが低いとスイッチング損失も小さくなる。これに関して、W. Rusche and M. Bassler, "Influence of stray inductance on high-efficiency IGBT based inverter designs," Power Electronics Europe, vol. 7, 2010では、高効率ＩＧＢＴ系インバータ設計に対する浮遊インダクタンスの影響が一般的に記載されている。

整流セルの浮遊インダクタンスは、開放半導体スイッチの出力容量と共に共振回路を形成する。スイッチングの間、この共振回路は励起され、通常ＥＭＩ状態である周波数ｆ＝１／２π√ＬＣで障害を発する。通常さらに高い出力容量を有するワイドバンドギャップ半導体材料（ＳｉＣ、ＧａＮ）からなるデバイスにとって、この問題はさらに深刻になる（J. Biela, M. Schweizer, S. Waffler and J. W. Kolar, "SiC versus Si- Evaluation of Potentials for Performance Improvement of Inverter and DC-DC Converter Systems by SiC Power Semiconductors," IEEE Transactions on Industrial Electronics, vol. 58, no. 7, pp. 2872 - 2882, 2011を参照）。

C. Martin, J. M. Guichon, M. Schanen and R. J. Pasterczyk, "Gate Circuit Layout Optimization of Power Module Regarding Transient Current Imbalance," IEEE Transactions on Power Electronics, vol. 21 , pp. 1 176-1 184, 2006には、スイッチング中、整流セルの浮遊インダクタンスとゲート回路のインダクタンスとの間の誘導結合によってゲート信号が乱れると記載されている。この影響は、スイッチング中にわずかに異なる結合係数によって著しい電流の不均衡が生じ得る場合、いくつかの並列スイッチにとっては最も深刻である。

C. M. Johnson, A. Castellazzi, R. Skuriat, P. Evans, J. Li and P. Agyakwa, "Integrated High Power Modules," in Proceedings of 7th International Conference on Integrated Power Systems (CIPS), 2012は、主にパワー半導体モジュールのための温度管理の改善に関する。そこでは、たとえばプレーナまたはサンドイッチパッケージを使用して改善された配置を設けることによって、ハーフブリッジモジュールの浮遊インダクタンスを減少し得ることがさらに記載されている。

S. Li, L. M. Tolbert , F. Wang and Z. P. Fang, "Reduction of stray inductance in power electronic modules using basic switching cells," Proceedings of 2010 IEEE Energy Conversion Congress and Exposition (ECCE), 2010では、浮遊インダクタンスを減少させるであろうパワーエレクトロニクスのための実装が記載されている。

P. Beckedahl, M. Spang and O. Tamm, "Breakthrough into the third dimension? Sintered multi-layer flex for ultra-low inductance power modules," Proceedings of 8th International Conference on Integrated Power Systems (CIPS)では、上面接点用のワイヤボンドを可撓性シートを用いたプレーナボンドと取り換える場合、ハーフブリッジパワーモジュールの整流インダクタンスを減少可能であると記載されている。

ＷＯ２０１４／０２１０７７ Ａ１では、多層基板および多層基板を用いたパワーモジュールについて記載されている。この文献によると、多層基板は、特に伝導に対して低い抵抗を有する金属配線を設けるために役立つ。

ＷＯ２０１４／０１１７５２４ Ａ１では、別にワイヤボンディングを行なうことなく製造可能であると説明されているパワー半導体モジュールについて記載されている。そのようなパワー半導体デバイスは、複数の基板を積層してパワー半導体デバイスとリードフレームとを電気的に接続することによって形成された多層基板を含む。

ＵＳ ２０１２／０２６７１４９ Ａ１では、大電流および高電圧を制御する半導体装置において使用されるパワーモジュールおよびパワーモジュール用基板の製造方法について記載されている。この文献によると、セラミック基板と金属プレートの多層が積層されており、両側の金属プレートは接続状態になり得る。しかしながら、この文献では、異なるパワー半導体デバイスの詳細な配列に焦点が当てられていない。

ＵＳ ２００９／００３９４９８ Ａ１は、パワー半導体モジュールに関する。そのようなパワー半導体モジュールは、少なくとも一方の側に金属被覆を含む平面セラミック基板上に配置された１つ以上のパワー半導体チップを備える。基板に関しては、後者を、金属層の集合体およびセラミック層の集合体を含む多層基板として設計可能である。

ＥＰ ０ ６８８ ０５３ Ａ１では、特にハーフブリッジ構成のパワー半導体モジュールについて記載している。従来のスイッチおよびダイオードは、当該技術において一般に知られているように、基板によって支持可能である。対応する基板は、冷却器の２つの側に配置可能である。

従来の半導体パワーエレクトロニクスハーフブリッジモジュールでは、整流ループのうちのかなりの部分がセラミック基板の平面に形成されている。そのような従来のモジュールパッケージは、半導体としてのシリコン系チップに良好な性能をもたらし得、ワイドバンドギャップ（ＷＢＧ）半導体は、モジュールのスイッチング性能の大幅な改善を必要とする。

しかしながら、有望な実装コンセプトが既にいくつか提示されている。これらのコンセプトは、パワー端子ループの寄与を含むループサイズの最適化に着目した低歪みインダクタンス（Ｌσ）モジュール設計によって、電磁干渉（ＥＭＩ）および電磁両立性（ＥＭＣ）の最適化を図っている。典型的な手法は、コンパクトフラットパッケージである。

しかしながら、特に低浮遊インダクタンスを有するパワー半導体モジュールに関しては、なお改善の余地がある。

ＵＳ ２０１４／０１５２３７３ Ａ１では、２つのパワー半導体デバイスを備えるパワー半導体モジュールが開示されており、パワー半導体デバイスは、パワー半導体トランジスタおよびパワー半導体ダイオードを備える。第１の基板が、第１の平面においてパワー半導体トランジスタを担うために設けられており、第１の平面は第１の基板の平面に対して平行に位置している。パワー半導体ダイオードは、第２の平面において設けられており、第１の平面は、第１の基板と第１の平面に垂直方向にある第２の平面との間に位置している。

国際公開第２０１４／０２１０７７号 国際公開第２０１４／０１１７５２４号 米国特許出願公開第２０１２／０２６７１４９号明細書 米国特許出願公開第２００９／００３９４９８号明細書 欧州特許出願公開第０６８８０５３号明細書 米国特許出願公開第２０１４／０１５２３７３号明細書

したがって、本発明の目的は、当該技術において知られている欠点のうちの少なくとも１つを回避するであろう、改良されたパワー半導体モジュールを提供することである。

特に、本発明の目的は、低浮遊インダクタンスで動作する能力をもたらし、および／または、特に最先端技術を使用して容易に構築できる、パワー半導体モジュールを提供することである。

これらの目的は、請求項１に係るパワー半導体モジュールによって少なくとも部分的に達成される。本発明の好ましい実施形態は、従属項において定義される。

本発明は、少なくとも２つのパワー半導体デバイスを備えるパワー半導体モジュールに関する。少なくとも２つのパワー半導体デバイスは、少なくとも１つのパワー半導体トランジスタおよび少なくとも１つのパワー半導体ダイオードを含む。少なくとも第１の基板が第１の平面においてパワー半導体トランジスタを担うために設けられており、第１の平面は基板の平面に対して平行である。パワー半導体ダイオードは第２の平面に設けられている。第１の平面は、第１の平面に対して垂直方向において、基板または基板の平面と第２の平面との間に位置している。第１の平面は、第１の平面に対して垂直方向において、第２の平面から間隔をおいて配置されている。

そのようなパワー半導体モジュールは、容易に形成可能であり、動作中の浮遊インダクタンスが低くなり得る。特に、従来のプレーナ型パワー半導体パッケージ、および先行技術に示されているようなさらに複雑な積層パッケージと比べて利点を示し得る。

したがって、パワー半導体モジュールは、少なくとも２つのパワー半導体デバイスを備える。実際、パワー半導体モジュールは、正確に２つのまたは３つ以上のパワー半導体デバイスを備え得る。これらのパワー半導体デバイスのうち、少なくとも１つのパワー半導体デバイスは半導体トランジスタであり、少なくとも１つのパワー半導体デバイスはパワー半導体ダイオードである。

以下の記載は２つのパワー半導体デバイスのみに対して行なわれるが、３つ以上のパワー半導体デバイスまたはさらなる電子デバイスに対しても同様に有効である。たとえば、パワー半導体モジュールは、ＤＣ−ＤＣ、ＡＣ−ＤＣ、ＤＣ−ＡＣ、およびＡＣ−ＡＣパワーコンバータを形成することが可能である。このような場合、１つ以上のトランジスタまたはスイッチのそれぞれおよび１つ以上のダイオードに加えて、１つ以上のインダクタおよび１つ以上のキャパシタを設け得る。

パワー半導体トランジスタがパワー用途のためのスイッチであることは有利である。当該技術において一般に知られているように、パワー半導体トランジスタは、とりわけＭＯＳＦＥＴまたはＩＧＢＴなどを備え得る。同様に、パワー半導体ダイオードは当該技術で一般に知られている。そのようなパワー半導体モジュールは、たとえばＰセル、Ｎセル、または、以下で詳細に説明するようにＰセルとＮセルとの双方を含むハーフブリッジ構成を形成し得る。

それぞれのパワー半導体デバイスの位置に関して、少なくとも第１の基板が設けられ、第１の基板は基板金属被覆を有する。それ自体が一般に知られているように、基板金属被覆はパワー半導体トランジスタを担いまた電気接続するために役立つ。

基板は、これらに制限されるわけではないが、アルミナ（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、もしくは酸化ベリリウム（ＢｅＯ）などのセラミック材料から、または、当該技術で一般に知られているような別の材料から形成可能である。例示的に、金属被覆は、銅金属被覆または他の金属からなる金属被覆を含み得る。

一例として、基板は、たとえば、一方の側がチップの取付けのために設けられ他方の側が基板の冷却器への接続のために設けられる、両側に金属被覆を有する、上記のように定義された基板材料から形成された主要層によって形成されている。基板主要層は機械的支持をもたらすために実現され得るのに対し、上部金属被覆は１つまたは複数の半導体デバイスに電気的接触し得、下部金属被覆は、該冷却器、たとえばベースプレートまたはインターポーザに接触し得る。

また、上記のように定義された例の隣に、トランジスタを担うための基板を、たとえば銅板などのメタリック板として実現することも可能である。

さらに、パワー半導体トランジスタが第１の平面に設けられ、第１の平面は、基板の平面に対して平行に位置している。言い換えると、基板が水平面に位置している状態で、トランジスタも水平面に位置し、この水平面は、第１の平面と定義される。この第１の平面はトランジスタを通過するいかなる平面でもよく、基板の平面までの規定された距離を有している。この距離は、垂直方向に定義される。たとえば、説明されている各平面は、それぞれのパワー半導体素子の底面または裏面を通過し、基板が水平面に位置決めされている場合、それ自体が取り付けられた金属被覆、および基板の上面の平面に直接隣り合っている。

上記のように定義された第１の平面の隣に、パワー半導体ダイオードを第２の平面に設けることが可能である。第２の平面は、第１の平面に対して平行に配置されている。第１の平面に対して垂直方向において、第１の平面は、基板または基板平面と第２の平面との間で位置しており、第１の平面に対して垂直方向において、第１の平面は、第２の平面から間隔をおいて設けられている。言い換えると、基板平面が水平な状態で、ダイオードも水平面に位置し、この水平面は、第２の平面として定義される。第２の平面は基板平面までの規定された距離を有し、この距離は垂直方向において定義される。第２の平面の基板平面までの距離は、第１の平面の基板平面までの距離と比較して大きく、各々が、基板平面が水平面に位置している場合に、垂直方向にある。したがって、それぞれの平面の水平方向を参照して、トランジスタを通過する平面がダイオードの平面から間隔をおいて配置されている。これによって、垂直方向で、トランジスタおよびダイオードは互いに間隔をおいて配置されている。

第１の平面と第２の平面とが水平方向に延在する場合のこれらの平面間の垂直距離は、基板材料が金属被覆間の電界に耐えることができるように選択可能であることが有利である、すなわち、この距離は、基板材料および定格電圧に関連する。ほとんどの場合、第１の平面と第２の平面との間の距離が１０μメートル以上および１０ｍｍ以下であることが有利であり得、１００μｍ以上および１ｍｍ以下であることが好ましい。そのような距離は、第１の平面および第２の平面が水平に延在する場合において、第１の平面および第２の平面がそれぞれ、トランジスタの底面または裏面およびダイオードの底面または裏面を通る場合に、設けることが可能である。

また、ダイオードは、基板、たとえば上述のようなセラミック基板上に設けることが可能である、または、以下で詳細に説明するように、さらなる支持体上に設けることが可能である。したがって、トランジスタを担うための基板は第１の基板と呼ばれるが、第２のまたは別の基板を設けてもよい。ただし、これは決して必須ではない。

パワー半導体モジュールのそのような構成によって、複数の利点がもたらされる。
詳細には、上述のような構成または実装のそれぞれでは、従来のプレーナ実装と比較して、浮遊インダクタンスがきわめて低くなる。一例として、状況によっては、先行技術の解決策と比べて約５分の１に減少されるなど、モジュール基板の浮遊インダクタンスがきわめて低くなり得る。

浮遊インダクタンスを低い値にするために、電流路を、基板が水平位置にある場合に水平方向において互いにのみ隣接するように配置する代わりに、垂直方向において少なくとも部分的に相互に積層する。垂直配置では、整流セルの面積は、電流路の垂直線間距離に概ね比例する。垂直線間距離はきわめて小さく（＜１ｍｍ）なり得るため、この配置によって、ループサイズがはるかに小さくなる。さらに、垂直整流路は、通常モジュールの上部に設けられているゲート制御回路にほとんど干渉しない。

したがって、低誘導整流セルは、相互に距離を有する異なる平面、たとえば底部基板の異なる層において、トランジスタとダイオードとの間に整流電流を垂直に積層することによって実現可能である。したがって、非常に改善されたスイッチング挙動が見込まれ、それによって、そのようなモジュールがスイッチングの速い半導体の実装にとって理想である。

近年のパワー半導体のスイッチング時間の減少にしたがい、特にＳｉＣおよびＧａＮなどの新規な半導体材料にとって、良好なスイッチング挙動を維持するために、パワーモジュールの浮遊インダクタンスを大幅に減らすことが必要になる。浮遊インダクタンスによって、スイッチング損失を増加させ半導体チップのディレーティングを必要とする電流のオーバーシュートが、スイッチング事象時に生じる。これは、上述のように浮遊インダクタンスを減少させることによって実現可能な利点を示している。

同時に、先行技術に係る従来の冷却法では、共通の冷却板を介した冷却を可能にするために、横方向においてチップを互いに隣合うように設ける。積層されたチップは、両面冷却または共通のインターポーザを介した冷却を必要とする。多層ＤＢＣを介した冷却では、ＤＢＣ層の熱抵抗が高いほど効率が低下する。

しかしながら、上述のようなパワー半導体モジュールの構成によると、良好な耐熱性を実現可能である。ＭＯＳＦＥＴなどのトランジスタの熱抵抗は、先行技術に係る標準的なＤＢＣ系基板の熱抵抗に等しい。ダイオードの熱抵抗は、ＤＢＣ層など追加的な層が存在する可能性があるために、わずかに低くなり得る。しかしながら、スイッチング損失がトランジスタまたはスイッチにおいてそれぞれほぼ排他的に蓄積するため、これはスイッチングの速い半導体モジュールにとっては許容できるものであり、深刻な冷却問題を引き起こすことはない。したがって、ダイオードは冷却装置に直接隣接しないように配置可能であるが、上述のようなパワー半導体モジュールの熱挙動は大幅に悪化しない。

ここで述べられたようなパワー半導体モジュールの熱抵抗は、先行技術に係る従来の多層パワーモジュールと比較して大幅に低くなる。さらに、フリップチップが厳密に必要とされるわけではないため、全てのチップはそれらの裏面を通じた最大限の伝熱面積で冷却可能である。

加えて、ダイオードは追加的にパワー端子を通じて冷却され、これによって、パワー半導体モジュールの熱挙動をさらに改善することが可能である。

上述したものとは別に、モジュールレイアウト自体は、本発明のパワーエレクトロニクスモジュールと両立する。特に、電気端子をパワーモジュールの上部に設けることも依然として可能である。さらに、モジュールを、接地可能な共通のベースプレートを通じて従来のように冷却可能である。

したがって、上述のようなパワー半導体モジュールを、たとえば上部接続のためのワイヤボンド接続など、従来の組立技術および標準的な実装技術を使用して組み立てることが可能である。

ある実施形態によると、多層基板の代わりに、上部にアイランドとして追加された他の層を有する２層基板を使用すれば十分であり得る。したがって、組み立てが容易になり得る。

そのようなパワー半導体モジュールはさらに、端子配列および冷却に関して、既存のパワーエレクトロニクス実装配置と互換性を有する。上述のように、状況によってはチップのフリッピングはパワー半導体モジュールにおいて有利になり得るが、チップまたはトランジスタをそれぞれフリップするための要件は示されていない。

ほとんどの実用的なパワーエレクトロニクスコンバータの接続形態において、スイッチは損失のほとんどを被らなければならない。既に最先端のＳｉＣまたはＧａＮショットキーダイオードの場合、ダイオードにおける逆方向のリカバリー損失は大幅に減少され、その結果、損失の分布の不均衡が大きくなる。

要約すると、上述のようなパワー半導体モジュールによって、多層基板から３Ｄ実装構造を用いて、良好な熱特性を有する低誘導パワーモジュールが可能になる。

ある実施形態によると、第１の基板が冷却装置に接続され、そのため、同装置に熱接触する。本実施形態によると、パワー半導体モジュールの熱挙動を特に効果的に高め得る。詳細には、トランジスタまたはスイッチはそれぞれ第１の基板またはその基板金属被覆上に設けられているため、冷却効果は、強度の冷却を必要とするそのようなパワー半導体デバイスにとって特に効果的である。パワー半導体トランジスタとは対照的に、半導体ダイオード上の損失密度が小さいと、低い冷却能力で動作可能であり、ダイオードと冷却装置との間に他の層を設けることが不利益でなくなる。

冷却装置に関して、後者は、たとえば従来のベースプレートであり得る。しかしながら、冷却装置が上述のような例に限定されないのは当然である。さらに、ベースプレートなどの冷却装置は、基板の底面側において設けられている金属被覆またはそのセラミック主要層にそれぞれ固定可能であるのに対し、当該技術で一般に知られているように、トランジスタは上側金属被覆に設けられる。当業者が上記の説明から明確に認識するように、基板が、たとえばメタリック板で形成されている場合、同じことが同様に当てはまり得る。

別の実施形態によると、パワー半導体デバイスはＰセルとＮセルとのうちの少なくとも一方を形成する。したがって、本実施形態によると、ＰセルとＮセルとのうちの少なくとも一方がパワー半導体モジュールに設けられる。ＰセルまたはＮセルはそれ自体パワー半導体モジュールに基づいて電気デバイスを形成するための基本的な動作ブロックであり得るため、これには特に有利であり得る。いくつかの用途では、たとえば一方向のエネルギーの流れを有するＤＣ／ＤＣコンバータでは、ＰセルまたはＮセルのみが必要であり、例示的に、完全なハーフブリッジモジュールの必要性はない。

したがって、特にパワー半導体デバイスがＰセルとＮセルとのうちの少なくとも一方を形成する場合、幅広い応用範囲が可能になり、本発明に係るパワー半導体モジュールを多くの用途で使用することができる。

別の実施形態によると、パワー半導体デバイスはＰセルとＮセルとの双方を形成する。Ｐセルのパワー半導体デバイスは導電性構造上に配置され、Ｎセルのパワー半導体デバイスは導電性構造上に設けられる。Ｐセルの導電性構造は、Ｎセルの導電性構造と分離されている。言い換えると、ＰセルとＮセルとは、金属被覆などの異なる導電性構造を用いて配置されている。したがって、パワー半導体デバイスを担うために用いられるＰセルとＮセルとのそれぞれの導電性構造は、それぞれ異なるセルの導電性構造から分離されており、それぞれ異なるセルの構造自体は機械的接触を有していない。ＰセルとＮセルとは接続されてハーフブリッジモジュールを形成可能であるため、間接的な電気的接点が存在し得る。しかしながら、構造自体は分離されているため、互いに電気的に絶縁され、空間的に分離されている。

Ｐセルのパワー半導体デバイスは少なくとも１つの基板上にまたは複数の基板上に配置することが可能である。Ｐセルの少なくとも１つの基板または複数の基板は、Ｎセルのパワー半導体デバイスを位置決めするために使用される少なくとも１つの基板または複数の基板から分離されている。ＰセルおよびＮセルの基板は、これによって同様に形成し得る、または、互いに異なり得る。同様に、ＰセルおよびＮセルの各々はトランジスタのための基板およびダイオードのための基板を含み得る、または以下で詳細に説明するように、トランジスタのための基板もしくはダイオードのための異なる支持体を設け得る。

ＰセルおよびＮセルの分離を示す本実施形態によって、とりわけ容易にハーフブリッジモジュールを形成可能である。詳細には、ハーフブリッジモジュールを、ＰセルとＮセルとの各々を並列に組み合わせることによって、コンバータなどのパワーエレクトロニクスのためのスイッチと逆平行ダイオードとの組合せによって形成可能である。

この方法によると、整流路においてパッケージ外部の配線の必要性を減らすことによって、コンバータの実現において浮遊インダクタンスが大幅に減少する。

上述のようなＰセルとＮセルとの分離の別の利点は、トランジスタまたはスイッチのそれぞれを常にそれぞれの第１の基板上に配置可能であるということであり、上述のように、パワー半導体モジュールの冷却、したがって熱挙動が改善される。

別の利点としては、基板ごとに１つのゲート制御信号しか必要としない。これによって、簡単でよりフレキシブルな基板およびモジュール設計が可能になり、容易に基板を平行に並べることが可能になる。

これによって、上述の利点は、モジュールの性能を損なうことなく実現可能である。
本発明によると、少なくとも第１の基板はダイレクトボンド銅基板（ＤＢＣ基板）を基材としている。ダイレクトボンド銅基板は、たとえば通常アルミナから形成されるセラミックタイル、または他の上述の基板材料を主成分として構成され、片面または両面に銅シートが高温酸化プロセスによって接着されている。セラミックタイルは基板主要層として機能し、銅は基板金属被覆として機能する。銅をＰＣＢ技術を用いてエッチングして電気回路を形成可能である。そのような基板は、形成がとりわけ容易であり、さらに、モジュールの熱挙動について利点を有する。これとは別に、特にＤＢＣ基板は広い応用範囲およびモジュールの形成に関する設計の応用について利点を示している。詳細には、ＤＢＣ基板を所望の適用範囲に容易に応用可能である。したがって、上述のようなパワー半導体モジュールをきわめて容易に形成および応用可能である。

２つのダイレクトボンド銅基板、すなわち、第１の基板および第２の基板は、相互に積層可能である。この意味で、第１の基板の隣に、ダイオードを担うための第２の基板が設けられ、第１の基板の上に位置している。この点に関して、第１および第２の基板は双方ともきわめて容易に形成可能であり、ＤＢＣ基板に関して説明したような利点をもたらし得る。これら２つのダイレクトボンド銅基板によると、２つのセラミック基板または基板主要層をそれぞれ設けることが可能であり、３つのメタリック層または金属被覆層を、各基板上方に、基板間に、および基板下方にそれぞれ設けることが可能である。基板間のメタリック層は２つの副層によって形成可能であり、副層の各々は、積層された基板の上部または下部金属被覆から始まっている。

下部金属被覆を、たとえばベースプレートに対して熱伝導性接続をもたらすために設けることができる。さらに、ベースプレートに対して容易に固定可能である。これによって、ダイオードを担うための上部ＤＢＣ基板は、たとえば下部基板または第１の基板のそれぞれの上に設けられているアイランド形状のように、第１の基板と比較して小さな延在範囲を有し得る。これにより、空間要件が低くなり得、それぞれのパワー半導体デバイスの位置決めおよび接続が容易になり得る。たとえば、トランジスタを上部基板の隣に配置可能である。追加的なＤＢＣ層を、たとえば半田付け、焼結、またはろう付けによって接着可能である。したがって、上部ＤＢＣ層がその上部側および下部側の双方に金属被覆を含むことは、有利であり得る。

本発明によると、第１の基板はトランジスタを担うためのダイレクトボンド銅基板であり、この第１の基板上に、ダイオードを担いまたは支持するためにプリント回路基板（ＰＣＢ）の層が設けられる。同様に、これは上述のようなパワー半導体モジュールを形成するためのきわめて簡単な実施形態である。実際、ＰＣＢ技術は深刻な問題を生じることなく、モジュールを形成するためのそれぞれの手順に統合可能である。ＰＣＢ層も同様に設けることが可能なため、第１の基板と比較して小さな寸法を有し、同様に第１の基板上にアイランド状に形成可能である。追加的なＰＣＢ層を低温半田付けもしくは焼結によって接着可能である、または、特に導電性接着剤を用いて接着可能である。当該技術で一般に知られているように、ＰＣＢ層はエポキシ材料から形成されているような非導電性基板を含み、その上に、銅構造などの導電性構造が位置し得る。金属被覆を非導電性基板の上面および下面上に形成することが可能である。上部支持体の金属被覆はチップを支持し、それらに電気的に接続する。下部の金属被覆は、たとえば第１の基板の上部金属被覆上でのろう付け、焼結、接着のために使用される。一般に、絶縁材料ではなくメタリック材料を特に熱的に接続することが容易になり得る。特にこの場合、導電性接着剤は有利になり得る。

本発明によると、上述のＰＣＢ層の代替として、第１の基板はトランジスタを担うためのダイレクトボンド銅基板であり、この第１の基板上に、ダイオードを担いまたは支持するためにホイルが設けられる。ホイルは、電気絶縁本体とダイオードを担うためにその上に設けられた導電性構造とを含む。ホイルは、たとえば半田付けまたは焼結によって接着可能である。同様に、ダイオードのための第２のキャリアをきわめて容易に形成可能であり、この形成は、深刻な問題を生じることなくプロセスに統合可能である。本実施形態に係るホイルは、ポリエステル、またはデュポン（DuPont）によってカプトン（Kapton）（登録商標）という名称で市販されているようなポリイミドなどの電気絶縁材料から形成されているプラスチック本体を含み得る。本体は、裏面金属被覆または底面側金属被覆によって下側基板に良好に固定するために、さらに、表面側金属被覆または上面側金属被覆によってダイオードを電気的に接続するために、上側および場合によっては底面側に、銅から形成されているような１つ以上の金属被覆を含み得る。

別の実施形態によると、トランジスタをワイドバンドギャップ半導体を基材として形成する。特にワイドバンドギャップ半導体に関して、良好なスイッチング挙動を維持するために、浮遊インダクタンスを減らすべきである。したがって、上述のようなパワー半導体モジュールは、パワー半導体トランジスタに存在しているそのようなワイドバンドギャップ半導体にとって特に有利である。そのような半導体デバイスは、たとえば炭化ケイ素（ＳｉＣ）または窒化ガリウム（ＧａＮ）系である。「ワイド」バンドギャップ半導体は少なくとも３ｅＶのバンドギャップを有する材料を指すことが典型的であるが、これは一例であり、これに限定されるわけではない。そのようなバンドギャップは、通常用いられている半導体のバンドギャップ、たとえばシリコンのバンドギャップ（１．１ｅＶ）またはヒ化ガリウムのバンドギャップ（１．４ｅＶ）などよりも著しく大きい。

別の実施形態によると、パワー半導体モジュールは、少なくとも１つのインターポーザを備える。インターポーザは、特に、たとえばモリブデンなどの、冷却機能を有するメタリックブロックで形成可能な冷却器である。インターポーザを設ける場合、それぞれのパワー半導体デバイスを担う基板は、インターポーザの複数の側に、したがって、例示的にインターポーザの下側および上側に配置可能であり、インターポーザはそれぞれの基板平面に対して垂直方向において２つの基板間に位置する。本実施形態に関して、特にトランジスタおよびダイオードを上述のように異なる平面に位置させることによって、上述の利点がインターポーザの使用によって著しく強化され得る。

それとは別に、特に上述のようなＰ／Ｎセル分離を有するモジュールは、たとえば自動車用途などの、インターポーザを有するパッケージにきわめて有益である。なぜなら、Ｐ／Ｎセル分離によって、浮遊インダクタンスがインターポーザの厚さおよび素材に依存しなくなるからである。したがって、浮遊インダクタンスが減少するという上述の利点を、インターポーザと効果的に組み合わせることが可能であり、したがって、非常にフレキシブルで容易なモジュール設計には利点がある。

さらに、基板がたとえばインターポーザの使用によって互いに離して設けられている場合、特にＰ／Ｎセル分離が設けられている上述のような実施形態、本実施形態は非常に有利であり得る。なぜなら、１つのゲート制御信号のみをインターポーザの下側に経由させればよいからである。したがって、モジュール設計を大幅に簡略化できる。

本発明の主題の追加的な特徴、特性、および利点が、下位クレーム、図面、ならびに以下のそれぞれの図面および例の説明で開示され、それらは、本発明に係る半導体モジュールの実施形態および例を、例示的な態様で示す。

本発明に係るパワー半導体モジュールによって形成可能なハーフブリッジモジュールの接続形態を示す図である。 本発明に係るパワー半導体モジュールによって形成可能なＰセルの実施形態を示す図である。 本発明に係るパワー半導体モジュールによって形成可能なＮセルの実施形態を示す図である。 本発明に係るパワー半導体モジュールによって形成可能なＰセルの別の実施形態を示す図である。 本発明に係るパワー半導体モジュールによって形成可能なＮセルの別の実施形態を示す図である。 本発明に係るパワー半導体モジュールによって形成可能なＰセルの別の実施形態を示す図である。 本発明に係るパワー半導体モジュールによって形成可能なＮセルの別の実施形態を示す図である。 本発明に係るパワー半導体モジュールによって形成可能なハーフブリッジの構成を示す図である。

図１に、本発明に係るパワー半導体モジュールによって実現可能な電子回路の接続形態の実施形態を示す。

詳細に、それぞれ並列に組み合わせてまたは接続してハーフブリッジモジュール１４を形成可能なＰセル１０およびＮセル１２を示す。Ｐセル１０およびＮセル１２に関して、これらのセルはそれぞれ、ＤＣ＋端子、すなわち正のＤＣ接続部１６およびＤＣ−端子、すなわち負のＤＣ接続部１８、ならびにＡＣ接続部２０を含む。さらに、ＭＯＳＦＥＴまたはＩＧＢＴなどによって形成可能な、スイッチとして機能するトランジスタ２２が提供される。加えて、ダイオード２４が提供される。さらに、設けられているＡＣ接続部２０は、Ｐセル１０において回路を電流源またはインダクタの正のリードに接続可能であり、Ｎセルにおいて回路を電流源またはインダクタの負のリードに接続可能である。

上述のように、回路において低浮遊インダクタンスを設けることは、特にスイッチングの速いデバイスにとっては難題であり得る。これに関して、浮遊インダクタンスは、正のＤＣ接続部１６から負のＤＣ接続部１８までの電流路のループインダクタンスとして定義される。負荷電流の流れ方向によって、負荷電流は、図１から予想されるように、高電位側スイッチおよび低電位側ダイオードまたは高電位側ダイオードおよび低電位側スイッチを通過する。

たとえば、Ｐセル１０、Ｎセル１２、またはハーフブリッジモジュール１４などの回路において浮遊インダクタンスを減らすために、パワー半導体モジュールを以下で図示および説明するように形成可能である。

図２はＰセル１０の例を示し、図３はＮセル１２の例を示す。図２のＰセル１０および図３のＮセル１２は双方とも、並列に接続することによって、パワー半導体モジュールとしてハーフブリッジモジュール１４を形成可能である。

詳細には、図２のＰセル１０は２つのパワー半導体デバイスを提供する。そのうちの１つはトランジスタ２２またはスイッチであり、もう１つはダイオード２４である。トランジスタ２２は、ＤＢＣ基板として形成された基板２６上に設けられている。基板２６は、上部金属被覆３０および下部金属被覆３２を担う基板主要層２８を含む。下部金属被覆３２はベースプレートに接続可能であるのに対し、上部金属被覆３０は、トランジスタ２２および正のＤＣ接続部１６を担い、これらに接触する。

基板２６上に、第２の基板である別の基板３４が設けられている。この基板もＤＢＣ基板である。基板３４は、基板２６と比較して小さな寸法を有して形成されており、そのため、下部基板２６上のアイランドと呼ぶこともできる。基板３４は、基板主要層３６および金属被覆３８を設ける。上部基板３４またはその基板金属被覆３８はそれぞれ、ダイオード２４ならびにＡＣ接続部２０および負のＤＣ接続部１８を担う。金属被覆３８は、ボンドワイヤ４０によってトランジスタ２２に接続されている。ダイオード２４は、ボンドワイヤ４０によって負のＤＣ接続部１８に接続されている。

図３に示すＮセル１２がそれぞれ構築される。以下でそれらの相違点が説明される。特に、図３から明らかなように、Ｎセル１２を形成するために、トランジスタ２２がフリップチップ技術によって位置決めされており、さらに、ダイオード２４が正のＤＣ接続部１６ならびにＡＣ接続部２０にそれぞれ接続されている。トランジスタ２２は、負のＤＣ接続部１８も担う金属被覆３０上に設けられている。

図２および図３の実施形態によると、Ｎセル１２内でトランジスタ２２をフリップすることによって、同じ基板、特に同じ下部基板２６を使用可能である。これにより、基板２６が再利用されるため、製造方法が簡単になる。

この構成では、ダイオード２４のみを、冷却効率が低い追加的なアイランド上に設けることが可能である。トランジスタ２２またはスイッチはそれぞれ、下部基板２６上に直接配置することによって、やはりきわめて効率的に冷却される。整流路が完全に紙面に収容されているため、浮遊インダクタンスはきわめて低い。

一般に、トランジスタ２２およびダイオード２４は１つの垂直面内に配置されるため、基板が水平面に位置している場合のみ、整流路は１つの垂直面において延在可能である。

したがって、図２および図３に係る実施形態は、半導体スイッチ２２が常に中間層、すなわち金属層３０上に位置決めされ、パワー半導体ダイオード２４が常に上部層、すなわち金属被覆３８上に位置決めされているＰセル１０またはＮセル１２を実現する３層ＤＢＣ上のチップ配置を示す。提示された配置により、浮遊インダクタンスがきわめて低くなり、耐熱性が良好になる。

加えて、図２および図３のセルに関して、基板２６の平面４２に平行に位置する第１の平面４４にパワー半導体トランジスタ２２を設け、パワー半導体ダイオード２４を第２の平面４６に設けることが理解され、第１の平面４４に対して垂直方向において、第１の平面４４は基板２６と第２の平面４６との間で位置決めされ、第１の平面４４に対して垂直方向において、第１の平面４４は、第２の平面４６から間隔をおいて配置されている。言い換えると、トランジスタ２２は、第１の平面４４および第２の平面４６が水平面に配置されている場合、垂直方向にダイオード２４から間隔をおいて設けられている。これにより、浮遊インダクタンスが著しく減少する。

図４はＰセル１０の別の実施形態を示し、図５はＮセル１２の別の実施形態を示す。同様に、これらのセルを並列に組み合わせてハーフブリッジモジュール１４を形成することが可能である。一般に、同じ参照番号は図２および図３の構成要素と同じ構成要素を示す。

同様に、図４および図５によると、Ｎセルのトランジスタ２２（図５）がフリップされるため、同じ基板２６を使用可能である。ＡＣ接続部２０が金属被覆３０の一部に設けられていることが、さらに理解できる。これらのデバイスは、図４および図５からそれぞれ明瞭に分かるように、それぞれ相互接続されている。

図６はＰセル１０の別の実施形態を示し、図７はＮセル１２の別の実施形態を示す。同様に、これらのセルも、並列に組み合わせてハーフブリッジモジュール１４を形成可能である。

この点に関して、Ｐセル１０およびＮセル１２を代替的に実現したものを示す。図６および図７によると、Ｐセル１０およびＮセル１２のために異なる基板２６を使用する。したがって、Ｐセル１０とＮセル１２とは分離可能である。このように分離が実現されるため、図２〜図５に示す実施形態と実質的に同様に、浮遊インダクタンスが低くなる。同時に、トランジスタ２２のフリップチップが必要でなくなる。

図８は、Ｐセル１０およびＮセル１２を含む完全なハーフブリッジモジュール１４の例を示す。各セルは、６つのＭＯＳＦＥＴおよび３つのダイオードを担う。各チップは、５ｍｍ×５ｍｍの占有面積を有する。基板２６は、パターニングされた上側を有するＤＢＣ基板として実現される。ＤＣ＋上の全ての対象物は第１のシェーディング４８で示され、ＡＣ上の全ての対象物は第２のシェーディング５０で示され、ＤＣ−上の全ての対象物は第３のシェーディング５２で示される。ＤＣ端子は、基板のインダクタンスよりも大幅に低いインダクタンスを有するように実現されている。

詳細には、図８は、提案された、Ｐ／Ｎセル分離を有する２．５Ｄパワーモジュールの実現を示し、Ｐセル１０を右手側に示し、Ｎセル１２を左手側に示す。３Ｄ Ｆｉｎｉｔｅ Ｅｌｅｍｅｎｔ（ＦＥＭ）シミュレーションを使用したパワーモジュールのための等価回路モデルを構築可能なソフトウェアＡＮＳＹＳ Ｑ３Ｄ Ｅｘｔｒａｃｔｏｒを用いてシミュレートされた浮遊インダクタンスは、約１．３ｎＨである。

上述のような本発明に係るパワー半導体モジュールの異なる実施形態に関して、以下のことを指摘し得る。従来のハーフブリッジモジュール１４は、Ｐセル１０およびＮセル１２を並列に接続することによって形成可能である。対応する基板２６は、共通のベースプレートを有するように、同じ冷却器上に配置可能である。占有面積を減らすために、２つの基板２６をインターポーザ冷却器の２つの側に配置することも可能である。

スイッチまたはトランジスタ２２の上面はそれぞれ容易にアクセス可能であるため、上面の電気接続を従来の手段で容易に確立可能である。より具体的に、上面接点は、たとえば従来のワイヤボンド４０を使用して実現可能である。

一般に、それぞれの実施形態とは無関係に、上面接点のためのワイヤボンド４０が銅の可撓性シートを使用したプレーナボンドに取って代わられる場合、浮遊インダクタンスの低い値までもが実現可能である。

ＤＣ＋およびＤＣ−端子はパワーモジュールの同じ側に設けられているため、外部端子を追加的な低い浮遊インダクタンスを用いて実現可能である。

基板２６の特性によって機械的安定性および信頼性は大変良好なため、基板２６をダイレクトボンド銅基板として形成可能である。

本発明は図面および上述の説明において詳細に図示され記述されているが、このような図示および記述は制限的なものではなく、説明的または例示的なものであると考えるべきである。つまり、本発明は開示された実施形態に制限されない。図面、開示、および添付の請求項の検討から、開示された実施形態の他の変形例を、請求項に記載の本発明を実施する際に当業者が理解し、行なうことが可能になる。請求項において、「備える、含む」という語は他の構成要素またはステップを除外せず、単数は複数を除外しない。特定の手段が相互に異なる従属請求項に列挙されているという単なる事実は、これらの手段の組み合わせを効果的に使用できないことを示してはいない。請求項におけるいずれの参照符号も、本発明の範囲を制限するものとして解釈されるべきではない。

１０ Ｐセル、１２ Ｎセル、１４ ハーフブリッジモジュール、１６ 正のＤＣ接続部、１８ 負のＤＣ接続部、２０ ＡＣ接続部、２２ トランジスタ、２４ ダイオード、２６ 第１の基板、２８ 主要層、３０ 金属被覆、３２ 金属被覆、３４ 第２の基板、３６ 主要層、３８ 金属被覆、４０ ボンドワイヤ、４２ 基板平面、４４ 第１の平面、４６ 第２の平面、４８ 第１の電位に関する第１のシェーディング、５０ 第２の電位に関する第２のシェーディング、５２ 第３の電位に関する第３のシェーディング。

Claims (7)

1. 少なくとも２つのパワー半導体デバイスを備えるパワー半導体モジュールであって、
   前記少なくとも２つのパワー半導体デバイスは少なくとも１つのパワー半導体トランジスタ（２２）および少なくとも１つのパワー半導体ダイオード（２４）を含み、少なくとも第１の基板（２６）が第１の平面（４４）において前記パワー半導体トランジスタ（２２）を担うために設けられており、前記第１の平面は前記第１の基板（２６）の平面（４２）に対して平行であり、
   前記パワー半導体ダイオード（２４）は第２の平面（４６）に設けられ、前記第１の平面（４４）は、前記第１の平面（４４）に対して垂直方向において、前記第１の基板（２６）と前記第２の平面（４６）との間に位置しており、
   前記第１の平面（４４）は、前記第１の平面（４４）に対して垂直方向において、前記第２の平面（４６）から間隔をおいて配置されており、
   前記第１の基板（２６）はダイレクトボンド銅基板を基材とし、かつ前記第１の基板（２６）は前記トランジスタ（２２）を担うためのダイレクトボンド銅基板であり、前記第１の基板（２６）上に、プリント回路基板（ＰＣＢ）の層が前記ダイオード（２４）を担うために設けられている、パワー半導体モジュール。
2. 少なくとも２つのパワー半導体デバイスを備えるパワー半導体モジュールであって、
   前記少なくとも２つのパワー半導体デバイスは少なくとも１つのパワー半導体トランジスタ（２２）および少なくとも１つのパワー半導体ダイオード（２４）を含み、少なくとも第１の基板（２６）が第１の平面（４４）において前記パワー半導体トランジスタ（２２）を担うために設けられており、前記第１の平面は前記第１の基板（２６）の平面（４２）に対して平行であり、
   前記パワー半導体ダイオード（２４）は第２の平面（４６）に設けられ、前記第１の平面（４４）は、前記第１の平面（４４）に対して垂直方向において、前記第１の基板（２６）と前記第２の平面（４６）との間に位置しており、
   前記第１の平面（４４）は、前記第１の平面（４４）に対して垂直方向において、前記第２の平面（４６）から間隔をおいて配置されており、
   前記第１の基板（２６）はダイレクトボンド銅基板を基材とし、かつ前記第１の基板（２６）は前記トランジスタ（２２）を担うためのダイレクトボンド銅基板であり、前記第１の基板（２６）上に、前記ダイオード（２４）を担うためにホイルが設けられており、前記ホイルは、前記ダイオード（２４）を担うために電気絶縁本体と当該電気絶縁本体上に設けられた導電性構造とを含む、パワー半導体モジュール。
3. 前記第１の基板（２６）は冷却装置に接続されている、請求項１または２に記載のパワー半導体モジュール。
4. 前記パワー半導体デバイスはＰセル（１０）とＮセル（１２）とのうちの少なくとも一方を形成する、請求項１〜３のいずれか１項に記載のパワー半導体モジュール。
5. 前記パワー半導体デバイスはＰセルとＮセルとの双方を形成し、前記Ｐセルのパワー半導体デバイスは導電性構造上に配置されており、前記Ｎセルのパワー半導体デバイスは導電性構造上に設けられており、前記Ｐセルの前記導電性構造は前記Ｎセルの前記導電性構造から間隔をおいて配置されている、請求項４に記載のパワー半導体モジュール。
6. 前記トランジスタ（２２）はワイドバンドギャップ半導体を基材として形成されている、請求項１〜５のいずれか１項に記載のパワー半導体モジュール。
7. 前記パワー半導体モジュールは少なくとも１つのインターポーザを備える、請求項１〜６のいずれか１項に記載のパワー半導体モジュール。

Images