JP6739453B2 - Power semiconductor module - Google Patents

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Description

本発明は、パワー半導体モジュールに関する。特に、本発明は、異なるパワー半導体デバイスの規定配列を示すパワー半導体モジュールに関し、これによって大幅に浮遊インダクタンスが減少して、パワー半導体モジュールの動作挙動が改善される。 The present invention relates to power semiconductor modules. In particular, the invention relates to a power semiconductor module exhibiting a defined arrangement of different power semiconductor devices, which significantly reduces the stray inductance and improves the operating behavior of the power semiconductor module.

パワー半導体モジュールはそれ自体が知られており、幅広い応用範囲で使用されている。パワー半導体デバイスは、10Aを超える電流および/または500Vを超える電圧を切り替え可能なパワー半導体スイッチを含み得る。 Power semiconductor modules are known per se and are used in a wide range of applications. The power semiconductor device may include a power semiconductor switch capable of switching a current exceeding 10 A and/or a voltage exceeding 500 V.

パワー半導体技術のトレンドは、スイッチングの速いデバイスの方向に向かっている。シリコン(Si)系デバイスを最適化し、ワイドバンドギャップ半導体材料、たとえば炭化ケイ素(SiC)または窒化ガリウム(GaN)系デバイスを使用することによって、スイッチング時間を短縮可能である。しかしながら、パワーモジュールの電磁寄生はパワーモジュールにおいて深刻なスイッチング歪みを引き起こし、達成可能な最大スイッチング時間を制限している。 The trend in power semiconductor technology is toward fast switching devices. By optimizing silicon (Si) based devices and using wide bandgap semiconductor materials such as silicon carbide (SiC) or gallium nitride (GaN) based devices, switching times can be reduced. However, power module electromagnetic parasitics cause severe switching distortion in the power module, limiting the maximum achievable switching time.

上記に関して、スイッチングの速い半導体のためのパワーエレクトロニクスモジュールは、したがって、きわめて低い浮遊インダクタンスを必要とする。 With regard to the above, power electronics modules for fast switching semiconductors therefore require very low stray inductances.

一般に、浮遊インダクタンスは、整流セルの物理的面積によって決まる。2次元では、電流路を互いに隣に配置しなければならない。そうすると、整流セルの物理的面積は、基板の占有面積にほぼ比例する。したがって、実際は、標準的なプレーナ型パワーモジュールの浮遊インダクタンスを、約5〜10nHを下回る値に低下させることは容易ではない。約10nsの立ち上がり時間を有する、スイッチングの速い半導体にとって、この値は許容できないことが多い。 In general, stray inductance is determined by the physical area of the rectifying cell. In two dimensions, the current paths must be placed next to each other. Then, the physical area of the rectifying cell is almost proportional to the occupied area of the substrate. Therefore, in practice, it is not easy to reduce the stray inductance of standard planar power modules to values below about 5-10 nH. For fast switching semiconductors with rise times of about 10 ns, this value is often unacceptable.

スイッチング中、整流セルの浮遊インダクタンスにおける過渡電流によって、電圧が誘起される。スイッチのターンオン中、この電圧によって整流は遅くなり、スイッチング損失が大きくなる。スイッチのターンオフ中、電圧は既に印加されているDCリンク電圧に加えられ、過電圧を誘起し、その結果、スイッチに応力が作用し、ディレーティングが必要になる。 During switching, a voltage is induced by a transient current in the stray inductance of the rectifying cell. During switch turn-on, this voltage slows rectification and increases switching losses. During turn-off of the switch, a voltage is added to the DC link voltage already applied, inducing an overvoltage, resulting in stress on the switch and derating is required.

これは、F. W. Fuchs "Optimization of the stray inductance in three-phase MOSFET power modules aided by means of PEEC simulation," Proceedings of 13th European Conference on Power Electronics and Applications (EPE), 2009に記載されている。この文献によると、自動車用途用の5〜20kWのコンバータで使用される、コンパクトなDBC系3相パワーモジュールが記載されている。この文献によると、MOSFETチップの3次元積層体が提供されるが、これが今日の実装方法と組み合わされるとは記載されていない。 This is described in F. W. Fuchs "Optimization of the stray inductance in three-phase MOSFET power modules aided by means of PEEC simulation," Proceedings of 13th European Conference on Power Electronics and Applications (EPE), 2009. This document describes a compact DBC-based three-phase power module used in a 5-20 kW converter for automotive applications. According to this document, a three-dimensional stack of MOSFET chips is provided, which is not described as being combined with today's packaging methods.

全スイッチング損失に対する浮遊インダクタンスの影響は複雑であるが、一般に、インダクタンスが低いとスイッチング損失も小さくなる。これに関して、W. Rusche and M. Bassler, "Influence of stray inductance on high-efficiency IGBT based inverter designs," Power Electronics Europe, vol. 7, 2010では、高効率IGBT系インバータ設計に対する浮遊インダクタンスの影響が一般的に記載されている。 The effect of stray inductance on total switching loss is complex, but generally lower inductance also reduces switching loss. In this regard, in W. Rusche and M. Bassler, "Influence of stray inductance on high-efficiency IGBT based inverter designs," Power Electronics Europe, vol. 7, 2010, the effect of stray inductance on high efficiency IGBT inverter design is common. It is described in detail.

整流セルの浮遊インダクタンスは、開放半導体スイッチの出力容量と共に共振回路を形成する。スイッチングの間、この共振回路は励起され、通常EMI状態である周波数f=1/2π√LCで障害を発する。通常さらに高い出力容量を有するワイドバンドギャップ半導体材料(SiC、GaN)からなるデバイスにとって、この問題はさらに深刻になる(J. Biela, M. Schweizer, S. Waffler and J. W. Kolar, "SiC versus Si- Evaluation of Potentials for Performance Improvement of Inverter and DC-DC Converter Systems by SiC Power Semiconductors," IEEE Transactions on Industrial Electronics, vol. 58, no. 7, pp. 2872 - 2882, 2011を参照)。 The stray inductance of the rectifying cell forms a resonant circuit with the output capacitance of the open semiconductor switch. During switching, this resonant circuit is excited and fails at the frequency f=1/2π√LC, which is normally the EMI state. This problem is exacerbated for devices made of wide bandgap semiconductor materials (SiC, GaN), which usually have higher output capacities (J. Biela, M. Schweizer, S. Waffler and JW Kolar, "SiC versus Si- Evaluation of Potentials for Performance Improvement of Inverter and DC-DC Converter Systems by SiC Power Semiconductors," IEEE Transactions on Industrial Electronics, vol. 58, no. 7, pp. 2872-2882, 2011).

C. Martin, J. M. Guichon, M. Schanen and R. J. Pasterczyk, "Gate Circuit Layout Optimization of Power Module Regarding Transient Current Imbalance," IEEE Transactions on Power Electronics, vol. 21 , pp. 1 176-1 184, 2006には、スイッチング中、整流セルの浮遊インダクタンスとゲート回路のインダクタンスとの間の誘導結合によってゲート信号が乱れると記載されている。この影響は、スイッチング中にわずかに異なる結合係数によって著しい電流の不均衡が生じ得る場合、いくつかの並列スイッチにとっては最も深刻である。 C. Martin, JM Guichon, M. Schanen and RJ Pasterczyk, "Gate Circuit Layout Optimization of Power Module Regarding Transient Current Imbalance," IEEE Transactions on Power Electronics, vol. 21 ,pp. 1 176-1 184, 2006, It is stated that during switching, the gate signal is disturbed by inductive coupling between the stray inductance of the rectifying cell and the inductance of the gate circuit. This effect is most severe for some parallel switches when there can be significant current imbalance during switching due to slightly different coupling factors.

C. M. Johnson, A. Castellazzi, R. Skuriat, P. Evans, J. Li and P. Agyakwa, "Integrated High Power Modules," in Proceedings of 7th International Conference on Integrated Power Systems (CIPS), 2012は、主にパワー半導体モジュールのための温度管理の改善に関する。そこでは、たとえばプレーナまたはサンドイッチパッケージを使用して改善された配置を設けることによって、ハーフブリッジモジュールの浮遊インダクタンスを減少し得ることがさらに記載されている。 CM Johnson, A. Castellazzi, R. Skuriat, P. Evans, J. Li and P. Agyakwa, "Integrated High Power Modules," in Proceedings of 7th International Conference on Integrated Power Systems (CIPS), 2012 are mainly power. It relates to improved temperature management for semiconductor modules. It is further described therein that stray inductance of the half-bridge module may be reduced by providing an improved arrangement, for example using a planar or sandwich package.

S. Li, L. M. Tolbert , F. Wang and Z. P. Fang, "Reduction of stray inductance in power electronic modules using basic switching cells," Proceedings of 2010 IEEE Energy Conversion Congress and Exposition (ECCE), 2010では、浮遊インダクタンスを減少させるであろうパワーエレクトロニクスのための実装が記載されている。 S. Li, LM Tolbert, F. Wang and ZP Fang, "Reduction of stray inductance in power electronic modules using basic switching cells," Proceedings of 2010 IEEE Energy Conversion Congress and Exposition (ECCE), 2010 to reduce stray inductance An implementation for power electronics that will be described is described.

P. Beckedahl, M. Spang and O. Tamm, "Breakthrough into the third dimension? Sintered multi-layer flex for ultra-low inductance power modules," Proceedings of 8th International Conference on Integrated Power Systems (CIPS)では、上面接点用のワイヤボンドを可撓性シートを用いたプレーナボンドと取り換える場合、ハーフブリッジパワーモジュールの整流インダクタンスを減少可能であると記載されている。 P. Beckedahl, M. Spang and O. Tamm, "Breakthrough into the third dimension? Sintered multi-layer flex for ultra-low inductance power modules," Proceedings of 8th International Conference on Integrated Power Systems (CIPS) It is described that the rectifying inductance of the half-bridge power module can be reduced when the wire bond of the above is replaced with a planar bond using a flexible sheet.

WO2014/021077 A1では、多層基板および多層基板を用いたパワーモジュールについて記載されている。この文献によると、多層基板は、特に伝導に対して低い抵抗を有する金属配線を設けるために役立つ。 WO2014/021077 A1 describes a multilayer substrate and a power module using the multilayer substrate. According to this document, a multilayer substrate serves especially for providing metal wiring having a low resistance to conduction.

WO2014/0117524 A1では、別にワイヤボンディングを行なうことなく製造可能であると説明されているパワー半導体モジュールについて記載されている。そのようなパワー半導体デバイスは、複数の基板を積層してパワー半導体デバイスとリードフレームとを電気的に接続することによって形成された多層基板を含む。 WO2014/0117524 A1 describes a power semiconductor module which is described as being producible without additional wire bonding. Such a power semiconductor device includes a multilayer substrate formed by stacking a plurality of substrates and electrically connecting the power semiconductor device and the lead frame.

US 2012/0267149 A1では、大電流および高電圧を制御する半導体装置において使用されるパワーモジュールおよびパワーモジュール用基板の製造方法について記載されている。この文献によると、セラミック基板と金属プレートの多層が積層されており、両側の金属プレートは接続状態になり得る。しかしながら、この文献では、異なるパワー半導体デバイスの詳細な配列に焦点が当てられていない。 US 2012/0267149 A1 describes a method for manufacturing a power module and a power module substrate used in a semiconductor device controlling a large current and a high voltage. According to this document, multiple layers of a ceramic substrate and a metal plate are laminated, and the metal plates on both sides can be in a connected state. However, this document does not focus on the detailed arrangement of different power semiconductor devices.

US 2009/0039498 A1は、パワー半導体モジュールに関する。そのようなパワー半導体モジュールは、少なくとも一方の側に金属被覆を含む平面セラミック基板上に配置された1つ以上のパワー半導体チップを備える。基板に関しては、後者を、金属層の集合体およびセラミック層の集合体を含む多層基板として設計可能である。 US 2009/0039498 A1 relates to power semiconductor modules. Such a power semiconductor module comprises one or more power semiconductor chips arranged on a planar ceramic substrate containing a metallization on at least one side. With respect to the substrate, the latter can be designed as a multi-layer substrate comprising an assembly of metal layers and an assembly of ceramic layers.

EP 0 688 053 A1では、特にハーフブリッジ構成のパワー半導体モジュールについて記載している。従来のスイッチおよびダイオードは、当該技術において一般に知られているように、基板によって支持可能である。対応する基板は、冷却器の2つの側に配置可能である。 EP 0 688 053 A1 particularly describes a power semiconductor module with a half-bridge configuration. Conventional switches and diodes can be supported by the substrate, as is commonly known in the art. Corresponding substrates can be placed on two sides of the cooler.

従来の半導体パワーエレクトロニクスハーフブリッジモジュールでは、整流ループのうちのかなりの部分がセラミック基板の平面に形成されている。そのような従来のモジュールパッケージは、半導体としてのシリコン系チップに良好な性能をもたらし得、ワイドバンドギャップ(WBG)半導体は、モジュールのスイッチング性能の大幅な改善を必要とする。 In conventional semiconductor power electronics half-bridge modules, a significant part of the rectification loop is formed in the plane of the ceramic substrate. Such conventional module packages can bring good performance to silicon-based chips as semiconductors, and wide bandgap (WBG) semiconductors require significant improvements in the switching performance of modules.

しかしながら、有望な実装コンセプトが既にいくつか提示されている。これらのコンセプトは、パワー端子ループの寄与を含むループサイズの最適化に着目した低歪みインダクタンス(Lσ)モジュール設計によって、電磁干渉(EMI)および電磁両立性(EMC)の最適化を図っている。典型的な手法は、コンパクトフラットパッケージである。 However, some promising implementation concepts have already been proposed. These concepts seek to optimize electromagnetic interference (EMI) and electromagnetic compatibility (EMC) with a low distortion inductance (Lσ) module design that focuses on optimizing loop size, including contributions from power terminal loops. A typical approach is a compact flat package.

しかしながら、特に低浮遊インダクタンスを有するパワー半導体モジュールに関しては、なお改善の余地がある。 However, there is still room for improvement, especially for power semiconductor modules with low stray inductance.

US 2014/0152373 A1では、2つのパワー半導体デバイスを備えるパワー半導体モジュールが開示されており、パワー半導体デバイスは、パワー半導体トランジスタおよびパワー半導体ダイオードを備える。第1の基板が、第1の平面においてパワー半導体トランジスタを担うために設けられており、第1の平面は第1の基板の平面に対して平行に位置している。パワー半導体ダイオードは、第2の平面において設けられており、第1の平面は、第1の基板と第1の平面に垂直方向にある第2の平面との間に位置している。 US 2014/0152373 A1 discloses a power semiconductor module comprising two power semiconductor devices, the power semiconductor device comprising a power semiconductor transistor and a power semiconductor diode. A first substrate is provided to carry the power semiconductor transistors in the first plane, the first plane being located parallel to the plane of the first substrate. The power semiconductor diode is provided in a second plane, the first plane being located between the first substrate and a second plane which is perpendicular to the first plane.

国際公開第2014/021077号International Publication No. 2014/021077 国際公開第2014/0117524号International Publication No. 2014/0117524 米国特許出願公開第2012/0267149号明細書U.S. Patent Application Publication No. 2012/0267149 米国特許出願公開第2009/0039498号明細書US Patent Application Publication No. 2009/0039498 欧州特許出願公開第0688053号明細書European Patent Publication No. 0688053 米国特許出願公開第2014/0152373号明細書U.S. Patent Application Publication No. 2014/0152373

したがって、本発明の目的は、当該技術において知られている欠点のうちの少なくとも1つを回避するであろう、改良されたパワー半導体モジュールを提供することである。 Accordingly, it is an object of the present invention to provide an improved power semiconductor module that will avoid at least one of the drawbacks known in the art.

特に、本発明の目的は、低浮遊インダクタンスで動作する能力をもたらし、および/または、特に最先端技術を使用して容易に構築できる、パワー半導体モジュールを提供することである。 In particular, it is an object of the present invention to provide a power semiconductor module that provides the ability to operate with low stray inductance and/or is particularly easy to construct using state-of-the-art technology.

これらの目的は、請求項1に係るパワー半導体モジュールによって少なくとも部分的に達成される。本発明の好ましい実施形態は、従属項において定義される。 These objects are at least partially achieved by the power semiconductor module according to claim 1. Preferred embodiments of the invention are defined in the dependent claims.

本発明は、少なくとも2つのパワー半導体デバイスを備えるパワー半導体モジュールに関する。少なくとも2つのパワー半導体デバイスは、少なくとも1つのパワー半導体トランジスタおよび少なくとも1つのパワー半導体ダイオードを含む。少なくとも第1の基板が第1の平面においてパワー半導体トランジスタを担うために設けられており、第1の平面は基板の平面に対して平行である。パワー半導体ダイオードは第2の平面に設けられている。第1の平面は、第1の平面に対して垂直方向において、基板または基板の平面と第2の平面との間に位置している。第1の平面は、第1の平面に対して垂直方向において、第2の平面から間隔をおいて配置されている。 The invention relates to a power semiconductor module comprising at least two power semiconductor devices. The at least two power semiconductor devices include at least one power semiconductor transistor and at least one power semiconductor diode. At least a first substrate is provided to carry the power semiconductor transistors in a first plane, the first plane being parallel to the plane of the substrate. The power semiconductor diode is provided on the second plane. The first plane is located between the substrate or the plane of the substrate and the second plane in a direction perpendicular to the first plane. The first plane is spaced from the second plane in the direction perpendicular to the first plane.

そのようなパワー半導体モジュールは、容易に形成可能であり、動作中の浮遊インダクタンスが低くなり得る。特に、従来のプレーナ型パワー半導体パッケージ、および先行技術に示されているようなさらに複雑な積層パッケージと比べて利点を示し得る。 Such power semiconductor modules are easy to form and may have low stray inductance during operation. In particular, it may show advantages over conventional planar power semiconductor packages and more complex stacked packages as shown in the prior art.

したがって、パワー半導体モジュールは、少なくとも2つのパワー半導体デバイスを備える。実際、パワー半導体モジュールは、正確に2つのまたは3つ以上のパワー半導体デバイスを備え得る。これらのパワー半導体デバイスのうち、少なくとも1つのパワー半導体デバイスは半導体トランジスタであり、少なくとも1つのパワー半導体デバイスはパワー半導体ダイオードである。 Therefore, the power semiconductor module comprises at least two power semiconductor devices. In fact, a power semiconductor module may comprise exactly two or more power semiconductor devices. Among these power semiconductor devices, at least one power semiconductor device is a semiconductor transistor and at least one power semiconductor device is a power semiconductor diode.

以下の記載は2つのパワー半導体デバイスのみに対して行なわれるが、3つ以上のパワー半導体デバイスまたはさらなる電子デバイスに対しても同様に有効である。たとえば、パワー半導体モジュールは、DC−DC、AC−DC、DC−AC、およびAC−ACパワーコンバータを形成することが可能である。このような場合、1つ以上のトランジスタまたはスイッチのそれぞれおよび1つ以上のダイオードに加えて、1つ以上のインダクタおよび1つ以上のキャパシタを設け得る。 The following description is made for only two power semiconductor devices, but is equally valid for more than two power semiconductor devices or further electronic devices. For example, power semiconductor modules can form DC-DC, AC-DC, DC-AC, and AC-AC power converters. In such cases, one or more inductors and one or more capacitors may be provided in addition to each of the one or more transistors or switches and one or more diodes.

パワー半導体トランジスタがパワー用途のためのスイッチであることは有利である。当該技術において一般に知られているように、パワー半導体トランジスタは、とりわけMOSFETまたはIGBTなどを備え得る。同様に、パワー半導体ダイオードは当該技術で一般に知られている。そのようなパワー半導体モジュールは、たとえばPセル、Nセル、または、以下で詳細に説明するようにPセルとNセルとの双方を含むハーフブリッジ構成を形成し得る。 It is advantageous that the power semiconductor transistor is a switch for power applications. As is generally known in the art, power semiconductor transistors may include, among others, MOSFETs or IGBTs. Similarly, power semiconductor diodes are generally known in the art. Such power semiconductor modules may form, for example, P-cells, N-cells, or a half-bridge configuration that includes both P-cells and N-cells, as described in detail below.

それぞれのパワー半導体デバイスの位置に関して、少なくとも第1の基板が設けられ、第1の基板は基板金属被覆を有する。それ自体が一般に知られているように、基板金属被覆はパワー半導体トランジスタを担いまた電気接続するために役立つ。 For each power semiconductor device location, at least a first substrate is provided, the first substrate having a substrate metallization. As is generally known in itself, the substrate metallization serves for carrying and electrically connecting the power semiconductor transistors.

基板は、これらに制限されるわけではないが、アルミナ(Al)、窒化アルミニウム(AlN)、もしくは酸化ベリリウム(BeO)などのセラミック材料から、または、当該技術で一般に知られているような別の材料から形成可能である。例示的に、金属被覆は、銅金属被覆または他の金属からなる金属被覆を含み得る。 The substrate may be, but is not limited to, from a ceramic material such as alumina (Al 2 O 3 ), aluminum nitride (AlN), or beryllium oxide (BeO), or as commonly known in the art. It can be formed from another material. Illustratively, the metal coating may include a copper metal coating or a metal coating of other metals.

一例として、基板は、たとえば、一方の側がチップの取付けのために設けられ他方の側が基板の冷却器への接続のために設けられる、両側に金属被覆を有する、上記のように定義された基板材料から形成された主要層によって形成されている。基板主要層は機械的支持をもたらすために実現され得るのに対し、上部金属被覆は1つまたは複数の半導体デバイスに電気的接触し得、下部金属被覆は、該冷却器、たとえばベースプレートまたはインターポーザに接触し得る。 By way of example, the substrate is defined as above, for example with a metallization on both sides, provided on one side for the attachment of the chip and on the other side for the connection of the substrate to the cooler. It is formed by a main layer formed of a material. The substrate main layer may be implemented to provide mechanical support, while the top metallization may make electrical contact to one or more semiconductor devices and the bottom metallization may be attached to the cooler, eg, base plate or interposer. May come into contact.

また、上記のように定義された例の隣に、トランジスタを担うための基板を、たとえば銅板などのメタリック板として実現することも可能である。 Further, next to the example defined as above, it is also possible to realize a substrate for carrying a transistor as a metallic plate such as a copper plate.

さらに、パワー半導体トランジスタが第1の平面に設けられ、第1の平面は、基板の平面に対して平行に位置している。言い換えると、基板が水平面に位置している状態で、トランジスタも水平面に位置し、この水平面は、第1の平面と定義される。この第1の平面はトランジスタを通過するいかなる平面でもよく、基板の平面までの規定された距離を有している。この距離は、垂直方向に定義される。たとえば、説明されている各平面は、それぞれのパワー半導体素子の底面または裏面を通過し、基板が水平面に位置決めされている場合、それ自体が取り付けられた金属被覆、および基板の上面の平面に直接隣り合っている。 Furthermore, the power semiconductor transistor is provided in a first plane, the first plane being located parallel to the plane of the substrate. In other words, with the substrate lying in the horizontal plane, the transistors also lie in the horizontal plane, which is defined as the first plane. This first plane can be any plane passing through the transistor and has a defined distance to the plane of the substrate. This distance is defined vertically. For example, each plane described passes through the bottom or back side of the respective power semiconductor element and, if the substrate is positioned in a horizontal plane, directly on the metallization to which it is attached and on the plane of the top side of the substrate. Next to each other.

上記のように定義された第1の平面の隣に、パワー半導体ダイオードを第2の平面に設けることが可能である。第2の平面は、第1の平面に対して平行に配置されている。第1の平面に対して垂直方向において、第1の平面は、基板または基板平面と第2の平面との間で位置しており、第1の平面に対して垂直方向において、第1の平面は、第2の平面から間隔をおいて設けられている。言い換えると、基板平面が水平な状態で、ダイオードも水平面に位置し、この水平面は、第2の平面として定義される。第2の平面は基板平面までの規定された距離を有し、この距離は垂直方向において定義される。第2の平面の基板平面までの距離は、第1の平面の基板平面までの距離と比較して大きく、各々が、基板平面が水平面に位置している場合に、垂直方向にある。したがって、それぞれの平面の水平方向を参照して、トランジスタを通過する平面がダイオードの平面から間隔をおいて配置されている。これによって、垂直方向で、トランジスタおよびダイオードは互いに間隔をおいて配置されている。 It is possible to provide the power semiconductor diode in the second plane next to the first plane defined as above. The second plane is arranged parallel to the first plane. In the direction perpendicular to the first plane, the first plane is located between the substrate or the substrate plane and the second plane, and in the direction perpendicular to the first plane, the first plane. Are spaced apart from the second plane. In other words, with the substrate plane horizontal, the diode also lies in the horizontal plane, which is defined as the second plane. The second plane has a defined distance to the substrate plane, which distance is defined in the vertical direction. The distance of the second plane to the substrate plane is large compared to the distance of the first plane to the substrate plane, each being in the vertical direction when the substrate plane lies in the horizontal plane. Therefore, with reference to the horizontal direction of each plane, the plane passing through the transistor is arranged at a distance from the plane of the diode. Thereby, in the vertical direction, the transistor and the diode are spaced from each other.

第1の平面と第2の平面とが水平方向に延在する場合のこれらの平面間の垂直距離は、基板材料が金属被覆間の電界に耐えることができるように選択可能であることが有利である、すなわち、この距離は、基板材料および定格電圧に関連する。ほとんどの場合、第1の平面と第2の平面との間の距離が10μメートル以上および10mm以下であることが有利であり得、100μm以上および1mm以下であることが好ましい。そのような距離は、第1の平面および第2の平面が水平に延在する場合において、第1の平面および第2の平面がそれぞれ、トランジスタの底面または裏面およびダイオードの底面または裏面を通る場合に、設けることが可能である。 Advantageously, the vertical distance between the first and second planes when they extend horizontally is selectable so that the substrate material can withstand the electric field between the metallizations. That is, this distance is related to the substrate material and rated voltage. In most cases, it may be advantageous that the distance between the first and second planes is greater than or equal to 10 μm and less than or equal to 10 mm, preferably greater than or equal to 100 μm and less than or equal to 1 mm. Such a distance is obtained when the first plane and the second plane pass through the bottom surface or the back surface of the transistor and the bottom surface or the back surface of the diode, respectively, when the first plane and the second plane extend horizontally. Can be provided.

また、ダイオードは、基板、たとえば上述のようなセラミック基板上に設けることが可能である、または、以下で詳細に説明するように、さらなる支持体上に設けることが可能である。したがって、トランジスタを担うための基板は第1の基板と呼ばれるが、第2のまたは別の基板を設けてもよい。ただし、これは決して必須ではない。 Also, the diode can be provided on a substrate, for example a ceramic substrate as described above, or it can be provided on a further support, as will be explained in more detail below. Therefore, the substrate for carrying the transistors is called the first substrate, but a second or another substrate may be provided. However, this is by no means mandatory.

パワー半導体モジュールのそのような構成によって、複数の利点がもたらされる。
詳細には、上述のような構成または実装のそれぞれでは、従来のプレーナ実装と比較して、浮遊インダクタンスがきわめて低くなる。一例として、状況によっては、先行技術の解決策と比べて約5分の1に減少されるなど、モジュール基板の浮遊インダクタンスがきわめて低くなり得る。
Such an arrangement of power semiconductor modules offers several advantages.
In particular, each of the configurations or implementations described above has significantly lower stray inductance as compared to conventional planar implementations. As an example, in some situations the stray inductance of the module substrate can be very low, such as reduced by a factor of about 5 compared to prior art solutions.

浮遊インダクタンスを低い値にするために、電流路を、基板が水平位置にある場合に水平方向において互いにのみ隣接するように配置する代わりに、垂直方向において少なくとも部分的に相互に積層する。垂直配置では、整流セルの面積は、電流路の垂直線間距離に概ね比例する。垂直線間距離はきわめて小さく(<1mm)なり得るため、この配置によって、ループサイズがはるかに小さくなる。さらに、垂直整流路は、通常モジュールの上部に設けられているゲート制御回路にほとんど干渉しない。 In order to have a low value of stray inductance, the current paths are at least partially stacked one above the other in the vertical direction, instead of being arranged only adjacent one another in the horizontal direction when the substrate is in the horizontal position. In the vertical arrangement, the area of the rectifying cell is approximately proportional to the distance between the vertical lines of the current path. This arrangement results in a much smaller loop size, as the vertical spacing can be very small (<1 mm). Moreover, the vertical rectifier path interferes little with the gate control circuitry, which is usually located on top of the module.

したがって、低誘導整流セルは、相互に距離を有する異なる平面、たとえば底部基板の異なる層において、トランジスタとダイオードとの間に整流電流を垂直に積層することによって実現可能である。したがって、非常に改善されたスイッチング挙動が見込まれ、それによって、そのようなモジュールがスイッチングの速い半導体の実装にとって理想である。 Therefore, a low induction rectification cell can be realized by vertically stacking the rectification current between the transistor and the diode in different planes having a distance from each other, for example in different layers of the bottom substrate. Therefore, much improved switching behavior is expected, which makes such modules ideal for fast switching semiconductor implementations.

近年のパワー半導体のスイッチング時間の減少にしたがい、特にSiCおよびGaNなどの新規な半導体材料にとって、良好なスイッチング挙動を維持するために、パワーモジュールの浮遊インダクタンスを大幅に減らすことが必要になる。浮遊インダクタンスによって、スイッチング損失を増加させ半導体チップのディレーティングを必要とする電流のオーバーシュートが、スイッチング事象時に生じる。これは、上述のように浮遊インダクタンスを減少させることによって実現可能な利点を示している。 With the recent reduction of switching times of power semiconductors, especially for new semiconductor materials such as SiC and GaN, it is necessary to significantly reduce the stray inductance of the power module in order to maintain good switching behavior. Due to stray inductances, current overshoots occur during switching events that increase switching losses and require semiconductor chip derating. This represents an advantage that can be realized by reducing stray inductance as described above.

同時に、先行技術に係る従来の冷却法では、共通の冷却板を介した冷却を可能にするために、横方向においてチップを互いに隣合うように設ける。積層されたチップは、両面冷却または共通のインターポーザを介した冷却を必要とする。多層DBCを介した冷却では、DBC層の熱抵抗が高いほど効率が低下する。 At the same time, in the conventional cooling method according to the prior art, the chips are provided next to each other in the lateral direction in order to allow cooling via a common cooling plate. Stacked chips require double-sided cooling or cooling via a common interposer. In cooling via a multi-layer DBC, the higher the thermal resistance of the DBC layer, the lower the efficiency.

しかしながら、上述のようなパワー半導体モジュールの構成によると、良好な耐熱性を実現可能である。MOSFETなどのトランジスタの熱抵抗は、先行技術に係る標準的なDBC系基板の熱抵抗に等しい。ダイオードの熱抵抗は、DBC層など追加的な層が存在する可能性があるために、わずかに低くなり得る。しかしながら、スイッチング損失がトランジスタまたはスイッチにおいてそれぞれほぼ排他的に蓄積するため、これはスイッチングの速い半導体モジュールにとっては許容できるものであり、深刻な冷却問題を引き起こすことはない。したがって、ダイオードは冷却装置に直接隣接しないように配置可能であるが、上述のようなパワー半導体モジュールの熱挙動は大幅に悪化しない。 However, according to the configuration of the power semiconductor module as described above, good heat resistance can be realized. The thermal resistance of a transistor such as a MOSFET is equal to that of a standard DBC-based substrate according to the prior art. The thermal resistance of the diode can be slightly lower due to the possible presence of additional layers such as the DBC layer. However, this is acceptable for fast switching semiconductor modules, since switching losses accumulate almost exclusively in the transistors or switches, respectively, and do not cause serious cooling problems. Therefore, the diode can be arranged so as not to be directly adjacent to the cooling device, but the thermal behavior of the power semiconductor module as described above is not significantly deteriorated.

ここで述べられたようなパワー半導体モジュールの熱抵抗は、先行技術に係る従来の多層パワーモジュールと比較して大幅に低くなる。さらに、フリップチップが厳密に必要とされるわけではないため、全てのチップはそれらの裏面を通じた最大限の伝熱面積で冷却可能である。 The thermal resistance of the power semiconductor module as described here is significantly lower than that of the conventional multi-layer power module according to the prior art. Moreover, since flip chips are not strictly required, all chips can be cooled with a maximum heat transfer area through their back surface.

加えて、ダイオードは追加的にパワー端子を通じて冷却され、これによって、パワー半導体モジュールの熱挙動をさらに改善することが可能である。 In addition, the diode can additionally be cooled through the power terminals, which can further improve the thermal behavior of the power semiconductor module.

上述したものとは別に、モジュールレイアウト自体は、本発明のパワーエレクトロニクスモジュールと両立する。特に、電気端子をパワーモジュールの上部に設けることも依然として可能である。さらに、モジュールを、接地可能な共通のベースプレートを通じて従来のように冷却可能である。 Apart from the above, the module layout itself is compatible with the power electronics module of the invention. In particular, it is still possible to provide the electrical terminals on top of the power module. In addition, the module can be cooled conventionally through a common groundable base plate.

したがって、上述のようなパワー半導体モジュールを、たとえば上部接続のためのワイヤボンド接続など、従来の組立技術および標準的な実装技術を使用して組み立てることが可能である。 Thus, it is possible to assemble a power semiconductor module as described above using conventional assembling techniques and standard mounting techniques, such as wire bond connections for top connections.

ある実施形態によると、多層基板の代わりに、上部にアイランドとして追加された他の層を有する2層基板を使用すれば十分であり得る。したがって、組み立てが容易になり得る。 According to some embodiments, it may be sufficient to use a two-layer substrate with another layer added as an island on top instead of a multilayer substrate. Therefore, the assembly can be facilitated.

そのようなパワー半導体モジュールはさらに、端子配列および冷却に関して、既存のパワーエレクトロニクス実装配置と互換性を有する。上述のように、状況によってはチップのフリッピングはパワー半導体モジュールにおいて有利になり得るが、チップまたはトランジスタをそれぞれフリップするための要件は示されていない。 Such power semiconductor modules are also compatible with existing power electronics packaging arrangements in terms of terminal arrangement and cooling. As mentioned above, chip flipping can be advantageous in power semiconductor modules in some circumstances, but no requirement is shown for flipping the chip or the transistor respectively.

ほとんどの実用的なパワーエレクトロニクスコンバータの接続形態において、スイッチは損失のほとんどを被らなければならない。既に最先端のSiCまたはGaNショットキーダイオードの場合、ダイオードにおける逆方向のリカバリー損失は大幅に減少され、その結果、損失の分布の不均衡が大きくなる。 In most practical power electronics converter topologies, the switch must incur most of the losses. In the case of already state-of-the-art SiC or GaN Schottky diodes, the reverse recovery losses in the diode are greatly reduced, resulting in a large loss distribution imbalance.

要約すると、上述のようなパワー半導体モジュールによって、多層基板から3D実装構造を用いて、良好な熱特性を有する低誘導パワーモジュールが可能になる。 In summary, the power semiconductor module as described above enables a low induction power module with good thermal properties using a 3D packaging structure from a multilayer substrate.

ある実施形態によると、第1の基板が冷却装置に接続され、そのため、同装置に熱接触する。本実施形態によると、パワー半導体モジュールの熱挙動を特に効果的に高め得る。詳細には、トランジスタまたはスイッチはそれぞれ第1の基板またはその基板金属被覆上に設けられているため、冷却効果は、強度の冷却を必要とするそのようなパワー半導体デバイスにとって特に効果的である。パワー半導体トランジスタとは対照的に、半導体ダイオード上の損失密度が小さいと、低い冷却能力で動作可能であり、ダイオードと冷却装置との間に他の層を設けることが不利益でなくなる。 According to one embodiment, the first substrate is connected to a cooling device and thus is in thermal contact with the device. According to this embodiment, the thermal behavior of the power semiconductor module can be enhanced particularly effectively. In particular, the transistors or switches are respectively provided on the first substrate or its substrate metallization, so that the cooling effect is particularly effective for such power semiconductor devices which require intense cooling. In contrast to power semiconductor transistors, the low loss density on the semiconductor diode allows it to operate with a low cooling capacity, without the disadvantage of providing another layer between the diode and the cooling device.

冷却装置に関して、後者は、たとえば従来のベースプレートであり得る。しかしながら、冷却装置が上述のような例に限定されないのは当然である。さらに、ベースプレートなどの冷却装置は、基板の底面側において設けられている金属被覆またはそのセラミック主要層にそれぞれ固定可能であるのに対し、当該技術で一般に知られているように、トランジスタは上側金属被覆に設けられる。当業者が上記の説明から明確に認識するように、基板が、たとえばメタリック板で形成されている場合、同じことが同様に当てはまり得る。 With regard to the cooling device, the latter can be, for example, a conventional base plate. However, it goes without saying that the cooling device is not limited to the example described above. Further, the cooling device such as the base plate can be fixed to the metal coating or the ceramic main layer provided on the bottom surface side of the substrate, respectively, while the transistor is not limited to the upper metal layer as generally known in the art. Provided on the coating. As the person skilled in the art will clearly appreciate from the above description, the same may likewise apply if the substrate is formed of, for example, a metallic plate.

別の実施形態によると、パワー半導体デバイスはPセルとNセルとのうちの少なくとも一方を形成する。したがって、本実施形態によると、PセルとNセルとのうちの少なくとも一方がパワー半導体モジュールに設けられる。PセルまたはNセルはそれ自体パワー半導体モジュールに基づいて電気デバイスを形成するための基本的な動作ブロックであり得るため、これには特に有利であり得る。いくつかの用途では、たとえば一方向のエネルギーの流れを有するDC/DCコンバータでは、PセルまたはNセルのみが必要であり、例示的に、完全なハーフブリッジモジュールの必要性はない。 According to another embodiment, the power semiconductor device forms at least one of a P cell and an N cell. Therefore, according to the present embodiment, at least one of the P cell and the N cell is provided in the power semiconductor module. This may be particularly advantageous as the P-cells or N-cells may themselves be the basic operating blocks for forming electrical devices based on power semiconductor modules. In some applications, for example, a DC/DC converter with unidirectional energy flow, only P or N cells are needed, and illustratively there is no need for a full half-bridge module.

したがって、特にパワー半導体デバイスがPセルとNセルとのうちの少なくとも一方を形成する場合、幅広い応用範囲が可能になり、本発明に係るパワー半導体モジュールを多くの用途で使用することができる。 Therefore, particularly when the power semiconductor device forms at least one of the P cell and the N cell, a wide range of applications are possible, and the power semiconductor module according to the present invention can be used in many applications.

別の実施形態によると、パワー半導体デバイスはPセルとNセルとの双方を形成する。Pセルのパワー半導体デバイスは導電性構造上に配置され、Nセルのパワー半導体デバイスは導電性構造上に設けられる。Pセルの導電性構造は、Nセルの導電性構造と分離されている。言い換えると、PセルとNセルとは、金属被覆などの異なる導電性構造を用いて配置されている。したがって、パワー半導体デバイスを担うために用いられるPセルとNセルとのそれぞれの導電性構造は、それぞれ異なるセルの導電性構造から分離されており、それぞれ異なるセルの構造自体は機械的接触を有していない。PセルとNセルとは接続されてハーフブリッジモジュールを形成可能であるため、間接的な電気的接点が存在し得る。しかしながら、構造自体は分離されているため、互いに電気的に絶縁され、空間的に分離されている。 According to another embodiment, the power semiconductor device forms both P-cells and N-cells. The P-cell power semiconductor device is disposed on the conductive structure, and the N-cell power semiconductor device is disposed on the conductive structure. The conductive structure of the P cell is separated from the conductive structure of the N cell. In other words, the P cell and the N cell are arranged by using different conductive structures such as metal coating. Therefore, the respective conductive structures of the P cell and the N cell used to carry the power semiconductor device are separated from the conductive structures of the different cells, and the structures of the different cells themselves have mechanical contact. I haven't. Since P cells and N cells can be connected to form a half bridge module, there may be indirect electrical contacts. However, since the structures themselves are separated, they are electrically isolated from each other and spatially separated.

Pセルのパワー半導体デバイスは少なくとも1つの基板上にまたは複数の基板上に配置することが可能である。Pセルの少なくとも1つの基板または複数の基板は、Nセルのパワー半導体デバイスを位置決めするために使用される少なくとも1つの基板または複数の基板から分離されている。PセルおよびNセルの基板は、これによって同様に形成し得る、または、互いに異なり得る。同様に、PセルおよびNセルの各々はトランジスタのための基板およびダイオードのための基板を含み得る、または以下で詳細に説明するように、トランジスタのための基板もしくはダイオードのための異なる支持体を設け得る。 The P-cell power semiconductor devices can be arranged on at least one substrate or on a plurality of substrates. At least one substrate or substrates of the P cell is separated from at least one substrate or substrates used to position the power semiconductor device of the N cell. The P-cell and N-cell substrates may thereby be similarly formed or may be different from each other. Similarly, each of the P-cells and N-cells may include a substrate for the transistor and a substrate for the diode, or a substrate for the transistor or a different support for the diode, as described in detail below. Can be provided.

PセルおよびNセルの分離を示す本実施形態によって、とりわけ容易にハーフブリッジモジュールを形成可能である。詳細には、ハーフブリッジモジュールを、PセルとNセルとの各々を並列に組み合わせることによって、コンバータなどのパワーエレクトロニクスのためのスイッチと逆平行ダイオードとの組合せによって形成可能である。 The present embodiment showing the separation of P cells and N cells makes it possible to form a half-bridge module particularly easily. In particular, a half-bridge module can be formed by a combination of a switch for power electronics such as a converter and an anti-parallel diode by combining each of the P and N cells in parallel.

この方法によると、整流路においてパッケージ外部の配線の必要性を減らすことによって、コンバータの実現において浮遊インダクタンスが大幅に減少する。 This method greatly reduces stray inductance in the implementation of the converter by reducing the need for wiring outside the package in the rectifier path.

上述のようなPセルとNセルとの分離の別の利点は、トランジスタまたはスイッチのそれぞれを常にそれぞれの第1の基板上に配置可能であるということであり、上述のように、パワー半導体モジュールの冷却、したがって熱挙動が改善される。 Another advantage of the separation of P-cells and N-cells as described above is that each of the transistors or switches can always be placed on their respective first substrate, and as mentioned above, the power semiconductor module. Cooling and thus the thermal behavior is improved.

別の利点としては、基板ごとに1つのゲート制御信号しか必要としない。これによって、簡単でよりフレキシブルな基板およびモジュール設計が可能になり、容易に基板を平行に並べることが可能になる。 Another advantage is that only one gate control signal is required per substrate. This allows for a simpler and more flexible board and module design, and facilitates parallel board alignment.

これによって、上述の利点は、モジュールの性能を損なうことなく実現可能である。
本発明によると、少なくとも第1の基板はダイレクトボンド銅基板(DBC基板)を基材としている。ダイレクトボンド銅基板は、たとえば通常アルミナから形成されるセラミックタイル、または他の上述の基板材料を主成分として構成され、片面または両面に銅シートが高温酸化プロセスによって接着されている。セラミックタイルは基板主要層として機能し、銅は基板金属被覆として機能する。銅をPCB技術を用いてエッチングして電気回路を形成可能である。そのような基板は、形成がとりわけ容易であり、さらに、モジュールの熱挙動について利点を有する。これとは別に、特にDBC基板は広い応用範囲およびモジュールの形成に関する設計の応用について利点を示している。詳細には、DBC基板を所望の適用範囲に容易に応用可能である。したがって、上述のようなパワー半導体モジュールをきわめて容易に形成および応用可能である。
Thereby, the above-mentioned advantages can be realized without impairing the performance of the module.
According to the invention, at least the first substrate is based on a direct bond copper substrate (DBC substrate). Direct-bond copper substrates are composed, for example, based on ceramic tiles, which are usually made of alumina, or other substrate materials mentioned above, with copper sheets adhered to one or both sides by a high temperature oxidation process. The ceramic tile acts as the substrate primary layer and the copper acts as the substrate metallization. Copper can be etched using PCB technology to form electrical circuits. Such substrates are particularly easy to form and also have advantages for the thermal behavior of the module. Apart from this, DBC substrates in particular show advantages for a wide range of applications and design applications for the formation of modules. In detail, the DBC substrate can be easily applied to a desired application range. Therefore, the power semiconductor module as described above can be formed and applied very easily.

2つのダイレクトボンド銅基板、すなわち、第1の基板および第2の基板は、相互に積層可能である。この意味で、第1の基板の隣に、ダイオードを担うための第2の基板が設けられ、第1の基板の上に位置している。この点に関して、第1および第2の基板は双方ともきわめて容易に形成可能であり、DBC基板に関して説明したような利点をもたらし得る。これら2つのダイレクトボンド銅基板によると、2つのセラミック基板または基板主要層をそれぞれ設けることが可能であり、3つのメタリック層または金属被覆層を、各基板上方に、基板間に、および基板下方にそれぞれ設けることが可能である。基板間のメタリック層は2つの副層によって形成可能であり、副層の各々は、積層された基板の上部または下部金属被覆から始まっている。 Two direct bond copper substrates, a first substrate and a second substrate, can be stacked on top of each other. In this sense, a second substrate for carrying a diode is provided next to the first substrate and is located on the first substrate. In this regard, both the first and second substrates are extremely easy to form and may provide the advantages as described for the DBC substrate. With these two direct bond copper substrates, it is possible to provide two ceramic substrates or substrate main layers, respectively, and three metallic layers or metallization layers above each substrate, between the substrates and below the substrate. It is possible to provide each. The metallic layer between the substrates can be formed by two sublayers, each of the sublayers starting from the top or bottom metallization of the laminated substrates.

下部金属被覆を、たとえばベースプレートに対して熱伝導性接続をもたらすために設けることができる。さらに、ベースプレートに対して容易に固定可能である。これによって、ダイオードを担うための上部DBC基板は、たとえば下部基板または第1の基板のそれぞれの上に設けられているアイランド形状のように、第1の基板と比較して小さな延在範囲を有し得る。これにより、空間要件が低くなり得、それぞれのパワー半導体デバイスの位置決めおよび接続が容易になり得る。たとえば、トランジスタを上部基板の隣に配置可能である。追加的なDBC層を、たとえば半田付け、焼結、またはろう付けによって接着可能である。したがって、上部DBC層がその上部側および下部側の双方に金属被覆を含むことは、有利であり得る。 A bottom metallization may be provided, for example to provide a thermally conductive connection to the base plate. Further, it can be easily fixed to the base plate. This allows the upper DBC substrate to carry the diode to have a smaller extent of extension than the first substrate, such as an island shape provided on each of the lower substrate or the first substrate. You can This may reduce space requirements and may facilitate positioning and connection of each power semiconductor device. For example, the transistor can be located next to the upper substrate. Additional DBC layers can be adhered, for example, by soldering, sintering, or brazing. Therefore, it may be advantageous for the top DBC layer to include a metallization on both its top and bottom sides.

本発明によると、第1の基板はトランジスタを担うためのダイレクトボンド銅基板であり、この第1の基板上に、ダイオードを担いまたは支持するためにプリント回路基板(PCB)の層が設けられる。同様に、これは上述のようなパワー半導体モジュールを形成するためのきわめて簡単な実施形態である。実際、PCB技術は深刻な問題を生じることなく、モジュールを形成するためのそれぞれの手順に統合可能である。PCB層も同様に設けることが可能なため、第1の基板と比較して小さな寸法を有し、同様に第1の基板上にアイランド状に形成可能である。追加的なPCB層を低温半田付けもしくは焼結によって接着可能である、または、特に導電性接着剤を用いて接着可能である。当該技術で一般に知られているように、PCB層はエポキシ材料から形成されているような非導電性基板を含み、その上に、銅構造などの導電性構造が位置し得る。金属被覆を非導電性基板の上面および下面上に形成することが可能である。上部支持体の金属被覆はチップを支持し、それらに電気的に接続する。下部の金属被覆は、たとえば第1の基板の上部金属被覆上でのろう付け、焼結、接着のために使用される。一般に、絶縁材料ではなくメタリック材料を特に熱的に接続することが容易になり得る。特にこの場合、導電性接着剤は有利になり得る。 According to the invention, the first substrate is a direct-bond copper substrate for carrying the transistors, on which a printed circuit board (PCB) layer is provided for carrying or supporting the diodes. Similarly, this is a very simple embodiment for forming a power semiconductor module as described above. In fact, PCB technology can be integrated into the respective procedures for forming modules without causing serious problems. Since the PCB layer can be provided in the same manner, it has a smaller size than the first substrate and can be similarly formed in an island shape on the first substrate. The additional PCB layers can be glued by low-temperature soldering or sintering or, in particular, with a conductive adhesive. As is generally known in the art, the PCB layer comprises a non-conductive substrate, such as formed from an epoxy material, upon which a conductive structure such as a copper structure may be located. Metallic coatings can be formed on the top and bottom surfaces of non-conductive substrates. The metallization of the upper support supports the chips and makes electrical connections to them. The lower metallization is used, for example, for brazing, sintering, gluing on the upper metallization of the first substrate. In general, it may be particularly easy to thermally connect metallic materials rather than insulating materials. Particularly in this case, a conductive adhesive may be advantageous.

本発明によると、上述のPCB層の代替として、第1の基板はトランジスタを担うためのダイレクトボンド銅基板であり、この第1の基板上に、ダイオードを担いまたは支持するためにホイルが設けられる。ホイルは、電気絶縁本体とダイオードを担うためにその上に設けられた導電性構造とを含む。ホイルは、たとえば半田付けまたは焼結によって接着可能である。同様に、ダイオードのための第2のキャリアをきわめて容易に形成可能であり、この形成は、深刻な問題を生じることなくプロセスに統合可能である。本実施形態に係るホイルは、ポリエステル、またはデュポン(DuPont)によってカプトン(Kapton)(登録商標)という名称で市販されているようなポリイミドなどの電気絶縁材料から形成されているプラスチック本体を含み得る。本体は、裏面金属被覆または底面側金属被覆によって下側基板に良好に固定するために、さらに、表面側金属被覆または上面側金属被覆によってダイオードを電気的に接続するために、上側および場合によっては底面側に、銅から形成されているような1つ以上の金属被覆を含み得る。 According to the invention, as an alternative to the above-mentioned PCB layer, the first substrate is a direct bond copper substrate for carrying the transistors, on which foil is provided for carrying or supporting the diodes. .. The foil includes an electrically insulating body and an electrically conductive structure provided thereon to carry the diode. The foils can be glued, for example by soldering or sintering. Similarly, a second carrier for the diode can be formed very easily and this formation can be integrated into the process without causing serious problems. The foil according to this embodiment may include a plastic body formed of polyester or an electrically insulating material such as polyimide as marketed by DuPont under the name Kapton®. The body is provided on the top and, in some cases, for good fixation to the lower substrate by means of the backside metallization or the bottomside metallization, and also for electrically connecting the diodes by the frontside or topside metallization. The bottom side may include one or more metal coatings, such as formed from copper.

別の実施形態によると、トランジスタをワイドバンドギャップ半導体を基材として形成する。特にワイドバンドギャップ半導体に関して、良好なスイッチング挙動を維持するために、浮遊インダクタンスを減らすべきである。したがって、上述のようなパワー半導体モジュールは、パワー半導体トランジスタに存在しているそのようなワイドバンドギャップ半導体にとって特に有利である。そのような半導体デバイスは、たとえば炭化ケイ素(SiC)または窒化ガリウム(GaN)系である。「ワイド」バンドギャップ半導体は少なくとも3eVのバンドギャップを有する材料を指すことが典型的であるが、これは一例であり、これに限定されるわけではない。そのようなバンドギャップは、通常用いられている半導体のバンドギャップ、たとえばシリコンのバンドギャップ(1.1eV)またはヒ化ガリウムのバンドギャップ(1.4eV)などよりも著しく大きい。 According to another embodiment, the transistor is formed on a wide bandgap semiconductor substrate. The stray inductance should be reduced to maintain good switching behavior, especially for wide bandgap semiconductors. Therefore, a power semiconductor module as described above is particularly advantageous for such wide bandgap semiconductors present in power semiconductor transistors. Such semiconductor devices are, for example, based on silicon carbide (SiC) or gallium nitride (GaN). A "wide" bandgap semiconductor typically refers to a material that has a bandgap of at least 3 eV, but this is an example and not a limitation. Such a bandgap is significantly larger than a commonly used semiconductor bandgap, such as that of silicon (1.1 eV) or gallium arsenide (1.4 eV).

別の実施形態によると、パワー半導体モジュールは、少なくとも1つのインターポーザを備える。インターポーザは、特に、たとえばモリブデンなどの、冷却機能を有するメタリックブロックで形成可能な冷却器である。インターポーザを設ける場合、それぞれのパワー半導体デバイスを担う基板は、インターポーザの複数の側に、したがって、例示的にインターポーザの下側および上側に配置可能であり、インターポーザはそれぞれの基板平面に対して垂直方向において2つの基板間に位置する。本実施形態に関して、特にトランジスタおよびダイオードを上述のように異なる平面に位置させることによって、上述の利点がインターポーザの使用によって著しく強化され得る。 According to another embodiment, the power semiconductor module comprises at least one interposer. The interposer is, in particular, a cooler that can be formed of a metallic block with a cooling function, for example molybdenum. If interposers are provided, the substrate carrying each power semiconductor device can be arranged on multiple sides of the interposer, and thus illustratively below and above the interposer, the interposer being oriented perpendicular to the respective substrate planes. Located between the two substrates at. With respect to this embodiment, the above-mentioned advantages may be significantly enhanced by the use of an interposer, in particular by locating the transistors and diodes in different planes as described above.

それとは別に、特に上述のようなP/Nセル分離を有するモジュールは、たとえば自動車用途などの、インターポーザを有するパッケージにきわめて有益である。なぜなら、P/Nセル分離によって、浮遊インダクタンスがインターポーザの厚さおよび素材に依存しなくなるからである。したがって、浮遊インダクタンスが減少するという上述の利点を、インターポーザと効果的に組み合わせることが可能であり、したがって、非常にフレキシブルで容易なモジュール設計には利点がある。 Apart from that, in particular modules with P/N cell isolation as described above are very useful for packages with interposers, eg in automotive applications. This is because the P/N cell separation makes the stray inductance independent of the thickness and material of the interposer. Therefore, the above-mentioned advantage of reduced stray inductance can be effectively combined with the interposer, and thus there is an advantage in a very flexible and easy module design.

さらに、基板がたとえばインターポーザの使用によって互いに離して設けられている場合、特にP/Nセル分離が設けられている上述のような実施形態、本実施形態は非常に有利であり得る。なぜなら、1つのゲート制御信号のみをインターポーザの下側に経由させればよいからである。したがって、モジュール設計を大幅に簡略化できる。 Furthermore, if the substrates are provided separated from each other, for example by the use of an interposer, an embodiment as described above, especially where P/N cell isolation is provided, this embodiment can be very advantageous. This is because only one gate control signal needs to be routed to the lower side of the interposer. Therefore, the module design can be greatly simplified.

本発明の主題の追加的な特徴、特性、および利点が、下位クレーム、図面、ならびに以下のそれぞれの図面および例の説明で開示され、それらは、本発明に係る半導体モジュールの実施形態および例を、例示的な態様で示す。 Additional features, characteristics and advantages of the subject matter of the invention are disclosed in the subclaims, the drawings and the following description of the respective drawings and examples, which show embodiments and examples of semiconductor modules according to the invention. , Shown in an exemplary manner.

本発明に係るパワー半導体モジュールによって形成可能なハーフブリッジモジュールの接続形態を示す図である。It is a figure which shows the connection form of the half bridge module which can be formed by the power semiconductor module which concerns on this invention. 本発明に係るパワー半導体モジュールによって形成可能なPセルの実施形態を示す図である。It is a figure which shows the embodiment of the P cell which can be formed by the power semiconductor module which concerns on this invention. 本発明に係るパワー半導体モジュールによって形成可能なNセルの実施形態を示す図である。It is a figure which shows the embodiment of the N cell which can be formed by the power semiconductor module which concerns on this invention. 本発明に係るパワー半導体モジュールによって形成可能なPセルの別の実施形態を示す図である。It is a figure which shows another embodiment of the P cell which can be formed by the power semiconductor module which concerns on this invention. 本発明に係るパワー半導体モジュールによって形成可能なNセルの別の実施形態を示す図である。It is a figure which shows another embodiment of the N cell which can be formed by the power semiconductor module which concerns on this invention. 本発明に係るパワー半導体モジュールによって形成可能なPセルの別の実施形態を示す図である。It is a figure which shows another embodiment of the P cell which can be formed by the power semiconductor module which concerns on this invention. 本発明に係るパワー半導体モジュールによって形成可能なNセルの別の実施形態を示す図である。It is a figure which shows another embodiment of the N cell which can be formed by the power semiconductor module which concerns on this invention. 本発明に係るパワー半導体モジュールによって形成可能なハーフブリッジの構成を示す図である。It is a figure which shows the structure of the half bridge which can be formed by the power semiconductor module which concerns on this invention.

図1に、本発明に係るパワー半導体モジュールによって実現可能な電子回路の接続形態の実施形態を示す。 FIG. 1 shows an embodiment of a connection form of an electronic circuit that can be realized by the power semiconductor module according to the present invention.

詳細に、それぞれ並列に組み合わせてまたは接続してハーフブリッジモジュール14を形成可能なPセル10およびNセル12を示す。Pセル10およびNセル12に関して、これらのセルはそれぞれ、DC+端子、すなわち正のDC接続部16およびDC−端子、すなわち負のDC接続部18、ならびにAC接続部20を含む。さらに、MOSFETまたはIGBTなどによって形成可能な、スイッチとして機能するトランジスタ22が提供される。加えて、ダイオード24が提供される。さらに、設けられているAC接続部20は、Pセル10において回路を電流源またはインダクタの正のリードに接続可能であり、Nセルにおいて回路を電流源またはインダクタの負のリードに接続可能である。 In detail, a P-cell 10 and an N-cell 12 are shown, each of which can be combined or connected in parallel to form a half-bridge module 14. With respect to P-cell 10 and N-cell 12, these cells each include a DC+ terminal, the positive DC connection 16 and a DC- terminal, the negative DC connection 18, and an AC connection 20. Further provided is a transistor 22 acting as a switch, which may be formed by a MOSFET or IGBT or the like. In addition, a diode 24 is provided. Furthermore, the provided AC connection 20 is capable of connecting the circuit to the positive lead of the current source or inductor in the P cell 10 and to the negative lead of the current source or inductor in the N cell. ..

上述のように、回路において低浮遊インダクタンスを設けることは、特にスイッチングの速いデバイスにとっては難題であり得る。これに関して、浮遊インダクタンスは、正のDC接続部16から負のDC接続部18までの電流路のループインダクタンスとして定義される。負荷電流の流れ方向によって、負荷電流は、図1から予想されるように、高電位側スイッチおよび低電位側ダイオードまたは高電位側ダイオードおよび低電位側スイッチを通過する。 As mentioned above, providing low stray inductance in a circuit can be a challenge, especially for fast switching devices. In this regard, stray inductance is defined as the loop inductance of the current path from the positive DC connection 16 to the negative DC connection 18. Depending on the direction of the load current flow, the load current passes through the high side switch and the low side diode or the high side diode and the low side switch as expected from FIG.

たとえば、Pセル10、Nセル12、またはハーフブリッジモジュール14などの回路において浮遊インダクタンスを減らすために、パワー半導体モジュールを以下で図示および説明するように形成可能である。 For example, to reduce stray inductance in circuits such as P-cell 10, N-cell 12, or half-bridge module 14, power semiconductor modules can be formed as illustrated and described below.

図2はPセル10の例を示し、図3はNセル12の例を示す。図2のPセル10および図3のNセル12は双方とも、並列に接続することによって、パワー半導体モジュールとしてハーフブリッジモジュール14を形成可能である。 2 shows an example of the P cell 10, and FIG. 3 shows an example of the N cell 12. Both the P cell 10 of FIG. 2 and the N cell 12 of FIG. 3 can be connected in parallel to form the half bridge module 14 as a power semiconductor module.

詳細には、図2のPセル10は2つのパワー半導体デバイスを提供する。そのうちの1つはトランジスタ22またはスイッチであり、もう1つはダイオード24である。トランジスタ22は、DBC基板として形成された基板26上に設けられている。基板26は、上部金属被覆30および下部金属被覆32を担う基板主要層28を含む。下部金属被覆32はベースプレートに接続可能であるのに対し、上部金属被覆30は、トランジスタ22および正のDC接続部16を担い、これらに接触する。 In particular, the P-cell 10 of Figure 2 provides two power semiconductor devices. One of them is a transistor 22 or switch and the other is a diode 24. The transistor 22 is provided on a substrate 26 formed as a DBC substrate. Substrate 26 includes a substrate major layer 28 bearing an upper metallization 30 and a lower metallization 32. The bottom metallization 32 is connectable to the base plate, while the top metallization 30 carries and contacts the transistor 22 and the positive DC connection 16.

基板26上に、第2の基板である別の基板34が設けられている。この基板もDBC基板である。基板34は、基板26と比較して小さな寸法を有して形成されており、そのため、下部基板26上のアイランドと呼ぶこともできる。基板34は、基板主要層36および金属被覆38を設ける。上部基板34またはその基板金属被覆38はそれぞれ、ダイオード24ならびにAC接続部20および負のDC接続部18を担う。金属被覆38は、ボンドワイヤ40によってトランジスタ22に接続されている。ダイオード24は、ボンドワイヤ40によって負のDC接続部18に接続されている。 Another substrate 34, which is a second substrate, is provided on the substrate 26. This substrate is also a DBC substrate. The substrate 34 is formed to have a size smaller than that of the substrate 26, and therefore can also be referred to as an island on the lower substrate 26. The substrate 34 is provided with a substrate main layer 36 and a metallization 38. The top substrate 34 or its substrate metallization 38 carries the diode 24 as well as the AC connection 20 and the negative DC connection 18, respectively. The metallization 38 is connected to the transistor 22 by a bond wire 40. The diode 24 is connected to the negative DC connection 18 by a bond wire 40.

図3に示すNセル12がそれぞれ構築される。以下でそれらの相違点が説明される。特に、図3から明らかなように、Nセル12を形成するために、トランジスタ22がフリップチップ技術によって位置決めされており、さらに、ダイオード24が正のDC接続部16ならびにAC接続部20にそれぞれ接続されている。トランジスタ22は、負のDC接続部18も担う金属被覆30上に設けられている。 Each N cell 12 shown in FIG. 3 is constructed. The differences will be explained below. In particular, as is apparent from FIG. 3, the transistor 22 is positioned by flip-chip technology to form the N-cell 12, and the diode 24 is connected to the positive DC connection 16 and the AC connection 20, respectively. Has been done. The transistor 22 is provided on the metallization 30 which also carries the negative DC connection 18.

図2および図3の実施形態によると、Nセル12内でトランジスタ22をフリップすることによって、同じ基板、特に同じ下部基板26を使用可能である。これにより、基板26が再利用されるため、製造方法が簡単になる。 According to the embodiment of FIGS. 2 and 3, by flipping the transistor 22 in the N-cell 12, the same substrate, in particular the same lower substrate 26, can be used. This allows the substrate 26 to be reused, which simplifies the manufacturing method.

この構成では、ダイオード24のみを、冷却効率が低い追加的なアイランド上に設けることが可能である。トランジスタ22またはスイッチはそれぞれ、下部基板26上に直接配置することによって、やはりきわめて効率的に冷却される。整流路が完全に紙面に収容されているため、浮遊インダクタンスはきわめて低い。 In this configuration, only the diode 24 can be provided on the additional island, which has a low cooling efficiency. The transistors 22 or switches, respectively, are also cooled very efficiently by being placed directly on the lower substrate 26. Stray inductance is extremely low because the rectifying path is completely contained in the paper.

一般に、トランジスタ22およびダイオード24は1つの垂直面内に配置されるため、基板が水平面に位置している場合のみ、整流路は1つの垂直面において延在可能である。 In general, the transistor 22 and the diode 24 are arranged in one vertical plane, so that the rectifying path can extend in one vertical plane only when the substrate is located in the horizontal plane.

したがって、図2および図3に係る実施形態は、半導体スイッチ22が常に中間層、すなわち金属層30上に位置決めされ、パワー半導体ダイオード24が常に上部層、すなわち金属被覆38上に位置決めされているPセル10またはNセル12を実現する3層DBC上のチップ配置を示す。提示された配置により、浮遊インダクタンスがきわめて低くなり、耐熱性が良好になる。 Therefore, in the embodiment according to FIGS. 2 and 3, the semiconductor switch 22 is always positioned on the intermediate layer, ie the metal layer 30, and the power semiconductor diode 24 is always positioned on the upper layer, ie the metallization 38. 3 shows a chip layout on a three-layer DBC that realizes the cell 10 or the N cell 12. The proposed arrangement has very low stray inductance and good heat resistance.

加えて、図2および図3のセルに関して、基板26の平面42に平行に位置する第1の平面44にパワー半導体トランジスタ22を設け、パワー半導体ダイオード24を第2の平面46に設けることが理解され、第1の平面44に対して垂直方向において、第1の平面44は基板26と第2の平面46との間で位置決めされ、第1の平面44に対して垂直方向において、第1の平面44は、第2の平面46から間隔をおいて配置されている。言い換えると、トランジスタ22は、第1の平面44および第2の平面46が水平面に配置されている場合、垂直方向にダイオード24から間隔をおいて設けられている。これにより、浮遊インダクタンスが著しく減少する。 In addition, with respect to the cells of FIGS. 2 and 3, it will be appreciated that the power semiconductor transistor 22 is provided in a first plane 44, which is located parallel to the plane 42 of the substrate 26, and the power semiconductor diode 24 is provided in a second plane 46. The first plane 44 is positioned between the substrate 26 and the second plane 46 in a direction perpendicular to the first plane 44, and the first plane 44 is positioned in a direction perpendicular to the first plane 44. The flat surface 44 is spaced apart from the second flat surface 46. In other words, the transistor 22 is vertically spaced from the diode 24 when the first plane 44 and the second plane 46 are arranged in a horizontal plane. This significantly reduces stray inductance.

図4はPセル10の別の実施形態を示し、図5はNセル12の別の実施形態を示す。同様に、これらのセルを並列に組み合わせてハーフブリッジモジュール14を形成することが可能である。一般に、同じ参照番号は図2および図3の構成要素と同じ構成要素を示す。 4 shows another embodiment of the P cell 10 and FIG. 5 shows another embodiment of the N cell 12. Similarly, these cells can be combined in parallel to form the half-bridge module 14. In general, the same reference numbers indicate the same components as those of FIGS. 2 and 3.

同様に、図4および図5によると、Nセルのトランジスタ22(図5)がフリップされるため、同じ基板26を使用可能である。AC接続部20が金属被覆30の一部に設けられていることが、さらに理解できる。これらのデバイスは、図4および図5からそれぞれ明瞭に分かるように、それぞれ相互接続されている。 Similarly, according to FIGS. 4 and 5, the same substrate 26 can be used because the N-cell transistor 22 (FIG. 5) is flipped. It can be further appreciated that the AC connection 20 is provided on a portion of the metallization 30. These devices are each interconnected, as can be clearly seen from FIGS. 4 and 5, respectively.

図6はPセル10の別の実施形態を示し、図7はNセル12の別の実施形態を示す。同様に、これらのセルも、並列に組み合わせてハーフブリッジモジュール14を形成可能である。 6 shows another embodiment of the P cell 10 and FIG. 7 shows another embodiment of the N cell 12. Similarly, these cells can also be combined in parallel to form the half-bridge module 14.

この点に関して、Pセル10およびNセル12を代替的に実現したものを示す。図6および図7によると、Pセル10およびNセル12のために異なる基板26を使用する。したがって、Pセル10とNセル12とは分離可能である。このように分離が実現されるため、図2〜図5に示す実施形態と実質的に同様に、浮遊インダクタンスが低くなる。同時に、トランジスタ22のフリップチップが必要でなくなる。 In this regard, alternative implementations of P-cell 10 and N-cell 12 are shown. According to FIGS. 6 and 7, different substrates 26 are used for the P cell 10 and the N cell 12. Therefore, the P cell 10 and the N cell 12 can be separated. Because of this isolation, the stray inductance is reduced, substantially similar to the embodiments shown in FIGS. At the same time, the flip chip of transistor 22 is not needed.

図8は、Pセル10およびNセル12を含む完全なハーフブリッジモジュール14の例を示す。各セルは、6つのMOSFETおよび3つのダイオードを担う。各チップは、5mm×5mmの占有面積を有する。基板26は、パターニングされた上側を有するDBC基板として実現される。DC+上の全ての対象物は第1のシェーディング48で示され、AC上の全ての対象物は第2のシェーディング50で示され、DC−上の全ての対象物は第3のシェーディング52で示される。DC端子は、基板のインダクタンスよりも大幅に低いインダクタンスを有するように実現されている。 FIG. 8 shows an example of a complete half-bridge module 14 including P-cell 10 and N-cell 12. Each cell carries 6 MOSFETs and 3 diodes. Each chip has an occupied area of 5 mm×5 mm. Substrate 26 is implemented as a DBC substrate having a patterned top side. All objects on DC+ are indicated by the first shading 48, all objects on AC are indicated by the second shading 50, and all objects on DC- are indicated by the third shading 52. Be done. The DC terminal is realized to have an inductance that is significantly lower than the inductance of the substrate.

詳細には、図8は、提案された、P/Nセル分離を有する2.5Dパワーモジュールの実現を示し、Pセル10を右手側に示し、Nセル12を左手側に示す。3D Finite Element(FEM)シミュレーションを使用したパワーモジュールのための等価回路モデルを構築可能なソフトウェアANSYS Q3D Extractorを用いてシミュレートされた浮遊インダクタンスは、約1.3nHである。 In particular, FIG. 8 shows the proposed implementation of a 2.5D power module with P/N cell isolation, with P cell 10 shown on the right hand side and N cell 12 on the left hand side. The stray inductance simulated with the software ANSYS Q3D Extractor, which can build an equivalent circuit model for a power module using 3D Finite Element (FEM) simulation, is about 1.3 nH.

上述のような本発明に係るパワー半導体モジュールの異なる実施形態に関して、以下のことを指摘し得る。従来のハーフブリッジモジュール14は、Pセル10およびNセル12を並列に接続することによって形成可能である。対応する基板26は、共通のベースプレートを有するように、同じ冷却器上に配置可能である。占有面積を減らすために、2つの基板26をインターポーザ冷却器の2つの側に配置することも可能である。 Regarding the different embodiments of the power semiconductor module according to the present invention as described above, the following can be pointed out. The conventional half bridge module 14 can be formed by connecting the P cell 10 and the N cell 12 in parallel. Corresponding substrates 26 can be placed on the same cooler so that they have a common base plate. It is also possible to place two substrates 26 on two sides of the interposer cooler in order to reduce the footprint.

スイッチまたはトランジスタ22の上面はそれぞれ容易にアクセス可能であるため、上面の電気接続を従来の手段で容易に確立可能である。より具体的に、上面接点は、たとえば従来のワイヤボンド40を使用して実現可能である。 The upper surface of each switch or transistor 22 is easily accessible, so that the electrical connection of the upper surface can be easily established by conventional means. More specifically, the top contact can be achieved using, for example, a conventional wire bond 40.

一般に、それぞれの実施形態とは無関係に、上面接点のためのワイヤボンド40が銅の可撓性シートを使用したプレーナボンドに取って代わられる場合、浮遊インダクタンスの低い値までもが実現可能である。 In general, even independent of the respective embodiments, even low values of stray inductance are achievable if the wire bond 40 for the top contact is replaced by a planar bond using a flexible sheet of copper. ..

DC+およびDC−端子はパワーモジュールの同じ側に設けられているため、外部端子を追加的な低い浮遊インダクタンスを用いて実現可能である。 Since the DC+ and DC- terminals are located on the same side of the power module, external terminals can be realized with additional low stray inductance.

基板26の特性によって機械的安定性および信頼性は大変良好なため、基板26をダイレクトボンド銅基板として形成可能である。 Due to the characteristics of the substrate 26, the mechanical stability and reliability are very good, and thus the substrate 26 can be formed as a direct bond copper substrate.

本発明は図面および上述の説明において詳細に図示され記述されているが、このような図示および記述は制限的なものではなく、説明的または例示的なものであると考えるべきである。つまり、本発明は開示された実施形態に制限されない。図面、開示、および添付の請求項の検討から、開示された実施形態の他の変形例を、請求項に記載の本発明を実施する際に当業者が理解し、行なうことが可能になる。請求項において、「備える、含む」という語は他の構成要素またはステップを除外せず、単数は複数を除外しない。特定の手段が相互に異なる従属請求項に列挙されているという単なる事実は、これらの手段の組み合わせを効果的に使用できないことを示してはいない。請求項におけるいずれの参照符号も、本発明の範囲を制限するものとして解釈されるべきではない。 While the invention has been illustrated and described in detail in the drawings and foregoing description, such illustration and description are to be considered illustrative or exemplary and not restrictive. That is, the invention is not limited to the disclosed embodiments. From studying the drawings, the disclosure, and the appended claims, other modifications of the disclosed embodiments can be understood and effected by those skilled in the art in practicing the claimed invention. In the claims, the word "comprising" does not exclude other elements or steps, and the singular does not exclude the plural. The mere fact that certain measures are recited in mutually different dependent claims does not indicate that a combination of these measures cannot be used to advantage. Any reference signs in the claims should not be construed as limiting the scope of the invention.

10 Pセル、12 Nセル、14 ハーフブリッジモジュール、16 正のDC接続部、18 負のDC接続部、20 AC接続部、22 トランジスタ、24 ダイオード、26 第1の基板、28 主要層、30 金属被覆、32 金属被覆、34 第2の基板、36 主要層、38 金属被覆、40 ボンドワイヤ、42 基板平面、44 第1の平面、46 第2の平面、48 第1の電位に関する第1のシェーディング、50 第2の電位に関する第2のシェーディング、52 第3の電位に関する第3のシェーディング。 10 P cell, 12 N cell, 14 half bridge module, 16 positive DC connection, 18 negative DC connection, 20 AC connection, 22 transistor, 24 diode, 26 first substrate, 28 main layer, 30 metal Coating, 32 metallization, 34 second substrate, 36 major layer, 38 metallization, 40 bond wire, 42 substrate plane, 44 first plane, 46 second plane, 48 first shading with respect to first potential , 50 second shading for a second potential, 52 third shading for a third potential.

Claims (7)

  1. 少なくとも2つのパワー半導体デバイスを備えるパワー半導体モジュールであって、
    前記少なくとも2つのパワー半導体デバイスは少なくとも1つのパワー半導体トランジスタ(22)および少なくとも1つのパワー半導体ダイオード(24)を含み、少なくとも第1の基板(26)が第1の平面(44)において前記パワー半導体トランジスタ(22)を担うために設けられており、前記第1の平面は前記第1の基板(26)の平面(42)に対して平行であり、
    前記パワー半導体ダイオード(24)は第2の平面(46)に設けられ、前記第1の平面(44)は、前記第1の平面(44)に対して垂直方向において、前記第1の基板(26)と前記第2の平面(46)との間に位置しており、
    前記第1の平面(44)は、前記第1の平面(44)に対して垂直方向において、前記第2の平面(46)から間隔をおいて配置されており、
    前記第1の基板(26)はダイレクトボンド銅基板を基材とし、かつ前記第1の基板(26)は前記トランジスタ(22)を担うためのダイレクトボンド銅基板であり、前記第1の基板(26)上に、プリント回路基板(PCB)の層が前記ダイオード(24)を担うために設けられている、パワー半導体モジュール。
    A power semiconductor module comprising at least two power semiconductor devices,
    The at least two power semiconductor devices include at least one power semiconductor transistor (22) and at least one power semiconductor diode (24), at least a first substrate (26) at the first plane (44). Provided for carrying a transistor (22), the first plane being parallel to the plane (42) of the first substrate (26),
    The power semiconductor diode (24) is provided on a second plane (46), and the first plane (44) is perpendicular to the first plane (44) in the first substrate (44). 26) and the second plane (46),
    The first plane (44) is spaced from the second plane (46) in a direction perpendicular to the first plane (44),
    The first substrate (26) is a direct bond copper substrate as a base material, and the first substrate (26) is a direct bond copper substrate for carrying the transistor (22). 26) A power semiconductor module, on which a layer of printed circuit board (PCB) is provided to carry the diode (24).
  2. 少なくとも2つのパワー半導体デバイスを備えるパワー半導体モジュールであって、
    前記少なくとも2つのパワー半導体デバイスは少なくとも1つのパワー半導体トランジスタ(22)および少なくとも1つのパワー半導体ダイオード(24)を含み、少なくとも第1の基板(26)が第1の平面(44)において前記パワー半導体トランジスタ(22)を担うために設けられており、前記第1の平面は前記第1の基板(26)の平面(42)に対して平行であり、
    前記パワー半導体ダイオード(24)は第2の平面(46)に設けられ、前記第1の平面(44)は、前記第1の平面(44)に対して垂直方向において、前記第1の基板(26)と前記第2の平面(46)との間に位置しており、
    前記第1の平面(44)は、前記第1の平面(44)に対して垂直方向において、前記第2の平面(46)から間隔をおいて配置されており、
    前記第1の基板(26)はダイレクトボンド銅基板を基材とし、かつ前記第1の基板(26)は前記トランジスタ(22)を担うためのダイレクトボンド銅基板であり、前記第1の基板(26)上に、前記ダイオード(24)を担うためにホイルが設けられており、前記ホイルは、前記ダイオード(24)を担うために電気絶縁本体と当該電気絶縁本体上に設けられた導電性構造とを含む、パワー半導体モジュール。
    A power semiconductor module comprising at least two power semiconductor devices,
    The at least two power semiconductor devices include at least one power semiconductor transistor (22) and at least one power semiconductor diode (24), at least a first substrate (26) at the first plane (44). Provided for carrying a transistor (22), the first plane being parallel to the plane (42) of the first substrate (26),
    The power semiconductor diode (24) is provided on a second plane (46), and the first plane (44) is perpendicular to the first plane (44) in the first substrate (44). 26) and the second plane (46),
    The first plane (44) is spaced from the second plane (46) in a direction perpendicular to the first plane (44),
    The first substrate (26) is a direct bond copper substrate as a base material, and the first substrate (26) is a direct bond copper substrate for carrying the transistor (22). 26) on which a foil is provided to carry the diode (24), the foil comprising an electrically insulating body for carrying the diode (24) and a conductive structure provided on the electrically insulating body. And a power semiconductor module including.
  3. 前記第1の基板(26)は冷却装置に接続されている、請求項1または2に記載のパワー半導体モジュール。 The power semiconductor module according to claim 1 or 2, wherein the first substrate (26) is connected to a cooling device.
  4. 前記パワー半導体デバイスはPセル(10)とNセル(12)とのうちの少なくとも一方を形成する、請求項1〜3のいずれか1項に記載のパワー半導体モジュール。 The power semiconductor module according to any one of claims 1 to 3, wherein the power semiconductor device forms at least one of a P cell (10) and an N cell (12).
  5. 前記パワー半導体デバイスはPセルとNセルとの双方を形成し、前記Pセルのパワー半導体デバイスは導電性構造上に配置されており、前記Nセルのパワー半導体デバイスは導電性構造上に設けられており、前記Pセルの前記導電性構造は前記Nセルの前記導電性構造から間隔をおいて配置されている、請求項4に記載のパワー半導体モジュール。 The power semiconductor device forms both a P cell and an N cell, the power semiconductor device of the P cell is disposed on a conductive structure, and the power semiconductor device of the N cell is disposed on a conductive structure. 5. The power semiconductor module according to claim 4, wherein the conductive structure of the P cell is spaced from the conductive structure of the N cell.
  6. 前記トランジスタ(22)はワイドバンドギャップ半導体を基材として形成されている、請求項1〜5のいずれか1項に記載のパワー半導体モジュール。 The power semiconductor module according to claim 1, wherein the transistor (22) is formed of a wide band gap semiconductor as a base material.
  7. 前記パワー半導体モジュールは少なくとも1つのインターポーザを備える、請求項1〜6のいずれか1項に記載のパワー半導体モジュール。 The power semiconductor module according to claim 1, wherein the power semiconductor module comprises at least one interposer.
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