JPS63228739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63228739A JPS63228739A JP63047344A JP4734488A JPS63228739A JP S63228739 A JPS63228739 A JP S63228739A JP 63047344 A JP63047344 A JP 63047344A JP 4734488 A JP4734488 A JP 4734488A JP S63228739 A JPS63228739 A JP S63228739A
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Classifications
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
-
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- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、シリコン基板表面に局部的に酸化防止マスク
を設け、次いでおこなう酸化処理により上記基板の酸化
防止マスクで被覆されていない部分にフィールド酸化層
を分離に必要な厚さと後続の処理工程において損失する
厚さを補償するのに要する追加の厚さとを加えた厚さに
等しい初期の厚さに形成する半導体装置の製造方法に間
する。
を設け、次いでおこなう酸化処理により上記基板の酸化
防止マスクで被覆されていない部分にフィールド酸化層
を分離に必要な厚さと後続の処理工程において損失する
厚さを補償するのに要する追加の厚さとを加えた厚さに
等しい初期の厚さに形成する半導体装置の製造方法に間
する。
このようにして、該シリコン基板の表面にフィールド酸
化領域を設ける。これらの領域は、特に１半導体集積回
路におけるＭＯＳトランジスタ相互間分離に適する。も
ちろん、ある分離厚であることが望ましい。このような
望ましい分離厚を実現することができるようにするため
には、半導体集積回路−Ａ置の製造に要する多数の処理
工程において生ずる厚さ損失を考慮しなければならない
。従ってより大きな初期の厚さを選択しなければならな
い。該フィールド酸化層の厚さ損失はエツチング処理工
程のなかでもとくにフィールド酸化層が全く他の層で保
護されていないような場合、たとえば酸化処理工程中に
酸化された酸化防止マスクの上部７５をエツチング除去
する工程において生ずる。また、ゲート電極及びゲート
酸化層のエツチング処理工程中においても同様である。
化領域を設ける。これらの領域は、特に１半導体集積回
路におけるＭＯＳトランジスタ相互間分離に適する。も
ちろん、ある分離厚であることが望ましい。このような
望ましい分離厚を実現することができるようにするため
には、半導体集積回路−Ａ置の製造に要する多数の処理
工程において生ずる厚さ損失を考慮しなければならない
。従ってより大きな初期の厚さを選択しなければならな
い。該フィールド酸化層の厚さ損失はエツチング処理工
程のなかでもとくにフィールド酸化層が全く他の層で保
護されていないような場合、たとえば酸化処理工程中に
酸化された酸化防止マスクの上部７５をエツチング除去
する工程において生ずる。また、ゲート電極及びゲート
酸化層のエツチング処理工程中においても同様である。
特開昭５６−９３３４４には、該基板に局部的にシリコ
ン・オキシナイトライドからなる酸化防止マスクを設け
るような類似の方法が開示されている。１０００°Ｃ以
−りの温度でおこなわれる酸化処理中にフィールド酸化
層が形成される。この際、該酸化防止マスク層の表面も
また酸化される。該酸化処理後、該酸化マスクはフッ化
水素（ＨＦ）溶液中で除去され、該フィールド酸化層も
同時にその厚さの一部を失う。
ン・オキシナイトライドからなる酸化防止マスクを設け
るような類似の方法が開示されている。１０００°Ｃ以
−りの温度でおこなわれる酸化処理中にフィールド酸化
層が形成される。この際、該酸化防止マスク層の表面も
また酸化される。該酸化処理後、該酸化マスクはフッ化
水素（ＨＦ）溶液中で除去され、該フィールド酸化層も
同時にその厚さの一部を失う。
フッ化水素溶液を用いる既知の方法による酸化防止マス
クのウェット・エツチング（ｗｅｔ ｅｔｃｈｉｎｇ）
除去の工程では、形成された該フィールド酸化層の酸化
防止マスクに隣接する酸化シリコンの縁の近傍において
猛烈にエツチングされることが見い出された。即ち、該
縁は該酸化防止マスクが除去される以前は凸状であった
が、該酸化防止マスクが除去された後は凹状となる。該
フィールド酸化層の厚さがさらに後続の処理工程おける
エツチングによって減少すれば、該縁の近傍において該
フィールド酸化層は容認できない程薄くなるであろう。
クのウェット・エツチング（ｗｅｔ ｅｔｃｈｉｎｇ）
除去の工程では、形成された該フィールド酸化層の酸化
防止マスクに隣接する酸化シリコンの縁の近傍において
猛烈にエツチングされることが見い出された。即ち、該
縁は該酸化防止マスクが除去される以前は凸状であった
が、該酸化防止マスクが除去された後は凹状となる。該
フィールド酸化層の厚さがさらに後続の処理工程おける
エツチングによって減少すれば、該縁の近傍において該
フィールド酸化層は容認できない程薄くなるであろう。
例えば、フィールド酸化層が６５０ｎａ＋の厚さに形成
された場合、酸化防止マスク除去の間に該縁近傍におい
て損失するシリコンの量（該酸化防止マスクの該縁から
略３００ｒｕ＋＋の距離にわたる領域）は、該縁からか
なり離れた領域に於けるより多く、厚さ約２００ｎｍ程
余分に損失する。後続の工程において、このような量が
フィールド酸化層からエツチング除去されると、厚さ５
００ｎｏ＋の分離領域が残されることとなり、該縁の近
傍の該フィールド酸化層の厚さは上記略３００ｎ＋ｍの
距離にわたり約２５０ｎｎ＋だけとなることになる。こ
のことは、特にサブミクロンの大きさの半導体集積回路
には望ましくないかなりの空間の損失をすることになる
０例えば、この様に薄いフィールド酸化層上には配線を
施すことが出来ないので空間の損失となる。
された場合、酸化防止マスク除去の間に該縁近傍におい
て損失するシリコンの量（該酸化防止マスクの該縁から
略３００ｒｕ＋＋の距離にわたる領域）は、該縁からか
なり離れた領域に於けるより多く、厚さ約２００ｎｍ程
余分に損失する。後続の工程において、このような量が
フィールド酸化層からエツチング除去されると、厚さ５
００ｎｏ＋の分離領域が残されることとなり、該縁の近
傍の該フィールド酸化層の厚さは上記略３００ｎ＋ｍの
距離にわたり約２５０ｎｎ＋だけとなることになる。こ
のことは、特にサブミクロンの大きさの半導体集積回路
には望ましくないかなりの空間の損失をすることになる
０例えば、この様に薄いフィールド酸化層上には配線を
施すことが出来ないので空間の損失となる。
本発明は前記の方法を改良することを目的とするもので
、所定所望の初期の厚さを有するフィールド酸化層を得
ることができ、フッ化水素の水溶液のようなエツチング
溶液によって縁の近傍が該縁よりかなり離れた領域に於
けるより一層猛烈にエツチングされることがないような
方法を目的とする。従って、本発明によれば、フィール
ド酸化層をフッ化水素の水溶液により均一にエツチング
することが出来る。この結果、該フィールド酸化層の一
部分における加速されたエツチングを抑制することがで
きる。
、所定所望の初期の厚さを有するフィールド酸化層を得
ることができ、フッ化水素の水溶液のようなエツチング
溶液によって縁の近傍が該縁よりかなり離れた領域に於
けるより一層猛烈にエツチングされることがないような
方法を目的とする。従って、本発明によれば、フィール
ド酸化層をフッ化水素の水溶液により均一にエツチング
することが出来る。この結果、該フィールド酸化層の一
部分における加速されたエツチングを抑制することがで
きる。
本発明によれば、上記目的を達成するために、まず第一
にフィールド酸化層を前記初期の厚さを越える厚さに杉
成し、次いで該フィールド酸化層が前記初期の厚さに達
するまで、リアクティブ・イオンによるプラズマ中で該
基板をエツチングして、前記初期の厚さを有する該フィ
ールド酸化Ｊｉ３を実現する。
にフィールド酸化層を前記初期の厚さを越える厚さに杉
成し、次いで該フィールド酸化層が前記初期の厚さに達
するまで、リアクティブ・イオンによるプラズマ中で該
基板をエツチングして、前記初期の厚さを有する該フィ
ールド酸化Ｊｉ３を実現する。
本発明は、該フィールド酸化層の一上記不均−なエツチ
ングが酸化処理中に該酸化層の縁の近傍に形成されるス
トレス（ｓｔｒｅｓｓｅｓ）に起因し生ずる事実を見い
だしたことに基づくものである。これらのストレスが存
在するフィールド酸化層の部分は、このようなストレス
が存在しない部分よりもエツチング溶液中でかなり速い
速度でエツチングされる。ここでさらに、本発明はこの
ようなストレスが存在する酸化層は、リアクティブ・イ
オンによるプラズマ中では、このようなストレスが存在
しない酸化層と同じ速度でエツチングされる事実を見い
だしたことに基づくものである。
ングが酸化処理中に該酸化層の縁の近傍に形成されるス
トレス（ｓｔｒｅｓｓｅｓ）に起因し生ずる事実を見い
だしたことに基づくものである。これらのストレスが存
在するフィールド酸化層の部分は、このようなストレス
が存在しない部分よりもエツチング溶液中でかなり速い
速度でエツチングされる。ここでさらに、本発明はこの
ようなストレスが存在する酸化層は、リアクティブ・イ
オンによるプラズマ中では、このようなストレスが存在
しない酸化層と同じ速度でエツチングされる事実を見い
だしたことに基づくものである。
本発明による方法では、所定の初期の厚さのフィールド
酸化層を得ることができ、該フィールド酸化層はフッ化
水泰の水ｉ￥ｆ液中で均一にエツチングされろ。
酸化層を得ることができ、該フィールド酸化層はフッ化
水泰の水ｉ￥ｆ液中で均一にエツチングされろ。
該フィールド酸化層の縁の近傍の前記ストレスは表面に
のみ存在する事実を見いだしたことは驚くべきことであ
る。該フィール（酸化層が追加の厚さを有して形成され
る場合、及び該追加の厚さがその後リアクティブ・イオ
ンによるプラズマ中で再びエツチング除去される場合、
前記ストレスが発生するフィールド酸化層の部分を取く
ことができるので、該フィールド酸化層領域の形状に悪
影響は及ばない。このようにして該フィールド酸化層を
前記初期の厚さに減少させる場合には、該フィールド酸
化層は後続のエツチング溶液中で均一にエツチングされ
ることが見いだされた。
のみ存在する事実を見いだしたことは驚くべきことであ
る。該フィール（酸化層が追加の厚さを有して形成され
る場合、及び該追加の厚さがその後リアクティブ・イオ
ンによるプラズマ中で再びエツチング除去される場合、
前記ストレスが発生するフィールド酸化層の部分を取く
ことができるので、該フィールド酸化層領域の形状に悪
影響は及ばない。このようにして該フィールド酸化層を
前記初期の厚さに減少させる場合には、該フィールド酸
化層は後続のエツチング溶液中で均一にエツチングされ
ることが見いだされた。
フィールド酸化層が前記初期の厚さより少なくとも１ｏ
ｏｎ耐ヴく形成されるならば、リアクティブ・イオンを
用いて該追加の厚さが取り除かれた後は、エツチング溶
液による不均一エツチングは約ｔｏｏ。
ｏｎ耐ヴく形成されるならば、リアクティブ・イオンを
用いて該追加の厚さが取り除かれた後は、エツチング溶
液による不均一エツチングは約ｔｏｏ。
ｎｍまでの初期の厚さを有するフィールド酸化層ではも
はや生じないことを見いだした。実際問題として、これ
らの場合の前記追加の厚さが２５０ｎｍを越える必要は
ないことを見いだした。
はや生じないことを見いだした。実際問題として、これ
らの場合の前記追加の厚さが２５０ｎｍを越える必要は
ないことを見いだした。
本発明をより詳細に以下実施例に基づき図面を参照して
説明する。
説明する。
図面において第１図及至第９図は、本発明による方法を
用いる半導体装置の製造方法を、いくつかの工程順に示
した該略断面図である。
用いる半導体装置の製造方法を、いくつかの工程順に示
した該略断面図である。
第１Ｏ図及至第１２図は、第２．３及び５図中Ａ、
Ｂ及びＣの環で示す部分のそれぞれ本発明による方法を
用いない場合即ち従来例を示す拡大図、第１６Ｖ及至第
１８図は、第２．３及び５図中Ａ、 Ｂ及びＣの環で
示す部分のそれぞれ本発明による方法を用いた場合を示
す拡大図、 第１６Ｖ及至第１８図は、第２．３及び５図中Ａ、
Ｂ及びＣの環で示す部分のそれぞれ本発明による方法を
用いた好ましい実施例を示す拡大図である。
Ｂ及びＣの環で示す部分のそれぞれ本発明による方法を
用いない場合即ち従来例を示す拡大図、第１６Ｖ及至第
１８図は、第２．３及び５図中Ａ、 Ｂ及びＣの環で
示す部分のそれぞれ本発明による方法を用いた場合を示
す拡大図、 第１６Ｖ及至第１８図は、第２．３及び５図中Ａ、
Ｂ及びＣの環で示す部分のそれぞれ本発明による方法を
用いた好ましい実施例を示す拡大図である。
第１図及至第９図は、本発明による方法を用いる半導体
装置の製造方法を、いくつかの工程順に示す。酸化防止
マスク３が、シリコン基板２の表面ｌに局部的に設けら
れる。該シリコン基板２は、約１０”？）ム／ｃｍ３の
ドーピング濃度を有するＰ形の下部層４と、この上に約
１０１５？トム／ｃｒＲ３のドーピング濃度で約８μｍ
の厚さにエピタキシャル成長させたＰ形の一ヒ部Ｐ４５
とを有する。該酸化防止マスク３は、屈折率１．６から
１．８で、厚さ約５０ｎ醜のシリコン拳オキシリ“イト
ライド（ＳｉＯＮ）のひずみ緩和下部層６と、厚さ約１
１００ｎのシリコン・ナイトライドの上部層７とを何す
る（第１図参！！り。
装置の製造方法を、いくつかの工程順に示す。酸化防止
マスク３が、シリコン基板２の表面ｌに局部的に設けら
れる。該シリコン基板２は、約１０”？）ム／ｃｍ３の
ドーピング濃度を有するＰ形の下部層４と、この上に約
１０１５？トム／ｃｒＲ３のドーピング濃度で約８μｍ
の厚さにエピタキシャル成長させたＰ形の一ヒ部Ｐ４５
とを有する。該酸化防止マスク３は、屈折率１．６から
１．８で、厚さ約５０ｎ醜のシリコン拳オキシリ“イト
ライド（ＳｉＯＮ）のひずみ緩和下部層６と、厚さ約１
１００ｎのシリコン・ナイトライドの上部層７とを何す
る（第１図参！！り。
次いで、該基板２は、通常の酸化炉（図示せず）内で酸
化処理される。該酸化処理に於いて、該基板２は、酸化
ガス混合物中で約１０００°Ｃの温度に加熱される。例
えは毎分の約６６００ｓｅｃ （ｓｔａｎｄａｒｄ ｃ
ｃ、０°（二・ｌ気圧における標準ｃｅ）水素と約４２
００ｓｅｃ酸素からなるガス混合物を該酸化炉に通過さ
せる。
化処理される。該酸化処理に於いて、該基板２は、酸化
ガス混合物中で約１０００°Ｃの温度に加熱される。例
えは毎分の約６６００ｓｅｃ （ｓｔａｎｄａｒｄ ｃ
ｃ、０°（二・ｌ気圧における標準ｃｅ）水素と約４２
００ｓｅｃ酸素からなるガス混合物を該酸化炉に通過さ
せる。
該炉内では、水蒸気が生成され、約４時間で８００ｎｍ
のフィールド酸化Ｐ！８が前記酸化防止マスク３によっ
て＊ｒａされていない該基板２の部分に形成されろ。該
酸化防止マスク３の上層部のシリコン層９もまた該酸化
処理中に形成される。、（第２図参ｒＩＭ） 本実施例に於ける該フィールド酸化領域８は、ＭＯＳ）
ランジスタ間の絶縁分離領域として用いられる。これら
の領域８が、所定の厚さを有することが重要である。導
電性で半導体回路動作中通電する導電体を該フィールド
酸化領域上に設けるので、寄生導電チャンネルが該フィ
ールド酸化領域８下に形成され得る。
のフィールド酸化Ｐ！８が前記酸化防止マスク３によっ
て＊ｒａされていない該基板２の部分に形成されろ。該
酸化防止マスク３の上層部のシリコン層９もまた該酸化
処理中に形成される。、（第２図参ｒＩＭ） 本実施例に於ける該フィールド酸化領域８は、ＭＯＳ）
ランジスタ間の絶縁分離領域として用いられる。これら
の領域８が、所定の厚さを有することが重要である。導
電性で半導体回路動作中通電する導電体を該フィールド
酸化領域上に設けるので、寄生導電チャンネルが該フィ
ールド酸化領域８下に形成され得る。
該フィールド酸化領域が充分な分離層を有する場合には
、このような寄生導電チャンネルの発生を避けることが
できる。
、このような寄生導電チャンネルの発生を避けることが
できる。
下記の記載から明らかなように、該フィールド酸化層は
、その一部の厚さを半導体装置製造に必要な多数の処理
工程の間に損失する。これら処理工程の最初の工程の一
つが、酸化処理工程後酸化防止マスク３のシリコン・ナ
イトライド層７上の前記酸化シリコン層９を除去する工
程である。従って、該酸化処理の閏、最終的に所望とさ
れる分離層の厚さよりも厚いフィールド酸化層８が形成
されなければならない。半導体装置製造に必要とされる
後続の処理工程中に生ずる厚さの損失を考慮にいれた上
記の厚さを以下前記初期の厚さとする。
、その一部の厚さを半導体装置製造に必要な多数の処理
工程の間に損失する。これら処理工程の最初の工程の一
つが、酸化処理工程後酸化防止マスク３のシリコン・ナ
イトライド層７上の前記酸化シリコン層９を除去する工
程である。従って、該酸化処理の閏、最終的に所望とさ
れる分離層の厚さよりも厚いフィールド酸化層８が形成
されなければならない。半導体装置製造に必要とされる
後続の処理工程中に生ずる厚さの損失を考慮にいれた上
記の厚さを以下前記初期の厚さとする。
酸化防止マスク３上の酸化シリコンＮ９は該基板をフッ
化水素の水溶液に侵せきして除去するのが一般的である
。そこで、第１０図及び第１１図（第２図の環へによっ
て囲まれた部分の拡大図）に示すように、該フィールド
酸化層８が該酸化層ｌ−マスク３に隣接するａｌｏの近
傍で播烈に侵食されることが見いだされた。この縁１ｏ
は、該酸化シリコン層９が除去される以前凸状であった
けれどもぐ第１θ図参！！り、この酸化シリコンｊ’ｊ
ｉ９が除去された後は凹状である（第１１図参照）。
化水素の水溶液に侵せきして除去するのが一般的である
。そこで、第１０図及び第１１図（第２図の環へによっ
て囲まれた部分の拡大図）に示すように、該フィールド
酸化層８が該酸化層ｌ−マスク３に隣接するａｌｏの近
傍で播烈に侵食されることが見いだされた。この縁１ｏ
は、該酸化シリコン層９が除去される以前凸状であった
けれどもぐ第１θ図参！！り、この酸化シリコンｊ’ｊ
ｉ９が除去された後は凹状である（第１１図参照）。
次いで、シリコン・ナイトライド７とシリコン・オキシ
ナイトライド６の残りの層を酸化シリコンにたいして選
択的にエツチングする。該フィールド酸化層８は、酸化
防止マスク３の下方に広がる部分１１を有する。バーズ
・ピークである該部分１１もまた同時に取り除かれるな
らば、該フィールド酸化層８の損失となる。次に、略２
Ｏｎ−の厚さのゲット酸化層１２を酸素中で９２５°Ｃ
の短時間加熱処理によって形成すると、第１２図に示す
ような状態が得られる（第１２図番ｗｉ）。
ナイトライド６の残りの層を酸化シリコンにたいして選
択的にエツチングする。該フィールド酸化層８は、酸化
防止マスク３の下方に広がる部分１１を有する。バーズ
・ピークである該部分１１もまた同時に取り除かれるな
らば、該フィールド酸化層８の損失となる。次に、略２
Ｏｎ−の厚さのゲット酸化層１２を酸素中で９２５°Ｃ
の短時間加熱処理によって形成すると、第１２図に示す
ような状態が得られる（第１２図番ｗｉ）。
フィールド酸化層８は、前記初期の厚さである６５０ｎ
ｍの厚さであったが上記の工程の後の該分離厚層の厚さ
は約５００ｎｗとなった。しかしながら第１２図に示す
ように、該フィールド酸化層８は該縁ｌＯの近傍に於て
、より一層薄くなる。この領域に於て、該フィールド酸
化層８は輻約３００１で、厚さが略２５０ｎＩＩのみの
一部分１３を有する。この一部分１３は、分離領域には
あまり適当ではない。これは大きな望ましくない空間の
損失となるからである。ゲート酸化層１２もまた該領域
で大変薄く、該領域で次第に該フィールド酸化層８とな
る。このことは、該シリコン酸化層が元来の位置で急峻
な屈曲部を有するからである（第１２図参照）。
ｍの厚さであったが上記の工程の後の該分離厚層の厚さ
は約５００ｎｗとなった。しかしながら第１２図に示す
ように、該フィールド酸化層８は該縁ｌＯの近傍に於て
、より一層薄くなる。この領域に於て、該フィールド酸
化層８は輻約３００１で、厚さが略２５０ｎＩＩのみの
一部分１３を有する。この一部分１３は、分離領域には
あまり適当ではない。これは大きな望ましくない空間の
損失となるからである。ゲート酸化層１２もまた該領域
で大変薄く、該領域で次第に該フィールド酸化層８とな
る。このことは、該シリコン酸化層が元来の位置で急峻
な屈曲部を有するからである（第１２図参照）。
このような空間の損失を避けるために、本発明によれば
第１３図に示すようにまず第１にフィールド酸化層８が
前記初期の厚さよりも厚く形成され次いで、該基板を第
１４図に示すように前記初期の厚さに達するまで、リア
クティブ・イオンのプラズマ中でエツチングして、前記
初期の厚さを有するフィールド酸化層８を得ることが出
来る。該酸化防止マスクの酸化層９もまたこのエツチン
グ処理中に除去される。 （第１４図参照）該フィール
ド酸化層８は実質的に影響をうけることなくシリコン・
ナイトライド層７及びシリコン・オキシナイトライド層
６の酸化防止マスク３が取り除かれ、また該フィールド
酸化層８の一部分も取り除かれると共に該バード・ビー
ク１１が除去された後、ゲート酸化層１２を設け、第１
５図に示すような状態が得られる。
第１３図に示すようにまず第１にフィールド酸化層８が
前記初期の厚さよりも厚く形成され次いで、該基板を第
１４図に示すように前記初期の厚さに達するまで、リア
クティブ・イオンのプラズマ中でエツチングして、前記
初期の厚さを有するフィールド酸化層８を得ることが出
来る。該酸化防止マスクの酸化層９もまたこのエツチン
グ処理中に除去される。 （第１４図参照）該フィール
ド酸化層８は実質的に影響をうけることなくシリコン・
ナイトライド層７及びシリコン・オキシナイトライド層
６の酸化防止マスク３が取り除かれ、また該フィールド
酸化層８の一部分も取り除かれると共に該バード・ビー
ク１１が除去された後、ゲート酸化層１２を設け、第１
５図に示すような状態が得られる。
リアクティブ・イオンのプラズマ中の処理後に得られる
フィールド酸化層８０表面１４の形状（第１４図参照）
は、後続の処理工程の閏も実質的に維持される。本発明
による方法で形成されたフィールド酸化Ｍ８の厚さは前
記縁ｌＯで上記の方法（第１０図、第１１図及び第１２
図に示す方法）よりも断然大きく増加する。このことは
かなりの空間の改善を意味する。更に本発明による方法
で得られた第１５図に示すような構造は、前述方法によ
る第１２図に示すよりもかなり平坦であるという利点を
有する。
フィールド酸化層８０表面１４の形状（第１４図参照）
は、後続の処理工程の閏も実質的に維持される。本発明
による方法で形成されたフィールド酸化Ｍ８の厚さは前
記縁ｌＯで上記の方法（第１０図、第１１図及び第１２
図に示す方法）よりも断然大きく増加する。このことは
かなりの空間の改善を意味する。更に本発明による方法
で得られた第１５図に示すような構造は、前述方法によ
る第１２図に示すよりもかなり平坦であるという利点を
有する。
本発明は第１１図に示す不均一なエツチングは、酸化処
理中に該縁１０の近傍のフィールド酸化層８に形成され
たストレスに起因して生ずる事実を見いだしたことに基
づくものである。該酸化処理により該フィールド酸化Ｐ
ｉ８が形成される際、このようなストレスを有する領域
（第１３図中に点線１５で概略境界を図示する。）もま
た形成される。本発明は、史にストレスを有する酸化シ
リコン層がリアクティブ・イオンのプラズマ中で、スト
レスのない酸化シリコン層と実質的に同じ速度でエツチ
ングされる事実を見いだしたことに基づくものである。
理中に該縁１０の近傍のフィールド酸化層８に形成され
たストレスに起因して生ずる事実を見いだしたことに基
づくものである。該酸化処理により該フィールド酸化Ｐ
ｉ８が形成される際、このようなストレスを有する領域
（第１３図中に点線１５で概略境界を図示する。）もま
た形成される。本発明は、史にストレスを有する酸化シ
リコン層がリアクティブ・イオンのプラズマ中で、スト
レスのない酸化シリコン層と実質的に同じ速度でエツチ
ングされる事実を見いだしたことに基づくものである。
本発明によるリアクティブ・イオンのプラズマ中のエツ
チング処理により、フィールド酸化層からストレスを有
する部分とストレスのない部分とからなる上部層を除去
する。前記初期の厚さを有するフィールド酸化層をこの
ようにして形成する場合、前述のような（加速されたエ
ツチングによる）形状の望ましくない変化を生ずること
なく、フッ化水素の水溶液中で該酸化層をエツチングす
ることができる。
チング処理により、フィールド酸化層からストレスを有
する部分とストレスのない部分とからなる上部層を除去
する。前記初期の厚さを有するフィールド酸化層をこの
ようにして形成する場合、前述のような（加速されたエ
ツチングによる）形状の望ましくない変化を生ずること
なく、フッ化水素の水溶液中で該酸化層をエツチングす
ることができる。
前記酸化処理中に形成されるようなフィールド酸化層８
（第１３図参照）は、所望の初期の厚さより少なくとも
Ｉｏｏｎｍ厚く形成されるならば、該追加の厚さがリア
クティブ・イオンのプラズマ中除去された後、フッ化水
素の水溶液による不均一なエツチングは、約１１０００
ｎまでの初期の厚さを有するフィールド酸化層にはもは
や生じないことを見いだした。また該追加の厚さが２５
０ｎｍより厚い必要はないことを見いだした。
（第１３図参照）は、所望の初期の厚さより少なくとも
Ｉｏｏｎｍ厚く形成されるならば、該追加の厚さがリア
クティブ・イオンのプラズマ中除去された後、フッ化水
素の水溶液による不均一なエツチングは、約１１０００
ｎまでの初期の厚さを有するフィールド酸化層にはもは
や生じないことを見いだした。また該追加の厚さが２５
０ｎｍより厚い必要はないことを見いだした。
リアクティブ・イオン処理によって、酸化防止マスク３
と形成されたフィールド酸化層８とは互いに厳密に隣接
してないので、酸化防止マスク３の縁の近傍のフィール
ド酸化層８に切れ目（ｇａｐ） ｌ ６が形成され得る
。 （第１４図参照）該切れ目１６があまり大きくなけ
れば、実際には該フィールド酸化層８の最終形状には影
響を及ぼさない。 （第１３図参照！り Ｌ／かしなが
ら、酸化処理をｔｏｏｏ’ｃより低い温度でおこなった
場合、あるいは酸化防止マスクが前述の厚さより厚い場
合には、該切れ目は比較的大きくなる。これらの場合に
は残りのフィールド酸化層にも切れ目が表れ、該縁１０
の近傍の分離領域の厚さをかなり減少させたり、あるい
はシリコン上部層５内に該切れ目が延在し得る。
と形成されたフィールド酸化層８とは互いに厳密に隣接
してないので、酸化防止マスク３の縁の近傍のフィール
ド酸化層８に切れ目（ｇａｐ） ｌ ６が形成され得る
。 （第１４図参照）該切れ目１６があまり大きくなけ
れば、実際には該フィールド酸化層８の最終形状には影
響を及ぼさない。 （第１３図参照！り Ｌ／かしなが
ら、酸化処理をｔｏｏｏ’ｃより低い温度でおこなった
場合、あるいは酸化防止マスクが前述の厚さより厚い場
合には、該切れ目は比較的大きくなる。これらの場合に
は残りのフィールド酸化層にも切れ目が表れ、該縁１０
の近傍の分離領域の厚さをかなり減少させたり、あるい
はシリコン上部層５内に該切れ目が延在し得る。
このような問題は、本発明によれば回避することができ
る。即ち本発明によれば、該基板は前記酸化処理後でリ
アクティブ・イオンのプラズマエツチング処理工程以前
に平坦化補助層１７で被覆され、該補助層もまたリアク
ティブ・イオンのプラズマ中のエツチング処理中除去さ
れる。これを、第１６図及び第１７図に模式的に図示す
る。第１７図に示すように、所望の初期の厚さを有する
フィールド酸化層の該縁１０は、大変滑らかな表面を有
することが見いだされた。該シリコン・ナイトライド層
６と該シリコン・オキシナイトライドＰｉ７の該酸化防
止マスク３が除去され、該バーズ・ビーク１１が除去さ
れた後のフィールド酸化Ｎ８は第１８図に示すような外
形を有する。このような構造は、特にサブミクロンの大
きさの半導体集積回路の絶縁分離領域に適する。該構造
は大変平坦で、該絶縁分離領域の厚さはフィールド酸化
層全体にわたり実質的に一定である。この場合ゲート酸
化Ｎ１２からフィールド酸化Ｎ８への変わり目は、大変
滑らかである。
る。即ち本発明によれば、該基板は前記酸化処理後でリ
アクティブ・イオンのプラズマエツチング処理工程以前
に平坦化補助層１７で被覆され、該補助層もまたリアク
ティブ・イオンのプラズマ中のエツチング処理中除去さ
れる。これを、第１６図及び第１７図に模式的に図示す
る。第１７図に示すように、所望の初期の厚さを有する
フィールド酸化層の該縁１０は、大変滑らかな表面を有
することが見いだされた。該シリコン・ナイトライド層
６と該シリコン・オキシナイトライドＰｉ７の該酸化防
止マスク３が除去され、該バーズ・ビーク１１が除去さ
れた後のフィールド酸化Ｎ８は第１８図に示すような外
形を有する。このような構造は、特にサブミクロンの大
きさの半導体集積回路の絶縁分離領域に適する。該構造
は大変平坦で、該絶縁分離領域の厚さはフィールド酸化
層全体にわたり実質的に一定である。この場合ゲート酸
化Ｎ１２からフィールド酸化Ｎ８への変わり目は、大変
滑らかである。
好ましくは、シリコン酸化層を、テトラエトキシシラン
（Ｓ １（ＯＣ２Ｈｓ ）４ ）を含有する雰囲気中で
該Ｊ、（板を加熱して前記平坦化補助層として設ける。
（Ｓ １（ＯＣ２Ｈｓ ）４ ）を含有する雰囲気中で
該Ｊ、（板を加熱して前記平坦化補助層として設ける。
このような層は、切れ目を非常に良く塞ぎフィールド酸
化層８の一部を除去するのと同じエツチング・プラズマ
によって容易にエツチングすることができる。
化層８の一部を除去するのと同じエツチング・プラズマ
によって容易にエツチングすることができる。
リアクティブ・イオンによる該エツチング処理は、一方
の板はアースされ他方の板は電源に接続されこれらの板
の間でプラズマが発生するような平行板からなる通常の
リアクター反応炉（図示せず）内で好ましくは行われる
。該基板はアースされた板上に設置されろ。これらの平
行板の間を通過するテトラフルオロメタン（ＣＦ４）と
アルゴンとのガス混合物中でプラズマが生成されろ。該
リアフター反応炉内のガス圧力は１５０Ｐａで、該基板
は室温に保持される。このようにして、該酸化処理中に
形成された前記フィールド酸化層８は、前述のストレス
の発生に起因するエツチング容易性の違いにかかわらず
、前記所望の初期の厚さにまでエツチングすることがで
きる。さらにまた、該基板全体にわたり該エツチング処
理が充分均一に行われ、該フィールド酸化層が前記所望
の初期の厚さにまでエツチングされる工程で該シリコン
・ナイトライド［６と該シリコン・オキシナイトライド
層７の該酸化防止マスク３もまた除去される。このよう
にして、該シリコン・ナイトライド層６と該シリコン・
オキシナイトライド層７のない第１４図と第１７図に示
めすような状態が得られる。もし上述のように、前記初
期の厚さの該フィールド酸化層８の得られるまでに、該
シリコン・ナイトライド層６と該シリコン・オキシナイ
トライド層７がエツチング除去されないならば、これら
の層６と７がエツチング除去される際に、該フィールド
酸化層８もまたいくらかエツチングされる事実を考慮し
なけれはならない。フィールド酸化層の（ストレス領域
からなる）該追加の厚さを除去する間に、これらのＮ６
と７が取り除かれる場合よりも該初期の厚さを少し厚く
しなければならないだろう。
の板はアースされ他方の板は電源に接続されこれらの板
の間でプラズマが発生するような平行板からなる通常の
リアクター反応炉（図示せず）内で好ましくは行われる
。該基板はアースされた板上に設置されろ。これらの平
行板の間を通過するテトラフルオロメタン（ＣＦ４）と
アルゴンとのガス混合物中でプラズマが生成されろ。該
リアフター反応炉内のガス圧力は１５０Ｐａで、該基板
は室温に保持される。このようにして、該酸化処理中に
形成された前記フィールド酸化層８は、前述のストレス
の発生に起因するエツチング容易性の違いにかかわらず
、前記所望の初期の厚さにまでエツチングすることがで
きる。さらにまた、該基板全体にわたり該エツチング処
理が充分均一に行われ、該フィールド酸化層が前記所望
の初期の厚さにまでエツチングされる工程で該シリコン
・ナイトライド［６と該シリコン・オキシナイトライド
層７の該酸化防止マスク３もまた除去される。このよう
にして、該シリコン・ナイトライド層６と該シリコン・
オキシナイトライド層７のない第１４図と第１７図に示
めすような状態が得られる。もし上述のように、前記初
期の厚さの該フィールド酸化層８の得られるまでに、該
シリコン・ナイトライド層６と該シリコン・オキシナイ
トライド層７がエツチング除去されないならば、これら
の層６と７がエツチング除去される際に、該フィールド
酸化層８もまたいくらかエツチングされる事実を考慮し
なけれはならない。フィールド酸化層の（ストレス領域
からなる）該追加の厚さを除去する間に、これらのＮ６
と７が取り除かれる場合よりも該初期の厚さを少し厚く
しなければならないだろう。
第３図は、酸化防止マスク３がエツチング除去された該
基板２を示す。該環Ｂで囲まれた部分は、第１４図また
は第１７図に示すフィールド酸化層の形状を有する。該
フィールド酸化層８の厚さは、酸化処理後８００ｎｍで
あったが約６５ｏｎ讃となる。このようにしてフィール
ド酸化層８で囲まれたエピタキシャル上部層５０部分は
露出され、例としてこれらの領域（２０，２１）の二つ
を図示する。以下本発明による方法をこれらの領域に限
定して図示するが、実際の半導体装置はこのような領域
が多く存在する。
基板２を示す。該環Ｂで囲まれた部分は、第１４図また
は第１７図に示すフィールド酸化層の形状を有する。該
フィールド酸化層８の厚さは、酸化処理後８００ｎｍで
あったが約６５ｏｎ讃となる。このようにしてフィール
ド酸化層８で囲まれたエピタキシャル上部層５０部分は
露出され、例としてこれらの領域（２０，２１）の二つ
を図示する。以下本発明による方法をこれらの領域に限
定して図示するが、実際の半導体装置はこのような領域
が多く存在する。
エピタキシャル上部層５の領域２０は、これに隣接する
フィールド酸化領域８上にまで延びるようなフォトレジ
スト層２２で被履される。１ｏ１２イ４：／ ／ＬｇＩ
の注入ドーズ量及び８００にｅＶの注入エネルギーの燐
イオンのイオン注入により、ｎ形区域２３が形成される
。この区域２３は線２４によって概略的に示されるよう
な最大ドーピングを有し、該領域２１中に約８００ｎｍ
の深さまで存在し、この場合フィールド酸化層の厚さが
６５０ｒｕｗなので、隣接するフィールド酸化領域でフ
ィールド酸化層８と丁度隣接する。該ｎ形区域２３の最
大ドーピングはシリコンエピタキシャル層５の表面１で
はなく、該表面１からある程度離れたところにあり、こ
の場合「後退ウェル」として示される領域は、 「ｎ形
つェル」となる。 （第３図番Ｍ） 続いて同様の方法で、該領域２１をフォトレジストマス
ク２５で被履し、ＩＯｌ ２イオン／ｅｄの注入ドーズ
量及び３５０にｅＶの注入エネルギーのホウ素イオンの
イ・オン注入により、該基板の表Ｗ１１より下方的８０
０ｎａ＋の深さにある線２７で示される最大ドーピング
を有し、 ｒＰ形後退ウェル」２６が形成される。
フィールド酸化領域８上にまで延びるようなフォトレジ
スト層２２で被履される。１ｏ１２イ４：／ ／ＬｇＩ
の注入ドーズ量及び８００にｅＶの注入エネルギーの燐
イオンのイオン注入により、ｎ形区域２３が形成される
。この区域２３は線２４によって概略的に示されるよう
な最大ドーピングを有し、該領域２１中に約８００ｎｍ
の深さまで存在し、この場合フィールド酸化層の厚さが
６５０ｒｕｗなので、隣接するフィールド酸化領域でフ
ィールド酸化層８と丁度隣接する。該ｎ形区域２３の最
大ドーピングはシリコンエピタキシャル層５の表面１で
はなく、該表面１からある程度離れたところにあり、こ
の場合「後退ウェル」として示される領域は、 「ｎ形
つェル」となる。 （第３図番Ｍ） 続いて同様の方法で、該領域２１をフォトレジストマス
ク２５で被履し、ＩＯｌ ２イオン／ｅｄの注入ドーズ
量及び３５０にｅＶの注入エネルギーのホウ素イオンの
イ・オン注入により、該基板の表Ｗ１１より下方的８０
０ｎａ＋の深さにある線２７で示される最大ドーピング
を有し、 ｒＰ形後退ウェル」２６が形成される。
（第４図参照）
次いで、前述のように該フィールド酸化層８の該バード
・ビーク１１は、フッ化水素の水溶液中で除去される。
・ビーク１１は、フッ化水素の水溶液中で除去される。
第５図の環Ｃで囲まれた部分は、第１５図または第１８
図に示す形状を有する。
図に示す形状を有する。
このようにして、該フィールド酸化層８の初期のＨさは
、上記の後退ウェルを実現するようにまた該バード・ピ
ークを除去する際の損失を補償するように選択されてい
る。
、上記の後退ウェルを実現するようにまた該バード・ピ
ークを除去する際の損失を補償するように選択されてい
る。
酸素中で約３０分間基板を約９５０°Ｃに加熱すること
によって約２０ｎｍの厚さの薄いゲート酸化層２８を設
けた後（第５図参照）通常の方法で、酸化層２９で被履
されたゲート電極３０及び３１を設ける。
によって約２０ｎｍの厚さの薄いゲート酸化層２８を設
けた後（第５図参照）通常の方法で、酸化層２９で被履
されたゲート電極３０及び３１を設ける。
フィールド酸化層８は、約５００ｎｍの所望の絶縁分離
Ｊａになる。続いて、５０にｅＶの注入エネルギー及び
１０１ ’＋ （４シ／ｅｄの注入ドーズ量で燐イオン
のイオン注入を行い、少しドープした区域３２を形成す
る（第６図参照）。フォトレジストマスク３３を設けた
後、５５にｅＶ注入エネルギーで２ Ｘ １０１５イオ
シ／ｃｄの注入ドーズ量でフッ化ホウ素イオンをイオン
注入する。
Ｊａになる。続いて、５０にｅＶの注入エネルギー及び
１０１ ’＋ （４シ／ｅｄの注入ドーズ量で燐イオン
のイオン注入を行い、少しドープした区域３２を形成す
る（第６図参照）。フォトレジストマスク３３を設けた
後、５５にｅＶ注入エネルギーで２ Ｘ １０１５イオ
シ／ｃｄの注入ドーズ量でフッ化ホウ素イオンをイオン
注入する。
このようにして、ソース領域３４及びドレイン領域３５
が、 「［１形後退ウエル」中に形成される。
が、 「［１形後退ウエル」中に形成される。
（第７図参照）
該フォトレジストマスク３゛３を除去した後、該基板２
全体を約３００ｎｍの厚さの酸化物層で被護し、ゲート
電極３０及び３１の領域にスペーサー３６が形成される
ように異方性エツチングにより該酸化物層をエツチング
除去する。フォトレジスト３７を設けた後、ソース領域
３８及びドレイン領域３９が、５０にｅＶ注入エネルギ
ー及び１０１５イオン／ｃｄ注入ドーズ攬でヒ素イオン
をイオン注入することにより形成される。該ゲート電極
３０の該スペーサ３６の下方に少しドープした区域３２
が存在し、スペーサー３６の隣の部分は次第にソース領
域３８及びドレイン領域３９となる。 （第８図参＠）
該フォトレジスト３７を除去した後、ソース領域及びド
レイン領域３４．３５．３８．３９の上のゲート酸化層
２８は、フッ化水素の水溶液でエツチング除去される。
全体を約３００ｎｍの厚さの酸化物層で被護し、ゲート
電極３０及び３１の領域にスペーサー３６が形成される
ように異方性エツチングにより該酸化物層をエツチング
除去する。フォトレジスト３７を設けた後、ソース領域
３８及びドレイン領域３９が、５０にｅＶ注入エネルギ
ー及び１０１５イオン／ｃｄ注入ドーズ攬でヒ素イオン
をイオン注入することにより形成される。該ゲート電極
３０の該スペーサ３６の下方に少しドープした区域３２
が存在し、スペーサー３６の隣の部分は次第にソース領
域３８及びドレイン領域３９となる。 （第８図参＠）
該フォトレジスト３７を除去した後、ソース領域及びド
レイン領域３４．３５．３８．３９の上のゲート酸化層
２８は、フッ化水素の水溶液でエツチング除去される。
最後に該基板をコンタクトホール４１を有する絶縁酸化
層４０で被覆し、該絶縁酸化層４０上に通常の方法で金
属被層４２を設け、該金属被層４２はコンタクトホール
４１を通して異なる半導体領域３４．３５．３８、＝３
９と接する。
層４０で被覆し、該絶縁酸化層４０上に通常の方法で金
属被層４２を設け、該金属被層４２はコンタクトホール
４１を通して異なる半導体領域３４．３５．３８、＝３
９と接する。
（第５）１マ１参照）
４、 図面のｌ！ｆ ｉＫな説明
ｐ１面において第１図及至第９図は、本発明による方法
を用いる半導体装置の製造方法を、いくつかの工程順に
示した該略断面図である。
を用いる半導体装置の製造方法を、いくつかの工程順に
示した該略断面図である。
第１０図及至第１２図は、第２、；（及び５図中へ、Ｂ
及びＣの環で示す部分をそれぞれ本発明による方法を用
いない場合即ち従来例を示す拡大図、第１３図及至第１
５図は、第２．３及び５図中Ａ、 Ｂ及びＣの環で示
す部分をそれぞれ本発明による方法を用いた場合を示す
拡大図、 第１６図及至第１８図は、第２．３及び５図中Ａ、
Ｂ及びＣの環で示す部分をそれぞれ本発明による方法を
用いた好ましい実施例を示す拡大図である。
及びＣの環で示す部分をそれぞれ本発明による方法を用
いない場合即ち従来例を示す拡大図、第１３図及至第１
５図は、第２．３及び５図中Ａ、 Ｂ及びＣの環で示
す部分をそれぞれ本発明による方法を用いた場合を示す
拡大図、 第１６図及至第１８図は、第２．３及び５図中Ａ、
Ｂ及びＣの環で示す部分をそれぞれ本発明による方法を
用いた好ましい実施例を示す拡大図である。
ｌ・・・シリコン基板２の表面、２・・・シリコン基板
、；３・・・酸化防止マスク、 ４・・・Ｐ形の
下部層、５・・・Ｐ形のエピタキシャル上部層、６・・
・シリコン・オキシナイトライドのひずみ緩和下部層、 ７・・・シリコン・ナイトライドの上部層、８・・、フ
ィールド酸化層、 ９・・・酸化シリコン層、１０
・・・縁、 １１・・・バーズ・ピーク部分、 １２・・・ゲート酸化層、 １３・・・フィールド酸化層の一部分、１４・・・フィ
ールド酸化層８の表面、１５・・・点線、
１６・・・切れ目（ｇａｐ）、１７・・・平坦化補
助層、 ２０．２１・・・エピキシャル上部層５の領域、２２・
−・フォトレジスト層、 ２３・・・ｎ形つェル、２
５．３３・・・フォトレジストマスク、２６・・・Ｐ形
後退ウェル、 ２Ｂ・・・ゲート酸化層、２９・・
・酸化層、 ３０．３１・・・ゲート電極、 ３２・・・少しドープした区域、 ３３・・・７オトレジストマスク、 ３４．３８・・・ソース領域、 ３５、 ３９・・・トレイン領域、 ３６・・・スペーサー ；（７・・・フォトレジスト、 ４０・・・絶縁酸
化膜、４１・・・コンタクトホール、 ４２・・・金
属被履用 願 人 エヌ・ベー・フィリップス・フルー
イランペンファブリケン
、；３・・・酸化防止マスク、 ４・・・Ｐ形の
下部層、５・・・Ｐ形のエピタキシャル上部層、６・・
・シリコン・オキシナイトライドのひずみ緩和下部層、 ７・・・シリコン・ナイトライドの上部層、８・・、フ
ィールド酸化層、 ９・・・酸化シリコン層、１０
・・・縁、 １１・・・バーズ・ピーク部分、 １２・・・ゲート酸化層、 １３・・・フィールド酸化層の一部分、１４・・・フィ
ールド酸化層８の表面、１５・・・点線、
１６・・・切れ目（ｇａｐ）、１７・・・平坦化補
助層、 ２０．２１・・・エピキシャル上部層５の領域、２２・
−・フォトレジスト層、 ２３・・・ｎ形つェル、２
５．３３・・・フォトレジストマスク、２６・・・Ｐ形
後退ウェル、 ２Ｂ・・・ゲート酸化層、２９・・
・酸化層、 ３０．３１・・・ゲート電極、 ３２・・・少しドープした区域、 ３３・・・７オトレジストマスク、 ３４．３８・・・ソース領域、 ３５、 ３９・・・トレイン領域、 ３６・・・スペーサー ；（７・・・フォトレジスト、 ４０・・・絶縁酸
化膜、４１・・・コンタクトホール、 ４２・・・金
属被履用 願 人 エヌ・ベー・フィリップス・フルー
イランペンファブリケン
Claims (1)
- 【特許請求の範囲】 １ シリコン基板表面に局部的に酸化防止マスクを設け
、次いで行う酸化処理により上記基板の酸化防止マスク
で被覆されていない部分にフィールド酸化層を分離に必
要な厚さと後続の処理工程において損失する厚さを補償
するのに要する追加の厚さとを加えた厚さに等しい初期
の厚さに形成する半導体装置の製造方法において、 まず第一にフィールド酸化層を前記初期の厚さを越える
厚さに形成し、次いで該フィールド酸化層が前記初期の
厚さに達するまで、該基板をリアクティブ・イオンによ
るプラズマ中でエッチングして、前記初期の厚さを有す
る該フィールド酸化層を形成することを特徴とする半導
体装置の製造方法。 ２ 特許請求の範囲第１項に記載の方法において、フィ
ールド酸化層が前記初期の厚さより少なくも１００ｎｍ
厚く形成されることを特徴とする半導体装置の製造方法
。 ３ 特許請求の範囲第１項又は第２項に記載の方法にお
いて、フィールド酸化層は、前記初期の厚さより大きな
最大２５０ｎｍの厚さに形成することを特徴とする半導
体装置の製造方法。 ４ 特許請求の範囲第１項ないし第３項の何れか１項に
記載の方法において、前記シリコン基板は、前記酸化処
理後でプラズマエッチング処理以前に平坦化補助層で被
覆され、該補助層もまたプラズマ中のエッチング処理中
除去されることを特徴とする半導体装置の製造方法。 ５ 特許請求の範囲第４項に記載の方法において、前記
平坦化補助層としてシリコン酸化層を、テトラエトキシ
シランを含有する雰囲気中で前記基板を加熱して設ける
ことを特徴とする半導体装置の製造方法。 ６ 特許請求の範囲第１項ないし第５項の何れか１項に
記載の方法において、リアクティブ・イオンによるエッ
チング処理は、一方の板はアースされ他方の板は電源に
接続され、これらの板の間でプラズマが発生するような
平行板からなる通常のリアクター反応炉内に前記基板を
アースされた前記板上に設置し、前記平行板の間を通過
するテトラフルオロメタン（ＣＦ＿４）とアルゴンとの
混合物中でプラズマを生成して行うことを特徴とする半
導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8700541 | 1987-03-06 | ||
| NL8700541A NL8700541A (nl) | 1987-03-06 | 1987-03-06 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een plak silicium plaatselijk wordt voorzien van veldoxidegebieden. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228739A true JPS63228739A (ja) | 1988-09-22 |
Family
ID=19849667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63047344A Pending JPS63228739A (ja) | 1987-03-06 | 1988-02-29 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4952525A (ja) |
| EP (1) | EP0284124A1 (ja) |
| JP (1) | JPS63228739A (ja) |
| KR (1) | KR880011908A (ja) |
| NL (1) | NL8700541A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3092185B2 (ja) * | 1990-07-30 | 2000-09-25 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US5413966A (en) * | 1990-12-20 | 1995-05-09 | Lsi Logic Corporation | Shallow trench etch |
| US5290396A (en) * | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
| US5225358A (en) * | 1991-06-06 | 1993-07-06 | Lsi Logic Corporation | Method of forming late isolation with polishing |
| US5252503A (en) * | 1991-06-06 | 1993-10-12 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5248625A (en) * | 1991-06-06 | 1993-09-28 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US6432759B1 (en) * | 1992-11-24 | 2002-08-13 | Lsi Logic Corporation | Method of forming source and drain regions for CMOS devices |
| JPH08316223A (ja) * | 1995-05-16 | 1996-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6008526A (en) * | 1995-05-30 | 1999-12-28 | Samsung Electronics Co., Ltd. | Device isolation layer for a semiconductor device |
| US5861339A (en) * | 1995-10-27 | 1999-01-19 | Integrated Device Technology, Inc. | Recessed isolation with double oxidation |
| US5672538A (en) * | 1995-12-04 | 1997-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd | Modified locus isolation process in which surface topology of the locos oxide is smoothed |
| US5686346A (en) * | 1996-03-26 | 1997-11-11 | Advanced Micro Devices, Inc. | Method for enhancing field oxide thickness at field oxide perimeters |
| US5652177A (en) * | 1996-08-22 | 1997-07-29 | Chartered Semiconductor Manufacturing Pte Ltd | Method for fabricating a planar field oxide region |
| US5930647A (en) * | 1997-02-27 | 1999-07-27 | Micron Technology, Inc. | Methods of forming field oxide and active area regions on a semiconductive substrate |
| US6268266B1 (en) * | 1999-10-22 | 2001-07-31 | United Microelectronics Corp. | Method for forming enhanced FOX region of low voltage device in high voltage process |
| US6268267B1 (en) * | 2000-01-24 | 2001-07-31 | Taiwan Semiconductor Manufacturing Company | Silicon-oxynitride-oxide (SXO) continuity film pad to recessed bird's beak of LOCOS |
| EP1435107B1 (de) * | 2001-10-08 | 2010-03-31 | Infineon Technologies AG | Verfahren zum herstellen einer gate-struktur fuer einen mos-transistor |
| US20040007755A1 (en) * | 2002-07-12 | 2004-01-15 | Texas Instruments Incorporated | Field oxide profile of an isolation region associated with a contact structure of a semiconductor device |
| US6949448B2 (en) * | 2003-04-01 | 2005-09-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Local oxidation of silicon (LOCOS) method employing graded oxidation mask |
| US20060057765A1 (en) | 2004-09-13 | 2006-03-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Image sensor including multiple lenses and method of manufacture thereof |
| US20080299780A1 (en) * | 2007-06-01 | 2008-12-04 | Uv Tech Systems, Inc. | Method and apparatus for laser oxidation and reduction |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147041A (ja) * | 1982-02-24 | 1983-09-01 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US204A (en) * | 1837-05-22 | Construction of and mode of | ||
| NL173110C (nl) * | 1971-03-17 | 1983-12-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een uit ten minste twee deellagen van verschillend materiaal samengestelde maskeringslaag wordt aangebracht. |
| US4378565A (en) * | 1980-10-01 | 1983-03-29 | General Electric Company | Integrated circuit and method of making same |
| US4385975A (en) * | 1981-12-30 | 1983-05-31 | International Business Machines Corp. | Method of forming wide, deep dielectric filled isolation trenches in the surface of a silicon semiconductor substrate |
| JPS58168264A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58169929A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| FR2529714A1 (fr) * | 1982-07-01 | 1984-01-06 | Commissariat Energie Atomique | Procede de realisation de l'oxyde de champ d'un circuit integre |
| US4539744A (en) * | 1984-02-03 | 1985-09-10 | Fairchild Camera & Instrument Corporation | Semiconductor planarization process and structures made thereby |
| US4612701A (en) * | 1984-03-12 | 1986-09-23 | Harris Corporation | Method to reduce the height of the bird's head in oxide isolated processes |
| ATE45248T1 (de) * | 1984-12-13 | 1989-08-15 | Siemens Ag | Verfahren zum herstellen einer die aktiven bereiche einer hochintegrierten cmos-schaltung trennenden isolation. |
| NL8501720A (nl) * | 1985-06-14 | 1987-01-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak plaatselijk wordt voorzien van veldoxide met kanaalonderbreker. |
-
1987
- 1987-03-06 NL NL8700541A patent/NL8700541A/nl not_active Application Discontinuation
-
1988
- 1988-02-26 EP EP88200357A patent/EP0284124A1/en not_active Withdrawn
- 1988-02-29 JP JP63047344A patent/JPS63228739A/ja active Pending
- 1988-03-05 KR KR1019880002276A patent/KR880011908A/ko not_active Application Discontinuation
-
1989
- 1989-12-11 US US07/453,092 patent/US4952525A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147041A (ja) * | 1982-02-24 | 1983-09-01 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880011908A (ko) | 1988-10-31 |
| NL8700541A (nl) | 1988-10-03 |
| EP0284124A1 (en) | 1988-09-28 |
| US4952525A (en) | 1990-08-28 |
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