JPS58147041A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS58147041A
JPS58147041A JP2842282A JP2842282A JPS58147041A JP S58147041 A JPS58147041 A JP S58147041A JP 2842282 A JP2842282 A JP 2842282A JP 2842282 A JP2842282 A JP 2842282A JP S58147041 A JPS58147041 A JP S58147041A
Authority
JP
Japan
Prior art keywords
substrate
sio2
film
mask
oxidation
Prior art date
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Pending
Application number
JP2842282A
Other languages
English (en)
Inventor
Hidetoshi Ishiwari
石割 秀敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2842282A priority Critical patent/JPS58147041A/ja
Publication of JPS58147041A publication Critical patent/JPS58147041A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (a)  発明の技術分野 本発明は牛専体昧亀O製造方法に係9、籍に半導体装置
に於ける素子間分履用酸化挾形成方法に関する。
(b)  a誓の背景 半導体基板への素子の実装密度を高め半導体基板面jl
(IC)の高集積化を図るために、酸化膜によシ累子間
分離を行う方法が多く用いられるようになってIた。
(C)  従来技術と問題点 従来米子間分離酸化膜は第1図に示すよ゛うな方法で形
成されていた。即ち先づ第1図(イ)に示すように半導
体シリコン(Si)基板10表面にPIP4酸化により
博い緩衝用二酸化シリコン(Sins )躾2を形成し
、その上に化学気相成長(CVD)法で耐酸化膜である
輩化シリコン(SjaN4)[3を形成したelk 、
S ’a N& jA 3 &び緩衝用SiOmji2
ヲJ択!クチングして、i1図(ロ)K示すようにSi
基板の機能領域形成面4を選択的に緩衝用Bt偽膜2を
介して蝋うst、N4族3を形成する。次いで第1図(
ハ)に示すようにS’I N6無3から表出しているS
i基板1面をSjs N6 振3をマスクにして選択エ
ツチングし、該電域に所定深さの凹部5を形成し、次い
で熱誠化法によル5ijN4脹3をマスクとしてSi基
基板1出出の選択酸化を行い、#11図に)に示すよう
に前記13i基板1の凹部5を埋める素子間分離Bi偽
換6を形成する方法であり九〇 然し上記従来方法で形成した素子間分離5iO1&6祉
、8jalj!*Jll[3及び緩衝用810.撫2を
除去した後の状態を示した第1図(ホ)のように、素子
量分1118i偽撫6の上面周縁部にノく一ズ拳ヘット
χ1itrd’s 1(ead ) 7と称する通常0
.2〜0.3[μm] s度の1ibiiを有する急峻
1kS錫が形成され、鋏素子間分IIs i Ox l
1lk 6上に配設される配線層(図示せず)が前記バ
ーズ・へラド7の急峻な!jl差部で断線を起し易いと
いう間−がありた。そζで上記ノ(−スΦヘッド7を低
減させる丸めに、前記耐販化!スクを除去した後、数回
の高温熱酸化処理により基板全面を良に鍼化する方法も
提案されているが、この方法は、処理1禍に長時間を費
し、且つ機能部を形成する領域のS1基板面に多量の結
晶欠陥をもたらすこと、更に纂11N(へ)に示すよう
に素子量分#@!SiOmjl1%6のバーズービニク
8が拡大して素子の高集積化を阻害するという問題が#
)りた。
(d)  発明の目的 本発明O目的は、上面が平坦で且つバーズ・ビークの少
ない嵩子間分離二酸化シリコン展を形成する方法を提供
する仁とにより上紀間龜点を除去し、半導体l0C)断
線防止及び集積度の向上を図る仁とにある。
(・)発明の構成 即ち本発明は半導体’Ii1.RC)H過方法に於て、
機能部形成領域面を緩衝用酸化膜を介して憶う耐酸化膜
をマスクとして熱酸化により機能部形成領域以外の半導
体基板面に選択的に第1の酸化族を形成し、次いで耐酸
化膜及び緩衝用酸化膜を除去して4I!能都形成領域面
を表出せしめ、次いで該半導体基板の上向にプラズマ陽
極鈑化により第2の酸化族を形成し、次いで##I2の
酸化族及び前記第1の酸化族を機能領域面が表出するま
で上面から順次除去する工程を有する仁とを特徴とする
(f)  発明の実施例 以下本発明を一実施例についてs Im 2図(イ)乃
至(へ)に示ナエ楊断面図を用いてyppmに説明する
本発明の方誠を用−て半導体ICを形成すiに際しては
、従来同様Pm成るい紘N諷のシリコン(Si)基板上
にドライ置素(偽)中、1000(’C)程度で行う通
常の#に#!化法により例えば500(1)程度の厚さ
の緩衝用二酸化シリコン(Stへ)農を形成し、次いで
緩衝用Bsへ層上に通常の化雫気相tit長<cvD>
法rtcxp例エバ厚s xooo〔1h)s直の耐酸
化性を有する窒化シリコン(siaN4)Il[を形成
した後、通常のドライエツチング法等によ〕S輸攬膜と
緩衝用84へ膜のパターンエングを行うて、JI21G
lピ)に示すよ5Kst基板11上に旬機ii@部屋成
領域12爾を緩衝用6tへ膜13を介して選択的に覆う
5jeNs展パターン14を形成する・次いで従来通b
S輸N4Wkパターン14をマスクとして、硝fit 
(HNOs )と弗酸(HF)の混液等からなるSiの
エツチング液を用いるウェットエツチング法によシ表出
Bt面を選択的にエツチング1て、第2図(口jに示す
ように57IM@110表出面に構成しようとする素子
間分離5illtの厚さのはぼiの深さく例えは0.5
μm@直)O凹部15を形成する0なお駅凹部15#t
BlsN4論バター714屡成O瞭レジスト・マスクを
そのttmいてドライエツチング法で形成してもよい。
次いで従来通り例えば水蒸気中、900〜1o o o
 (’C)婦直の温gでM#!化性を有する5isN4
朕パターン14をマスクにし−てS1基板11面を選択
的に熱酸化し、第2図31に示すようにSi基板11面
の凹部15を瑞める例えば1[ttm);i![の、皐
さのmlのS i Ol kmち素子間分離S I O
l 、膜16を形成する。なおこの際前述したように素
子間分離S’iQ、g16c)上面周縁部には0.2〜
0.3[、am)桜度の高さのバーズ・ヘッド17及び
微少寸法のバーズ・ビーク18が形成される。次いで従
来過シ燐6t (Ha POa )等を用いてSjsN
4Mパターン14を除去した区、該基板面を弗酸(HF
 )等で全面エツチングして緩衝用BtO1腹13を除
去し、m2図に)に示すようにSi基板11の債−1部
形成領域12面を表出させる・次μでに示すように84
面が派出している儀1i!部形成領域12面に素子量分
m510m膜16上面のパーズ−ヘッド17とほぼ等し
い高さに達する厚さの1g2の19iへ膜19を形成す
る・該プラズマ@極酸化に於てはSi狭出面が主として
線化されるが、それと同時に素子量分l1ls j O
s 、農16下部の81面もd 8 i 0x jli
 16を通過して来た少量の0−によってgk示に酸化
されるので、素子量分jl18 j Os Ij 16
は若干厚くなる0又該プ2ズ′V−極酸化に於ては酸化
が基板面に対して喬直方向に進むので、前記微小寸法の
バーズ・ビーク18が拡大することはな直流印加電圧5
0〜150 (V)である・次いで緩衝弗酸液等通常の
Slへ属エツチング液を用いる全面エツチング法によ〕
、該Sii板1板面1面40゜−を機能部形成領域12
WJが表出するまで上面から順次エツチング除去して、
jK2図(へ)に示すように8i^板111i11Ca
[め込まれ、機能部形成領域12閏を分離する上面がほ
ぼ平坦な素子間分離Siへ膜16を形成する。なお該S
iへ展の全面エツチング砿ドライエツチング法で行って
も良i、七して以後通常の方法によ〕上記素子間分離S
N基板の機能部形成領域に半導体素子の形成がなされ、
次いで鉄基板上に配線形成、カバー絶鰍腋形成等がなさ
れて半導体ICが提供される。
なお上記実施例に於ては素子量分m S i On J
[lI彫成領域に予め凹部を形成したが、該凹部を設け
ずに選択酸化を行う方法に於ても、不発明は適用できる
又本発明の方法はコレクタ分離層StO,膜の形成にも
適用できる。
(−発明の詳細 な説明したように本発明によれば、素子間分離Btへ展
の上面を平坦に形成することができる。
従って半導体ICに於ける配線の品質が向上し断線が防
止できる。
又本発明によればバーズ・ビークの少ない素子間分離S
i偽挾が形成できるので、半導体ICの集&度が同上で
きる。 ・
【図面の簡単な説明】
第1図(イ)乃至(へ)は従来方法の工程断面−で、第
2図(イ)乃至(へ)は本実曲の一実Jilif4Jに
於ける工程断m1ill”eiル。 図に於て、11はシリコン基板、12は機能部形成領域
、1Bは嶽衝用二酸化シリコン撫、14絋電化シリ−y
属パターン、15ば凹部、16は嵩子閾分馳二鐵化シリ
ーy展、17はバース・ヘッド、18はバーズ−ビーク
、19は第2の二酸化シリコン属を示す・ 不 1 図 見 2 図

Claims (1)

    【特許請求の範囲】
  1. 機能部形成領域面を緩衝用酸化IIIを介して覆う耐酸
    化膜をマスクとして熱誠化により機能部形成領域以外の
    半導体基板面に選択的に第1の酸化膜を形成し、次いで
    耐酸化膜及び稜衝用敵化展を除緻化撫を形成し、次いで
    皺#!2の酸化膜及び前r第1OfIR化換を1mm領
    領域形成が表出するまで上面から厭次鹸去する1掘を有
    することを**とする半導体装置の製造方法0
JP2842282A 1982-02-24 1982-02-24 半導体装置の製造方法 Pending JPS58147041A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612701A (en) * 1984-03-12 1986-09-23 Harris Corporation Method to reduce the height of the bird's head in oxide isolated processes
JPS63228739A (ja) * 1987-03-06 1988-09-22 エヌ・ベー・フィリップス・フルーイランペンファブリケン 半導体装置の製造方法
US5077235A (en) * 1989-01-24 1991-12-31 Ricoh Comany, Ltd. Method of manufacturing a semiconductor integrated circuit device having SOI structure
JPH04234146A (ja) * 1990-11-17 1992-08-21 Samsung Electron Co Ltd 半導体装置のフィールド酸化膜形成方法
JPH0851104A (ja) * 1993-12-27 1996-02-20 Natl Science Council Of Roc 区域性シリコン酸化法の酸化層を成長させる改良方法

Cited By (5)

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