JPH04324933A - Locos酸化膜の形成方法 - Google Patents

Locos酸化膜の形成方法

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Publication number
JPH04324933A
JPH04324933A JP9573791A JP9573791A JPH04324933A JP H04324933 A JPH04324933 A JP H04324933A JP 9573791 A JP9573791 A JP 9573791A JP 9573791 A JP9573791 A JP 9573791A JP H04324933 A JPH04324933 A JP H04324933A
Authority
JP
Japan
Prior art keywords
oxide film
silicon nitride
film
nitride film
pad oxide
Prior art date
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Pending
Application number
JP9573791A
Other languages
English (en)
Inventor
Junji Yamada
順治 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
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  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の素子分離
に用いられるLOCOS酸化膜の形成方法の改良に関し
、特にバーズ・ビークの小さいLOCOS酸化膜の形成
方法に関するものである。
【0002】
【従来の技術】半導体装置の素子分離技術としてはいわ
ゆるLOCOS(Local  Oxidation 
 of  Silicon)法がよく知られている。し
かし半導体装置の高集積化を推進する上では、LOCO
S酸化膜に存在する不要部分であるバーズ・ビークを小
さくし、素子領域を相対的に広く確保することが重要で
ある。
【0003】そこで、従来この点に関して種々の改良が
提案されているが、この内比較的量産化が容易と考えら
れるものとして、例えばOSELO法(Extende
dAbstracts  of  17th.Conf
erence  on  Solid  State 
 Devices  and  Materials,
Tokyo1985年,387頁)、変型LOCOS法
(日経マイクロデバイス1985年春号)が掲げられる
【0004】上記2つの方法は、シリコン窒化膜を半導
体基板に直付けすることでシリコン窒化膜下への酸素の
侵入を防止し、バーズ・ビークを小さくしようとする点
で共通するものである。以下OSELO法の概略を図6
及び図7を参照して説明する。まず図6に示す如く、半
導体基板(1)上の所要領域にパッド酸化膜(2)を介
して第1のシリコン窒化膜(3)を形成し、次にサイド
ウォール(図示せず)を用いて、第1のシリコン窒化膜
(3)の側壁に第2のシリコン窒化膜(4)を半導体基
板(1)に直付けするように形成する。
【0005】そして図7に示す如く、熱酸化処理を行い
、LOCOS酸化膜(5)を形成し、その後パッド酸化
膜(2)、第1及び第2のシリコン窒化膜(3)及び(
4)を除去して素子分離構造を完成する。
【0006】
【発明が解決しようとする課題】しかし本発明者は、上
述した方法でLOCOS酸化膜(5)を形成し、その断
面をジルトルエッチしてSEM観察した所、図7に示す
ようにLOCOS酸化膜(5)の端を起点として<11
1>面に沿った結晶欠陥(6)が生じていた。この結晶
欠陥(6)は、第2のシリコン窒化膜(4)の膜厚tに
依存し、t=20nm〜30nmではほとんど見られな
いが、t=40nm以上では相当多く発生する。
【0007】一方、バーズ・ビークはt=40nm以上
ではほとんどないがt=20〜30nmでは0.1μm
〜0.2μm程度存在することもわかった。従って、結
晶欠陥(6)の発生を抑止するためには膜厚tをある程
度薄くしなければならず、バーズ・ビークを除去したL
OCOS酸化膜を得ることは困難であった。
【0008】
【課題を解決するための手段】本発明は斯上した従来の
課題に鑑みて創作されたものであり、第2のシリコン窒
化膜(17)下に第1のパッド酸化膜(12)よりも薄
い第2のパッド酸化膜(14)を介在させ、熱酸化処理
してLOCOS酸化膜(18)を形成することにより、
従来の課題を解決するものである。
【0009】
【作用】上述した手段によれば、第2のパッド酸化膜(
14)が第2のシリコン窒化膜(17)の応力の影響を
緩和し、熱酸化処理工程における結晶欠陥の発生を抑止
するように作用する。
【0010】
【実施例】次に本発明の一実施例を図1乃至図5を参照
しながら説明する。まず図1に示す如く、半導体基板(
11)上の所定領域に、常法の如く約45nmの膜厚に
形成された第1のパッド酸化膜(12)を介して、約1
00nmの膜厚の第1のシリコン窒化膜(13)を形成
する。
【0011】次に図2に示す如く、熱酸化により半導体
基板(11)の露出表面に、熱酸化により第2のパッド
酸化膜(14)を約10nmの膜厚に形成する。続いて
図3に示す如く、CVDシリコン窒化膜(15)、CV
D酸化膜(16)をそれぞれ所望の膜厚に全面被着する
。そして、図4に示す如く半導体基板(11)が露出す
るまでエッチバックすると、第1のシリコン窒化膜(1
3)の側壁には第2のパッド酸化膜(14)を介して第
2のシリコン窒化膜(17)が形成される。この後、1
000℃程度の熱酸化処理を経て図5に示す如く、LO
COS酸化膜(18)が形成される。
【0012】本発明の方法によれば第2のシリコン窒化
膜(17)下には第2のパッド酸化膜(14)を介在さ
せているので、第2のシリコン窒化膜(17)の熱応力
を緩和して結晶欠陥の発生を防止できるのであり、また
該第2のパッド酸化膜(14)は約10nmという比較
的薄い膜厚に形成したことで、熱酸化処理による第2の
シリコン窒化膜(17)下への酸素の侵入もほとんどな
いものと考えられる。
【0013】実際に、本実施例の方法に従って作製した
LOCOS酸化膜(18)の断面を、同様にジルトルエ
ッチしてSEM観察した所、第2のシリコン窒化膜(1
7)の膜厚tが約60nmに至るまで半導体基板(11
)の結晶欠陥は見出せず、一方バーズ・ビークは従来法
と同程度に抑止される効果が確認された。
【0014】
【発明の効果】以上説明したように、本発明によれば、
第2のシリコン窒化膜(17)下に第1のパッド酸化膜
(12)よりも薄い第2のパッド酸化膜(14)を介在
させて熱酸化処理を行っているので、結晶欠陥の発生を
伴うことなくLOCOS酸化膜(18)のバーズ・ビー
クを除去し、半導体装置の高密度化及び高信頼性化に寄
与することができる。
【図面の簡単な説明】
【図1】本発明の一実施例を説明するための第1の断面
図である。
【図2】本発明の一実施例を説明するための第2の断面
図である。
【図3】本発明の一実施例を説明するための第3の断面
図である。
【図4】本発明の一実施例を説明するための第4の断面
図である。
【図5】本発明の一実施例を説明するための第5の断面
図である。
【図6】従来例に係るLOCOS酸化膜の形成方法を説
明するための第1の断面図である。
【図7】従来例に係るLOCOS酸化膜の形成方法を説
明するための第2の断面図である。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】  半導体基板上の所要領域に第1のパッ
    ド酸化膜を介して第1の耐酸化性膜を形成する工程と、
    前記第1の耐酸化性膜の側壁に、前記第1のパッド酸化
    膜よりも薄い膜厚に形成した第2のパッド酸化膜を介し
    て、第2の耐酸化性膜を形成する工程と、LOCOS酸
    化膜を形成するための熱酸化工程とを有することを特徴
    とするLOCOS酸化膜の形成方法。
  2. 【請求項2】  前記第1及び第2の耐酸化性膜がシリ
    コン窒化膜であることを特徴とするLOCOS酸化膜の
    形成方法。
JP9573791A 1991-04-25 1991-04-25 Locos酸化膜の形成方法 Pending JPH04324933A (ja)

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