JPH09511882A - 通信システム加入者ユニットのための電力消費制御方法および装置 - Google Patents

Abstract

(57)【要約】 時分割マルチプルアクセス（ＴＤＭＡ）無線電話システムの加入者ユニット（１０）は、各時間スロットにおいて、その時間スロットでの通信信号処理に必要でない回路構成要素（１２、１３、２１、２９、５６、５７、５８）が、パワーダウンする、電力消費モザイクに再構成される。電力消費制御信号を分配するために設けられなければならない回路の程度を最小するために、クロック周波数制御（２６、３０、７０）またはパワーダウンコマンド（３１、６７、６８）などの技術が利用され、電源回路を実際に制御することなく、制御された回路構成要素電力消費を修正する。プログラム可能なリング周波数論理（２０）が、リング信号発生器（５８）の周波数を制御し、高い周波数リング制御信号（７０）は、リング動作の抑揚においてオンおよびオフの切り換えが行われる。拡大ヘッダが設けられ、ラインごとに電力消費を減少させるために、複数の加入者ループ回路に同じ無線装置を供給することを可能にする。

Description

【発明の詳細な説明】 通信システム加入者ユニットのための電力消費制御方法および装置 本発明は、ステーションの異なるオペレーション状態において、異なる程度に 制御が実行される、通信システムステーション電力消費制御方法および装置に関 する。 発明の背景 バッテリーまたはソーラパネルのような有限電力源に依存し得る電子回路に電 力消費を含むことに対する強い関心が長い間もたれてきた。携帯または電力配電 (electric power distribution)施設によって十分に供給(serve)されていない地 域に位置した、無線電話機システムステーションに対する関心が特に急速にもた れてきた。そのようなステーションは、本明細書において、概して加入者(subsc riber)ステーションユニット、または単に加入者ユニットと称される。種々の汚 染源(pollution)を含む必要に対する関心が大きくなるにつれて、この関心はさ らに急速に注目されるようになっている。 無線電話機分野において、電力消費を制限するためにいくつかのタイプの努力 がなされた。実際の音声信号の有無によって送信器電源供給のオンまたはオフを 切り換える音声作動送信器(ＶＯＸ)がよく知られており、１つの例として、D.R ．Bolgianoらの米国特許第4,130,731号がある。そのような送信器を含む加入者 ユニットは、さもなくば、全てのオペレーション状態の間、完全に動力を供給さ れる。多くの電力保存の努力は、ユニットが、チャンネルの利用の可能性を待つ 、または呼出しの開始を待つスタンドバイモードにある間に、加入者ユニットの 少なくとも受信回路を周期的にイネーブル(enable)することに頼ってきた。いく つかの例として、D.R．Bolgianoらの米国特許第4,272,650号、およびH.Satoらの 第5,203,020号がある。この後者のシステムの加入者ユニット回路は、さもなく ば、実際の呼出し信号処理の間、完全に動力を供給される。「呼出し信号処理」と いう用語は、例えば、ステーション間の通信のための全てのタイプの信号に対す る、増幅、濾波、コード化/デコード化、補間、または変調のようなオペレーシ ョン に言及する。 Satoらの特許においては、移動電気通信システムの加入者ユニットがシステム のどのチャンネルにおいても供給されることが不可能な地域にある場合、ユニッ トは、適切なチャンネルの利用可能性をチェックするために、周期的にパワーア ップされ、さもなくば、タイマーを除く全ての構成要素がパワーダウンされる。 利用可能なチャンネルが見つかり、呼出しの開始を持つ間、中央処理装置(ＣＰ Ｕ)およびタイマーは継続してパワーアップされ、その間、ユニットの残りは、 呼出しの開始をチェックするために周期的にパワーアップされる。最後に、呼出 し接続の間、加入者ユニット全体が、継続してパワーアップされる。 システムの他のグループにおいて、加入者ユニットは、グループとしてパワー アップまたはダウンされ、また他がパワーダウンされている間、必要であれば、 加入者ユニットをパワーアップするように特別に配置される。いくつかの例とし て、M.A．Mooreの米国特許第4,964,121号、M．Ichiharaの第4,509,199号、およ びS．Otsukaの第4,577,315号がある。同様に、Y．Mizotaの米国特許第4,713,809 号において、時間分割多重アクセス(ＴＤＭＡ)システムのための中継ステーショ ンは、それによって供給される加入者ユニットがアクティブ(active)であるＴＤ ＭＡタイムスロットの間のみパワーアップされる。 D.N．Critchlowらの米国特許第5,008,900号の加入者ユニットのような無線電 話機システムの加入者ユニットは、加入者ユニット機能によって決定される選択 された時間において、特定の比較的高い電力消費の構成要素をパワーダウンする ための手段を含み、その時間に加入者ユニット機能が行われる。例えば、Critch lowらの特許において、種々のユニット構成要素を制御し、特定の信号処理機能 を行うためのユニットに含まれる処理チップは、進行中の電話呼出しがない場合 に、一時的にパワーダウンされる。パワーダウンは、ユニットのオペレーション プログラムのアイドル命令の実行に応じて生じる。通常オペレーションは、割り 込み信号に応じて再開され、サービスルーチンを行う必要がなければ、プロセッ サはパワーダウン状態に戻る。さもなければ、加入者ユニットの構成要素は、完 全に動力を供給されると考える。 E．Panethらの米国特許第4,675,863号においては、ＴＤＭＡ環境にて機能する 加入者ユニットにおいて、ハーフデュプレックスモードにてモデムがオペレート される。このモードにおいて、モデムの受信復調セクションおよび送信変調セク ションは、異なる時間においてオペレートする、したがって、無線周波数(ＲＦ) セクション電力アンプは、半分以下の時間の間アクティブである。他の加入者ユ ニットの構成要素は、継続してオペレートするものと考える。 到達するのが比較的困難な地域にある加入者ユニットには、ソーラパネルまた は交流充電器によってサポートされるバッテリを用いたバックアップ電力供給源 がしばしば備えられる。上述されたタイプの努力にも関わらず、適切な充電設備 によるバックアップバッテリ電力によってオペレートされることが可能なワイヤ レスＴＤＭＡ通信システムの加入者ユニットのいくつかは、必要な電力を供給す るために多数のバックアップバッテリを使用しなければならなかった。そのよう なユニットのいくつかにおいては、一対の15アンペア時、12ボルトバッテリ、お よび４から６つのソーラパネルの充電源が用いられてきた。 発明の要旨 本発明によれば、ＴＤＭＡ無線電話機システム加入者ユニットの特定の回路構 成要素が、呼出し接続の間、反復的に(recurrently)パワーダウンされる。反復 ＴＤＭＡ時間フレーム毎の異なるタイムスロットの間パワーダウンされる部分は 、フレームのそれぞれのタイムスロットにおける信号処理オペレーションに必要 ではない。言い換えれば、ユニットの電力消費を動的に(dynamically)制限する ために、タイムスロットからタイムスロットにおいてパワーアップおよびパワー ダウンされる加入者ユニットアクティブ回路の部分の変化しているテセレーショ ン(tessellation)がある。 本発明の１つの局面によれば、電力消費制御コマンドを分配(distribute)する のに適切な位置にある、存在する制御または呼出し信号経路を用いることによっ て、電力消費制御信号を分配するための特別な回路の必要が減る。特殊な電力消 費制御回路構成の必要を減らすために、いくつかの制御実行技術が用いられる。 これらの技術には、回路構成要素への電力供給電流経路を制御可能にスイッチす ること、または、電力消費がクロックレート(clocking rate)によって影響され る半導体技術において実行される特定のクロックされた(clocked)回路構成要素 に出力されるクロックソースの周波数を遠隔に制御すること、または、ほとんど 無いまたは皆無の入力信号に応じる場合には、より少ない電力を消費する回路へ の入力信号を減少すること、または、アンプに供給されるバイアス電流を減少す ること、または、パワーダウン入力接続を通常設けられる市販の回路構成要素に 、コマンド信号を分配することが実例的に含まれる。 １つの実施態様において、加入者ユニット信号処理回路構成要素を電話ステー ションセットと結合するために、加入者ユニット回路構成は、配線インタフェー スユニットを含む。同じまたは異なるタイプの加入者ユニット回路の利用をシェ アする追加サービスのための配線インタフェース機能を備えるために、加入者ユ ニットは、また、単一の回路ボードに、配線インタフェースユニットおよび他の 加入者ユニット回路の構成要素とともに、増設スロット、または見出しコネクタ を含む。 本発明による加入者ユニットは、呼出し接続中でない、アクティベートされた (activated)加入者ユニットと通信するために、無線制御チャンネル(ＲＣＣ)を 提供するネットワークステーションを含むＴＤＭＡシステムでオペレートする。 加入者ユニットは、ユニットの呼出しトラフィック(traffic)の有無を決定する のに、ＲＣＣをサンプルするために必要な回路構成要素のみを主に周期的にパワ ーアップするために、ＴＤＭＡシステムタイムスロットおよびフレームクロック 配置(clocking arrangements)を用いる。１つの実施態様において、ＲＣＣチャ ンネルのその目的のために、ＴＤＭＡフレーム毎に１以下のタイムスロットが使 われる。いくつかの適用において、１秒毎、または、まれに生じるフレーム毎に １つのタイムスロットのみを利用することかさらに可能である。 供給している(serving)加入者ユニットと、供給される(served)すべての加入 者通信機器(例えば、電話器セット)との間の加入者ループ回路を、加入者ユニッ トがループ回路を結合するベースステーションへの無線リンクの長さよりも実質 的に短いループ長さに制限することによって、さらなる電力が保存される。 また、呼出し信号周波数がデジタルにプログラム可能で、呼出し信号のオンオ フ抑揚(cadence)および電力消費が、２進レベル信号によって制御される、都合 よく制御されたリングジェネレータが用いられる。 加入者ユニット内の電力消費レベル制御は、ケース内の所定の最小温度の維持 を助けるために、加入者ユニットケース内のサーモスタットの制御の下でディス エーブルおよびイネーブルにされる。 図面の簡単な説明 本発明のより完全な理解、およびその種々の特徴、目的、および利点が、以下 の詳細な説明、および添付のクレームを付随の図面と共に考慮することによって 得ることができる。図面において： 図１Ｃに共に示される、図１Ａおよび１Ｂは、本発明による加入者ユニットの ブロックおよび配線図である、そして、これらは、加入者ユニット全体を指す場 合には、「図１」と示される； 図２は、図１の加入者ユニットの無線周波数(ＲＦ)セクションのブロックおよ び配線図である； 図３は、パワーダウンした制御回路の実施態様の電力供給電流の模式図である ； 図４は、パワーダウンした制御回路の実施態様のバイアス電流の模式図である ； 図５は、図１の加入者ユニットの実例的な実施態様において用いられる先行技 術によるタイムスロット構造の図である； 図６は、図１の加入者ユニットのＴＤＭＡオペレーションの先行技術の局面を 描いた状態図であり、４位相シフトキー(ＱＰＳＫ)オペレーションおよび16位相 シフトキー(16ＰＳＫ)オペレーションの両方において、図５のタイムスロット構 造を用いている； 図７は、図１の加入者ユニットのＤＤＦＡＳＩＣのアナログ-デジタルインタ フェース回路のブロックおよび配線図である； 図８は、図１の加入者ユニットのＤＤＦ ＡＳＩＣのコマンド応答クロックセ レクションの回路のブロックおよび配線図である； 図９は、図１の加入者ユニットのＤＤＦ ＡＳＩＣのアイドルモードタイマお よびウェークアップロジックのブロックおよび配線図である； 図10は、図11のリング回路に供給される２つの周波数を生成するための回路の ブロックおよび配線図である；および 図11は、図１の加入者ユニットの配線インタフェース回路のリング回路の図で ある。 略語および頭字語の定義 ＡＣ：交流 ＡＤＣ：アナログ-デジタル変換器 ＡＧＣ：自動利得制御 ＡＳＩＣ：特定用途向け集積回路 ＣＭＯＳ：相補型金属酸化膜半導体 ＣＯＤＥＣ：コーダ/デコーダ ＣＯＤＥＣＰＤ：ＣＯＤＥＣパワーダウン信号 ＣＰＵ：中央処理装置 ＤＡＣ：デジタル-アナログ変換器 ＤＣ：直流 ＤＤＦ：ＤＩＦ、ＤＤＳ、およびＦＩＲ機能を行うためのＡＳＩＣ ＤＤＳ：直接デジタル合成 ＤＩＦ：デジタルＩＦ ＤＩＦＣＬＫ：デジタル中間周波数クロック ＤＳＰ：デジタル信号プロセッサ ＦＤＡＣ：ＤＩＦ出力のためのＤＡＣ ＦＩＦＯ：先入れ先出し(待ち)メモリ ＦＩＲ：有限インパルス応答濾波 ＦＬＡＳＨ ＲＡＭ：電気的にプログラム可能な不揮発性ＲＡＭ ＦＬＡＳＨ ＣＳ：ＦＬＡＳＨチップ-セレクト信号 ＩＦ：中間周波数 ＩＦＬＰＢＫ：中間周波数ループバック ＩＮＴ：補間回路 ＬＳＢ：最小桁ビット ｍｓ：ミリ秒 ＭＳＢ：最上位ビット Ｐ４ＲＡＭ ＣＳ：ピン-４ ＲＡＭチップ-セレクト信号 ＰＡＥＮ：電力増幅イネーブル ＰＮＰ：ｐ-、ｎ-、およびｐ-導電型の物質層を有する接合トランジスタ ＰＲＯＭ：プログラム可能な読みとり専用メモリ ＰＲＯＭ ＣＳ：ＰＲＯＭチップ-セレクト信号 ＰＳＫ：位相シフトキーイング(Phase Shift Keying)(変調技術) ＱＰＳＫ：４位相シフトキーイング(Quadrature Phase Shift Keying)(変調技術 ) ＲＡＭ：ランダムアクセスメモリ ＲＣＣ：無線制御チャンネル ＲＦ：無線周波数 Ｒｘ：受信 ＳＤＡＣ：ＤＤＳの出力のためのＤＡＣ ＳＬＩＣ：加入者配線インタフェース回路 ＳＬＡＣ：加入者ループオーディオ回路 ＴＤＭＡ：時間分割多重アクセス Ｔ/Ｒ：送信または受信 Ｔｘ：送信 ＶＡＧＣ：ＡＧＣのための電圧 ＶＯＸ：音声作動送信器 詳細な説明 説明の便宜のために、本明細書において、制限されることなく、本発明はＴＤ ＭＡ通信システム加入者ユニットを参照しながら説明される。そのようなユニッ トの図面描写は、電力保存の局面、先に参照されたPanethらおよびCritchlowら の特許のような先行技術から知られている基礎をなす無線電話信号処理の局面を 示すために簡潔にされている。これら２つの特許の開示は、本明細書において参 考までに援用される。しかし、本発明は、特定のシステム設計に制限されること なく、ＴＤＭＡ無線電話システムに適用可能である。無線電話信号処理の局面の 議論は、本発明の電力保存の局面の理解を容易にするために必要な範囲で本明細 書に含まれる。 図１において、Panethらに説明されるようなＴＤＭＡ通信システムのための、 Critchlowらに説明されるタイプの、加入者ユニット10を含む加入者ターミナル ８が示されている。ユニット10の回路構成要素のためのオペレーティング電力は 、バッテリ(図示せず)、またはソーラパネル(図示せず)、または、１セットのＤ Ｃ/ＤＣ変換器９によって、ＡＣ-ＤＣ電力供給源(図示せず)から供給される。セ ット９の変換器は、ユニット10の回路構成要素に必要な種々の出力電圧を生成し 、図面において＋５ボルトから−48ボルトを含む電圧範囲が実例的に示されてい る。種々の電圧は、図１において図示されいない回路によって、通常の方法で、 加入者ユニット回路構成要素に結合される。 加入者ユニット10の回路構成要素は、アクティブおよびパッシブ(passive)の 両方の構成要素を含む。アクティブ回路構成要素は、各構成要素が、少なくとも １つの電力消費の有効な電気入力接続を有するグループであり、この接続におい て電気入力の所定の変化によって、回路構成要素の電力消費レベルの対応した変 化が生じる。本発明によれば、これらの電力消費センシティブ入力接続はＴＤＭ Ａシステムタイムスロットごとに制御され、グループ構成要素の内、信号処理の ために必要なグループ構成要素をパワーアップし、グループの残りの構成要素を パワーダウンする。 図１の加入者ユニット10は、送信部12、受信部13、ならびにタイミングおよび 制御ロジック回路16を有するＲＦセクション11を含む。アンテナ17は、無線リン クを介してＴＤＭＡシステムベースステーション(図示せず)への結合を提供し、 デュプレクサ18によって、ＲＦセクション11の送信部および受信部に交互に結合 される。加入者ユニット10は、デジタル信号プロセッサ(ＤＳＰ)19、すなわちプ ログラムされた中央プロセッサの制御の下でオペレートされる。ＤＳＰ19のため の適切な集積回路の１つに、Texas Instruments Corp.のTMS320C52 ＤＳＰがあ る。ＤＤＦ 特定用途向け集積回路(ＡＳＩＣ)20は、(Sony Corp.のCXD1171M Ｄ ＡＣのような)ＤＩＦ-ｆｅｄデジタル-アナログ変換器(ＦＤＡＣ)21および(Anal og Devices Corp.のAD7776のような)アナログ-デジタル変換器(ＡＤＣ)22によっ て、ＲＦセクション11に双方向に結合される。ビット-パラレルバス23およびＤ ＩＦＣＬＫ接続26は、デジタル変調音声データおよびクロック信号をそれぞれ、 ＤＤＦ ＡＳＩＣ20からＦＤＡＣ21に結合する。ＤＩＦＣＬＫ回路信号は、ＦＤ ＡＣ21をクロックし；ＦＤＡＣオペレーションが必要ではないＴＤＭＡタイムス ロットの間、ＤＩＦＣＬＫは、電力消費を減らすために消されている。そのため に、ＦＤＡＣ21は、電力消費がクロックレート(clock rate)によって影響される 半導体技術を用いて都合よく構成されている。そのような技術の１つの例として 、相補型金属酸化膜半導体(ＣＭＯＳ)技術がある。ＣＭＯＳ回路構成において、 電流の引き出し(current drawn)は、含まれているＣＭＯＳ素子がスイッチする レートに依存する；したがって、クロック信号が割込みされた場合、スイッチン グは停止する；そして、有意な電力消費減少が生じる。入力信号が変化しないよ うに防止されている場合にはクロックされずにＣＭＯＳトランジスタがスイッチ するのを防止するＣＭＯＳ回路構成要素においても同様の影響が生じる。アナロ グＩＦ信号が、ＦＤＡＣ21から与えられ、回路27によって、ＲＦセクション11の 送信部12に出力される。 同様に、受信されたアナログＩＦ信号は、回路28によって、受信部13からＡＤ Ｃ22に結合され、そしてＡＤＣのデジタル出力は、ビット-パラレル双方向性(bi -directional)回路29によって、ＤＤＦ ＡＳＩＣ20に与えられる。この回路29は また、つづいて説明されるように、ＤＤＦ ＡＳＩＣ20からの電力消費制御信号 、および他の制御信号をＡＤＣ22に与えるために用いられる。回路30は、ＤＤＦ ＡＳＩＣ20からＡＤＣ22へのいくつかのさらなる制御信号を結合する。 電力消費制御信号、ならびに他のタイミングおよび制御信号は、ＤＤＦ ＡＳ ＩＣ20から、回路31によって、ＲＦセクション11タイミングおよび制御ロジック 16に与えられる。この回路31は、図２と合わせてさらに議論されるが、目下の目 的においては、ＲＦセクション11において電力消費制御を実行するために用いら れる信号のために４つの回路を含むことが言及される。これらの４つの信号は、 (送信部12のオンおよびオフを切り換えるための)Ｔｘ、(受信部13のオンおよび オフを切り換えるための)Ｒｘ、(送信部12の電力アンプ101をイネーブルおよび ディスエーブルするための)ＰＡＥＮ、および(受信部13のループバックスイッチ を制御するための)ＩＦＬＰＢＫである。補足のデジタル-アナログ変換機能(図 １において図示せず)は、図２と合わせて議論される、受信部13の自動利得制御 機能と関連する。この補足のデジタル-アナログ変換機能は、模式的な描写され ている受信部13に含まれると考える。 ＤＤＦ ＡＳＩＣ20は、加入者ユニット10のベースバンドおよび中間周波数部 の両方の一部である回路構成要素、ならびにＲＦセクション11、変換器21および 22、ＤＳＰ19、およびまだ言及されていないベースバンド回路構成要素の協動(c ooperation)を可能にするために必要な種々の信号処理および制御機能を行うた めの回路構成を含む。本発明に関連した特定の関心は、説明される電力消費制御 の局面である。このために、ＤＤＦ ＡＳＩＣ20は、ＤＤＦ ＡＳＩＣ20の構成要 素および加入者ユニット10の他の構成要素のレジスタベースの通信を管理する制 御ロジック回路32を含む。例えば、ソース回路、例えばデータバス42からの情報 は、１クロック時間で、ＤＤＦ ＡＳＩＣレジスタにロードされ、次いで遅れた( later)クロック時間で宛先(destination)回路に読み出される。ロジック回路部3 2の回路構成要素は、加入者ユニットがアクティブの場合にはいかなる時も、そ れ自体はパワーダウンされない。また、ＤＤＦ ＡＳＩＣ20において、電力消費 制御目的の関心として、送信されるデジタル変調信号を濾波するためのＡＳＩＣ のＦＩＲセクション33、そのデジタル信号のシンボルレートを増加するための補 間回路(ＩＮＴ)セクション34、ベースバンドデジタル信号を第１の中間周波数に 上げる(bring up)位相変調および第１のミキシングを行うためのＤＩＦセクショ ン36、および、図７と合わせて説明されるいくつかの機能を行うための受信ＦＩ ＦＯロジック回路37がある。 周知のように、送信および受信動作の両方において加入者ユニット１０の様々 な信号処理機能は、例えばクロック周波数、ローカル発振器周波数および基準周 波数(reference frequency)について異なる信号周波数を要求する。これらの周 波数を生成するプロセスは、公知の直接デジタル合成（DDS）機能(direct digit al synthesis functions)を包含することが効果的である。図１の実施態様にお いて、ＤＩＦセクション３６は、加入者ユニット回路中の送信動作のみに関与す る要素に対してＤＤＳ機能を行うことが効果的である。更に、別立てのＤＤＳセ クション４４が、加入者ユニット回路中の基本的に受信動作のみに関与する要素 に対してＤＤＳ機能を行う。ＤＤＳ４４の出力は、ＤＤＳから供給を受けるＤＡ Ｃ（ＳＤＡＣ）４５を介して、ＲＦセクション１１の受信部１３に結合されてい る。受信部の後述の回路要素のうち少なくとも一つは、時定数が長いために全動 作時においてパワーアップされていなければならないため、ＤＤＳもまた全動作 時においてパワーアップされている（初期化に対して）。 制御論理回路３２は、ＤＳＰ１９および関連メモリ（すなわちＲＡＭ３９およ びフラッシュＲＡＭ４０）からアドレスバス４１およびデータバス４２を介して 受け取ったアドレスおよびデータ信号に応答して、上述の制御を行う。回路３２ がこのようにして受け取った情報は、これら回路に加入者端末(subscriber term inal)８の動作状態を知らせる（例えば開始動作、回路パラメータのリセット、 コール開始待機中のアイドル（オンフック）、リング、およびコール中の送信／ 受信（オフフック）動作など）。動作モード（例えばＱＰＳＫまたは１６ＰＳＫ ）を示すデータもまた供給される。制御論理回路３２は、データバスおよびアド レスバス４２、４１、ならびに加入者ユニット１０中の他の回路要素との伝達(c ommunication)のためのレジスタを有している。この意味において回路３２およ び加入者ユニット１０中の他要素間の伝達はレジスタ的であると上述した。この タイプの伝達は周知である。しかし、図１においてこれらのバスは回路３２を表 すブロックまで直接延びるかのように示している。たいていの場合において他の 回路は単にＤＤＦ ＡＳＩＣ２０の境界(edge)まで／から延びているように示し ている。回路３２中の、タイムスロット的電力消費制御に関与する(involvedin) 部分の例を、図７〜１０により詳細に説明する。 制御論理回路３２は、同じく回路３２中で生成されるタイムスロットおよびフ レーム情報を、バス４１および４２および他の回路から受け取った情報とともに 用いて、加入者ユニット１０中を様々な要素を統合的(coordinated)に制御する ために必要な追加的な信号を作成する。これらの追加的信号は、ユニット１０の ためのある種の電力消費制御信号を包含する。後者の信号は、上記に列挙した、 回路３１からＲＦセクション１１に伝えられる４つの信号を包含する。さらに、 回路４３は論理回路３２からＦＩＦＯロジック３７へマルチビットコマンド信号 を結合し、この信号は、図７を用いて後述するように、受信タイムスロットの開 始および終了時においてＡＤＣ２２に伝達される電力消費レベル制御ビットを有 する。ＦＩＦＯ論理回路３７自体は、加入者ユニット１０がアクティブにされて いる(activated)ときはいつでも、継続的に(continuously)パワーアップされて いる。 制御論理回路３２は、ＤＤＦ ＡＳＩＣ２０の回路要素にクロック信号を供給 する。回路３５は、連続的(continuous)クロック信号をＤＤＳ４４に結合する。 図８を用いて後述するように、回路４６は、選択された、すなわちプログラマブ ルに割り込み可能(interruptible)なクロック信号をＤＩＦセクション３６に結 合し、回路４７は他の選択されたクロック信号をＩＮＴセクション３４およびＦ ＩＲセクション３３の両方に結合する。回路４６および４７上のクロック信号を 適当なタイムスロットにおいてオンオフすることにより、ＦＩＲおよびＩＮＴセ クションならびにＤＩＦセクション（これらは全てＣＭＯＳ技術で実現すること ことが効果的である）が効果的にパワーアップおよびパワーダウンされて電力消 費制御を行う。ＣＭＯＳ回路がクロックされていないときには、ＣＭＯＳトラン ジスタはスイッチせず、回路の電力消費レベルはほぼゼロとなる。 論理回路３２は、アドレスデコードロジック（不図示）を含む。アドレスデコ ードロジックは、アドレスバス４１上の信号に応じてチップ選択信号Ｐ４ＲＡＭ ＣＳおよびＦＬＡＳＨ ＣＳをそれぞれ対応するリード線４９および５０上に 作成して、それぞれＲＡＭ３９およびＦＬＡＳＨ４０のメモリを含む回路要素へ のアクセスをイネーブルする。リード線４９および５０は通常はアドレスバス４ １中に含まれるものであるが、本発明のパワーダウン局面の説明のため、別個に 示している。これらのメモリもまたＣＭＯＳ技術により実現されるために、これ らのうち一つに対する選択信号が不在であることはそこに対するアドレスを不可 能にし、結果、再びアドレス用に選択される時点まで効果的にパワーダウンを行 える（記憶された情報は失わずに）。 ＤＳＰは、そのプログラム中のアイドル命令を実行して自身をパワーダウンす る（すなわちスリープに入る）よりも前に、制御論理回路３２中のスリープカウ ンタ（図９）を、ＤＤＦ ＡＳＩＣ２０内のメモリマップされたレジスタを介し 、 かつＤＳＰアドレスおよびデータバス４１および４２を用いてセットする。ＤＳ Ｐ１９は、次にカウンタをイネーブルすることにより、カウントを同様に開始す る。カウント区間が終了したとき、あるいはサーブされている加入者が電話機(t elephone set)のフックをオフにしたことを示す信号を回路３２が受け取った場 合、論理回路３２は、回路５２にＷＡＫＥＵＰマスク不可能割り込み（ＮＭＩ） 信号を与えることにより、ＤＳＰ１９をパワーアップさせ、処理をリジュームさ せる。この局面を、図９を用いて更に説明する。 加入者ユニット１０は、ラインインタフェースユニット５３を有しており、ラ インインタフェースユニット５３は、ＤＤＦ ＡＳＩＣ２０論理回路３２から供 給される信号によって電力消費制御のために選択的にパワーアップまたはダウン される回路要素を有している。ラインインタフェースユニット５３の基本的構成 要素は、加入者ラインインタフェース回路（ＳＬＩＣ）５６、コーダ／デコーダ （ＣＯＤＥＣ）５７（時に加入者ループ音声回路（ＳＬＡＣ）と呼ぶ）、リング 回路５８、およびリングリレー５９である。図示のリレー５９はコール接続中に おける通常の位置を示しており、ＳＬＩＣ５６からの信号によって作動する(act ivated)と回路５８を加入者ループに接続する。加入者ループを、加入者の電話 機を表すティップおよびリングリード抵抗器６２および６３ならびに抵抗器６６ として概略的に図示している。加入者ユニットは様々な加入者用ヒューマンイン タフェース機器、すなわち電話機、モデムまたはファクシミリ機等の通信機器を 提供(serve)するために有用であるが、ここでは説明を簡略にするため電話機を 説明している。 ＳＬＩＣ５６は、加入者ユニットと加入者ループとの間に電子的なインタフェ ースを提供する。ＳＬＩＣ５６は、異なる負荷（すなわち電話加入者ループ）抵 抗レンジに対して、異なるループ出力電圧で動作するビルトイン能力を有する回 路であることが効果的である。現在までの典型的な有線ネットワークアプリケー ションにおいて、前出の市販ＳＬＩＣ（AMD 79534）を用いた場合、３０ミリア ンペアにおける加入者ループへのＳＬＩＣ出力電圧は約３６ボルトであり、対し て総ループ抵抗は１２００オームであったから、ループ電力消費は１．０８ワッ トであった。より低いループ抵抗のためには、より低電圧かつ低電力が必要であ る。 一方、加入者ユニット用のアプリケーションは典型的には、加入者電話機が位 置する建物の上または非常に近くにユニットを実装することを包含し、ユニット と電話機の間の加入者ループは、加入者ユニットと加入者ユニットにサーブして いるベースステーションとの間の無線リンクよりも典型的にはずっと近い。言い 換えれば、図示の加入者ユニットに接続された加入者ループは、有線システムに おける電話交換局(telephone exchange)と加入者の電話機との間の加入者ループ よりも、典型的にはずっと近い。本発明によれば、抵抗６２、６３および６６を 含む加入者ループは、有線システム中の典型的なループ抵抗よりもずっと低い総 抵抗に好ましくは制限される。従って、ループの消費する電力を減少させるため に、その抵抗を約５００オームに制限することが効果的である。これは、ループ が使用可能な動作電流を減らすことなしにループ内の最大電力消費が約０．４５ ワットになることを表している。 ＳＬＩＣ５６は、ループ電圧に関わらずそれ自身約４５０ミリワット（mW）と いう一定の電力を消費しながら一定のループ電流を可変ループ抵抗に供給する、 ＤＣ−ＤＣ変換器を有している。このように、比較的短いループにサーブする場 合にＳＬＩＣからの出力電圧が減少されることにより、変換器９が８５％効率を 有していると仮定すれば、上記実施例における加入者ユニット自体が消費する総 電力は約７４０mW減少する。結果として、平均加入者ユニット入力電力要求の大 きな割合分の総電力が、節約される。 加入者電話ステーションセットからの送信信号は、ＳＬＩＣ５６およびＣＯＤ ＥＣ５７中を流れ、双方向的伝達信号を介してインタフェース回路６４からＤＳ Ｐ１９に（デジタル形式で）流れる。ＤＳＰ１９内における再サンプリングその 他の処理機能後、送信信号は続いてＤＤＦ ＡＳＩＣ２０上のＦＩＲセクション ３３、ＩＮＴセクション３４およびＤＩＦセクション３６中を流れて、そこから ＦＤＡＣ２１およびＲＦセクション１１の送信部１２を通ってアンテナ１７に流 れる。アンテナ１７によって傍受された受信信号は、セクション１１の受信部１ ３、ＡＤＣ２２、ＦＩＦＯロジック３７、ＤＳＰ１９、（回路６４を介して）Ｃ ＯＤＥＣ５７およびＳＬＩＣ５６を通って、加入者の電話機に流れる。ＳＬＩＣ ５６には、リング回路５８出力から分岐した(tapped off)入力接続点６５が設け られていることにより、ＳＬＩＣ５６がリング中の加入者電話機のオフフック状 態（すなわちＳＬＩＣ５６のパワーダウン状態中）を検知することを可能にして いる。ＳＬＩＣ５６から延びるリード線６９は、オフフック検知信号をＤＤＦ ＡＳＩＣ２０および論理回路３２に結合する。 ＳＬＩＣ５６は、Advanced Micro Devices、Inc.のAM 79534 ＣＭＯＳ回路で あれば効果的であり、ＤＳＰからＤＤＦ ＡＳＩＣ２０（制御回路３２）および 接続点６７を介して供給されるマルチビット制御ワードによって、アクティブ状 態と低パワー状態との間を切り替えられる。ＣＯＤＥＣ５７は、Advanced Micro Devices、Inc.のAMD 7901B回路であれば効果的である、ＤＤＦ ＡＳＩＣ２０中 の制御回路３２からのリード線６８上のシリアルマルチビットＳＥＲＤＡＴ信号 によって、アクティブ状態とオフ状態との間を切り替えられる。 回路７０は、例として(illustratively)、８０キロヘルツ（kHz）の低電圧ク ロック信号をＤＤＦ ＡＳＩＣ２０からリング回路５８に結合する。リング回路 ５８は、リングのための高電圧を発生する。回路７４は、低電圧信号ＲＩＮＧＦ ＲＱを選択可能な低周波数（例えば２０Hz）にてリング回路５８に供給すること により、リング信号周波数を発生する。８０kHz信号およびおよびＲＩＮＧＦＲ Ｑ信号は、例えば「２秒オン、４秒オフ」リングケーデンス(ringing cadence) における「４秒オフ」中などの、電話機器が実際には警告リング音を生成しない 間、停止される（すなわち一定の直流値に維持される）。従って、リング回路電 力消費制御およびその動作的制御は、同一の信号によって実現される。すなわち 、回路がアクティブなリング状態にあるときも、その入力信号クロック供給は、 上記リングケーデンスで周期的にオンオフされることにより、電力消費が減少す る。通常の音声コール（ハーフデュプレックス動作において１６ＰＳＫ変調を用 いた場合）における約３．３秒間の動作中に消費する電力、あるいは８．３秒間 のアイドル動作中に加入者ユニット１０中の他の全部分が消費する電力と同じだ けの電力をリング回路はアクティブ時において一つの２秒リング区間中に消費す るため、これは有利である。リレー５９はリング中に作動し、ティップおよびリ ング電話接続点を、リング発生器５８出力に接続する。この作動は、ＳＬＩＣ５ ６出 力による通常の方法によって達成される。ＳＬＩＣ５６出力は、ＤＤＦ ＡＳＩ Ｃ２０出力によって制御され、ＤＤＦ ＡＳＩＣ２０出力は、やはり回路６７上 の、ＤＳＰ１９からＤＤＦ ＡＳＩＣ２０を介して得られるコマンドによって制 御される。 また、加入者ユニット１０上にはラインインタフェースオプションヘッダ７２ も設けられており、トラヒックレベルが許すときは、後述のＴＤＭＡタイムフレ ーム構造中に他のサービスも盛り込むことができる。そのようなサービスの例は 、例えば、追加的な通常の電話加入者ライン、公衆電話(coin telephone)、デー タモデムまたはファクシミリ機を盛り込むことである。この目的のため、ヘッダ ７２にはアドレスバス４１およびデータバス４２への接続点、ならびにＤＳＰ１ ９と伝達信号インタフェース結合される双方向的回路７３が設けられている。Ｄ Ｃ／ＤＣ変換器９の組からの例えば１２ボルトの共通ＤＣ供給電圧のための電源 接続点（図１には図示せず）もまた設けられている。ティップおよびリングリー ド線７６および７７は、挿入可能なサービスオプションカード（不図示）が適合 化さた加入者サービス機器との伝達を行うことができる。そのようなオプション カードは、変換器９から供給される以外の特定の範囲の供給電圧を要求する限り において、それ自身専用のＤＣ／ＤＣ変換器を有することになる。同様に制御信 号は、オプションカード上の回路要素の電力消費制御のためのものを含み、デー タおよびアドルスバス４２および４１を介して、オプションカード上の適切なコ マンド解釈ロジックに供給される。 ラインインタフェース回路カードがヘッダ７２に挿し込まれ、加入者ループに 結合されたとき、加入者ユニットは、詳しく後述されるようにＱＰＳＫフルデュ プレックスモードで動作し得る。このＴＤＭＡ動作において用いられる「フルデ ュプレックス」という語は、伝統的な定義とは若干異なる定義を有する。ＴＤＭ Ａ環境においては、フルデュプレックス動作は、ユニット中の送信部および受信 部の両方が単一のタイムスロット内で動作するような加入者ユニット動作と定義 される。これは、ＴＤＭＡハーフデュプレックス動作の場合におけるような、コ ールにおける両者が同時に話すことが可能であるようなより伝統的な意味でのフ ルデュプレックス電話動作も可能にするが、単一の加入者ユニットが例えば２つ の加入者ラインにサーブすること、すなわちデュアルラインサービスもまた可能 にする。フルデュプレックスデュアルラインサービスモードの動作においては、 全加入者ユニットの電力消費は、単一のラインにサーブするときよりも高い。し かし加入者ユニットのうち全動作時においてフルパワーにされる部分をシェアす ることにより、その加入者ユニットのライン毎のハードウェア的コストはより低 くなり、ライン毎の電力消費もまたより低くなる。 加入者端末８における電力消費レベル制御能力は、端末内部温度の調節の支援 のために有用である。この目的のために、サーモスタット７１がＤＤＦ ＡＳＩ Ｃ２０を介してデータバス４２に結合し、その開閉回路状態がＡＳＩＣに周期的 にレジスタされ、その状態がＤＳＰ１９に読まれるようにしてもよい。サーモス タットは、加入者端末８内の温度が摂氏０℃などの所定の温度以下に下がったと きに作動して変化した回路状態になるようにセットされることが効果的である。 温度がそのレベル以下に下がったとき、サーモスタットの変化した回路状態によ り、ＤＳＰ１９は実際の電源電流回路をスイッチングする回路に対して電力消費 制御信号、例えば回路３１上に供給される制御信号などを、そのオンまたは通常 の電力消費レベルに維持する。従って、加入者ユニット中のそのように制御され た要素は、サーモスタット７１が以前の回路状態に復旧するまでパワーダウンさ れない。結果として、制御されフルパワーにされた回路要素によって発生された 熱は、端末温度をより高いレベルに復旧する役割を果たす。 次に、ＲＦセクション１１およびそこにおける電力消費制御テセレーション(t essellation)、すなわちモザイク化のレゾルーションレベルをより詳細に示す図 ２のブロック図を参照する。図２中の多くの回路要素に対する制御は、セクショ ン中の選択された回路要素のための電源回路の直列電流パス中にゲートスイッチ を用いる技術によって、実現される。その一例を、図３のアンプに関してより詳 細に示す。 図３において、アンプ７８は、端子(terminal)７９において入力信号を受け取 り、端子８０において増幅された出力信号を生成する。丸で囲ったプラス符号に より正電圧電源８１を略図示しており、正の端子がプラス符号位置において図中 の回路に接続され、負の端子が接地された直流源を表している。電源８１は、Ｐ ＮＰトランジスタ８２のエミッタ端子に接続されており、ＰＮＰトランジスタ８ ２のコレクタ端子は、他方の電源端子が接地されたアンプ７８の一方の電源端子 に接続されている。トランジスタ８２は、電力消費制御信号によって飽和伝導ま たは非伝導用にバイアスされている。すなわち、トランジスタのベース端子をそ のようにバイアスするための、端子８３に印加され抵抗器８４を介して接地され る(ground across resistor 84)それぞれゼロまたは正である直流レベル信号に よってバイアスされている。電力消費制御に関しては、トランジスタ８２はアン プ７８のための電流供給パスに直列に接続されており、アンプをオン（トランジ スタ８２は飽和伝導状態）およびオフ（トランジスタ８２は非伝導状態）に切り 替えるためのスイッチとして動作される。図２においては簡略のため、制御され た回路要素の電力供給パス中に直列に設けられた開状態のスイッチによってこの 電力消費制御技術の使用を表している。実際には３つのトランジスタスイッチの み（図示しないが略図示したＲＦセクション１１中に含むことが効果的である） を用いる。各スイッチは、後述の電力消費制御信号Ｔｘ、ＲｘおよびＬＢのうち 一つによって制御される。また、各スイッチは、ＲＦセクション１１中の回路要 素のうち電力供給がタイムスロット的に制御される２つ以上の回路要素のための 、共通電源バス接続点を制御する。スイッチおよび各々制御された供給バスはこ のように略図示したＲＦセクション１１の一部であるので、更に個別に説明ある いは言及を行うことはしない。 図２を再び参照して、本図および他の図中で説明される回路要素は、全図中に おいて同じ参照符号を有する。電力消費制御テセレーションのレゾルーションの レベルを定義するためにこれらの要素について述べるが、その相互作用は周知で あり、相互作用自体は本発明の構成要件をなさないため、特に説明しない。ＤＩ Ｆセクション３６出力デジタルＩＦ信号は、ＦＤＡＣ２１および回路２７を介し て送信部１２の第１番目のＩＦセグメントに印加される。そのセグメント中にお いて、信号はループバックスイッチ１２５、ローパスフィルタ８７および固定ア ッテネータ８９中を流れて、第１のミキサ８８に与えられることにより、第２の 中間周波数レベルへのアップコンバージョンを行う。このレベルで、信号は、第 ２番目のＩＦセグメント内を、アンプ９０、上位側帯域(upper sideband)を選択 するためのバンドパスフィルタ９１および固定アッテネータ９２中を流れて、第 ２のミキサ９６に与えられ、第２のミキサ９６は、信号の周波数を適切な無線周 波数へのアップコンバージョンを行う。送信部のＲＦセグメン中の無線周波数信 号は、アンプ９７、図１Ａの回路３１の一部である接続点９４を介してＤＳＰ書 き込み可能ＡＳＩＣレジスタ(DSP-writeable ASIC register)によって制御され るプログラマブルアッテネータ９３、アンプ９９、バンドパスフィルタ９８、ア ンプ１００、およびパワーアンプ１０１を通って流れ、デュプレクサ１８に与え られる。 デュプレクサ１８から受け取った無線周波数信号は、受信部１３中、低ノイズ アンプ１０３、バンドパスフィルタ１０６、別の低ノイズアンプ１０７、および 第２バンドパスフィルタ１０８を含むＲＦセグメント内を流れる。第１のダウン コンバージョン用ミキサ(down converting mixer)１０９は、信号周波数をＩＦ 周波数に下げ、ミキサ１０９からの出力またはスイッチ１２５から得られる回路 １２４上のループバック信号のいずれかを選択するループバックスイッチ１１０ 、アンプ１１２、スイッチ１１０が選択した信号のいずれをも通過させるバンド パスクリスタルフィルタ１１３、およびオートゲインコントロールアンプ１１６ を含むＩＦセグメントに結合する。第２のダウンコンバージョン用ミキサ１１７ が、ＩＦ信号をベース帯域周波数に下げ、一対のタンデムアンプ１１８および１ １９、ローパスフィルタ１２０、ならびに回路２８を通って図１ＡのＡＤＣ２２ に結合する。 回路１２４は、ループバックスイッチ１１０および１２５上の端子間に接続さ れ、ＩＦ信号を受信ＩＦセクションに再び結合するために用いられる選択可能な ループバックパスを提供する。このループバックパスは、加入者ユニットが動作 を開始する際に、アンプ１１６へのＶＡＧＣ信号を用いてプログラムがＡＧＣを セルフキャリブレーションすることを可能にする。ループバックは主に、ＤＳＰ １９ソフトウェア中に実現されたイコライゼーションフィルタを公知のＩＦ変調 パターンを挿入することによって調節（すなわち訓練）し、送信第１ＩＦおよび 受信ＩＦの両方を通過させなければならないクリスタルフィルタ１１３の非線形 性に主に起因するシンボル間干渉(intersymbol interference)を最小にするため に、使用される。 図２のタイミングおよび制御ロジック16は、一例を示せば43.52メガヘルツの 出力周波数信号を生成する発振器121を備えている。その出力は、出力回路123（ 図1Aには不図示）を通して、図1AのDDF ASIC 20における制御論理回路に結合さ れている。これらの制御論理回路から、タイミングおよび同期制御が展開される 。発振器121の出力は、また、２分割周波数デバイダ122およびバンドパスフィル タ126を介し、局部発振器周波数として、送信部12の第１のミキサ88にも与えら れる。さらに、発振器121の出力は（４分割）周波数デバイダ128とアンプ130と を介して、第２のダウンコンバーティングミキサ117にも与えられる。 発振器121のさらに別の出力は、２デバイド回路127および４デバイド回路134 を介し、位相同期ループ（PLL）回路131に対する参照周波数ソースとしても与え られる。図２におけるデバイダ127、134、およびその他のデバイダに示されてい る、スラッシュの付けられたリード接続は、外部ピン接続上のジャンパをこのよ うなデバイダに適切に接続することによって、分割比が効果的に設定されること を示している。 PLL131は、比較的低い周波数（一例としては約５MHz）の信号を受け取り、送 信無線周波数レベルミキサ96における局部発振器信号としても、受信無線周波数 レベルミキサ109に対して局部発振器信号を発生させる受信PLL146に対する参照 周波数ソースとしても用いられる、高い周波数（一例としては約371MHz）の信号 を発生させる周波数マルチプレクサとして動作する。回路131において、デバイ ダ134からの信号は、８デバイド回路132、位相比較器（PC）回路133、ループフ ィルタ（LF）136、および電圧制御された発振器（VCO）137に与えられ、方向性 結合器138に共通に接続される。VCO137の出力は、また、２デバイド回路139およ び273デバイド回路142を通って、PC回路133上の第２の入力にもフィードバック される。また、PLL131およびPLL146は、回路140（図1Aには不図示）上のLOCK LO SS状態インジケータをDDF ASIC 20に供給する。方向性結合器138は、PLL131の出 力をアンプ141に接続する。アンプ141の出力は、固定されたアッテネータ144を 通して、送信部12における第２のミキサ96の局部発振器入力に接続されている。 PLL131の出力はまた、方向性結合器138を通して、受信部ミキサ143にも与えられ る。このミキサにおいて、PLL131の出力は、PLL146のVCO145の出力と混合される 。ミキサ143の出力は、PLL146では位相比較器147に接続されている。位相比較器 147もまた、ローパスフィルタ148および２デバイド回路149を介してSDAC45（図1 A）からの参照周波数信号を受け取る。PC 147の出力は、ループフィルタ135を通 して、VCO 145に結合されている。VCOの出力は、さらに、アンプ150を介して、 第１のダウンコンバーティングミキサ109の局部発振器入力にも結合されている 。 また、RFセクションには、回路31の４つの信号のレベルをCMOSレベル（約5ボ ルト）からRF電力制御レベルへとシフトすることによって、RF部11の各回路要素 のパワーアップまたはダウンさせる実際の信号を生成する、電力インタフェース 回路151も含まれている。回路151は、回路31の信号Tx、Rx、PA ENABLEおよびLOO P BACKを受け取る、主として公知の論理およびレベルシフトの組み合わせ回路で ある。回路151は、３つの電力消費制御信号、すなわち、送信Tx、受信Rxおよび ループバックLBを生成する。これらの信号は、図３に関して既に述べたように、 各回路要素の動作を制御して、パワーアップまたはダウンされるようにする。第 ４の電力消費制御信号PAENもまた、回路151により生成される。PAEN信号は、や はりパワーアップまたはダウンされる電力アンプ101の動作を制御するが、図４ に関して後述するバイアス電流制御技術が、この場合には効果的に用いられる。 次に、これら４つの信号およびその他の電力消費制御作用がオンまたはオフにな る時のタイムスロットを、表１および表２ならびに図５および図６を参照して説 明する。これら４つの信号は、図に示されているように、図示されていないリー ドによって、対応して指示された電力消費制御接続へと与えられる。よって、Tx 信号は、送信部のアンプ90、97、99、100および141の電力消費を制御するために 与えられる。PAEN信号は、電力アンプ101の電力消費を制御するために与えられ るものであり、Tx信号がハイになった後でハイになり、Tx信号がローになる前に ローになることによって、送信部ミキサの出力が安定化していく間の、スプリア スな周波数を送信する可能性を排除できるという効果を有する。Rx信号は、受信 部のミキサ117およびアンプ103、107、112、116、130および150の電力消費を制 御するために与えられる。最後に、LB信号は、ループバックスイッチ110および1 25に与えられ、受信部のミキサ117およびアンプ112、116および130の電力消費を 制御する。 RF部11におけるいくつかの回路要素は、常にパワーアップされる。また、もち ろん、受動回路要素には、雷源への接続がない。送信部のミキサ88および96、な らびに受信部のミキサ109および143は、受動である。PLL 131および146は、常に パワーアップされる。なぜなら、これらのPLLは、TDMAタイムスロット期間と比 べると、動作の時定数が比較的長いからである。いったんパワーダウンされると 、完全で、パワーアップされ、安定な動作を復元するためには、PLLには１個の タイムスロットのほとんどすべてが必要になる。受信部のアンプ118および119、 ならびにデバイダ122、127、128および134は、RF部11では常にパワーアップされ る。なぜなら、これらの要素それぞれの電力消費量は非常に小さいので、その電 力消費を制御するためには、余分な要素を追加することが必要であり、電力を保 存しても、経済的な値へのはね返りはほとんどないからである。また、PLL 131 および146を適正に動作させるためには、その出力の一部が必要になる。PLL 131 および146は、パワーアップされたままにされるので、それらへの入力信号を発 生する回路要素、すなわちデバイダ127および134もまた、パワーアップされたま まにされる。 図４は、バイアス電流をオンおよびオフにすることによって、アンプの電力消 費を制御する一方法を図示する簡略模式図である。このようなバイアス電流制御 は、例えば、電力アンプに有効である。なぜなら、電力アンプの動作電力供給電 流は比較的高いので、そのような電流の切り替えには、比較的コストが高く、ヒ ートシンクされた電力トランジスタの使用を伴うからである。この図では、制御 されるべきアンプ24は、接地された電圧源25によって表される通常の電源接続を 有している。増幅されるべき入力信号は、端子54で与えられる。増幅された信号 は、出力端子55にわたされる。さらなる電圧源60から供給される、切替可能な定 電流源85が、バイアス電流発生器として用いられる。このような切替可能な定電 流源は、この技術ではよく知られている。電源85は、アンプ24のバイアス電流入 力71に接続されており、それによって、入力端子54において予想される最高の信 号レベルでも確実に増幅することを十分に可能にするバイアス電流を確立する。 電源85の入力接続86は、正の電圧（ある用途では、好ましくは8ボルト）に維持 されることによって、電源85が前述した十分なバイアス電流をアンプ24に供給で きるようにし、それによって、アンプ24が、第１の、つまり通常の電力消費レベ ルで電力を消費するようにする。電源85の入力接続86がゼロボルトに維持される とき、電源85のバイアス電流出力は、実質的にゼロ電流に低減される。その結果 、アンプ24が消費する電力は、通常の電力消費レベルで消費される電力よりもか なり低くなる。また、電源85がゼロ入力、ゼロ出力状態で消費する電力も少なく なる。電力イネーブル制御信号が電源85の入力接続に与えられることによって、 電源が起動され、アンプ24に与えられるバイアス電流を変化させる。このバイア ス電流型の電力消費制御技術は、例えば電力アンプ101に対するPAENと名付けら れた接続のような、スイッチングされたリードバイアス入力接続により、例えば 図２に模式的に図示されている。 図５は、それぞれのTDMA再帰時間フレームが、例えば45ミリ秒（ms）の期間を もつ、TDMAシステム用の公知のタイムスロット構造図である。このフレームは、 図６に関連して後にさらに詳しく述べるように、DSP 19においてランしているシ ステムプログラムが、加入者ユニットの動作のある与えられた状態に対する複数 のエレメンタル動作（elemental operations）を通して循環する時間の基本単位 である。典型的なTDMAシステムにおいて、その基本的時間フレームは、処理され ている典型的な音声信号に対するナイキスト周波数よりも小さいレートで再帰す る。またこのレートは、例えば、オンフック、オフフックおよびリンギングとい った、加入者ユニットの諸機能間の各種変化の平均周波数よりも大きい。それぞ れのフレームは、スロット０、１、２および３として示されている４つのタイム スロットに分割される。それぞれのタイムスロットは、例えば、11.25msの期間 をもつ。電力消費の節約は、加入者ユニットがアイドリングしており、電力消費 制御可能なすべての回路要素がパワーダウンされているタイムスロットの間、ま たは、電力消費制御可能な回路要素の一部がパワーアップされ、残りがパワーダ ウンされている状態で、加入者ユニットが動作しているタイムスロットの間に実 現される。 加入者ユニット20が、このタイムスロット構造に対してさまざまな動作状態の 間をどのように遷移するかを図６を参照して説明し、その後、それらの状態動作 を、以下の表１および表２を参照して、電力消費制御の面から考えることにする 。しかし、まず、考えられる加入者ユニットの動作には、２つのタイプがある。 第１のタイプは、４相シフトキーイング（QPSK）されたものであり、第２のタイ プは、16PSKである。QPSK動作において、デュプレックス周波数チャネル上をハ ーフデュプレックスモードで動作している加入者ユニットは、１本の加入者ライ ンをサービスする。図５に示されているように、加入者ユニットは、１個のQPSK タイムスロットとしてのタイムスロット０および１においては受信をおこない、 １個のQPSKタイムスロットとしてのタイムスロット２および３においては送信を おこなう。このような二重タイムスロット動作は、受信力の弱い地域における加 入者ユニットには有用である。なぜなら、このような動作によれば、16PSKの単 一タイムスロット動作よりも信号対雑音比の高い動作を発生させることができる からである。 タイムスロット２および３において受信をおこない、タイムスロット０および １において送信をおこなうことによっても、別の加入者ユニットが、同一のチャ ネルを１本のラインに対してやはりQPSKハーフデュプレックスモードで用いるこ とができる。また、QPSKフルデュプレックスモードで動作することによって、単 一の加入者ユニットが２本のラインをサービスすることもできる。このQPSKフル デュプレックスモードにおいては、両方のラインが同時に呼に関わり、二重のタ イムスロット０および１が、第１のラインに対する送信と、第２のラインに対す る受信とをおこなうために同時に用いられる。逆に、第１のラインに対する受信 と、第２のラインに対する送信とをおこなうために、二重のタイムスロット２お よび３が同時に用いられることもある。タイムスロットに基づいて電力を下げる ことによって得られる効果は、加入者ユニットがデュアルライン・フルデュプレ ックスモードで動作している時には得られない。 16PSKハーフデュプレックスモード動作においては、QPSK動作の場合よりも、 動作により大きな自由度を与え、かつ電力消費を節約するための機会が多くなる 。デュアル周波数チャネルであるものとして、可能な構成の例をいくつか以下に 概略的に述べる。図５に示されているように、加入者ユニットは、単一ラインの サービスでは、タイムスロット０において受信をおこない、タイムスロット２に お いて送信をおこない、タイムスロット１および３においてはアイドル状態である 。第２の加入者ユニットが、タイムスロット１において受信をおこない、タイム スロット３において送信をおこない、タイムスロット０および２においてはアイ ドル状態であるように、同一のチャネルを用いることができる。ある加入者ユニ ットは、１本の加入者ラインにはタイムスロット０において受信を、タイムスロ ット２において送信をおこなわせ、他方の加入者ラインにはタイムスロット１に おいて受信を、タイムスロット３において送信をおこなわせることによって、２ 本のラインをサービスすることができる。それと同時に、別の加入者ユニットが 、タイムスロット２および３において受信をおこない、タイムスロット０および １において送信をおこなうことによって、同一のデュプレックス周波数チャネル を、ハーフデュプレックスモードで２つの16PSK呼に対して用いることができる 。あるいは、16PSKの、フルデュプレックス、デュアルライン動作においては、 第１のラインは、スロット０で音声を送信し、スロット２で受信することができ 、第２のラインは、スロット２で音声を送信し、スロット０で受信することがで きる。 加入者ユニットが、ある呼の可能な開始を待つ待機モードにあり、TDMAシステ ムのデュプレックス無線制御チャネル（RCC）の周波数に合わされている時には 、第３のタイプの動作もある。RCCは、通常、２分割位相シフトキーイング（BPS K）されたモードで変調される。また、加入者ユニットは、RCCをモニタしている 時には、BPSKを動作させる。BPSK変調は、QPSK、二重タイムスロット変調よりも ロバストである。よって、QPSK変調で加入者呼サービスを提供している遠隔領域 にも信頼性よく到達することができる。QPSK加入者ユニットがRCCに合わされ、 １本のラインに対してサービスをおこなえる位置にある時、QPSK加入者ユニット は、タイムスロット０においてRCCを受信し、その他３つのタイムスロットでは アイドリング状態になる。たとえこのユニットに対してその基地局（不図示）が コンタクトをとっていても、また、サービスされた加入者が電話機をオフフック にしても、このようなユニットは、タイムスロット２で、その必要なハンドシェ ークメッセージを送信して、通信チャネル割り当てを得ることができる。加入者 がある呼にかかわっており、遠隔側がオンフックする時でも、加入者ユニットは 音声チャネルに合わされたままである。その結果、通常は、音声チャネル上のデ ィジタル信号におけるいくつかのオーバヘッドビットの１つを適切に設定する基 地局によって、オンフックすることが指令される。 QPSKあるいは16PSKのいずれかで動作している加入者ユニットが１本のライン をサービスする時、最も大きいタイムスロットに基づく電力消費の節約を実現す ることができる。16PSKまたはQPSKで動作している加入者ユニットに付随的なラ インが追加される時には、タイムスロットに基づく電力消費は少なくなる。なぜ なら、加入者ユニットがアイドリング状態、または部分的にパワーダウンされた 状態になる機会が少なくなるからである。また、加入者ユニットに付随的なライ ンが追加される時、あるいは付随的な加入者ユニットがチャネルに追加される時 には、RCCの動作モードを変えることによって、ある呼に関わっている加入者ラ インがオンフックになる時はいつでも、サービスをおこなっている加入者ユニッ トがRCCをモニタすることができる、利用可能なタイムスロットが確実に存在し ているようにするのが有効でありうる。この目的のために、RCCは、デュプレッ クス周波数チャネルのすべてのTDMAタイムスロットにおいて、加入者ユニットに 対するすべての制御メッセージのブロードキャストを反復するように構成されう る。そうすれば、デュアルライン、フルデュプレックスモードで動作しているど の加入者ユニットも、あるラインがオンフックになる時には、空いている受信タ イムスロットを用いてRCC上で聴取し、対応する送信タイムスロットを用いて、 適切な応答を送信することができる。さらに別の例を挙げれば、TDMAフレームに おけるあるアクティブな音声タイムスロットの代わりにRCC制御情報を用い、音 声会話に一時的に割り込むことによって、インバンド（「ブランクおよびバース ト」）信号法を用いることもできる。 図６は、図５のタイムスロット構造に関連して、加入者ユニットがそのさまざ まな機能と機能との間で、さらにはそれらの機能内で遷移することを示す公知の 状態図である。図６は、３つの主要ループを含んでいる。すなわち、オンフック 機能（状態153、156および157）と、リンギング機能（状態160、158および159） と、オフフック機能（状態161、163および162）との３つである。加入者ユニッ ト10がサービスを始める時、動作電力がオンされ、ユニットは、リセット機能15 2において自らを初期化する。このリセット機能が完了すると、ユニットはルー プバック状態153に遷移する。この状態では、図２のLB信号が、スイッチ110およ び125を起動させ、アンプ112、116および130をパワーアップすることによって、 図２に関連して述べたループバック回路接続124をアクティベートする。リセッ トおよびループバック機能の間は、タイムスロットは問題にはならない。なぜな ら、無線リンクを使用することはないからである。ループバックトレーニング機 能が完了すると、ユニットは受信、オンフック状態156（RF Rxオンフック）に変 わる。この状態では、ユニットはタイムスロット０の間は受信モードで動作する ことによって、基地局からのページメッセージ（例えば、サービスされた加入者 への呼）または図1BのSLIC56において検出された加入者電話機オフフック状態（ 例えば、サービスされた加入者からの呼）のいずれかの開始を待つ。タイムスロ ット１では、ユニット10はRFアイドルオンフック状態157に変わる。この状態で は、ユニットは、タイムスロット１、２および３の間、時に「スリープ」と呼ば れる低電力消費状態で動作する。タイムスロット３が終わると、ユニットは状態 156に戻り、検出されうるページメッセージまたはオフフック状態のすべてを受 信した後、そのようなイベントが起こるまで、状態156および157の間を循環する 。このオンフックループにおいて、各フレームにおける４つのタイムスロットの うちの３つだけではなく、２つの連続するフレームの８つのタイムスロットのう ちの７つの間、加入者ユニットをアイドルモードあるいはスリープモードに維持 することによって、電力のさらなる節約が実現される。 ページメッセージが受信されると、またはオフフック状態が検出されると、ユ ニット10は、タイムスロット２の間、何らかの必要なハンドシェーク送信を基地 局に対して実行する（図６および表には不図示）。ページメッセージが入ってき ているものとすると、ユニットは、RFアイドルリング状態158へとシフトし、サ ービスされた加入者電話機を鳴らし始める。ここでは、QPSK動作がおこなわれる ものとする。よって、タイムスロット０において、状態は、RF受信リンギング（ RF Rxリング）状態159へとシフトする。この状態では、動作がタイムスロット１ の終わりまで継続することによって、加入者ユニットに対して呼側が依然として 待機しているという情報を与え続ける。タイムスロット２では、動作は、RF送信 リング（RF Txリング）状態160へとシフトする。この状態では、タイムスロッ ト３の終わりまで動作が継続する結果、加入者電話機においてオフフック状態が 生じたことを、基地局に送信しかえすことができる。その時点で、動作は、次の フレームのタイムスロット０および１に対するRF Rxリング状態159に戻る。オフ フック状態が検出されるまで、動作はこのように循環的に継続する。その後、状 態160あるいは159のいずれかから、動作は、２つのオフフック状態、すなわち、 RF送信オフフック（RF Txオフフック）162あるいはRF受信オフフック（RF Rxオ フフック）161のうちの対応する１つへとシフトする。もしサービスされている 加入者電話機が、リンギングに応答してオフフックになることがないとしても、 動作は、最終的にはタイムアウトとなり、RF Txリング状態160からRFアイドルオ ンフック状態157へと戻る。 サービスされている加入者電話機がオフフックになるものとすると、QPSKリン ギング（状態160および159）と同様に、動作は、呼の接続が継続する間は、タイ ムスロット２および３における状態162（加入者ユニット送信）と、タイムスロ ット０および１における状態161（加入者ユニット受信）との間を循環する。呼 の接続が確立された対象である通信の最後に、サービスされている加入者電話機 がオンフックになると、動作は再びRFアイドルオンフック状態157に戻り、別の 呼の開始を待つ。 16PSKモードにおける動作は、RFアイドル状態158および163がリングおよびオ フフック機能ループのそれぞれに存在するという点において、QPSKモードの動作 とは異なる。状態図のオンフック機能は変化しない。リング機能ループの16PSK 動作において、動作は、RFアイドルリング状態158で開始する。例示する動作は 、受信するためのタイムスロット０および送信するためのタイムスロット２を使 用するように割り当てられた加入者ユニットに適用される。ループが、タイムス ロット３の終わりにおいて、状態158で入力されると、ループは、タイムスロッ ト０の状態159にシフトし、タイムスロット１の状態158に戻る。次に、ループは 、タイムスロット２の状態160にシフトし、タイムスロット３の状態158に戻る。 これらの２つの連続したリング機能ループにおいて、動作はリンギング動作がタ イムアウトになるまで続行し、状態160から状態157へとシフトする。あるいは、 この動作はオフフック状態が検出されるまで続行し、状態158、160または159の う ちの任意の状態から、オフフック機能状態163、162または161のうちのそれぞれ に対応する状態へとシフトする。呼び出し接続の間、動作は、リング機能ループ について概略したのと同様の方法で２つの連続したオフフック機能ループにおい て続行する。サービスされている加入者の電話セットがオンフックになると、動 作は、RFアイドルオンフック状態157に戻り、次の呼び出しを待つ。 図６の上記の説明では、加入者ユニット10がサービスされ、オンフック機能ル ープにおいてアイドリングされた後に、開始された呼び出しが受信ページメッセ ージであることを想定していた。呼び出しが、サービスされオフフックされてい る加入者電話セットによって開始されていたならば、動作は、RF Rxオンフック 状態156からRFアイドルオフフック状態163へシフトし、すでに記載したのと同様 にそこから進行していたであろう。 タイムスロットをベースにした電力消費制御で動作する、即ち、上記のような 加入者ユニット10の電力消費を制限する１つの加入者ユニット10の実施態様にお いて、図1AのDC/DCコンバータ９は、ACからDCへの電源によって充電され続ける1 2ボルト、15アンペアアワーの単一バックアップバッテリから供給された。ある いは、コンバータ９は、最大２個の公称12ボルト、48ワットピークの太陽パネル によって充電され続けるバックアップバッテリによって供給された。 ハーフデュプレックス16PSKモードにおける加入者ユニット10の動作は、電力 保存には好ましい。なぜなら、オフフック機能フレーム毎の２つのタイムスロッ ト中にRFアイドルオフフック状態163を用いることによって電力が節約され、タ イムスロットを送信および受信するための変化するパワーダウンモザイクによっ て電力が節約されるためである。ハーフデュプレックスQPSKモードの動作におい ては電力節約は大したことはない。なぜなら、アイドル時間が少ないためである 。しかし、このモードは、信号対雑音比の観点からよりロバストである。従って 、このモードは、16PSK動作が用いられる位置と比較して受信が比較的弱いとこ ろに配置され得る加入者ユニットに有用である。フルデュプレックス動作は、QP SKまたは16PSK動作のいずれか、およびデータまたは音声通信のいずれかに対し て可能である。DSP19は、デュアルライン動作を取り扱う処理能力が大きい。な ぜなら、例えば、上述したDSPチップは、１秒間当たり約2000万の命令（MIPS） で 動作する能力を有し、これは、音声通信に対してデュアルライン動作に必要とさ れるよりも約30％速いからである。フルデュプレックス動作は、加入者ユニット 当たりのエネルギー節約が最も少ない。なぜなら、TxおよびRx信号は高くなけれ ばならず、加入者ユニット８の他の対応部分は、呼び出し接続中、即ち、図６の 状態図のオフフックおよびリンギング機能ループ中常にパワーアップされなけれ ばならないからである。しかし、ラインベースではまだかなりの電力が消費され る。例えば、デュアルライン加入者ユニットは、そのサービスされるラインのい ずれかが呼び出しトラフィックに活発に従事していないときは常に、電力を節約 し得る。また、各デュアルライン加入者ユニットは、単一ライン加入者ユニット としてサービスしているときのラインの数の２倍をサービスし得る。さらに、所 定数のラインに必要とされる加入者ユニットの数がより少ないという点でハード ウェアも節約される。 デュアルラインサービス動作において、図６のオフフックループは、加入者ユ ニット10によってサービスされる第２のラインに実質的にデュプリケートされ得 る。その違いは、ループにおけるRF Txオフフック状態162およびRF Rxオフフッ ク状態161のタイムスロット位置が交換され得ることである。同様に、両ライン が、同時にそれぞれのリング回路58からリンギングを受信すると、それらに対応 するリンギングループ（その時点での加入者ユニットの残りの動作を反映する） は、１つのラインについては、図６に示される通りであり、もう１つのラインに ついては、RF Txリング状態160およびRF Rxリング状態159のループにおけるタイ ムスロット位置が交換され得ること以外同様であり得る。 以下に示す表１−開始／リング回路状態表および表２−オンフック／オフフッ ク回路状態表は、図６の状態図に関して、加入者ユニット10の電力消費制御モザ イクが、単一ラインサービスにおけるユニットの動作状態の変化と共に、本発明 によってどのように変化するかをより詳細に例示する。表の左側の第１欄は、電 力消費、タイムスロットをベースにして制御される加入者ユニット回路構成要素 を挙げている。RFセクションの一部であるRFセクションおよび電力アンプは、個 別に示されている。２つの表の残りの10欄は、共に、図６の10個の加入者ユニッ ト状態に対応し、第１欄の回路構成要素の電力消費レベルがこれらの10欄に挙げ られている。従って、図６の加入者ユニット状態のすべての電力制御モザイクの 形態は、表１または２の１つの同一名および状態番号の欄に電力消費レベルイン ジケータで示されている。回路構成要素は、呼び出しまたは制御信号処理に必要 とされるときにタイムスロットにおいてパワーアップ（オン）され、他のタイム スロットにおいてはパワーダウン（オフ）される。回路構成要素の中には、加入 者ユニットのインサービス動作中は常にパワーアップされるものもあるが、TDMA タイムスロットベースで他の構成要素をパワーアップまたはダウンすると、全ユ ニットが呼び出しベースもしくは呼び出し状態ベースでパワーアップまたはダウ ンされる加入者ユニットにおいて、または加入者ユニットモデムの送信および受 信部分が異なる時にパワーアップされるときに経験されるよりも実質的に電力消 費は低くなる。 まず、表１について検討する。RFセクションは、４つの異なる電力制御レベル を経験する。電力アンプ101は、Tx信号が回路構成要素をパワーアップするレベ ルを経験するのとほぼ同時に（タイムスロット後期パワーアップ後すぐに、およ びタイムスロット初期パワーダウン後すぐに）パワーアップされることが図２か ら理解される。RFセクションは、信号LB、TxおよびRxのいずれもアクティブでな く構成要素をパワーアップしないとき、リセット中はアイドル（オフ）である。 この同一のアイドルパワリングは、RFアイドルリング状態158中有力である。ル ープバック状態153において、スイッチ110からのアンプ119を介したループバッ ク経路のみにおけるRFセクション11の電力制御回路構成要素に電源が投入される 。RF-Rxリング状態159において、Rx制御信号のみが存在する。従って、受信部13 のみにおけるRFセクションの電力制御回路構成要素はパワーアップされる。同様 に、RF-Txリング状態160の間、Tx制御信号のみが存在する。従って、送信部12の みにおけるRFセクション11の電力制御回路構成要素はパワーアップされる。同様 に、表２において、加入者ユニットがRFアイドルオンフックおよびオフフック状 態157および163のそれぞれにおいてアイドリングしているとき、RFセクション11 の電力制御回路構成要素はパワーアップされない。受信部13のみにおけるRFセク ション11の電力制御回路構成要素は、RF-Rxオンフックおよびオフフック状態156 および161の間パワーアップされ、送信部12におけるRFセクション11の電力制御 回路 構成要素のみが、RF-Txオフフック状態162の間パワーアップされる。 表１および２において、表の用語と、リストアップした加入者ユニットの回路 構成要素の動作電力消費レベルとの相関関係に留意すること。RFセクション11に 関しては、電力インターフェース回路151によって与えられる状態制御信号Rx、T xおよびループバックは、「アイドル」がすべての電力制御回路構成要素がパワ ーダウンされることを示す状態152、158および163を除いて、各加入者ユニット 動作状態における相対電力消費レベルを示すのに用いられる。加入者ユニットの 他の回路構成要素に関しては、「オン」は、回路構成要素が、その一次信号処理 機能に対する電力消費レベルにあることを示し、「オフ」は、回路は実際には、 いくらかの供給電力を消費し得るものではあるが、回路が、他に示される加入者 ユニット機能に対する低電力消費レベルであることを示す。 リンガは、図６のリンギング機能ループの３つのすべての状態においてオン(即 ち、リング)として示されているが、言うまでもなく、加入者を変更するために 、２秒のオンおよび４秒のオフなどのある特定のリンギング抑揚を確立するベー スステーションコマンドがリンガ動作に重畳している。その結果、抑揚のオンポ ーション（on-portion）の間、リンガは、リンギング機能ループのTDMAフレーム 毎のすべてのタイムスロット中オンであり、抑揚のオフポーション（off-portio n）の間、リンガは、リンギング機能ループのTDMAフレーム毎のすべてのタイム スロット中オフ（低電力消費レベル）である。 FIRセクション33、INTセクション34、DIFセクション36、およびFDAC21は、共 にオンおよびオフになる。DDS44およびSDAC45もまた、共にオンおよびオフにな り、これらは、動作時間中常にオンであり、リセット状態152およびループバッ ク状態153を開始するときにはオフになる。 DSP19は、スリープ状態にあるとき、RF-アイドルオンフック状態157以外のす べての状態において、オン、即ち、十分に電源が供給される。このようなスリー ピング状態では、DSP19は、動作状態情報を保持するのに十分な電力を消費し、 ウェイクアップ（wake-up）割込が受信されたときに処理を再開し得る。そして 、それは、完全にはオフされない程度の最も少ない電力である。 DSP19はまた、上記の表に示されるよりも短い期間スリープし得る。例えば、 加入者ユニットが、タイムスロット２において音声をベースステーションに送信 し、タイムスロット０において音声をベースステーションから受信する16PSK呼 び出しの間、DSP19は、スロット０およびスロット１の一部で受信した音声を合 成（RELPデコーディングと呼ばれることもある）する。音声合成が終了すると、 DSP19はスロット１の終わりまでスリープし、割込（図示されていない）を用い て、125マイクロ秒毎に、PCMサンプルをCODEC57に送信するためにのみウェイク アップし得る。同様に、音声分析（RELPエンコーディングと呼ばれることもある ）が終了すると、DSP19は、タイムスロット３の幾分かスリープし得る。この電 力節約技術は、図６の状態158および163において使用され得る。 CODEC57は、図６のオフフック機能ループにおける状態以外のすべての状態に おいて、低電力状態（即ち、ディスエーブルまたは「オフ」）である。SLIC56は 、オフフック機能ループにおける状態以外のすべての状態、ならびにリングルー プの送信および受信時間の間、低電力状態（即ち、ディスエーブルまたは「オフ 」）である。しかし、オンフックループにおけるディスエーブル状態の間でも、 SLIC56は、オン／オフフック状態をモニタする。SLICおよびCODECは、各パワー ダウンコマンドによってパワーダウンされる。 リンガ、即ち、リング回路58は、図６のリンギング機能ループにおけるリンギ ング抑揚のオンタイム（on-times）中以外、常にオフとなる。オフのとき、リン ガは、十分にパワーダウンされる。 メモリ回路構成要素のうち、RAM39は、DSPと同時にパワーオンおよびオフされ るが、実際にアクセスされる間最も電力を消費する。フラッシュメモリ40は、フ ラッシュメモリがオフのときにはRFアイドルリング状態における以外、およびフ ラッシュメモリがROM型機能を果たすとき以外（表には示されていない）、RAM39 と同時にパワーオンおよびオフされる。フラッシュメモリ40は、リセット状態の 間オンになり使用される。なぜなら、フラッシュメモリ40は、フラッシュメモリ 40がサービスされるとき、または何らかの障害により既知のパラメータからのユ ニットを再開する必要があるとき、加入者ユニット動作を開始するのに必要なデ ータの貯蔵所であるからである。フラッシュメモリ40は、RAM39の約４倍の大き さであり、RAM39の約３分の１の速さで、RAM39よりも幾分か電力消費が少ない。 フラッシュメモリは、当該技術分野に公知の様式で、最も時間が影響を与えない （non-time-critical）制御タスクのためのプログラムのセグメントを実行する ために、RAMとしてDSP19によって使用されるのが好ましい。１つの例としては、 フラッシュRAMを用いて、状態制御ルーチンを実行し、タスク処理を同期し、そ れによって、図６に示されるように、加入者ユニットが状態から状態へと遷移す るのを可能にする加入者制御ループである。この実行（表には示されていない） の間、迅速なRAM39メモリは、効果的にパワーダウンされる。なぜなら、より遅 く、電力消費が少ないフラッシュRAMが代わりに使用されているとき、迅速なRAM 39メモリはめったに書き込みデータにアクセスしないからである。DSP19として の使用が以前に確認されている特定のDSP回路は、プログラム可能なウェイト状 態生成器を有し、この生成器は、Critchlow特許において記載されているように 、異なるメモリ位置においてより遅いまたはより迅速なプログラムメモリの使用 を可能にする。 図７は、図1AのFIFO論理回路37を幾分かより詳細に示し、二方向回路29におけ る電力消費コマンドのADC22への逆方向の投入を例示している。上述したように 、ADCは、制御可能な内部パワーダウン機能を有し、ディジタル出力ポートを介 して幾分かの制御コマンドを受け取るように形成されている市販の回路チップで あ るのが好ましい。さらに、図７の回路は、DSP19への処理負担を軽くするために 、特定の他の機能を果たし、それによって、その処理時間を減少させ、アイドル 時間スロットにおいてそれ自身をすばやくパワーダウンし、電力を節約する。 ADC22は、ｍビットのオフセットバイナリ出力を生成するが、DSP19は、処理用 のｎビットの２の補数ワードフォーマットを必要とする。図７において、２つの ワードフォーマット間の遷移が成し遂げられ、ｍは、例示的に10であり、ｎは、 例示的に16である。回路29のADC22からの10ビットオフセットバイナリ出力は、D SP19からのプログラム制御下でロードされる11ビットオフセット補正値を保持す るDCオフセットレジスタ167からの最上位ビット(MSB)のバイナリ状態に応答して 、排他的論理和（EX OR）ゲート166において、反転されるか、若しくは反転され ない符号ビットを有する。レジスタ167からの残りの10ビットは、加算器168によ ってデータビットと加算的に組合せられ、２の補数ワードを形成する。加算器16 8からの４ワードグループの合計ワード、即ち、オフセットで補正した２の補数 データは、DSP19へのデータフローのための交互バッファとして動作する２つの マルチワードシフトレジスタ170および171の一方または他方に、デマルチプレク シングスイッチ169を介して方向づけられ、レジスタ171をからにしながらレジス タ170をロードする、およびその反対を行う。マルチプレクシングスイッチ172は 、シフティングおよび符号拡張ゲートネットワーク173に適用されるレジスタさ れたグループのワードを選択する。リード線176上の読出しストローブ信号は、D SP19によって処理される新しいADCサンプルからの読出しを開始し、その信号は 、方向付け（steering）制御回路177を介して制御スイッチ169に結合され、イン バータ178を介してスイッチ172に結合される。 回路177はまた、回路179上の出力を、レジスタ170または171の１つからのワー ドの読出しを可能にし、その１つのレジスタを通してそのレジスタに残るワード をステップするFIFOレジスタに与える。FIFOバッファからの出力は、ゲートネッ トワーク173においてシフトされ、符号が拡張され、10ビットデータを、DSP19で の処理に使用される16ビットフォーマットに変換する。10データビットの最上位 ビットは、ネットワーク173のサブセット186の４つのゲートを通して与えられ、 DSPによって16ビットワード読出しの４つの最上位ビットとして複製される。ADC サンプルの10ビットのすべてはまた、１つのゲート187として模式的に示される 個別のゲートのそれぞれを介して結合され、DSPによって読み出される16ビット ワードの次に下位の10ビットとなる。16ビットDSPワードの２つの最下位のビッ トは、ゲートサブセット188の２つのゲートの接地入力によって強制的にゼロに される。制御回路177からの回路180上のDSP読出しストローブ信号はまた、ゲー ト186〜188がデータを図１のDSPバス42に結合することを可能にする。実行可能 出力信号は、新しいグループのデータワードが読み出されるとき、回路177から リード線181を通して信号DSP19に結合される。リード線176信号はまた、リード 線182および183上の信号と共に、回路30を介して、ADC22の動作を制御するため に使用される。 ＡＤＣ２２は、ループバック動作および受信時間スロットの間パワーアップさ れる。従って、それは、リセット動作の終了時および受信時間スロット以前の時 間スロットの終了時にパワーアップコマンドを受信し、それは、ループバック動 作の終了時および受信時間スロットに続く時間スロットの開始時にパワーダウン コマンドを受信する。ＤＳＰ１９から制御論理回路３２および接続４３を介して 結合された、ＡＤＣ２２のマルチビットコマンドワードが、加入者ユニット１０ のアイドル時間スロット動作の間、分離した入力リード１９０におけるＤＳＰ書 き込み信号に応答してレジスタ１８９にロードされる。そのコマンドワードは、 ＡＤＣ２２動作のいくつかのアスペクトを指示するが、電力消費制御を指示する ビットが、ここでの主な関心事である。レジスタからのＭＳＢ出力が、インバー タ１９１を介してＡＮＤゲート１９２へ結合される。受信時間スロットに先立つ アイドル時間スロットの終了時に、リード１８３のプロセッサ信号がゲート１９ ２を作動させ、その出力がゲート１９３を動かし、レジスタ１８９から、このと きアイドルである二方向回路２９へコマンドワードを結合させる。そのコマンド でのパワー制御ビットがＡＤＣ２２をパワーアップさせる。受信時間スロットに 続くアイドル時間スロットの開始時での同様の動作がＡＤＣ２２をパワーダウン させる。同様に、ループバック動作の開始および終了時での同様の動作が、それ らの時間、それぞれ、パワーアップおよびダウンを制御する。パワーオンリセッ ト信号が、正常動作の準備においてレジスタ１８９をクリアするためにリード１ ９６に与えられる。 図８は、図１Ａの制御論理回路３２の一部であるクロック信号選択ロジックを 示す。クロック選択ロジックは、電力消費を制御するための加入者ユニット１０ のいくつかの回路構成要素でクロック信号をオンおよびオフにするのに用いられ る。アイドリング、例えば、図６のＲＦ−アイドルオンフックおよびリング状態 １６３および１５８ならびにＲＦ−アイドルオンフック状態１５７の間、加入者 ユニット１０の多くの回路構成要素がパワーダウンしていると、制御回路３２の タイミング回路は、フレーム、スロットおよびビットタイミングの跡を辿り続け る。本発明に関連するこれらのクロック信号制御のうちの２つが、図８に示され ている。 リード１９５のリセット信号が、パワーアップでのレジスタ１９７をリセット する。回路３２のアドレスデコーダ（図示せず）からのＣＬＫ ＣＴＲ Ｎアド レスビットが、バス４２から回路１９４からのデータワードでレジスタ１９７を 更新する。ワードは、図２のタイミングおよび制御ロジック１６からリード１２ ３上の受信されたクロック信号の周波数分割されたバージョンの使用を制御する ことによって、出力クロック信号を制御する。レジスタ１９７は、例示的に、７ ビット容量、本明細書の関心の対象であるビットＱ２〜Ｑ５を有する。 クロック信号（例えば、４３.５２ＭＨｚ）が、図２のタイミングおよび制御 ロジック１６からリード１２３上で与えられる。そのリードは、２つのマルチプ レクサ１９８および１９９のそれぞれの入力に伸びる。各マルチプレクサは、レ ジスタ１９７の出力からの一対の制御リードでの二値の信号状態によって制御さ れる。各マルチプレクサ入力を選択する制御信号の組合せが、このような入力に 隣接するマルチプレクサにマークされる。マルチプレクサ１９８および１９９は 、また、それぞれ、電気回路グラウンドに接続されるさらに２つの入力を有する 。リード1２３は、または２デバイド回路２００を介して、マルチプレクサ１９ ８および１９９のそれぞれのもう１つの入力に接続される。 リードペア２０１は、レジスタ１９７のビットＱ２およびＱ３を、ＤＤＦ Ａ ＳＩＣ２０のＦＩＲ部３３およびＩＮＴ部３４の両方にクロック信号を与えるマ ルチプレクサ１９８に接続する。もし、これらの２つのビットが００または０１ のいずれかであるなら、グラウンド（クロックなし）が与えられ、ＦＩＲ部３３ およびＩＮＴ部３４は、上記のようにパワーダウンされる。もし、これら２つの ビットが１０であれば、ＦＩＲ部クロックが、ＦＩＲ部３３およびＩＮＴ部３４ をパワーアップさせるためにリード１２３でのクロック周波数で与えられ、２つ のビットが１１であれば、ＦＩＲクロックが、低い方の、すなわち、２での除算 、デバイダ２００からのクロック周波数で与えられる。後者の場合、ＦＩＲおよ びＩＮＴがパワーアップされるが、半分のクロック周波数にすぎないので、それ らは、動作時に、非常に低い電力消費で動作する。プログラムによって選択され る低いレートのクロックの利用可能性は、有利な柔軟性である。なぜなら、ある 国において、動作のために、これらの回路構成要素において、より高いレートの クロックが必要とされないからである。 同様に、レジスタ１９７のビットＱ４およびＱ５は、マルチプレクサ１９９を 制御するために接続され、ＤＤＦ ＡＳＩＣ２０のＤＩＦ部３６へのクロックを 、フルレートでオフまたはオンにするか、あるいは、半分のレートでオンにし、 ＤＩＦ部の動作を制御し、それによって電力消費のレベルを制御する。 図９は、図１Ａの制御論理回路３２のアイドルモードタイマおよびウェイクア ップ部分の１つの形態を示す。この回路は、ＤＳＰが、動作のパワーダウンモー ドで「スリープ」し得る間、所定の間隔を計ることによってＤＳＰ１９と協動す る。ＤＳＰ１９が、アイドルインストラクションの実行時、例えば、加入者ユニ ットが少なくとも３つの連続時間スロットでアイドル状態にあるときの、図６の ＲＦ−アイドルオンフック状態１５７の開始時に入る内蔵パワーダウンモードを 含む市販のプログラム可能のデジタル信号プロセッサであることは、先に述べた 。このとき、ＤＳＰプログラムは、スリープしようとしているという通知メッセ ージを、データバス４２によって制御論理回路３２に送り、そのメッセージは、 スリープ長さデータワードおよび書き込みストローブ信号を含む。スリープ、ま たはアイドルモードにおいて、ＤＳＰ１９は、例えばＲＡＭ３９で、再開始に必 要なそのプログラム動作点情報を保持し、ウェイクアップ割込に呼応することが 可能である。 通知メッセージが、ビット平行回路２４０で、リード２４１での上記の書き込 みストローブ信号と共にスリープ長さレジスタ２０２に与えられ、レジスタがメ ッセージワードをロードすることを可能にする。これにより、信号もまた直列の Ｄ型双安定の（すなわちフリップフロップ）回路２０３、２０６、２０７および ２０８の動作を開始し、それらは、ＡＮＤゲート２０９、２１０および２１１と 協動し、スリープ長さカウンタ２１２がレジスタ２０２からの値をロードし、そ の値をカウントするのを可能にする。カウンタ２１２は、高いクロックレート（ 例示的には３.２ＭＨｚ）で駆動され、そのスリープ間隔の期間のＤＳＰ高解像 制御を与える。回路２０４は、カウンタ２１２およびｃｌｋ３ ２入力を有する 他の回路構成要素のためのクロック信号を供給する。上記のフリップフロップお よび関連のゲートが、そのカウントの開始を同期し、スリープ長さワードおよび 時間スロット開始信号のリード２４７上でのローディングに続いて、リード２４ ２上での１６ｋＨｚ受信または選択の後の最初の３.２ＭＨｚクロックパルスで 開始する。フルカウント状態が達成されると、カウンタ端子カウント出力が、Ｄ 型フリップフロップ２１３をトリガし、この反転した出力が、ＯＲゲート２１６ を介してＡＮＤゲート２１７の１つの入力に結合される。フリップフロップ２１ ３の反転した出力は、また、ＤＳＰ制御されたＡＳＩＣレジスタからのリード２ ２２上のパワーアップリセット信号によって、フリップフロップ２０３、２０６ 、２０７および２０８をリセットすることが可能にされているＡＮＤゲート２１ １を作動させるために結合される。 そのスリープモードに入る前に、ＤＳＰ１９は、またリード２４３でのロード イネーブル信号ならびに回路２４４および２４５での３ビットワードを３ビット 割込制御レジスタ２１８に提供する。このワードおよび２つのＯＲゲート２１６ および２１９ならびにＡＮＤゲート２１７は、協動してウェイクアップタイマ割 込およびフックステイタス割込の１つまたはそれ以上を選択するか、あるいはい ずれをも選択しない。レジスタ２１８における３つのビットによって表される情 報は、ウェイクアップ割込（ＥＮＡ ＷＡＫＥＵＰ ＮＭＩ Ｎ）のためのイネ ーブル、オフフック検出割込（ＥＮＡ ＯＦＦ ＨＯＯＫ ＮＭＩ Ｎ）、およ び、例えば、ＤＳＰがスリープしているとき、ＤＳＰ ＡＳＩＣ２０を介して、 ＳＬＩＣ出力リード６９からのリード２２４上のフックステイタス信号を反転さ せるかどうかを決定する１つのビットを含む。その反転能力により、異なるＳＬ ＩＣ回路を使用し得ることにおける柔軟性のための反転されたまたは反転されて いないＳＬＩＣ出力の使用が可能になり、これは、また、加入者電話セットのオ フフックまたはオンフック条件のいずれかに呼応してフックステイタス割込を生 成し得るという柔軟性を提供する。イネーブルウェイクアップ割込信号は、ＯＲ ゲート２１６を介して、ＡＮＤゲート２１７の上述の入力へ結合される。イネー ブルオフフック割込信号は、ＯＲゲート２１９を介して、ＡＮＤゲート２１７の 別の入力へ結合される。リード２２４からのフックステイタス信号が、レジスタ ２１８からの反転制御ビットと共にＥＸ ＯＲゲート２３０の入力へ与えられる 。そのフックステイタス信号は、また、図９の回路の出力として直接与えられ、 そこから直接、ＤＳＰ１９によって読み出し可能なＤＤＦ ＡＳＩＣ２０ステイ タスレジスタに行く。ゲート２３０の出力は、ディバウンシング回路２２１を介 して、図９の回路の出力接続２２５と直接的に、およびＯＲゲート２１９を介し てゲート２１７との両方に結合される。ディバウンシング回路２２１は、リード ２３６上にゲート２２０からの信号のバウンス過渡間隔に匹敵する期間（例示的 には１．５ｍｓ）を有するクロック信号を受信する。ゲート２１７の出力は、ウ ェイクアップ割込信号であり、それは、図１の回路５２によってＤＳＰ１９へ戻 る。フリップフロップ２０７の真の出力が、ＤＳＰ１９によって読み出すために 利用され得るリード２４６上にスリープステイタスインジケータとして供給され 、カウンタ２１２がスリープ長さワードをロードすることが可能にされ得たかど うかを知る。リード２２２の上記のパワーアップリセット信号が、ゲート２１１ をイネーブルにし、レジスタ２１８、カウンタ２１２およびフリップフロップ２ １３をリセットする。 図１０は、制御論理回路３２の一部であり、図６におけるリング機能ループに おいて、ベースステーションによって指令されたような、図１１のプログラム可 能なリング回路を制御するための高いおよび低い周波数信号を生成するためと、 高いおよび低い周波数信号をオンおよびオフにするための回路である。すなわち 、ベースステーションが、いつリンギングが始めるべきかを指令し、リングオン およびリングオフ抑揚、例示的には、上記の２秒間オンし４秒間オフする抑揚を さ らに指令する。それから、ＤＳＰ１９は、その抑揚の各２秒のオン部分に対して 、いつそのＲＩＮＧＥＮＡ信号をハイにするかを、制御論理回路３２に指令し、 以下に述べるように図１０の回路構成要素を制御する。 例示的に、１２ビットレジスタ２３１が、リード２２７上にロード信号および １２ビット回路２２８上にロード値の両方を、ＤＳＰ１９から受信する。１２ビ ットカウンタ２３４が、ロード入力へのその出力のフィードバックおよび３２デ バイド回路２４９からのイネーブル入力によってイネーブルにされると、それは 、レジスタ２３１の値の出力をサンプリングする。レジスタ２３１における値は 、所望の最終的なリング周波数を部分的に決定する。その値は、例示的には、以 下のように決定される。 ロード値 ＝ ４０９６ − ｎ、（ここで、ｎ＝２５００/（２×リング周 波数）。 例えば、２０Ｈｚのリング周波数を生成するために、 ｎ＝２５００/（２×２０）＝ ６２.５ ロード値 ＝ ４０９６ − ６２．５ ＝ ４０３３.５。 カウンタ２３４は、そのようにイネーブルにされると、ロード値からカウント アップする。以下に述べるように決定されるクロック信号が、カウンタ２３４と データ入力でカウンタ端子カウント出力をサンプリングするＤ型フリップフロッ プ２３７との両方を作動させる。２デバイド回路２３８は、フリップフロップ回 路２３７の出力を所望のリング周波数へ分割する。デバイダ２３８からの出力が 、ＡＮＤゲート２３９の１つの入力へ与えられる。 図１１のリング回路のＤＳＰプログラム選択可能な高い制御周波数でのクロッ ク信号が、図１Ａの制御論理回路３２で導かれた、リード２４０上のクロック信 号から提供される。このクロック信号は、デバイダ２３８の出力のリング信号周 波数より約３オーダー高い大きさの周波数を有利にも有する。例示された実施例 において、リード２４０でのクロック周波数は、８０キロヘルツ（ｋＨｚ）で５ ボルトであるのに対し、デバイダ２３８からのリング信号周波数出力は、約２０ ヘルツで５ボルトであった。 リード２４０からのクロック信号が、クロックカウンタ２３４へ与えられ、そ れは、また、３２でのデバイド回路２４９およびＡＮＤゲート２４８の入力へ与 えられる。カウンタ２３４は、その時間の１/３２、すなわち２５００Ｈｚで、 ３２デバイド回路２４９の出力によってカウントすることが可能である。８０ｋ Ｈｚクロックは、またフリップフロップ２３７をクロックし、カウンタ２３４の 端子カウント出力を同期させる。ＤＳＰ制御されたＡＳＩＣレジスタからのＲＩ ＮＧＥＮＡ信号は、ＡＮＤゲート２４８および２３９をイネーブルにし、各ゲー トは、リング抑揚周波数で起こるバーストでそれぞれ８０ｋＨｚおよび２０Ｈｚ 出力を生成する。 このように、ゲート２３９からの低い周波数リング信号出力は、加入者ユニッ トが設置される両方の場所の要件の関数としてＤＳＰプログラムおよびリード２ ４０に与えられたクロック周波数によって決定される周波数を有する。 図１１は、リング回路５８を示す。この回路の工程は、２つのプログラム可能 な周波数信号、リング制御信号およびリング周波数信号を論理信号レベル（例え ば、５ボルト）で受信すること、および、それらから相対的に高い電圧（例えば １００ボルト）のＡＣリング信号に広げることである。高周波数、低電圧（例え ば、５ボルトで８０ｋＨｚ）、リング制御信号（図１０のゲート２４８からの） は、信号パワーが増加するオペレーショナルアンプ２５１の入力に結合される。 アンプ２５１は、リード７０によって８０ｋＨｚ入力信号が駆動されると、図１ ０のＲＩＮＧＥＮＡ信号によってその信号がゲートオフされるときより、実質的 により多くの電力を消費する。アンプの出力は、バイポーラの低電圧信号として 、接地されたその他方の端子を有する高周波数ステップアップ変圧器２５３の一 次ワインディングの１つの端子に、キャパシタ２５２を介してＡＣ結合される。 高周波数信号および変圧器の使用は、好都合にも、リング回路のための小さなフ ットプリントを生みだす。変圧器２５３は、有利にも、振幅において約２０倍に 信号をステップアップし、二次ワインディング電圧が、変換器９の出力の−４８ ボルトレベルなどの電源２５６からの負の電圧に重ねられる。二次ワインディン グの一方の端子は、その−４８ボルト点に接続され、他方が、セパレートに接続 され、逆の極性の整流ダイオード２５７および２５８に接続される。ダイオード は、それぞれ、２つのフォトコンダクティングダイオードスイッチ、通常開いて いる スイッチ２５９および通常閉じているスイッチ２６０のうちの１つによって別々 に、リングリード（図１Ａのレジスタ６３）およびそれから加入者電話セットに 結合される。スイッチ２５９および２６０の発光ダイオードは、直列に、正の電 圧源２６３とグラウンドとの間のコレクターエミッタパスでレジスタ２６１およ びＰＮＰトランジスタ２６２に別々に接続される。図１０のゲート２３９からの リング信号が、レジスタ２６６を介してトランジスタ２６２のベースエミッタ接 合を横切り与えられる。リング信号が低いとき、トランジスタ２６２は非導通で あり、スイッチ２６０は、その通常な閉状態であり、ダイオード２５８は導通す る。リング信号が高いとき、トランジスタ２６２は導通し、スイッチ２５９は、 点灯し閉じ、スイッチ２６０は、点灯し開き、ダイオード２５７は導通する。 キャパシタ２６８は、負の電圧源２５６とリングリードとの間に接続され、ロ ーパス平坦化フィルタとして働き、８０ｋＨｚ周波数成分は変圧器２５３に分路 される。レジスタ２６７は、接続されキャパシタのためのブリーディングレジス タとして働く。図１Ａの加入者ループの先端リードは、接地されているので、ト ランジスタ２６２が図１０からのリング信号によってスイッチされる周波数およ びアンプ２５１および変圧器２５３によって確立される振幅において、本質的に 矩形のリング信号が、加入者ループに現れる。ある実施形態において、アンプ２ ５１に与えられる８０ｋＨｚ５ボルト信号およびトランジスタ２６２に与えられ る２０ｋＨｚ５ボルト信号が、図１１のリングリードを含んでいるループに２０ Ｈｚ、１００ボルトＡＣリング信号を生成した。 リンギング信号出力周波数は、図１ＢのＤＳＰ１９から提供されるロード値を 図１０のレジスタ２３１に変更することによって変更される得るので、プログラ ム可能である。リング抑揚は、図１０のＲＩＮＧＥＮＡ信号にプログラムされる どんなフォーマットにも従う。リング制御信号周波数は、高周波数変圧器２５３ の効率的な動作に十分な高さでよい。リング制御信号は、図１０に関して記載さ れたように、ＲＩＮＧＥＮＡ信号によって、オンおよびオフにされるので、アン プ２５１は、リング抑揚の各オフ部分の間、その間隔における入力信号の不在に より、パワーダウンされる。 加入者ユニットの動作電力を節約するためのシステムおよび方法であって、無 線リンクを介して加入者電話セットと公共スイッチ電話網と有利に結合されるベ ースステーションとの間の通信を提供するシステムおよび方法を述べてきた。節 約は、様々な方法で達成され、その１つは、加入者ユニット動作の各状態におい てＴＤＭＡフレームの各時間スロットごとに、その時間スロットでの信号処理に 必要でない選択された加入者ユニット回路構成要素を規定し、その時間スロット の各発生および動作状態の間、これらの回路構成要素をパワーダウンすることに よる。パワーダウンは、様々な方法で達成され、回路の電源をオンおよびオフに 実際に切り換えることによって、またはＣＭＯＳ回路構成要素においては、それ らのクロック源またはそれらの入力信号源を制御することによって、または、回 路構成要素選択信号を除去することによって、または、入力信号を、その入力信 号がハイのとき実質的な電力を消費する回路構成要素に還元することなどの方法 を含む。さらに、相対的に高い電力消費の回路構成要素によって行われる選択さ れた動作機能は、相対的に低い電力消費の回路構成要素に移行され、高い電力消 費の回路構成要素にパワーダウンのための機会を増やすことが可能になる。 本発明は、特に例示された実施形態に関して記載されたが、他の実施形態およ び当業者にとって明らかな改変が、本発明の範囲に含まれる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ Ｈ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＧＥ ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＯ，Ｎ Ｚ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＩ，ＳＫ ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ (72)発明者 カイウェル， ジョン アメリカ合衆国 ペンシルバニア 19020, ベンサレム，リトンハウス スクエア 2295 (72)発明者 キニー， ケビン アメリカ合衆国 ペンシルバニア 18966, ホーランド，ウエスト パトリシア ロ ード 19 (72)発明者 レモ， マーク エイ. アメリカ合衆国 ペンシルバニア 19006, ハンティングトン バリー， ロングフ ェロー ドライブ 3972 (72)発明者 リジェンスバーグ， マイケル ダブリュ ー. アメリカ合衆国 ニュージャージー 08053， マールトン，ウインドソー レ ーン 305 (72)発明者 バンダースライス， ウィリアム ティ ー． ジュニア アメリカ合衆国 ペンシルバニア 19401, ノリスタウン，ノーブル ストリート 544 (72)発明者 ヴェッサル， デイビッド アメリカ合衆国 ペンシルバニア 19085, ビラノバ，スプルース レーン 600 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １．電力を節約するようにTDMA無線加入者ユニットを操作する方法であって、 該加入者ユニットは複数の共同に接続された回路構成要素を有し、該加入者ユニ ットは、(a)異なる時間に異なる信号処理状態で作動し、また(b)循環時間フレー ムの複数の時間スロット内で作動するものであって、 該状態のそれぞれに対して、該TDMA無線加入者ユニットが作動するためには第 １の電力消費レベルで電力供給される必要がない該回路構成要素のそれぞれの要 素を識別する工程と、 該状態のそれぞれに対して、該回路構成要素の該それぞれの要素に、該第１の 電力消費レベルより低い第２の電力消費レベルを割り当てる工程と、 該複数の時間スロットのうちの２つのスロット間の交替に応答して、該加入者 ユニットを該信号処理状態のうちの２つの状態間で交替させる工程と、 該回路構成要素のそれぞれを、該回路構成要素のそれぞれが、該加入者ユニッ トが作動している該時間スロットのうちの該１つのスロット内で該状態のうちの いずれか１つの状態に対して該第２の電力レベルに割り当てられたかどうかに依 存して、該第１の電力消費レベルおよび該第２の電力消費レベルのうちのいずれ かで作動させる工程と、 を包含する方法。 ２．前記作動させる工程が、 前記回路構成要素の少なくとも１つの電力消費レベルを変更するために、該回 路構成要素の該少なくとも１つの電力供給リード線の開閉を切り換える工程を包 含する、請求項１に記載の方法。 ３．前記複数の回路構成要素の第１部分が、ベースバンド部、IF部、およびRF 部を含む送信経路で接続され、また該回路構成要素の第２部分が、RF部、IF部、 およびベースバンド部を含む受信経路で接続され、そして、前記作動させる工程 が、 少なくとも該受信経路IF部が前記第１の電力消費レベルで作動している各時間 間隔において、該送信経路回路構成要素の少なくとも１つをその該IF部でほぼそ の第１の電力消費レベルで作動するように制御する工程をさらに包含する、請求 項１に記載の方法。 ４．前記複数の回路構成要素の第１部分が、ベースバンド部、IF部、およびRF 部を含む送信経路で接続され、また該回路構成要素の第２部分が、RF部、IF部、 およびベースバンド部を含む受信経路で接続され、該送信経路および受信経路の 両方にデジタル信号プロセッサが含まれ、そして、前記作動させる工程が、 該デジタル信号プロセッサが、該送信経路および受信経路のいずれか一方がそ れぞれの第１の電力消費レベルで作動するときの各時間フレームの少なくとも一 部で、その低下した電力消費レベルで作動するように制御する工程をさらに包含 する、請求項１に記載の方法。 ５．前記複数の回路構成要素の第１部分が、ベースバンド部、IF部、およびRF 部を含む送信経路で接続され、また該回路構成要素の第２部が、RF部、IF部、お よびベースバンド部を含む受信経路で接続され、該IF部の少なくとも一部がこれ に供給されるクロック信号に応答してクロック化デジタル信号モードで作動し、 そして、前記作動させる工程が、 該IF部の該少なくとも一部の電力消費レベルを、該クロック信号をオンオフす ることによって前記第１の電力消費レベルまたは前記第２の電力消費レベルにな るように制御する工程をさらに包含する、請求項１に記載の方法。 ６．前記回路構成要素の少なくとも１つがCMOS回路であり、少なくとも第１の 活性状態と第２の活性状態との間で切り替わるように第１の所定のレートでクロ ックされ、前記作動させる工程が、 該回路構成要素の該少なくとも１つのクロック化のレートを該第１の所定のレ ートから低下させ、これにより、活性状態間の切り替えの頻度を減らし、そして これにより該回路構成要素の該少なくとも１つによって消費される電力を減らす 工程を包含する、請求項１に記載の方法。 ７．それぞれが電力消費レベルを、a)通信信号処理のための第１レベルとb)所 定のより低い第２レベルとの間で変更させる、複数の共同に相互接続された回路 構成要素を含むTDMA無線電話システム加入者ユニットにおいて、該加入者ユニッ トでの電力消費を低減させる方法であって、 複数のTDMA時間スロットのそれぞれの間に、該加入者ユニットが、該加入者ユ ニットが該複数のTDMA時間スロットのそれぞれの間に作動するときの複数の所定 の状態のうちの１つの状態にある場合、該複数のTDMA時間スロットのそれぞれで 信号処理を必要としない該複数の回路構成のうちのいくつかを該第２レベルに維 持する工程と、 該加入者ユニットが、該加入者ユニットが該複数のTDMA時間スロットのそれぞ れの間に作動するときの該複数の所定の状態のうちの１つの状態にある場合、該 回路構成要素をそれぞれの信号処理電力消費レベルまで電力供給するために、該 複数のTDMA時間スロットのそれぞれの間、該複数のTDMA時間スロットのそれぞれ で通信信号処理を必要とする該回路構成要素の他の要素を該第１レベルに維持す る工程と、 該複数のTDMA時間スロットのうちの２つのスロット間の交替に応答して、該加 入者ユニットを該複数の状態のうちの２つの状態間で交替させる工程と、を包含 する方法。 ８．加入者ループ回路を、時間分割多重アクセス(TDMA)無線通信システムの無 線通信リンクに結合する加入者ユニットであって、 電力供給されると、それぞれが所定数の時間スロットを有する循環時間分割フ レーム内で、受信および送信処理のすくなくとも一方のための、複数の共同に接 続された回路構成要素と、 該回路構成要素の電力消費必要量を供給するために、該加入者ユニットに電力 を接続する手段と、 該複数の時間スロットのうちの２つのスロット間の交替に応答して、該加入者 ユニットを該複数の所定の状態のうちの２つの状態間で交替させる手段と、 該時間スロットのそれぞれの間に所定の複数の該加入者ユニット回路構成要素 によって消費される電力を、該加入者ユニットが、該加入者ユニットが該時間ス ロットのそれぞれの間に作動するときの複数の所定の状態のうちの１つの状態に ある場合、該信号処理のための該時間スロットのそれぞれの間に、該構成要素に よって必要とされる電力に制限する手段と、を備えた加入者ユニット。 ９．前記加入者ループ回路が加入者通信器具を含み、 前記構成要素が、前記加入者ユニットをアナログ信号のための該加入者ループ 信号にインタフェースする手段を含み、該インタフェースする手段は、第１の所 定電圧の電源を該インタフェースする手段に接続する手段と、該ループ回路に、 少なくとも一部は該加入者ループ回路の長さによって決定される第２の所定電圧 で所定の値の実質的に一定の電流を供給する手段とを備え、該第２の所定電圧は 該第１の所定電圧より低く、該供給する手段は、該第２所定電圧の値に関係なく 実質的に一定の電力を消費し、そして 該加入者ユニットと該通信器具との間の該加入者ループ回路の長さは、前記通 信リンクの長さより短い、請求項８に記載の加入者ユニット。 10．前記制限する手段が、 前記信号処理に関与する第１の所定レベルまたは、回路構成要素の電力供給が 該信号処理に関与するには不十分である待機動作のための第２のより低い所定レ ベルのいずれかで、該回路構成要素のそれぞれに電力供給する、各時間スロット 中に動作可能な手段を備えている、請求項８に記載の加入者ユニット。 11．前記回路構成要素の少なくとも１つが、電力を直列電流搬送回路を通して 受け取る増幅回路であり、 前記電力供給する手段が、該電流搬送回路に直列に接続されるスイッチ手段と 、 該回路構成要素の該少なくとも１つが前記信号処理に関与する必要がないとき 、前記時間スロットのそれぞれの該電流搬送回路を開にするように該スイッチ手 段を動作させる手段とを備えている、 請求項10に記載の加入者ユニット。 12．前記回路構成要素の少なくとも１つが、バイアス電流入力コネクションを 有する増幅回路であり、 前記電力供給する手段が、該バイアス電流入力コネクションに電流を供給する ように接続される切り替え可能な定電流源と、 該回路構成要素の該少なくとも１つが前記信号処理に関与する必要がないとき 、前記時間スロットのそれぞれにおいて該電流を減らすように該切り替え可能定 電流源を作動させる手段とを備えている、 請求項10に記載の加入者ユニット。 13．前記回路構成要素の少なくとも１つが、クロックされていないときクロッ クされているときより実質的に少ない電力を消費する半導体回路を備えたクロッ ク化信号処理回路であり、 該電力供給する回路が、該クロック化信号処理回路が該信号処理に関与する必 要がないとき、前記時間スロットのそれぞれにおいて該クロック化信号処理回路 のクロック化を妨げる手段を有する、 請求項10に記載の加入者ユニット。 14．前記回路構成要素の少なくとも１つが、挿入されたパワーダウン動作モー ドを有する集積回路チップであり、 該電力供給する回路が、該少なくとも１つの回路構成要素が前記信号処理に関 与する必要がないとき前記時間スロットのそれぞれにおいて該パワーダウンモー ドを活性化させる手段を備えている、 請求項10に記載の加入者ユニット。 15．前記回路構成要素の少なくとも１つが、電力消費が増幅される信号の振幅 に実質的に比例する増幅回路であり、該増幅回路は、増幅される信号が印加され る入力ポートを有し、 該回路構成要素のうちの別の構成要素は、増幅のための該増幅回路入力ポート に信号を供給するために信号処理経路に接続され、 前記制限する手段は、選択された時間スロットにおいて該増幅回路入力ポート に供給される該信号の振幅を小さくし、これにより該増幅回路の電力を低下させ る、該別の回路内の手段を備えている、 請求項９に記載の加入者ユニット。 16．前記回路構成要素の少なくとも１つは、前記加入者ユニットを前記加入者 ループ回路にインタフェースするために該加入者ユニットのベースバンド部に接 続されたラインインタフェースであり、 該加入者ユニットは、該回路構成要素の共同動作を制御するデジタル信号プロ セッサ(DSP)と、該制御を行うために該DSPと該回路構成要素の少なくともいくつ かとの間を延びるデータバスおよびアドレスバスと、該DSPと該ラインインタフ ェースユニットとの間の第１通信信号インタフェース回路とを含み、 別の加入者ループ回路との回路インタフェースを含む回路カードの差し込みの ために拡張ヘッダが配備され、該拡張ヘッダは電源コネクションを有し、該デー タバスおよびアドレスバスを該拡張ヘッダに接続する手段が配備され、そして、 第２通信信号インタフェース回路が該DSPと該拡張ヘッダとの間に接続される 、 請求項８に記載の加入者ユニット。 17．前記回路構成要素は、 所定周波数のクロック信号を供給する手段と、 複数の所定範囲の周波数のうちの選択可能な１つの周波数を表すデータワード を生成する生成手段を含むデジタル信号プロセッサと、 該データワードおよび該クロック信号に応答して、該選択可能な１つの周波数 で低振幅の信号を生成する手段と、該クロック信号に応答して、該選択可能な１ つの周波数の振幅より大きい振幅を有し該選択可能な１つの周波数の周波数より 高い周波数を有する信号を生成する手段であって、該大きな振幅の信号は各周波 数サイクルの正極および負極部分の両方を有する、手段と、 該正極および負極部分のそれぞれを別々に半波整流する手段と、 該選択可能な１つの周波数に応答して、該別々に整流された正極および負極部 分を交互にサンプリングする手段と、 該大きな振幅でおよび該選択可能な１つの周波数でリング化信号を生成するた めに、該サンプリングする手段の出力をローパスフィルタする手段と、を備えて いる、請求項８に記載の加入者ユニット。 18．リング化信号生成の間に該選択可能な１つの周波数のうちの該周波数より 低い周波数で該リング化信号発生器を定期的にパワーダウンさせるために、前記 クロック信号を前記生成する手段に選択可能に結合し、また、前記選択可能な１ つの周波数に対応する周波数信号を前記交互にサンプリングする手段に選択的に 結合するゲート手段が配備される、 請求項17に記載の加入者ユニット。 19．前記構成要素の１つが、マルチビット双方向出力ポートを有するアナログ ／デジタルコンバータであり、該出力ポートで受け取られる電力消費レベル制御 コマンドに応答して、該コンバータの電力消費レベルを制御する手段を有し、前 記制限する手段が、 パワーアップコマンドおよびパワーダウンコマンドを供給する手段と、 前記時間スロットのうちの所定の１つのスロットの開始時および終了時にイネ ーブル信号を生成する手段と、 該イネーブル信号に応答して、該時間スロットの該所定の１つのスロットの開 始の直前に該パワーアップコマンドを該コンバータの出力ポートに結合し、該時 間スロットの該所定の１つのスロットの終了の直後に該パワーダウンコマンドを 該コンバータの出力ポートに結合する手段と、 を備えている、請求項８に記載の加入者ユニット。 20．前記加入者ループ回路が通信器具を含み、 前記回路構成要素が制御ロジックおよびデジタル信号プロセッサを含み、 該デジタル信号プロセッサが、アイドル状態命令の実行に反応して、該制御ロ ジック手段に該手段がパワーダウンしていることを知らせる通知信号を出力し、 また少なくとも処理状態情報を維持し少なくとも所定の割り込み信号に応答し得 るレベルまでパワーダウンする手段を含み、該通知信号は、デジタル信号プロセ ッサが再びパワーアップされる前のデジタル信号プロセッサがパワーダウンされ ている期間を表す値を含み、 該制御ロジック手段は、該通知信号に応答して、該通信器具のフック状態の変 化の受け取りを検出する手段と、 該通知信号が受け取られた後、該期間を計測する手段と、 フック状態の該変化を検出するとまたは該期間を過ぎると、ウェークアップ割 り込み信号を該デジタル信号プロセッサに送る手段とを含む、 請求項８に記載の加入者ユニット。 21．前記加入者ユニットは、少なくとも所定のオフフック機能、オンフック機 能、およびリング化機能の間で作動し、 前記回路構成要素は、デジタル信号プロセッサと、該加入者ユニットをアナロ グ信号のための前記加入者ループ回路とインタフェースする手段と、該インタフ ェースする手段からのアナログ信号を該デジタル信号プロセッサに供給されるベ ースバンドデジタル信号に変換し、該プロセッサからのベースバンドデジタル信 号を該インタフェースする手段に供給されるアナログ信号に変換する手段とを含 み、 前記制限する手段は、該デジタル信号プロセッサ内に、パワーダウンコマンド 信号を、該加入者ユニットの該オフフック機能での時間スロット以外は、動作の すべての時間スロットの間に該変換する手段に供給し、また該オフフック機能で の時間スロット以外は動作のすべての時間スロットおよび該リング化機能の送信 および受信時間スロットでは該インタフェースする手段に供給する手段を備えて いる、 請求項８に記載の加入者ユニット。 22．前記加入者ユニットは、少なくとも所定のループバック機能、オンフック 機能、リング化機能、およびオフフック機能の間で作動し、該オンフック機能、 リング化機能、およびオフフック機能のそれぞれは、受信のための信号処理の各 フレームに対して少なくとも１つの時間スロットを含み、 前記構成要素は、デジタル信号プロセッサコマンド信号結合手段とアナログ／ デジタル変換手段とを含み、該変換手段は、アナログ中間周波数信号を受け取り 、対応する中間周波数デジタル信号が供給される双方向出力コネクションを有し 、 前記制限する手段は、該デジタル信号プロセッサ内に、該ループバック機能以 外の動作のすべての時間スロット、該リング化機能の受信時間スロット、および 該オンフック機能およびオフフック機能の受信時間スロットの間に該変換手段を パワーダウンするために、該コマンド信号結合手段によって、パワーダウンコマ ンド信号を該出力コネクションに供給する手段を備えている、 請求項８に記載の加入者ユニット。 23．前記デジタル信号はｍビット二進法オフセット形式であり、前記プロセッ サはｎビット２の補数信号で作動し、ｎはｍより大であり、また、該デジタル信 号を該デジタル信号プロセッサに結合する手段が供給され、該結合する手段は、 該二進法オフセットデジタル信号を２の補数デジタル信号に変換する手段と、 ｎビットの２の補数デジタル信号を生成するために、該２の補数デジタル信号 をシフトおよび符号延長する手段と、 該シフトおよび符号延長する手段からの該ｎビット２の補数デジタル信号を該 プロセッサに結合する手段と、を備えている、請求項22に記載の加入者ユニット 。 24．前記加入者ユニットは、ループバック状態、オンフック状態、リング化状 態、およびオフフック状態を含む所定の状態の間で作動し、 前記構成要素は、デジタル信号プロセッサとコマンド信号結合手段とクロック 制御CMOSデジタル／アナログ変換手段とを含み、該変換手段は、デジタル中間周 波数信号を受け取る入力コネクションを有し、また対応するアナログ中間周波数 信号が供給される出力コネクションを有し、そして 前記制限する手段は、所定の周波数のクロック信号を生成する手段と、該ルー プバック状態の間、および該加入者ユニットが送信し、該リング化状態および該 オフフック状態のいずれかにある時間スロットにおいて変換手段の動作を可能に するために、該クロック信号を該変換手段に結合する手段とを備えている、 請求項８に記載の加入者ユニット。 25．クロック信号を前記変換手段に結合する前記手段が、 所定の周波数の少なくとも１つのクロック信号を供給する手段と、 前記デジタル信号処理手段から二進法コード化マルチビットワードを受け取る 受信手段と、 少なくとも１つが接地される複数の入力コネクションを有する、制御可能な信 号選択マルチプレクサと、 該マルチビットワードの少なくとも１つのビットに応答して、該クロック信号 または接地のいずれかを選択するように該マルチプレクサを制御する手段と、 該クロック信号に応答して該変換手段をクロックするかまたは選択された接地 に応答して該変換手段をパワーダウンするように、該マルチプレクサの出力を結 合する手段と、を備えている、請求項24に記載の加入者ユニット。 26．前記加入者ユニットは、ループバック状態、オンフック状態、リング化状 態、およびオフフック状態を含む所定の状態の間で作動し、 前記構成要素は、デジタル信号プロセッサとクロック制御CMOSデジタル中間周 波数処理(DIF)手段とを含み、該DIF手段は、ベースバンドデジタル信号を受け取 る入力コネクションを有し、また中間周波数に変換された対応するデジタル信号 を供給する出力コネクションを有し、そして 前記制限する手段は、所定の周波数のクロック信号を生成する手段と、該ルー プバック機能の間、および該加入者ユニットが送信し、該リング化状態および該 オフフック状態のいずれかにある時間スロットにおいてのみDIF手段の動作を可 能にするために、該クロック信号を該DIF手段に結合する手段とを備えている、 請求項８に記載の加入者ユニット。 27．クロック信号を前記DIF手段に結合する前記手段が、 所定の周波数の少なくとも１つのクロック信号を供給する手段と、 前記デジタル信号処理手段から二進法コード化マルチビットワードを受け取る 受信手段と、 少なくとも１つが接地される複数の入力コネクションを有する、制御可能な信 号選択マルチプレクサと、 該マルチビットワードの少なくとも１つのビットに応答して、該クロック信号 または接地のいずれかを選択するように該マルチプレクサを制御する手段と、 該クロック信号に応答して該DIF手段をクロックするかまたは選択された接地 に応答して該DIF手段をパワーダウンするように、該マルチプレクサの出力を結 合する手段と、を備えている、請求項26に記載の加入者ユニット。 28．前記加入者ユニットは、ループバック状態、オンフック状態、リング化状 態、およびオフフック状態を含む少なくとも所定の状態の間で作動し、 前記構成要素は、デジタル信号プロセッサと、コマンド信号結合手段と、クロ ック制御CMOS有限インパルス応答(FIR)処理手段と、CMOSサンプルレート補間(IN F)処理手段とを含み、該FIR手段は、第１のサンプルレートでコンプレックスサ ンプル、ベースバンドサンプル、デジタル信号サンプルを受け取る入力コネクシ ョンを有し、また第２のより低いサンプルレートで対応するパルス形状サンプル が供給される出力コネクションを有し、該INT処理手段は、該第２のサンプルレ ートで該コンプレックスサンプルを受け取る入力コネクションを有し、また該第 １のサンプルレートより高い第３のサンプルレートで対応するサンプルが供給さ れる出力コネクションを有し、 そして 前記制限する手段は、所定の周波数のクロック信号を生成する手段と、該ルー プバック状態の間、および該リング化状態および該オフフック状態のいずれかに おいて該加入者ユニットが送信する時間スロットにおいてのみそれらの動作を可 能にするために、該クロック信号を該FIR処理手段および該INT処理手段に結合す る手段とを備えている、 請求項８に記載の加入者ユニット。 29．クロック信号を前記FIR手段および前記INT手段に結合する前記手段が、 所定の周波数の少なくとも１つのクロック信号を供給する手段と、 前記デジタル信号処理手段から二進法コード化マルチビットワードを受け取る 受信手段と、 少なくとも１つが接地される複数の入力コネクションを有する、制御可能な信 号選択マルチプレクサと、 該マルチビットワードの少なくとも１つのビットに応答して、該クロック信号 または接地のいずれかを選択するように該マルチプレクサを制御する手段と、 該クロック信号に応答して該FIR処理手段および該INT処理手段をクロック化す るかまたは選択された接地に応答して該FIR処理手段および該INT処理手段をパワ ーダウンするように、該マルチプレクサの出力を結合する手段と、を備えている 、請求項28に記載の加入者ユニット。 30．前記加入者ユニットは、ループバック状態、オンフック状態、リング化状 態、およびオフフック状態を含む少なくとも所定の状態の間で作動し、 前記構成要素は、デジタル信号プロセッサと、アナログ無線周波数信号を受け 取る入力コネクションを有し、またアナログ中間周波数信号が供給される出力コ ネクションを有する受信部、さらにアナログ中間周波数信号を受け取る入力コネ クションを有し、また対応するアナログ無線周波数信号が供給される出力コネク ションを有する伝送部、そしてローカル発振器周波数信号を該伝送部および該受 信部に供給するタイミングおよび制御ロジック部を含む無線周波数すなわちRFセ クションとを含み、そして 前記制限する手段は、該タイミングおよび制御ロジックセクションにおいて、 電力消費レベル制御信号を該伝送部および該受信部に供給する手段と、該加入者 ユニットが送信し、該リング化状態、該オフフック状態、および断続オフクック 状態のいずれかにある時間スロット以外の該時間スロットのいずれかにおいて該 伝送部の少なくとも１つのセグメントをパワーダウンするために、該電力消費レ ベル制御信号を該伝送部に結合する手段と、 該加入者ユニットが送信し、該オフフック状態および断続オフクック状態のい ずれかにある時間スロット以外の該時間スロットのいずれかにおいて該受信部の 少なくとも１つのセグメントをパワーダウンするために、該電力消費レベル制御 信号を該受信部に結合する手段とを備えている、 請求項８に記載の加入者ユニット。 31．前記RF部が、第１IFセグメントと、少なくとも１つの増幅器を含む第２IF セグメントと、該第２IFセグメントの信号を無線周波数まで高くし、増幅器を含 むローカル発振器入力を含むアップ変換ミキサと、少なくとも１つの無線周波数 増幅器と１つのパワー増幅器とを含む無線周波数セグメントとを備えており、 前記電力消費レベル制御信号が、該増幅器のすべてをパワーダウンさせるため に、該伝送部に印加される、 請求項30に記載の加入者ユニット。 32．前記RFセクションの前記受信部の前記セグメントが、少なくとも１つの増 幅器を含むRFセグメントと、無線周波数信号をIF信号に低下させ、増幅器を含む ローカル発振器入力を含む第１ダウン変換ミキサと、少なくとも１つのIF増幅器 と１つの自動ゲイン制御増幅器とを含むIFセグメントと、該IF信号をベースバン ド信号に低下させ、増幅器を含むローカル発振器入力を含む第２ダウン変換ミキ サとを備えており、 前記電力消費レベル制御信号が、該増幅器のすべておよび該第２ダウン変換ミ キサをパワーダウンさせるために、該受信部に印加される、 請求項30に記載の加入者ユニット。 33．前記加入者ユニットは、少なくとも所定のループバック機能、オンフック 機能、リング化機能、およびオフフック機能間で作動し、前記構成要素は、デジ タル信号プロセッサと、アナログ無線周波数信号を受け取る入力コネクションを 有し、またアナログ中間周波数信号が供給される出力コネクションを有する受信 部、さらにアナログ中間周波数信号を受け取る入力コネクションを有し、また対 応するアナログ無線周波数信号が供給される出力コネクションを有する伝送部、 そしてローカル発振器周波数信号を該伝送部および該受信部に供給するタイミン グおよび制御ロジック部を含む無線周波数セクションとを含み、 該受信部は、無線周波数信号を受け取り増幅する無線周波数セグメントと、該 無線周波数セグメントからの増幅された無線周波数信号の周波数を中間周波数信 号に低下させる第１のダウン変換ミキサと、該中間周波数信号を増幅する中間周 波数セグメントと、該増幅された中間周波数信号の周波数をベースバンド信号に 低下させる第２のダウン変換ミキサとを含み、 該伝送部の出力を該中間周波数セグメントの入力に接続することによって、該 加入者ユニットをループバック状態におく選択可能なループバックコネクション が配備され、 前記制限する手段は、電力消費レベル制御信号を該伝送部および該受信部に供 給する手段であって、該制御信号の１つはループバック信号である手段と、 該ループバックコネクションを選択し、また該受信部で該中間周波数セグメン ト、該第２のダウン変換ミキサ、およびそのローカル発振器入力増幅器のみを該 ループバック状態のみにおいてパワーアップするために、該ループバック電力消 費レベル制御信号を該受信部に結合する手段とを備えている、 請求項８に記載の加入者ユニット。 34．前記複数の回路構成要素の第１の群が前記加入者ユニットを通る受信経路 に接続され、該複数の回路構成要素の第２の群が該加入者ユニットを通る送信経 路に接続され、該加入者ユニットが、TDMAシステム無線制御チャネルをモニタし て、該加入者ユニットに向けられた制御メッセージを受け取り、該チャネルに応 答メッセージを伝送する待機動作モードを有し、前記制限する手段は、 ｎが少なくとも１であるとき、該TDMAフレームの各ｎ番目のフレームで一度活 性化されると、該加入者ユニットに向けられた制御メッセージを該各ｎ番目のフ レームの１つで受け取るために、該各ｎ番目のフレームの第１の時間スロットに おいて受信経路回路構成要素の該群の少なくとも一部でパワーアップする手段と 、 該制御メッセージの受信に応答して、該制御メッセージへの応答を可能にする ために該各ｎ番目のフレームの１つの第２の時間スロットにおいて送信経路回路 構成要素の該群の少なくとも一部をパワーアップする手段と、を備えている、 請求項８に記載の加入者ユニット。 35．前記加入者ユニットを、該加入者ユニットがオフフック状態、オンフック 状態、およびリング状態の１つに入るのを検出すると、前記信号処理状態のうち の２つの状態間で交替させる工程をさらに包含する、請求項１に記載の方法。 36．所望の周波数を有するリング信号を生成する装置であって、 該所望の周波数に対応するデジタル値を受け取り、これに応答して、前記リン グ信号の該所望の周波数に対応する周波数を有するリング周波数信号を生成する 手段と、 該リング信号の抑揚を示すリング制御信号を生成する手段と、 該リング周波数信号に基づいて該リング信号を生成し、該リング制御信号に基 づいて該リング信号を循環させるまたはさせない手段と、を備えた装置。 37．前記リング周波数信号を生成する手段は、該リング周波数信号を生成する ために前記デジタル値からカウントするカウンタを含む、請求項36に記載の装置 。 38．a)前記カウンタを活性化するために、およびb)該カウンタによって生成さ れる出力信号をサンプルするためにクロック信号を印加する手段をさらに備えた 、請求項36に記載の装置。 39．複数のリング信号値の１つを生成し、該複数のリング信号値の該１つを、 前記デジタル値として前記リング周波数信号を生成する手段に伝送する手段をさ らに備え、該リング信号値のそれぞれは該リング信号の複数の周波数のそれぞれ の周波数に対応し、また該複数の周波数のいずれも前記所望の周波数である、請 求項36に記載の装置。 40．前記リング信号を生成する手段は、前記リング周波数信号および前記リン グ制御信号の各電圧より高い電圧で該リング信号を生成する、請求項36に記載の 装置。 41．前記リング周波数信号を整流し、前記リング信号を生成するために前記リ ング制御信号に基づいて該整流されたリング周波数信号をサンプルする手段をさ らに備えた、請求項36に記載の装置。 42．a)前記リング周波数信号を受け取り該リング周波数信号を増幅する増幅手 段と、b)該リング周波数信号を該増幅手段に結合し該リング周波数信号を該増幅 手段から離す結合手段とをさらに備え、該増幅手段は該リング周波数信号が離さ れるとき低下したパワーで作動する、請求項36に記載の装置。