JP3130049B2 - 通信システム加入者ユニットのための電力消費制御方法および装置 - Google Patents
通信システム加入者ユニットのための電力消費制御方法および装置Info
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Description
【発明の詳細な説明】 本発明は、ステーションの異なるオペレーション状態
において、異なる程度に制御が実行される、通信システ
ムステーション電力消費制御方法および装置に関する。
において、異なる程度に制御が実行される、通信システ
ムステーション電力消費制御方法および装置に関する。
発明の背景 バッテリーまたはソーラパネルのような有限電力源に
依存し得る電子回路に電力消費を含むことに対する強い
関心が長い間もたれてきた。携帯または電力配電（elec
tric power distribution）施設によって十分に供給（s
erve）されていない地域に位置した、無線電話機システ
ムステーションに対する関心が特に急速にもたれてき
た。そのようなステーションは、本明細書において、概
して加入者（subscriber）ステーションユニット、また
は単に加入者ユニットと称される。種々の汚染源（poll
ution）を含む必要に対する関心が大きくなるにつれ
て、この関心はさらに急速に注目されるようになってい
る。
依存し得る電子回路に電力消費を含むことに対する強い
関心が長い間もたれてきた。携帯または電力配電（elec
tric power distribution）施設によって十分に供給（s
erve）されていない地域に位置した、無線電話機システ
ムステーションに対する関心が特に急速にもたれてき
た。そのようなステーションは、本明細書において、概
して加入者（subscriber）ステーションユニット、また
は単に加入者ユニットと称される。種々の汚染源（poll
ution）を含む必要に対する関心が大きくなるにつれ
て、この関心はさらに急速に注目されるようになってい
る。
無線電話機分野において、電力消費を制限するために
いくつかのタイプの努力がなされた。実際の音声信号の
有無によって送信器電源供給のオンまたはオフを切り換
える音声作動送信器（VOX）がよく知られており、１つ
の例として、D.R.Bolgianoらの米国特許第4,130,731号
がある。そのような送信器を含む加入者ユニットは、さ
もなくば、全てのオペレーション状態の間、完全に動力
を供給される。多くの電力保存の努力は、ユニットが、
チャンネルの利用の可能性を待つ、または呼出しの開始
を待つスタンバイモードにある間に、加入者ユニットの
少なくとも受信回路を周期的にイネーブル（enable）す
ることに頼ってきた。いくつかの例として、D.R.Bolgia
noらの米国特許第4,272,650号、およびH.Satoらの第5,2
03,020号がある。この後者のシステムの加入者ユニット
回路は、さもなくば、実際の呼出し信号処理の間、完全
に動力を供給される。「呼出し信号処理」という用語
は、例えば、ステーション間の通信のための全てのタイ
プの信号に対する、増幅、濾波、コード化／デコード
化、補間、または変調のようなオペレーションに言及す
る。
いくつかのタイプの努力がなされた。実際の音声信号の
有無によって送信器電源供給のオンまたはオフを切り換
える音声作動送信器（VOX）がよく知られており、１つ
の例として、D.R.Bolgianoらの米国特許第4,130,731号
がある。そのような送信器を含む加入者ユニットは、さ
もなくば、全てのオペレーション状態の間、完全に動力
を供給される。多くの電力保存の努力は、ユニットが、
チャンネルの利用の可能性を待つ、または呼出しの開始
を待つスタンバイモードにある間に、加入者ユニットの
少なくとも受信回路を周期的にイネーブル（enable）す
ることに頼ってきた。いくつかの例として、D.R.Bolgia
noらの米国特許第4,272,650号、およびH.Satoらの第5,2
03,020号がある。この後者のシステムの加入者ユニット
回路は、さもなくば、実際の呼出し信号処理の間、完全
に動力を供給される。「呼出し信号処理」という用語
は、例えば、ステーション間の通信のための全てのタイ
プの信号に対する、増幅、濾波、コード化／デコード
化、補間、または変調のようなオペレーションに言及す
る。
Satoらの特許においては、移動電気通信システムの加
入者ユニットがシステムのどのチャンネルにおいても供
給されることが不可能な地域にある場合、ユニットは、
適切なチャンネルの利用可能性をチェックするために、
周期的にパワーアップされ、さもなくば、タイマーを除
く全ての構成要素がパワーダウンされる。利用可能なチ
ャンネルが見つかり、呼出しの開始を持つ間、中央処理
装置（CPU）およびタイマーは継続してパワーアップさ
れ、その間、ユニットの残りは、呼出しの開始をチェッ
クするために周期的にパワーアップされる。最後に、呼
出し接続の間、加入者ユニット全体が、継続してパワー
アップされる。
入者ユニットがシステムのどのチャンネルにおいても供
給されることが不可能な地域にある場合、ユニットは、
適切なチャンネルの利用可能性をチェックするために、
周期的にパワーアップされ、さもなくば、タイマーを除
く全ての構成要素がパワーダウンされる。利用可能なチ
ャンネルが見つかり、呼出しの開始を持つ間、中央処理
装置（CPU）およびタイマーは継続してパワーアップさ
れ、その間、ユニットの残りは、呼出しの開始をチェッ
クするために周期的にパワーアップされる。最後に、呼
出し接続の間、加入者ユニット全体が、継続してパワー
アップされる。
システムの他のグループにおいて、加入者ユニット
は、グループとしてパワーアップまたはダウンされ、ま
た他がパワーダウンされている間、必要であれば、加入
者ユニットをパワーアップするように特別に配置され
る。いくつかの例として、M.A.Mooreの米国特許第4,96
4,121号、M.Ichiharaの第4,509,199号、およびS.Otsuka
の第4,577,315号がある。同様に、Y.Mizotaの米国特許
第4,713,809号において、時間分割多重アクセス（TDM
A）システムのための中継ステーションは、それによっ
て供給される加入者ユニットがアクティブ（active）で
あるTDMAタイムスロットの間のみパワーアップされる。
は、グループとしてパワーアップまたはダウンされ、ま
た他がパワーダウンされている間、必要であれば、加入
者ユニットをパワーアップするように特別に配置され
る。いくつかの例として、M.A.Mooreの米国特許第4,96
4,121号、M.Ichiharaの第4,509,199号、およびS.Otsuka
の第4,577,315号がある。同様に、Y.Mizotaの米国特許
第4,713,809号において、時間分割多重アクセス（TDM
A）システムのための中継ステーションは、それによっ
て供給される加入者ユニットがアクティブ（active）で
あるTDMAタイムスロットの間のみパワーアップされる。
D.N.Critchlowらの米国特許第5,008,900号の加入者ユ
ニットのような無線電話機システムの加入者システム
は、加入者ユニット機能によって決定される選択された
時間において、特定の比較的高い電力消費の構成要素を
パワーダウンするための手段を含み、その時間に加入者
ユニット機能が行われる。例えば、Critchlowらの特許
において、種々のユニット構成要素を制御し、特定の信
号処理機能を行うためのユニットに含まれる処理チップ
は、進行中の電話呼出しがない場合に、一時的にパワー
ダウンされる。パワーダウンは、ユニットのオペレーシ
ョンプログラムのアイドル命令の実行に応じて生じる。
通常オペレーションは、割り込み信号に応じて再開さ
れ、サービスルーチンを行う必要がなければ、プロセッ
サはパワーダウン状態に戻る。さもなければ、加入者ユ
ニットの構成要素は、完全に動力を供給されると考え
る。
ニットのような無線電話機システムの加入者システム
は、加入者ユニット機能によって決定される選択された
時間において、特定の比較的高い電力消費の構成要素を
パワーダウンするための手段を含み、その時間に加入者
ユニット機能が行われる。例えば、Critchlowらの特許
において、種々のユニット構成要素を制御し、特定の信
号処理機能を行うためのユニットに含まれる処理チップ
は、進行中の電話呼出しがない場合に、一時的にパワー
ダウンされる。パワーダウンは、ユニットのオペレーシ
ョンプログラムのアイドル命令の実行に応じて生じる。
通常オペレーションは、割り込み信号に応じて再開さ
れ、サービスルーチンを行う必要がなければ、プロセッ
サはパワーダウン状態に戻る。さもなければ、加入者ユ
ニットの構成要素は、完全に動力を供給されると考え
る。
E.Panethらの米国特許第4,675,863号においては、TDM
A環境にて機能する加入者ユニットにおいて、ハーフデ
ュプレックスモードにてモデムがオペレートされる。こ
のモードにおいて、モデムの受信復調セクションおよび
送信変調セクションは、異なる時間においてオぺレート
する、したがって、無線周波数（RF）セクション電力ア
ンプは、半分以下の時間の間アクティブである。他の加
入者ユニットの構成要素は、継続してオぺレートするも
のと考える。
A環境にて機能する加入者ユニットにおいて、ハーフデ
ュプレックスモードにてモデムがオペレートされる。こ
のモードにおいて、モデムの受信復調セクションおよび
送信変調セクションは、異なる時間においてオぺレート
する、したがって、無線周波数（RF）セクション電力ア
ンプは、半分以下の時間の間アクティブである。他の加
入者ユニットの構成要素は、継続してオぺレートするも
のと考える。
到達するのが比較的困難な地域にある加入者ユニット
には、ソーラパネルまたは交流充電器によってサポート
されるバッテリを用いたバックアップ電力供給源がしば
しば備えられる。上述されたタイプの努力にも関わら
ず、適切な充電設備によるバックアップバッテリ電力に
よってオペレートされることが可能なワイヤレスTDMA通
信システムの加入者ユニットのいくつかは、必要な電力
を供給するために多数のバックアップバッテリを使用し
なければならなかった。そのようなユニットのいくつか
においては、一対の15アンペア時、12ボルトバッテリ、
および４から６つのソーラパネルの充電源が用いられて
きた。
には、ソーラパネルまたは交流充電器によってサポート
されるバッテリを用いたバックアップ電力供給源がしば
しば備えられる。上述されたタイプの努力にも関わら
ず、適切な充電設備によるバックアップバッテリ電力に
よってオペレートされることが可能なワイヤレスTDMA通
信システムの加入者ユニットのいくつかは、必要な電力
を供給するために多数のバックアップバッテリを使用し
なければならなかった。そのようなユニットのいくつか
においては、一対の15アンペア時、12ボルトバッテリ、
および４から６つのソーラパネルの充電源が用いられて
きた。
発明の要旨 本発明によれば、TDMA無線電話機システム加入者ユニ
ットの特定の回路構成要素が、呼出し接続の間、反復的
に（recurrently）パワーダウンされる。反復TDMA時間
フレーム毎の異なるタイムスロットの間パワーダウンさ
れる部分は、フレームのそれぞれのタイムスロットにお
ける信号処理オペレーションに必要ではない。言い換え
れば、ユニットの電力消費を動的に（dynamically）制
限するために、タイムスロットからタイムスロットにお
いてパワーアップおよびパワーダウンされる加入者ユニ
ットアクティブ回路の部分の変化しているテセレーショ
ン（tessellation）がある。
ットの特定の回路構成要素が、呼出し接続の間、反復的
に（recurrently）パワーダウンされる。反復TDMA時間
フレーム毎の異なるタイムスロットの間パワーダウンさ
れる部分は、フレームのそれぞれのタイムスロットにお
ける信号処理オペレーションに必要ではない。言い換え
れば、ユニットの電力消費を動的に（dynamically）制
限するために、タイムスロットからタイムスロットにお
いてパワーアップおよびパワーダウンされる加入者ユニ
ットアクティブ回路の部分の変化しているテセレーショ
ン（tessellation）がある。
本発明の１つの局面によれば、電力消費制御コマンド
を分配（distribute）するのに適切な位置にある、存在
する制御または呼出し信号経路を用いることによって、
電力消費制御信号を分配するための特別な回路の必要が
減る。特殊な電力消費制御回路構成の必要を減らすため
に、いくつかの制御実行技術が用いられる。これらの技
術には、回路構成要素への電力供給電流経路を制御可能
にスイッチすること、または、電力消費がクロックレー
ト（clocking rate）によって影響される半導体技術に
おいて実行される特定のクロックされた（clocked）回
路構成要素に出力されるクロックソースの周波数を遠隔
に制御すること、または、ほとんど無いまたは皆無の入
力信号に応じる場合には、より少ない電力を消費する回
路への入力信号を減少すること、または、アンプに供給
されるバイアス電流を減少すること、または、パワーダ
ウン入力接続を通常設けられる市販の回路構成要素に、
コマンド信号を分配することが実例的に含まれる。
を分配（distribute）するのに適切な位置にある、存在
する制御または呼出し信号経路を用いることによって、
電力消費制御信号を分配するための特別な回路の必要が
減る。特殊な電力消費制御回路構成の必要を減らすため
に、いくつかの制御実行技術が用いられる。これらの技
術には、回路構成要素への電力供給電流経路を制御可能
にスイッチすること、または、電力消費がクロックレー
ト（clocking rate）によって影響される半導体技術に
おいて実行される特定のクロックされた（clocked）回
路構成要素に出力されるクロックソースの周波数を遠隔
に制御すること、または、ほとんど無いまたは皆無の入
力信号に応じる場合には、より少ない電力を消費する回
路への入力信号を減少すること、または、アンプに供給
されるバイアス電流を減少すること、または、パワーダ
ウン入力接続を通常設けられる市販の回路構成要素に、
コマンド信号を分配することが実例的に含まれる。
１つの実施態様において、加入者ユニット信号処理回
路構成要素を電話ステーションセットと結合するため
に、加入者ユニット回路構成は、配線インタフェースユ
ニットを含む。同じまたは異なるタイプの加入者ユニッ
ト回路の利用をシェアする追加サービスのための配線イ
ンタフェース機能を備えるために、加入者ユニットは、
また、単一の回路ボードに、配線インタフェースユニッ
トおよび他の加入者ユニット回路の構成要素とともに、
増設スロット、または見出しコネクタを含む。
路構成要素を電話ステーションセットと結合するため
に、加入者ユニット回路構成は、配線インタフェースユ
ニットを含む。同じまたは異なるタイプの加入者ユニッ
ト回路の利用をシェアする追加サービスのための配線イ
ンタフェース機能を備えるために、加入者ユニットは、
また、単一の回路ボードに、配線インタフェースユニッ
トおよび他の加入者ユニット回路の構成要素とともに、
増設スロット、または見出しコネクタを含む。
本発明による加入者ユニットは、呼出し接続中でな
い、アクティベートされた（activated）加入者ユニッ
トと通信するために、無線制御チャンネル（RCC）を提
供するネットワークステーションを含むTDMAシステムで
オぺレートする。加入者ユニットは、ユニットの呼出し
トラフィック（traffic）の有無を決定するのに、RCCを
サンプルするための必要な回路構成要素のみを主に周期
的にパワーアップするために、TDMAシステムタイムスロ
ットおよびフレームクロック配置（clocking arrangeme
nts）を用いる。１つの実施態様において、RCCチャンネ
ルのその目的のために、TDMAフレーム毎に１以下のタイ
ムスロットが使われる。いくつかの適用において、１秒
毎、または、まれに生じるフレーム毎に１つのタイムス
ロットのみを利用することがさらに可能である。
い、アクティベートされた（activated）加入者ユニッ
トと通信するために、無線制御チャンネル（RCC）を提
供するネットワークステーションを含むTDMAシステムで
オぺレートする。加入者ユニットは、ユニットの呼出し
トラフィック（traffic）の有無を決定するのに、RCCを
サンプルするための必要な回路構成要素のみを主に周期
的にパワーアップするために、TDMAシステムタイムスロ
ットおよびフレームクロック配置（clocking arrangeme
nts）を用いる。１つの実施態様において、RCCチャンネ
ルのその目的のために、TDMAフレーム毎に１以下のタイ
ムスロットが使われる。いくつかの適用において、１秒
毎、または、まれに生じるフレーム毎に１つのタイムス
ロットのみを利用することがさらに可能である。
供給している（serving）加入者ユニットと、供給さ
れる（served）すべての加入者通信機器（例えば、電話
器セット）との間の加入者ループ回路を、加入者ユニッ
トがループ回路を結合するベースステーションへの無線
リンクの長さよりも実質的に短いループ長さに制限する
ことによって、さらなる電力が保存される。
れる（served）すべての加入者通信機器（例えば、電話
器セット）との間の加入者ループ回路を、加入者ユニッ
トがループ回路を結合するベースステーションへの無線
リンクの長さよりも実質的に短いループ長さに制限する
ことによって、さらなる電力が保存される。
また、呼出し信号周波数がデジタルにプログラム可能
で、呼出し信号のオンオフ抑揚（cadence）および電力
消費が、２進レベル信号によって制御される、都合よく
制御されたリングジェネレータが用いられる。
で、呼出し信号のオンオフ抑揚（cadence）および電力
消費が、２進レベル信号によって制御される、都合よく
制御されたリングジェネレータが用いられる。
加入者ユニット内の電力消費レベル制御は、ケース内
の所定の最小温度の維持を助けるために、加入者ユニッ
トケース内のサーモスタットの制御の下でディスエーブ
ルおよびイネーブルにされる。
の所定の最小温度の維持を助けるために、加入者ユニッ
トケース内のサーモスタットの制御の下でディスエーブ
ルおよびイネーブルにされる。
図面の簡単な説明 本発明のより完全な理解、およびその種々の特徴、目
的、および利点が、以下の詳細な説明、および添付のク
レームを付随の図面と共に考慮することによって得るこ
とができる。図面において： 図1Cに共に示される、付1Aおよび1Bは、本発明による
加入者ユニットのブロックおよび配線図である、そし
て、これらは、加入者ユニット全体を指す場合には、
「図１」と示される； 図２は、図１の加入者ユニットの無線周波数（RF）セ
クションのブロックおよび配線図である； 図３は、パワーダウンした制御回路の実施態様の電力
供給電流の模式図である； 図４は、パワーダウンした制御回路の実施態様のバイ
アス電流の模式図である； 図５は、図１の加入者ユニットの実例的な実施態様に
おいて用いられる先行技術によるタイムスロット構造の
図である； 図６は、図１の加入者ユニットのTDMAオペレーション
の先行技術の局面を描いた状態図であり、４位相シフト
キー（QPS）オペレーションおよび16位相シフトキー（1
6PSK）オペレーションの両方において、図５のタイムス
ロット構造を用いている； 図７は、図１の加入者ユニットのDDF ASICのアナログ
−デジタルインタフェース回路のブロックおよび配線図
である； 図８は、図１の加入者ユニットのDDF ASICのコマンド
応答クロックセレクションの回路のブロックおよび配線
図である； 図９は、図１の加入者ユニットのDDF ASICのアイドル
モードタイマおよびウェークアップロジックのブロック
および配線図である； 図10は、図11のリング回路に供給される２つの周波数
を生成するための回路のブロックおよび配線図である；
および 図11は、図１の加入者ユニットの配線インタフェース
回路のリング回路の図である。
的、および利点が、以下の詳細な説明、および添付のク
レームを付随の図面と共に考慮することによって得るこ
とができる。図面において： 図1Cに共に示される、付1Aおよび1Bは、本発明による
加入者ユニットのブロックおよび配線図である、そし
て、これらは、加入者ユニット全体を指す場合には、
「図１」と示される； 図２は、図１の加入者ユニットの無線周波数（RF）セ
クションのブロックおよび配線図である； 図３は、パワーダウンした制御回路の実施態様の電力
供給電流の模式図である； 図４は、パワーダウンした制御回路の実施態様のバイ
アス電流の模式図である； 図５は、図１の加入者ユニットの実例的な実施態様に
おいて用いられる先行技術によるタイムスロット構造の
図である； 図６は、図１の加入者ユニットのTDMAオペレーション
の先行技術の局面を描いた状態図であり、４位相シフト
キー（QPS）オペレーションおよび16位相シフトキー（1
6PSK）オペレーションの両方において、図５のタイムス
ロット構造を用いている； 図７は、図１の加入者ユニットのDDF ASICのアナログ
−デジタルインタフェース回路のブロックおよび配線図
である； 図８は、図１の加入者ユニットのDDF ASICのコマンド
応答クロックセレクションの回路のブロックおよび配線
図である； 図９は、図１の加入者ユニットのDDF ASICのアイドル
モードタイマおよびウェークアップロジックのブロック
および配線図である； 図10は、図11のリング回路に供給される２つの周波数
を生成するための回路のブロックおよび配線図である；
および 図11は、図１の加入者ユニットの配線インタフェース
回路のリング回路の図である。
略語および頭字語の定義 AC:交流 ADC:アナログ−デジタル変換器 AGC:自動利得制御 ASIC:特定用途向け集積回路 CMOS:相補型金属酸化膜半導体 CODEC:コーダ／デコーダ CODECPD:CODECパワーダウン信号 CPU:中央処理装置 DAC:デジタル−アナログ変換器 DC:直流 DDF:DIF、DDS、およびFIR機能を行うためのASIC DDS:直接デジタル合成 DIF:デジタルIF DIFCLK:デジタル中間周波数クロック DSP:デジタル信号プロセッサ FDAC:DIF出力のためのDAC FIFO:先入れ先出し（待ち）メモリ FIR:有限インパルス応答濾波 FLASH RAM:電気的にプログラム可能な不揮発性RAM FLASH_CS:FLASHチップ−セレクト信号 IF:中間周波数 IFLPBK:中間周波数ループバック INT:補間回路 LSB:最小桁ビット ms:ミリ秒 MBS:最上位ビット P4RAM_CS:ピン−4 RAMチップ−セレクト信号 PAEN:電力増幅イネーブル PNP:p−、ｎ−、およびｐ−導電型の物質層を有する接
合トランジスタ PROM:プログラム可能な読みとり専用メモリ PROM_CS:PROMチップ−セレクト信号 PSK:位相シフトキーイング（Phase Shift Keying）（変
調技術） QPSK:4位相シフトキーイング（Quadrature Phase Shift
Keying）（変調技術） RAM:ランダムアクセスメモリ RCC:無線制御チャンネル RF:無線周波数 Rx:受信 SDAC:DDSの出力のためのDAC SLIC:加入者配線インタフェース回路 SLAC:加入者ループオーディオ回路 TDMA:時間分割多重アクセス T/R:送信または受信 Tx:送信 VAGC:AGCのための電圧 VOX:音声作動送信器 詳細な説明 説明の便宜のために、本明細書において、制限される
ことなく、本発明はTDMA通信システム加入者ユニットを
参照しながら説明される。そのようなユニットの図面描
写は、電力保存の局面、先に参照されたPanethらおよび
Critchlowらの特許のような先行技術から知られている
基礎をなす無線電話信号処理の局面を示すために簡潔に
されている。これら２つの特許の開示は、本明細書にお
いて参考までに援用される。しかし、本発明は、特定の
システム設計に制限されることなく、TDMA無線電話シス
テムに適用可能である。無線電話信号処理の局面の議論
は、本発明の電力保存の局面の理解を容易にするために
必要な範囲で本明細書に含まれる。
合トランジスタ PROM:プログラム可能な読みとり専用メモリ PROM_CS:PROMチップ−セレクト信号 PSK:位相シフトキーイング（Phase Shift Keying）（変
調技術） QPSK:4位相シフトキーイング（Quadrature Phase Shift
Keying）（変調技術） RAM:ランダムアクセスメモリ RCC:無線制御チャンネル RF:無線周波数 Rx:受信 SDAC:DDSの出力のためのDAC SLIC:加入者配線インタフェース回路 SLAC:加入者ループオーディオ回路 TDMA:時間分割多重アクセス T/R:送信または受信 Tx:送信 VAGC:AGCのための電圧 VOX:音声作動送信器 詳細な説明 説明の便宜のために、本明細書において、制限される
ことなく、本発明はTDMA通信システム加入者ユニットを
参照しながら説明される。そのようなユニットの図面描
写は、電力保存の局面、先に参照されたPanethらおよび
Critchlowらの特許のような先行技術から知られている
基礎をなす無線電話信号処理の局面を示すために簡潔に
されている。これら２つの特許の開示は、本明細書にお
いて参考までに援用される。しかし、本発明は、特定の
システム設計に制限されることなく、TDMA無線電話シス
テムに適用可能である。無線電話信号処理の局面の議論
は、本発明の電力保存の局面の理解を容易にするために
必要な範囲で本明細書に含まれる。
図１において、Panethらに説明されるようなTDMA通信
システムのための、Critchlowらに説明されるタイプ
の、加入者ユニット10を含む加入者ターミナル８が示さ
れている。ユニット10の回路構成要素のためのオペレー
ティング電力は、バッテリ（図示せず）、またはソーラ
パネル（図示せず）、または、１セットのDC/DC変換器
９によって、AC−DC電力供給源（図示せず）から供給さ
れる。セット９の変換器は、ユニット10の回路構成要素
に必要な種々の出力電圧を生成し、図面において＋５ボ
ルトから−48ボルトを含む電圧範囲が実例的に示されて
いる。種々の電圧は、図１において図示されいない回路
によって、通常の方法で、加入者ユニット回路構成要素
に結合される。
システムのための、Critchlowらに説明されるタイプ
の、加入者ユニット10を含む加入者ターミナル８が示さ
れている。ユニット10の回路構成要素のためのオペレー
ティング電力は、バッテリ（図示せず）、またはソーラ
パネル（図示せず）、または、１セットのDC/DC変換器
９によって、AC−DC電力供給源（図示せず）から供給さ
れる。セット９の変換器は、ユニット10の回路構成要素
に必要な種々の出力電圧を生成し、図面において＋５ボ
ルトから−48ボルトを含む電圧範囲が実例的に示されて
いる。種々の電圧は、図１において図示されいない回路
によって、通常の方法で、加入者ユニット回路構成要素
に結合される。
加入者ユニット10の回路構成要素は、アクティブおよ
びパッシブ（passive）の両方の構成要素を含む。アク
ティブ回路構成要素は、各構成要素が、少なくとも１つ
の電力消費の有効な電気入力接続を有するグループであ
り、この接続において電気入力の所定の変化によって、
回路構成要素の電力消費レベルの対応した変化が生じ
る。本発明によれば、これらの電力消費センシティブ入
力接続はTDMAシステムタイムスロットごとに制御され、
グループ構成要素の内、信号処理のために必要なグルー
プ構成要素をパワーアップし、グループの残りの構成要
素をパワーダウンする。
びパッシブ（passive）の両方の構成要素を含む。アク
ティブ回路構成要素は、各構成要素が、少なくとも１つ
の電力消費の有効な電気入力接続を有するグループであ
り、この接続において電気入力の所定の変化によって、
回路構成要素の電力消費レベルの対応した変化が生じ
る。本発明によれば、これらの電力消費センシティブ入
力接続はTDMAシステムタイムスロットごとに制御され、
グループ構成要素の内、信号処理のために必要なグルー
プ構成要素をパワーアップし、グループの残りの構成要
素をパワーダウンする。
図１の加入者ユニット10は、送信部12、受信部13、な
らびにタイミングおよび制御ロジック回路16を有するRF
セクション11を含む。アンテナ17は、無線リンクを介し
てTDMAシステムベースステーション（図示せず）への結
合を提供し、デュプレクサ18によって、RFセクション11
の送信部および受信部に交互に結合される。加入者ユニ
ット10は、デジタル信号プロセッサ（DSP）19、すなわ
ちプログラムされた中央プロセッサの制御の下でオペレ
ートされる。DSP19のための適切な集積回路の１つに、T
exas Instruments Corp.のTMS320C52 DSPがある。DDF
特定用途向け集積回路（ASIC）20は、（Sony Corp.のCX
D1171M DACのような）DIF−fedデジタル−アナログ変換
器（FDAC）21および（Analog Devices Corp.のAD7776の
ような）アナログ−デジタル変換器（ADC）22によっ
て、RFセクション11に双方向に結合される。ビット−パ
ラレルバス23およびDIFCLK接続26は、デジタル変調音声
データおよびクロック信号をそれぞれ、DDF ASIC20か
らFDAC21に結合する。DIFCLK回路信号は、FDAC21をクロ
ックし;FDACオペレーションが必要ではないTDMAタイム
スロットの間、DIFCLKは、電力消費を減らすために消さ
れている。そのために、FDAC21は、電力消費がクロック
レート（clock reate）によって影響される半導体技術
を用いて都合よく構成されている。そのような技術の１
つの例として、相補型金属酸化膜半導体（CMOS）技術が
ある。CMOS回路構成において、電流の引き出し（curren
t drawn）は、含まれているCMOS素子がスイッチするレ
ートに依存する；したがって、クロック信号が割込みさ
れた場合、スイッチングは停止する；そして、有意な電
力消費減少が生じる。入力信号が変化しないように防止
されている場合にはクロックされずにCMOSトランジスタ
がスイッチするのを防止するCMOS回路構成要素において
も同様の影響が生じる。アナログIF信号が、FDAC21から
与えられ、回路27によって、RFセクション11の送信部12
に出力される。
らびにタイミングおよび制御ロジック回路16を有するRF
セクション11を含む。アンテナ17は、無線リンクを介し
てTDMAシステムベースステーション（図示せず）への結
合を提供し、デュプレクサ18によって、RFセクション11
の送信部および受信部に交互に結合される。加入者ユニ
ット10は、デジタル信号プロセッサ（DSP）19、すなわ
ちプログラムされた中央プロセッサの制御の下でオペレ
ートされる。DSP19のための適切な集積回路の１つに、T
exas Instruments Corp.のTMS320C52 DSPがある。DDF
特定用途向け集積回路（ASIC）20は、（Sony Corp.のCX
D1171M DACのような）DIF−fedデジタル−アナログ変換
器（FDAC）21および（Analog Devices Corp.のAD7776の
ような）アナログ−デジタル変換器（ADC）22によっ
て、RFセクション11に双方向に結合される。ビット−パ
ラレルバス23およびDIFCLK接続26は、デジタル変調音声
データおよびクロック信号をそれぞれ、DDF ASIC20か
らFDAC21に結合する。DIFCLK回路信号は、FDAC21をクロ
ックし;FDACオペレーションが必要ではないTDMAタイム
スロットの間、DIFCLKは、電力消費を減らすために消さ
れている。そのために、FDAC21は、電力消費がクロック
レート（clock reate）によって影響される半導体技術
を用いて都合よく構成されている。そのような技術の１
つの例として、相補型金属酸化膜半導体（CMOS）技術が
ある。CMOS回路構成において、電流の引き出し（curren
t drawn）は、含まれているCMOS素子がスイッチするレ
ートに依存する；したがって、クロック信号が割込みさ
れた場合、スイッチングは停止する；そして、有意な電
力消費減少が生じる。入力信号が変化しないように防止
されている場合にはクロックされずにCMOSトランジスタ
がスイッチするのを防止するCMOS回路構成要素において
も同様の影響が生じる。アナログIF信号が、FDAC21から
与えられ、回路27によって、RFセクション11の送信部12
に出力される。
同様に、受信されたアナログIF信号は、回路28によっ
て、受信部13からADC22に結合され、そしてADCのデジタ
ル出力は、ビット−パラレル双方向性（bi−directiona
l）回路29によって、DDF ASIC20に与えられる。この回
路29はまた、つづいて説明されるように、DDF ASIC20か
らの電力消費制御信号、および他の制御信号をADC22に
与えるために用いられる。回路30は、DDF ASIC20からAD
C22へのいくつかのさらなる制御信号を結合する。
て、受信部13からADC22に結合され、そしてADCのデジタ
ル出力は、ビット−パラレル双方向性（bi−directiona
l）回路29によって、DDF ASIC20に与えられる。この回
路29はまた、つづいて説明されるように、DDF ASIC20か
らの電力消費制御信号、および他の制御信号をADC22に
与えるために用いられる。回路30は、DDF ASIC20からAD
C22へのいくつかのさらなる制御信号を結合する。
電力消費制御信号、ならびに他のタイミングおよび制
御信号は、DDF ASIC20から、回路31によって、RFセクシ
ョン11タイミングおよび制御ロジック16に与えられる。
この回路31は、付２と合わせてさらに議論されるが、目
下の目的においては、RFセクション11において電力消費
制御を実行するために用いられる信号のために４つの回
路を含むことが言及される。これらの４つの信号は、
（送信部12のオンおよびオフを切り換えるための）Tx、
（受信部13のオンおよびオフを切り換えるための）Rx、
（送信部12の電力アンプ101をイネーブルおよびディス
エーブルするための）PAEN、および（受信部13のループ
バックスイッチを制御するための）IFLPBKである。補足
のデジタル−アナログ変換機能（図１において図示せ
ず）は、図２と合わせて議論される、受信部13の自動利
得制御機能と関連する。この補足のデジタル−アナログ
変換機能は、模式的な描写されている受信部13に含まれ
ると考える。
御信号は、DDF ASIC20から、回路31によって、RFセクシ
ョン11タイミングおよび制御ロジック16に与えられる。
この回路31は、付２と合わせてさらに議論されるが、目
下の目的においては、RFセクション11において電力消費
制御を実行するために用いられる信号のために４つの回
路を含むことが言及される。これらの４つの信号は、
（送信部12のオンおよびオフを切り換えるための）Tx、
（受信部13のオンおよびオフを切り換えるための）Rx、
（送信部12の電力アンプ101をイネーブルおよびディス
エーブルするための）PAEN、および（受信部13のループ
バックスイッチを制御するための）IFLPBKである。補足
のデジタル−アナログ変換機能（図１において図示せ
ず）は、図２と合わせて議論される、受信部13の自動利
得制御機能と関連する。この補足のデジタル−アナログ
変換機能は、模式的な描写されている受信部13に含まれ
ると考える。
DDF ASIC20は、加入者ユニット10のベースバンドおよ
び中間周波数部の両方の一部である回路構成要素、なら
びにRFセクション11、変換器21および22、DSP19、およ
びまだ言及されていないベースバンド回路構成要素の協
動（cooperation）を可能にするために必要な種々の信
号処理および制御機能を行うための回路構成を含む。本
発明に関連した特定の関心は、説明される電力消費制御
の局面である。このために、DDF ASIC20は、DDF ASIC20
の構成要素および加入者ユニット10の他の構成要素のレ
ジスタベースの通信を管理する制御ロジック回路32を含
む。例えば、ソース回路、例えばデータバス42からの情
報は、１クロック時間で、DDF ASICレジスタにロード
され、次いで遅れた（later）クロック時間で宛先（des
tination）回路に読み出される。ロジック回路部32の回
路構成要素は、加入者ユニットがアクティブの場合には
いかなる時も、それ自体はパワーダウンされない。ま
た、DDF ASIC20において、電力消費制御目的の関心とし
て、送信されるデジタル変調信号を濾波するためのASIC
のFIRセクション33、そのデジタル信号のシンボルレー
トを増加するための補間回路（INT）セクション34、ベ
ースバンドデジタル信号を第１の中間周波数に上げる
（bring up）位相変調および第１のミキシングを行うた
めのDIFセクション36、および、図７と合わせて説明さ
れるいくつかの機能を行うための受信FIFOロジック回路
37がある。
び中間周波数部の両方の一部である回路構成要素、なら
びにRFセクション11、変換器21および22、DSP19、およ
びまだ言及されていないベースバンド回路構成要素の協
動（cooperation）を可能にするために必要な種々の信
号処理および制御機能を行うための回路構成を含む。本
発明に関連した特定の関心は、説明される電力消費制御
の局面である。このために、DDF ASIC20は、DDF ASIC20
の構成要素および加入者ユニット10の他の構成要素のレ
ジスタベースの通信を管理する制御ロジック回路32を含
む。例えば、ソース回路、例えばデータバス42からの情
報は、１クロック時間で、DDF ASICレジスタにロード
され、次いで遅れた（later）クロック時間で宛先（des
tination）回路に読み出される。ロジック回路部32の回
路構成要素は、加入者ユニットがアクティブの場合には
いかなる時も、それ自体はパワーダウンされない。ま
た、DDF ASIC20において、電力消費制御目的の関心とし
て、送信されるデジタル変調信号を濾波するためのASIC
のFIRセクション33、そのデジタル信号のシンボルレー
トを増加するための補間回路（INT）セクション34、ベ
ースバンドデジタル信号を第１の中間周波数に上げる
（bring up）位相変調および第１のミキシングを行うた
めのDIFセクション36、および、図７と合わせて説明さ
れるいくつかの機能を行うための受信FIFOロジック回路
37がある。
周知のように、送信および受信動作の両方において加
入者ユニット10の様々な信号処理機能は、例えばクロッ
ク周波数、ローカル発振器周波数および基準周波数（re
ference frequency）について異なる信号周波数を要求
する。これらの周波数を生成するプロセスは、公知の直
接デジタル合成（DDS）機能（direct digital synthesi
s functions）を包含することが効果的である。図１の
実施態様において、DIFセクション36は、加入者ユニッ
ト回路中の送信動作のみに関与する要素に対してDDS機
能を行うことが効果的である。更に、別立てのDDSセク
ション44が、加入者ユニット回路中の基本的に受信動作
のみに関与する要素に対してDDS機能を行う。DDS44の出
力は、DDSから供給を受けるDAC（SDAC）45を介して、RF
セクション11の受信部13に結合されている。受信部の後
述の回路要素のうち少なくとも一つは、時定数が長いた
めに全動作時においてパワーアップされていなければな
らないため、DDSもまた全動作時においてパワーアップ
されている（初期化に対して）。
入者ユニット10の様々な信号処理機能は、例えばクロッ
ク周波数、ローカル発振器周波数および基準周波数（re
ference frequency）について異なる信号周波数を要求
する。これらの周波数を生成するプロセスは、公知の直
接デジタル合成（DDS）機能（direct digital synthesi
s functions）を包含することが効果的である。図１の
実施態様において、DIFセクション36は、加入者ユニッ
ト回路中の送信動作のみに関与する要素に対してDDS機
能を行うことが効果的である。更に、別立てのDDSセク
ション44が、加入者ユニット回路中の基本的に受信動作
のみに関与する要素に対してDDS機能を行う。DDS44の出
力は、DDSから供給を受けるDAC（SDAC）45を介して、RF
セクション11の受信部13に結合されている。受信部の後
述の回路要素のうち少なくとも一つは、時定数が長いた
めに全動作時においてパワーアップされていなければな
らないため、DDSもまた全動作時においてパワーアップ
されている（初期化に対して）。
制御論理回路32は、DSP19および関連メモリ（すなわ
ちRAM39およびフラッシュRAM40）からアドレスバス41お
よびデータバス42を介して受け取ったアドレスおよびデ
ータ信号に応答して、上述の制御を行う。回路32がこの
ようにして受け取った情報は、これら回路に加入者末端
（subscriber terminal）８の動作状態を知らせる（例
えば開始動作、回路パラメータのリセット、コール開始
待機中のアイドル（オンフック）、リング、およびコー
ル中の送信／受信（オフフック）動作など）。動作モー
ド（例えばQPSKまたは16PSK）を示すデータもまた供給
される。制御論理回路32は、データバスおよびアドレス
バス42、41、ならびに加入者ユニット10中の他の回路要
素との伝達（communication）のためのレジスタを有し
ている。この意味において回路32および加入者ユニット
10中の他要素間の伝達はレジスタ的であると上述した。
このタイプの伝達は周知である。しかし、図１において
これらのバスは回路32を表すブロックまで直接延びるか
のように示している。たいていの場合において他の回路
は単にDDF ASIC20の境界（edge）まで／から延びている
ように示している。回路32中の、タイムスロット的電力
消費制御に関与する（involved in）部分の例を、図７
〜10により詳細に説明する。
ちRAM39およびフラッシュRAM40）からアドレスバス41お
よびデータバス42を介して受け取ったアドレスおよびデ
ータ信号に応答して、上述の制御を行う。回路32がこの
ようにして受け取った情報は、これら回路に加入者末端
（subscriber terminal）８の動作状態を知らせる（例
えば開始動作、回路パラメータのリセット、コール開始
待機中のアイドル（オンフック）、リング、およびコー
ル中の送信／受信（オフフック）動作など）。動作モー
ド（例えばQPSKまたは16PSK）を示すデータもまた供給
される。制御論理回路32は、データバスおよびアドレス
バス42、41、ならびに加入者ユニット10中の他の回路要
素との伝達（communication）のためのレジスタを有し
ている。この意味において回路32および加入者ユニット
10中の他要素間の伝達はレジスタ的であると上述した。
このタイプの伝達は周知である。しかし、図１において
これらのバスは回路32を表すブロックまで直接延びるか
のように示している。たいていの場合において他の回路
は単にDDF ASIC20の境界（edge）まで／から延びている
ように示している。回路32中の、タイムスロット的電力
消費制御に関与する（involved in）部分の例を、図７
〜10により詳細に説明する。
制御論理回路32は、同じく回路32中で生成されるタイ
ムスロットおよびフレーム情報を、バス41および42およ
び他の回路から受け取った情報とともに用いて、加入者
ユニット10中を様々な要素を統合的（coordinated）に
制御するために必要な追加的な信号を作成する。これら
の追加的信号は、ユニット10のためのある種４電力消費
制御信号を包含する。後者の信号は、上記に列挙した、
回路31からRFセクション11に伝えられる４つの信号を包
含する。さらに、回路43は論理回路32からFIFOロジック
37へマルチビットコマンド信号を結合し、この信号は、
図７を用いて後述するように、受信タイムスロットの開
始および終了時においてADC22に伝達される電力消費レ
ベル制御ビットを有する。FIFO論理回路37自体は、加入
者ユニット10がアクティブにされている（activated）
ときはいつでも、断続的に（continuously）パワーアッ
プされている。
ムスロットおよびフレーム情報を、バス41および42およ
び他の回路から受け取った情報とともに用いて、加入者
ユニット10中を様々な要素を統合的（coordinated）に
制御するために必要な追加的な信号を作成する。これら
の追加的信号は、ユニット10のためのある種４電力消費
制御信号を包含する。後者の信号は、上記に列挙した、
回路31からRFセクション11に伝えられる４つの信号を包
含する。さらに、回路43は論理回路32からFIFOロジック
37へマルチビットコマンド信号を結合し、この信号は、
図７を用いて後述するように、受信タイムスロットの開
始および終了時においてADC22に伝達される電力消費レ
ベル制御ビットを有する。FIFO論理回路37自体は、加入
者ユニット10がアクティブにされている（activated）
ときはいつでも、断続的に（continuously）パワーアッ
プされている。
制御論理回路32は、DDF ASIC20の回路要素にクロック
信号を供給する。回路35は、連続的（continuous）クロ
ック信号をDDS4に結合する。図８を用いて後述するよう
に、回路46は、選択された、すなわちプログラマブルに
割り込み可能（interruptible）なクロック信号をDIFセ
クション36に結合し、回路47は他の選択されたクロック
信号をINTセクション34およびFIRセレクタション33の両
方に結合する。回路46および47上のクロック信号を適当
なタイムスロットにおいてオンオフすることにより、FI
RおよびINTセクションならびにDIFセクション（これら
は全てCMOS技術で実現することことが効果的である）が
効果的にパワーアップおよびパワーダウンされて電力消
費制御を行う。CMOS回路がクロックされていないときに
は、CMOSトランジスタはスイッチせず、回路の電力消費
レベルはほぼゼロとなる。
信号を供給する。回路35は、連続的（continuous）クロ
ック信号をDDS4に結合する。図８を用いて後述するよう
に、回路46は、選択された、すなわちプログラマブルに
割り込み可能（interruptible）なクロック信号をDIFセ
クション36に結合し、回路47は他の選択されたクロック
信号をINTセクション34およびFIRセレクタション33の両
方に結合する。回路46および47上のクロック信号を適当
なタイムスロットにおいてオンオフすることにより、FI
RおよびINTセクションならびにDIFセクション（これら
は全てCMOS技術で実現することことが効果的である）が
効果的にパワーアップおよびパワーダウンされて電力消
費制御を行う。CMOS回路がクロックされていないときに
は、CMOSトランジスタはスイッチせず、回路の電力消費
レベルはほぼゼロとなる。
論理回路32は、アドレスデコードロジック（不図示）
を含む。アドレスデコードロジックは、アドレスバス41
上の信号に応じてチップ選択信号P4RAM_CSおよびFLASH_
CSをそれぞれ対応するリード線49および50上に作成し
て、それぞれRAM39およびFLASH40のメモリを含む回路要
素へのアクセスをイネーブルする。リード線49および50
は通常のアドレスバス41中に含まれるものであるが、本
発明のパワーダウン局面の説明のため、別個に示してい
る。これらのメモリもまたCMOS技術により実現されるた
めに、これらのうち一つに対する選択信号が不在である
ことはそこに対するアドレスを不可能にし、結果、再び
アドレス用に選択される時点まで効果的にパワーダウン
を行える（記憶された情報は失わずに）。
を含む。アドレスデコードロジックは、アドレスバス41
上の信号に応じてチップ選択信号P4RAM_CSおよびFLASH_
CSをそれぞれ対応するリード線49および50上に作成し
て、それぞれRAM39およびFLASH40のメモリを含む回路要
素へのアクセスをイネーブルする。リード線49および50
は通常のアドレスバス41中に含まれるものであるが、本
発明のパワーダウン局面の説明のため、別個に示してい
る。これらのメモリもまたCMOS技術により実現されるた
めに、これらのうち一つに対する選択信号が不在である
ことはそこに対するアドレスを不可能にし、結果、再び
アドレス用に選択される時点まで効果的にパワーダウン
を行える（記憶された情報は失わずに）。
DSPは、そのプログラム中のアイドル命令を実行して
自身をパワーダウンする（すなわちスリープに入る）よ
りも前に、制御論理回路32中のスリープカウンタ（図
９）を、DDF ASIC20内のメモリマップされたレジスタ
を介し、かつDSPアドレスおよびデータバス41および42
を用いてセットする。DSP19は、次にカウンタをイネー
ブルすることにより、カウントを同様に開始する。カウ
ント区間が終了したとき、あるいはサーブされている加
入者が電話器（telephone set）のフックをオフにした
ことを示す信号を回路32が受け取った場合、論理回路32
は、回路52にWAKEUPマスク不可能割り込み（NMI）信号
を与えることにより、DSP19をパワーアップさせ、処理
をリジュームさせる。この局面を、図９を用いて更に説
明する。
自身をパワーダウンする（すなわちスリープに入る）よ
りも前に、制御論理回路32中のスリープカウンタ（図
９）を、DDF ASIC20内のメモリマップされたレジスタ
を介し、かつDSPアドレスおよびデータバス41および42
を用いてセットする。DSP19は、次にカウンタをイネー
ブルすることにより、カウントを同様に開始する。カウ
ント区間が終了したとき、あるいはサーブされている加
入者が電話器（telephone set）のフックをオフにした
ことを示す信号を回路32が受け取った場合、論理回路32
は、回路52にWAKEUPマスク不可能割り込み（NMI）信号
を与えることにより、DSP19をパワーアップさせ、処理
をリジュームさせる。この局面を、図９を用いて更に説
明する。
加入者ユニット10は、ラインインタフェースユニット
53を有しており、ラインインタフェースユニット53は、
DDF ASIC20論理回路32から供給される信号によって電
力消費制御のために選択的にパワーアップまたはダウン
される回路要素を有している。ラインインタフェースユ
ニット53の基本的構成要素は、加入者ラインインタフェ
ース回路（SLIC）56、コーダ／デコーダ（CODEC）57
（時に加入者ループ音声回路（SLAC）と呼ぶ）、リング
回路58、およびリングリレー59である。図示のリレー59
はコール接続中における通常の位置を示しており、SLIC
56からの信号によって作動する（activated）と回路58
を加入者ループに接続する。加入者ループを、加入者の
電話機を表すティップおよびリングリード抵抗器63およ
び63ならびに抵抗器66として概略的に図示している。加
入者ユニットは様々な加入者用ヒューマンインタフェー
ス機器、すなわち電話機、モデムまたはファクシミリ機
等の通信機器を提供（serve）するために有用である
が、ここでは説明を簡略にするため電話機を説明してい
る。
53を有しており、ラインインタフェースユニット53は、
DDF ASIC20論理回路32から供給される信号によって電
力消費制御のために選択的にパワーアップまたはダウン
される回路要素を有している。ラインインタフェースユ
ニット53の基本的構成要素は、加入者ラインインタフェ
ース回路（SLIC）56、コーダ／デコーダ（CODEC）57
（時に加入者ループ音声回路（SLAC）と呼ぶ）、リング
回路58、およびリングリレー59である。図示のリレー59
はコール接続中における通常の位置を示しており、SLIC
56からの信号によって作動する（activated）と回路58
を加入者ループに接続する。加入者ループを、加入者の
電話機を表すティップおよびリングリード抵抗器63およ
び63ならびに抵抗器66として概略的に図示している。加
入者ユニットは様々な加入者用ヒューマンインタフェー
ス機器、すなわち電話機、モデムまたはファクシミリ機
等の通信機器を提供（serve）するために有用である
が、ここでは説明を簡略にするため電話機を説明してい
る。
SLIC56は、加入者ユニットと加入者ループとの間に電
子的なインタフェースを提供する。SLIC56は、異なる負
荷（すなわち電話加入者ループ）抵抗レンジに対して、
異なるループ出力電圧で動作するビルトイン能力を有す
る回路であることが効果的である。現在までの典型的な
有線ネットワークアプリケーションにおいて、前出の市
販SLIC（AMD 79534）を用いた場合、30ミリアンペアに
おける加入者ループへのSLIC出力電圧は約36ボルトであ
り、対して総ループ抵抗は1200オームであったから、ル
ープ電力消費は1.08ワットであった。より低いループ抵
抗のためには、より低電圧かつ低電力が必要である。
子的なインタフェースを提供する。SLIC56は、異なる負
荷（すなわち電話加入者ループ）抵抗レンジに対して、
異なるループ出力電圧で動作するビルトイン能力を有す
る回路であることが効果的である。現在までの典型的な
有線ネットワークアプリケーションにおいて、前出の市
販SLIC（AMD 79534）を用いた場合、30ミリアンペアに
おける加入者ループへのSLIC出力電圧は約36ボルトであ
り、対して総ループ抵抗は1200オームであったから、ル
ープ電力消費は1.08ワットであった。より低いループ抵
抗のためには、より低電圧かつ低電力が必要である。
一方、加入者ユニット用のアプリケーションは典型的
には、加入者電話機が位置する建物の上または非常に近
くにユニットを実装することを包含し、ユニットと電話
機の間の加入者ループは、加入者ユニットと加入者ユニ
ットにサーブしているベースステーションとの間の無線
リンクよりも典型的にはずっと近い。言い換えれば、図
示の加入者ユニットに接続された加入者ループは、有線
システムにおける電話交換局（telephone exchange）と
加入者の電話機との間の加入者ループよりも、典型的に
はずっと近い。本発明によれば、抵抗62、63および66を
含む加入者ループは、有線システム中の典型的なループ
抵抗よりもずっと低い総抵抗に好ましく制限される。従
って、ループの消費する電力を減少させるために、その
抵抗を約500オームに制限することが効果的である。こ
れは、ループが使用可能な動作電流を減らすことなしに
ループ内の最大電力消費が約0.45ワットになることを表
している。
には、加入者電話機が位置する建物の上または非常に近
くにユニットを実装することを包含し、ユニットと電話
機の間の加入者ループは、加入者ユニットと加入者ユニ
ットにサーブしているベースステーションとの間の無線
リンクよりも典型的にはずっと近い。言い換えれば、図
示の加入者ユニットに接続された加入者ループは、有線
システムにおける電話交換局（telephone exchange）と
加入者の電話機との間の加入者ループよりも、典型的に
はずっと近い。本発明によれば、抵抗62、63および66を
含む加入者ループは、有線システム中の典型的なループ
抵抗よりもずっと低い総抵抗に好ましく制限される。従
って、ループの消費する電力を減少させるために、その
抵抗を約500オームに制限することが効果的である。こ
れは、ループが使用可能な動作電流を減らすことなしに
ループ内の最大電力消費が約0.45ワットになることを表
している。
SLIC56は、ループ電圧に関わらずそれ自身約450ミリ
ワット（mW）という一定の電力を消費しながら一定のル
ープ電流を可変ループ抵抗に供給する、DC−DC変換器を
有している。このように、比較的短いループにサーブす
る場合にSLICからの出力電圧が減少されることにより、
変換器９が85％効率を有していると仮定すれば、上記実
施例における加入者ユニット自体が消費する総電力は約
740mM減少する。結果として、平均加入者ユニット入力
電力要求の大きな割合分の総電力が、節約される。
ワット（mW）という一定の電力を消費しながら一定のル
ープ電流を可変ループ抵抗に供給する、DC−DC変換器を
有している。このように、比較的短いループにサーブす
る場合にSLICからの出力電圧が減少されることにより、
変換器９が85％効率を有していると仮定すれば、上記実
施例における加入者ユニット自体が消費する総電力は約
740mM減少する。結果として、平均加入者ユニット入力
電力要求の大きな割合分の総電力が、節約される。
加入者電話ステーションセットからの送信信号は、SL
IC56およびCODEC57中を流れ、双方向的伝達信号を介し
てインタフェース回路64からDSP19に（デジタル形式
で）流れる。DSP19内における再サンプリングその他の
処理機能後、送信信号は続いてDDF ASIC20上のFIRセク
ション33、INTセクション34およびDIFセクション36中を
流れて、そこからFDAC21およびRFセレクタション11の送
信部12を通ってアンテナ17に流れる。アンテナ17によっ
て傍受された受信信号は、セクション11の受信部13、AD
C22、FIFOロジック37、DSP19、（回路64を介して）CODE
C57およびSLIC56を通って、加入者の電話機に流れる。S
LIC56には、リング回路58出力から分岐した（tapped of
f）入力接続点65が設けられていることにより、SLIC56
がリング中の加入者電話機のオフフック状態（すなわち
SLIC56のパワーダウン状態中）を検知することを可能に
している。SLIC56から延びるリード線69は、オフフック
検知信号をDDF ASIC20および論理回路32に結合する。
IC56およびCODEC57中を流れ、双方向的伝達信号を介し
てインタフェース回路64からDSP19に（デジタル形式
で）流れる。DSP19内における再サンプリングその他の
処理機能後、送信信号は続いてDDF ASIC20上のFIRセク
ション33、INTセクション34およびDIFセクション36中を
流れて、そこからFDAC21およびRFセレクタション11の送
信部12を通ってアンテナ17に流れる。アンテナ17によっ
て傍受された受信信号は、セクション11の受信部13、AD
C22、FIFOロジック37、DSP19、（回路64を介して）CODE
C57およびSLIC56を通って、加入者の電話機に流れる。S
LIC56には、リング回路58出力から分岐した（tapped of
f）入力接続点65が設けられていることにより、SLIC56
がリング中の加入者電話機のオフフック状態（すなわち
SLIC56のパワーダウン状態中）を検知することを可能に
している。SLIC56から延びるリード線69は、オフフック
検知信号をDDF ASIC20および論理回路32に結合する。
SLIC56は、Advanced Micro Devices、Inc.のAM 79534
CMOS回路であれば効果的であり、DSPからDDF ASIC20
（制御回路32）および接続点67を介して供給されるマル
チビット制御ワードによって、アクティブ状態と低パワ
ー状態との間を切り替えられる。CODEC57は、Advanced
Micro Devices、Inc.のAMD 7901B回路であれば効果的で
ある、DDF ASIC20中の制御回路32からのリード線68上の
シリアルマルチビットSERDAT信号によって、アクティブ
状態とオフ状態との間を切り替えられる。
CMOS回路であれば効果的であり、DSPからDDF ASIC20
（制御回路32）および接続点67を介して供給されるマル
チビット制御ワードによって、アクティブ状態と低パワ
ー状態との間を切り替えられる。CODEC57は、Advanced
Micro Devices、Inc.のAMD 7901B回路であれば効果的で
ある、DDF ASIC20中の制御回路32からのリード線68上の
シリアルマルチビットSERDAT信号によって、アクティブ
状態とオフ状態との間を切り替えられる。
回路70は、例として（illustratively）、80キロヘル
ツ（kHz）の低電圧クロック信号をDDF ASIC20からリン
グ回路58に結合する。リング回路58は、リングのための
高電圧を発生する。回路74は、低電圧信号RINGFRQを選
択可能な低周波数（例えば20Hz）にてリング回路58に供
給することにより、リング信号周波数を発生する。80kH
z信号およびおよびRINGFRQ信号は、例えば「２秒オン、
４秒オフ」リングケーデンス（ringing cadence）にお
ける「４秒オフ」中などの、電話機器が実際には警告リ
ング音を生成しない間、停止される（すなわち一定の直
流値に維持される）。従って、リング回路電力消費制御
およびその動作的制御は、同一の信号によって実現され
る。すなわち、回路がアクティブなリング状態にあると
きも、その入力信号クロック供給は、上記リングケーデ
ンスで周期的にオンオフされることにより、電力消費が
減少する。通常の音声コール（ハーフデュプレックス動
作において16PSK変調を用いた場合）における約3.3秒間
の動作中に消費する電力、あるいは8.3秒間のアイドル
動作中に加入者ユニット10中の他の全部分が消費する電
力と同じだけの電力をリング回路はアクティブ時におい
て一つの２秒リング区間中に消費するため、これは有利
である。リレー59はリング中に作動し、ティップおよび
リング電話接続点を、リング発生器58出力に接続する。
この動作は、SLIC56出力による通常の方法によって達成
される。SLIC56出力は、DDF ASIC20出力によって制御さ
れ、DDF ASIC20出力は、やはり回路67上の、DSP19からD
DF ASIC20を介して得られるコマンドによって制御され
る。
ツ（kHz）の低電圧クロック信号をDDF ASIC20からリン
グ回路58に結合する。リング回路58は、リングのための
高電圧を発生する。回路74は、低電圧信号RINGFRQを選
択可能な低周波数（例えば20Hz）にてリング回路58に供
給することにより、リング信号周波数を発生する。80kH
z信号およびおよびRINGFRQ信号は、例えば「２秒オン、
４秒オフ」リングケーデンス（ringing cadence）にお
ける「４秒オフ」中などの、電話機器が実際には警告リ
ング音を生成しない間、停止される（すなわち一定の直
流値に維持される）。従って、リング回路電力消費制御
およびその動作的制御は、同一の信号によって実現され
る。すなわち、回路がアクティブなリング状態にあると
きも、その入力信号クロック供給は、上記リングケーデ
ンスで周期的にオンオフされることにより、電力消費が
減少する。通常の音声コール（ハーフデュプレックス動
作において16PSK変調を用いた場合）における約3.3秒間
の動作中に消費する電力、あるいは8.3秒間のアイドル
動作中に加入者ユニット10中の他の全部分が消費する電
力と同じだけの電力をリング回路はアクティブ時におい
て一つの２秒リング区間中に消費するため、これは有利
である。リレー59はリング中に作動し、ティップおよび
リング電話接続点を、リング発生器58出力に接続する。
この動作は、SLIC56出力による通常の方法によって達成
される。SLIC56出力は、DDF ASIC20出力によって制御さ
れ、DDF ASIC20出力は、やはり回路67上の、DSP19からD
DF ASIC20を介して得られるコマンドによって制御され
る。
また、加入者ユニット10上にはラインインタフェース
オプションヘッダ72も設けられており、トラヒックレベ
ルが許すときは、後述のTDMAタイムフレーム構造中に他
のサービスも盛り込むことができる。そのようなサービ
スの例は、例えば、追加的な通常の電話加入者ライン、
公衆電話（coin telephone）、データモデムまたはファ
クシミリ器を盛り込むことである。この目的のため、ヘ
ッダ72にはアドレスバス41およびデータバス42への接続
点、ならびにDSP19と伝達信号インタフェース結合され
る双方向的回路73が設けられている。DC/DC変換器９の
組からの例えば12ボルトの共通DC供給電圧のための電源
接続点（図１には図示せず）もまた設けられている。テ
ィップおよびリングリード線76および77は、挿入可能な
サービスオプションカード（不図示）が適合化された加
入者サービス機器との伝達を行うことができる。そのよ
うなオプションカードは、変換器９から供給される以外
の特定の範囲の供給電圧を要求する限りにおいて、それ
自身専用のDC/DC変換器を有することになる。同様に制
御信号は、オプションカード上の回路要素の電力消費制
御のためのものを含み、データおよびアドレスバス42お
よび41を介して、オプションカード上の適切なコマンド
解釈ロジックに供給される。
オプションヘッダ72も設けられており、トラヒックレベ
ルが許すときは、後述のTDMAタイムフレーム構造中に他
のサービスも盛り込むことができる。そのようなサービ
スの例は、例えば、追加的な通常の電話加入者ライン、
公衆電話（coin telephone）、データモデムまたはファ
クシミリ器を盛り込むことである。この目的のため、ヘ
ッダ72にはアドレスバス41およびデータバス42への接続
点、ならびにDSP19と伝達信号インタフェース結合され
る双方向的回路73が設けられている。DC/DC変換器９の
組からの例えば12ボルトの共通DC供給電圧のための電源
接続点（図１には図示せず）もまた設けられている。テ
ィップおよびリングリード線76および77は、挿入可能な
サービスオプションカード（不図示）が適合化された加
入者サービス機器との伝達を行うことができる。そのよ
うなオプションカードは、変換器９から供給される以外
の特定の範囲の供給電圧を要求する限りにおいて、それ
自身専用のDC/DC変換器を有することになる。同様に制
御信号は、オプションカード上の回路要素の電力消費制
御のためのものを含み、データおよびアドレスバス42お
よび41を介して、オプションカード上の適切なコマンド
解釈ロジックに供給される。
ラインインタフェース回路カードがヘッダ72に挿し込
まれ、加入者ループに結合されたとき、加入者ユニット
は、詳しく後述されるようにQPSKフルデュプレックスモ
ードで動作し得る。このTDMA動作において用いられる
「フルデュプレックス」という語は、伝統的な定義とは
若干異なる定義を有する。TDMA環境においては、フルデ
ュプレックス動作は、ユニット中の送信部および受信部
の両方が単一のタイムスロット内で動作するような加入
者ユニット動作と定義される。これは、TDMAハーフデュ
プレックス動作の場合におけるような、コールにおける
両者が同時に話すことが可能であるようなより伝統的な
意味でのフルデュプレックス電話動作も可能にするが、
単一の加入者ユニットが例えば２つの加入者ラインにサ
ーブすること、すなわちデュアルラインサービスもまた
可能にする。フルデュプレックスデュアルラインサービ
スモードの動作においては、全加入者ユニットの電力消
費は、単一のラインにサーブするときよりも高い。しか
し加入者ユニットのうち全動作時においてフルパワーに
される部分をシェアすることにより、その加入者ユニッ
トのライン毎のハードウェア的コストはより低くなり、
ライン毎の電力消費もまたより低くなる。
まれ、加入者ループに結合されたとき、加入者ユニット
は、詳しく後述されるようにQPSKフルデュプレックスモ
ードで動作し得る。このTDMA動作において用いられる
「フルデュプレックス」という語は、伝統的な定義とは
若干異なる定義を有する。TDMA環境においては、フルデ
ュプレックス動作は、ユニット中の送信部および受信部
の両方が単一のタイムスロット内で動作するような加入
者ユニット動作と定義される。これは、TDMAハーフデュ
プレックス動作の場合におけるような、コールにおける
両者が同時に話すことが可能であるようなより伝統的な
意味でのフルデュプレックス電話動作も可能にするが、
単一の加入者ユニットが例えば２つの加入者ラインにサ
ーブすること、すなわちデュアルラインサービスもまた
可能にする。フルデュプレックスデュアルラインサービ
スモードの動作においては、全加入者ユニットの電力消
費は、単一のラインにサーブするときよりも高い。しか
し加入者ユニットのうち全動作時においてフルパワーに
される部分をシェアすることにより、その加入者ユニッ
トのライン毎のハードウェア的コストはより低くなり、
ライン毎の電力消費もまたより低くなる。
加入者端末８における電力消費レベル制御能力は、末
端内部温度の調節の支援のために有用である。この目的
のために、サーモスタット71が0DDF ASIC20を介してデ
ータバス42に結合し、その開閉回路状態がASICに周期的
にレジスタされ、その状態がDSP19に読まれるようにし
てもよい。サーモスタットは、加入者端末８内の温度が
摂氏０℃などの所定の温度以下に下がったときに作動し
て変化した回路状態になるようにセットされることが効
果的である。温度がそのレベル以下に下がったとき、サ
ーモスタットの変化した回路状態により、DSP19は実際
の電源電流回路をスイッチングする回路に対して電力消
費制御信号、例えば回路31上に供給される制御信号など
を、そのオンまたは通常の電力消費レベルに維持する。
従って、加入者ユニット中のそのように制御された要素
は、サーモスタット72が以前の回路状態に復旧するまで
パワーダウンされない。結果として、制御されフルパワ
ーにされた回路要素によって発生された熱は、端末温度
をより高いレベルに復旧する役割を果たす。
端内部温度の調節の支援のために有用である。この目的
のために、サーモスタット71が0DDF ASIC20を介してデ
ータバス42に結合し、その開閉回路状態がASICに周期的
にレジスタされ、その状態がDSP19に読まれるようにし
てもよい。サーモスタットは、加入者端末８内の温度が
摂氏０℃などの所定の温度以下に下がったときに作動し
て変化した回路状態になるようにセットされることが効
果的である。温度がそのレベル以下に下がったとき、サ
ーモスタットの変化した回路状態により、DSP19は実際
の電源電流回路をスイッチングする回路に対して電力消
費制御信号、例えば回路31上に供給される制御信号など
を、そのオンまたは通常の電力消費レベルに維持する。
従って、加入者ユニット中のそのように制御された要素
は、サーモスタット72が以前の回路状態に復旧するまで
パワーダウンされない。結果として、制御されフルパワ
ーにされた回路要素によって発生された熱は、端末温度
をより高いレベルに復旧する役割を果たす。
次に、RFセクション11およびそこにおける電力消費制
御テセレーション（tessellation）、すなわちモザイク
化のレゾルーションレベルをより詳細に示す図２のブロ
ック図を参照する。図２中の多くの回路要素に対する制
御は、セクション中の選択された回路要素のための電源
回路の直列電流パス中にゲートスイッチを用いる技術に
よって、実現される。その一例を、図３のアンプに関し
てより詳細に示す。
御テセレーション（tessellation）、すなわちモザイク
化のレゾルーションレベルをより詳細に示す図２のブロ
ック図を参照する。図２中の多くの回路要素に対する制
御は、セクション中の選択された回路要素のための電源
回路の直列電流パス中にゲートスイッチを用いる技術に
よって、実現される。その一例を、図３のアンプに関し
てより詳細に示す。
図３において、アンプ78は、端子（terminal）79にお
いて入力信号を受け取り、端子80において増幅された出
力信号を生成する。丸で囲ったプラス符号により正電圧
電源81を略図示しており、正の端子がプラス符号位置に
おいて図中の回路に接続され、負の端子が接地された直
流源を表している。電源81は、PNPトランジスタ82のエ
ミッタ端子に接続されており、PNPトランジスタ82のコ
レクタ端子は、他方の電源端子が接地されたアンプ78の
一方の電源端子に接続されている。トランジスタ82は、
電力消費制御信号によって飽和伝導または非伝導用にバ
イアスされている。すなわち、トランジスタのベース端
子をそのようにバイアスするための、端子83に印加され
抵抗器84を介して接地される（ground across resistor
84）それぞれゼロまたは正である直流レベル信号によ
ってバイアスされている。電力消費制御に関しては、ト
ランジスタ82はアンプ78のための電流供給パスに直列に
接続されており、アンプをオン（トランジスタ82は飽和
伝導状態）およびオフ（トランジスタ82は非伝導状態）
に切り替えるためのスイッチとして動作される。図２に
おいては簡略のため、制御された回路要素の電力供給パ
ス中に直列に設けられた開状態のスイッチによってこの
電力消費制御技術の使用を表している。実際には３つの
トランジスタスイッチのみ（図示しないが略図示したRF
セクション11中に含むことが効果的である）を用いる。
各スイッチは、後述の電力消費制御信号Tx、RxおよびLB
のうち一つによって制御される。また、各スイッチは、
RFセクション11中の回路要素のうち電力供給がタイムス
ロット的に制御される２つ以上の回路要素のための、共
通電源バス接続点を制御する。スイッチおよび各々制御
された供給バスはこのように略図示したRFセクション11
の一部であるので、更に個別に説明あるいは言及を行う
ことはしない。
いて入力信号を受け取り、端子80において増幅された出
力信号を生成する。丸で囲ったプラス符号により正電圧
電源81を略図示しており、正の端子がプラス符号位置に
おいて図中の回路に接続され、負の端子が接地された直
流源を表している。電源81は、PNPトランジスタ82のエ
ミッタ端子に接続されており、PNPトランジスタ82のコ
レクタ端子は、他方の電源端子が接地されたアンプ78の
一方の電源端子に接続されている。トランジスタ82は、
電力消費制御信号によって飽和伝導または非伝導用にバ
イアスされている。すなわち、トランジスタのベース端
子をそのようにバイアスするための、端子83に印加され
抵抗器84を介して接地される（ground across resistor
84）それぞれゼロまたは正である直流レベル信号によ
ってバイアスされている。電力消費制御に関しては、ト
ランジスタ82はアンプ78のための電流供給パスに直列に
接続されており、アンプをオン（トランジスタ82は飽和
伝導状態）およびオフ（トランジスタ82は非伝導状態）
に切り替えるためのスイッチとして動作される。図２に
おいては簡略のため、制御された回路要素の電力供給パ
ス中に直列に設けられた開状態のスイッチによってこの
電力消費制御技術の使用を表している。実際には３つの
トランジスタスイッチのみ（図示しないが略図示したRF
セクション11中に含むことが効果的である）を用いる。
各スイッチは、後述の電力消費制御信号Tx、RxおよびLB
のうち一つによって制御される。また、各スイッチは、
RFセクション11中の回路要素のうち電力供給がタイムス
ロット的に制御される２つ以上の回路要素のための、共
通電源バス接続点を制御する。スイッチおよび各々制御
された供給バスはこのように略図示したRFセクション11
の一部であるので、更に個別に説明あるいは言及を行う
ことはしない。
図２を再び参照して、本図および他の図中で説明され
る回路要素は、全図中において同じ参照符号を有する。
電力消費制御テセレーションのレゾルーションのレベル
を定義するためにこれらの要素について述べるが、その
相互作用は周知であり、相互作用自体は本発明の構成要
件をなさないため、特に説明しない。DIFセクション36
出力デジタルIF信号は、FDAC21および回路27を介して送
信部12の第１番目のIFセグメントに印加される。そのセ
グメント中において、信号はループバックスイッチ12
5、ローパスフィルタ87および固定アッテネータ89中を
流れて、第１のミキサ88に与えられることにより、第２
の中間周波数レベルへのアップコンバージョンを行う。
このレベルで、信号は、第２番目のIFセグメント内を、
アンプ90、上位側帯域（upper sideband）を選択するた
めのバンドパスフィルタ91および固定アッテネータ92中
を流れて、第２のミキサ96に与えられ、第２のミキサ96
は、信号の周波数を適切な無線周波数へのアップコンバ
ージョンを行う。送信部のRFセグメント中の無線周波数
信号は、アンプ97、図1Aの回路31の一部である接続点94
を介してDSP書き込み可能ASICレジスタ（DSP−writeabl
e ASIC register）によって制御されるプログラマブル
アッテネータ93、アンプ99、バンドパスフィルタ98、ア
ンプ100、およびパワーアンプ101を通って流れ、デュプ
レクサ18に与えられる。
る回路要素は、全図中において同じ参照符号を有する。
電力消費制御テセレーションのレゾルーションのレベル
を定義するためにこれらの要素について述べるが、その
相互作用は周知であり、相互作用自体は本発明の構成要
件をなさないため、特に説明しない。DIFセクション36
出力デジタルIF信号は、FDAC21および回路27を介して送
信部12の第１番目のIFセグメントに印加される。そのセ
グメント中において、信号はループバックスイッチ12
5、ローパスフィルタ87および固定アッテネータ89中を
流れて、第１のミキサ88に与えられることにより、第２
の中間周波数レベルへのアップコンバージョンを行う。
このレベルで、信号は、第２番目のIFセグメント内を、
アンプ90、上位側帯域（upper sideband）を選択するた
めのバンドパスフィルタ91および固定アッテネータ92中
を流れて、第２のミキサ96に与えられ、第２のミキサ96
は、信号の周波数を適切な無線周波数へのアップコンバ
ージョンを行う。送信部のRFセグメント中の無線周波数
信号は、アンプ97、図1Aの回路31の一部である接続点94
を介してDSP書き込み可能ASICレジスタ（DSP−writeabl
e ASIC register）によって制御されるプログラマブル
アッテネータ93、アンプ99、バンドパスフィルタ98、ア
ンプ100、およびパワーアンプ101を通って流れ、デュプ
レクサ18に与えられる。
デュプレクサ18から受け取った無線周波数信号は、受
信部13中、低ノイズアンプ103、バンドパスフィルタ10
6、別の低ノイズアンプ107、および第２バンドパスフィ
ルタ108を含むRFセグメント内を流れる。第１のダウン
コンバージョン用ミキサ（down converting mixer）109
は、信号周波数をIF周波数に下げ、ミキサ109からの出
力またはスイッチ125から得られる回路124上のループバ
ック信号のいずれかを選択するループバックスイッチ11
0、アンプ112、スイッチ110が選択した信号のいずれを
も通過させるバンドパスクリスタルフィルタ113、およ
びオートゲインコントロールアンプ116を含むIFセグメ
ントに結合する。第２のダウンコンバージョン用ミキサ
117が、IF信号をベース帯域周波数に下げ、一対のタン
デムアンプ118および119、ローパスフィルタ120、なら
びに回路28を通って図1AのADC22に結合する。
信部13中、低ノイズアンプ103、バンドパスフィルタ10
6、別の低ノイズアンプ107、および第２バンドパスフィ
ルタ108を含むRFセグメント内を流れる。第１のダウン
コンバージョン用ミキサ（down converting mixer）109
は、信号周波数をIF周波数に下げ、ミキサ109からの出
力またはスイッチ125から得られる回路124上のループバ
ック信号のいずれかを選択するループバックスイッチ11
0、アンプ112、スイッチ110が選択した信号のいずれを
も通過させるバンドパスクリスタルフィルタ113、およ
びオートゲインコントロールアンプ116を含むIFセグメ
ントに結合する。第２のダウンコンバージョン用ミキサ
117が、IF信号をベース帯域周波数に下げ、一対のタン
デムアンプ118および119、ローパスフィルタ120、なら
びに回路28を通って図1AのADC22に結合する。
回路124は、ループバックスイッチ110および125上の
端子間に接続され、IF信号を受信IFセクションに再び結
合するために用いられる選択可能なループバックパスを
提供する。このループバックパスは、加入者ユニットが
動作を開始する際に、アンプ116へのVAGC信号を用いて
プログラムがAGCをセルフキャリブレーションすること
を可能にする。ループバックは主に、DSP19ソフトウェ
ア中に実現されたイコライゼーションフィルタを公知の
IF変調パターンを挿入することによって調節（すなわち
訓練）し、送信第1IFおよび受信IFの両方を通過させな
ければならないクリスタルフィルタ113の非線形性に主
に起因するシンボル間干渉（intersymbol interferenc
e）を最小にするために、使用される。
端子間に接続され、IF信号を受信IFセクションに再び結
合するために用いられる選択可能なループバックパスを
提供する。このループバックパスは、加入者ユニットが
動作を開始する際に、アンプ116へのVAGC信号を用いて
プログラムがAGCをセルフキャリブレーションすること
を可能にする。ループバックは主に、DSP19ソフトウェ
ア中に実現されたイコライゼーションフィルタを公知の
IF変調パターンを挿入することによって調節（すなわち
訓練）し、送信第1IFおよび受信IFの両方を通過させな
ければならないクリスタルフィルタ113の非線形性に主
に起因するシンボル間干渉（intersymbol interferenc
e）を最小にするために、使用される。
図２のタイミングおよび制御ロジック16は、一例を示
せば43.52メガヘルツの出力周波数信号を生成する発振
器121を備えている。その出力は、出力回路123（図1Aに
は不図示）を通して、図1AのDDF ASIC 20における制御
論理回路に結合されている。これらの制御論理回路か
ら、タイミングおよび同期制御が展開される。発振器12
1の出力は、また、２分割周波数デバイダ122およびバン
ドパスフィルタ126を介し、局部発振器周波数として、
送信部12の第１のミキサ88にも与えられる。さらに、発
振器121の出力は（４分割）周波数デバイダ128とアンプ
130とを介して、第２のダウンコンバーティングミキサ1
17にも与えられる。
せば43.52メガヘルツの出力周波数信号を生成する発振
器121を備えている。その出力は、出力回路123（図1Aに
は不図示）を通して、図1AのDDF ASIC 20における制御
論理回路に結合されている。これらの制御論理回路か
ら、タイミングおよび同期制御が展開される。発振器12
1の出力は、また、２分割周波数デバイダ122およびバン
ドパスフィルタ126を介し、局部発振器周波数として、
送信部12の第１のミキサ88にも与えられる。さらに、発
振器121の出力は（４分割）周波数デバイダ128とアンプ
130とを介して、第２のダウンコンバーティングミキサ1
17にも与えられる。
発振器121のさらに別の出力は、２デバイド回路127お
よび４デバイド回路134を介し、位相同期ループ（PLL）
回路131に対する参照周波数ソースとしても与えられ
る。図２におけるデバイダ127、134、およびその他のデ
バイダに示されている、スラッシュの付けられたリード
接続は、外部ピン接続上のジャンパをこのようなデバイ
ダに適切に接続することによって、分割比が効果的に設
定されることを示している。
よび４デバイド回路134を介し、位相同期ループ（PLL）
回路131に対する参照周波数ソースとしても与えられ
る。図２におけるデバイダ127、134、およびその他のデ
バイダに示されている、スラッシュの付けられたリード
接続は、外部ピン接続上のジャンパをこのようなデバイ
ダに適切に接続することによって、分割比が効果的に設
定されることを示している。
PLL131は、比較的低い周波数（一例としては約5MHz）
の信号を受け取り、送信無線周波数レベルミキサ96にお
ける局部発振器信号としても、受信無線周波数レベルミ
キサ109に対して局部発振器信号を発生させる受信PLL14
6に対する参照周波数ソースとしても用いられる、高い
周波数（一例としては約371MHz）の信号を発生させる周
波数マルチプレクサとして動作する。回路131におい
て、デバイダ134からの信号は、８デバイド回路132、位
相比較器（PC）回路133、ループフィルタ（LF）136、お
よび電圧制御された発振器（VCO）137に与えられ、方向
性結合器138に共通に接続される。VCO137の出力は、ま
た、２デバイド回路139および273デバイド回路142を通
って、PC回路133上の第２の入力にもフィードバックさ
れる。また、PLL131およびPLL146は、回路140（図1Aに
は不図示）上のLOCK LOSS状態インジケータをDDF ASIC
20に供給する。方向性結合器138は、PLL131の出力をア
ンプ141に接続する。アンプ141の出力は、固定されたア
ッテネータ144を通して、送信部12における第２のミキ
サ96の局部発振器入力に接続されている。PLL131の出力
はまた、方向性結合器138を通して、受信部ミキサ143に
も与えられる。このミキサにおいて、PLL131の出力は、
PLL146のVCO145の出力と混合される。ミキサ143の出力
は、PLL146では位相比較器147に接続されている。位相
比較器147もまた、ローパスフィルタ148および２デバイ
ド回路149を介してSDAC45（図1A）からの参照周波数信
号を受け取る。PC 147の出力は、ループフィルタ135を
通して、VCO 145に結合されている。VCOの出力は、さら
に、アンプ150を介して、第１のダウンコンバーティン
グミキサ109の局部発振器入力にも結合されている。
の信号を受け取り、送信無線周波数レベルミキサ96にお
ける局部発振器信号としても、受信無線周波数レベルミ
キサ109に対して局部発振器信号を発生させる受信PLL14
6に対する参照周波数ソースとしても用いられる、高い
周波数（一例としては約371MHz）の信号を発生させる周
波数マルチプレクサとして動作する。回路131におい
て、デバイダ134からの信号は、８デバイド回路132、位
相比較器（PC）回路133、ループフィルタ（LF）136、お
よび電圧制御された発振器（VCO）137に与えられ、方向
性結合器138に共通に接続される。VCO137の出力は、ま
た、２デバイド回路139および273デバイド回路142を通
って、PC回路133上の第２の入力にもフィードバックさ
れる。また、PLL131およびPLL146は、回路140（図1Aに
は不図示）上のLOCK LOSS状態インジケータをDDF ASIC
20に供給する。方向性結合器138は、PLL131の出力をア
ンプ141に接続する。アンプ141の出力は、固定されたア
ッテネータ144を通して、送信部12における第２のミキ
サ96の局部発振器入力に接続されている。PLL131の出力
はまた、方向性結合器138を通して、受信部ミキサ143に
も与えられる。このミキサにおいて、PLL131の出力は、
PLL146のVCO145の出力と混合される。ミキサ143の出力
は、PLL146では位相比較器147に接続されている。位相
比較器147もまた、ローパスフィルタ148および２デバイ
ド回路149を介してSDAC45（図1A）からの参照周波数信
号を受け取る。PC 147の出力は、ループフィルタ135を
通して、VCO 145に結合されている。VCOの出力は、さら
に、アンプ150を介して、第１のダウンコンバーティン
グミキサ109の局部発振器入力にも結合されている。
また、RFセクションには、回路31の４つの信号のレベ
ルをCMOSレベル（約５ボルト）からRF電力制御レベルへ
とシフトすることによって、RF部11の各回路要素のパワ
ーアップまたはダウンさせる実際の信号を生成する、電
力インタフェース回路151も含まれている。回路151は、
回路31の信号Tx、Rx、PA ENABLEおよびLOOP BACKを受け
取る、主として公知の論理およびレベルシフトの組み合
わせ回路である。回路151は、３つの電力消費制御信
号、すなわち、送信Tx、受信RxおよびループバックLBを
生成する。これらの信号は、図３に関して既に述べたよ
うに、各回路要素の動作を制御して、パワーアップまた
はダウンされるようにする。第４の電力消費制御信号PA
ENもまた、回路151により生成される。PAEN信号は、や
はりパワーアップまたはダウンされる電力アンプ101の
動作を制御するが、図４に関して後述するバイアス電流
制御技術が、この場合には効果的に用いられる。次に、
これら４つの信号およびその他の電力消費制御作用がオ
ンまたはオフになる時のタイムスロットを、表１および
表２ならびに図５および図６を参照して説明する。これ
ら４つの信号は、図に示されているように、図示されて
いないリードによって、対応して指示された電力消費制
御接続へと与えられる。よって、Tx信号は、送信部のア
ンプ90、97、99、100および141の電力消費を制御するた
めに与えられる。PAEN信号は、電力アンプ101の電力消
費を制御するために与えられるものであり、Tx信号がハ
イになった後でハイになり、Tx信号がローになる前にロ
ーになることによって、送信部ミキサの出力が安定化し
ていく間の、スプリアスな周波数を送信する可能性を排
除できるという効果を有する。Rx信号は、受信部のミキ
サ117およびアンプ103、107、112、116、130および150
の電力消費を制御するために与えられる。最後に、LB信
号は、ループバックスイッチ110および125に与えられ、
受信部のミキサ117およびアンプ112、116および130の電
力消費を制御する。
ルをCMOSレベル（約５ボルト）からRF電力制御レベルへ
とシフトすることによって、RF部11の各回路要素のパワ
ーアップまたはダウンさせる実際の信号を生成する、電
力インタフェース回路151も含まれている。回路151は、
回路31の信号Tx、Rx、PA ENABLEおよびLOOP BACKを受け
取る、主として公知の論理およびレベルシフトの組み合
わせ回路である。回路151は、３つの電力消費制御信
号、すなわち、送信Tx、受信RxおよびループバックLBを
生成する。これらの信号は、図３に関して既に述べたよ
うに、各回路要素の動作を制御して、パワーアップまた
はダウンされるようにする。第４の電力消費制御信号PA
ENもまた、回路151により生成される。PAEN信号は、や
はりパワーアップまたはダウンされる電力アンプ101の
動作を制御するが、図４に関して後述するバイアス電流
制御技術が、この場合には効果的に用いられる。次に、
これら４つの信号およびその他の電力消費制御作用がオ
ンまたはオフになる時のタイムスロットを、表１および
表２ならびに図５および図６を参照して説明する。これ
ら４つの信号は、図に示されているように、図示されて
いないリードによって、対応して指示された電力消費制
御接続へと与えられる。よって、Tx信号は、送信部のア
ンプ90、97、99、100および141の電力消費を制御するた
めに与えられる。PAEN信号は、電力アンプ101の電力消
費を制御するために与えられるものであり、Tx信号がハ
イになった後でハイになり、Tx信号がローになる前にロ
ーになることによって、送信部ミキサの出力が安定化し
ていく間の、スプリアスな周波数を送信する可能性を排
除できるという効果を有する。Rx信号は、受信部のミキ
サ117およびアンプ103、107、112、116、130および150
の電力消費を制御するために与えられる。最後に、LB信
号は、ループバックスイッチ110および125に与えられ、
受信部のミキサ117およびアンプ112、116および130の電
力消費を制御する。
RF部11におけるいくつかの回路要素は、常にパワーア
ップされる。また、もちろん、受動回路要素には、電源
への接続がない。送信部のミキサ88および96、ならびに
受信部のミキサ109および143は、受動である。PLL 131
および146は、常にパワーアップされる。なぜなら、こ
れらのPLLは、TDMAタイムスロット期間と比べると、動
作の時定数が比較的長いからである。いったんパワーダ
ウンされると、完全で、パワーアップされ、安定な動作
を復元するためには、PLLには１個のタイムスロットの
ほとんどすべてが必要になる。受信部のアンプ118およ
び119、ならびにデバイダ122、127、128および134は、R
F部11では常にパワーアップされる。なぜなら、これら
の要素それぞれの電力消費量は非常に小さいので、その
電力消費を制御するためには、余分な要素を追加するこ
とが必要であり、電力を保存しても、経済的な値へのは
ね返りほとんどないからである。また、PLL 131および1
46を適正に動作させるためには、その出力の一部が必要
になる。PLL 131および146は、パワーアップされたまま
にされるので、それらへの入力信号を発生する回路要
素、すなわちデバイダ127および134もまた、パワーアッ
プされたままにされる。
ップされる。また、もちろん、受動回路要素には、電源
への接続がない。送信部のミキサ88および96、ならびに
受信部のミキサ109および143は、受動である。PLL 131
および146は、常にパワーアップされる。なぜなら、こ
れらのPLLは、TDMAタイムスロット期間と比べると、動
作の時定数が比較的長いからである。いったんパワーダ
ウンされると、完全で、パワーアップされ、安定な動作
を復元するためには、PLLには１個のタイムスロットの
ほとんどすべてが必要になる。受信部のアンプ118およ
び119、ならびにデバイダ122、127、128および134は、R
F部11では常にパワーアップされる。なぜなら、これら
の要素それぞれの電力消費量は非常に小さいので、その
電力消費を制御するためには、余分な要素を追加するこ
とが必要であり、電力を保存しても、経済的な値へのは
ね返りほとんどないからである。また、PLL 131および1
46を適正に動作させるためには、その出力の一部が必要
になる。PLL 131および146は、パワーアップされたまま
にされるので、それらへの入力信号を発生する回路要
素、すなわちデバイダ127および134もまた、パワーアッ
プされたままにされる。
図４は、バイアス電流をオンおよびオフにすることに
よって、アンプの電力消費を制御する一方法を図示する
簡略模式図である。このようなバイアス電流制御は、倒
えば、電力アンプに有効である。なぜなら、電力アンプ
の動作電力供給電流は比較的高いので、そのような電流
の切り替えには、比較的コストが高く、ヒートシンクさ
れた電力トランジスタの使用を伴うからである。この図
では、制御されるべきアンプ24は、接地された電圧源25
によって表される通常の電源接続を有している。増幅さ
れるべき入力信号は、端子54で与えられる。増幅された
信号は、出力端子55にわたされる。さらなる電圧源60か
ら供給される、切替可能な定電流源85が、バイアス電流
発生器として用いられる。このような切替可能な定電流
源は、この技術ではよく知られている。電源85は、アン
プ24のバイアス電流入力71に接続されており、それによ
って、入力端子54において予想される最高の信号レベル
でも確実に増幅することを十分に可能にするバイアス電
流を確立する。電源85の入力接続86は、正の電圧（ある
用途では、好ましくは８ボルト）に維持されることによ
って、電源85が前述した十分なバイアス電流をアンプ24
に供給できるようにし、それによって、アンプ24が、第
１の、つまり通常の電力消費レベルで電力を消費するよ
うにする。電源85の入力接続86がゼロボルトに維持され
るとき、電源85のバイアス電流出力は、実質的にゼロ電
流に低減される。その結果、アンプ24が消費する電力
は、通常の電力消費レベルで消費される電力よりもかな
り低くなる。また、電源85がゼロ入力、ゼロ出力状態で
消費する電力も少なくなる。電力イネーブル制御信号が
電源85の入力接続に与えられることによって、電源が起
動され、アンプ24に与えられるバイアス電流を変化させ
る。このバイアス電流型の電力消費制御技術は、例えば
電力アンプ101に対するPAENと名付けられた接続のよう
な、スイッチングされたリードバイアス入力接続によ
り、例えば図２に模式的に図示されている。
よって、アンプの電力消費を制御する一方法を図示する
簡略模式図である。このようなバイアス電流制御は、倒
えば、電力アンプに有効である。なぜなら、電力アンプ
の動作電力供給電流は比較的高いので、そのような電流
の切り替えには、比較的コストが高く、ヒートシンクさ
れた電力トランジスタの使用を伴うからである。この図
では、制御されるべきアンプ24は、接地された電圧源25
によって表される通常の電源接続を有している。増幅さ
れるべき入力信号は、端子54で与えられる。増幅された
信号は、出力端子55にわたされる。さらなる電圧源60か
ら供給される、切替可能な定電流源85が、バイアス電流
発生器として用いられる。このような切替可能な定電流
源は、この技術ではよく知られている。電源85は、アン
プ24のバイアス電流入力71に接続されており、それによ
って、入力端子54において予想される最高の信号レベル
でも確実に増幅することを十分に可能にするバイアス電
流を確立する。電源85の入力接続86は、正の電圧（ある
用途では、好ましくは８ボルト）に維持されることによ
って、電源85が前述した十分なバイアス電流をアンプ24
に供給できるようにし、それによって、アンプ24が、第
１の、つまり通常の電力消費レベルで電力を消費するよ
うにする。電源85の入力接続86がゼロボルトに維持され
るとき、電源85のバイアス電流出力は、実質的にゼロ電
流に低減される。その結果、アンプ24が消費する電力
は、通常の電力消費レベルで消費される電力よりもかな
り低くなる。また、電源85がゼロ入力、ゼロ出力状態で
消費する電力も少なくなる。電力イネーブル制御信号が
電源85の入力接続に与えられることによって、電源が起
動され、アンプ24に与えられるバイアス電流を変化させ
る。このバイアス電流型の電力消費制御技術は、例えば
電力アンプ101に対するPAENと名付けられた接続のよう
な、スイッチングされたリードバイアス入力接続によ
り、例えば図２に模式的に図示されている。
図５は、それぞれのTDMA再帰時間フレームが、例えば
45ミリ秒（ms）の期間をもつ、TDMAシステム用の公知の
タイムスロット構造図である。このフレームは、図６に
関連して後にさらに詳しく述べるように、DSP 19におい
てランしているシステムプログラムが、加入者ユニット
の動作のある与えられた状態に対する複数のエレメンタ
ル動作（elemental cperations）を通して循環する時間
の基本単位である。典型的なTDMAシステムにおいて、そ
の基本的時間フレームは、処理されている典型的な音声
信号に対するナイキスト周波数よりも小さいレートで再
帰する。またこのレートは、例えば、オンフック、オフ
フックおよびリンギングといった、加入者ユニットの諸
機能間の各種変化の平均周波数よりも大きい。それぞれ
のフレームは、スロット０、１、２および３として示さ
れている４つのタイムスロットに分割される。それぞれ
のタイムスロットは、例えば、11.25msの期間をもつ。
電力消費の節約は、加入者ユニットがアイドリングして
おり、電力消費制御可能なすべての回路要素がパワーダ
ウンされているタイムスロットの間、または、電力消費
制御可能な回路要素の一部がパワーアップされ、残りが
パワーダウンされている状態で、加入者ユニットが動作
しているタイムスロットの間に実現される。
45ミリ秒（ms）の期間をもつ、TDMAシステム用の公知の
タイムスロット構造図である。このフレームは、図６に
関連して後にさらに詳しく述べるように、DSP 19におい
てランしているシステムプログラムが、加入者ユニット
の動作のある与えられた状態に対する複数のエレメンタ
ル動作（elemental cperations）を通して循環する時間
の基本単位である。典型的なTDMAシステムにおいて、そ
の基本的時間フレームは、処理されている典型的な音声
信号に対するナイキスト周波数よりも小さいレートで再
帰する。またこのレートは、例えば、オンフック、オフ
フックおよびリンギングといった、加入者ユニットの諸
機能間の各種変化の平均周波数よりも大きい。それぞれ
のフレームは、スロット０、１、２および３として示さ
れている４つのタイムスロットに分割される。それぞれ
のタイムスロットは、例えば、11.25msの期間をもつ。
電力消費の節約は、加入者ユニットがアイドリングして
おり、電力消費制御可能なすべての回路要素がパワーダ
ウンされているタイムスロットの間、または、電力消費
制御可能な回路要素の一部がパワーアップされ、残りが
パワーダウンされている状態で、加入者ユニットが動作
しているタイムスロットの間に実現される。
加入者ユニット20が、このタイムスロット構造に対し
てさまざまな動作状態の間をどのように遷移するかを図
６を参照して説明し、その後、それらの状態動作を、以
下の表１および表２を参照して、電力消費制御の面から
考えることにする。しかし、まず、考えられる加入者ユ
ニットの動作には、２つのタイプがある。第１のタイプ
は、４相シフトキーイング（QPSK）されたものであり、
第２のタイプは、16PSKである。QPSK動作において、デ
ュプレックス周波数チャネル上をハーフデュプレックス
モードで動作している加入者ユニットは、１本の加入者
ラインをサービスする。図５に示されているように、加
入者ユニットは、１個のQPSKタイムスロットとしてのタ
イムスロット０および１においては受信をおこない、１
個のQPSKタイムスロットとしてのタイムスロット２およ
び３においては送信をおこなう。このような二重タイム
スロット動作は、受信力の弱い地域における加入者ユニ
ットには有用である。なぜなら、このような動作によれ
ば、16PSKの単一タイムスロット動作よりも信号対雑音
比の高い動作を発生させることができるからである。
てさまざまな動作状態の間をどのように遷移するかを図
６を参照して説明し、その後、それらの状態動作を、以
下の表１および表２を参照して、電力消費制御の面から
考えることにする。しかし、まず、考えられる加入者ユ
ニットの動作には、２つのタイプがある。第１のタイプ
は、４相シフトキーイング（QPSK）されたものであり、
第２のタイプは、16PSKである。QPSK動作において、デ
ュプレックス周波数チャネル上をハーフデュプレックス
モードで動作している加入者ユニットは、１本の加入者
ラインをサービスする。図５に示されているように、加
入者ユニットは、１個のQPSKタイムスロットとしてのタ
イムスロット０および１においては受信をおこない、１
個のQPSKタイムスロットとしてのタイムスロット２およ
び３においては送信をおこなう。このような二重タイム
スロット動作は、受信力の弱い地域における加入者ユニ
ットには有用である。なぜなら、このような動作によれ
ば、16PSKの単一タイムスロット動作よりも信号対雑音
比の高い動作を発生させることができるからである。
タイムスロット２および３において受信をおこない、
タイムスロット０および１において送信をおこなうこと
によっても、別の加入者ユニットが、同一のチャネルを
１本のラインに対してやはりQPSKハーフデュプレックス
モードで用いることができる。また、QPSKフルデュプレ
ックスモードで動作することによって、単一の加入者ユ
ニットが２本のラインをサービスすることもできる。こ
のQPSKフルデュプレックスモードにおいては、両方のラ
インが同時に呼に関わり、二重のタイムスロット０およ
び１が、第１のラインに対する送信と、第２のラインに
対する受信とをおこなうために同時に用いられる。逆
に、第１のラインに対する受信と、第２のラインに対す
る送信とをおこなうために、二重のタイムスロット２お
よび３が同時に用いられることもある。タイムスロット
に基づいて電力を下げることによって得られる効果は、
加入者ユニットがデュアルライン・フルデュプレックス
モードで動作している時には得られない。
タイムスロット０および１において送信をおこなうこと
によっても、別の加入者ユニットが、同一のチャネルを
１本のラインに対してやはりQPSKハーフデュプレックス
モードで用いることができる。また、QPSKフルデュプレ
ックスモードで動作することによって、単一の加入者ユ
ニットが２本のラインをサービスすることもできる。こ
のQPSKフルデュプレックスモードにおいては、両方のラ
インが同時に呼に関わり、二重のタイムスロット０およ
び１が、第１のラインに対する送信と、第２のラインに
対する受信とをおこなうために同時に用いられる。逆
に、第１のラインに対する受信と、第２のラインに対す
る送信とをおこなうために、二重のタイムスロット２お
よび３が同時に用いられることもある。タイムスロット
に基づいて電力を下げることによって得られる効果は、
加入者ユニットがデュアルライン・フルデュプレックス
モードで動作している時には得られない。
16PSKハーフデュプレックスモード動作においては、Q
PSK動作の場合よりも、動作により大きな自由度を与
え、かつ電力消費を節約するための機会が多くなる。デ
ュアル周波数チャネルであるものとして、可能な構成の
例をいくつか以下に概略的に述べる。図５に示されてい
るように、加入者ユニットは、単一ラインのサービスで
は、タイムスロット０において受信をおこない、タイム
スロット２において送信をおこない、タイムスロット１
および３においてはアイドル状態である。第２の加入者
ユニットが、タイムスロット１において受信をおこな
い、タイムスロット３において送信をおこない、タイム
スロット０および２においてはアイドル状態であるよう
に、同一のチャネルを用いることができる。ある加入者
ユニットは、１本の加入者ラインにはタイムスロット０
において受信を、タイムスロット２において送信をおこ
なわせ、他方の加入者ラインにはタイムスロット１にお
いて受信を、タイムスロット３において送信をおこなわ
せることによって、２本のラインをサービスすることが
できる。それと同時に、別の加入者ユニットが、タイム
スロット２および３において受信をおこない、タイムス
ロット０および１において送信をおこなうことによっ
て、同一のデュプレックス周波数チャネルを、ハーフデ
ュプレックスモードで２つの16PSK呼に対して用いるこ
とができる。あるいは、16PSKの、フルデュプレック
ス、デュアルライン動作においては、第１のラインは、
スロット０で音声を送信し、スロット２で受信すること
ができ、第２のラインは、スロット２で音声を送信し、
スロット０で受信することができる。
PSK動作の場合よりも、動作により大きな自由度を与
え、かつ電力消費を節約するための機会が多くなる。デ
ュアル周波数チャネルであるものとして、可能な構成の
例をいくつか以下に概略的に述べる。図５に示されてい
るように、加入者ユニットは、単一ラインのサービスで
は、タイムスロット０において受信をおこない、タイム
スロット２において送信をおこない、タイムスロット１
および３においてはアイドル状態である。第２の加入者
ユニットが、タイムスロット１において受信をおこな
い、タイムスロット３において送信をおこない、タイム
スロット０および２においてはアイドル状態であるよう
に、同一のチャネルを用いることができる。ある加入者
ユニットは、１本の加入者ラインにはタイムスロット０
において受信を、タイムスロット２において送信をおこ
なわせ、他方の加入者ラインにはタイムスロット１にお
いて受信を、タイムスロット３において送信をおこなわ
せることによって、２本のラインをサービスすることが
できる。それと同時に、別の加入者ユニットが、タイム
スロット２および３において受信をおこない、タイムス
ロット０および１において送信をおこなうことによっ
て、同一のデュプレックス周波数チャネルを、ハーフデ
ュプレックスモードで２つの16PSK呼に対して用いるこ
とができる。あるいは、16PSKの、フルデュプレック
ス、デュアルライン動作においては、第１のラインは、
スロット０で音声を送信し、スロット２で受信すること
ができ、第２のラインは、スロット２で音声を送信し、
スロット０で受信することができる。
加入者ユニットが、ある呼の可能な開始を待つ待機モ
ードにあり、TDMAシステムのデュプレックス無線制御チ
ャネル（RCC）の周波数に合わされている時には、第３
のタイプの動作もある。RCCは、通常、２分割位相シフ
トキーイング（BPSK）されたモードで変調される。ま
た、加入者ユニットは、RCCをモニタしている時には、B
PSKを動作させる。BPSK変調は、QPSK、二重タイムスロ
ット変調よりもロバストである。よって、QPSK変調で加
入者呼サービスを提供している遠隔領域にも信頼性よく
到達することができる。QPSK加入者ユニットがRCCに合
わされ、１本のラインに対してサービスをおこなえる位
置にある時、QPSK加入者ユニットは、タイムスロット０
においてRCCを受信し、その他３つのタイムスロットで
はアイドリング状態になる。たとえこのユニットに対し
てその基地局（不図示）がコンタクトをとっていても、
また、サービスされた加入者が電話機をオフフックにし
ても、このようなユニットは、タイムスロット２で、そ
の必要なハンドシェークメッセージを送信して、通信チ
ャネル割り当てを得ることができる。加入者がある呼に
かかわっており、遠隔側がオンフックする時でも、加入
者ユニットは音声チャネルに合わさせたままである。そ
の結果、通常は、音声チャネル上のディジタル信号にお
けるいくつかのオーバヘッドビットの１つを適切に設定
する基地局によって、オンフックすることが指令され
る。
ードにあり、TDMAシステムのデュプレックス無線制御チ
ャネル（RCC）の周波数に合わされている時には、第３
のタイプの動作もある。RCCは、通常、２分割位相シフ
トキーイング（BPSK）されたモードで変調される。ま
た、加入者ユニットは、RCCをモニタしている時には、B
PSKを動作させる。BPSK変調は、QPSK、二重タイムスロ
ット変調よりもロバストである。よって、QPSK変調で加
入者呼サービスを提供している遠隔領域にも信頼性よく
到達することができる。QPSK加入者ユニットがRCCに合
わされ、１本のラインに対してサービスをおこなえる位
置にある時、QPSK加入者ユニットは、タイムスロット０
においてRCCを受信し、その他３つのタイムスロットで
はアイドリング状態になる。たとえこのユニットに対し
てその基地局（不図示）がコンタクトをとっていても、
また、サービスされた加入者が電話機をオフフックにし
ても、このようなユニットは、タイムスロット２で、そ
の必要なハンドシェークメッセージを送信して、通信チ
ャネル割り当てを得ることができる。加入者がある呼に
かかわっており、遠隔側がオンフックする時でも、加入
者ユニットは音声チャネルに合わさせたままである。そ
の結果、通常は、音声チャネル上のディジタル信号にお
けるいくつかのオーバヘッドビットの１つを適切に設定
する基地局によって、オンフックすることが指令され
る。
QPSKあるいは16PSのいずれかで動作している加入者ユ
ニットが１本のラインをサービスする時、最も大きいタ
イムスロットに基づく電力消費の節約を実現することが
できる。16PSまたはQPSKで動作している加入者ユニット
に付随的なラインが追加される時には、タイムスロット
に基づく電力消費は少なくなる。なぜなら、加入者ユニ
ットがアイドリング状態、または部分的にパワーダウン
された状態になる機会が少なくなるからである。また、
加入者ユニットに付随的なラインが追加される時、ある
いは付随的な加入者ユニットがチャネルに追加される時
には、RCCの動作モードを変えることによって、ある呼
に関わっている加入者ラインがオンフックになる時はい
つでも、サービスをおこなっている加入者ユニットがRC
Cをモニタすることができる、利用可能なタイムスロッ
トが確実に存在しているようにするのが有効でありう
る。この目的のために、RCCは、デュプレックス周波数
チャネルのすべてのTDMAタイムスロットにおいて、加入
者ユニットに対するすべての制御メッセージのブロード
キャストを反復するように構成されうる。そうすれば、
デュアルライン、フルデュプレックスモードで動作して
いるどの加入者ユニットも、あるラインがオンフックに
なる時には、空いている受信タイムスロットを用いてRC
C上で聴取し、対応する送信タイムスロットを用いて、
適切な応答を送信することができる。さらに別の例を挙
げれば、TDMAフレームにおけるあるアクティブな音声タ
イムスロットの代わりにRCC制御情報を用い、音声会話
に一時的に割り込むことによって、インバンド（「ブラ
ンクおよびバースト」）信号法を用いることもできる。
ニットが１本のラインをサービスする時、最も大きいタ
イムスロットに基づく電力消費の節約を実現することが
できる。16PSまたはQPSKで動作している加入者ユニット
に付随的なラインが追加される時には、タイムスロット
に基づく電力消費は少なくなる。なぜなら、加入者ユニ
ットがアイドリング状態、または部分的にパワーダウン
された状態になる機会が少なくなるからである。また、
加入者ユニットに付随的なラインが追加される時、ある
いは付随的な加入者ユニットがチャネルに追加される時
には、RCCの動作モードを変えることによって、ある呼
に関わっている加入者ラインがオンフックになる時はい
つでも、サービスをおこなっている加入者ユニットがRC
Cをモニタすることができる、利用可能なタイムスロッ
トが確実に存在しているようにするのが有効でありう
る。この目的のために、RCCは、デュプレックス周波数
チャネルのすべてのTDMAタイムスロットにおいて、加入
者ユニットに対するすべての制御メッセージのブロード
キャストを反復するように構成されうる。そうすれば、
デュアルライン、フルデュプレックスモードで動作して
いるどの加入者ユニットも、あるラインがオンフックに
なる時には、空いている受信タイムスロットを用いてRC
C上で聴取し、対応する送信タイムスロットを用いて、
適切な応答を送信することができる。さらに別の例を挙
げれば、TDMAフレームにおけるあるアクティブな音声タ
イムスロットの代わりにRCC制御情報を用い、音声会話
に一時的に割り込むことによって、インバンド（「ブラ
ンクおよびバースト」）信号法を用いることもできる。
図６は、図５のタイムスロット構造に関連して、加入
者ユニットがそのさまざまな機能と機能との間で、さら
にはそれらの機能内で遷移することを示す公知の状態図
である。図６は、３つの主要ループを含んでいる。すな
わち、オンフック機能（状態153、156および157）と、
リンギング機能（状態160、158および159）と、オフフ
ックィノー（状態161、163および162）との３つであ
る。加入者ユニット10がサービスを始める時、動作電力
がオンされ、ユニットは、リセット機能152において自
らを初期化する。このリセット機能が完了すると、ユニ
ットはループバック状態153に遷移する。この状態で
は、図２をLB信号が、スイッチ110および125を起動さ
せ、アンプ112、116および130をパワーアップすること
によって、図２に関連して述べたループバック回路接続
12をアクティベートする。リセットおよびループバック
機能の間は、タイムスロットは問題にはならない。なぜ
なら、無線リンクを使用することはないからである。ル
ープバックトレーニング機能が完了すると、ユニットは
受信、オンフック状態156（RF Rxオンフック）に変わ
る。この状態では、ユニットはタイムスロット０の間は
受信モードで動作することによって、基地局からのペー
ジメッセージ（例えば、サービスされた加入者への呼）
または図1BのSLIC56において検出された加入者電話機オ
フフック状態（例えば、サービスされた加入者からの
呼）のいずれかの開始を待つ。タイムスロット１では、
ユニット10はRFアイドルオンフック状態157に変わる。
この状態では、ユニットは、タイムスロット１、２およ
び３の間、時に「スリープ」と呼ばれる低電力消費状態
で動作する。タイムスロット３が終わると、ユニットは
状態156に戻り、検出されうるページメッセージまたは
オフフック状態のすべてを受信した後、そのようなイベ
ントが起こるまで、状態156および157の間を循環する。
このオンフックループにおいて、各フレームにおける４
つのタイムスロットのうちの３つだけではなく、２つの
連続するフレームの８つのタイムスロットのうちの７つ
の間、加入者ユニットをアイドルモードあるいはスリー
プモードに維持することによって、電力のさらなる節約
が実現される。
者ユニットがそのさまざまな機能と機能との間で、さら
にはそれらの機能内で遷移することを示す公知の状態図
である。図６は、３つの主要ループを含んでいる。すな
わち、オンフック機能（状態153、156および157）と、
リンギング機能（状態160、158および159）と、オフフ
ックィノー（状態161、163および162）との３つであ
る。加入者ユニット10がサービスを始める時、動作電力
がオンされ、ユニットは、リセット機能152において自
らを初期化する。このリセット機能が完了すると、ユニ
ットはループバック状態153に遷移する。この状態で
は、図２をLB信号が、スイッチ110および125を起動さ
せ、アンプ112、116および130をパワーアップすること
によって、図２に関連して述べたループバック回路接続
12をアクティベートする。リセットおよびループバック
機能の間は、タイムスロットは問題にはならない。なぜ
なら、無線リンクを使用することはないからである。ル
ープバックトレーニング機能が完了すると、ユニットは
受信、オンフック状態156（RF Rxオンフック）に変わ
る。この状態では、ユニットはタイムスロット０の間は
受信モードで動作することによって、基地局からのペー
ジメッセージ（例えば、サービスされた加入者への呼）
または図1BのSLIC56において検出された加入者電話機オ
フフック状態（例えば、サービスされた加入者からの
呼）のいずれかの開始を待つ。タイムスロット１では、
ユニット10はRFアイドルオンフック状態157に変わる。
この状態では、ユニットは、タイムスロット１、２およ
び３の間、時に「スリープ」と呼ばれる低電力消費状態
で動作する。タイムスロット３が終わると、ユニットは
状態156に戻り、検出されうるページメッセージまたは
オフフック状態のすべてを受信した後、そのようなイベ
ントが起こるまで、状態156および157の間を循環する。
このオンフックループにおいて、各フレームにおける４
つのタイムスロットのうちの３つだけではなく、２つの
連続するフレームの８つのタイムスロットのうちの７つ
の間、加入者ユニットをアイドルモードあるいはスリー
プモードに維持することによって、電力のさらなる節約
が実現される。
ページメッセージが受信されると、またはオフフック
状態が検出されると、ユニット10は、タイムスロット２
の間、何らかの必要なハンドシェーク送信を基地局に対
して実行する（図６および表には不図示）。ページメッ
セージを入ってきているものとすると、ユニットは、RF
アイドルリング状態158へとシフトし、サービスされた
加入者電話器を鳴らし始める。ここでは、QPSK動作がお
こなわれるものとする。よって、タイムスロット０にお
いて、状態は、RF受信リンギング（RF Rxリング）状態1
59へとシフトする。この状態では、動作がタイムスロッ
ト１の終わりまで継続することによって、加入者ユニッ
トに対して呼側が依然として待機しているという情報を
与え続ける。タイムスロット２では、動作は、RF送信リ
ング（RF Rxリング）状態160へとシフトする。この状態
では、タイムスロット３の終わりまで動作が継続する結
果、加入者電話機においてオフフック状態が生じたこと
を、基地局に送信しかえすことができる。その時点で、
動作は、次のフレームのタイムスロット０および１に対
するRF Rxリング状態159に戻る。オフフック状態が検出
されるまで、動作はこのように循環的に継続する。その
後、状態160あるいは159のいずれかから、動作は、２つ
のオフフック状態、すなわち、RF送信オフフック（RF T
xオフフック）162あるいはRF受信オフフック（RF Rxオ
フフック）161のうちの対応する１つへとシフトする。
もしサービスされている加入者電話機が、リンギングに
応答してオフフックになることがないとしても、動作
は、最終的にはタイムアウトとなり、RF Txリング状態1
60からRFアイドルオンフック状態157へと戻る。
状態が検出されると、ユニット10は、タイムスロット２
の間、何らかの必要なハンドシェーク送信を基地局に対
して実行する（図６および表には不図示）。ページメッ
セージを入ってきているものとすると、ユニットは、RF
アイドルリング状態158へとシフトし、サービスされた
加入者電話器を鳴らし始める。ここでは、QPSK動作がお
こなわれるものとする。よって、タイムスロット０にお
いて、状態は、RF受信リンギング（RF Rxリング）状態1
59へとシフトする。この状態では、動作がタイムスロッ
ト１の終わりまで継続することによって、加入者ユニッ
トに対して呼側が依然として待機しているという情報を
与え続ける。タイムスロット２では、動作は、RF送信リ
ング（RF Rxリング）状態160へとシフトする。この状態
では、タイムスロット３の終わりまで動作が継続する結
果、加入者電話機においてオフフック状態が生じたこと
を、基地局に送信しかえすことができる。その時点で、
動作は、次のフレームのタイムスロット０および１に対
するRF Rxリング状態159に戻る。オフフック状態が検出
されるまで、動作はこのように循環的に継続する。その
後、状態160あるいは159のいずれかから、動作は、２つ
のオフフック状態、すなわち、RF送信オフフック（RF T
xオフフック）162あるいはRF受信オフフック（RF Rxオ
フフック）161のうちの対応する１つへとシフトする。
もしサービスされている加入者電話機が、リンギングに
応答してオフフックになることがないとしても、動作
は、最終的にはタイムアウトとなり、RF Txリング状態1
60からRFアイドルオンフック状態157へと戻る。
サービスされている加入者電話機がオフフックになる
ものとすると、QPSKリンギング（状態160および159）と
同様に、動作は、呼の接続が継続する間は、タイムスロ
ット２および３における状態162（加入者ユニット送
信）と、タイムスロット０および１における状態161
（加入者ユニット受信）との間を循環する。呼の接続が
確立された対象である通信の最後に、サービスされてい
る加入者電話機がオンフックになると、動作は再びRFア
イドルオンフック状態157に戻り、別の呼の開始を待
つ。
ものとすると、QPSKリンギング（状態160および159）と
同様に、動作は、呼の接続が継続する間は、タイムスロ
ット２および３における状態162（加入者ユニット送
信）と、タイムスロット０および１における状態161
（加入者ユニット受信）との間を循環する。呼の接続が
確立された対象である通信の最後に、サービスされてい
る加入者電話機がオンフックになると、動作は再びRFア
イドルオンフック状態157に戻り、別の呼の開始を待
つ。
16PSKモードにおける動作は、RFアイドル状態158およ
び163がリングおよびオフフック機能ループのそれぞれ
に存在するという点において、QPSKモードの動作とは異
なる。状態図のオンフック機能は変化しない。リング機
能ループの16PSK動作において、動作は、RFアイドルリ
ング状態158で開始する。例示する動作は、受信するた
めのタイムスロット０および送信するためのタイムスロ
ット２を使用するように割り当てられた加入者ユニット
に適用される。ループが、タイムスロット３の終わりに
おいて、状態158で入力されると、ループは、タイムス
ロット０の状態159にシフトし、タイムスロット１の状
態158に戻る。次に、ループは、タイムスロット２の状
態160にシフトし、タイムスロット３の状態158に戻る。
これらの２つ連続したリング機能ループにおいて、動作
はリンギング動作がタイムアウトになるまで続行し、状
態160から状態157へとシフトする。あるいは、この動作
はオフフック状態が検出されるまで続行し、状態158、1
60または159のうちの任意の状態から、オフフック機能
状態163、162または161のうちのそれぞれに対応する状
態へとシフトする。呼び出し接続の間、動作は、リング
機能ループについて概略したのと同様の方法で２つの連
続したオフフック機能ループにおいて続行する。サービ
スされている加入者の電話セットがオンフックになる
と、動作は、RFアイドルオンフック状態157に戻り、次
の呼び出しを待つ。
び163がリングおよびオフフック機能ループのそれぞれ
に存在するという点において、QPSKモードの動作とは異
なる。状態図のオンフック機能は変化しない。リング機
能ループの16PSK動作において、動作は、RFアイドルリ
ング状態158で開始する。例示する動作は、受信するた
めのタイムスロット０および送信するためのタイムスロ
ット２を使用するように割り当てられた加入者ユニット
に適用される。ループが、タイムスロット３の終わりに
おいて、状態158で入力されると、ループは、タイムス
ロット０の状態159にシフトし、タイムスロット１の状
態158に戻る。次に、ループは、タイムスロット２の状
態160にシフトし、タイムスロット３の状態158に戻る。
これらの２つ連続したリング機能ループにおいて、動作
はリンギング動作がタイムアウトになるまで続行し、状
態160から状態157へとシフトする。あるいは、この動作
はオフフック状態が検出されるまで続行し、状態158、1
60または159のうちの任意の状態から、オフフック機能
状態163、162または161のうちのそれぞれに対応する状
態へとシフトする。呼び出し接続の間、動作は、リング
機能ループについて概略したのと同様の方法で２つの連
続したオフフック機能ループにおいて続行する。サービ
スされている加入者の電話セットがオンフックになる
と、動作は、RFアイドルオンフック状態157に戻り、次
の呼び出しを待つ。
図６の上記の説明では、加入者ユニット10がサービス
され、オンフック機能ループにおいてアイドリングされ
た後に、開始された呼び出しが受信ページメッセージで
あることを想定していた。呼び出しが、サービスされオ
フフックされている加入者電話セットによって開始され
ていたならば、動作は、RF Rxオンフック状態156からRF
アイドルオフフック状態163へシフトし、すでに記載し
たのと同様にそこから進行していたであろう。
され、オンフック機能ループにおいてアイドリングされ
た後に、開始された呼び出しが受信ページメッセージで
あることを想定していた。呼び出しが、サービスされオ
フフックされている加入者電話セットによって開始され
ていたならば、動作は、RF Rxオンフック状態156からRF
アイドルオフフック状態163へシフトし、すでに記載し
たのと同様にそこから進行していたであろう。
タイムスロットをベースにした電力消費制御で動作す
る、即ち、上記のような加入者ユニット10の電力消費を
制限する１つの加入者ユニット10の実施態様において、
図1AのDC/DCコンバータ９は、ACからDCへの電源によっ
て充電され続ける12ボルト、15アンペアアワーの単一バ
ックアップバッテリから供給された。あるいは、コンバ
ータ９は、最大２個の公称12ボルト、48ワットピークの
太陽パネルによって充電され続けるバックアップバッテ
リによって供給された。
る、即ち、上記のような加入者ユニット10の電力消費を
制限する１つの加入者ユニット10の実施態様において、
図1AのDC/DCコンバータ９は、ACからDCへの電源によっ
て充電され続ける12ボルト、15アンペアアワーの単一バ
ックアップバッテリから供給された。あるいは、コンバ
ータ９は、最大２個の公称12ボルト、48ワットピークの
太陽パネルによって充電され続けるバックアップバッテ
リによって供給された。
ハーフデュプレックス16PSKモードにおける加入者ユ
ニット10の動作は、電力保存には好ましい。なぜなら、
オフフック機能フレーム毎の２つのタイムスロット中に
RFアイドルオフフック状態163を用いることによって電
力が節約され、タイムスロットを送信および受信するた
めの変化するパワーダウンモザイクによって電力が節約
されるためである。ハーフデュプレックスQPSKモードの
動作においては電力節約は大したことはない。なぜな
ら、アイドル時間が少ないためである。しかし、このモ
ードは、信号対雑音比の観点からよりロバストである。
従って、このモードは、16PSK動作が用いられる位置と
比較して受信が比較的弱いところに配置され得る加入者
ユニットに有用である。フルデュプレックス動作は、QP
SKまたは16PSK動作のいずれか、およびデータまたは音
声通信のいずれかに対して可能である。DSP19は、デュ
アルライン動作を取り扱う処理能力が大きい。なぜな
ら、例えば、上述したDSPチップは、１秒間当たり約200
0万の命令（MIPS）で動作する能力を有し、これは、音
声通信に対してデュアルライン動作に必要とされるより
も約30％速いからである。フルデュプレックス動作は、
加入者ユニット当たりのエネルギー節約が最も少ない。
なぜなら、TxおよびRx信号は高くなければならず、加入
者ユニット８の他の対応部分は、呼び出し接続中、即
ち、図６の状態図のオフフックおよびリンギング機能ル
ープ中常にパワーアップされなければならないからであ
る。しかし、ラインベースではまだかなりの電力が消費
される。例えば、デュアルライン加入者ユニットは、そ
のサービスされるラインのいずれかが呼び出しトラフィ
ックに活発に従事していないときは常に、電力を節約し
得る。また、各デュアルライン加入者ユニットは、単一
ライン加入者ユニットとしてサービスしているときのラ
インの数の２倍をサービスし得る。さらに、所定数のラ
インに必要とされる加入者ユニットの数がより少ないと
いう点でハードウェアも節約される。
ニット10の動作は、電力保存には好ましい。なぜなら、
オフフック機能フレーム毎の２つのタイムスロット中に
RFアイドルオフフック状態163を用いることによって電
力が節約され、タイムスロットを送信および受信するた
めの変化するパワーダウンモザイクによって電力が節約
されるためである。ハーフデュプレックスQPSKモードの
動作においては電力節約は大したことはない。なぜな
ら、アイドル時間が少ないためである。しかし、このモ
ードは、信号対雑音比の観点からよりロバストである。
従って、このモードは、16PSK動作が用いられる位置と
比較して受信が比較的弱いところに配置され得る加入者
ユニットに有用である。フルデュプレックス動作は、QP
SKまたは16PSK動作のいずれか、およびデータまたは音
声通信のいずれかに対して可能である。DSP19は、デュ
アルライン動作を取り扱う処理能力が大きい。なぜな
ら、例えば、上述したDSPチップは、１秒間当たり約200
0万の命令（MIPS）で動作する能力を有し、これは、音
声通信に対してデュアルライン動作に必要とされるより
も約30％速いからである。フルデュプレックス動作は、
加入者ユニット当たりのエネルギー節約が最も少ない。
なぜなら、TxおよびRx信号は高くなければならず、加入
者ユニット８の他の対応部分は、呼び出し接続中、即
ち、図６の状態図のオフフックおよびリンギング機能ル
ープ中常にパワーアップされなければならないからであ
る。しかし、ラインベースではまだかなりの電力が消費
される。例えば、デュアルライン加入者ユニットは、そ
のサービスされるラインのいずれかが呼び出しトラフィ
ックに活発に従事していないときは常に、電力を節約し
得る。また、各デュアルライン加入者ユニットは、単一
ライン加入者ユニットとしてサービスしているときのラ
インの数の２倍をサービスし得る。さらに、所定数のラ
インに必要とされる加入者ユニットの数がより少ないと
いう点でハードウェアも節約される。
デュアルラインサービス動作において、図６のオフフ
ックループは、加入者ユニット10によってサービスされ
る第２のラインに実質的にデュプリケートされ得る。そ
の違いは、ループにおけるRF Txオフフック状態162およ
びRF Rxオフフック状態161のタイムスロット位置が交換
され得ることである。同様に、両ラインが、同時にそれ
ぞれのリング回路58からリンギングを受信すると、それ
らに対応するリンギングループ（その時点での加入者ユ
ニットの残りの動作を反映する）は、１つのラインにつ
いては、図６に示される通りである、もう１つのライン
については、RF Txリング状態160およびRF Rxリング状
態159のループにおけるタイムスロット位置が交換され
得ること以外同様であり得る。
ックループは、加入者ユニット10によってサービスされ
る第２のラインに実質的にデュプリケートされ得る。そ
の違いは、ループにおけるRF Txオフフック状態162およ
びRF Rxオフフック状態161のタイムスロット位置が交換
され得ることである。同様に、両ラインが、同時にそれ
ぞれのリング回路58からリンギングを受信すると、それ
らに対応するリンギングループ（その時点での加入者ユ
ニットの残りの動作を反映する）は、１つのラインにつ
いては、図６に示される通りである、もう１つのライン
については、RF Txリング状態160およびRF Rxリング状
態159のループにおけるタイムスロット位置が交換され
得ること以外同様であり得る。
以下に示す表１−開始／リング回路状態表および表２
−オンフック／オフフック回路状態表は、図６の状態図
に関して、加入者ユニット10の電力消費制御モザイク
が、単一ラインサービスにおけるユニットの動作状態の
変化と共に、本発明によってどのように変化するかをよ
り詳細に例示する。表の左側の第１欄は、電力消費、タ
イムスロットをベースにして制御される加入者ユニット
回路構成要素を挙げている。RFセクションの一部である
RFセクションおよび電力アンプは、個別に示されてい
る。２つの表の残りの10欄は、共に、図６の10個の加入
者ユニット状態に対応し、第１欄の回路構成要素の電力
消費レベルがこれらの10欄に挙げられている。従って、
図６の加入者ユニット状態のすべての電力制御モザイク
の形態は、表１または２の１つの同一名および状態番号
の欄に電力消費レベルインジケータで示されている。回
路構成要素は、呼び出しまたは制御信号処理に必要とさ
れるときにタイムスロットにおいてパワーアップ（オ
ン）され、他のタイムスロットにおいてはパワーダウン
（オフ）される。回路構成要素の中には、加入者ユニッ
トのインサービス動作中は常にパワーアップされるもの
もあるが、TDMAタイムスロットベースで他の構成要素を
パワーアップまたはダウンすると、全ユニットが呼び出
しベースもしくは呼び出し状態ベースでパワーアップま
たはダウンされる加入者ユニットにおいて、または加入
者ユニットモデムの送信および受信部分が異なる時にパ
ワーアップされるときに経験されるよりも実質的に電力
消費は低くなる。
−オンフック／オフフック回路状態表は、図６の状態図
に関して、加入者ユニット10の電力消費制御モザイク
が、単一ラインサービスにおけるユニットの動作状態の
変化と共に、本発明によってどのように変化するかをよ
り詳細に例示する。表の左側の第１欄は、電力消費、タ
イムスロットをベースにして制御される加入者ユニット
回路構成要素を挙げている。RFセクションの一部である
RFセクションおよび電力アンプは、個別に示されてい
る。２つの表の残りの10欄は、共に、図６の10個の加入
者ユニット状態に対応し、第１欄の回路構成要素の電力
消費レベルがこれらの10欄に挙げられている。従って、
図６の加入者ユニット状態のすべての電力制御モザイク
の形態は、表１または２の１つの同一名および状態番号
の欄に電力消費レベルインジケータで示されている。回
路構成要素は、呼び出しまたは制御信号処理に必要とさ
れるときにタイムスロットにおいてパワーアップ（オ
ン）され、他のタイムスロットにおいてはパワーダウン
（オフ）される。回路構成要素の中には、加入者ユニッ
トのインサービス動作中は常にパワーアップされるもの
もあるが、TDMAタイムスロットベースで他の構成要素を
パワーアップまたはダウンすると、全ユニットが呼び出
しベースもしくは呼び出し状態ベースでパワーアップま
たはダウンされる加入者ユニットにおいて、または加入
者ユニットモデムの送信および受信部分が異なる時にパ
ワーアップされるときに経験されるよりも実質的に電力
消費は低くなる。
まず、表１について検討する。RFセクションは、４つ
の異なる電力制御レベルを経験する。電力アンプ101
は、Tx信号が回路構成要素をパワーアップするレベルを
経験するのとほぼ同時に（タイムスロット後期パワーア
ップ後すぐに、およびタイムスロット初期パワーダウン
後すぐに）パワーアップされることが図２から理解され
る。RFセクションは、信号LB、TxおよびRxのいずれもア
クティブでなく構成要素をパワーアップしないとき、リ
セット中はアイドル（オフ）である。この同一のアイド
ルパワリングは、RFアイドルリング状態158中有力であ
る。ループバック状態153において、スイッチ110からの
アンプ119を介したループバック経路のみにおけるRFセ
クション11の電力制御回路構成要素に電源が投入され
る。RF−Rxリング状態159において、Rx制御信号のみが
存在する。従って、受信部13のみにおけるRFセクション
の電力制御回路構成要素はパワーアップされる。同様
に、RF−Rxリング状態160の間、Tx制御信号のみが存在
する。従って、送信部12のみにおけるRFセクション11の
電力制御回路構成要素はパワーアップされる。同様に、
表２において、加入者ユニットがRFアイドルオンフック
およびオフフック状態157および163のそれぞれにおいて
アイドリングしているとき、RFセクション11の電力制御
回路構成要素はパワーアップされない。受信部13のみに
おけるRFセクション11の電力制御回路構成要素は、RF−
Rxオンフックおよびオフフック状態156および161の間パ
ワーアップされ、送信部12におけるRFセクション11の電
力制御回路構成要素のみが、RF−Txオフフック状態162
の間パワーアップされる。
の異なる電力制御レベルを経験する。電力アンプ101
は、Tx信号が回路構成要素をパワーアップするレベルを
経験するのとほぼ同時に（タイムスロット後期パワーア
ップ後すぐに、およびタイムスロット初期パワーダウン
後すぐに）パワーアップされることが図２から理解され
る。RFセクションは、信号LB、TxおよびRxのいずれもア
クティブでなく構成要素をパワーアップしないとき、リ
セット中はアイドル（オフ）である。この同一のアイド
ルパワリングは、RFアイドルリング状態158中有力であ
る。ループバック状態153において、スイッチ110からの
アンプ119を介したループバック経路のみにおけるRFセ
クション11の電力制御回路構成要素に電源が投入され
る。RF−Rxリング状態159において、Rx制御信号のみが
存在する。従って、受信部13のみにおけるRFセクション
の電力制御回路構成要素はパワーアップされる。同様
に、RF−Rxリング状態160の間、Tx制御信号のみが存在
する。従って、送信部12のみにおけるRFセクション11の
電力制御回路構成要素はパワーアップされる。同様に、
表２において、加入者ユニットがRFアイドルオンフック
およびオフフック状態157および163のそれぞれにおいて
アイドリングしているとき、RFセクション11の電力制御
回路構成要素はパワーアップされない。受信部13のみに
おけるRFセクション11の電力制御回路構成要素は、RF−
Rxオンフックおよびオフフック状態156および161の間パ
ワーアップされ、送信部12におけるRFセクション11の電
力制御回路構成要素のみが、RF−Txオフフック状態162
の間パワーアップされる。
表１および表２において、表の用語と、リストアップ
した加入者ユニットの回路構成要素の動作電力消費レベ
ルとの相関関係に留意すること。RFセクション11に関し
ては、電力インターフェース回路151によって与えられ
る状態制御信号Rx、Txおよびループバックは、「アイド
ル」がすべての電力制御回路構成要素がパワーダウンさ
れることを示す状態152、158および163を除いて、各加
入者ユニット動作状態における相対電力消費レベルを示
すのに用いられる。加入者ユニットの他の回路構成要素
に関しては、「オン」は、回路構成要素が、その一次信
号処理機能に対する電力消費レベルにあることを示し、
「オフ」は、回路は実際には、いくらかの供給電力を消
費し得るものではあるが、回路が、他に示される加入者
ユニット機能に対する低電力消費レベルであることを示
す。
した加入者ユニットの回路構成要素の動作電力消費レベ
ルとの相関関係に留意すること。RFセクション11に関し
ては、電力インターフェース回路151によって与えられ
る状態制御信号Rx、Txおよびループバックは、「アイド
ル」がすべての電力制御回路構成要素がパワーダウンさ
れることを示す状態152、158および163を除いて、各加
入者ユニット動作状態における相対電力消費レベルを示
すのに用いられる。加入者ユニットの他の回路構成要素
に関しては、「オン」は、回路構成要素が、その一次信
号処理機能に対する電力消費レベルにあることを示し、
「オフ」は、回路は実際には、いくらかの供給電力を消
費し得るものではあるが、回路が、他に示される加入者
ユニット機能に対する低電力消費レベルであることを示
す。
リンガは、図６のリンギング機能ループの３つのすべ
ての状態においてオン（即ち、リング）として示されて
いるが、言うまでもなく、加入者を変更するために、２
秒のオンおよび４秒のオフなどのある特定のリンギング
抑揚を確立するベースステーションコマンドがリンガ動
作に重畳している。その結果、抑揚のオンポーション
（on−portion）の間、リンガは、リンギング機能ルー
プのTDMAフレーム毎のすべてのタイムスロット中オンで
あり、抑揚のオフポーション（off−portion）の間、リ
ンガは、リンギング機能ループのTDMAフレーム毎のすべ
てのタイムスロット中オフ（低電力消費レベル）であ
る。
ての状態においてオン（即ち、リング）として示されて
いるが、言うまでもなく、加入者を変更するために、２
秒のオンおよび４秒のオフなどのある特定のリンギング
抑揚を確立するベースステーションコマンドがリンガ動
作に重畳している。その結果、抑揚のオンポーション
（on−portion）の間、リンガは、リンギング機能ルー
プのTDMAフレーム毎のすべてのタイムスロット中オンで
あり、抑揚のオフポーション（off−portion）の間、リ
ンガは、リンギング機能ループのTDMAフレーム毎のすべ
てのタイムスロット中オフ（低電力消費レベル）であ
る。
FIRセクション33、INTセクション34、DIFセクション3
6、およびFDAC21は、共にオンおよびオフになる。DDS44
およびSDAC45もまた、共にオンおよびオフになり、これ
らは、動作時間中常にオンであり、リセット状態152お
よびループバック状態153を開始するときにはオフにな
る。
6、およびFDAC21は、共にオンおよびオフになる。DDS44
およびSDAC45もまた、共にオンおよびオフになり、これ
らは、動作時間中常にオンであり、リセット状態152お
よびループバック状態153を開始するときにはオフにな
る。
DSP19は、スリープ状態にあるとき、RF−アイドルオ
ンフック状態157以外のすべての状態において、オン、
即ち、十分に電源が供給される。このようなスリーピン
グ状態では、DSP19は、動作状態情報を保持するのに十
分な電力を消費し、ウェイクアップ（wake−up）割込が
受信されたときに処理を再開し得る。そして、それは、
完全にはオフされない程度の最も少ない電力である。
ンフック状態157以外のすべての状態において、オン、
即ち、十分に電源が供給される。このようなスリーピン
グ状態では、DSP19は、動作状態情報を保持するのに十
分な電力を消費し、ウェイクアップ（wake−up）割込が
受信されたときに処理を再開し得る。そして、それは、
完全にはオフされない程度の最も少ない電力である。
DSP19はまた、上記の表に示されるよりも短い期間ス
リープし得る。例えば、加入者ユニットが、タイムスロ
ット２において音声をベースステーションに送信し、タ
イムスロット０において音声をベースステーションから
受信する16PSK呼び出しの間、DSP19は、スロット０およ
びスロット１の一部で受信した音声を合成（RELPデコー
ディングと呼ばれることもある）する。音声合成が終了
すると、DSP19はスロット１の終わりまでスリープし、
割込（図示されていない）を用いて、125マイクロ秒毎
に、PCMサンプルをCODEC57に送信するためにのみウェイ
クアップし得る。同様に、音声分析（RELPエンコーディ
ングと呼ばれることもある）が終了すると、DSP19は、
タイムスロット３の幾分かスリープし得る。この電力節
約技術は、図６の状態158および163において使用され得
る。
リープし得る。例えば、加入者ユニットが、タイムスロ
ット２において音声をベースステーションに送信し、タ
イムスロット０において音声をベースステーションから
受信する16PSK呼び出しの間、DSP19は、スロット０およ
びスロット１の一部で受信した音声を合成（RELPデコー
ディングと呼ばれることもある）する。音声合成が終了
すると、DSP19はスロット１の終わりまでスリープし、
割込（図示されていない）を用いて、125マイクロ秒毎
に、PCMサンプルをCODEC57に送信するためにのみウェイ
クアップし得る。同様に、音声分析（RELPエンコーディ
ングと呼ばれることもある）が終了すると、DSP19は、
タイムスロット３の幾分かスリープし得る。この電力節
約技術は、図６の状態158および163において使用され得
る。
CODEC57は、図６のオフフック機能ループにおける状
態以外のすべての状態において、低電力状態（即ち、デ
ィスエーブルまたは「オフ」）である。SLIC56は、オフ
フック機能ループにおける状態以外のすべての状態、な
らびにリングループの送信および受信時間の間、低電力
状態（即ち、ディスエーブルまたは「オフ」）である。
しかし、オンフックループにおけるディスエーブル状態
の間でも、SLIC56は、オン／オフフック状態をモニタす
る。SLICおよびCODECは、各パワーダウンコマンドによ
ってパワーダウンされる。
態以外のすべての状態において、低電力状態（即ち、デ
ィスエーブルまたは「オフ」）である。SLIC56は、オフ
フック機能ループにおける状態以外のすべての状態、な
らびにリングループの送信および受信時間の間、低電力
状態（即ち、ディスエーブルまたは「オフ」）である。
しかし、オンフックループにおけるディスエーブル状態
の間でも、SLIC56は、オン／オフフック状態をモニタす
る。SLICおよびCODECは、各パワーダウンコマンドによ
ってパワーダウンされる。
リンガ、即ち、リング回路58は、図６のリンギング機
能ループにおけるリンギング抑揚のオンタイム（on−ti
mes）中以外、常にオフとなる。オフのとき、リンガ
は、十分にパワーダウンされる。
能ループにおけるリンギング抑揚のオンタイム（on−ti
mes）中以外、常にオフとなる。オフのとき、リンガ
は、十分にパワーダウンされる。
メモリ回路構成要素のうち、RAM39は、DSPと同時にパ
ワーオンおよびオフされるが、実際にアクセスされる間
最も電力を消費する、フラッシュメモリ40は、フラッシ
ュメモリがオフのときにはRFアイドルリング状態におけ
る以外、およびフラッシュメモリがROM型機能を果たす
とき以外（表には示されていない）、RAM39と同時にパ
ワーオンおよびオフされる。フラッシュメモリ40は、リ
セット状態の間オンになり使用される。なぜなら、フラ
ッシュメモリ40は、フラッシュメモリ40がサービスされ
るとき、または何らかの障害により既知のパラメータか
らのユニットを再開する必要があるとき、加入者ユニッ
ト動作を開始するのに必要なデータの貯蔵所であるから
である。フラッシュメモリ40は、RAM39の約４倍の大き
さであり、RAM39の約３分の１の速さで、RAM39よりも幾
分か電力消費が少ない。フラッシュメモリは、当該技術
分野に公知の様式で、最も時間が影響を与えない（non
−time−critical）制御タスクのためのプログラムのセ
グメントを実行するために、RAMとしてDSP19によって使
用されるのが好ましい。１つの例としては、フラッシュ
RAMを用いて、状態制御ルーチンを実行し、タスク処理
を同期し、それによって、図６に示されるように、加入
者ユニットが状態から状態へと遷移するのを可能にする
加入者制御ループである。この実行（表には示されてい
ない）の間、迅速なRAM39メモリは、効果的にパワーダ
ウンされる。なぜなら、より遅く、電力消費が少ないフ
ラッシュRAMが代わりに使用されているとき、迅速なRAM
39メモリはめったに書き込みデータにアクセスしないか
らである。DSP19としての使用が以前に確認されている
特定のDSP回路は、プログラム可能なウェイト状態生成
器を有し、この生成器は、Critchlow特許において記載
されているように、異なるメモリ位置においてより遅い
またはより迅速なプログラムメモリの使用を可能にす
る。
ワーオンおよびオフされるが、実際にアクセスされる間
最も電力を消費する、フラッシュメモリ40は、フラッシ
ュメモリがオフのときにはRFアイドルリング状態におけ
る以外、およびフラッシュメモリがROM型機能を果たす
とき以外（表には示されていない）、RAM39と同時にパ
ワーオンおよびオフされる。フラッシュメモリ40は、リ
セット状態の間オンになり使用される。なぜなら、フラ
ッシュメモリ40は、フラッシュメモリ40がサービスされ
るとき、または何らかの障害により既知のパラメータか
らのユニットを再開する必要があるとき、加入者ユニッ
ト動作を開始するのに必要なデータの貯蔵所であるから
である。フラッシュメモリ40は、RAM39の約４倍の大き
さであり、RAM39の約３分の１の速さで、RAM39よりも幾
分か電力消費が少ない。フラッシュメモリは、当該技術
分野に公知の様式で、最も時間が影響を与えない（non
−time−critical）制御タスクのためのプログラムのセ
グメントを実行するために、RAMとしてDSP19によって使
用されるのが好ましい。１つの例としては、フラッシュ
RAMを用いて、状態制御ルーチンを実行し、タスク処理
を同期し、それによって、図６に示されるように、加入
者ユニットが状態から状態へと遷移するのを可能にする
加入者制御ループである。この実行（表には示されてい
ない）の間、迅速なRAM39メモリは、効果的にパワーダ
ウンされる。なぜなら、より遅く、電力消費が少ないフ
ラッシュRAMが代わりに使用されているとき、迅速なRAM
39メモリはめったに書き込みデータにアクセスしないか
らである。DSP19としての使用が以前に確認されている
特定のDSP回路は、プログラム可能なウェイト状態生成
器を有し、この生成器は、Critchlow特許において記載
されているように、異なるメモリ位置においてより遅い
またはより迅速なプログラムメモリの使用を可能にす
る。
図７は、図1AのFIFO論理回路37を幾分かより詳細に示
し、二方向回路29における電力消費コマンドのADC22へ
の逆方向の投入を例示している。上述したように、ADC
は、制御可能な内部パワーダウン機能を有し、ディジタ
ル出力ポートを介して幾分かの制御コマンドを受け取る
ように形成されている市販の回路チップであるのが好ま
しい。さらに、図７の回路は、DSP19への処理負担を軽
くするために、特定の他の機能を果たし、それによっ
て、その処理時間を減少させ、アイドル時間スロットに
おいてそれ自身をすばやくパワーダウンし、電力を節約
する。
し、二方向回路29における電力消費コマンドのADC22へ
の逆方向の投入を例示している。上述したように、ADC
は、制御可能な内部パワーダウン機能を有し、ディジタ
ル出力ポートを介して幾分かの制御コマンドを受け取る
ように形成されている市販の回路チップであるのが好ま
しい。さらに、図７の回路は、DSP19への処理負担を軽
くするために、特定の他の機能を果たし、それによっ
て、その処理時間を減少させ、アイドル時間スロットに
おいてそれ自身をすばやくパワーダウンし、電力を節約
する。
ADC22は、ｍビットのオフセットバイナリ出力を生成
するが、DSP19は、処理用のｎビットの２の補数ワード
フォーマットを必要とする。図７において、２つのワー
ドフォーマット間の遷移が成し遂げられ、ｍは、例示的
に10であり、ｎは、例示的に16である、回路29のADC22
からの10ビットオフセットバイナリ出力は、DSP19から
のプログラム制御下でロードされる11ビットオフセット
補正値を保持するDCオフセットレジスタ167からの最上
位ビット（MSB）のバイナリ状態に応答して、排他的論
理割（EX OR）ゲート166において、反転されるか、若し
くは反転されない符号ビットを有する。レジスタ167か
らの残りの10ビットは、加算器168によってデータビッ
トと加算的に組合せられ、２の補数ワードを形成する。
加算器168からの４ワードグループの合計ワード、即
ち、オフセットで補正した２の補数データは、DSP19へ
のデータフローのための交互バッファとして動作する２
つのマルチワードシフトレジスタ170および171の一方ま
たは他方に、デマルチプレクシングスイッチ169を介し
て方向づけられ、レジスタ171をからにしながらレジス
タ170をロードする、およびその反対を行う。マルチプ
レクシングスイッチ172は、シフティングおよび符号拡
張ゲートネットワーク173に適用されるレジスタされた
グループのワードを選択する。リード線176上の読出し
ストローブ信号は、DSP19によって処理される新しいADC
サンプルからの読出しの開始し、その信号は、方向付け
（steering）制御回路177を介して制御スイッチ169に結
合され、インバータ178を介してスイッチ172に結合され
る。
するが、DSP19は、処理用のｎビットの２の補数ワード
フォーマットを必要とする。図７において、２つのワー
ドフォーマット間の遷移が成し遂げられ、ｍは、例示的
に10であり、ｎは、例示的に16である、回路29のADC22
からの10ビットオフセットバイナリ出力は、DSP19から
のプログラム制御下でロードされる11ビットオフセット
補正値を保持するDCオフセットレジスタ167からの最上
位ビット（MSB）のバイナリ状態に応答して、排他的論
理割（EX OR）ゲート166において、反転されるか、若し
くは反転されない符号ビットを有する。レジスタ167か
らの残りの10ビットは、加算器168によってデータビッ
トと加算的に組合せられ、２の補数ワードを形成する。
加算器168からの４ワードグループの合計ワード、即
ち、オフセットで補正した２の補数データは、DSP19へ
のデータフローのための交互バッファとして動作する２
つのマルチワードシフトレジスタ170および171の一方ま
たは他方に、デマルチプレクシングスイッチ169を介し
て方向づけられ、レジスタ171をからにしながらレジス
タ170をロードする、およびその反対を行う。マルチプ
レクシングスイッチ172は、シフティングおよび符号拡
張ゲートネットワーク173に適用されるレジスタされた
グループのワードを選択する。リード線176上の読出し
ストローブ信号は、DSP19によって処理される新しいADC
サンプルからの読出しの開始し、その信号は、方向付け
（steering）制御回路177を介して制御スイッチ169に結
合され、インバータ178を介してスイッチ172に結合され
る。
回路177はまた、回路179上の出力を、レジスタ170ま
たは171の１つからのワードの読出しを可能にし、その
１つのレジスタを通してそのレジスタに残るワードをス
テップするFIFOレジスタに与える。FIFOバッファからの
出力は、ゲートネットワーク173においてシフトされ、
符号が拡張され、10ビットデータを、DSP19での処理に
使用される16ビットフォーマットに変換する。10データ
ビットの最上位ビットは、ネットワーク173のサブセッ
ト186の４つのゲートを通して与えられ、DSPによって16
ビットワード読出しの４つの最上位ビットとして複製さ
れる。ADCサンプルの10ビットのすべてはまた、１つの
ゲート187として模式的に示される個別のゲートのそれ
ぞれを介して結合され、DSPによって読み出される16ビ
ットワードの次に下位の10ビットとなる。16ビットDSP
ワードの２つの最下位のビットは、ゲートサブセット18
8の２つのゲートの接地入力によって強制的にゼロにさ
れる。制御回路177からの回路180上のDSP読出しストロ
ーブ信号はまた、ゲート186〜188がデータを図１のDSP
バス42に結合することを可能にする。実行可能出力信号
は、新しいグループのデータワードが読み出されると
き、回路177からリード線181を通して信号DSP19に結合
される。リード線176信号はまた、リード線182および18
3上の信号と共に、回路30を介して、ADC22の動作を制御
するために使用される。
たは171の１つからのワードの読出しを可能にし、その
１つのレジスタを通してそのレジスタに残るワードをス
テップするFIFOレジスタに与える。FIFOバッファからの
出力は、ゲートネットワーク173においてシフトされ、
符号が拡張され、10ビットデータを、DSP19での処理に
使用される16ビットフォーマットに変換する。10データ
ビットの最上位ビットは、ネットワーク173のサブセッ
ト186の４つのゲートを通して与えられ、DSPによって16
ビットワード読出しの４つの最上位ビットとして複製さ
れる。ADCサンプルの10ビットのすべてはまた、１つの
ゲート187として模式的に示される個別のゲートのそれ
ぞれを介して結合され、DSPによって読み出される16ビ
ットワードの次に下位の10ビットとなる。16ビットDSP
ワードの２つの最下位のビットは、ゲートサブセット18
8の２つのゲートの接地入力によって強制的にゼロにさ
れる。制御回路177からの回路180上のDSP読出しストロ
ーブ信号はまた、ゲート186〜188がデータを図１のDSP
バス42に結合することを可能にする。実行可能出力信号
は、新しいグループのデータワードが読み出されると
き、回路177からリード線181を通して信号DSP19に結合
される。リード線176信号はまた、リード線182および18
3上の信号と共に、回路30を介して、ADC22の動作を制御
するために使用される。
ADC22は、ループバック動作および受信時間スロット
の間パワーアップされる。従って、それは、リセット動
作の終了時および受信時間スロット以前の時間スロット
の終了時にパワーアップコマンドを受信し、それは、ル
ープバック動作の終了時および受信時間スロットに続く
時間スロットの開始時にパワーダウンコマンドを受信す
る。DSP19から制御論理回路32および接続43を介して結
合された、ADC22のマルチビットコマンドワードが、加
入者ユニット10のアイドル時間スロット動作の間、分離
した入力リード190におけるDSP書き込み信号に応答して
レジスタ189にロードされる。そのコマンドワードは、A
DC22動作のいくつかのアスペクトを指示するが、電力消
費制御を指示するビットが、ここでの主な関心事であ
る。レジスタからのMSB出力が、インバータ191を介して
ANDゲート192へ結合される。受信時間スロットに先立つ
アイドル時間スロットの終了時に、リード183のプロセ
ッサ信号がゲート192を作動させ、その出力がゲート193
を動かし、レジスタ189から、このときアイドルである
二方向回路29へコマンドワードを結合させる。そのコマ
ンドでのパワー制御ビットがADC22をパワーアップさせ
る。受信時間スロットに続くアイドル時間スロットの開
始時での同様の動作がADC22のパワーダウンさせる。同
時に、ループバック動作の開始および終了時での同様の
動作が、それらの時間、それぞれ、パワーアップおよび
ダウンを制御する。パワーオンリセット信号が、正常動
作の準備においてレジスタ189をクリアするためにリー
ド196に与えられる。
の間パワーアップされる。従って、それは、リセット動
作の終了時および受信時間スロット以前の時間スロット
の終了時にパワーアップコマンドを受信し、それは、ル
ープバック動作の終了時および受信時間スロットに続く
時間スロットの開始時にパワーダウンコマンドを受信す
る。DSP19から制御論理回路32および接続43を介して結
合された、ADC22のマルチビットコマンドワードが、加
入者ユニット10のアイドル時間スロット動作の間、分離
した入力リード190におけるDSP書き込み信号に応答して
レジスタ189にロードされる。そのコマンドワードは、A
DC22動作のいくつかのアスペクトを指示するが、電力消
費制御を指示するビットが、ここでの主な関心事であ
る。レジスタからのMSB出力が、インバータ191を介して
ANDゲート192へ結合される。受信時間スロットに先立つ
アイドル時間スロットの終了時に、リード183のプロセ
ッサ信号がゲート192を作動させ、その出力がゲート193
を動かし、レジスタ189から、このときアイドルである
二方向回路29へコマンドワードを結合させる。そのコマ
ンドでのパワー制御ビットがADC22をパワーアップさせ
る。受信時間スロットに続くアイドル時間スロットの開
始時での同様の動作がADC22のパワーダウンさせる。同
時に、ループバック動作の開始および終了時での同様の
動作が、それらの時間、それぞれ、パワーアップおよび
ダウンを制御する。パワーオンリセット信号が、正常動
作の準備においてレジスタ189をクリアするためにリー
ド196に与えられる。
図８は、図1Aの制御論理回路32の一部であるクロック
信号線ロジックを示す。クロック選択ロジックは、電力
消費を制御するための加入者ユニット10のいくつかの回
路構成要素でクロック信号をオンおよびオフにするのに
用いられる。アイドリング、例えば、図６のRF−アイド
ルオンフックおよびリング状態163および158ならびにRF
−アイドルオンフック状態157の間、加入者ユニット10
の多くの回路構成要素がパワーダウンしていると、制御
回路32のタイミング回路は、フレーム、スロットおよび
ビットタイミングの跡を辿り続ける。本発明に関連する
これらのクロック信号制御のうちの２つが、図８に示さ
れている。
信号線ロジックを示す。クロック選択ロジックは、電力
消費を制御するための加入者ユニット10のいくつかの回
路構成要素でクロック信号をオンおよびオフにするのに
用いられる。アイドリング、例えば、図６のRF−アイド
ルオンフックおよびリング状態163および158ならびにRF
−アイドルオンフック状態157の間、加入者ユニット10
の多くの回路構成要素がパワーダウンしていると、制御
回路32のタイミング回路は、フレーム、スロットおよび
ビットタイミングの跡を辿り続ける。本発明に関連する
これらのクロック信号制御のうちの２つが、図８に示さ
れている。
リード195のリセット信号が、パワーアップでのレジ
スタ197をリセットする。回路32のアドレスデータ（図
示せず）からのCLK_CTR_Nアドレスビットが、バス42か
ら回路194からのデータワードでレジスタ197を更新す
る。ワードは、図２のタイミングおよび制御ロジック16
からリード123上の受信されたクロック信号の周波数分
割されたバージョンの使用を制御することによって、出
力クロック信号を制御する。レジスタ197は、例示的
に、７ビット容量、本明細書の関心の対象であるビット
Q2〜Q5を有する。
スタ197をリセットする。回路32のアドレスデータ（図
示せず）からのCLK_CTR_Nアドレスビットが、バス42か
ら回路194からのデータワードでレジスタ197を更新す
る。ワードは、図２のタイミングおよび制御ロジック16
からリード123上の受信されたクロック信号の周波数分
割されたバージョンの使用を制御することによって、出
力クロック信号を制御する。レジスタ197は、例示的
に、７ビット容量、本明細書の関心の対象であるビット
Q2〜Q5を有する。
クロック信号（例えば、43.52MHz）が、図２のタイミ
ングおよび制御ロジック16からリード123上で与えられ
る。そのリードは、２つのマルチプレクサ198および199
のそれぞれの入力に伸びる。各マルチプレクサは、レジ
スタ197の出力からの一対の制御リードでの二値の信号
状態によって制御される。各マルチプレクサ入力を選択
する制御信号の組合せが、このような入力に隣接するマ
ルチプレクサにマークされる。マルチプレクサ198およ
び199は、また、それぞれ、電気回路グラウンドに接続
されるさらに２つの入力を有する。リード123は、また
は２デバイド回路200を介して、マルチプレクサ198およ
び199のそれぞれのもう１つの入力に接続される。
ングおよび制御ロジック16からリード123上で与えられ
る。そのリードは、２つのマルチプレクサ198および199
のそれぞれの入力に伸びる。各マルチプレクサは、レジ
スタ197の出力からの一対の制御リードでの二値の信号
状態によって制御される。各マルチプレクサ入力を選択
する制御信号の組合せが、このような入力に隣接するマ
ルチプレクサにマークされる。マルチプレクサ198およ
び199は、また、それぞれ、電気回路グラウンドに接続
されるさらに２つの入力を有する。リード123は、また
は２デバイド回路200を介して、マルチプレクサ198およ
び199のそれぞれのもう１つの入力に接続される。
リードペア201は、レジスタ197のビットQ2およびQ3
を、DDF ASIC20のFIR部33およびINT部34の両方にクロ
ック信号を与えるマルチプレクサ198に接続する。も
し、これらの２つのビットが00または01のいずれかであ
るなら、グラウンド（クロックなし）が与えられ、FIR
部33およびINT部34は、上記のようにパワーダウンされ
る。もし、これら２つのビットが10であれば、FIR部ク
ロックが、FIR部33およびINT部34をパワーアップさせる
ためにリード123でのクロック周波数で与えられ、２つ
のビットが11であれば、FIRクロックが、低い方の、す
なわち、２での除算、デバイダ200からのクロック周波
数で与えられる。後者の場合、FIRおよびINTがパワーア
ップされるが、半分のクロック周波数にすぎないので、
それらは、動作時に、非常に低い電力消費で動作する。
プログラムによって選択される低いレートのクロックの
利用可能性は、有利な柔軟性である。なぜなら、ある国
において、動作のために、これらの回路構成要素におい
て、より高いレートのクロックが必要とされないからで
ある。
を、DDF ASIC20のFIR部33およびINT部34の両方にクロ
ック信号を与えるマルチプレクサ198に接続する。も
し、これらの２つのビットが00または01のいずれかであ
るなら、グラウンド（クロックなし）が与えられ、FIR
部33およびINT部34は、上記のようにパワーダウンされ
る。もし、これら２つのビットが10であれば、FIR部ク
ロックが、FIR部33およびINT部34をパワーアップさせる
ためにリード123でのクロック周波数で与えられ、２つ
のビットが11であれば、FIRクロックが、低い方の、す
なわち、２での除算、デバイダ200からのクロック周波
数で与えられる。後者の場合、FIRおよびINTがパワーア
ップされるが、半分のクロック周波数にすぎないので、
それらは、動作時に、非常に低い電力消費で動作する。
プログラムによって選択される低いレートのクロックの
利用可能性は、有利な柔軟性である。なぜなら、ある国
において、動作のために、これらの回路構成要素におい
て、より高いレートのクロックが必要とされないからで
ある。
同様に、レジスタ197のビットQ4およびQ5は、マルチ
プレクサ199を制御するために接続され、DDF ASIC20の
DIF部36へのクロックを、フルレートでオフまたはオン
にするか、あるいは、半分のレートでオンにし、DIF部
の動作を制御し、それによって電力消費のレベルを制御
する。
プレクサ199を制御するために接続され、DDF ASIC20の
DIF部36へのクロックを、フルレートでオフまたはオン
にするか、あるいは、半分のレートでオンにし、DIF部
の動作を制御し、それによって電力消費のレベルを制御
する。
図９は、図1Aの制御論理回路32のアイドルモードタイ
マおよびウェイクアップ部分の１つの形態を示す。この
回路は、DSPが、動作のパワーダウンモードで「スリー
プ」し得る間、所定の間隔を計ることによってDSP19と
協動する。DSP19が、アイドルインストラクションの実
行時、例えば、加入者ユニットが少なくとも３つの連続
時間スロットでアイドル状態にあるときの、図６のRF−
アイドルオンフック状態157の開始時に入る内蔵パワー
ダウンモードを含む市販のプログラム可能のデジタル信
号プロセッサであることは、先に述べた。このとき、DS
Pプログラムは、スリープしようとしているという通知
メッセージを、データバス42によって制御論理回路32に
送り、そのメッセージは、スリープ長さデータワードお
よび書き込みストローブ信号を含む。スリープ、または
アイドルモードにおいて、DSP19は、例えばRAM39で、再
開始に必要なそのプログラム動作点情報を保持し、ウェ
イクアップ割込に呼応することが可能である。
マおよびウェイクアップ部分の１つの形態を示す。この
回路は、DSPが、動作のパワーダウンモードで「スリー
プ」し得る間、所定の間隔を計ることによってDSP19と
協動する。DSP19が、アイドルインストラクションの実
行時、例えば、加入者ユニットが少なくとも３つの連続
時間スロットでアイドル状態にあるときの、図６のRF−
アイドルオンフック状態157の開始時に入る内蔵パワー
ダウンモードを含む市販のプログラム可能のデジタル信
号プロセッサであることは、先に述べた。このとき、DS
Pプログラムは、スリープしようとしているという通知
メッセージを、データバス42によって制御論理回路32に
送り、そのメッセージは、スリープ長さデータワードお
よび書き込みストローブ信号を含む。スリープ、または
アイドルモードにおいて、DSP19は、例えばRAM39で、再
開始に必要なそのプログラム動作点情報を保持し、ウェ
イクアップ割込に呼応することが可能である。
通知メッセージが、ビット平行回路240で、リード241
での上記の書き込みストローブ信号と共にスリープ長さ
レジスタ202に与えられ、レジスタがメッセージワード
をロードすることを可能にする。これにより、信号もま
た直列のＤ型双安定の（すなわちフリップフロップ）回
路203、206、207および208の動作を開始し、それらは、
ANDゲート209、210および211と協動し、スリープ長さカ
ウンタ212がレジスタ202からの値をロードし、その値を
カウントするのを可能にする。カウンタ212は、高いク
ロックレート（例示的には3.2MHz）で駆動され、そのス
リープ間隔の期間のDSP高解像制御を与える。回路204
は、カウンタ212およびclk3_2入力を有する他の回路構
成要素のためのクロック信号を供給する。上記のフリッ
プフロップおよび関連のゲートが、そのカウントの開始
を同期し、スリープ長さワードおよび時間スロット開始
信号のリード247上でのローディングに続いて、リード2
42上での16kHz受信または選択の後の最初の3.2MHzクロ
ックパルスで開始する。フルカウント状態が達成される
と、カウンタ端子カウント出力が、Ｄ型フリップフロッ
プ213をトリガし、この反転した出力が、ORゲート216を
介してANDゲート217の１つの入力に結合される。フリッ
プフロップ213の反転した出力は、また、DSP制御された
ASICレジスタからのリード222上のパワーアップリセッ
ト信号によって、フリップフロップ203、206、207およ
び208をリセットすることが可能にされているANDゲート
211を作動させるために結合される。
での上記の書き込みストローブ信号と共にスリープ長さ
レジスタ202に与えられ、レジスタがメッセージワード
をロードすることを可能にする。これにより、信号もま
た直列のＤ型双安定の（すなわちフリップフロップ）回
路203、206、207および208の動作を開始し、それらは、
ANDゲート209、210および211と協動し、スリープ長さカ
ウンタ212がレジスタ202からの値をロードし、その値を
カウントするのを可能にする。カウンタ212は、高いク
ロックレート（例示的には3.2MHz）で駆動され、そのス
リープ間隔の期間のDSP高解像制御を与える。回路204
は、カウンタ212およびclk3_2入力を有する他の回路構
成要素のためのクロック信号を供給する。上記のフリッ
プフロップおよび関連のゲートが、そのカウントの開始
を同期し、スリープ長さワードおよび時間スロット開始
信号のリード247上でのローディングに続いて、リード2
42上での16kHz受信または選択の後の最初の3.2MHzクロ
ックパルスで開始する。フルカウント状態が達成される
と、カウンタ端子カウント出力が、Ｄ型フリップフロッ
プ213をトリガし、この反転した出力が、ORゲート216を
介してANDゲート217の１つの入力に結合される。フリッ
プフロップ213の反転した出力は、また、DSP制御された
ASICレジスタからのリード222上のパワーアップリセッ
ト信号によって、フリップフロップ203、206、207およ
び208をリセットすることが可能にされているANDゲート
211を作動させるために結合される。
そのスリープモードに入る前に、DSP19は、またリー
ド243でのロードイネーブル信号ならびに回路244および
245での３ビットワードを３ビット割込制御レジスタ218
に提供する。このワードおよび２つのORゲート216およ
び219ならびにANDゲート217は、協動してウェイクアッ
プタイマ割込およびフックステイタス割込の１つまたは
それ以上を選択するか、あるいはいずれをも選択しな
い。レジスタ218における３つのビットによって表され
る情報は、ウェイクアップ割込（ENA_WAKEUP_NMI_N）の
ためのイネーブル、オフフック検出割込（ENA_OFF_HOOK
_NMI_N）、および、例えば、DSPがスリープしていると
き、DSP ASIC20を介して、SLIC出力リード69からのリ
ード224上のフックステイタス信号を反転させるかどう
かを決定する１つのビットを含む。その反転能力によ
り、異なるSLIC回路を使用し得ることにおける柔軟性の
ための反転されたまたは反転されていないSLIC出力の使
用が可能になり、これは、また、加入者電話セットのオ
フフックまたはオンフック条件のいずれかに呼応してフ
ックステイタス割込を生成し得るという柔軟性を提供す
る。イネーブルウェイクアップ割込信号は、ORゲート21
6を介して、ANDゲート217の上述の入力へ結合される。
イネーブルオフフック割込信号は、ORゲート219を介し
て、ANDゲート217の別の入力へ結合される。リード224
からのフックステイタス信号が、レジスタ218からの反
転制御ビットと共にEX OFゲート230の入力へ与えられ
る。そのフックステイタス信号は、また、図９の回路の
出力として直接与えられ、そこから直接、DSP19によっ
て読み出し可能なDDF ASIC20ステイタスレジスタに行
く。ゲート230の出力は、ディバウンシング回路221を介
して、図９の回路の出力接続225と直接的に、およびOR
ゲート219を介してゲート217との両方に結合される。デ
ィバウンシング回路221は、リード236上にゲート220か
らの信号のバウンス過渡間隔に匹敵する期間（例示的に
は1.5ms）を有するクロック信号を受信する。ゲート217
の出力は、ウェイクアップ割込信号であり、それは、図
１の回路52によってDSP19へ戻る。フリップフロップ207
の真の出力が、DSP19によって読み出すために利用され
得るリード246上にスリープステイタスインジケータと
して供給され、カウンタ212がスリープ長さワードをロ
ードすることが可能にされ得たかどうかを知る。リード
222の上記のパワーアップリセット信号が、ゲート211を
イネーブルにし、レジスタ218、カウンタ212およびフリ
ップフロップ213をリセットする。
ド243でのロードイネーブル信号ならびに回路244および
245での３ビットワードを３ビット割込制御レジスタ218
に提供する。このワードおよび２つのORゲート216およ
び219ならびにANDゲート217は、協動してウェイクアッ
プタイマ割込およびフックステイタス割込の１つまたは
それ以上を選択するか、あるいはいずれをも選択しな
い。レジスタ218における３つのビットによって表され
る情報は、ウェイクアップ割込（ENA_WAKEUP_NMI_N）の
ためのイネーブル、オフフック検出割込（ENA_OFF_HOOK
_NMI_N）、および、例えば、DSPがスリープしていると
き、DSP ASIC20を介して、SLIC出力リード69からのリ
ード224上のフックステイタス信号を反転させるかどう
かを決定する１つのビットを含む。その反転能力によ
り、異なるSLIC回路を使用し得ることにおける柔軟性の
ための反転されたまたは反転されていないSLIC出力の使
用が可能になり、これは、また、加入者電話セットのオ
フフックまたはオンフック条件のいずれかに呼応してフ
ックステイタス割込を生成し得るという柔軟性を提供す
る。イネーブルウェイクアップ割込信号は、ORゲート21
6を介して、ANDゲート217の上述の入力へ結合される。
イネーブルオフフック割込信号は、ORゲート219を介し
て、ANDゲート217の別の入力へ結合される。リード224
からのフックステイタス信号が、レジスタ218からの反
転制御ビットと共にEX OFゲート230の入力へ与えられ
る。そのフックステイタス信号は、また、図９の回路の
出力として直接与えられ、そこから直接、DSP19によっ
て読み出し可能なDDF ASIC20ステイタスレジスタに行
く。ゲート230の出力は、ディバウンシング回路221を介
して、図９の回路の出力接続225と直接的に、およびOR
ゲート219を介してゲート217との両方に結合される。デ
ィバウンシング回路221は、リード236上にゲート220か
らの信号のバウンス過渡間隔に匹敵する期間（例示的に
は1.5ms）を有するクロック信号を受信する。ゲート217
の出力は、ウェイクアップ割込信号であり、それは、図
１の回路52によってDSP19へ戻る。フリップフロップ207
の真の出力が、DSP19によって読み出すために利用され
得るリード246上にスリープステイタスインジケータと
して供給され、カウンタ212がスリープ長さワードをロ
ードすることが可能にされ得たかどうかを知る。リード
222の上記のパワーアップリセット信号が、ゲート211を
イネーブルにし、レジスタ218、カウンタ212およびフリ
ップフロップ213をリセットする。
図10は、制御論理回路32の一部であり、図６における
リング機能ループにおいて、ベースステーションによっ
て指令されたような、図11のプログラム可能なリング回
路を制御するための高いおよび低い周波数信号を生成す
るためと、高いおよび低い周波数信号をオンおよびオフ
にするための回路である。すなわち、ベースステーショ
ンが、いつリンギングが始めるべきかを指令し、リング
オンおよびリングオフ抑揚、例示的には、上記の２秒間
オンし４秒間オフする抑揚をさらに指令する。それか
ら、DSP19は、その抑揚の各２秒のオン部分に対して、
いつそのRINGENA信号をハイにするかを、制御論理回路3
2に指令し、以下に述べるように図10の回路構成要素を
制御する。
リング機能ループにおいて、ベースステーションによっ
て指令されたような、図11のプログラム可能なリング回
路を制御するための高いおよび低い周波数信号を生成す
るためと、高いおよび低い周波数信号をオンおよびオフ
にするための回路である。すなわち、ベースステーショ
ンが、いつリンギングが始めるべきかを指令し、リング
オンおよびリングオフ抑揚、例示的には、上記の２秒間
オンし４秒間オフする抑揚をさらに指令する。それか
ら、DSP19は、その抑揚の各２秒のオン部分に対して、
いつそのRINGENA信号をハイにするかを、制御論理回路3
2に指令し、以下に述べるように図10の回路構成要素を
制御する。
例示的に、12ビットレジスタ231が、リード227上にロ
ード信号および12ビット回路228上にロード値の両方
を、DSP19から受信する。12ビットカウンタ234が、ロー
ド入力へのその出力のフィードバックおよび32デバイド
回路249からのイネーブル入力によってイネーブルにさ
れると、それは、レジスタ231の値の出力をサンプリン
グする。レジスタ231における値は、所望の最終的なリ
ング周波数を部分的に決定する。その値は、例示的に
は、以下のように決定される。
ード信号および12ビット回路228上にロード値の両方
を、DSP19から受信する。12ビットカウンタ234が、ロー
ド入力へのその出力のフィードバックおよび32デバイド
回路249からのイネーブル入力によってイネーブルにさ
れると、それは、レジスタ231の値の出力をサンプリン
グする。レジスタ231における値は、所望の最終的なリ
ング周波数を部分的に決定する。その値は、例示的に
は、以下のように決定される。
ロード値＝4096−ｎ、（ここで、ｎ＝2500/（２×リ
ング周波数）。
ング周波数）。
例えば、20Hzのリング周波数を生成するために、 ｎ＝2500/（２×20）＝62.5 ロード値＝4096−62.5＝4033.5。
カウンタ234は、そのようにイネーブルにされると、
ロード値からカウントアップする。以下に述べるように
決定されるクロック信号が、カウンタ234とデータ入力
でカウンタ端子カウント出力をサンプリングするＤ型フ
リップフロップ237との両方を作動させる。２デバイド
回路238は、フリップフロップ回路237の出力を所望のリ
ング周波数へ分割する。デバイダ238からの出力が、AND
ゲート239の１つの入力へ与えられる。
ロード値からカウントアップする。以下に述べるように
決定されるクロック信号が、カウンタ234とデータ入力
でカウンタ端子カウント出力をサンプリングするＤ型フ
リップフロップ237との両方を作動させる。２デバイド
回路238は、フリップフロップ回路237の出力を所望のリ
ング周波数へ分割する。デバイダ238からの出力が、AND
ゲート239の１つの入力へ与えられる。
図11のリング回路のDSPプログラム選択可能な高い制
御周波数でのクロック信号が、図1Aの制御論理回路32で
導かれた、リード240上のクロック信号から提供され
る。このクロック信号は、デバイダ238の出力のリング
信号周波数より約３オーダー高い大きさの周波数を有利
にも有する。例示された実施例において、リード240で
のクロック周波数は、80キロヘルツ（kHz）で５ボルト
であるのに対し、デバイダ238からのリング信号周波数
出力は、約20ヘルツで５ボルトであった。
御周波数でのクロック信号が、図1Aの制御論理回路32で
導かれた、リード240上のクロック信号から提供され
る。このクロック信号は、デバイダ238の出力のリング
信号周波数より約３オーダー高い大きさの周波数を有利
にも有する。例示された実施例において、リード240で
のクロック周波数は、80キロヘルツ（kHz）で５ボルト
であるのに対し、デバイダ238からのリング信号周波数
出力は、約20ヘルツで５ボルトであった。
リード240からのクロック信号が、クロックカウンタ2
34へ与えられ、それは、また、32でのデバイド回路249
およびANDゲート248の入力へ与えられる。カウンタ234
は、その時間の1/32、すなわち2500Hzで、32デバイド回
路249の出力によってカウントすることが可能である。8
0kHzクロックは、またフリップフロップ237をクロック
し、カウンタ234の端子カウント出力を同期させる。DSP
制御されたASICレジスタからのRINGENA信号は、ANDゲー
ト248および239をイネーブルにし、各ゲートは、リング
抑揚周波数で起こるバーストでそれぞれ80kHzおよび20H
z出力を生成する。
34へ与えられ、それは、また、32でのデバイド回路249
およびANDゲート248の入力へ与えられる。カウンタ234
は、その時間の1/32、すなわち2500Hzで、32デバイド回
路249の出力によってカウントすることが可能である。8
0kHzクロックは、またフリップフロップ237をクロック
し、カウンタ234の端子カウント出力を同期させる。DSP
制御されたASICレジスタからのRINGENA信号は、ANDゲー
ト248および239をイネーブルにし、各ゲートは、リング
抑揚周波数で起こるバーストでそれぞれ80kHzおよび20H
z出力を生成する。
このように、ゲート239からの低い周波数リング信号
出力は、加入者ユニットが設置される両方の場所の要件
の関数としてDSPプログラムおよびリード240に与えられ
たクロック周波数によって決定される周波数を有する。
出力は、加入者ユニットが設置される両方の場所の要件
の関数としてDSPプログラムおよびリード240に与えられ
たクロック周波数によって決定される周波数を有する。
図11は、リング回路58を示す。この回路の工程は、２
つのプラグラム可能な周波数信号、リング制御信号およ
びリング周波数信号を論理信号レベル（例えば、５ボル
ト）で受信すること、および、それらから相対的に高い
電圧（例えば100ボルト）のACリング信号に広げること
である。高周波数、低電圧（例えば、５ボルトで80kH
z）、リング制御信号（図10のゲート248からの）は、信
号パワーが増加するオペレーショナルアンプ251の入力
に結合される。アンプ251は、リード70によって80kHz入
力信号が駆動されると、図10のRINGENA信号によってそ
の信号がゲートオフされるときより、実質的により多く
の電力を消費する。アンプの出力は、バイポーラの低電
圧信号として、接地されたその他方の端子を有する高周
波数ステップアップ変圧器253の一次ワインディングの
１つの端子に、キャパシタ252を介してAC結合される。
高周波数信号および変圧器の使用は、好都合にも、リン
グ回路のための小さなフットプリントを生みだす。変圧
器253は、有利にも、振幅において約20倍に信号をステ
ップアップし、二次ワインディング電圧が、変換器９の
出力の−48ボルトレベルなどの電源256からの負の電圧
に重ねられる。二次ワインディングの一方の端子は、そ
の−48ボルト点に接続され、他方が、セパレートに接続
され、逆の極性の整流ダイオード257および258に接続さ
れる。ダイオードは、それぞれ、２つのフォトコンダク
ティングダイオードスイッチ、通常開いているスイッチ
259および通常閉じているスイッチ260のうちの１つによ
って別々に、リングリード（図1Aのレジスタ63）および
それから加入者電話セットに結合される。スイッチ259
および260の発光ダイオードは、直列に、正の電圧源263
とグラウンドとの間のコレクタ−エミッタパスでレジス
タ261およびPNPトランジスタ262に別々に接続される。
図10のゲート239からのリング信号が、レジスタ266を介
してトランジスタ262のベースエミッタ接合を横切り与
えられる。リング信号が低いとき、トランジスタ262は
比導通であり、スイッチ260は、その通常な閉状態であ
り、ダイオード258は導通する。リング信号が高いと
き、トランジスタ262は導通し、スイッチ259は、点灯し
閉じ、スイッチ260は、点灯し開き、ダイオード257は導
通する。
つのプラグラム可能な周波数信号、リング制御信号およ
びリング周波数信号を論理信号レベル（例えば、５ボル
ト）で受信すること、および、それらから相対的に高い
電圧（例えば100ボルト）のACリング信号に広げること
である。高周波数、低電圧（例えば、５ボルトで80kH
z）、リング制御信号（図10のゲート248からの）は、信
号パワーが増加するオペレーショナルアンプ251の入力
に結合される。アンプ251は、リード70によって80kHz入
力信号が駆動されると、図10のRINGENA信号によってそ
の信号がゲートオフされるときより、実質的により多く
の電力を消費する。アンプの出力は、バイポーラの低電
圧信号として、接地されたその他方の端子を有する高周
波数ステップアップ変圧器253の一次ワインディングの
１つの端子に、キャパシタ252を介してAC結合される。
高周波数信号および変圧器の使用は、好都合にも、リン
グ回路のための小さなフットプリントを生みだす。変圧
器253は、有利にも、振幅において約20倍に信号をステ
ップアップし、二次ワインディング電圧が、変換器９の
出力の−48ボルトレベルなどの電源256からの負の電圧
に重ねられる。二次ワインディングの一方の端子は、そ
の−48ボルト点に接続され、他方が、セパレートに接続
され、逆の極性の整流ダイオード257および258に接続さ
れる。ダイオードは、それぞれ、２つのフォトコンダク
ティングダイオードスイッチ、通常開いているスイッチ
259および通常閉じているスイッチ260のうちの１つによ
って別々に、リングリード（図1Aのレジスタ63）および
それから加入者電話セットに結合される。スイッチ259
および260の発光ダイオードは、直列に、正の電圧源263
とグラウンドとの間のコレクタ−エミッタパスでレジス
タ261およびPNPトランジスタ262に別々に接続される。
図10のゲート239からのリング信号が、レジスタ266を介
してトランジスタ262のベースエミッタ接合を横切り与
えられる。リング信号が低いとき、トランジスタ262は
比導通であり、スイッチ260は、その通常な閉状態であ
り、ダイオード258は導通する。リング信号が高いと
き、トランジスタ262は導通し、スイッチ259は、点灯し
閉じ、スイッチ260は、点灯し開き、ダイオード257は導
通する。
キャパシタ268は、負の電圧源256とリングリードとの
間に接続され、ローパス平坦化フィルタとして働き、80
kHz周波数成分は変圧器253に分路される。レジスタ267
は、接続されキャパシタのためのブリーディングレジス
タとして働く。図1Aの加入者ループの先端リードは、接
地されているので、トランジスタ262が図10からのリン
グ信号によってスイッチされる周波数およびアンプ251
および変圧器253によって確立される振幅において、本
質的に矩形のリング信号が、加入者ループ現れる。ある
実施形態において、アンプ251に与えられる80kHz5ボル
ト信号およびトランジスタ262に与えられる20kHz5ボル
ト信号が、図11のリングリードを含んでいるループに20
Hz、100ボルトACリング信号を生成した。
間に接続され、ローパス平坦化フィルタとして働き、80
kHz周波数成分は変圧器253に分路される。レジスタ267
は、接続されキャパシタのためのブリーディングレジス
タとして働く。図1Aの加入者ループの先端リードは、接
地されているので、トランジスタ262が図10からのリン
グ信号によってスイッチされる周波数およびアンプ251
および変圧器253によって確立される振幅において、本
質的に矩形のリング信号が、加入者ループ現れる。ある
実施形態において、アンプ251に与えられる80kHz5ボル
ト信号およびトランジスタ262に与えられる20kHz5ボル
ト信号が、図11のリングリードを含んでいるループに20
Hz、100ボルトACリング信号を生成した。
リンギング信号出力周波数は、図1BのDSP19から提供
されるロード値を図10のレジスタ231に変更することに
よって変更される得るので、プログラム可能である。リ
ング抑揚は、図10のRINGENA信号にプログラムされるど
んなフォーマットにも従う。リング制御信号周波数は、
高周波数変圧器253の効率的な動作に十分な高さでよ
い。リング制御信号は、図10に関して記載されたよう
に、RINGENA信号によって、オンおよびオフにされるの
で、アンプ251は、リング抑揚の各オフ部分の間、その
間隔における入力信号の不在により、パワーダウンされ
る。
されるロード値を図10のレジスタ231に変更することに
よって変更される得るので、プログラム可能である。リ
ング抑揚は、図10のRINGENA信号にプログラムされるど
んなフォーマットにも従う。リング制御信号周波数は、
高周波数変圧器253の効率的な動作に十分な高さでよ
い。リング制御信号は、図10に関して記載されたよう
に、RINGENA信号によって、オンおよびオフにされるの
で、アンプ251は、リング抑揚の各オフ部分の間、その
間隔における入力信号の不在により、パワーダウンされ
る。
加入者ユニットの動作電力を節約するためのシステム
および方法であって、無線リンクを介して加入者電話セ
ットと公共スイッチ電話網と有利に結合されるベースス
テーションとの間の通信を提供するシステムおよび方法
を述べてきた。節約は、様々な方法で達成され、その１
つは、加入者ユニット動作の各状態においてTDMAフレー
ムの各時間スロットごとに、その時間スロットでの信号
処理に必要でない選択された加入者ユニット回路構成要
素を規定し、その時間スロットの各発生および動作状態
の間、これらの回路構成要素をパワーダウンすることに
よる。パワーダウンは、様々な方法で達成され、回路の
電源をオンおよびオフに実際に切り換えることによっ
て、またはCMOS回路構成要素においては、それらのクロ
ック源またはそれらの入力信号源を制御することによっ
て、または、回路構成要素選択信号を除去することによ
って、または、入力信号を、その入力信号がハイのとき
実質的な電力を消費する回路構成要素に還元することな
どの方法を含む。さらに、相対的に高い電力消費の回路
構成要素によって行われる選択された動作機能は、相対
的に低い電力消費の回路構成要素に移行され、高い電力
消費の回路構成要素にパワーダウンのための機会を増や
すことが可能になる。
および方法であって、無線リンクを介して加入者電話セ
ットと公共スイッチ電話網と有利に結合されるベースス
テーションとの間の通信を提供するシステムおよび方法
を述べてきた。節約は、様々な方法で達成され、その１
つは、加入者ユニット動作の各状態においてTDMAフレー
ムの各時間スロットごとに、その時間スロットでの信号
処理に必要でない選択された加入者ユニット回路構成要
素を規定し、その時間スロットの各発生および動作状態
の間、これらの回路構成要素をパワーダウンすることに
よる。パワーダウンは、様々な方法で達成され、回路の
電源をオンおよびオフに実際に切り換えることによっ
て、またはCMOS回路構成要素においては、それらのクロ
ック源またはそれらの入力信号源を制御することによっ
て、または、回路構成要素選択信号を除去することによ
って、または、入力信号を、その入力信号がハイのとき
実質的な電力を消費する回路構成要素に還元することな
どの方法を含む。さらに、相対的に高い電力消費の回路
構成要素によって行われる選択された動作機能は、相対
的に低い電力消費の回路構成要素に移行され、高い電力
消費の回路構成要素にパワーダウンのための機会を増や
すことが可能になる。
本発明は、特に例示された実施形態に関して記載され
たが、他の実施形態および当業者にとって明らかな改変
が、本発明の範囲に含まれる。
たが、他の実施形態および当業者にとって明らかな改変
が、本発明の範囲に含まれる。
フロントページの続き (72)発明者 カエウェル，ジョン アメリカ合衆国 ペンシルバニア 18929，ジャミソン，ラファイエット ドライブ1727 (72)発明者 キニー， ケビン アメリカ合衆国 ペンシルバニア 18966， ホーランド，ウエスト パト リシア ロード 19 (72)発明者 レモ， マーク エイ. アメリカ合衆国 ペンシルバニア 19006， ハンティングトン バリー, ロングフェロー ドライブ 3972 (72)発明者 リジェンスバーグ， マイケル ダブリ ュー. アメリカ合衆国 ニュージャージー 08053， マールトン，ウインドソー レーン 305 (72)発明者 バンダースライス， ウィリアム ティ ー． ジュニア アメリカ合衆国 ペンシルバニア 19401， ノリスタウン，ノーブル ス トリート 544 (72)発明者 ヴェッサル， デイビッド アメリカ合衆国 ペンシルバニア 19085， ビラノバ，スプルース レー ン 600 (56)参考文献 特開 平６−104815（ＪＰ，Ａ) 特開 平４−278757（ＪＰ，Ａ) 特開 平６−97993（ＪＰ，Ａ) 特開 平５−316059（ＪＰ，Ａ) 特開 昭62−72238（ＪＰ，Ａ) 特開 昭63−136835（ＪＰ，Ａ) 特開 平４−278757（ＪＰ，Ａ) 特開 平４−236544（ＪＰ，Ａ) 特開 平７−202789（ＪＰ，Ａ) 国際公開94／10812（ＷＯ，Ａ１) 「ＦＵＪＩＴＵ」ＶＯＬ．45，ＮＯ. ２（1994年３月号），富士通株式会社, 1994年３月10日発行，ｐ．129〜136，特 にｐ．132［ＬＳＩ回路とデバイス技術 ］１），２），３）及び図−２参照 (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 1/40 H04B 7/26
Claims (32)
- 【請求項１】電力を節約するようにTDMA無線加入者ユニ
ットを操作する方法であって、該加入者ユニットは複数
の共同に接続された回路構成要素を有し、該複数の回路
構成要素の第１部分が、ベースバンド部、IF部、および
RF部を含む送信経路で接続され、また該回路構成要素の
第２部分が、RF部、IF部、およびベースバンド部を含む
受信経路で接続され、該IF部の少なくとも一部がこれに
供給されるクロック信号に応答してクロック化デジタル
信号モードで作動し、該加入者ユニットは、（ａ）異な
る時間に異なる信号処理状態で作動し、また（ｂ）循環
時間フレームの複数の時間スロット内で作動するもので
あって、 該状態のそれぞれに対して、該TDMA無線加入者ユニット
が作動するためには第１の電力消費レベルで電力供給さ
れる必要がない該回路構成要素のそれぞれの要素を識別
する工程と、 該状態のそれぞれに対して、該回路構成要素の該それぞ
れの要素に、該第１の電力消費レベルより低い第２の電
力消費レベルを割り当てる工程と、 該複数の時間スロットのうちの２つのスロット間の交替
に応答して、該加入者ユニットを該信号処理状態のうち
の２つの状態間で交替させる工程と、 該回路構成要素のそれぞれを、該回路構成要素のそれぞ
れが、該加入者ユニットが作動している該時間スロット
のうちの該１つのスロット内で該状態のうちのいずれか
１つの状態に対して該第２の電力レベルに割り当てられ
たかどうかに依存して、該第１の電力消費レベルおよび
該第２の電力消費レベルのうちのいずれかで作動させる
工程と、 該IF部の該少なくとも一部の電力消費レベルを、該クロ
ック信号をオンオフすることによって該第１の電力消費
レベルまたは該第２の電力消費レベルになるように制御
する工程と、 を包含する方法。 - 【請求項２】前記作動させる工程が、 前記回路構成要素の少なくとも１つの電力消費レベルを
変更するために、該回路構成要素の該少なくとも１つの
電力供給リード線の開閉を切り換える工程を包含する、
請求項１に記載の方法。 - 【請求項３】少なくとも該受信経路IF部が前記第１の電
力消費レベルで作動している各時間間隔において、該送
信経路回路構成要素の少なくとも１つをその該IF部でほ
ぼその第１の電力消費レベルで作動するように制御する
工程をさらに包含する、 請求項１に記載の方法。 - 【請求項４】前記送信経路および受信経路の両方にデジ
タル信号プロセッサが含まれ、そして、前記作動させる
工程が、 該デジタル信号プロセッサが、該送信経路および受信経
路のいずれか一方がそれぞれの第１の電力消費レベルで
作動するときの各時間フレームの少なくとも一部で、そ
の低下した電力消費レベルで作動するように制御する工
程をさらに包含する、請求項１に記載の方法。 - 【請求項５】前記回路構成要素の少なくとも１つがCMOS
回路であり、少なくとも第１の活性状態と第２の活性状
態との間で切り替わるように第１の所定のレートでクロ
ックされ、前記作動させる工程が、 該回路構成要素の該少なくとも１つのクロック化のレー
トを該第１の所定のレートから低下させ、これにより、
活性状態間の切り替えの頻度を減らし、そしてこれによ
り該回路構成要素の該少なくとも１つによって消費され
る電力を減らす工程を包含する、請求項１に記載の方
法。 - 【請求項６】加入者ループ回路を、時間分割多重アクセ
ス（TDMA）無線通信システムの無線通信リンクに結合す
る加入者ユニットであって、該加入者ループ回路が加入
者通信器具を含んでおり、該加入者ユニットは、 電力供給されると、それぞれが所定数の時間スロットを
有する循環時間分割フレーム内で、受信および送信処理
のすくなくとも一方のための、複数の共同に接続された
回路構成要素と、 該回路構成要素の電力消費必要量を供給するために、該
加入者ユニットに電力を接続する手段と、 該複数の時間スロットのうちの２つのスロット間の交替
に応答して、該加入者ユニットを複数の所定の状態の間
で交替させる手段と、 該時間スロットのそれぞれの間に所定の複数の該加入者
ユニット回路構成要素によって消費される電力を、該加
入者ユニットが、該加入者ユニットが該時間スロットの
それぞれの間に作動するときの複数の所定の状態のうち
の１つの状態にある場合、該信号処理のための該時間ス
ロットのそれぞれの間に、該構成要素によって必要とさ
れる電力に制限する手段と、を備えており、 該構成要素が、該加入者ユニットをアナログ信号のため
の該加入者ループ信号にインタフェースする手段を含
み、該インタフェースする手段は、第１の所定電圧の電
源を該インタフェースする手段に接続する手段と、該ル
ープ回路に、少なくとも一部は該加入者ループ回路の長
さによって決定される第２の所定電圧で所定の値の実質
的に一定の電流を供給する手段とを備え、該第２の所定
電圧は該第１の所定電圧より低く、該供給する手段は、
該第２所定電圧の値に関係なく実質的に一定の電力を消
費し、該加入者ユニットと該通信器具との間の該加入者
ループ回路の長さは、該通信リンクの長さより短い、加
入者ユニット。 - 【請求項７】前記制限する手段が、 前記信号処理に関与する第１の所定レベルまたは、回路
構成要素の電力供給が該信号処理に関与するには不十分
である待機動作のための第２のより低い所定レベルのい
ずれかで、該回路構成要素のそれぞれに電力供給する、
各時間スロット中に動作可能な手段を備えている、請求
項６に記載の加入者ユニット。 - 【請求項８】前記回路構成要素の少なくとも１つが、電
力を直列電流搬送回路を通して受け取る増幅回路であ
り、 前記電力供給する手段が、該電流搬送回路に直列に接続
されるスイッチ手段と、 該回路構成要素の該少なくとも１つが前記信号処理に関
与する必要がないとき、前記時間スロットのそれぞれの
該電流搬送回路を開にするように該スイッチ手段を動作
させる手段とを備えている、 請求項７に記載の加入者ユニット。 - 【請求項９】前記回路構成要素の少なくとも１つが、バ
イアス電流入力コネクションを有する増幅回路であり、 前記電力供給する手段が、該バイアス電流入力コネクシ
ョンに電流を供給するように接続される切り替え可能な
定電流源と、 該回路構成要素の該少なくとも１つが前記信号処理に関
与する必要がないとき、前記時間スロットのそれぞれに
おいて該電流を減らすように該切り替え可能定電流源を
作動させる手段とを備えている、 請求項７に記載の加入者ユニット。 - 【請求項１０】前記回路構成要素の少なくとも１つが、
クロックされていないときクロックされているときより
実質的に少ない電力を消費する半導体回路を備えたクロ
ック化信号処理回路であり、 該電力供給する回路が、該クロック化信号処理回路が該
信号処理に関与する必要がないとき、前記時間スロット
のそれぞれにおいて該クロック化信号処理回路のクロッ
ク化を妨げる手段を有する、 請求項７に記載の加入者ユニット。 - 【請求項１１】前記回路構成要素の少なくとも１つが、
挿入されたパワーダウン動作モードを有する集積回路チ
ップであり、 該電力供給する回路が、該少なくとも１つの回路構成要
素が前記信号処理に関与する必要がないとき前記時間ス
ロットのそれぞれにおいて該パワーダウンモードを活性
化させる手段を備えている、 請求項７に記載の加入者ユニット。 - 【請求項１２】前記回路構成要素の少なくとも１つが、
電力消費が増幅される信号の振幅に実質的に比例する増
幅回路であり、該増幅回路は、増幅される信号が印加さ
れる入力ポートを有し、 該回路構成要素のうちの別の構成要素は、増幅のための
該増幅回路入力ポートに信号を供給するために信号処理
経路に接続され、 前記制限する手段は、選択された時間スロットにおいて
該増幅回路入力ポートに供給される該信号の振幅を小さ
くし、これにより該増幅回路の電力を低下させる、該別
の回路内の手段を備えている、 請求項６に記載の加入者ユニット。 - 【請求項１３】前記回路構成要素の少なくとも１つは、
前記加入者ユニットを前記加入者ループ回路にインタフ
ェースするために該加入者ユニットのベースバンド部に
接続されたラインインタフェースであり、 該加入者ユニットは、該回路構成要素の共同動作を制御
するデジタル信号プロセッサ（DSP）と、該制御を行う
ために該DSPと該回路構成要素の少なくともいくつかと
の間を延びるデータバスおよびアドレスバスと、該DSP
と該ラインインタフェースユニットとの間の第１通信信
号インタフェース回路とを含み、 別の加入者ループ回路との回路インタフェースを含む回
路カードの差し込みのために拡張ヘッダが配備され、該
拡張ヘッダは電源コネクションを有し、該データバスお
よびアドレスバスを該拡張ヘッダに接続する手段が配備
され、そして、 第２通信信号インタフェース回路が該DSPと該拡張ヘッ
ダとの間に接続される、 請求項６に記載の加入者ユニット。 - 【請求項１４】前記回路構成要素は、 所定周波数のクロック信号を供給する手段と、 複数の所定範囲の周波数のうちの選択可能な１つの周波
数を表すデータワードを生成する生成手段を含むデジタ
ル信号プロセッサと、 該データワードおよび該クロック信号に応答して、該選
択可能な１つの周波数で低振幅の信号を生成する手段
と、該クロック信号に応答して、該選択可能な１つの周
波数の振幅より大きい振幅を有し該選択可能な１つの周
波数の周波数より高い周波数を有する信号を生成する手
段であって、該大きな振幅の信号は各周波数サイクルの
正極および負極部分の両方を有する、手段と、 該正極および負極部分のそれぞれを別々に半波整流する
手段と、 該選択可能な１つの周波数に応答して、該別々に整流さ
れた正極および負極部分を交互にサンプリングする手段
と、 該大きな振幅でおよび該選択可能な１つの周波数でリン
グ化信号を生成するために、該サンプリングする手段の
出力をローパスフィルタする手段と、を備えている、請
求項６に記載の加入者ユニット。 - 【請求項１５】リング化信号生成の間に該選択可能な１
つの周波数のうちの該周波数より低い周波数で該リング
化信号発生器を定期的にパワーダウンさせるために、前
記クロック信号を前記生成する手段に選択可能に結合
し、また、前記選択可能な１つの周波数に対応する周波
数信号を前記交互にサンプリングする手段に選択的に結
合するゲート手段が配備される、 請求項14に記載の加入者ユニット。 - 【請求項１６】前記構成要素の１つが、マルチビット双
方向出力ポートを有するアナログ／デジタルコンバータ
であり、該出力ポートで受け取られる電力消費レベル制
御コマンドに応答して、該コンバータの電力消費レベル
を制御する手段を有し、前記制限する手段が、 パワーアップコマンドおよびパワーダウンコマンドを供
給する手段と、 前記時間スロットのうちの所定の１つのスロットの開始
時および終了時にイネーブル信号を生成する手段と、 該イネーブル信号に応答して、該時間スロットの該所定
の１つのスロットの開始の直前に該パワーアップコマン
ドを該コンバータの出力ポートに結合し、該時間スロッ
トの該所定の１つのスロットの終了の直後に該パワーダ
ウンコマンドを該コンバータの出力ポートに結合する手
段と、 を備えている、請求項６に記載の加入者ユニット。 - 【請求項１７】前記加入者ループ回路が通信器具を含
み、 前記回路構成要素が制御ロジックおよびデジタル信号プ
ロセッサを含み、 該デジタル信号プロセッサが、アイドル状態命令の実行
に反応して、該制御ロジック手段に該手段がパワーダウ
ンしていることを知らせる通知信号を出力し、また少な
くとも処理状態情報を維持し少なくとも所定の割り込み
信号に応答し得るレベルまでパワーダウンする手段を含
み、該通知信号は、デジタル信号プロセッサが再びパワ
ーアップされる前のデジタル信号プロセッサがパワーダ
ウンされている期間を表す値を含み、 該制御ロジック手段は、該通知信号に応答して、該通信
器具のフック状態の変化の受け取りを検出する手段と、 該通知信号が受け取られた後、該期間を計測する手段
と、 フック状態の該変化を検出するとまたは該期間を過ぎる
と、ウェークアップ割り込み信号を該デジタル信号プロ
セッサに送る手段とを含む、 請求項６に記載の加入者ユニット。 - 【請求項１８】前記加入者ユニットは、少なくとも所定
のオフフック機能、オンフック機能、およびリング化機
能の間で作動し、 前記回路構成要素は、デジタル信号プロセッサと、該加
入者ユニットをアナログ信号のための前記加入者ループ
回路とインタフェースする手段と、該インタフェースす
る手段からのアナログ信号を該デジタル信号プロセッサ
に供給されるベースバンドデジタル信号に変換し、該プ
ロセッサからのベースバンドデジタル信号を該インタフ
ェースする手段に供給されるアナログ信号に変換する手
段とを含み、 前記制限する手段は、該デジタル信号プロセッサ内に、
パワーダウンコマンド信号を、該加入者ユニットの該オ
フフック機能での時間スロット以外は、動作のすべての
時間スロットの間に該変換する手段に供給し、また該オ
フフック機能での時間スロット以外は動作のすべての時
間スロットおよび該リング化機能の送信および受信時間
スロットでは該インタフェースする手段に供給する手段
を備えている、 請求項６に記載の加入者ユニット。 - 【請求項１９】前記加入者ユニットは、少なくとも所定
のループバック機能、オンフック機能、リング化機能、
およびオフフック機能の間で作動し、該オンフック機
能、リング化機能、およびオフフック機能のそれぞれ
は、受信のための信号処理の各フレームに対して少なく
とも１つの時間スロットを含み、 前記構成要素は、デジタル信号プロセッサコマンド信号
結合手段とアナログ／デジタル変換手段とを含み、該変
換手段は、アナログ中間周波数信号を受け取り、対応す
る中間周波数デジタル信号が供給される双方向出力コネ
クションを有し、 前記制限する手段は、該デジタル信号プロセッサ内に、
該ループバック機能以外の動作のすべての時間スロッ
ト、該リング化機能の受信時間スロット、および該オン
フック機能およびオフフック機能の受信時間スロットの
間に該変換手段をパワーダウンするために、該コマンド
信号結合手段によって、パワーダウンコマンド信号を該
出力コネクションに供給する手段を備えている、 請求項６に記載の加入者ユニット。 - 【請求項２０】前記デジタル信号はｍビット二進法オフ
セット形式であり、前記プロセッサはｎビット２の補数
信号で作動し、ｎはｍより大であり、また、該デジタル
信号を該デジタル信号プロセッサに結合する手段が供給
され、該結合する手段は、 該二進法オフセットデジタル信号を２の補数デジタル信
号に変換する手段と、 ｎビットの２の補数デジタル信号を生成するために、該
２の補数デジタル信号をシフトおよび符号延長する手段
と、 該シフトおよび符号延長する手段からの該ｎビット２の
補数デジタル信号を該プロセッサに結合する手段と、を
備えている、請求項19に記載の加入者ユニット。 - 【請求項２１】前記加入者ユニットは、ループバック状
態、オンフック状態、リング化状態、およびオフフック
状態を含む所定の状態の間で作動し、 前記構成要素は、デジタル信号プロセッサとコマンド信
号結合手段とクロック制御CMOSデジタル／アナログ変換
手段とを含み、該変換手段は、デジタル中間周波数信号
を受け取る入力コネクションを有し、また対応するアナ
ログ中間周波数信号が供給される出力コネクションを有
し、そして 前記制限する手段は、所定の周波数のクロック信号を生
成する手段と、該ループバック状態の間、および該加入
者ユニットが送信し、該リング化状態および該オフフッ
ク状態のいずれかにある時間スロットにおいて変換手段
の動作を可能にするために、該クロック信号を該変換手
段に結合する手段とを備えている、 請求項６に記載の加入者ユニット。 - 【請求項２２】クロック信号を前記変換手段に結合する
前記手段が、 所定の周波数の少なくとも１つのクロック信号を供給す
る手段と、 前記デジタル信号処理手段から二進法コード化マルチビ
ットワードを受け取る受信手段と、 少なくとも１つが接地される複数の入力コネクションを
有する、制御可能な信号選択マルチプレクサと、 該マルチビットワードの少なくとも１つのビットに応答
して、該クロック信号または接地のいずれかを選択する
ように該マルチプレクサを制御する手段と、 該クロック信号に応答して該変換手段をクロックするか
または選択された接地に応答して該変換手段をパワーダ
ウンするように、該マルチプレクサの出力を結合する手
段と、を備えている、請求項21に記載の加入者ユニッ
ト。 - 【請求項２３】前記加入者ユニットは、ループバック状
態、オンフック状態、リング化状態、およびオフフック
状態を含む所定の状態の間で作動し、 前記構成要素は、デジタル信号プロセッサとクロック制
御CMOSデジタル中間周波数処理（DIF）手段とを含み、
該DIF手段は、ベースバンドデジタル信号を受け取る入
力コネクションを有し、また中間周波数に変換された対
応するデジタル信号を供給する出力コネクションを有
し、そして 前記制限する手段は、所定の周波数のクロック信号を生
成する手段と、該ループバック機能の間、および該加入
者ユニットが送信し、該リング化状態および該オフフッ
ク状態のいずれかにある時間スロットにおいてのみDIF
手段の動作を可能にするために、該クロック信号を該DI
F手段に結合する手段とを備えている、 請求項６に記載の加入者ユニット。 - 【請求項２４】クロック信号を前記DIF手段に結合する
前記手段が、 所定の周波数の少なくとも１つのクロック信号を供給す
る手段と、 前記デジタル信号処理手段から二進法コード化マルチビ
ットワードを受け取る受信手段と、 少なくとも１つが接地される複数の入力コネクションを
有する、制御可能な信号選択マルチプレクサと、 該マルチビットワードの少なくとも１つのビットに応答
して、該クロック信号または接地のいずれかを選択する
ように該マルチプレクサを制御する手段と、 該クロック信号に応答して該DIF手段をクロックするか
または選択された接地に応答して該DIF手段をパワーダ
ウンするように、該マルチプレクサの出力を結合する手
段と、を備えている、請求項23に記載の加入者ユニッ
ト。 - 【請求項２５】前記加入者ユニットは、ループバック状
態、オンフック状態、リング化状態、およびオフフック
状態を含む少なくとも所定の状態の間で作動し、 前記構成要素は、デジタル信号プロセッサと、コマンド
信号結合手段と、クロック制御CMOS有限インパルス応答
（FIR）処理手段と、CMOSサンプルレート補間（INF）処
理手段とを含み、該FIR手段は、第１のサンプルレート
でコンプレックスサンプル、ベースバンドサンプル、デ
ジタル信号サンプルを受け取る入力コネクションを有
し、また第２のより低いサンプルレートで対応するパル
ス形状サンプルが供給される出力コネクションを有し、
該INT処理手段は、該第２のサンプルレートで該コンプ
レックスサンプルを受け取る入力コネクションを有し、
また該第１のサンプルレートより高い第３のサンプルレ
ートで対応するサンプルが供給される出力コネクション
を有し、 そして 前記制限する手段は、所定の周波数のクロック信号を生
成する手段と、該ループバック状態の間、および該リン
グ化状態および該オフフック状態のいずれかにおいて該
加入者ユニットが送信する時間スロットにおいてのみそ
れらの動作を可能にするために、該クロック信号を該FI
R処理手段および該INT処理手段に結合する手段とを備え
ている、 請求項６に記載の加入者ユニット。 - 【請求項２６】クロック信号を前記FIR手段および前記I
NT手段に結合する前記手段が、 所定の周波数の少なくとも１つのクロック信号を供給す
る手段と、 前記デジタル信号処理手段から二進法コード化マルチビ
ットワードを受け取る受信手段と、 少なくとも１つが接地される複数の入力コネクションを
有する、制御可能な信号選択マルチプレクサと、 該マルチビットワードの少なくとも１つのビットに応答
して、該クロック信号または接地のいずれかを選択する
ように該マルチプレクサを制御する手段と、 該クロック信号に応答して該FIR処理手段および該INT処
理手段をクロック化するかまたは選択された接地に応答
して該FIR処理手段および該INT処理手段をパワーダウン
するように、該マルチプレクサの出力を結合する手段
と、を備えている、請求項25に記載の加入者ユニット。 - 【請求項２７】前記加入者ユニットは、ループバック状
態、オンフック状態、リング化状態、およびオフフック
状態を含む少なくとも所定の状態の間で作動し、 前記構成要素は、デジタル信号プロセッサと、アナログ
無線周波数信号を受け取る入力コネクションを有し、ま
たアナログ中間周波数信号が供給される出力コネクショ
ンを有する受信部、さらにアナログ中間周波数信号を受
け取る入力コネクションを有し、また対応するアナログ
無線周波数信号が供給される出力コネクションを有する
伝送部、そしてローカル発振器周波数信号を該伝送部お
よび該受信部に供給するタイミングおよび制御ロジック
部を含む無線周波数すなわちRFセクションとを含み、そ
して 前記制限する手段は、該タイミングおよび制御ロジック
セクションにおいて、電力消費レベル制御信号を該伝送
部および該受信部に供給する手段と、該加入者ユニット
が送信し、該リング化状態、該オフフック状態、および
断続オフクック状態のいずれかにある時間スロット以外
の該時間のスロットのいずれかにおいて該伝送部の少な
くとも１つのセグメントをパワーダウンするために、該
電力消費レベル制御信号を該伝送部に結合する手段と、 該加入者ユニットが送信し、該オフフック状態および断
続オフフック状態のいずれかにある時間スロット以外の
該時間スロットのいずれかにおいて該受信部の少なくと
も１つのセグメントをパワーダウンするために、該電力
消費レベル制御信号を該受信部に結合する手段とを備え
ている、 請求項６に記載の加入者ユニット。 - 【請求項２８】前記RF部が、第1IFセグメントと、少な
くとも１つの増幅器を含む第2IFセグメントと、該第2IF
セグメントの信号を無線周波数まで高く、増幅器を含む
ローカル発振器入力を含むアップ変換ミキサと、少なく
とも１つの無線周波数増幅器と１つのパワー増幅器とを
含む無線周波数セグメントとを備えており、 前記電力消費レベル制御信号が、該増幅器のすべてをパ
ワーダウンさせるために、該伝送部に印加される、 請求項27に記載の加入者ユニット。 - 【請求項２９】前記RFセクションの前記受信部の前記セ
グメントが、少なくとも１つの増幅器を含むRFセグメン
トと、無線周波数信号をIF信号に低下させ、増幅器を含
むローカル発振器入力を含む第１ダウン変換ミキサと、
少なくとも１つのIF増幅器と１つの自動ゲイン制御増幅
器とを含むIFセグメントと、該IF信号をベースバンド信
号に低下させ、増幅器を含むローカル発振器入力を含む
第２ダウン変換ミキサとを備えており、 前記電力消費レベル制御信号が、該増幅器のすべておよ
び該第２ダウン変換ミキサをパワーダウンさせるため
に、該受信部に印加される、 請求項27に記載の加入者ユニット。 - 【請求項３０】前記加入者ユニットは、少なくとも所定
のループバック機能、オンフック機能、リング化機能、
およびオフフック機能間で作動し、前記構成要素は、デ
ジタル信号プロセッサと、アナログ無線周波数信号を受
け取る入力コネクションを有し、またアナログ中間周波
数信号が供給される出力コネクションを有する受信部、
さらにアナログ中間周波数信号を受け取る入力コネクシ
ョンを有し、また対応するアナログ無線周波数信号が供
給される出力コネクションを有する伝送部、そしてロー
カル発振器周波数信号を該伝送部および該受信部に供給
するタイミングおよび制御ロジック部を含む無線周波数
セクションとを含み、 該受信部は、無線周波数信号を受け取り増幅する無線周
波数セグメントと、該無線周波数セグメントからの増幅
された無線周波数信号の周波数を中間周波数信号に低下
させる第１のダウン変換ミキサと、該中間周波数信号を
増幅する中間周波数セグメントと、該増幅された中間周
波数信号の周波数をベースバンド信号に低下させる第２
のダウン変換ミキサとを含み、 該伝送部の出力を該中間周波数セグメントの入力に接続
することによって、該加入者ユニットをループバック状
態におく選択可能なループバックコネクションが配備さ
れ、 前記制限する手段は、電力消費レベル制御信号を該伝送
部および該受信部に供給する手段であって、該制御信号
の１つはループバック信号である手段と、 該ループバックコネクションを選択し、また該受信部で
該中間周波数セグメント、該第２のダウン変換ミキサ、
およびそのローカル発振器入力増幅器のみを該ループバ
ック状態のみにおいてパワーアップするために、該ルー
プバック電力消費レベル制御信号を該受信部に結合する
手段とを備えている、 請求項６に記載の加入者ユニット。 - 【請求項３１】前記複数の回路構成要素の第１の群が前
記加入者ユニットを通る受信経路に接続され、該複数の
回路構成要素の第２の群が該加入者ユニットを通る送信
経路に接続され、該加入者ユニットが、TDMAシステム無
線制御チャネルをモニタして、該加入者ユニットに向け
られた制御メッセージを受け取り、該チャネルに応答メ
ッセージを伝送する待機動作モードを有し、前記制限す
る手段は、 ｎが少なくとも１であるとき、該TDMAフレームの各ｎ番
目のフレームで一度活性化されると、該加入者ユニット
に向けられた制御メッセージを該各ｎ番目のフレームの
１つで受け取るために、該各ｎ番目のフレームの第１の
時間スロットにおいて受信経路回路構成要素の該群の少
なくとも一部でパワーアップする手段と、 該制御メッセージの受信に応答して、該制御メッセージ
への応答を可能にするために各ｎ番目のフレームの１つ
の第２の時間スロットにおいて送信経路回路構成要素の
該群の少なくとも一部をパワーアップする手段と、を備
えている、 請求項６に記載の加入者ユニット。 - 【請求項３２】前記加入者ユニットを、該加入者ユニッ
トがオフフック状態、オンフック状態、およびリング状
態の１つに入るのを検出すると、前記信号処理状態のう
ちの２つの状態間で交替させる工程をさらに包含する、
請求項１に記載の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US27847194A | 1994-07-21 | 1994-07-21 | |
| US278,471 | 1994-07-21 | ||
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