JP2001119338A - 通信システム加入者ユニットのための電力消費制御方法および装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】ラインごとに電力消費を減少させ、複数の加入
者ループ回路に同じ無線装置を供給することを可能にす
る。 【解決手段】時分割マルチプルアクセス（ＴＤＭＡ）無
線電話システムの加入者ユニット１０は、各時間スロッ
トにおいて、その時間スロットでの通信信号処理に必要
でない回路構成要素１２、１３、２１、２９、５６、５
７、５８が、パワーダウンする電力消費モザイクに再構
成される。電力消費制御信号を分配するために設けられ
なければならない回路の程度を最小するために、クロッ
ク周波数制御２６、３０、７０またはパワーダウンコマ
ンド３１、６７、６８などの技術が利用され、電源回路
を実際に制御することなく、制御された回路構成要素電
力消費を修正する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ステーションの異
なるオペレーション状態において、異なる程度に制御が
実行される、通信システムステーション電力消費制御方
法および装置に関する。

【０００２】

【従来の技術】バッテリーまたはソーラパネルのような
有限電力源に依存し得る電子回路に電力消費を含むこと
に対する強い関心が長い間もたれてきた。携帯または電
力配電(electric power distribution)施設によって十
分に供給(serve)されていない地域に位置した、無線電
話機システムステーションに対する関心が特に急速にも
たれてきた。そのようなステーションは、本明細書にお
いて、概して加入者(subscriber)ステーションユニッ
ト、または単に加入者ユニットと称される。種々の汚染
源(pollution)を含む必要に対する関心が大きくなるに
つれて、この関心はさらに急速に注目されるようになっ
ている。

【０００３】無線電話機分野において、電力消費を制限
するためにいくつかのタイプの努力がなされた。実際の
音声信号の有無によって送信器電源供給のオンまたはオ
フを切り換える音声作動送信器(ＶＯＸ)がよく知られて
おり、１つの例として、D.R.Bolgianoらの米国特許第4,
130,731号がある。そのような送信器を含む加入者ユニ
ットは、さもなくば、全てのオペレーション状態の間、
完全に動力を供給される。多くの電力保存の努力は、ユ
ニットが、チャンネルの利用の可能性を待つ、または呼
出しの開始を待つスタンドバイモードにある間に、加入
者ユニットの少なくとも受信回路を周期的にイネーブル
(enable)することに頼ってきた。いくつかの例として、
D.R. Bolgianoらの米国特許第4,272,650号、およびH.Sa
toらの第5,203,020号がある。この後者のシステムの加
入者ユニット回路は、さもなくば、実際の呼出し信号処
理の間、完全に動力を供給される。「呼出し信号処理」と
いう用語は、例えば、ステーション間の通信のための全
てのタイプの信号に対する、増幅、濾波、コード化/デ
コード化、補間、または変調のようなオペレーションに
言及する。

【０００４】Satoらの特許においては、移動電気通信シ
ステムの加入者ユニットがシステムのどのチャンネルに
おいても供給されることが不可能な地域にある場合、ユ
ニットは、適切なチャンネルの利用可能性をチェックす
るために、周期的にパワーアップされ、さもなくば、タ
イマーを除く全ての構成要素がパワーダウンされる。利
用可能なチャンネルが見つかり、呼出しの開始を持つ
間、中央処理装置(ＣＰＵ)およびタイマーは継続してパ
ワーアップされ、その間、ユニットの残りは、呼出しの
開始をチェックするために周期的にパワーアップされ
る。最後に、呼出し接続の間、加入者ユニット全体が、
継続してパワーアップされる。

【０００５】システムの他のグループにおいて、加入者
ユニットは、グループとしてパワーアップまたはダウン
され、また他がパワーダウンされている間、必要であれ
ば、加入者ユニットをパワーアップするように特別に配
置される。いくつかの例として、M.A. Mooreの米国特許
第4,964,121号、M. Ichiharaの第4,509,199号、および
S. Otsukaの第4,577,315号がある。同様に、Y. Mizota
の米国特許第4,713,809号において、時間分割多重アク
セス(ＴＤＭＡ)システムのための中継ステーションは、
それによって供給される加入者ユニットがアクティブ(a
ctive)であるＴＤＭＡタイムスロットの間のみパワーア
ップされる。

【０００６】D.N. Critchlowらの米国特許第5,008,900
号の加入者ユニットのような無線電話機システムの加入
者ユニットは、加入者ユニット機能によって決定される
選択された時間において、特定の比較的高い電力消費の
構成要素をパワーダウンするための手段を含み、その時
間に加入者ユニット機能が行われる。例えば、Critchlo
wらの特許において、種々のユニット構成要素を制御
し、特定の信号処理機能を行うためのユニットに含まれ
る処理チップは、進行中の電話呼出しがない場合に、一
時的にパワーダウンされる。パワーダウンは、ユニット
のオペレーションプログラムのアイドル命令の実行に応
じて生じる。通常オペレーションは、割り込み信号に応
じて再開され、サービスルーチンを行う必要がなけれ
ば、プロセッサはパワーダウン状態に戻る。さもなけれ
ば、加入者ユニットの構成要素は、完全に動力を供給さ
れると考える。

【０００７】E. Panethらの米国特許第4,675,863号にお
いては、ＴＤＭＡ環境にて機能する加入者ユニットにお
いて、ハーフデュプレックスモードにてモデムがオペレ
ートされる。このモードにおいて、モデムの受信復調セ
クションおよび送信変調セクションは、異なる時間にお
いてオペレートする、したがって、無線周波数(ＲＦ)セ
クション電力アンプは、半分以下の時間の間アクティブ
である。他の加入者ユニットの構成要素は、継続してオ
ペレートするものと考える。

【０００８】

【発明が解決しようとする課題】到達するのが比較的困
難な地域にある加入者ユニットには、ソーラパネルまた
は交流充電器によってサポートされるバッテリを用いた
バックアップ電力供給源がしばしば備えられる。上述さ
れたタイプの努力にも関わらず、適切な充電設備による
バックアップバッテリ電力によってオペレートされるこ
とが可能なワイヤレスＴＤＭＡ通信システムの加入者ユ
ニットのいくつかは、必要な電力を供給するために多数
のバックアップバッテリを使用しなければならなかっ
た。そのようなユニットのいくつかにおいては、一対の
15アンペア時、12ボルトバッテリ、および４から６つの
ソーラパネルの充電源が用いられてきた。

【０００９】

【課題を解決するための手段】本発明によれば、ＴＤＭ
Ａ無線電話機システム加入者ユニットの特定の回路構成
要素が、呼出し接続の間、反復的に(recurrently)パワ
ーダウンされる。反復ＴＤＭＡ時間フレーム毎の異なる
タイムスロットの間パワーダウンされる部分は、フレー
ムのそれぞれのタイムスロットにおける信号処理オペレ
ーションに必要ではない。言い換えれば、ユニットの電
力消費を動的に(dynamically)制限するために、タイム
スロットからタイムスロットにおいてパワーアップおよ
びパワーダウンされる加入者ユニットアクティブ回路の
部分の変化しているテセレーション(tessellation)があ
る。

【００１０】本発明の１つの局面によれば、電力消費制
御コマンドを分配(distribute)するのに適切な位置にあ
る、存在する制御または呼出し信号経路を用いることに
よって、電力消費制御信号を分配するための特別な回路
の必要が減る。特殊な電力消費制御回路構成の必要を減
らすために、いくつかの制御実行技術が用いられる。こ
れらの技術には、回路構成要素への電力供給電流経路を
制御可能にスイッチすること、または、電力消費がクロ
ックレート(clocking rate)によって影響される半導体
技術において実行される特定のクロックされた(clocke
d)回路構成要素に出力されるクロックソースの周波数を
遠隔に制御すること、または、ほとんど無いまたは皆無
の入力信号に応じる場合には、より少ない電力を消費す
る回路への入力信号を減少すること、または、アンプに
供給されるバイアス電流を減少すること、または、パワ
ーダウン入力接続を通常設けられる市販の回路構成要素
に、コマンド信号を分配することが実例的に含まれる。

【００１１】１つの実施態様において、加入者ユニット
信号処理回路構成要素を電話ステーションセットと結合
するために、加入者ユニット回路構成は、配線インタフ
ェースユニットを含む。同じまたは異なるタイプの加入
者ユニット回路の利用をシェアする追加サービスのため
の配線インタフェース機能を備えるために、加入者ユニ
ットは、また、単一の回路ボードに、配線インタフェー
スユニットおよび他の加入者ユニット回路の構成要素と
ともに、増設スロット、または見出しコネクタを含む。

【００１２】本発明による加入者ユニットは、呼出し接
続中でない、アクティベートされた(activated)加入者
ユニットと通信するために、無線制御チャンネル(ＲＣ
Ｃ)を提供するネットワークステーションを含むＴＤＭ
Ａシステムでオペレートする。加入者ユニットは、ユニ
ットの呼出しトラフィック(traffic)の有無を決定する
のに、ＲＣＣをサンプルするために必要な回路構成要素
のみを主に周期的にパワーアップするために、ＴＤＭＡ
システムタイムスロットおよびフレームクロック配置(c
locking arrangements)を用いる。１つの実施態様にお
いて、ＲＣＣチャンネルのその目的のために、ＴＤＭＡ
フレーム毎に１以下のタイムスロットが使われる。いく
つかの適用において、１秒毎、または、まれに生じるフ
レーム毎に１つのタイムスロットのみを利用することが
さらに可能である。

【００１３】供給している(serving)加入者ユニット
と、供給される(served)すべての加入者通信機器(例え
ば、電話器セット)との間の加入者ループ回路を、加入
者ユニットがループ回路を結合するベースステーション
への無線リンクの長さよりも実質的に短いループ長さに
制限することによって、さらなる電力が保存される。

【００１４】また、呼出し信号周波数がデジタルにプロ
グラム可能で、呼出し信号のオンオフ抑揚(cadence)お
よび電力消費が、２進レベル信号によって制御される、
都合よく制御されたリングジェネレータが用いられる。

【００１５】加入者ユニット内の電力消費レベル制御
は、ケース内の所定の最小温度の維持を助けるために、
加入者ユニットケース内のサーモスタットの制御の下で
ディスエーブルおよびイネーブルにされる。

【００１６】本発明のより完全な理解、およびその種々
の特徴、目的、および利点が、以下の詳細な説明、およ
び添付のクレームを付随の図面と共に考慮することによ
って得ることができる。

【００１７】

【発明の実施の形態】説明の便宜のために、本明細書に
おいて、制限されることなく、本発明はＴＤＭＡ通信シ
ステム加入者ユニットを参照しながら説明される。その
ようなユニットの図面描写は、電力保存の局面、先に参
照されたPanethらおよびCritchlowらの特許のような先
行技術から知られている基礎をなす無線電話信号処理の
局面を示すために簡潔にされている。これら２つの特許
の開示は、本明細書において参考までに援用される。し
かし、本発明は、特定のシステム設計に制限されること
なく、ＴＤＭＡ無線電話システムに適用可能である。無
線電話信号処理の局面の議論は、本発明の電力保存の局
面の理解を容易にするために必要な範囲で本明細書に含
まれる。

【００１８】図１において、Panethらに説明されるよう
なＴＤＭＡ通信システムのための、Critchlowらに説明
されるタイプの、加入者ユニット10を含む加入者ターミ
ナル８が示されている。ユニット10の回路構成要素のた
めのオペレーティング電力は、バッテリ(図示せず)、ま
たはソーラパネル(図示せず)、または、１セットのＤＣ
/ＤＣ変換器９によって、ＡＣ-ＤＣ電力供給源(図示せ
ず)から供給される。セット９の変換器は、ユニット10
の回路構成要素に必要な種々の出力電圧を生成し、図面
において＋５ボルトから−48ボルトを含む電圧範囲が実
例的に示されている。種々の電圧は、図１において図示
されいない回路によって、通常の方法で、加入者ユニッ
ト回路構成要素に結合される。

【００１９】加入者ユニット10の回路構成要素は、アク
ティブおよびパッシブ(passive)の両方の構成要素を含
む。アクティブ回路構成要素は、各構成要素が、少なく
とも１つの電力消費の有効な電気入力接続を有するグル
ープであり、この接続において電気入力の所定の変化に
よって、回路構成要素の電力消費レベルの対応した変化
が生じる。本発明によれば、これらの電力消費センシテ
ィブ入力接続はＴＤＭＡシステムタイムスロットごとに
制御され、グループ構成要素の内、信号処理のために必
要なグループ構成要素をパワーアップし、グループの残
りの構成要素をパワーダウンする。

【００２０】図１の加入者ユニット10は、送信部12、受
信部13、ならびにタイミングおよび制御ロジック回路16
を有するＲＦセクション11を含む。アンテナ17は、無線
リンクを介してＴＤＭＡシステムベースステーション
(図示せず)への結合を提供し、デュプレクサ18によっ
て、ＲＦセクション11の送信部および受信部に交互に結
合される。加入者ユニット10は、デジタル信号プロセッ
サ(ＤＳＰ)19、すなわちプログラムされた中央プロセッ
サの制御の下でオペレートされる。ＤＳＰ19のための適
切な集積回路の１つに、Texas Instruments Corp.のTMS
320C52 ＤＳＰがある。ＤＤＦ 特定用途向け集積回路
(ＡＳＩＣ)20は、(Sony Corp.のCXD1171M ＤＡＣのよう
な)ＤＩＦ-ｆｅｄデジタル-アナログ変換器(ＦＤＡＣ)2
1および(Analog Devices Corp.のAD7776のような)アナ
ログ-デジタル変換器(ＡＤＣ)22によって、ＲＦセクシ
ョン11に双方向に結合される。ビット-パラレルバス23
およびＤＩＦＣＬＫ接続26は、デジタル変調音声データ
およびクロック信号をそれぞれ、ＤＤＦ ＡＳＩＣ20か
らＦＤＡＣ21に結合する。ＤＩＦＣＬＫ回路信号は、Ｆ
ＤＡＣ21をクロックし；ＦＤＡＣオペレーションが必要
ではないＴＤＭＡタイムスロットの間、ＤＩＦＣＬＫ
は、電力消費を減らすために消されている。そのため
に、ＦＤＡＣ21は、電力消費がクロックレート(clock r
ate)によって影響される半導体技術を用いて都合よく構
成されている。そのような技術の１つの例として、相補
型金属酸化膜半導体(ＣＭＯＳ)技術がある。ＣＭＯＳ回
路構成において、電流の引き出し(current drawn)は、
含まれているＣＭＯＳ素子がスイッチするレートに依存
する；したがって、クロック信号が割込みされた場合、
スイッチングは停止する；そして、有意な電力消費減少
が生じる。入力信号が変化しないように防止されている
場合にはクロックされずにＣＭＯＳトランジスタがスイ
ッチするのを防止するＣＭＯＳ回路構成要素においても
同様の影響が生じる。アナログＩＦ信号が、ＦＤＡＣ21
から与えられ、回路27によって、ＲＦセクション11の送
信部12に出力される。

【００２１】同様に、受信されたアナログＩＦ信号は、
回路28によって、受信部13からＡＤＣ22に結合され、そ
してＡＤＣのデジタル出力は、ビット-パラレル双方向
性(bi-directional)回路29によって、ＤＤＦ ＡＳＩＣ2
0に与えられる。この回路29はまた、つづいて説明され
るように、ＤＤＦ ＡＳＩＣ20からの電力消費制御信
号、および他の制御信号をＡＤＣ22に与えるために用い
られる。回路30は、ＤＤＦＡＳＩＣ20からＡＤＣ22への
いくつかのさらなる制御信号を結合する。

【００２２】電力消費制御信号、ならびに他のタイミン
グおよび制御信号は、ＤＤＦ ＡＳＩＣ20から、回路31
によって、ＲＦセクション11タイミングおよび制御ロジ
ック16に与えられる。この回路31は、図２と合わせてさ
らに議論されるが、目下の目的においては、ＲＦセクシ
ョン11において電力消費制御を実行するために用いられ
る信号のために４つの回路を含むことが言及される。こ
れらの４つの信号は、(送信部12のオンおよびオフを切
り換えるための)Ｔｘ、(受信部13のオンおよびオフを切
り換えるための)Ｒｘ、(送信部12の電力アンプ101をイ
ネーブルおよびディスエーブルするための)ＰＡＥＮ、
および(受信部13のループバックスイッチを制御するた
めの)ＩＦＬＰＢＫである。補足のデジタル-アナログ変
換機能(図１において図示せず)は、図２と合わせて議論
される、受信部13の自動利得制御機能と関連する。この
補足のデジタル-アナログ変換機能は、模式的な描写さ
れている受信部13に含まれると考える。

【００２３】ＤＤＦ ＡＳＩＣ20は、加入者ユニット10
のベースバンドおよび中間周波数部の両方の一部である
回路構成要素、ならびにＲＦセクション11、変換器21お
よび22、ＤＳＰ19、およびまだ言及されていないベース
バンド回路構成要素の協動(cooperation)を可能にする
ために必要な種々の信号処理および制御機能を行うため
の回路構成を含む。本発明に関連した特定の関心は、説
明される電力消費制御の局面である。このために、ＤＤ
Ｆ ＡＳＩＣ20は、ＤＤＦ ＡＳＩＣ20の構成要素および
加入者ユニット10の他の構成要素のレジスタベースの通
信を管理する制御ロジック回路32を含む。例えば、ソー
ス回路、例えばデータバス42からの情報は、１クロック
時間で、ＤＤＦ ＡＳＩＣレジスタにロードされ、次い
で遅れた(later)クロック時間で宛先(destination)回路
に読み出される。ロジック回路部32の回路構成要素は、
加入者ユニットがアクティブの場合にはいかなる時も、
それ自体はパワーダウンされない。また、ＤＤＦ ＡＳ
ＩＣ20において、電力消費制御目的の関心として、送信
されるデジタル変調信号を濾波するためのＡＳＩＣのＦ
ＩＲセクション33、そのデジタル信号のシンボルレート
を増加するための補間回路(ＩＮＴ)セクション34、ベー
スバンドデジタル信号を第１の中間周波数に上げる(bri
ng up)位相変調および第１のミキシングを行うためのＤ
ＩＦセクション36、および、図７と合わせて説明される
いくつかの機能を行うための受信ＦＩＦＯロジック回路
37がある。

【００２４】周知のように、送信および受信動作の両方
において加入者ユニット１０の様々な信号処理機能は、
例えばクロック周波数、ローカル発振器周波数および基
準周波数(reference frequency)について異なる信号周
波数を要求する。これらの周波数を生成するプロセス
は、公知の直接デジタル合成（DDS）機能(direct digit
al synthesis functions)を包含することが効果的であ
る。図１の実施態様において、ＤＩＦセクション３６
は、加入者ユニット回路中の送信動作のみに関与する要
素に対してＤＤＳ機能を行うことが効果的である。更
に、別立てのＤＤＳセクション４４が、加入者ユニット
回路中の基本的に受信動作のみに関与する要素に対して
ＤＤＳ機能を行う。ＤＤＳ４４の出力は、ＤＤＳから供
給を受けるＤＡＣ（ＳＤＡＣ）４５を介して、ＲＦセク
ション１１の受信部１３に結合されている。受信部の後
述の回路要素のうち少なくとも一つは、時定数が長いた
めに全動作時においてパワーアップされていなければな
らないため、ＤＤＳもまた全動作時においてパワーアッ
プされている（初期化に対して）。

【００２５】制御論理回路３２は、ＤＳＰ１９および関
連メモリ（すなわちＲＡＭ３９およびフラッシュＲＡＭ
４０）からアドレスバス４１およびデータバス４２を介
して受け取ったアドレスおよびデータ信号に応答して、
上述の制御を行う。回路３２がこのようにして受け取っ
た情報は、これら回路に加入者端末(subscriber termin
al)８の動作状態を知らせる（例えば開始動作、回路パ
ラメータのリセット、コール開始待機中のアイドル（オ
ンフック）、リング、およびコール中の送信／受信（オ
フフック）動作など）。動作モード（例えばＱＰＳＫま
たは１６ＰＳＫ）を示すデータもまた供給される。制御
論理回路３２は、データバスおよびアドレスバス４２、
４１、ならびに加入者ユニット１０中の他の回路要素と
の伝達(communication)のためのレジスタを有してい
る。この意味において回路３２および加入者ユニット１
０中の他要素間の伝達はレジスタ的であると上述した。
このタイプの伝達は周知である。しかし、図１において
これらのバスは回路３２を表すブロックまで直接延びる
かのように示している。たいていの場合において他の回
路は単にＤＤＦＡＳＩＣ２０の境界(edge)まで／から延
びているように示している。回路３２中の、タイムスロ
ット的電力消費制御に関与する(involved in)部分の例
を、図７〜１０により詳細に説明する。

【００２６】制御論理回路３２は、同じく回路３２中で
生成されるタイムスロットおよびフレーム情報を、バス
４１および４２および他の回路から受け取った情報とと
もに用いて、加入者ユニット１０中を様々な要素を統合
的(coordinated)に制御するために必要な追加的な信号
を作成する。これらの追加的信号は、ユニット１０のた
めのある種の電力消費制御信号を包含する。後者の信号
は、上記に列挙した、回路３１からＲＦセクション１１
に伝えられる４つの信号を包含する。さらに、回路４３
は論理回路３２からＦＩＦＯロジック３７へマルチビッ
トコマンド信号を結合し、この信号は、図７を用いて後
述するように、受信タイムスロットの開始および終了時
においてＡＤＣ２２に伝達される電力消費レベル制御ビ
ットを有する。ＦＩＦＯ論理回路３７自体は、加入者ユ
ニット１０がアクティブにされている(activated)とき
はいつでも、継続的に(continuously)パワーアップされ
ている。

【００２７】制御論理回路３２は、ＤＤＦＡＳＩＣ２０
の回路要素にクロック信号を供給する。回路３５は、連
続的(continuous)クロック信号をＤＤＳ４４に結合す
る。図８を用いて後述するように、回路４６は、選択さ
れた、すなわちプログラマブルに割り込み可能(interru
ptible)なクロック信号をＤＩＦセクション３６に結合
し、回路４７は他の選択されたクロック信号をＩＮＴセ
クション３４およびＦＩＲセクション３３の両方に結合
する。回路４６および４７上のクロック信号を適当なタ
イムスロットにおいてオンオフすることにより、ＦＩＲ
およびＩＮＴセクションならびにＤＩＦセクション（こ
れらは全てＣＭＯＳ技術で実現することことが効果的で
ある）が効果的にパワーアップおよびパワーダウンされ
て電力消費制御を行う。ＣＭＯＳ回路がクロックされて
いないときには、ＣＭＯＳトランジスタはスイッチせ
ず、回路の電力消費レベルはほぼゼロとなる。

【００２８】論理回路３２は、アドレスデコードロジッ
ク（不図示）を含む。アドレスデコードロジックは、ア
ドレスバス４１上の信号に応じてチップ選択信号Ｐ４Ｒ
ＡＭ＿ＣＳおよびＦＬＡＳＨ＿ＣＳをそれぞれ対応する
リード線４９および５０上に作成して、それぞれＲＡＭ
３９およびＦＬＡＳＨ４０のメモリを含む回路要素への
アクセスをイネーブルする。リード線４９および５０は
通常はアドレスバス４１中に含まれるものであるが、本
発明のパワーダウン局面の説明のため、別個に示してい
る。これらのメモリもまたＣＭＯＳ技術により実現され
るために、これらのうち一つに対する選択信号が不在で
あることはそこに対するアドレスを不可能にし、結果、
再びアドレス用に選択される時点まで効果的にパワーダ
ウンを行える（記憶された情報は失わずに）。

【００２９】ＤＳＰは、そのプログラム中のアイドル命
令を実行して自身をパワーダウンする（すなわちスリー
プに入る）よりも前に、制御論理回路３２中のスリープ
カウンタ（図９）を、ＤＤＦＡＳＩＣ２０内のメモリマ
ップされたレジスタを介し、かつＤＳＰアドレスおよび
データバス４１および４２を用いてセットする。ＤＳＰ
１９は、次にカウンタをイネーブルすることにより、カ
ウントを同様に開始する。カウント区間が終了したと
き、あるいはサーブされている加入者が電話機(telepho
ne set)のフックをオフにしたことを示す信号を回路３
２が受け取った場合、論理回路３２は、回路５２にＷＡ
ＫＥＵＰマスク不可能割り込み（ＮＭＩ）信号を与える
ことにより、ＤＳＰ１９をパワーアップさせ、処理をリ
ジュームさせる。この局面を、図９を用いて更に説明す
る。

【００３０】加入者ユニット１０は、ラインインタフェ
ースユニット５３を有しており、ラインインタフェース
ユニット５３は、ＤＤＦ ＡＳＩＣ２０論理回路３２か
ら供給される信号によって電力消費制御のために選択的
にパワーアップまたはダウンされる回路要素を有してい
る。ラインインタフェースユニット５３の基本的構成要
素は、加入者ラインインタフェース回路（ＳＬＩＣ）５
６、コーダ／デコーダ（ＣＯＤＥＣ）５７（時に加入者
ループ音声回路（ＳＬＡＣ）と呼ぶ）、リング回路５
８、およびリングリレー５９である。図示のリレー５９
はコール接続中における通常の位置を示しており、ＳＬ
ＩＣ５６からの信号によって作動する(activated)と回
路５８を加入者ループに接続する。加入者ループを、加
入者の電話機を表すティップおよびリングリード抵抗器
６２および６３ならびに抵抗器６６として概略的に図示
している。加入者ユニットは様々な加入者用ヒューマン
インタフェース機器、すなわち電話機、モデムまたはフ
ァクシミリ機等の通信機器を提供(serve)するために有
用であるが、ここでは説明を簡略にするため電話機を説
明している。

【００３１】ＳＬＩＣ５６は、加入者ユニットと加入者
ループとの間に電子的なインタフェースを提供する。Ｓ
ＬＩＣ５６は、異なる負荷（すなわち電話加入者ルー
プ）抵抗レンジに対して、異なるループ出力電圧で動作
するビルトイン能力を有する回路であることが効果的で
ある。現在までの典型的な有線ネットワークアプリケー
ションにおいて、前出の市販ＳＬＩＣ（AMD79534）を用
いた場合、３０ミリアンペアにおける加入者ループへの
ＳＬＩＣ出力電圧は約３６ボルトであり、対して総ルー
プ抵抗は１２００オームであったから、ループ電力消費
は１．０８ワットであった。より低いループ抵抗のため
には、より低電圧かつ低電力が必要である。

【００３２】一方、加入者ユニット用のアプリケーショ
ンは典型的には、加入者電話機が位置する建物の上また
は非常に近くにユニットを実装することを包含し、ユニ
ットと電話機の間の加入者ループは、加入者ユニットと
加入者ユニットにサーブしているベースステーションと
の間の無線リンクよりも典型的にはずっと近い。言い換
えれば、図示の加入者ユニットに接続された加入者ルー
プは、有線システムにおける電話交換局(telephone exc
hange)と加入者の電話機との間の加入者ループよりも、
典型的にはずっと近い。本発明によれば、抵抗６２、６
３および６６を含む加入者ループは、有線システム中の
典型的なループ抵抗よりもずっと低い総抵抗に好ましく
は制限される。従って、ループの消費する電力を減少さ
せるために、その抵抗を約５００オームに制限すること
が効果的である。これは、ループが使用可能な動作電流
を減らすことなしにループ内の最大電力消費が約０．４
５ワットになることを表している。

【００３３】ＳＬＩＣ５６は、ループ電圧に関わらずそ
れ自身約４５０ミリワット（mW）という一定の電力を消
費しながら一定のループ電流を可変ループ抵抗に供給す
る、ＤＣ−ＤＣ変換器を有している。このように、比較
的短いループにサーブする場合にＳＬＩＣからの出力電
圧が減少されることにより、変換器９が８５％効率を有
していると仮定すれば、上記実施例における加入者ユニ
ット自体が消費する総電力は約７４０mW減少する。結果
として、平均加入者ユニット入力電力要求の大きな割合
分の総電力が、節約される。

【００３４】加入者電話ステーションセットからの送信
信号は、ＳＬＩＣ５６およびＣＯＤＥＣ５７中を流れ、
双方向的伝達信号を介してインタフェース回路６４から
ＤＳＰ１９に（デジタル形式で）流れる。ＤＳＰ１９内
における再サンプリングその他の処理機能後、送信信号
は続いてＤＤＦ ＡＳＩＣ２０上のＦＩＲセクション３
３、ＩＮＴセクション３４およびＤＩＦセクション３６
中を流れて、そこからＦＤＡＣ２１およびＲＦセクショ
ン１１の送信部１２を通ってアンテナ１７に流れる。ア
ンテナ１７によって傍受された受信信号は、セクション
１１の受信部１３、ＡＤＣ２２、ＦＩＦＯロジック３
７、ＤＳＰ１９、（回路６４を介して）ＣＯＤＥＣ５７
およびＳＬＩＣ５６を通って、加入者の電話機に流れ
る。ＳＬＩＣ５６には、リング回路５８出力から分岐し
た(tapped off)入力接続点６５が設けられていることに
より、ＳＬＩＣ５６がリング中の加入者電話機のオフフ
ック状態（すなわちＳＬＩＣ５６のパワーダウン状態
中）を検知することを可能にしている。ＳＬＩＣ５６か
ら延びるリード線６９は、オフフック検知信号をＤＤＦ
ＡＳＩＣ２０および論理回路３２に結合する。

【００３５】ＳＬＩＣ５６は、Advanced Micro Device
s、Inc.のAM 79534ＣＭＯＳ回路であれば効果的であ
り、ＤＳＰからＤＤＦＡＳＩＣ２０（制御回路３２）お
よび接続点６７を介して供給されるマルチビット制御ワ
ードによって、アクティブ状態と低パワー状態との間を
切り替えられる。ＣＯＤＥＣ５７は、Advanced Micro D
evices、Inc.のAMD 7901B回路であれば効果的である、
ＤＤＦＡＳＩＣ２０中の制御回路３２からのリード線６
８上のシリアルマルチビットＳＥＲＤＡＴ信号によっ
て、アクティブ状態とオフ状態との間を切り替えられ
る。

【００３６】回路７０は、例として(illustratively)、
８０キロヘルツ（kHz）の低電圧クロック信号をＤＤＦ
ＡＳＩＣ２０からリング回路５８に結合する。リング回
路５８は、リングのための高電圧を発生する。回路７４
は、低電圧信号ＲＩＮＧＦＲＱを選択可能な低周波数
（例えば２０Hz）にてリング回路５８に供給することに
より、リング信号周波数を発生する。８０kHz信号およ
びおよびＲＩＮＧＦＲＱ信号は、例えば「２秒オン、４
秒オフ」リングケーデンス(ringing cadence)における
「４秒オフ」中などの、電話機器が実際には警告リング
音を生成しない間、停止される（すなわち一定の直流値
に維持される）。従って、リング回路電力消費制御およ
びその動作的制御は、同一の信号によって実現される。
すなわち、回路がアクティブなリング状態にあるとき
も、その入力信号クロック供給は、上記リングケーデン
スで周期的にオンオフされることにより、電力消費が減
少する。通常の音声コール（ハーフデュプレックス動作
において１６ＰＳＫ変調を用いた場合）における約３．
３秒間の動作中に消費する電力、あるいは８．３秒間の
アイドル動作中に加入者ユニット１０中の他の全部分が
消費する電力と同じだけの電力をリング回路はアクティ
ブ時において一つの２秒リング区間中に消費するため、
これは有利である。リレー５９はリング中に作動し、テ
ィップおよびリング電話接続点を、リング発生器５８出
力に接続する。この作動は、ＳＬＩＣ５６出力による通
常の方法によって達成される。ＳＬＩＣ５６出力は、Ｄ
ＤＦＡＳＩＣ２０出力によって制御され、ＤＤＦＡＳＩ
Ｃ２０出力は、やはり回路６７上の、ＤＳＰ１９からＤ
ＤＦＡＳＩＣ２０を介して得られるコマンドによって制
御される。

【００３７】また、加入者ユニット１０上にはラインイ
ンタフェースオプションヘッダ７２も設けられており、
トラヒックレベルが許すときは、後述のＴＤＭＡタイム
フレーム構造中に他のサービスも盛り込むことができ
る。そのようなサービスの例は、例えば、追加的な通常
の電話加入者ライン、公衆電話(coin telephone)、デー
タモデムまたはファクシミリ機を盛り込むことである。
この目的のため、ヘッダ７２にはアドレスバス４１およ
びデータバス４２への接続点、ならびにＤＳＰ１９と伝
達信号インタフェース結合される双方向的回路７３が設
けられている。ＤＣ／ＤＣ変換器９の組からの例えば１
２ボルトの共通ＤＣ供給電圧のための電源接続点（図１
には図示せず）もまた設けられている。ティップおよび
リングリード線７６および７７は、挿入可能なサービス
オプションカード（不図示）が適合化さた加入者サービ
ス機器との伝達を行うことができる。そのようなオプシ
ョンカードは、変換器９から供給される以外の特定の範
囲の供給電圧を要求する限りにおいて、それ自身専用の
ＤＣ／ＤＣ変換器を有することになる。同様に制御信号
は、オプションカード上の回路要素の電力消費制御のた
めのものを含み、データおよびアドレスバス４２および
４１を介して、オプションカード上の適切なコマンド解
釈ロジックに供給される。

【００３８】ラインインタフェース回路カードがヘッダ
７２に挿し込まれ、加入者ループに結合されたとき、加
入者ユニットは、詳しく後述されるようにＱＰＳＫフル
デュプレックスモードで動作し得る。このＴＤＭＡ動作
において用いられる「フルデュプレックス」という語
は、伝統的な定義とは若干異なる定義を有する。ＴＤＭ
Ａ環境においては、フルデュプレックス動作は、ユニッ
ト中の送信部および受信部の両方が単一のタイムスロッ
ト内で動作するような加入者ユニット動作と定義され
る。これは、ＴＤＭＡハーフデュプレックス動作の場合
におけるような、コールにおける両者が同時に話すこと
が可能であるようなより伝統的な意味でのフルデュプレ
ックス電話動作も可能にするが、単一の加入者ユニット
が例えば２つの加入者ラインにサーブすること、すなわ
ちデュアルラインサービスもまた可能にする。フルデュ
プレックスデュアルラインサービスモードの動作におい
ては、全加入者ユニットの電力消費は、単一のラインに
サーブするときよりも高い。しかし加入者ユニットのう
ち全動作時においてフルパワーにされる部分をシェアす
ることにより、その加入者ユニットのライン毎のハード
ウェア的コストはより低くなり、ライン毎の電力消費も
またより低くなる。

【００３９】加入者端末８における電力消費レベル制御
能力は、端末内部温度の調節の支援のために有用であ
る。この目的のために、サーモスタット７１がＤＤＦＡ
ＳＩＣ２０を介してデータバス４２に結合し、その開閉
回路状態がＡＳＩＣに周期的にレジスタされ、その状態
がＤＳＰ１９に読まれるようにしてもよい。サーモスタ
ットは、加入者端末８内の温度が摂氏０℃などの所定の
温度以下に下がったときに作動して変化した回路状態に
なるようにセットされることが効果的である。温度がそ
のレベル以下に下がったとき、サーモスタットの変化し
た回路状態により、ＤＳＰ１９は実際の電源電流回路を
スイッチングする回路に対して電力消費制御信号、例え
ば回路３１上に供給される制御信号などを、そのオンま
たは通常の電力消費レベルに維持する。従って、加入者
ユニット中のそのように制御された要素は、サーモスタ
ット７１が以前の回路状態に復旧するまでパワーダウン
されない。結果として、制御されフルパワーにされた回
路要素によって発生された熱は、端末温度をより高いレ
ベルに復旧する役割を果たす。

【００４０】次に、ＲＦセクション１１およびそこにお
ける電力消費制御テセレーション(tessellation)、すな
わちモザイク化のレゾルーションレベルをより詳細に示
す図２のブロック図を参照する。図２中の多くの回路要
素に対する制御は、セクション中の選択された回路要素
のための電源回路の直列電流パス中にゲートスイッチを
用いる技術によって、実現される。その一例を、図３の
アンプに関してより詳細に示す。

【００４１】図３において、アンプ７８は、端子(termi
nal)７９において入力信号を受け取り、端子８０におい
て増幅された出力信号を生成する。丸で囲ったプラス符
号により正電圧電源８１を略図示しており、正の端子が
プラス符号位置において図中の回路に接続され、負の端
子が接地された直流源を表している。電源８１は、ＰＮ
Ｐトランジスタ８２のエミッタ端子に接続されており、
ＰＮＰトランジスタ８２のコレクタ端子は、他方の電源
端子が接地されたアンプ７８の一方の電源端子に接続さ
れている。トランジスタ８２は、電力消費制御信号によ
って飽和伝導または非伝導用にバイアスされている。す
なわち、トランジスタのベース端子をそのようにバイア
スするための、端子８３に印加され抵抗器８４を介して
接地される(ground across resistor 84)それぞれゼロ
または正である直流レベル信号によってバイアスされて
いる。電力消費制御に関しては、トランジスタ８２はア
ンプ７８のための電流供給パスに直列に接続されてお
り、アンプをオン（トランジスタ８２は飽和伝導状態）
およびオフ（トランジスタ８２は非伝導状態）に切り替
えるためのスイッチとして動作される。図２においては
簡略のため、制御された回路要素の電力供給パス中に直
列に設けられた開状態のスイッチによってこの電力消費
制御技術の使用を表している。実際には３つのトランジ
スタスイッチのみ（図示しないが略図示したＲＦセクシ
ョン１１中に含むことが効果的である）を用いる。各ス
イッチは、後述の電力消費制御信号Ｔｘ、ＲｘおよびＬ
Ｂのうち一つによって制御される。また、各スイッチ
は、ＲＦセクション１１中の回路要素のうち電力供給が
タイムスロット的に制御される２つ以上の回路要素のた
めの、共通電源バス接続点を制御する。スイッチおよび
各々制御された供給バスはこのように略図示したＲＦセ
クション１１の一部であるので、更に個別に説明あるい
は言及を行うことはしない。

【００４２】図２を再び参照して、本図および他の図中
で説明される回路要素は、全図中において同じ参照符号
を有する。電力消費制御テセレーションのレゾルーショ
ンのレベルを定義するためにこれらの要素について述べ
るが、その相互作用は周知であり、相互作用自体は本発
明の構成要件をなさないため、特に説明しない。ＤＩＦ
セクション３６出力デジタルＩＦ信号は、ＦＤＡＣ２１
および回路２７を介して送信部１２の第１番目のＩＦセ
グメントに印加される。そのセグメント中において、信
号はループバックスイッチ１２５、ローパスフィルタ８
７および固定アッテネータ８９中を流れて、第１のミキ
サ８８に与えられることにより、第２の中間周波数レベ
ルへのアップコンバージョンを行う。このレベルで、信
号は、第２番目のＩＦセグメント内を、アンプ９０、上
位側帯域(upper sideband)を選択するためのバンドパス
フィルタ９１および固定アッテネータ９２中を流れて、
第２のミキサ９６に与えられ、第２のミキサ９６は、信
号の周波数を適切な無線周波数へのアップコンバージョ
ンを行う。送信部のＲＦセグメン中の無線周波数信号
は、アンプ９７、図１Ａの回路３１の一部である接続点
９４を介してＤＳＰ書き込み可能ＡＳＩＣレジスタ(DSP
-writeable ASIC register)によって制御されるプログ
ラマブルアッテネータ９３、アンプ９９、バンドパスフ
ィルタ９８、アンプ１００、およびパワーアンプ１０１
を通って流れ、デュプレクサ１８に与えられる。

【００４３】デュプレクサ１８から受け取った無線周波
数信号は、受信部１３中、低ノイズアンプ１０３、バン
ドパスフィルタ１０６、別の低ノイズアンプ１０７、お
よび第２バンドパスフィルタ１０８を含むＲＦセグメン
ト内を流れる。第１のダウンコンバージョン用ミキサ(d
own converting mixer)１０９は、信号周波数をＩＦ周
波数に下げ、ミキサ１０９からの出力またはスイッチ１
２５から得られる回路１２４上のループバック信号のい
ずれかを選択するループバックスイッチ１１０、アンプ
１１２、スイッチ１１０が選択した信号のいずれをも通
過させるバンドパスクリスタルフィルタ１１３、および
オートゲインコントロールアンプ１１６を含むＩＦセグ
メントに結合する。第２のダウンコンバージョン用ミキ
サ１１７が、ＩＦ信号をベース帯域周波数に下げ、一対
のタンデムアンプ１１８および１１９、ローパスフィル
タ１２０、ならびに回路２８を通って図１ＡのＡＤＣ２
２に結合する。

【００４４】回路１２４は、ループバックスイッチ１１
０および１２５上の端子間に接続され、ＩＦ信号を受信
ＩＦセクションに再び結合するために用いられる選択可
能なループバックパスを提供する。このループバックパ
スは、加入者ユニットが動作を開始する際に、アンプ１
１６へのＶＡＧＣ信号を用いてプログラムがＡＧＣをセ
ルフキャリブレーションすることを可能にする。ループ
バックは主に、ＤＳＰ１９ソフトウェア中に実現された
イコライゼーションフィルタを公知のＩＦ変調パターン
を挿入することによって調節（すなわち訓練）し、送信
第１ＩＦおよび受信ＩＦの両方を通過させなければなら
ないクリスタルフィルタ１１３の非線形性に主に起因す
るシンボル間干渉(intersymbol interference)を最小に
するために、使用される。

【００４５】図２のタイミングおよび制御ロジック16
は、一例を示せば43.52メガヘルツの出力周波数信号を
生成する発振器121を備えている。その出力は、出力回
路123（図1Aには不図示）を通して、図1AのDDF ASIC 20
における制御論理回路に結合されている。これらの制御
論理回路から、タイミングおよび同期制御が展開され
る。発振器121の出力は、また、２分割周波数デバイダ1
22およびバンドパスフィルタ126を介し、局部発振器周
波数として、送信部12の第１のミキサ88にも与えられ
る。さらに、発振器121の出力は（４分割）周波数デバ
イダ128とアンプ130とを介して、第２のダウンコンバー
ティングミキサ117にも与えられる。

【００４６】発振器121のさらに別の出力は、２デバイ
ド回路127および４デバイド回路134を介し、位相同期ル
ープ（PLL）回路131に対する参照周波数ソースとしても
与えられる。図２におけるデバイダ127、134、およびそ
の他のデバイダに示されている、スラッシュの付けられ
たリード接続は、外部ピン接続上のジャンパをこのよう
なデバイダに適切に接続することによって、分割比が効
果的に設定されることを示している。

【００４７】PLL131は、比較的低い周波数（一例として
は約５MHz）の信号を受け取り、送信無線周波数レベル
ミキサ96における局部発振器信号としても、受信無線周
波数レベルミキサ109に対して局部発振器信号を発生さ
せる受信PLL146に対する参照周波数ソースとしても用い
られる、高い周波数（一例としては約371MHz）の信号を
発生させる周波数マルチプレクサとして動作する。回路
131において、デバイダ134からの信号は、８デバイド回
路132、位相比較器（PC）回路133、ループフィルタ（L
F）136、および電圧制御された発振器（VCO）137に与え
られ、方向性結合器138に共通に接続される。VCO137の
出力は、また、２デバイド回路139および273デバイド回
路142を通って、PC回路133上の第２の入力にもフィード
バックされる。また、PLL131およびPLL146は、回路140
（図1Ａには不図示）上のLOCK LOSS状態インジケータを
DDF ASIC 20に供給する。方向性結合器138は、PLL131の
出力をアンプ141に接続する。アンプ141の出力は、固定
されたアッテネータ144を通して、送信部12における第
２のミキサ96の局部発振器入力に接続されている。PLL1
31の出力はまた、方向性結合器138を通して、受信部ミ
キサ143にも与えられる。このミキサにおいて、PLL131
の出力は、PLL146のVCO145の出力と混合される。ミキサ
143の出力は、PLL146では位相比較器147に接続されてい
る。位相比較器147もまた、ローパスフィルタ148および
２デバイド回路149を介してSDAC45（図1A）からの参照
周波数信号を受け取る。PC 147の出力は、ループフィル
タ135を通して、VCO 145に結合されている。VCOの出力
は、さらに、アンプ150を介して、第１のダウンコンバ
ーティングミキサ109の局部発振器入力にも結合されて
いる。

【００４８】また、RFセクションには、回路31の４つの
信号のレベルをCMOSレベル（約5ボルト）からRF電力制
御レベルへとシフトすることによって、RF部11の各回路
要素のパワーアップまたはダウンさせる実際の信号を生
成する、電力インタフェース回路151も含まれている。
回路151は、回路31の信号Tx、Rx、PA ENABLEおよびLOOP
BACKを受け取る、主として公知の論理およびレベルシ
フトの組み合わせ回路である。回路151は、３つの電力
消費制御信号、すなわち、送信Tx、受信Rxおよびループ
バックLBを生成する。これらの信号は、図３に関して既
に述べたように、各回路要素の動作を制御して、パワー
アップまたはダウンされるようにする。第４の電力消費
制御信号PAENもまた、回路151により生成される。PAEN
信号は、やはりパワーアップまたはダウンされる電力ア
ンプ101の動作を制御するが、図４に関して後述するバ
イアス電流制御技術が、この場合には効果的に用いられ
る。次に、これら４つの信号およびその他の電力消費制
御作用がオンまたはオフになる時のタイムスロットを、
表１および表２ならびに図５および図６を参照して説明
する。これら４つの信号は、図に示されているように、
図示されていないリードによって、対応して指示された
電力消費制御接続へと与えられる。よって、Tx信号は、
送信部のアンプ90、97、99、100および141の電力消費を
制御するために与えられる。PAEN信号は、電力アンプ10
1の電力消費を制御するために与えられるものであり、T
x信号がハイになった後でハイになり、Tx信号がローに
なる前にローになることによって、送信部ミキサの出力
が安定化していく間の、スプリアスな周波数を送信する
可能性を排除できるという効果を有する。Rx信号は、受
信部のミキサ117およびアンプ103、107、112、116、130
および150の電力消費を制御するために与えられる。最
後に、LB信号は、ループバックスイッチ110および125に
与えられ、受信部のミキサ117およびアンプ112、116お
よび130の電力消費を制御する。

【００４９】RF部11におけるいくつかの回路要素は、常
にパワーアップされる。また、もちろん、受動回路要素
には、電源への接続がない。送信部のミキサ88および9
6、ならびに受信部のミキサ109および143は、受動であ
る。PLL 131および146は、常にパワーアップされる。な
ぜなら、これらのPLLは、TDMAタイムスロット期間と比
べると、動作の時定数が比較的長いからである。いった
んパワーダウンされると、完全で、パワーアップされ、
安定な動作を復元するためには、PLLには１個のタイム
スロットのほとんどすべてが必要になる。受信部のアン
プ118および119、ならびにデバイダ122、127、128およ
び134は、RF部11では常にパワーアップされる。なぜな
ら、これらの要素それぞれの電力消費量は非常に小さい
ので、その電力消費を制御するためには、余分な要素を
追加することが必要であり、電力を保存しても、経済的
な値へのはね返りはほとんどないからである。また、PL
L 131および146を適正に動作させるためには、その出力
の一部が必要になる。PLL 131および146は、パワーアッ
プされたままにされるので、それらへの入力信号を発生
する回路要素、すなわちデバイダ127および134もまた、
パワーアップされたままにされる。

【００５０】図４は、バイアス電流をオンおよびオフに
することによって、アンプの電力消費を制御する一方法
を図示する簡略模式図である。このようなバイアス電流
制御は、例えば、電力アンプに有効である。なぜなら、
電力アンプの動作電力供給電流は比較的高いので、その
ような電流の切り替えには、比較的コストが高く、ヒー
トシンクされた電力トランジスタの使用を伴うからであ
る。この図では、制御されるべきアンプ24は、接地され
た電圧源25によって表される通常の電源接続を有してい
る。増幅されるべき入力信号は、端子54で与えられる。
増幅された信号は、出力端子55にわたされる。さらなる
電圧源60から供給される、切替可能な定電流源85が、バ
イアス電流発生器として用いられる。このような切替可
能な定電流源は、この技術ではよく知られている。電源
85は、アンプ24のバイアス電流入力71に接続されてお
り、それによって、入力端子54において予想される最高
の信号レベルでも確実に増幅することを十分に可能にす
るバイアス電流を確立する。電源85の入力接続86は、正
の電圧（ある用途では、好ましくは8ボルト）に維持さ
れることによって、電源85が前述した十分なバイアス電
流をアンプ24に供給できるようにし、それによって、ア
ンプ24が、第１の、つまり通常の電力消費レベルで電力
を消費するようにする。電源85の入力接続86がゼロボル
トに維持されるとき、電源85のバイアス電流出力は、実
質的にゼロ電流に低減される。その結果、アンプ24が消
費する電力は、通常の電力消費レベルで消費される電力
よりもかなり低くなる。また、電源85がゼロ入力、ゼロ
出力状態で消費する電力も少なくなる。電力イネーブル
制御信号が電源85の入力接続に与えられることによっ
て、電源が起動され、アンプ24に与えられるバイアス電
流を変化させる。このバイアス電流型の電力消費制御技
術は、例えば電力アンプ101に対するPAENと名付けられ
た接続のような、スイッチングされたリードバイアス入
力接続により、例えば図２に模式的に図示されている。

【００５１】図５は、それぞれのTDMA再帰時間フレーム
が、例えば45ミリ秒（ms）の期間をもつ、TDMAシステム
用の公知のタイムスロット構造図である。このフレーム
は、図６に関連して後にさらに詳しく述べるように、DS
P 19においてランしているシステムプログラムが、加入
者ユニットの動作のある与えられた状態に対する複数の
エレメンタル動作（elemental operations）を通して循
環する時間の基本単位である。典型的なTDMAシステムに
おいて、その基本的時間フレームは、処理されている典
型的な音声信号に対するナイキスト周波数よりも小さい
レートで再帰する。またこのレートは、例えば、オンフ
ック、オフフックおよびリンギングといった、加入者ユ
ニットの諸機能間の各種変化の平均周波数よりも大き
い。それぞれのフレームは、スロット０、１、２および
３として示されている４つのタイムスロットに分割され
る。それぞれのタイムスロットは、例えば、11.25msの
期間をもつ。電力消費の節約は、加入者ユニットがアイ
ドリングしており、電力消費制御可能なすべての回路要
素がパワーダウンされているタイムスロットの間、また
は、電力消費制御可能な回路要素の一部がパワーアップ
され、残りがパワーダウンされている状態で、加入者ユ
ニットが動作しているタイムスロットの間に実現され
る。

【００５２】加入者ユニット20が、このタイムスロット
構造に対してさまざまな動作状態の間をどのように遷移
するかを図６を参照して説明し、その後、それらの状態
動作を、以下の表１および表２を参照して、電力消費制
御の面から考えることにする。しかし、まず、考えられ
る加入者ユニットの動作には、２つのタイプがある。第
１のタイプは、４相シフトキーイング（QPSK）されたも
のであり、第２のタイプは、16PSKである。QPSK動作に
おいて、デュプレックス周波数チャネル上をハーフデュ
プレックスモードで動作している加入者ユニットは、１
本の加入者ラインをサービスする。図５に示されている
ように、加入者ユニットは、１個のQPSKタイムスロット
としてのタイムスロット０および１においては受信をお
こない、１個のQPSKタイムスロットとしてのタイムスロ
ット２および３においては送信をおこなう。このような
二重タイムスロット動作は、受信力の弱い地域における
加入者ユニットには有用である。なぜなら、このような
動作によれば、16PSKの単一タイムスロット動作よりも
信号対雑音比の高い動作を発生させることができるから
である。

【００５３】タイムスロット２および３において受信を
おこない、タイムスロット０および１において送信をお
こなうことによっても、別の加入者ユニットが、同一の
チャネルを１本のラインに対してやはりQPSKハーフデュ
プレックスモードで用いることができる。また、QPSKフ
ルデュプレックスモードで動作することによって、単一
の加入者ユニットが２本のラインをサービスすることも
できる。このQPSKフルデュプレックスモードにおいて
は、両方のラインが同時に呼に関わり、二重のタイムス
ロット０および１が、第１のラインに対する送信と、第
２のラインに対する受信とをおこなうために同時に用い
られる。逆に、第１のラインに対する受信と、第２のラ
インに対する送信とをおこなうために、二重のタイムス
ロット２および３が同時に用いられることもある。タイ
ムスロットに基づいて電力を下げることによって得られ
る効果は、加入者ユニットがデュアルライン・フルデュ
プレックスモードで動作している時には得られない。

【００５４】16PSKハーフデュプレックスモード動作に
おいては、QPSK動作の場合よりも、動作により大きな自
由度を与え、かつ電力消費を節約するための機会が多く
なる。デュアル周波数チャネルであるものとして、可能
な構成の例をいくつか以下に概略的に述べる。図５に示
されているように、加入者ユニットは、単一ラインのサ
ービスでは、タイムスロット０において受信をおこな
い、タイムスロット２において送信をおこない、タイム
スロット１および３においてはアイドル状態である。第
２の加入者ユニットが、タイムスロット１において受信
をおこない、タイムスロット３において送信をおこな
い、タイムスロット０および２においてはアイドル状態
であるように、同一のチャネルを用いることができる。
ある加入者ユニットは、１本の加入者ラインにはタイム
スロット０において受信を、タイムスロット２において
送信をおこなわせ、他方の加入者ラインにはタイムスロ
ット１において受信を、タイムスロット３において送信
をおこなわせることによって、２本のラインをサービス
することができる。それと同時に、別の加入者ユニット
が、タイムスロット２および３において受信をおこな
い、タイムスロット０および１において送信をおこなう
ことによって、同一のデュプレックス周波数チャネル
を、ハーフデュプレックスモードで２つの16PSK呼に対
して用いることができる。あるいは、16PSKの、フルデ
ュプレックス、デュアルライン動作においては、第１の
ラインは、スロット０で音声を送信し、スロット２で受
信することができ、第２のラインは、スロット２で音声
を送信し、スロット０で受信することができる。

【００５５】加入者ユニットが、ある呼の可能な開始を
待つ待機モードにあり、TDMAシステムのデュプレックス
無線制御チャネル（RCC）の周波数に合わされている時
には、第３のタイプの動作もある。RCCは、通常、２分
割位相シフトキーイング（BPSK）されたモードで変調さ
れる。また、加入者ユニットは、RCCをモニタしている
時には、 BPSKを動作させる。BPSK変調は、QPSK、二重
タイムスロット変調よりもロバストである。よって、QP
SK変調で加入者呼サービスを提供している遠隔領域にも
信頼性よく到達することができる。QPSK加入者ユニット
がRCCに合わされ、１本のラインに対してサービスをお
こなえる位置にある時、QPSK加入者ユニットは、タイム
スロット０においてRCCを受信し、その他３つのタイム
スロットではアイドリング状態になる。たとえこのユニ
ットに対してその基地局（不図示）がコンタクトをとっ
ていても、また、サービスされた加入者が電話機をオフ
フックにしても、このようなユニットは、タイムスロッ
ト２で、その必要なハンドシェークメッセージを送信し
て、通信チャネル割り当てを得ることができる。加入者
がある呼にかかわっており、遠隔側がオンフックする時
でも、加入者ユニットは音声チャネルに合わされたまま
である。その結果、通常は、音声チャネル上のディジタ
ル信号におけるいくつかのオーバヘッドビットの１つを
適切に設定する基地局によって、オンフックすることが
指令される。

【００５６】QPSKあるいは16PSKのいずれかで動作して
いる加入者ユニットが１本のラインをサービスする時、
最も大きいタイムスロットに基づく電力消費の節約を実
現することができる。16PSKまたはQPSKで動作している
加入者ユニットに付随的なラインが追加される時には、
タイムスロットに基づく電力消費は少なくなる。なぜな
ら、加入者ユニットがアイドリング状態、または部分的
にパワーダウンされた状態になる機会が少なくなるから
である。また、加入者ユニットに付随的なラインが追加
される時、あるいは付随的な加入者ユニットがチャネル
に追加される時には、RCCの動作モードを変えることに
よって、ある呼に関わっている加入者ラインがオンフッ
クになる時はいつでも、サービスをおこなっている加入
者ユニットがRCCをモニタすることができる、利用可能
なタイムスロットが確実に存在しているようにするのが
有効でありうる。この目的のために、RCCは、デュプレ
ックス周波数チャネルのすべてのTDMAタイムスロットに
おいて、加入者ユニットに対するすべての制御メッセー
ジのブロードキャストを反復するように構成されうる。
そうすれば、デュアルライン、フルデュプレックスモー
ドで動作しているどの加入者ユニットも、あるラインが
オンフックになる時には、空いている受信タイムスロッ
トを用いてRCC上で聴取し、対応する送信タイムスロッ
トを用いて、適切な応答を送信することができる。さら
に別の例を挙げれば、TDMAフレームにおけるあるアクテ
ィブな音声タイムスロットの代わりにRCC制御情報を用
い、音声会話に一時的に割り込むことによって、インバ
ンド（「ブランクおよびバースト」）信号法を用いるこ
ともできる。

【００５７】図６は、図５のタイムスロット構造に関連
して、加入者ユニットがそのさまざまな機能と機能との
間で、さらにはそれらの機能内で遷移することを示す公
知の状態図である。図６は、３つの主要ループを含んで
いる。すなわち、オンフック機能（状態153、156および
157）と、リンギング機能（状態160、158および159）
と、オフフック機能（状態161、163および162）との３
つである。加入者ユニット10がサービスを始める時、動
作電力がオンされ、ユニットは、リセット機能152にお
いて自らを初期化する。このリセット機能が完了する
と、ユニットはループバック状態153に遷移する。この
状態では、図２のLB信号が、スイッチ110および125を起
動させ、アンプ112、116および130をパワーアップする
ことによって、図２に関連して述べたループバック回路
接続124をアクティベートする。リセットおよびループ
バック機能の間は、タイムスロットは問題にはならな
い。なぜなら、無線リンクを使用することはないからで
ある。ループバックトレーニング機能が完了すると、ユ
ニットは受信、オンフック状態156（RF Rxオンフック）
に変わる。この状態では、ユニットはタイムスロット０
の間は受信モードで動作することによって、基地局から
のページメッセージ（例えば、サービスされた加入者へ
の呼）または図1BのSLIC56において検出された加入者電
話機オフフック状態（例えば、サービスされた加入者か
らの呼）のいずれかの開始を待つ。タイムスロット１で
は、ユニット10はRFアイドルオンフック状態157に変わ
る。この状態では、ユニットは、タイムスロット１、２
および３の間、時に「スリープ」と呼ばれる低電力消費
状態で動作する。タイムスロット３が終わると、ユニッ
トは状態156に戻り、検出されうるページメッセージま
たはオフフック状態のすべてを受信した後、そのような
イベントが起こるまで、状態156および157の間を循環す
る。このオンフックループにおいて、各フレームにおけ
る４つのタイムスロットのうちの３つだけではなく、２
つの連続するフレームの８つのタイムスロットのうちの
７つの間、加入者ユニットをアイドルモードあるいはス
リープモードに維持することによって、電力のさらなる
節約が実現される。

【００５８】ページメッセージが受信されると、または
オフフック状態が検出されると、ユニット10は、タイム
スロット２の間、何らかの必要なハンドシェーク送信を
基地局に対して実行する（図６および表には不図示）。
ページメッセージが入ってきているものとすると、ユニ
ットは、RFアイドルリング状態158へとシフトし、サー
ビスされた加入者電話機を鳴らし始める。ここでは、QP
SK動作がおこなわれるものとする。よって、タイムスロ
ット０において、状態は、RF受信リンギング（RF Rxリ
ング）状態159へとシフトする。この状態では、動作が
タイムスロット１の終わりまで継続することによって、
加入者ユニットに対して呼側が依然として待機している
という情報を与え続ける。タイムスロット２では、動作
は、RF送信リング（RF Txリング）状態160へとシフトす
る。この状態では、タイムスロット３の終わりまで動作
が継続する結果、加入者電話機においてオフフック状態
が生じたことを、基地局に送信しかえすことができる。
その時点で、動作は、次のフレームのタイムスロット０
および１に対するRF Rxリング状態159に戻る。オフフッ
ク状態が検出されるまで、動作はこのように循環的に継
続する。その後、状態160あるいは159のいずれかから、
動作は、２つのオフフック状態、すなわち、RF送信オフ
フック（RF Txオフフック）162あるいはRF受信オフフッ
ク（RF Rxオフフック）161のうちの対応する１つへとシ
フトする。もしサービスされている加入者電話機が、リ
ンギングに応答してオフフックになることがないとして
も、動作は、最終的にはタイムアウトとなり、RF Txリ
ング状態160からRFアイドルオンフック状態157へと戻
る。

【００５９】サービスされている加入者電話機がオフフ
ックになるものとすると、QPSKリンギング（状態160お
よび159）と同様に、動作は、呼の接続が継続する間
は、タイムスロット２および３における状態162（加入
者ユニット送信）と、タイムスロット０および１におけ
る状態161（加入者ユニット受信）との間を循環する。
呼の接続が確立された対象である通信の最後に、サービ
スされている加入者電話機がオンフックになると、動作
は再びRFアイドルオンフック状態157に戻り、別の呼の
開始を待つ。

【００６０】16PSKモードにおける動作は、RFアイドル
状態158および163がリングおよびオフフック機能ループ
のそれぞれに存在するという点において、QPSKモードの
動作とは異なる。状態図のオンフック機能は変化しな
い。リング機能ループの16PSK動作において、動作は、R
Fアイドルリング状態158で開始する。例示する動作は、
受信するためのタイムスロット０および送信するための
タイムスロット２を使用するように割り当てられた加入
者ユニットに適用される。ループが、タイムスロット３
の終わりにおいて、状態158で入力されると、ループ
は、タイムスロット０の状態159にシフトし、タイムス
ロット１の状態158に戻る。次に、ループは、タイムス
ロット２の状態160にシフトし、タイムスロット３の状
態158に戻る。これらの２つの連続したリング機能ルー
プにおいて、動作はリンギング動作がタイムアウトにな
るまで続行し、状態160から状態157へとシフトする。あ
るいは、この動作はオフフック状態が検出されるまで続
行し、状態158、160または159のうちの任意の状態か
ら、オフフック機能状態163、162または161のうちのそ
れぞれに対応する状態へとシフトする。呼び出し接続の
間、動作は、リング機能ループについて概略したのと同
様の方法で２つの連続したオフフック機能ループにおい
て続行する。サービスされている加入者の電話セットが
オンフックになると、動作は、RFアイドルオンフック状
態157に戻り、次の呼び出しを待つ。

【００６１】図６の上記の説明では、加入者ユニット10
がサービスされ、オンフック機能ループにおいてアイド
リングされた後に、開始された呼び出しが受信ページメ
ッセージであることを想定していた。呼び出しが、サー
ビスされオフフックされている加入者電話セットによっ
て開始されていたならば、動作は、RF Rxオンフック状
態156からRFアイドルオフフック状態163へシフトし、す
でに記載したのと同様にそこから進行していたであろ
う。

【００６２】タイムスロットをベースにした電力消費制
御で動作する、即ち、上記のような加入者ユニット10の
電力消費を制限する１つの加入者ユニット10の実施態様
において、図1AのDC/DCコンバータ９は、ACからDCへの
電源によって充電され続ける12ボルト、15アンペアアワ
ーの単一バックアップバッテリから供給された。あるい
は、コンバータ９は、最大２個の公称12ボルト、48ワッ
トピークの太陽パネルによって充電され続けるバックア
ップバッテリによって供給された。

【００６３】ハーフデュプレックス16PSKモードにおけ
る加入者ユニット10の動作は、電力保存には好ましい。
なぜなら、オフフック機能フレーム毎の２つのタイムス
ロット中にRFアイドルオフフック状態163を用いること
によって電力が節約され、タイムスロットを送信および
受信するための変化するパワーダウンモザイクによって
電力が節約されるためである。ハーフデュプレックスQP
SKモードの動作においては電力節約は大したことはな
い。なぜなら、アイドル時間が少ないためである。しか
し、このモードは、信号対雑音比の観点からよりロバス
トである。従って、このモードは、16PSK動作が用いら
れる位置と比較して受信が比較的弱いところに配置され
得る加入者ユニットに有用である。フルデュプレックス
動作は、QPSKまたは16PSK動作のいずれか、およびデー
タまたは音声通信のいずれかに対して可能である。DSP1
9は、デュアルライン動作を取り扱う処理能力が大き
い。なぜなら、例えば、上述したDSPチップは、１秒間
当たり約2000万の命令（MIPS）で動作する能力を有し、
これは、音声通信に対してデュアルライン動作に必要と
されるよりも約30%速いからである。フルデュプレック
ス動作は、加入者ユニット当たりのエネルギー節約が最
も少ない。なぜなら、TxおよびRx信号は高くなければな
らず、加入者ユニット８の他の対応部分は、呼び出し接
続中、即ち、図６の状態図のオフフックおよびリンギン
グ機能ループ中常にパワーアップされなければならない
からである。しかし、ラインベースではまだかなりの電
力が消費される。例えば、デュアルライン加入者ユニッ
トは、そのサービスされるラインのいずれかが呼び出し
トラフィックに活発に従事していないときは常に、電力
を節約し得る。また、各デュアルライン加入者ユニット
は、単一ライン加入者ユニットとしてサービスしている
ときのラインの数の２倍をサービスし得る。さらに、所
定数のラインに必要とされる加入者ユニットの数がより
少ないという点でハードウェアも節約される。

【００６４】デュアルラインサービス動作において、図
６のオフフックループは、加入者ユニット10によってサ
ービスされる第２のラインに実質的にデュプリケートさ
れ得る。その違いは、ループにおけるRF Txオフフック
状態162およびRF Rxオフフック状態161のタイムスロッ
ト位置が交換され得ることである。同様に、両ライン
が、同時にそれぞれのリング回路58からリンギングを受
信すると、それらに対応するリンギングループ（その時
点での加入者ユニットの残りの動作を反映する）は、１
つのラインについては、図６に示される通りであり、も
う１つのラインについては、RF Txリング状態160および
RF Rxリング状態159のループにおけるタイムスロット位
置が交換され得ること以外同様であり得る。

【００６５】以下に示す表１−開始／リング回路状態表
および表２−オンフック／オフフック回路状態表は、図
６の状態図に関して、加入者ユニット10の電力消費制御
モザイクが、単一ラインサービスにおけるユニットの動
作状態の変化と共に、本発明によってどのように変化す
るかをより詳細に例示する。表の左側の第１欄は、電力
消費、タイムスロットをベースにして制御される加入者
ユニット回路構成要素を挙げている。RFセクションの一
部であるRFセクションおよび電力アンプは、個別に示さ
れている。２つの表の残りの10欄は、共に、図６の10個
の加入者ユニット状態に対応し、第１欄の回路構成要素
の電力消費レベルがこれらの10欄に挙げられている。従
って、図６の加入者ユニット状態のすべての電力制御モ
ザイクの形態は、表１または２の１つの同一名および状
態番号の欄に電力消費レベルインジケータで示されてい
る。回路構成要素は、呼び出しまたは制御信号処理に必
要とされるときにタイムスロットにおいてパワーアップ
（オン）され、他のタイムスロットにおいてはパワーダ
ウン（オフ）される。回路構成要素の中には、加入者ユ
ニットのインサービス動作中は常にパワーアップされる
ものもあるが、TDMAタイムスロットベースで他の構成要
素をパワーアップまたはダウンすると、全ユニットが呼
び出しベースもしくは呼び出し状態ベースでパワーアッ
プまたはダウンされる加入者ユニットにおいて、または
加入者ユニットモデムの送信および受信部分が異なる時
にパワーアップされるときに経験されるよりも実質的に
電力消費は低くなる。

【００６６】まず、表１について検討する。RFセクショ
ンは、４つの異なる電力制御レベルを経験する。電力ア
ンプ101は、Tx信号が回路構成要素をパワーアップする
レベルを経験するのとほぼ同時に（タイムスロット後期
パワーアップ後すぐに、およびタイムスロット初期パワ
ーダウン後すぐに）パワーアップされることが図２から
理解される。RFセクションは、信号LB、TxおよびRxのい
ずれもアクティブでなく構成要素をパワーアップしない
とき、リセット中はアイドル（オフ）である。この同一
のアイドルパワリングは、RFアイドルリング状態158中
有力である。ループバック状態153において、スイッチ1
10からのアンプ119を介したループバック経路のみにお
けるRFセクション11の電力制御回路構成要素に電源が投
入される。RF-Rxリング状態159において、Rx制御信号の
みが存在する。従って、受信部13のみにおけるRFセクシ
ョンの電力制御回路構成要素はパワーアップされる。同
様に、RF-Txリング状態160の間、Tx制御信号のみが存在
する。従って、送信部12のみにおけるRFセクション11の
電力制御回路構成要素はパワーアップされる。同様に、
表２において、加入者ユニットがRFアイドルオンフック
およびオフフック状態157および163のそれぞれにおいて
アイドリングしているとき、RFセクション11の電力制御
回路構成要素はパワーアップされない。受信部13のみに
おけるRFセクション11の電力制御回路構成要素は、RF-R
xオンフックおよびオフフック状態156および161の間パ
ワーアップされ、送信部12におけるRFセクション11の電
力制御回路構成要素のみが、RF-Txオフフック状態162の
間パワーアップされる。

【００６７】表１および２において、表の用語と、リス
トアップした加入者ユニットの回路構成要素の動作電力
消費レベルとの相関関係に留意すること。RFセクション
11に関しては、電力インターフェース回路151によって
与えられる状態制御信号Rx、Txおよびループバックは、
「アイドル」がすべての電力制御回路構成要素がパワー
ダウンされることを示す状態152、158および163を除い
て、各加入者ユニット動作状態における相対電力消費レ
ベルを示すのに用いられる。加入者ユニットの他の回路
構成要素に関しては、「オン」は、回路構成要素が、そ
の一次信号処理機能に対する電力消費レベルにあること
を示し、「オフ」は、回路は実際には、いくらかの供給
電力を消費し得るものではあるが、回路が、他に示され
る加入者ユニット機能に対する低電力消費レベルである
ことを示す。 表１−開始／リング回路状態表 SUの状態 RF-Rx RF-Tx RF-アイト゛ル リセット ループバック リング リング リング 回路 (152) (153) (159) (160) (158) RFセクション アイドル ループバック Rx Tx アイドル PA オフ オフ オフ オン オフ ADC オフ オン オン オフ オフ DSP オン オン オン オン オン SLIC オフ オフ オン オン オフ CODEC オフ オフ オフ オフ オフ Ringer オフ オフ オン オン オン DIF オフ オン オフ オン オフ FDAC オフ オン オフ オン オフ INT オフ オン オフ オン オフ FIR オフ オン オフ オン オフ RAM オン オン オン オン オン FLASH オン オン オン オン オフ DDS オフ オフ オン オン オン SDAC オフ オフ オン オン オン 表２−オンフック／オフフック回路状態表 SUの状態 RF-Rx RF-アイト゛ル RF-Rx RF-Tx RF-アイト゛ル オンフック オンフック オフフック オフフック オフフック 回路 (156) (157) (161) (162) (163) RFセクション Rx アイドル Rx Tx アイドル PA オフ オフ オフ オン オフ ADC オン オフ オン オフ オフ DSP オン オフ オン オン オン SLIC オフ オフ オン オン オン CODEC オフ オフ オン オン オン Ringer オフ オフ オフ オフ オフ DIF オフ オフ オフ オン オフ FDAC オフ オフ オフ オン オフ INT オフ オフ オフ オン オフ FIR オフ オフ オフ オン オフ RAM オン オフ オン オン オン FLASH オン オフ オン オン オン DDS オン オン オン オン オン SDAC オン オン オン オン オン リンガは、図６のリンギング機能ループの３つのすべて
の状態においてオン（即ち、リング)として示されてい
るが、言うまでもなく、加入者を変更するために、２秒
のオンおよび４秒のオフなどのある特定のリンギング抑
揚を確立するベースステーションコマンドがリンガ動作
に重畳している。その結果、抑揚のオンポーション（on
-portion）の間、リンガは、リンギング機能ループのTD
MAフレーム毎のすべてのタイムスロット中オンであり、
抑揚のオフポーション（off-portion）の間、リンガ
は、リンギング機能ループのTDMAフレーム毎のすべての
タイムスロット中オフ（低電力消費レベル）である。

【００６８】FIRセクション33、INTセクション34、DIF
セクション36、およびFDAC21は、共にオンおよびオフに
なる。DDS44およびSDAC45もまた、共にオンおよびオフ
になり、これらは、動作時間中常にオンであり、リセッ
ト状態152およびループバック状態153を開始するときに
はオフになる。

【００６９】DSP19は、スリープ状態にあるとき、RF-ア
イドルオンフック状態157以外のすべての状態におい
て、オン、即ち、十分に電源が供給される。このような
スリーピング状態では、DSP19は、動作状態情報を保持
するのに十分な電力を消費し、ウェイクアップ（wake-u
p）割込が受信されたときに処理を再開し得る。そし
て、それは、完全にはオフされない程度の最も少ない電
力である。

【００７０】DSP19はまた、上記の表に示されるよりも
短い期間スリープし得る。例えば、加入者ユニットが、
タイムスロット２において音声をベースステーションに
送信し、タイムスロット０において音声をベースステー
ションから受信する16PSK呼び出しの間、DSP19は、スロ
ット０およびスロット１の一部で受信した音声を合成
（RELPデコーディングと呼ばれることもある）する。音
声合成が終了すると、DSP19はスロット１の終わりまで
スリープし、割込（図示されていない）を用いて、125
マイクロ秒毎に、PCMサンプルをCODEC57に送信するため
にのみウェイクアップし得る。同様に、音声分析（RELP
エンコーディングと呼ばれることもある）が終了する
と、DSP19は、タイムスロット３の幾分かスリープし得
る。この電力節約技術は、図６の状態158および163にお
いて使用され得る。

【００７１】CODEC57は、図６のオフフック機能ループ
における状態以外のすべての状態において、低電力状態
（即ち、ディスエーブルまたは「オフ」）である。SLIC
56は、オフフック機能ループにおける状態以外のすべて
の状態、ならびにリングループの送信および受信時間の
間、低電力状態（即ち、ディスエーブルまたは「オ
フ」）である。しかし、オンフックループにおけるディ
スエーブル状態の間でも、SLIC56は、オン／オフフック
状態をモニタする。SLICおよびCODECは、各パワーダウ
ンコマンドによってパワーダウンされる。

【００７２】リンガ、即ち、リング回路58は、図６のリ
ンギング機能ループにおけるリンギング抑揚のオンタイ
ム（on-times）中以外、常にオフとなる。オフのとき、
リンガは、十分にパワーダウンされる。

【００７３】メモリ回路構成要素のうち、RAM39は、DSP
と同時にパワーオンおよびオフされるが、実際にアクセ
スされる間最も電力を消費する。フラッシュメモリ40
は、フラッシュメモリがオフのときにはRFアイドルリン
グ状態における以外、およびフラッシュメモリがROM型
機能を果たすとき以外（表には示されていない）、RAM3
9と同時にパワーオンおよびオフされる。フラッシュメ
モリ40は、リセット状態の間オンになり使用される。な
ぜなら、フラッシュメモリ40は、フラッシュメモリ40が
サービスされるとき、または何らかの障害により既知の
パラメータからのユニットを再開する必要があるとき、
加入者ユニット動作を開始するのに必要なデータの貯蔵
所であるからである。フラッシュメモリ40は、RAM39の
約４倍の大きさであり、RAM39の約３分の１の速さで、R
AM39よりも幾分か電力消費が少ない。フラッシュメモリ
は、当該技術分野に公知の様式で、最も時間が影響を与
えない（non-time-critical）制御タスクのためのプロ
グラムのセグメントを実行するために、RAMとしてDSP19
によって使用されるのが好ましい。１つの例としては、
フラッシュRAMを用いて、状態制御ルーチンを実行し、
タスク処理を同期し、それによって、図６に示されるよ
うに、加入者ユニットが状態から状態へと遷移するのを
可能にする加入者制御ループである。この実行（表には
示されていない）の間、迅速なRAM39メモリは、効果的
にパワーダウンされる。なぜなら、より遅く、電力消費
が少ないフラッシュRAMが代わりに使用されていると
き、迅速なRAM39メモリはめったに書き込みデータにア
クセスしないからである。DSP19としての使用が以前に
確認されている特定のDSP回路は、プログラム可能なウ
ェイト状態生成器を有し、この生成器は、Critchlow特
許において記載されているように、異なるメモリ位置に
おいてより遅いまたはより迅速なプログラムメモリの使
用を可能にする。

【００７４】図７は、図1AのFIFO論理回路37を幾分かよ
り詳細に示し、二方向回路29における電力消費コマンド
のADC22への逆方向の投入を例示している。上述したよ
うに、ADCは、制御可能な内部パワーダウン機能を有
し、ディジタル出力ポートを介して幾分かの制御コマン
ドを受け取るように形成されている市販の回路チップで
あるのが好ましい。さらに、図７の回路は、DSP19への
処理負担を軽くするために、特定の他の機能を果たし、
それによって、その処理時間を減少させ、アイドル時間
スロットにおいてそれ自身をすばやくパワーダウンし、
電力を節約する。

【００７５】ADC22は、ｍビットのオフセットバイナリ
出力を生成するが、DSP19は、処理用のｎビットの２の
補数ワードフォーマットを必要とする。図７において、
２つのワードフォーマット間の遷移が成し遂げられ、ｍ
は、例示的に10であり、ｎは、例示的に16である。回路
29のADC22からの10ビットオフセットバイナリ出力は、D
SP19からのプログラム制御下でロードされる11ビットオ
フセット補正値を保持するDCオフセットレジスタ167か
らの最上位ビット(MSB）のバイナリ状態に応答して、排
他的論理和（EX OR）ゲート166において、反転される
か、若しくは反転されない符号ビットを有する。レジス
タ167からの残りの10ビットは、加算器168によってデー
タビットと加算的に組合せられ、２の補数ワードを形成
する。加算器168からの４ワードグループの合計ワー
ド、即ち、オフセットで補正した２の補数データは、DS
P19へのデータフローのための交互バッファとして動作
する２つのマルチワードシフトレジスタ170および171の
一方または他方に、デマルチプレクシングスイッチ169
を介して方向づけられ、レジスタ171をからにしながら
レジスタ170をロードする、およびその反対を行う。マ
ルチプレクシングスイッチ172は、シフティングおよび
符号拡張ゲートネットワーク173に適用されるレジスタ
されたグループのワードを選択する。リード線176上の
読出しストローブ信号は、DSP19によって処理される新
しいADCサンプルからの読出しを開始し、その信号は、
方向付け（steering）制御回路177を介して制御スイッ
チ169に結合され、インバータ178を介してスイッチ172
に結合される。

【００７６】回路177はまた、回路179上の出力を、レジ
スタ170または171の１つからのワードの読出しを可能に
し、その１つのレジスタを通してそのレジスタに残るワ
ードをステップするFIFOレジスタに与える。FIFOバッフ
ァからの出力は、ゲートネットワーク173においてシフ
トされ、符号が拡張され、10ビットデータを、DSP19で
の処理に使用される16ビットフォーマットに変換する。
10データビットの最上位ビットは、ネットワーク173の
サブセット186の４つのゲートを通して与えられ、DSPに
よって16ビットワード読出しの４つの最上位ビットとし
て複製される。ADCサンプルの10ビットのすべてはま
た、１つのゲート187として模式的に示される個別のゲ
ートのそれぞれを介して結合され、DSPによって読み出
される16ビットワードの次に下位の10ビットとなる。16
ビットDSPワードの２つの最下位のビットは、ゲートサ
ブセット188の２つのゲートの接地入力によって強制的
にゼロにされる。制御回路177からの回路180上のDSP読
出しストローブ信号はまた、ゲート186〜188がデータを
図１のDSPバス42に結合することを可能にする。実行可
能出力信号は、新しいグループのデータワードが読み出
されるとき、回路177からリード線181を通して信号DSP1
9に結合される。リード線176信号はまた、リード線182
および183上の信号と共に、回路30を介して、ADC22の動
作を制御するために使用される。

【００７７】ＡＤＣ２２は、ループバック動作および受
信時間スロットの間パワーアップされる。従って、それ
は、リセット動作の終了時および受信時間スロット以前
の時間スロットの終了時にパワーアップコマンドを受信
し、それは、ループバック動作の終了時および受信時間
スロットに続く時間スロットの開始時にパワーダウンコ
マンドを受信する。ＤＳＰ１９から制御論理回路３２お
よび接続４３を介して結合された、ＡＤＣ２２のマルチ
ビットコマンドワードが、加入者ユニット１０のアイド
ル時間スロット動作の間、分離した入力リード１９０に
おけるＤＳＰ書き込み信号に応答してレジスタ１８９に
ロードされる。そのコマンドワードは、ＡＤＣ２２動作
のいくつかのアスペクトを指示するが、電力消費制御を
指示するビットが、ここでの主な関心事である。レジス
タからのＭＳＢ出力が、インバータ１９１を介してＡＮ
Ｄゲート１９２へ結合される。受信時間スロットに先立
つアイドル時間スロットの終了時に、リード１８３のプ
ロセッサ信号がゲート１９２を作動させ、その出力がゲ
ート１９３を動かし、レジスタ１８９から、このときア
イドルである二方向回路２９へコマンドワードを結合さ
せる。そのコマンドでのパワー制御ビットがＡＤＣ２２
をパワーアップさせる。受信時間スロットに続くアイド
ル時間スロットの開始時での同様の動作がＡＤＣ２２を
パワーダウンさせる。同様に、ループバック動作の開始
および終了時での同様の動作が、それらの時間、それぞ
れ、パワーアップおよびダウンを制御する。パワーオン
リセット信号が、正常動作の準備においてレジスタ１８
９をクリアするためにリード１９６に与えられる。

【００７８】図８は、図１Ａの制御論理回路３２の一部
であるクロック信号選択ロジックを示す。クロック選択
ロジックは、電力消費を制御するための加入者ユニット
１０のいくつかの回路構成要素でクロック信号をオンお
よびオフにするのに用いられる。アイドリング、例え
ば、図６のＲＦ−アイドルオンフックおよびリング状態
１６３および１５８ならびにＲＦ−アイドルオンフック
状態１５７の間、加入者ユニット１０の多くの回路構成
要素がパワーダウンしていると、制御回路３２のタイミ
ング回路は、フレーム、スロットおよびビットタイミン
グの跡を辿り続ける。本発明に関連するこれらのクロッ
ク信号制御のうちの２つが、図８に示されている。

【００７９】リード１９５のリセット信号が、パワーア
ップでのレジスタ１９７をリセットする。回路３２のア
ドレスデコーダ（図示せず）からのＣＬＫ ＣＴＲ Ｎ
アドレスビットが、バス４２から回路１９４からのデー
タワードでレジスタ１９７を更新する。ワードは、図２
のタイミングおよび制御ロジック１６からリード１２３
上の受信されたクロック信号の周波数分割されたバージ
ョンの使用を制御することによって、出力クロック信号
を制御する。レジスタ１９７は、例示的に、７ビット容
量、本明細書の関心の対象であるビットＱ２〜Ｑ５を有
する。

【００８０】クロック信号（例えば、４３.５２ＭＨ
ｚ）が、図２のタイミングおよび制御ロジック１６から
リード１２３上で与えられる。そのリードは、２つのマ
ルチプレクサ１９８および１９９のそれぞれの入力に伸
びる。各マルチプレクサは、レジスタ１９７の出力から
の一対の制御リードでの二値の信号状態によって制御さ
れる。各マルチプレクサ入力を選択する制御信号の組合
せが、このような入力に隣接するマルチプレクサにマー
クされる。マルチプレクサ１９８および１９９は、ま
た、それぞれ、電気回路グラウンドに接続されるさらに
２つの入力を有する。リード１２３は、または２デバイ
ド回路２００を介して、マルチプレクサ１９８および１
９９のそれぞれのもう１つの入力に接続される。

【００８１】リードペア２０１は、レジスタ１９７のビ
ットＱ２およびＱ３を、ＤＤＦ ＡＳＩＣ２０のＦＩＲ
部３３およびＩＮＴ部３４の両方にクロック信号を与え
るマルチプレクサ１９８に接続する。もし、これらの２
つのビットが００または０１のいずれかであるなら、グ
ラウンド（クロックなし）が与えられ、ＦＩＲ部３３お
よびＩＮＴ部３４は、上記のようにパワーダウンされ
る。もし、これら２つのビットが１０であれば、ＦＩＲ
部クロックが、ＦＩＲ部３３およびＩＮＴ部３４をパワ
ーアップさせるためにリード１２３でのクロック周波数
で与えられ、２つのビットが１１であれば、ＦＩＲクロ
ックが、低い方の、すなわち、２での除算、デバイダ２
００からのクロック周波数で与えられる。後者の場合、
ＦＩＲおよびＩＮＴがパワーアップされるが、半分のク
ロック周波数にすぎないので、それらは、動作時に、非
常に低い電力消費で動作する。プログラムによって選択
される低いレートのクロックの利用可能性は、有利な柔
軟性である。なぜなら、ある国において、動作のため
に、これらの回路構成要素において、より高いレートの
クロックが必要とされないからである。

【００８２】同様に、レジスタ１９７のビットＱ４およ
びＱ５は、マルチプレクサ１９９を制御するために接続
され、ＤＤＦ ＡＳＩＣ２０のＤＩＦ部３６へのクロッ
クを、フルレートでオフまたはオンにするか、あるい
は、半分のレートでオンにし、ＤＩＦ部の動作を制御
し、それによって電力消費のレベルを制御する。

【００８３】図９は、図１Ａの制御論理回路３２のアイ
ドルモードタイマおよびウェイクアップ部分の１つの形
態を示す。この回路は、ＤＳＰが、動作のパワーダウン
モードで「スリープ」し得る間、所定の間隔を計ること
によってＤＳＰ１９と協動する。ＤＳＰ１９が、アイド
ルインストラクションの実行時、例えば、加入者ユニッ
トが少なくとも３つの連続時間スロットでアイドル状態
にあるときの、図６のＲＦ−アイドルオンフック状態１
５７の開始時に入る内蔵パワーダウンモードを含む市販
のプログラム可能のデジタル信号プロセッサであること
は、先に述べた。このとき、ＤＳＰプログラムは、スリ
ープしようとしているという通知メッセージを、データ
バス４２によって制御論理回路３２に送り、そのメッセ
ージは、スリープ長さデータワードおよび書き込みスト
ローブ信号を含む。スリープ、またはアイドルモードに
おいて、ＤＳＰ１９は、例えばＲＡＭ３９で、再開始に
必要なそのプログラム動作点情報を保持し、ウェイクア
ップ割込に呼応することが可能である。

【００８４】通知メッセージが、ビット平行回路２４０
で、リード２４１での上記の書き込みストローブ信号と
共にスリープ長さレジスタ２０２に与えられ、レジスタ
がメッセージワードをロードすることを可能にする。こ
れにより、信号もまた直列のＤ型双安定の（すなわちフ
リップフロップ）回路２０３、２０６、２０７および２
０８の動作を開始し、それらは、ＡＮＤゲート２０９、
２１０および２１１と協動し、スリープ長さカウンタ２
１２がレジスタ２０２からの値をロードし、その値をカ
ウントするのを可能にする。カウンタ２１２は、高いク
ロックレート（例示的には３.２ＭＨｚ）で駆動され、
そのスリープ間隔の期間のＤＳＰ高解像制御を与える。
回路２０４は、カウンタ２１２およびｃｌｋ３ ２入力
を有する他の回路構成要素のためのクロック信号を供給
する。上記のフリップフロップおよび関連のゲートが、
そのカウントの開始を同期し、スリープ長さワードおよ
び時間スロット開始信号のリード２４７上でのローディ
ングに続いて、リード２４２上での１６ｋＨｚ受信また
は選択の後の最初の３.２ＭＨｚクロックパルスで開始
する。フルカウント状態が達成されると、カウンタ端子
カウント出力が、Ｄ型フリップフロップ２１３をトリガ
し、この反転した出力が、ＯＲゲート２１６を介してＡ
ＮＤゲート２１７の１つの入力に結合される。フリップ
フロップ２１３の反転した出力は、また、ＤＳＰ制御さ
れたＡＳＩＣレジスタからのリード２２２上のパワーア
ップリセット信号によって、フリップフロップ２０３、
２０６、２０７および２０８をリセットすることが可能
にされているＡＮＤゲート２１１を作動させるために結
合される。

【００８５】そのスリープモードに入る前に、ＤＳＰ１
９は、またリード２４３でのロードイネーブル信号なら
びに回路２４４および２４５での３ビットワードを３ビ
ット割込制御レジスタ２１８に提供する。このワードお
よび２つのＯＲゲート２１６および２１９ならびにＡＮ
Ｄゲート２１７は、協動してウェイクアップタイマ割込
およびフックステイタス割込の１つまたはそれ以上を選
択するか、あるいはいずれをも選択しない。レジスタ２
１８における３つのビットによって表される情報は、ウ
ェイクアップ割込（ＥＮＡ ＷＡＫＥＵＰ ＮＭＩ
Ｎ）のためのイネーブル、オフフック検出割込（ＥＮＡ
ＯＦＦ ＨＯＯＫ ＮＭＩ Ｎ）、および、例えば、
ＤＳＰがスリープしているとき、ＤＳＰ ＡＳＩＣ２０
を介して、ＳＬＩＣ出力リード６９からのリード２２４
上のフックステイタス信号を反転させるかどうかを決定
する１つのビットを含む。その反転能力により、異なる
ＳＬＩＣ回路を使用し得ることにおける柔軟性のための
反転されたまたは反転されていないＳＬＩＣ出力の使用
が可能になり、これは、また、加入者電話セットのオフ
フックまたはオンフック条件のいずれかに呼応してフッ
クステイタス割込を生成し得るという柔軟性を提供す
る。イネーブルウェイクアップ割込信号は、ＯＲゲート
２１６を介して、ＡＮＤゲート２１７の上述の入力へ結
合される。イネーブルオフフック割込信号は、ＯＲゲー
ト２１９を介して、ＡＮＤゲート２１７の別の入力へ結
合される。リード２２４からのフックステイタス信号
が、レジスタ２１８からの反転制御ビットと共にＥＸ
ＯＲゲート２３０の入力へ与えられる。そのフックステ
イタス信号は、また、図９の回路の出力として直接与え
られ、そこから直接、ＤＳＰ１９によって読み出し可能
なＤＤＦ ＡＳＩＣ２０ステイタスレジスタに行く。ゲ
ート２３０の出力は、ディバウンシング回路２２１を介
して、図９の回路の出力接続２２５と直接的に、および
ＯＲゲート２１９を介してゲート２１７との両方に結合
される。ディバウンシング回路２２１は、リード２３６
上にゲート２２０からの信号のバウンス過渡間隔に匹敵
する期間（例示的には１. ５ｍｓ）を有するクロック信
号を受信する。ゲート２１７の出力は、ウェイクアップ
割込信号であり、それは、図１の回路５２によってＤＳ
Ｐ１９へ戻る。フリップフロップ２０７の真の出力が、
ＤＳＰ１９によって読み出すために利用され得るリード
２４６上にスリープステイタスインジケータとして供給
され、カウンタ２１２がスリープ長さワードをロードす
ることが可能にされ得たかどうかを知る。リード２２２
の上記のパワーアップリセット信号が、ゲート２１１を
イネーブルにし、レジスタ２１８、カウンタ２１２およ
びフリップフロップ２１３をリセットする。

【００８６】図１０は、制御論理回路３２の一部であ
り、図６におけるリング機能ループにおいて、ベースス
テーションによって指令されたような、図１１のプログ
ラム可能なリング回路を制御するための高いおよび低い
周波数信号を生成するためと、高いおよび低い周波数信
号をオンおよびオフにするための回路である。すなわ
ち、ベースステーションが、いつリンギングが始めるべ
きかを指令し、リングオンおよびリングオフ抑揚、例示
的には、上記の２秒間オンし４秒間オフする抑揚をさら
に指令する。それから、ＤＳＰ１９は、その抑揚の各２
秒のオン部分に対して、いつそのＲＩＮＧＥＮＡ信号を
ハイにするかを、制御論理回路３２に指令し、以下に述
べるように図１０の回路構成要素を制御する。

【００８７】例示的に、１２ビットレジスタ２３１が、
リード２２７上にロード信号および１２ビット回路２２
８上にロード値の両方を、ＤＳＰ１９から受信する。１
２ビットカウンタ２３４が、ロード入力へのその出力の
フィードバックおよび３２デバイド回路２４９からのイ
ネーブル入力によってイネーブルにされると、それは、
レジスタ２３１の値の出力をサンプリングする。レジス
タ２３１における値は、所望の最終的なリング周波数を
部分的に決定する。その値は、例示的には、以下のよう
に決定される。

【００８８】ロード値 ＝ ４０９６ − ｎ、（ここ
で、ｎ＝２５００/（２×リング周波数）。

【００８９】例えば、２０Ｈｚのリング周波数を生成す
るために、 ｎ＝２５００/（２×２０）＝ ６２.５ ロード値 ＝ ４０９６ − ６２. ５ ＝ ４０３
３.５。

【００９０】カウンタ２３４は、そのようにイネーブル
にされると、ロード値からカウントアップする。以下に
述べるように決定されるクロック信号が、カウンタ２３
４とデータ入力でカウンタ端子カウント出力をサンプリ
ングするＤ型フリップフロップ２３７との両方を作動さ
せる。２デバイド回路２３８は、フリップフロップ回路
２３７の出力を所望のリング周波数へ分割する。デバイ
ダ２３８からの出力が、ＡＮＤゲート２３９の１つの入
力へ与えられる。

【００９１】図１１のリング回路のＤＳＰプログラム選
択可能な高い制御周波数でのクロック信号が、図１Ａの
制御論理回路３２で導かれた、リード２４０上のクロッ
ク信号から提供される。このクロック信号は、デバイダ
２３８の出力のリング信号周波数より約３オーダー高い
大きさの周波数を有利にも有する。例示された実施例に
おいて、リード２４０でのクロック周波数は、８０キロ
ヘルツ（ｋＨｚ）で５ボルトであるのに対し、デバイダ
２３８からのリング信号周波数出力は、約２０ヘルツで
５ボルトであった。

【００９２】リード２４０からのクロック信号が、クロ
ックカウンタ２３４へ与えられ、それは、また、３２で
のデバイド回路２４９およびＡＮＤゲート２４８の入力
へ与えられる。カウンタ２３４は、その時間の１/３
２、すなわち２５００Ｈｚで、３２デバイド回路２４９
の出力によってカウントすることが可能である。８０ｋ
Ｈｚクロックは、またフリップフロップ２３７をクロッ
クし、カウンタ２３４の端子カウント出力を同期させ
る。ＤＳＰ制御されたＡＳＩＣレジスタからのＲＩＮＧ
ＥＮＡ信号は、ＡＮＤゲート２４８および２３９をイネ
ーブルにし、各ゲートは、リング抑揚周波数で起こるバ
ーストでそれぞれ８０ｋＨｚおよび２０Ｈｚ出力を生成
する。

【００９３】このように、ゲート２３９からの低い周波
数リング信号出力は、加入者ユニットが設置される両方
の場所の要件の関数としてＤＳＰプログラムおよびリー
ド２４０に与えられたクロック周波数によって決定され
る周波数を有する。

【００９４】図１１は、リング回路５８を示す。この回
路の工程は、２つのプログラム可能な周波数信号、リン
グ制御信号およびリング周波数信号を論理信号レベル
（例えば、５ボルト）で受信すること、および、それら
から相対的に高い電圧（例えば１００ボルト）のＡＣリ
ング信号に広げることである。高周波数、低電圧（例え
ば、５ボルトで８０ｋＨｚ）、リング制御信号（図１０
のゲート２４８からの）は、信号パワーが増加するオペ
レーショナルアンプ２５１の入力に結合される。アンプ
２５１は、リード７０によって８０ｋＨｚ入力信号が駆
動されると、図１０のＲＩＮＧＥＮＡ信号によってその
信号がゲートオフされるときより、実質的により多くの
電力を消費する。アンプの出力は、バイポーラの低電圧
信号として、接地されたその他方の端子を有する高周波
数ステップアップ変圧器２５３の一次ワインディングの
１つの端子に、キャパシタ２５２を介してＡＣ結合され
る。高周波数信号および変圧器の使用は、好都合にも、
リング回路のための小さなフットプリントを生みだす。
変圧器２５３は、有利にも、振幅において約２０倍に信
号をステップアップし、二次ワインディング電圧が、変
換器９の出力の−４８ボルトレベルなどの電源２５６か
らの負の電圧に重ねられる。二次ワインディングの一方
の端子は、その−４８ボルト点に接続され、他方が、セ
パレートに接続され、逆の極性の整流ダイオード２５７
および２５８に接続される。ダイオードは、それぞれ、
２つのフォトコンダクティングダイオードスイッチ、通
常開いているスイッチ２５９および通常閉じているスイ
ッチ２６０のうちの１つによって別々に、リングリード
（図１Ａのレジスタ６３）およびそれから加入者電話セ
ットに結合される。スイッチ２５９および２６０の発光
ダイオードは、直列に、正の電圧源２６３とグラウンド
との間のコレクタ−エミッタパスでレジスタ２６１およ
びＰＮＰトランジスタ２６２に別々に接続される。図１
０のゲート２３９からのリング信号が、レジスタ２６６
を介してトランジスタ２６２のベースエミッタ接合を横
切り与えられる。リング信号が低いとき、トランジスタ
２６２は非導通であり、スイッチ２６０は、その通常な
閉状態であり、ダイオード２５８は導通する。リング信
号が高いとき、トランジスタ２６２は導通し、スイッチ
２５９は、点灯し閉じ、スイッチ２６０は、点灯し開
き、ダイオード２５７は導通する。

【００９５】キャパシタ２６８は、負の電圧源２５６と
リングリードとの間に接続され、ローパス平坦化フィル
タとして働き、８０ｋＨｚ周波数成分は変圧器２５３に
分路される。レジスタ２６７は、接続されキャパシタの
ためのブリーディングレジスタとして働く。図１Ａの加
入者ループの先端リードは、接地されているので、トラ
ンジスタ２６２が図１０からのリング信号によってスイ
ッチされる周波数およびアンプ２５１および変圧器２５
３によって確立される振幅において、本質的に矩形のリ
ング信号が、加入者ループに現れる。ある実施形態にお
いて、アンプ２５１に与えられる８０ｋＨｚ５ボルト信
号およびトランジスタ２６２に与えられる２０ｋＨｚ５
ボルト信号が、図１１のリングリードを含んでいるルー
プに２０Ｈｚ、１００ボルトＡＣリング信号を生成し
た。

【００９６】リンギング信号出力周波数は、図１ＢのＤ
ＳＰ１９から提供されるロード値を図１０のレジスタ２
３１に変更することによって変更される得るので、プロ
グラム可能である。リング抑揚は、図１０のＲＩＮＧＥ
ＮＡ信号にプログラムされるどんなフォーマットにも従
う。リング制御信号周波数は、高周波数変圧器２５３の
効率的な動作に十分な高さでよい。リング制御信号は、
図１０に関して記載されたように、ＲＩＮＧＥＮＡ信
号によって、オンおよびオフにされるので、アンプ２５
１は、リング抑揚の各オフ部分の間、その間隔における
入力信号の不在により、パワーダウンされる。

【００９７】加入者ユニットの動作電力を節約するため
のシステムおよび方法であって、無線リンクを介して加
入者電話セットと公共スイッチ電話網と有利に結合され
るベースステーションとの間の通信を提供するシステム
および方法を述べてきた。節約は、様々な方法で達成さ
れ、その１つは、加入者ユニット動作の各状態において
ＴＤＭＡフレームの各時間スロットごとに、その時間ス
ロットでの信号処理に必要でない選択された加入者ユニ
ット回路構成要素を規定し、その時間スロットの各発生
および動作状態の間、これらの回路構成要素をパワーダ
ウンすることによる。パワーダウンは、様々な方法で達
成され、回路の電源をオンおよびオフに実際に切り換え
ることによって、またはＣＭＯＳ回路構成要素において
は、それらのクロック源またはそれらの入力信号源を制
御することによって、または、回路構成要素選択信号を
除去することによって、または、入力信号を、その入力
信号がハイのとき実質的な電力を消費する回路構成要素
に還元することなどの方法を含む。さらに、相対的に高
い電力消費の回路構成要素によって行われる選択された
動作機能は、相対的に低い電力消費の回路構成要素に移
行され、高い電力消費の回路構成要素にパワーダウンの
ための機会を増やすことが可能になる。

【００９８】本発明は、特に例示された実施形態に関し
て記載されたが、他の実施形態および当業者にとって明
らかな改変が、本発明の範囲に含まれる。

【図面の簡単な説明】

【図１Ａ】図１Ａは、本発明による加入者ユニットのブ
ロックおよび配線図である。

【図１Ｂ】図１Ｂは、本発明による加入者ユニットのブ
ロックおよび配線図である。

【図１Ｃ】図１Ｃは図１Ａと図１Ｂを合成したものを示
す。図１Ａ〜１Ｃは、加入者ユニット全体を指す場合に
は、「図１」と示される。

【図２】図２は、図１の加入者ユニットの無線周波数
(ＲＦ)セクションのブロックおよび配線図である。

【図３】図３は、パワーダウンした制御回路の実施態様
の電力供給電流の模式図である。

【図４】図４は、パワーダウンした制御回路の実施態様
のバイアス電流の模式図である。

【図５】図５は、図１の加入者ユニットの実例的な実施
態様において用いられる先行技術によるタイムスロット
構造の図である。

【図６】図６は、図１の加入者ユニットのＴＤＭＡオペ
レーションの先行技術の局面を描いた状態図であり、４
位相シフトキー(ＱＰＳＫ)オペレーションおよび16位相
シフトキー(16ＰＳＫ)オペレーションの両方において、
図５のタイムスロット構造を用いている。

【図７】図７は、図１の加入者ユニットのＤＤＦ ＡＳ
ＩＣのアナログ-デジタルインタフェース回路のブロッ
クおよび配線図である。

【図８】図８は、図１の加入者ユニットのＤＤＦ ＡＳ
ＩＣのコマンド応答クロックセレクションの回路のブロ
ックおよび配線図である。

【図９】図９は、図１の加入者ユニットのＤＤＦ ＡＳ
ＩＣのアイドルモードタイマおよびウェークアップロジ
ックのブロックおよび配線図である。

【図１０】図10は、図11のリング回路に供給される２つ
の周波数を生成するための回路のブロックおよび配線図
である。

【図１１】図11は、図１の加入者ユニットの配線インタ
フェース回路のリング回路の図である。

【符号の説明】

ＡＣ：交流 ＡＤＣ：アナログ-デジタル変換器 ＡＧＣ：自動利得制御 ＡＳＩＣ：特定用途向け集積回路 ＣＭＯＳ：相補型金属酸化膜半導体 ＣＯＤＥＣ：コーダ/デコーダ ＣＯＤＥＣＰＤ：ＣＯＤＥＣパワーダウン信号 ＣＰＵ：中央処理装置 ＤＡＣ：デジタル-アナログ変換器 ＤＣ：直流 ＤＤＦ：ＤＩＦ、ＤＤＳ、およびＦＩＲ機能を行うため
のＡＳＩＣ ＤＤＳ：直接デジタル合成 ＤＩＦ：デジタルＩＦ ＤＩＦＣＬＫ：デジタル中間周波数クロック ＤＳＰ：デジタル信号プロセッサ ＦＤＡＣ：ＤＩＦ出力のためのＤＡＣ ＦＩＦＯ：先入れ先出し(待ち)メモリ ＦＩＲ：有限インパルス応答濾波 ＦＬＡＳＨ ＲＡＭ：電気的にプログラム可能な不揮発
性ＲＡＭ ＦＬＡＳＨ＿ＣＳ：ＦＬＡＳＨチップ-セレクト信号 ＩＦ：中間周波数 ＩＦＬＰＢＫ：中間周波数ループバック ＩＮＴ：補間回路 ＬＳＢ：最小桁ビット ｍｓ：ミリ秒 ＭＳＢ：最上位ビット Ｐ４ＲＡＭ＿ＣＳ：ピン-４ ＲＡＭチップ-セレクト信
号 ＰＡＥＮ：電力増幅イネーブル ＰＮＰ：ｐ-、ｎ-、およびｐ-導電型の物質層を有する
接合トランジスタ ＰＲＯＭ：プログラム可能な読みとり専用メモリ ＰＲＯＭ＿ＣＳ：ＰＲＯＭチップ-セレクト信号 ＰＳＫ：位相シフトキーイング(Phase Shift Keying)
(変調技術) ＱＰＳＫ：４位相シフトキーイング(Quadrature Phase
Shift Keying)(変調技術) ＲＡＭ：ランダムアクセスメモリ ＲＣＣ：無線制御チャンネル ＲＦ：無線周波数 Ｒｘ：受信 ＳＤＡＣ：ＤＤＳの出力のためのＤＡＣ ＳＬＩＣ：加入者配線インタフェース回路 ＳＬＡＣ：加入者ループオーディオ回路 ＴＤＭＡ：時間分割多重アクセス Ｔ/Ｒ：送信または受信 Ｔｘ：送信 ＶＡＧＣ：ＡＧＣのための電圧 ＶＯＸ：音声作動送信器

【手続補正書】

【提出日】平成１２年９月２０日（２０００．９．２
０）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (71)出願人 500394513 Ｓｕｉｔｅ 200， 900 Ｍａｒｋｅｔ Ｓｔｒｅｅｔ， Ｗｉｌｍｉｎｇｔｏｎ, Ｄｅｌａｗａｒｅ 19801 Ｕｎｉｔｅ ｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ (72)発明者 ジム ジェイ． ヒューア アメリカ合衆国 ニュージャージー 08034， チェリー ヒル， ハート ロ ード 103 (72)発明者 ジョン カエウェル アメリカ合衆国 ペンシルバニア 18929, ジャミソン， ラファイエット ドライ ブ 1727 (72)発明者 ケビン キニー アメリカ合衆国 ペンシルバニア 18966, ホーランド， ウエスト パトリシア ロード 19 (72)発明者 マーク エイ． レモ アメリカ合衆国 ペンシルバニア 19006, ハンティングトン バリー， ロングフ ェロー ドライブ 3972 (72)発明者 マイケル ダブリュー． リジェンスバー グ アメリカ合衆国 ニュージャージー 08053， マールトン， ウインドソー レーン 305 (72)発明者 ウィリアム ティー． ジュニア バンダ ースライス アメリカ合衆国 ペンシルバニア 19401, ノリスタウン， ノーブル ストリート 544 (72)発明者 デイビッド ヴェッサル アメリカ合衆国 ペンシルバニア 19085, ビラノバ， スプルース レーン 600

Claims (9)

【特許請求の範囲】
1. 【請求項１】 受信および送信両方の時間スロットが規
   定される、繰り返しフレームを使用して通信を行う無線
   加入者ユニットにおける電力消費を低減するための方法
   であって、通信の受信および送信を行うために複数の構
   成要素が使用され、該方法は、 複数の動作状態をオンフックおよびオフフック状態につ
   いて規定する工程であって、各状態が、該加入者ユニッ
   トが休止しているのか、または受信あるいは送信時間ス
   ロットを使用して通信しているのかに依存する、工程；
   各規定状態について、その状態についてアクティブであ
   る必要のある該構成要素を識別する工程；該規定状態で
   ない該加入者ユニットの動作状態を決定する工程；およ
   び該決定状態についてそれぞれの識別された構成要素を
   アクティブにし、そして該決定状態について必要と識別
   されない該複数の構成要素の他のすべてを非アクティブ
   にする工程を含む方法。
2. 【請求項２】 前記規定状態がオンフック受信状態、オ
   ンフック休止状態、ならびにオフフック受信状態、オフ
   フック送信状態、およびオフフック休止状態を含む、請
   求項１に記載の方法。
3. 【請求項３】 前記規定状態がさらにリング状態を含
   む、請求項１または２に記載される方法。
4. 【請求項４】 受信および送信両方の時間スロットが規
   定される、繰り返しフレームを使用して通信を行う無線
   加入者ユニットであって、通信の受信および送信を行う
   ために複数の構成要素が使用され、該加入者ユニット
   は、 複数の動作状態の各々について、その状態についてアク
   ティブである必要のある該構成要素を識別する手段であ
   って、該動作状態がオンフックおよびオフフック状態に
   よって規定され、各状態が、該加入者ユニットが休止し
   ているのか、または受信あるいは送信時間スロットを使
   用して通信しているのかに依存する、手段；該規定状態
   でない該加入者ユニットの動作状態を決定する手段；お
   よび該決定状態についてそれぞれの識別された構成要素
   をアクティブにし、そして該決定状態について必要と識
   別されない該複数の構成要素の他のすべてを非アクティ
   ブにする手段を含む、無線加入者ユニット。
5. 【請求項５】 前記規定状態がオンフック受信状態、オ
   ンフック休止状態、ならびにオフフック受信状態、オフ
   フック送信状態、およびオフフック休止状態を含む、請
   求項４に記載の加入者ユニット。
6. 【請求項６】 前記規定状態がさらにリング状態を含
   む、請求項４または５に記載される加入者ユニット。
7. 【請求項７】 繰り返しフレームにおいて受信および送
   信時間スロットを使用して通信する無線加入者ユニット
   であって、該加入者ユニットは：複数の構成要素；およ
   び複数の動作状態の各々について、その状態についてア
   クティブである必要のある該構成要素を識別するデジタ
   ル信号プロセッサであって、該動作状態がオンフックお
   よびオフフック状態によって規定され、各状態が、該加
   入者ユニットが休止しているのか、または受信あるいは
   送信時間スロットを使用して通信しているのかに依存
   し、該規定状態でない該加入者ユニットの動作状態を決
   定し、そして該決定状態についてそれぞれの識別された
   構成要素をアクティブにし、そして該決定状態について
   必要と識別されない該複数の構成要素の他のすべてを非
   アクティブにする手段を含む、無線加入者ユニット。
8. 【請求項８】 前記規定状態がオンフック受信状態、オ
   ンフック休止状態、ならびにオフフック受信状態、オフ
   フック送信状態、およびオフフック休止状態を含む、請
   求項７に記載の加入者ユニット。
9. 【請求項９】 前記規定状態がさらにリング状態を含
   む、請求項７または８に記載される加入者ユニット。