JPH09511097A - 集積回路素子の製造方法および製造装置 - Google Patents

集積回路素子の製造方法および製造装置

Info

Publication number
JPH09511097A
JPH09511097A JP7518833A JP51883395A JPH09511097A JP H09511097 A JPH09511097 A JP H09511097A JP 7518833 A JP7518833 A JP 7518833A JP 51883395 A JP51883395 A JP 51883395A JP H09511097 A JPH09511097 A JP H09511097A
Authority
JP
Japan
Prior art keywords
integrated circuit
manufacturing
wafer
forming
cut
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7518833A
Other languages
English (en)
Inventor
バデヒ・ピエール
Original Assignee
シェルケイス エル・ティー・ディー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シェルケイス エル・ティー・ディー filed Critical シェルケイス エル・ティー・ディー
Publication of JPH09511097A publication Critical patent/JPH09511097A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Dicing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Transmitters (AREA)

Abstract

(57)【要約】 集積回路素子を製造する方法であって、それぞれが多数のパッド部を備える複数の集積回路を、第１および第２の平坦面を有するウェファ上に形成する工程と、前記のウェファの両平坦面に保護材の層をウェファ方向に着合する工程と、予め外装処理された複数の集積回路素子の輪郭線に沿った切込み部を形成するため、前記の着合された保護材とウェファとを部分的に切刻する工程と、前記の外装処理された複数の集積回路素子がウェファ上で互いに結合している状態で、少なくともその一部分が前記切込み部まで伸長するような金属接触端子を前記の複数の集積回路素子上に形成する工程と、前記の外装された複数の集積回路素子を切断して個々の素子に分断する工程とから成る。また、その方法で生産される集積回路も開示およびクレームされている。

Description

【発明の詳細な説明】 集積回路素子の製造方法および製造装置 発明の分野 本発明は、集積回路素子の製造方法および製造装置、さらに、それにて製造さ れた集積回路素子に関する。 発明の背景 各種の集積回路素子の製造における基本工程として「実装工程」が知られてい るが、そこでは、集積回路の心臓部シリコンチップ、および、シリコンチップ上 の所定接続位置と外部電気端子の間の電気的接続部の、物理的かつ外装的保護が 行われる。 現在のところ、ワイヤーボンディング、自動テープボンディング（ＴＡＢ）、 フリップチップの、３つの代表的技術が半導体の外装工程で利用されている。 ワイヤーボンディング法は、チップの接続パッド部と外装部の接点の間を金の 接続線で溶接するため、加熱や超音波を使用する。 自動テープボンディング（ＴＡＢ）法は、ボンディングワイヤーの代わりに銅 箔のテープを使用するものである。銅箔テープは、特定のダイ型と外装の組合せ に合った形状をしており、それに適した銅線パターンが施されている。そして、 それぞれのリード線は、個別または束にしてチップ上の各接続パッド部へ接続さ れている。 フリップチップとは、接続パッド部の上面に形成されたハンダ溶接孔を有する 集積回路ダイであって、そのダイを回路側を下にしてフリップ接合させて基板に 直接にハンダ付けするのである。この方法はワイヤー接合を必要としないので、 外装部面積の縮小化が可能となる。 しかし、上記の方法には、問題がある。ワイヤーボンディング法やＴＡＢ接合 法では、ボンディング状態が悪くなる恐れがあり、高温や物理的圧力でダイを処 理する必要がある。しかも、ワイヤーボンディング法とＴＡＢ接合法の両方共、 外装部サイズの点で欠点があり、集積回路のダイ／外装部の面積比率は１０％か ら６０％程度である。 フリップチップ法は、外装処理を必要とせず相互接合だけでよい。相互接合に おける問題とは、ハンダ溶接の均一性の難しさと熱膨張による整合不良であるた め、シリコンやそれと同様の熱膨張特性をも材料で基板を形成しなければならな いという制限がある。 発明の概要 本発明の目的は、前記の問題を解決できるような集積回路素子の製造の装置と 方法、および、電気的性能が高くて比較的小型形状で軽量の集積回路を提供する ことである。 本発明の好適実施例である集積回路素子を製造する方法は、それぞれが多数の パッド部を備える複数の集積回路を、第１および第２の平坦面を有するウェファ 上に形成する工程と、前記のウェファの両平坦面に保護材の層をウェファ方向に 着合する工程と、予め外装処理された複数の集積回路素子の輪郭線に沿った切込 み部を形成するため、前記の着合された保護材とウェファとを部分的に切刻する 工程と、前記の外装処理された複数の集積回路素子がウェファ上で互いに結合し ている状態で、少なくともその一部分が前記切込み部まで伸長するような金属接 触端子を前記の複数の集積回路素子上に形成する工程と、前記の外装された複数 の集積回路素子を切断して個々の素子に分断する工程とから成る。 本明細書や請求項において使用される「切刻」という用語は、普通よりも広い 意味をもち、例えば、エッチング、鋸切断、サンドブラスト、研削などの技法に よる材料削除または分断処理に関与するものである。 また、「ウェファ方向」という用語は、ウェファ全体が所定時間に処理される 必要性を問うものではなく、ダイ分断工程前の複数のダイを処理するための複数 工程に均等に適用されるものである。 本発明の別の好適実施例では、前記の部分的に切刻する工程により、前記の多 数のパッド部の部分表面が露出される。 また、前記の部分的に切刻する工程において、隣接する１対の集積回路の両方 に電気的接触域を同時に作成できるよう、前記パッド部を切刻するのが好ましい 。本発明のさらに別の好適実施例による集積回路素子を製造する方法は、それ ぞれが多数のパッド部を備える複数の集積回路をウェファ上に形成する工程と、 前記の複数の集積回路素子の輪郭線に沿った切込み部を形成して、前記多数のパ ッド部の部分表面を露出させるため、前記のウェファを部分的に切刻する工程と から成る。 また、前記の部分的に切刻する工程では、隣接する１対の集積回路の両方に電 気的接触域を作成できるよう、パッド部のうちいくつかは前記の隣接する集積回 路対の一方側に接続され、その他は前記の隣接集積回路対の他方側に接続されて いるような複数のパッド部を切刻するのが望ましい。 本発明のさらに別の好適実施例では、導電層の一部分が前記の複数のパッド部 のうちの個別のいくつかに接続しており、かつ、導電層の一部分は互いに電気的 に絶縁されているような、前記パッド部の露出端部に電気的接続された前記集積 回路の切込み側端部上に導電層を形成する工程を備える。 別の本発明の好適実施例においては、前記の導電層を形成する工程は、前記集 積回路の非端部域上にも導電層を形成する。 また、前記の部分的に切刻する工程は、前記集積回路の切込み側端部において シリコン基板が露出しないような位置で行われるのが望ましい。 本発明のさらにまた別の好適実施例では、前記の部分的に切刻する工程の前に 、前記の集積回路の平坦面は保護絶縁層にて、その端側面はエポキシ層にて被膜 される。 なお、前記の集積回路素子の少なくとも１つの外側平坦面上に、熱接合パッド 部が形成されるのが望ましい。 本発明のさらにまた別の好適実施例では、前記の集積回路素子内に一体的に接 地面を形成する工程を備える。 また、前記の保護絶縁層は、ＥＰＲＯＭ素子の消去に使われる照射処理のため 透明であるのが望ましい。 本発明のさらに別の好適実施例による集積回路素子を製造する装置は、それぞ れが多数のパッド部を備える複数の集積回路を、対向する平坦面を有するウェフ ァ上に形成する装置と、前記のウェファの両平坦面に外装保護材の層をウェファ 方向に着合する装置と、予め外装処理された複数の集積回路素子の輪郭線に沿っ た切込み部を形成するため、前記の着合された保護材とウェファとを部分的に切 刻する部分切刻装置と、前記の外装処理された複数の集積回路素子がウェファ上 で互いに結合している状態で、少なくともその一部分が前記切込み部まで伸長す るような金属接触端子を前記の複数の集積回路素子上に形成する金属被膜装置と 、前記の外装された複数の集積回路素子を切断して個々の素子に分断する分断装 置とから成る。 また、前記の部分的に切刻する装置により、前記の多数のパッド部の部分表面 が露出され、かつ、隣接する１対の集積回路の両方に電気的接触域を同時に作成 できるよう、隣接する集積回路に接続する前記パッド部が切刻されるのが望まし い。 本発明のさらにまた別の好適実施例による集積回路素子を製造する装置は、そ れぞれが多数のパッド部を備える複数の集積回路をウェファ上に形成する装置と 、前記の複数の集積回路素子の輪郭線に沿った切込み部を形成して、前記多数の パッド部の部分表面を露出させるため、前記のウェファを部分的に切刻する部分 切刻装置とから成る。 なお、前記の部分的切刻装置により、隣接する１対の集積回路の両方に電気的 接触域を作成できるよう、パッド部のうちいくつかは前記の隣接する集積回路対 の一方側に接続され、その他は前記の隣接集積回路対の他方側に接続されている ような複数のパッド部を切刻するのが望ましい。 本発明のさらに別の好適実施例では、導電層の一部分が前記の複数のパッド部 のうちの個別のいくつかに接続しており、かつ、導電層の一部分は互いに電気的 に絶縁されているような、前記パッド部の露出端部に電気的接続された前記集積 回路の切込み側端部上に導電層を形成する装置を備える。 また、前記の導電層は、前記集積回路の端部を越えて広がる導電膜であるのが 望ましい。 なお、前記の部分的切刻装置は、前記集積回路の切込み側端部においてシリコ ン基板が露出しないような位置にて動作するのが望ましい。 そして、本発明の装置は、上記で説明した工程のいくつか、または、全部を実 行できるよう作動するのが好ましい。 本発明のさらに別の好適実施例による集積回路素子は、上記方法に従って、あ るいは、前述の特徴のいずれかを備えた装置を使って製造されたものである。 本発明のさらにまた別の好適実施例による集積回路素子は、その上側面と下側 面が電気絶縁性の物理的強化材で形成されており、電気的に絶縁された端部面は 、導電パッド部の部分に露出していて、かつ、前記の両上側下側面に対して傾斜 しているような集積回路ダイから成る。 本発明のさらなる好適実施例による集積回路素子は、一体形成された接地面お よび素子の外側平坦面のヒートシンクに一体形成された熱接触端子を少なくとも １つ備える。 また、集積回路素子の外側表面に、複数の端部において導電パッド部の露出断 面と接続できる導電片を形成することが望ましい。 図面の簡単な説明 本発明は、付随図面を伴った下記の詳細説明から完全に理解および評価できる であろう。 図１は、本発明の好適実施例に従って製造され動作する集積回路素子の概略図 である。図２は、複数の集積回路ダイを有するウェファへの保護外装層板の取り 付けを示す概略図である。 図３は、保護外装層板をウェファに取り付けた後、各ダイを切断するためウェ ファに線刻する概略図である。 図４Ａ、４Ｂ、４Ｃ、４Ｄ、４Ｅは、本発明の好適実施例に従った集積回路素 子の製造におけるそれぞれの工程を示す断面図である。 図５は、図４Ｅのウェファから作成された集積回路素子の部分破断詳細図であ る。 図６、７、８は、図１と５に示された集積回路の製造の工程を示す断面図であ る。 図９と１０は、本発明の製造方法を実行するための装置の概略ブロック図であ る。 図１１は、本発明の別の好適実施例に従って製造され動作する、平坦面上に複 数列のパッド部を備えた集積回路素子の概略図である。 図１２は、本発明のさらに別の好適実施例に従って製造され動作する、パッド 部が端側面まで伸びた集積回路素子の概略図である。 図１３、１４、１５は、図１２の集積回路素子の製造におけるそれぞれの工程 を示す断面図である。 好適実施例の詳細な説明 図１から図１５には、本発明の好適実施例に従った集積回路素子の製造法が図 示されている。 図１においては、本発明の好適実施例による集積回路素子の１つが図示されて おり、比較的薄くて小型の外面的に保護され物理的に強化された集積回路外装体 １０は、その端面１４に形成された多数の電気接触端子１２を備えている。本発 明の好適実施例では、接触端子１２は外装体の端面から平坦面１６上まで伸びて いる。この接触端子の配備については、回路基板上への外装部の搭載を、平面実 装および端面実装により行える。なお、集積回路外装体１０は、一体形成された 接地面（図示しない）および接地端子１８も備えている。 本発明の好適実施例によれば、さらに集積回路素子１０には、１個あるいはそ れ以上の数の熱接合パッド１９が平坦面１６の一方あるいは両方共に形成されて いる。そのような熱接合パッド１９の形成は、オプションである。 本発明の好適実施例では、図２と４Ａに示されているように、従来の技法によ り形成された複数の既製ダイ２２を有する全体のシリコンウェファ２０は、その 作用面２４が層状エポキシ２８にて絶縁保護板２６に接着されている。一般的に 絶縁保護板２６は、ガラス、アルミナ、ベリリア、サファイア、あるいは、適当 な絶縁材で形成されている。 前記の保護板２６は透明で、光学的または赤外線処理に有効な特定の波長域の 照射を透過できる。 本発明によるシリコンウェファ２０においては、従来のウェファ製造法の所定 工程が省けることが、理解できよう。それら工程とは、パッド部上方の孔からの ウェファ背面の研磨、および、ウェファ背面の金属被膜形成である。 完成したシリコンウェファ２０には、従来のリソグラフ技法により適切な位置 に一体的に接地面が形成されている。あるいは、図４Ａの接合工程の前に、接地 面が作用面２４とエポキシ層２８の間に挟まれるよう、従来の方法にて接地面を 作用面２４に積層形成させてもよい。 前記の接合工程の後、図４Ｂに図示のように、シリコンウェファ２０は所定の 薄さ、一般的には２００ミクロン程度、まで研削される。このウェファの所定厚 までの研削処理は、絶縁保護板２６の接合により物理的強度が補強されるため、 可能となるものである。 前記のオプションであるウェファ厚研削工程の後、ダイを分離するための所定 の切断線がウェファの背面に切刻される。切刻溝３０の深さは、ウェファ厚が１ ００ミクロンとなる寸法である。その切刻されたウェファが、図３と４Ｃに図示 されている。 次に、切刻ウェファは、配合がフッ化水素酸２．５％、硝酸５０％、酢酸１０ ％、水３７．５％の従来のシリコンエッチング溶液を使ってエッチング処理され 、図４Ｄのように現状の酸化膜までシリコンが食刻される。 前記のシリコンのエッチング処理の結果、複数のダイ４０が形成され、各ダイ ４０のシリコンの厚さは約１００ミクロンとなる。 図４Ｅに示されているように、シリコンエッチング処理の後は、第２の絶縁外 装膜４２が、ダイ４０の絶縁保護板２６の反対側の側面に接合される。ダイ４０ と外装層４２の間はエポキシ層４４が形成され、同じエポキシによりダイ４０の 相互間の隙間が充填される。 前記のエッチング処理されたウェファ２０と第１と第２の絶縁外装膜２６およ び４２の積層体は、予め外装形成された集積回路の外枠線に沿った切込み部を規 定する隣接ダイ４０間の隙間をとおる切断線５０に沿って切断される。本発明の 特徴の１つは、その切断線５０が、図４Ｅおよび図５に図示にように、切込み部 に沿ったダイ４０の端部が隣接するシリコン４０の外端より少なくともｄ距離分 だけ離されるよう設定されていることであり、それについてさらに詳しく説明す る。 本発明の特徴として、図４Ｅの積層体の切断線５０に沿った部分的切刻により 、ウェファ２０上に複数のパッド部３４の端部が露出されて、ダイ４０の接触面 ５１を形成する。また、図４Ｅの積層体の部分切刻により、接地部の接触表面５ ２となる接地面３８の端部が露出する。 ここで図５を参照すると、酸化膜を含む少なくとも１つの絶縁層が３２で示さ れており、金属製のパッド部が３４で示されている。また、３６で示されている のは、金属層を被覆する絶縁膜である。さらに、接地面は３８で示されている。 図５で示されているように、図４Ｅの部分切刻から形成された切込み部は、普 通には傾斜した側壁をもつが、必ずしもそれに限定される必要はない。 図６、７、８では、本発明の好適実施例による集積回路素子の製造におけるさ らに続く工程が図示されている。 図６の断面図には、図４Ｅで説明した前記の部分切刻により作成された切込み 部が５４で示されている。縦線５６は、切込み部５４とパッド部３４との交差部 分を示しており、露出された断面のパッド表面５１を規定している。別の縦線５ ８は、後の工程でダイを集積回路に分離する最終切断位置を示している。 図７は、傾斜端面１４と上側表面１６の一部の表面上に金属接触部１２が形成 されている。それら接触部１２は、所定の金属積層法で形成可能なもので、切込 み部５４の内側全体に広がっており、パッド部３４の表面５１と電気的接触して いる。 つまり、最初にダイを複数のチップに分離切断することなく、パッド部３４の 表面５１と電気的接触している金属接触部をダイ上の形成できることが、本発明 の特徴の１つでもある。 図８には、前記の金属接触部の形成に続く、ウェファ上の個々のダイを分離切 断して外装保護された集積回路素子の作成工程が図示されている。 図９と１０に図示されているのは、本発明の好適実施例による集積回路素子を 製造する装置である。まず、従来のウェファ作成装置１８０にて完全なウェファ ２０が作成される。ウェファ２０の作用面に、好ましくはウェファ回転装置を備 えた接合装置１８２により、エポシキ材が均等となるよう保護層２６とエポキシ 層２８が形成される。 接合されたウェファ（図３）は、例えば、英国のスピードファムマシン社から 市販されている１２．５Ａ研磨材を使ったモデル３２ＢＴＧＷなどの、研磨装置 １８４にてその非作用面が研磨されて薄く処理される。 次にウェファは、例えば、クリック＆ソファ社のＮｉメッキされたダイアモン ド刃を使う７７５型ダイシングソーなどの切刻装置１８６にて切刻されて、図４ Ｃに図示されているような形状を作成する。 図４Ｃの切刻されたウェファは、続いて、シリコンエッチング溶液１９０を入 れた温度制御漕１８８でエッチング処理される。この処理のための市販装置とし て、米国のウェファブ社製のケムクリーン漕やＷＨＲＶ循環漕がある。所定のシ リコンエッチング溶液としては、英国のマイクロイメージ・テクノロジー社が市 販するイソフォームシリコンエッチング液などがある。エッチング処理の後、ウ ェファは従来の方法にて洗浄される。その結果のエッチング処理ウェファが、図 ４Ｄに図示されている。 エッチング処理されたウェファは、前記装置１８２と基本的には同じ構成であ る接合装置１９２により、その非作用面が保護層４２に接合されて、図４Ｅに示 されるような２重接合されたウェファ積層体が作成される。 前記の切刻装置１８６と同様の切込み装置１９４により、図４Ｅの接合ウェフ ァ積層体が切刻されて、図５のような形状が作成される。 そして、切込み処理されたウェファは、本発明の参照例として引用される米国 特許の第２、５０７、９５６号、第２、８５１、３８５号、第２、７９６、３７ ０号のうちのいずれかに記述されているような、クロム酸塩溶液１９８を入れた 液層１９６内で、防腐処理を施される。 例えば、米国のマテリアルリサーチ社製の９０３Ｍ型スパッター処理装置など の真空積層処理を実行する導電層形成装置２００により、図７に図示されている ウェファのダイの単数または複数の表面上に導電層を形成する。 図７に示された接触片の形状は、デュポン社から市販されているプライムコー トやシップレー社の商品名がイーグルという従来の電着フォトレジスト材を使っ て作成できる。フォトレジスト材は、デュポン社やシップレー社が市販している フォトレジスト漕組立装置２０２内でウェファに塗布される。 好ましくはフォトレジスト材をレザースキャナー２０４でレザー打ち抜きして 、所望のエッチング形状を作成する。次に、フォトレジスト材を、現像液漕２０ ６にて現像してから、エッチング漕２１０に入れた金属エッチング溶液２０８で エッチング処理して、図１のような導電体形状を作成する。 図７に示されるような露出導電片は、日本のオクノ社から市販されている無電 界メッキ装置２１２によってメッキ処理される。 続いて、ウェファは、予め外装された集積回路素子に切断される。切断刃２１ ４は、４〜１２ｍｉｌ厚のダイアモンド樹脂刃であるのが望ましい。決断された ダイは、図１に図示されたような形状となる。 図１１には、本発明の別の実施例に従って製作され作動する、その端面３１４ に形成された多数の電気接触端子３１２をもつ、比較的薄型かつ小型の外側保護 および物理的強化された集積回路外装部３１０を備えた集積回路素子の一例が図 示されている。図１の実施例と同様に、接触端子３１２は端面から外装部の平坦 面３１６まで伸びている。図１１の実施例の特徴は、比較的多数の接触端子３１ ２が、図示のように複数の列状に配備されて、平坦面３１６上に載置されている ことである。接触端子３１２の合計幅長は、基本的形状を変えることなくチップ の端面長さ合計よりも大きいことが、図から判断できよう。つまり、接触端子３ １２が、ジグザグ状に配置されているためである。 また外装部には、平坦面３１６の片側あるいは両方側に形成された１個または それ以上の数の熱接合パッド部３１９と共に、接地端子３１８も載置されている 。なお、その熱接合パッド部３１９の装備は、オプションである。 さらに図１２には、本発明の実施例に従って製作され作動する集積回路素子の 別の例が図示されており、その端面３３４に形成された多数の電気接触端子３３ ２をもつ、比較的薄型かつ小型の外側保護および物理的強化された集積回路外装 部３３０を備えている。図１１の実施例と同様に、接触端子３３２は端面から外 装部の平坦面３３６まで伸びている。そして、比較的多数の接触端子３３２が、 図示のように複数の列状に配備されて、平坦面３３６上に載置されている。この 実施例の特徴は、接触端子３３２が端面３３４から平坦面３３６に垂直な縦側面 ３３８にも伸びていることである。 また外装部には、平坦面３３６の片側あるいは両方側に形成された１個または それ以上の数の熱接合パッド部３４２と共に、接地端子３４０も載置されている 。なお、その熱接合パッド部３４２の装備も、オプションでよい。 図１３と１４には、本発明の好適実施例による図１２の集積回路素子の製造の ための別の工程方法が図示されている。 図１３の３５０で示されているのは、図４Ｅで説明した部分切刻により形成さ れた切込み部３５２の断面形状である。切込み部５４とパッド部３４との交差点 が縦線５６で示されており、露出されたパッド部分表面５１が形成されている図 ６の実施例と違うのは、この実施例の切込み部３５２がパッド部３５４と係合し ないことである。 続く工程が図１４に図示されており、切込み部３５２の中央に直線切刻部３５ ６が形成されていて、パッド部３５４の端部を露出させている。 図１５に図示されているのは、傾斜端面３６０、上側面３６２の一部、および 、上側面３６２に垂直な縦側面３６４の一部に沿った金属接触端子３５８の形成 工程である。それら金属接触端子３５８は、適当な金属積層法にて形成されたも のであって、切込み部３５２および直線切刻部３５６の内側に伸びていて、パッ ド部３５４の端面３６６と電気的接触している。 つまり、ダイを分離切断した後、パッド部３５４の端面３６６と電気的接触し ている金属接触端子がダイ表面上に形成されることになる。 なお本発明が、上記で図示および説明された実施例に限定されないのは、当業 者にとっては明白であろう。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ)，ＡＭ， ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ， ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＳ，ＵＺ， ＶＮ

Claims (1)

  1. 【特許請求の範囲】 １．集積回路素子を製造する方法であって、 それぞれが多数のパッド部を備える複数の集積回路を、第１および第２の平坦 面を有するウェファ上に形成する工程と、 前記のウェファの両平坦面に保護材の層をウェファ方向に着合する工程と、 予め外装処理された複数の集積回路素子の輪郭線に沿った切込み部を形成する ため、前記の着合された保護材とウェファとを部分的に切刻する工程と、 前記の外装処理された複数の集積回路素子がウェファ上で互いに結合している 状態で、少なくともその一部分が前記切込み部まで伸長するような金属接触端子 を前記の複数の集積回路素子上に形成する工程と、 前記の外装された複数の集積回路素子を切断して個々の素子に分断する工程と から成る集積回路素子の製造方法。 ２．前記の部分的に切刻する工程により、前記の多数のパッド部の部分表面が露 出されることを特徴とする、請求項１記載の製造方法。 ３．前記の部分的に切刻する工程において、隣接する１対の集積回路の両方に電 気的接触域を同時に作成できるよう、前記パッド部を切刻することを特徴とする 、請求項１記載の製造方法。 ４．集積回路素子を製造する方法であって、 それぞれが多数のパッド部を備える複数の集積回路をウェファ上に形成する工 程と、 前記の複数の集積回路素子の輪郭線に沿った切込み部を形成して、前記多数の パッド部の部分表面を露出させるため、前記のウェファを部分的に切刻する工程 とから成る集積回路素子の製造方法。 ５．前記の部分的に切刻する工程では、隣接する１対の集積回路の両方に電気的 接触域を作成できるよう、パッド部のうちいくつかは前記の隣接する集積回路対 の一方側に接続され、その他は前記の隣接集積回路対の他方側に接続されている ような複数のパッド部を切刻することを特徴とする、請求項４記載の製造方法。 ６．さらに、導電層の一部分が前記の複数のパッド部のうちの個別のいくつかに 接続しており、かつ、導電層の一部分は互いに電気的に絶縁されているような、 前記パッド部の露出端部に電気的接続された前記集積回路の切込み側端部上に導 電層を形成する工程を備えることを特徴とする、請求項４記載の製造方法。 ７．前記の導電層を形成する工程は、前記集積回路の非端部域上にも導電層を形 成することを特徴とする、請求項６記載の製造方法。 ８．前記の部分的に切刻する工程は、前記集積回路の切込み側端部においてシリ コン基板が露出しないような位置で行われることを特徴とする、請求項４記載の 製造方法。 ９．前記の部分的に切刻する工程の前に、前記の集積回路の平坦面は保護絶縁層 にて、その端側面はエポキシ層にて被膜されることを特徴とする、請求項４記載 の製造方法。 １０．前記の集積回路素子の少なくとも１つの外側平坦面上に、熱接合パッド部 が形成されることを特徴とする、請求項４記載の製造方法。 １１．さらにまた、前記の集積回路素子内に一体的に接地面を形成する工程を備 えることを特徴とする、請求項４記載の製造方法。 １２．前記の保護絶縁層は、ＥＰＲＯＭ素子の消去に使われる照射処理のため透 明であることを特徴とする、請求項１０記載の製造方法。 １３．さらにまた、前記の集積回路の平坦面上に金属接触端子を互いにジグザグ 形状に形成する工程を備えることを特徴とする、前記請求項のいずれかに記載の 製造方法。 １４．さらにまた、前記の第１と第２の平坦面に垂直な面上に伸長する金属接触 端子を形成する工程を備えることを特徴とする、前記請求項のいずれかに記載の 製造方法。 １５．集積回路素子を製造する装置であって、 それぞれが多数のパッド部を備える複数の集積回路を、対向する平坦面を有す るウェファ上に形成する装置と、 前記のウェファの両平坦面に外装保護材の層をウェファ方向に着合する装置と 、 予め外装処理された複数の集積回路素子の輪郭線に沿った切込み部を形成する ため、前記の着合された保護材とウェファとを部分的に切刻する部分切刻装置と 、前記の外装処理された複数の集積回路素子がウェファ上で互いに結合している 状態で、少なくともその一部分が前記切込み部まで伸長するような金属接触端子 を前記の複数の集積回路素子上に形成する金属被膜装置と、 前記の外装された複数の集積回路素子を切断して個々の素子に分断する分断装 置とから成る集積回路素子の製造装置。 １６．前記の部分的に切刻する装置により、前記の多数のパッド部の部分表面が 露出され、かつ、隣接する１対の集積回路の両方に電気的接触域を同時に作成で きるよう、隣接する集積回路に接続する前記パッド部が切刻されることを特徴と する、請求項１５記載の製造装置。 １７．集積回路素子を製造する装置であって、 それぞれが多数のパッド部を備える複数の集積回路をウェファ上に形成する装 置と、 前記の複数の集積回路素子の輪郭線に沿った切込み部を形成して、前記多数の パッド部の部分表面を露出させるため、前記のウェファを部分的に切刻する部分 切刻装置とから成る集積回路素子の製造装置。 １８．前記の部分的切刻装置により、隣接する１対の集積回路の両方に電気的接 触域を作成できるよう、パッド部のうちいくつかは前記の隣接する集積回路対の 一方側に接続され、その他は前記の隣接集積回路対の他方側に接続されているよ うな複数のパッド部を切刻することを特徴とする、請求項１７記載の製造装置。 １９．さらに、導電層の一部分が前記の複数のパッド部のうちの個別のいくつか に接続しており、かつ、導電層の一部分は互いに電気的に絶縁されているような 、前記パッド部の露出端部に電気的接続された前記集積回路の切込み側端部上に 導電層を形成する装置を備えることを特徴とする、請求項１７記載の製造装置。 ２０．前記の導電層は、前記集積回路の端部を越えて広がる導電膜であることを 特徴とする、請求項１９記載の製造装置。 ２１．前記の部分的切刻装置は、前記集積回路の切込み側端部においてシリコン 基板が露出しないような位置にて動作することを特徴とする、請求項１７記載の 製造装置。 ２２．その上側面と下側面が電気絶縁性の物理的強化材で形成されており、電気 的に絶縁された端部面は、導電パッド部の部分に露出していて、かつ、前記の両 上側下側面に対して傾斜しているような集積回路ダイから成る集積回路素子。 ２３．前記の請求項１記載の製造方法にて製造された集積回路素子。 ２４．さらに、一体形成された接地面および素子の外側平坦面のヒートシンクに 一体形成された熱接触端子を少なくとも１つ備えたことを特徴とする、請求項２ ３記載の集積回路素子。 ２５．前記の集積回路の平坦面上に相互にジグザグ形状に載置された金属接触端 子を備えたことを特徴とする、前記請求項１５乃至２４のいずれかに記載の製造 装置。 ２６．さらにまた、前記の第１と第２の平坦面に垂直な面上に伸長する金属接触 端子を備えたことを特徴とする、前記請求項１５乃至２５のいずれかに記載の製 造装置。
JP7518833A 1994-01-17 1995-01-10 集積回路素子の製造方法および製造装置 Pending JPH09511097A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
IL108359 1994-01-17
IL10835994A IL108359A (en) 1994-01-17 1994-01-17 Method and device for creating integrated circular devices
PCT/EP1995/000097 WO1995019645A1 (en) 1994-01-17 1995-01-10 Methods and apparatus for producing integrated circuit devices

Publications (1)

Publication Number Publication Date
JPH09511097A true JPH09511097A (ja) 1997-11-04

Family

ID=11065715

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7518833A Pending JPH09511097A (ja) 1994-01-17 1995-01-10 集積回路素子の製造方法および製造装置

Country Status (13)

Country Link
US (1) US6040235A (ja)
EP (1) EP0740852B1 (ja)
JP (1) JPH09511097A (ja)
AT (1) ATE183020T1 (ja)
AU (1) AU1456495A (ja)
CA (1) CA2181339A1 (ja)
DE (1) DE69511241T2 (ja)
IL (1) IL108359A (ja)
MX (1) MX9602801A (ja)
MY (1) MY130185A (ja)
SG (1) SG50376A1 (ja)
TW (1) TW360957B (ja)
WO (1) WO1995019645A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003516634A (ja) * 1999-12-10 2003-05-13 シェルケース リミティド パッケージ形集積回路装置の製造方法およびその製造方法により製作されたパッケージ形集積回路装置
US7180149B2 (en) 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
US9530945B2 (en) 1998-02-06 2016-12-27 Invensas Corporation Integrated circuit device

Families Citing this family (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL108359A (en) * 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
US6127245A (en) * 1997-02-04 2000-10-03 Micron Technology, Inc. Grinding technique for integrated circuits
US5789302A (en) * 1997-03-24 1998-08-04 Siemens Aktiengesellschaft Crack stops
DE19738549C1 (de) * 1997-09-03 1998-12-10 Siemens Ag Verpackte integrierte Schaltung
FR2771551B1 (fr) * 1997-11-21 2000-01-28 Ela Medical Sa Composant microelectromecanique, tel que microcapteur ou microactionneur, reportable sur un substrat de circuit hybride
US6624505B2 (en) 1998-02-06 2003-09-23 Shellcase, Ltd. Packaged integrated circuits and methods of producing thereof
JP4230543B2 (ja) 1998-03-16 2009-02-25 エヌエックスピー ビー ヴィ 「チップサイズパッケージ」を有する半導体装置の製造方法
US6235612B1 (en) * 1998-06-10 2001-05-22 Texas Instruments Incorporated Edge bond pads on integrated circuits
FR2783354B1 (fr) * 1998-08-25 2002-07-12 Commissariat Energie Atomique Procede collectif de conditionnement d'une pluralite de composants formes initialement dans un meme substrat
FR2782840B1 (fr) * 1998-08-25 2003-09-05 Commissariat Energie Atomique Circuit electronique et procede de realisation d'un circuit electronique integre comprenant au moins un composant electronique de puissance dans une plaque de substrat
US6187611B1 (en) 1998-10-23 2001-02-13 Microsemi Microwave Products, Inc. Monolithic surface mount semiconductor device and method for fabricating same
US7208725B2 (en) 1998-11-25 2007-04-24 Rohm And Haas Electronic Materials Llc Optoelectronic component with encapsulant
JP3429718B2 (ja) * 1999-10-28 2003-07-22 新光電気工業株式会社 表面実装用基板及び表面実装構造
CN100521257C (zh) * 2000-02-15 2009-07-29 奥斯兰姆奥普托半导体有限责任公司 发射辐射半导体器件及其制造方法
DE10006738C2 (de) * 2000-02-15 2002-01-17 Osram Opto Semiconductors Gmbh Lichtemittierendes Bauelement mit verbesserter Lichtauskopplung und Verfahren zu seiner Herstellung
DE20111659U1 (de) * 2000-05-23 2001-12-13 Osram Opto Semiconductors Gmbh Bauelement für die Optoelektronik
EP1356718A4 (en) * 2000-12-21 2009-12-02 Tessera Tech Hungary Kft PACKAGED INTEGRATED CIRCUITS AND METHOD FOR THE PRODUCTION THEREOF
US20020117753A1 (en) * 2001-02-23 2002-08-29 Lee Michael G. Three dimensional packaging
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US6878608B2 (en) * 2001-05-31 2005-04-12 International Business Machines Corporation Method of manufacture of silicon based package
EP1435112A2 (en) * 2001-06-19 2004-07-07 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device and semiconductor device
JP2003197569A (ja) * 2001-12-28 2003-07-11 Disco Abrasive Syst Ltd 半導体チップの製造方法
US6624003B1 (en) 2002-02-06 2003-09-23 Teravicta Technologies, Inc. Integrated MEMS device and package
US20060146172A1 (en) * 2002-03-18 2006-07-06 Jacobsen Stephen C Miniaturized utility device having integrated optical capabilities
US7787939B2 (en) * 2002-03-18 2010-08-31 Sterling Lc Miniaturized imaging device including utility aperture and SSID
US8614768B2 (en) * 2002-03-18 2013-12-24 Raytheon Company Miniaturized imaging device including GRIN lens optically coupled to SSID
US7591780B2 (en) * 2002-03-18 2009-09-22 Sterling Lc Miniaturized imaging device with integrated circuit connector system
US20040021214A1 (en) * 2002-04-16 2004-02-05 Avner Badehi Electro-optic integrated circuits with connectors and methods for the production thereof
WO2003088286A2 (en) * 2002-04-16 2003-10-23 Xloom Photonics Ltd. Electro-optical circuitry having integrated connector and methods for the production thereof
TWI232560B (en) * 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
US6908791B2 (en) * 2002-04-29 2005-06-21 Texas Instruments Incorporated MEMS device wafer-level package
US7340181B1 (en) * 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
US7033664B2 (en) 2002-10-22 2006-04-25 Tessera Technologies Hungary Kft Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US7265045B2 (en) * 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
JP4093018B2 (ja) * 2002-11-08 2008-05-28 沖電気工業株式会社 半導体装置及びその製造方法
JP2004165191A (ja) * 2002-11-08 2004-06-10 Oki Electric Ind Co Ltd 半導体装置、半導体装置の製造方法及びカメラシステム
US7067907B2 (en) * 2003-03-27 2006-06-27 Freescale Semiconductor, Inc. Semiconductor package having angulated interconnect surfaces
TWI225696B (en) * 2003-06-10 2004-12-21 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
CN100587962C (zh) 2003-07-03 2010-02-03 泰塞拉技术匈牙利公司 用于封装集成电路器件的方法和设备
TWI226094B (en) * 2003-07-21 2005-01-01 Advanced Semiconductor Eng Process for testing IC wafer
JP4401181B2 (ja) * 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
CN101174572B (zh) * 2003-08-06 2010-12-15 三洋电机株式会社 半导体装置及其制造方法
US7612443B1 (en) 2003-09-04 2009-11-03 University Of Notre Dame Du Lac Inter-chip communication
JP4248355B2 (ja) * 2003-09-24 2009-04-02 三洋電機株式会社 半導体装置および半導体装置の製造方法
TWI226090B (en) * 2003-09-26 2005-01-01 Advanced Semiconductor Eng Transparent packaging in wafer level
US6972243B2 (en) * 2003-09-30 2005-12-06 International Business Machines Corporation Fabrication of semiconductor dies with micro-pins and structures produced therewith
US6943423B2 (en) * 2003-10-01 2005-09-13 Optopac, Inc. Electronic package of photo-image sensors in cellular phone camera modules, and the fabrication and assembly thereof
US6864116B1 (en) * 2003-10-01 2005-03-08 Optopac, Inc. Electronic package of photo-sensing semiconductor devices, and the fabrication and assembly thereof
AU2003272062A1 (en) 2003-10-15 2005-04-27 Xloom Photonics Ltd. Electro-optical circuitry having integrated connector and methods for the production thereof
US20050156330A1 (en) * 2004-01-21 2005-07-21 Harris James M. Through-wafer contact to bonding pad
US20050196900A1 (en) * 2004-03-05 2005-09-08 Humphrey Alan E. Substrate protection system, device and method
US7122874B2 (en) * 2004-04-12 2006-10-17 Optopac, Inc. Electronic package having a sealing structure on predetermined area, and the method thereof
US6943424B1 (en) 2004-05-06 2005-09-13 Optopac, Inc. Electronic package having a patterned layer on backside of its substrate, and the fabrication thereof
US20070046314A1 (en) * 2004-07-21 2007-03-01 Advanced Semiconductor Engineering, Inc. Process for testing IC wafer
TWI250596B (en) 2004-07-23 2006-03-01 Ind Tech Res Inst Wafer-level chip scale packaging method
US7645635B2 (en) * 2004-08-16 2010-01-12 Micron Technology, Inc. Frame structure and semiconductor attach process for use therewith for fabrication of image sensor packages and the like, and resulting packages
US20060043513A1 (en) * 2004-09-02 2006-03-02 Deok-Hoon Kim Method of making camera module in wafer level
KR100498708B1 (ko) * 2004-11-08 2005-07-01 옵토팩 주식회사 반도체 소자용 전자패키지 및 그 패키징 방법
FR2879183B1 (fr) * 2004-12-15 2007-04-27 Atmel Grenoble Soc Par Actions Procede de fabrication collective de microstructures a elements superposes
US7129459B2 (en) * 2004-12-23 2006-10-31 Avago Technologies General Ip (Singapore) Pte. Ltd. Wire-bondable image sensor having integral contaminant shadowing reduction structure
US20060138626A1 (en) * 2004-12-29 2006-06-29 Tessera, Inc. Microelectronic packages using a ceramic substrate having a window and a conductive surface region
TWI254467B (en) * 2005-03-01 2006-05-01 Advanced Semiconductor Eng Semiconductor package having an optical device and the method of making the same
US7285434B2 (en) * 2005-03-09 2007-10-23 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing the same
US9159592B2 (en) 2005-06-18 2015-10-13 Futrfab, Inc. Method and apparatus for an automated tool handling system for a multilevel cleanspace fabricator
US9457442B2 (en) * 2005-06-18 2016-10-04 Futrfab, Inc. Method and apparatus to support process tool modules in a cleanspace fabricator
US11024527B2 (en) 2005-06-18 2021-06-01 Frederick A. Flitsch Methods and apparatus for novel fabricators with Cleanspace
US10651063B2 (en) 2005-06-18 2020-05-12 Frederick A. Flitsch Methods of prototyping and manufacturing with cleanspace fabricators
US7513822B2 (en) 2005-06-18 2009-04-07 Flitsch Frederick A Method and apparatus for a cleanspace fabricator
US10627809B2 (en) 2005-06-18 2020-04-21 Frederick A. Flitsch Multilevel fabricators
US9059227B2 (en) 2005-06-18 2015-06-16 Futrfab, Inc. Methods and apparatus for vertically orienting substrate processing tools in a clean space
US9339900B2 (en) 2005-08-18 2016-05-17 Futrfab, Inc. Apparatus to support a cleanspace fabricator
WO2007004137A2 (en) * 2005-07-01 2007-01-11 Koninklijke Philips Electronics N.V. Electronic device
US9601474B2 (en) 2005-07-22 2017-03-21 Invensas Corporation Electrically stackable semiconductor wafer and chip packages
US7566853B2 (en) * 2005-08-12 2009-07-28 Tessera, Inc. Image sensor employing a plurality of photodetector arrays and/or rear-illuminated architecture
WO2007060631A1 (en) 2005-11-28 2007-05-31 Nxp B.V. A method of producing a transponder and a transponder
TWI324800B (en) * 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
CN101405084B (zh) 2006-03-20 2011-11-16 皇家飞利浦电子股份有限公司 用于电子微流体设备的系统级封装台
US7361989B1 (en) * 2006-09-26 2008-04-22 International Business Machines Corporation Stacked imager package
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7759166B2 (en) * 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
TWI313050B (en) * 2006-10-18 2009-08-01 Advanced Semiconductor Eng Semiconductor chip package manufacturing method and structure thereof
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US8604605B2 (en) * 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
TW200842998A (en) * 2007-04-18 2008-11-01 Siliconware Precision Industries Co Ltd Semiconductor device and manufacturing method thereof
TWI331371B (en) * 2007-04-19 2010-10-01 Siliconware Precision Industries Co Ltd Semiconductor device and manufacturing method thereof
US7835074B2 (en) 2007-06-05 2010-11-16 Sterling Lc Mini-scope for multi-directional imaging
CN101809739B (zh) 2007-07-27 2014-08-20 泰塞拉公司 具有后应用的衬垫延长部分的重构晶片堆封装
CN101861646B (zh) 2007-08-03 2015-03-18 泰塞拉公司 利用再生晶圆的堆叠封装
US8043895B2 (en) * 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US20090093137A1 (en) * 2007-10-08 2009-04-09 Xloom Communications, (Israel) Ltd. Optical communications module
US7969659B2 (en) * 2008-01-11 2011-06-28 Sterling Lc Grin lens microscope system
US7880293B2 (en) * 2008-03-25 2011-02-01 Stats Chippac, Ltd. Wafer integrated with permanent carrier and method therefor
US20090287048A1 (en) * 2008-05-16 2009-11-19 Sterling Lc Method and apparatus for imaging within a living body
CN102067310B (zh) * 2008-06-16 2013-08-21 泰塞拉公司 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法
CN102137616B (zh) 2008-06-18 2014-09-10 雷神公司 确定焦距的透明内窥镜头
WO2010014792A2 (en) 2008-07-30 2010-02-04 Sterling Lc Method and device for incremental wavelength variation to analyze tissue
WO2010053916A2 (en) 2008-11-04 2010-05-14 Sterling Lc Method and device for wavelength shifted imaging
US8466542B2 (en) * 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
WO2011041730A2 (en) 2009-10-01 2011-04-07 Jacobsen Stephen C Light diffusion apparatus
WO2011041720A2 (en) 2009-10-01 2011-04-07 Jacobsen Stephen C Method and apparatus for manipulating movement of a micro-catheter
WO2011041728A2 (en) 2009-10-01 2011-04-07 Jacobsen Stephen C Needle delivered imaging device
US8828028B2 (en) 2009-11-03 2014-09-09 Raytheon Company Suture device and method for closing a planar opening
US8624342B2 (en) 2010-11-05 2014-01-07 Invensas Corporation Rear-face illuminated solid state image sensors
US20140011323A1 (en) * 2012-07-06 2014-01-09 Frederick Flitsch Processes relating to cleanspace fabricators
US9620473B1 (en) 2013-01-18 2017-04-11 University Of Notre Dame Du Lac Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment
US20140326856A1 (en) * 2013-05-06 2014-11-06 Omnivision Technologies, Inc. Integrated circuit stack with low profile contacts
CN106469689B (zh) * 2015-08-21 2019-10-11 安世有限公司 电子元件及其形成方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1658509A (en) * 1925-10-07 1928-02-07 Wadsworth Watch Case Co Surface-ornamenting process and apparatus
US2507956A (en) * 1947-11-01 1950-05-16 Lithographic Technical Foundat Process of coating aluminum
NL83665C (ja) * 1952-04-03
US2796370A (en) * 1955-03-04 1957-06-18 Charles W Ostrander Composition and method for producing corrosion resistant protective coating on aluminum and aluminum alloys
DE1591105A1 (de) * 1967-12-06 1970-09-24 Itt Ind Gmbh Deutsche Verfahren zum Herstellen von Festkoerperschaltungen
US3623961A (en) * 1968-01-12 1971-11-30 Philips Corp Method of providing an electric connection to a surface of an electronic device and device obtained by said method
US3719981A (en) * 1971-11-24 1973-03-13 Rca Corp Method of joining solder balls to solder bumps
DE2341154C2 (de) * 1973-08-14 1975-06-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung einer Zweiphasen-Ladungsverschiebeanordnung
JPS5895862A (ja) * 1981-11-30 1983-06-07 Mitsubishi Electric Corp 積層構造半導体装置
DE3381187D1 (de) * 1983-11-07 1990-03-08 Irvine Sensors Corp Detektoranordnungsstruktur und -herstellung.
GB8519373D0 (en) * 1985-08-01 1985-09-04 Unilever Plc Encapsulation of fet transducers
US4789692A (en) * 1986-08-12 1988-12-06 Morton Thiokol, Inc. Resin-immobilized biocides
US4900695A (en) * 1986-12-17 1990-02-13 Hitachi, Ltd. Semiconductor integrated circuit device and process for producing the same
US5171716A (en) * 1986-12-19 1992-12-15 North American Philips Corp. Method of manufacturing semiconductor device with reduced packaging stress
US4862249A (en) * 1987-04-17 1989-08-29 Xoc Devices, Inc. Packaging system for stacking integrated circuits
JPH0193149A (ja) * 1987-10-02 1989-04-12 Mitsubishi Electric Corp 半導体装置
US4794092A (en) * 1987-11-18 1988-12-27 Grumman Aerospace Corporation Single wafer moated process
US4904610A (en) * 1988-01-27 1990-02-27 General Instrument Corporation Wafer level process for fabricating passivated semiconductor devices
JPH0217644A (ja) * 1988-07-06 1990-01-22 Hitachi Ltd 集積回路
US5038201A (en) * 1988-11-08 1991-08-06 Westinghouse Electric Corp. Wafer scale integrated circuit apparatus
JP2829015B2 (ja) * 1989-01-19 1998-11-25 株式会社東芝 半導体素子の加工方法
US5135890A (en) * 1989-06-16 1992-08-04 General Electric Company Method of forming a hermetic package having a lead extending through an aperture in the package lid and packaged semiconductor chip
US4992908A (en) * 1989-07-24 1991-02-12 Grumman Aerospace Corporation Integrated circuit module
JP2768988B2 (ja) * 1989-08-17 1998-06-25 三菱電機株式会社 端面部分コーティング方法
US5126286A (en) * 1990-10-05 1992-06-30 Micron Technology, Inc. Method of manufacturing edge connected semiconductor die
FR2670323B1 (fr) * 1990-12-11 1997-12-12 Thomson Csf Procede et dispositif d'interconnexion de circuits integres en trois dimensions.
US5270485A (en) * 1991-01-28 1993-12-14 Sarcos Group High density, three-dimensional, intercoupled circuit structure
JPH04346231A (ja) * 1991-05-23 1992-12-02 Canon Inc 半導体装置の製造方法
JP2967621B2 (ja) * 1991-08-27 1999-10-25 日本電気株式会社 半導体装置用パッケージの製造方法
JP2769753B2 (ja) * 1991-08-28 1998-06-25 株式会社オーク製作所 画像形成用露光装置
FR2691836B1 (fr) * 1992-05-27 1997-04-30 Ela Medical Sa Procede de fabrication d'un dispositif a semi-conducteurs comportant au moins une puce et dispositif correspondant.
US5269822A (en) * 1992-09-01 1993-12-14 Air Products And Chemicals, Inc. Process for recovering oxygen from gaseous mixtures containing water or carbon dioxide which process employs barium-containing ion transport membranes
KR100310220B1 (ko) * 1992-09-14 2001-12-17 엘란 티본 집적회로장치를제조하기위한장치및그제조방법
FR2707012B1 (ja) * 1993-06-22 1995-09-29 Asulab Sa
US5376235A (en) * 1993-07-15 1994-12-27 Micron Semiconductor, Inc. Method to eliminate corrosion in conductive elements
IL108359A (en) * 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530945B2 (en) 1998-02-06 2016-12-27 Invensas Corporation Integrated circuit device
JP2003516634A (ja) * 1999-12-10 2003-05-13 シェルケース リミティド パッケージ形集積回路装置の製造方法およびその製造方法により製作されたパッケージ形集積回路装置
US7180149B2 (en) 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole

Also Published As

Publication number Publication date
DE69511241T2 (de) 2000-04-20
US6040235A (en) 2000-03-21
AU1456495A (en) 1995-08-01
ATE183020T1 (de) 1999-08-15
EP0740852B1 (en) 1999-08-04
TW360957B (en) 1999-06-11
MY130185A (en) 2007-06-29
WO1995019645A1 (en) 1995-07-20
MX9602801A (es) 1997-12-31
DE69511241D1 (de) 1999-09-09
EP0740852A1 (en) 1996-11-06
IL108359A0 (en) 1994-04-12
IL108359A (en) 2001-04-30
CA2181339A1 (en) 1995-07-20
SG50376A1 (en) 1998-07-20

Similar Documents

Publication Publication Date Title
JPH09511097A (ja) 集積回路素子の製造方法および製造装置
JP3621093B2 (ja) 集積回路装置を製造するための方法及び装置
US6117707A (en) Methods of producing integrated circuit devices
TWI225696B (en) Semiconductor package and method for manufacturing the same
US20170170341A1 (en) Integrated circuit device
TWI335656B (en) Leadframe based flash memory cards
US6777767B2 (en) Methods for producing packaged integrated circuit devices & packaged integrated circuit devices produced thereby
US7112874B2 (en) Forming a multi segment integrated circuit with isolated substrates
WO1999004419A1 (fr) Procede de production de plaquette en semi-conducteur, procede de production de puce de semi-conducteur et carte a circuit integre
US20050121781A1 (en) Semiconductor device and manufacturing method thereof
JP2004534375A (ja) パケージ集積回路およびその製造方法
JPH08236979A (ja) 混成集積回路装置およびその製造方法
CN113725097B (zh) 半导体封装方法及半导体封装结构
JP3467181B2 (ja) 半導体装置の製造方法
JPH01175248A (ja) 半導体チップ
JP2001319996A (ja) 半導体装置の製造方法
TW200423364A (en) Semiconductor package and manufacturing method thereof

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040713

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20041013

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20041129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050113

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050714