JPH05509204A - 固体電磁放射線検出器 - Google Patents

固体電磁放射線検出器

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 固体電磁放射線検出器 技術分野 本発明は電磁放射線を検出する固体検出器に関し、特に、電界効果トランジスタ の２次元アレイと、上記アレイに塗布するエネルギー感知層とをベースとする大 きな領域であって高い画素密度の固体検出器に関する。
従来技術 固体電磁放射線検出器は、消費者、商用、科学、医学、軍事、及び産業のアプリ ケーションのために開発されてきた。消費者のためのアブリケーンヨンは、画像 から高解像度テレビまでの範囲にわたっている。産業上の使用は、ロボットや機 械の視覚、広告や通信のための電子的な画像化、統合化されたテキスト、オフィ スワークや出版における画像を含む。複数の画像センサはまた、医学（マンモグ ラフィー、胸部Ｘ線）、天文学、分光学、測量、航空貨物検査、食物内の異物検 査、工業における非破壊検査、及びその他のアブリケーンヨンのために用いられ ている。
例えばＸ線、赤外線、紫外線、可視光線の電磁放射線を検出するための固体デバ イスは、一時的に画像を記憶し、選択された時間間隔の後に、上記画像を電気信 号に変換する。様々な固体検出器が知られている。固体検出器の１つのタイプは “ハイブリッド″検出器である。ハイブリッド検出器は一般に、電界効果トラン ジスタ（“ＦＥＴ”）に接着されたパイロ電気材料を備える。そのような検出器 のＦＥＴは、上記検出器からの信号を、上記信号が読み出し電子回路に送られる 前に増幅する増幅手段として用いられる。例えばニオブ酸ストロンチウムノくリ ウム、チタン酸鉛、硫酸トリグリシン（ゴＧＳ”　）のような結晶買パイロ電気 物質が、当該技術分野で良（知られている。さらに、例えばポリフ・）化ビニリ デンやポリアクリロニトリルなどの有機ポリマーの膜はまたパイロ電気物質とし て用いられている。
例えば米国特許第３．８０９．９２０号は、ＦＥＴと接続されたポリフ・ソ化ビ ニリデン膜の、効果的であって有用な赤外放射線検出器としての使用を教示して いる。
米国特許第４，０２４．５６０号は、パイロ電気体が半導体とゲート電極との間 に配置されるように、電界効果トランジスタのゲート領域に静電的に接着するこ とによって固定されたパイロ電気体の組み合わせである赤外放射線検出器を開示 している。この位置において、当該パイロ電気体は上記デバイスのゲート絶縁体 を形成している。パイロ電気結晶は典型的には、分割又は切断されてノくイロ電 気体を形成する。
日本国特開昭５８−１８２２８０号は、薄膜ＦＥＴとパイロ電気素材とを備えた 光検出器を開示している。当該パイロ電気材料は、このデバイスにおいてゲート 絶縁層を形成している。
従来から公知であるハイブリッド構造は、いくつかの欠点を有する。ノｚｄブリ ッド構造の１つの欠点は、そのようなデバイスの画素サイズについてである。一 般に、画素サイズは検出器の解像度に対応している。より小さな画素サイズは、 より高い解像度に対してより高い画素帯Ｉを意味する。従来から公知であるハイ ブリッド構造においては、パイロ電気材料はＦＥＴのゲート絶縁層として配置さ れている。このアプローチの結果として、より小さい画素サイズを達成すること は、パイロ電気材料のサイズによって制限されてきた。これらのデバイスの／く イロ電気材料は、電界効果トランジスタに個別に接着されるため、１ｍｍｘ１ｍ ｍ又はそれ以下のオーダーで画素サイズを達成することは困難であった。
もう１つの欠点として、そのようなデバイスの能動検出領域は、最大でも数Ｃｍ ２のサイズでしかない。
もう１つの欠点としては、ハイブリッド構造は、例えば放射線によって生じる損 傷などの出来事によって生じた損傷に対して影響を受け易いという傾向がある。
例えば、もし非常に高い電圧がそのような検出器に印加されるならば、そのよう な電圧はパイロ電気材料、すなわちＦＥＴのゲート絶縁層に対して修復不可能な 損傷を与える。この種の損傷は、検出器の性能を台無しにし、もしくは破壊に至 米国特許第４．６８９．４８７号は、大きな領域の固体検出器（４０ｃｍｘ　４ ０ｃｍ）の使用を記述している。上記固体検出器は、２．０ＯＯｘ２．０００の マトリックス状の画素を備える。各画素は、コンデンサに並列に導電的に接続さ れたフォトダイオードから構成されている。上記フォトダイオードと上記コンデ ンサの両方は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のドレ インに導電的に接続される。上記フォトダイオードは、多結晶又はアモルファス 材料にてなる。このダイオード−ＭＯ３ＦＥＴデバイスは、少なくとも４つの主 な欠点を有している。−第１に、非破壊読み出しを用いることができない。第２ に、デバイスの感度が低い。第３に、トランジスタをオンするためには上記ダイ オードは順方向モードで動作させなければならない。第４に、上記デバイスは、 その製造のために少なくとも８段階の複雑なマイクロリソグラフィ工程と蒸着工 程を必要とし、歩出りが低下する。
米国特許第４，６０６．８７１号と、第４．６１５．８４８号と、第４，８２０ ．５８６号は、フッ化ポリビニリデン（“ＰＶＦ、”）と、それにＰＶＦ、の溶 融点以上の温度で混和可能な少なくとも１つのポリマーとの混合物であるパイロ 電気材料を開示している。上記膜は、ＰＶＦ２の混合物をパイロ電気的にかつ等 方性圧電気的な材料とするように分極させてもよい。これらの特許の各々におけ る実験例１０は、単結晶シリコンチップの集積回路のスライスにＰＶＦ２の混合 物を塗布形成した後、ポーリングのためにＰＶＦ２の表面に金をスパッタリング して形成することを記述している。
発明の開示 本発明は、リアルタイムでかつ非破壊読み出しを行う大きな領域であって高画素 密度の固体検出器を提供する。本発明の固体検出器は、電界効果トランジスタ（ “ＦＥＴ”）の２次元アレイをベースとする最初の実用的で大きな領域の高画素 密度の固体検出器であると信じる。
本発明の固体検出器は、アレイを形成するための基板上に蒸着された複数の電界 効果トランジスタ（ＦＥＴ）を備える。平担化層がＦＥＴアレイ上に蒸着される 。エネルギー感知層が平担化層上に蒸着されている。エネルギー感知層を上記ア レイの各ＦＥＴを電気的に接続するための手段が設けられる。上記エネルギー感 知層の上には、上部電極層が蒸着される。上記固体検出器はまた、上記アレイの 各ＦＥＴからの電気的読み出しを提供するための回路手段を備える。
本発明は、独特な組み合わせの利点を有している。エネルギー感知層はＦＥＴの 全体のアレイ上に塗布形成されているので、上記エネルギー感知層を各ＦＥＴへ のパターン化や個別配置を行うことは必要ではない。このことは、特にエネルギ ー感知層が比較的厚い場合、すなわち１０ミクロン以上の場合において、製造工 程は大幅に簡単化される。その結果、上記固体検出器は大量生産技術に向いてい て、その結果比較的低コストで大きな領域固体検出器を大量に製造することがで きる。大きな領域は、検出器が１０ｃｍｘ１０ｃｍよりも大きなサイズの放射線 検出範囲を有することを意味する。
さらに、本発明はまた、本発明のエネルギー感知層がＦＥＴのゲート絶縁層とし て配置されていないという点で、従来公知のＦＥＴを有する固体検出器とは異な る。その代わりに、エネルギー感知層は、事実上アレイの各ＦＥＴのゲート容量 に直列に接続された付加容量として機能する。
このアプローチは、少なくとも２つの利点を提供する。第１に、このアプローチ は、ＦＥＴをベースとした従来公知の構造よりも高い画素密度を有する固体検出 器を提供する。本発明によれば、画素サイズはアレイの各ＦＥＴのゲート領域の サイズによって決定される。複数の薄膜ＦＥＴを有する本発明の好ましい実施例 においては、各ＦＥＴのゲート領域は極めて小さい。２００ミフロンｘ２ミクロ ンから５００ミフロンｘ５ミクロンのサイズが典型的である。その結果、２５ｏ 、ｏｏｏ画素／ｃｍ”程度の高さの画素密度を達成できる。
第２に、このアプローチは放射線による損傷等の出来事によって生じる損傷を受 けにくい固体検出器を提供する。本発明によれば、そのような損傷から固体放射 線検出器を保護するものはエネルギー感知層である。当該検出器に高電圧が印加 されたならば、好ましい実施例における電圧は、ゲート容量よりも典型的に低か に接続される必要はないし、また、１本のドレイン線は他のドレイン線、又は複 数のソース線のいずれかに接続される必要はない。この理由のために、複数のソ ース線１７と複数のドレイン線１８とを電気的に孤立させ、すなわち電気絶縁さ せるために、少なくとも１個の平担化層１９が複数のＦＥＴＩＩのアレイにわた って蒸着される。
平担化層１９の上に、エネルギー感知層２０が蒸着される。上記エネルギー感知 層２０を上記アレイの各ＦＥＴ１１に電気的に接続するための手段２１が設けら れる。好ましくは、−そのような手段２１は、エネルギー感知層２０を上記アレ イの各ＦＥＴＩＩのゲート電極１５に電気的に接続する。図２に最もよく理解さ れるように、この好ましいアプローチを用いて、上記エネルギー感知層２０は、 事実上、上記アレイにおける各ＦＥＴ１１のゲート容量ＣＧと電気的に直列に接 続された付加容量Ｃ，とじて機能する。
固体検出器１０を完成させるために、上部電極層２３がエネルギー感知層２０上 に蒸着される。図１に図示された上部電極層２３は、複数の上部電極素子を形成 するようにパターンが形成されていない。しかしながら、種々の複数の上部電極 素子が１個の共通上部電極を形成するように互いに電気的に接続される限りにお いては、上部電極層２３はオプショナルで種々の形状でパターンを形成してもよ い。例えば、上部電極層２３は、上記アレイの各ＦＥＴＩＩのために１個の上部 電極が配属されるようにパターンを形成してもよい。もう１つの例としては、上 部電極層２３は、上記アレイにおける複数のＦＥＴＩＩの各行又は各列に１個の 上部電極が配！されるようにパターンを形成してもよい。
一般に、上記固体検出器１０は以下のように動作する。電源２８は、エネルギー 感知層２０に電荷を印加するために用いられる。入射放射線は、エネルギー感知 層２０の電荷における対応する変化を生じさせる。このとき、電荷における変化 は、上記アレイに用いられるＦＥＴのタイプに依存して、複数のＦＥＴＩＩのゲ ート電圧を増減させる。電圧におけるこの変化は、ＦＥＴ１１のドレイン−ソー ス電流における差として検出される。このとき、電流におけるこの差は増幅さ層 ３０における不純物が複数の電界効果トランジスタ内に拡散することを防止する ように援助する。絶縁層３３は、例えばＳ　ｉｏｘ、ＳｉＮｘ、酸化窒化シリコ れた後、読み出し電子回路からの出力信号として検出される。図２において理解 されるように、１つの可能性のある読み出し電子回路の方法は、複数のＦＥＴ１ １からのアナログ信号を増幅するための演算増幅器２４を備えてもよい。次いで 、このアナログ信号は、Ａ／Ｄ変換器２５によってデジタル信号に変換される。
次いで、当該デジタル信号はメモリ記憶素子２６のメモリに格納される。図２に おいても図示されるように、複数のソース線１７はシフトレジスタ２７に接続さ れる。
本発明の実施例に５いて有用な好ましい基板は、図３ａｓ図３ｂ、図３０及び図 ３ｄに図示されている。図３ａは、柔軟なベース層３０を備えた基板２９を示し ている。一般に、ベース層３０は平面形状である。柔軟なベース層３０を形成す るために有用な材料は、ステンレス鋼と、例えばポリイミド、ポリスルホン、ポ リエステル等のポリマーである。もしベース層３０がポリマー材料によって形成 されるならば、ベース層に任意の他の複数の層が蒸着される前に、ベース層３０ に対して従来のガス抜き処理を行う必要がある。好ましくは、ベース層３０は約 ５０ミクロンの厚さを有する。
ベース層３０がポリマー材料で形成される場合、１９８８年３月２日に出願され 現在放棄されている米国特許出願シリアル番号第０７／１６３．５２０号に基づ く継続出願であって、１９９０年１月２４日に出願された米国特許出願シリアル 番号第０７／４７１．６７０号の本譲受人の継続中の特許出願に記述されている ように、ベース層３０はその両面上に、まず最初にステンレス鋼にてなる上部層 ３１と底部層３２を塗布形成することが好ましい。上記ステンレス鋼層３１及び ３２の各々は好ましくは、約２００人の厚さを有する。ステンレス鋼は、ベース 層３０から、低質量の汚染物質のガス抜き処理を防止し又は抑制するために用い られる。
次いで、絶縁層３３は上部ステンレス鋼層３１上に塗布形成される。上記絶縁層 ３３は、基板２９上に続いて蒸着される複数の電界効果トランジスタからベース 層３０を電気的に絶縁するために用いられる。上記絶縁層３３はまた、ベース上 記チャンネル層４２は種々の方法で形成されることが可能である。例えば、ドー プされていない半導体材料の層を基板５１上に蒸着し、その後にエツチング又ン 等の適当な材料、もしくはそれらの組み合わせから形成してよい。好ましくは、 絶縁層３３は約１ミクロンの厚さを有する。オプションとして、付加的な絶縁層 ３４は、基板２９′　のために、図３ｂに図示されるように、ステンレス鋼の底 部層３２上に塗布形成してもよい。
本発明の実施例において有用な基板３５のもう１つの実施例が図３０に図示され ている。図３０において、基板３５は強固な非ポリマ−ベース層３６を備える。
強固なベース層３６を形成するために有用な材料は、シリコン、ガラス、石英、 アルミナ、又は金属を含む。この好ましい実施例においては、ベース層３６から 不純物が複数のＦＥＴに侵入することを防止するために、及び／又は複数のＦＥ Ｔをベース層３６から電気的に孤立するため又は絶縁するために必要とされるな らば、絶縁層３７は、ベース層３６の上部表面上に直接に蒸着形成してもよい。
オプションとして、図３ｄに図示されるように、付加的な絶縁層３８は、基板３ ５゛のベース層３６の底部表面上に蒸着してもよい。
図４は、本発明の好ましい固体放射線検出器４０の一部の横部断面図を示し、上 記アレイの２個の薄膜金属酸化物半導体電界効果トランジスタ（“ＭＯＳＦＥＴ ”）４１が図示されている。明確化の目的のために、図４においては、ソース線 やドレイン線は図示されていない。当業者に公知であるように、各薄膜ＭＯ８Ｆ ＥＴ４１は一般に、チャンネル層４２と、ゲート絶縁層４３すなわち酸化物層と 、絶縁肩部４４と、ソース領域４５及びドレイン領域４６と、ソース電極４７及 びドレイン電極４８と、ポリシリコンゲート４９と、ゲート電極５０とを備え、 これらの各々について詳細後述される。図４においては、種々の複数の層の上下 方向の寸法は、図示の目的のために大きく誇張されて描かれている。実際には、 固体放射線検出器４０の全体の厚さは約３乃至約６００ミクロンである。
図４に図示されるように、ドープされていない半導体材料にてなるチャンネル層 ４２は、上記アレイの各薄膜トランジスタのための基板５１上に形成される。
はレーザー加工して各ＭＯＳＦＥＴ４１のためのチャンネル層４２を形成するこ とができる。とって代わって、ドープされていない半導体材料の別々の島を基板 ５１上に蒸着するために、マスクを用いることによってチャンネル層４２を直接 に形成してもよい。
上記チャンネル層４２は、大きな領域のアブケーションのために好適なドープさ れていない半導体材料から形成してもよい。そのような材料の一例として、水素 で硬化処理された水素化アモルファスシリコン、セレン化カドミウム、単結晶シ リコン、及びポリシリコンを含む。単結晶シリコンをベースとするＦＥＴは、当 該技術分野において公知であって、例えば、ニス・エム・スゼ（Ｓ、　Ｍ、５ｚ ｅ）による「半導体デバイスの物理」第２版、４３１乃至５１０頁（１９８１年 ）において記述されている。
チャンネル層４２を水素化アモルファスシリコンから形成する場合、水素化アモ ルファスシリコンを、ＳｉＨ４と水素のガス混合物から２００℃乃至３５０℃で プラズマ強化型化学的蒸着法を用いて蒸着形成してもよい。当該技術分野で公知 の蒸着技術によって、セレン化カドミウムを基板５１上に蒸着してもよい。セレ ン化カドミウムを蒸着するために、例えば、セレン化カドミウムのソース、熱蒸 着法、又はスパッタリング技術を用いてもよい。とって代わって、セレン化カド ミウム層を形成するために、カドミウム層とセレン層を基板５１上に蒸着した後 、セレン化水素とアルゴンを含む気体中において、１００℃乃至４００℃で熱処 理してもよい。カドミウム層とセレン化物層は、電気めっき技術又はスパッタリ ング技術を用いて蒸着してもよい。
好ましくは、チャンネル層４２はポリシリコンから形成される。チャンネル層４ ２をポリシリコンから形成する場合、ポリシリコンは、以下を含む種々の技術を 用いて、基板５１上に蒸着することができる。
（ｉ）６２０℃から６５０℃までの温度での低圧化学的蒸着法；（ｉｉ）５２０ ℃から５４０℃までの温度で低圧化学的蒸着法によってアモルフスシリコンを蒸 着した後、窒素中において６２０’Ｃ乃至１０００℃で２乃至２４時間焼きなま し処理を行なってポリノリコンを形成するか、あるいは窒素中において６２０℃ で１乃至４分間急速に熱焼きなまし処理を行なってポリシリコンを形成する技術 ： （ｉｉｉ）２００℃乃至３００’Ｃの温度でプラズマ強化型化学的蒸着法によっ てアモルファスシリコンを蒸着した後、炉焼きなまし処理、レーザー焼きなまし 処理、又は急速での熱焼きなまし処理を行なう技術；（ｉｖ）６２０℃で高温化 学的蒸着法を用い、シリコンイオンを用いたイオン注入によってポリシリコンを アモルファスシリコンに変換し、６２０’Ｃで４乃至２４時間焼きなまし処理を 行なってポリシリコンを形成する技術。
典型的に、ドープされていないポリシリコンのチャンネル層４２は、約１０００ 乃至３０００人の厚さを有する。なぜならポリシリコンは、比較的高い温度で基 板５１上に蒸着され、ポリシリコンをベースとするＭＯＳＦＥＴの基板５１上の ベース層は、そのような温度で劣化しない材料、すなわち石英、シリコン、アル ミナ又はガラスなどの材料を備える必要がある。
酸化物、すなわちゲート絶縁層４３と絶縁肩部４４はチャンネル層４２上に形成 される。これを達成するために、例えばＳ　ｊＯｘＳＳ　ｉＮｘ、酸化窒化シリ コン、もしくはそれらを組み合わせなどの絶縁材料にてなる層は、熱酸化によっ てチャンネル層４２上に成長される。絶縁材料の層をエツチングし又はレーザー 加工して、絶縁肩部４４及びゲート絶縁層４３を形成する。このプロセスはまた 、続いて行われるソース電極４７及びドレイン電極４８の形成のためにそれぞれ 、チャンネル層４２上に互いに所定の間隔だけ離れた２個の表面を露出させる。
ポリシリコンゲート４９は、ゲート絶縁層４３上に蒸着される。典型的には、上 記ポリシリコンゲート４９は約５００乃至約３５００人の厚さを有する。絶縁肩 部４４及びゲート絶縁層４３を形成するために、ポリシリコンゲート４９が、絶 縁材料の層上にその層がエツチングされ又はレーザー加工される前に、蒸着さ□ ア　れる。
ソース領域４５及びドレイン領域６をポロンイオン（ｐ型）またはリンイオン（ ｎ型）を用いてドープするために、ポリシリコンゲート４９と絶縁肩部４４をマ スクとして用いて、ソース領域４５及びドレイン領域４６は、従来のイオン注入 技術を用いて形成される。イオン濃度は、所望する検出器の特有の電気的特性と 感度によって変化するであろう。−例として、Ｉ　Ｘ　１０’４イオン／ａｍ” 乃至９Ｘ１０”イオン／ｃｍ”のイオン濃度が典型的である。
ソース領域４５及びドレイン領域４６を形成するためのイオン注入は、絶縁肩部 ４４及びゲート絶縁層４３を形成するために、絶縁材料の層をエツチングまたは レーザー加工する前又は後で実行することができる。もしイオン注入をエツチン グ又はレーザー加工する前に実行する場合、イオンがポリシリコンゲート４９の 直下のチャンネル領域５２に侵入することを停止させるために、ポリシリコンゲ ート４９は比較的厚く形成する必要がある。好ましくは、イオン注入は、そのよ うなエツチングし又はレーザー加工した後で実行する。この好ましいアプローチ の１つの利点は、ドレイン領域４５及びソース領域４６を形成するためにより小 さいイオン注入エネルギーが用いられるので、ポリシリコンゲート４９は、比較 的より薄くしてもよい。この好ましいアプローチのもう１つの利点として、ポリ シリコンゲート４９が比較的より薄い場合、複数のＦＥＴ４１のプラズマ水素化 処理はより簡単である。そのような処理は、チャンネル層４２の粒界を非活性化 するのに用いられる。
ソース領域４５とドレイン領域４６は同一の電導型であってもよいし、もしくは そうでなくてもよい。例えば、ソース領域４５とドレイン領域４６の両方は、ｐ 型イオン又はｎ型イオンのいずれかを備えてもよい。とって代ゎつて、２個の領 域の一方がｐ型イオンを有し、他方の領域がｎ型イオンを有してもよい。
ドレイン領域４５とソース領域４６を形成する場合、ポリシリコンゲート４９の マスクとしての使用は、正確に定義されたソース領域４５及びドレイン領域４６ とを提供する。複数のＦＥＴ４１のサイズが極めて小さい場合、すなわち１０乃 至２０μｍの場合であっても、イオン注入はソース領域４５とドレイン領域４６ に対して行われるが、ソース領域とドレイン領域との間のチャンネル領域５２に 対してには行なわれない。
種々のソース電極４７とソース線（図４において図示せず。）とドレイン電極４ ８と、ゲート電極５０とが同時に形成される。ソース電極４７とドレイン電極４ ８の各々はそれぞれ、ソース領域４５及びドレイン領域４６とオーム接触する。
各ゲート電極５０は、ポリシリコンゲート４９と緊密な接触で形成される。
種々のソース電極４７とソース線とドレイン電極４８とゲート電極５０はまず最 初に上記アレイ上にわたってマスキング層を成長させることによって形成しても よい。次いで、上記ソース電極と上記ソース線と上記ドレイン電極と上記ゲート 電極のそれぞれの位置に対応するマスキング層の部分が選択的に除去される。
次いで、複数の電極と複数のソース線は上記マスキング層の全体の表面上にわた って適当なオーム接触用金属は、蒸着又はスパッタリングによって形成される。
その後、望まない金属は、標準的なフォトリングラフィ技術やエツチング技術に よってマスキング層から選択的に除去される。
電極とソース線を形成するための好適なオーム接触用金属は、例えばモリブデン 、クロム、アツベニウム、シリコンをドープしたアルミニウム、ニッケル、銀、 スズ、インジウム、パラジウム、チタン、銅、プラチナ等の一般的なオーム接触 用金属を含む。典型的には、上記電極とソース線は、約１０００人から約１０゜ ０００人までの厚さを有し、より一般的には、約１５００人から約５０００人ま での厚さを有する。
次いで、このようにして形成された複数のＦＥＴ４１のアレイは、窒素と水素の 形成ガス中で約４００℃で３０分間、焼きなまし処理が行われる。焼きなまし処 理は、ソース電極４７とソース領域４５との間と、ドレイン電極４８とドレイン 領域４６との間のオーム接触の質を高める。焼きなまし処理の後、約３００℃で １０乃至６０分間、プラズマ水素化処理を行なう。この処理では、水素を用いて チャンネル層４２の粒界を非活性化し、これによって上記アレイの複数のＦＥＴ ４１からの漏れ電流の量を軽減する。
平担化層５３が複数のＦＥＴ４１の上記アレイ上にわたって塗布形成される。
平担化層５３は例えば５１０ｘ、ＳｉＮｘ、酸化窒化シリコン、又はそれらの組 み合わせなどの絶縁材料を用いて形成される。平担化層はまた、例えばチバガイ ギー・コーポレーシ：ｘ　ン（Ｃｉｂａ−Ｇｅｉｇｙ　Ｃｏｒｐｏｒａｔｉｏｎ ）によって市販されているプロピミド４０８　（Ｐｒｏｂｉｍｉｄｅ　４０８　 ）等のポリイミドを用いて形成してもよい。
典型的には、平担化層５３は約１乃至２ミクロンの厚さを有する。
幾つかの場合においては、図５ａにおいて固体検出器４０ａが図示されるように 、平担化層は約３０００人の厚さを有するＳ　ｉＮｘの第１の層５３ａと、約３ ０００人の厚さを有するＳｉＯｘの第２の層５３ｂとを備えた二重の層であって もよい。とって代わって、図５ｂにおいて固体検出器４０ｂが図示されるように 、平担化層は２０００人の厚さを有するＳｉＮｘの第１の層５３ｃと、２０００ 人の厚さを有するＳｉＯｘの第２の層５３ｄと、２０００人の厚さを有する５ｉ ＮＸの第３の層５３ｅとを備えた三重の層であってもよい。
好ましくは、平担化層５３は、“平担化された”、即ち平滑な上表面を有する。
平担化層５３は、平担化層に対して２乃至３ミクロンの厚さのフォトレジスト材 料の厚い層を塗布形成することによって平担化してもよい。７オトレジスト材料 の層を形成した後、当該フォトレジスト材料の層を平担化層までエツチングして 、平滑な上部表面を形成する。エツチングは、ＣＦ、と０２の混合ガス中におい て反応性イオンエツチング技術を用いて行ってもよい。フォトレジスト材料は、 当該フォトレジスト材料が平担化層５３と同一のエツチングレートを有するよう に選択する必要がある。本発明の実施例に好適なフォトレジスト材料であると発 見したそのようなフォトレジスト材料の例は、例えば、シンプレイＡＺ５２０９ （Ｓｈｉｐｌｅｙ　ＡＺ　５２０９）とシンプレイＡ　Ｚ　５２１４　（Ｓｈｉ ｐｌｅｙ　ＡＸ　５２１４）である。もう１つの例として、平担化された表面は 、プロピミド４　Ｑ　８（Ｐｒｏｂｉｍｉｄｅ　４０１１ｔ）を用いたときに、 先ず最初に当該材料を複数のＦＥＴの上記アレイにわたって３乃至５ミクロンの 厚さとなるように塗布形成することによって得てもよい。この後に、約１乃至２ ミクロンの厚さを有する平担化された表面層を得るまで、プロピニド４０８　（ Ｐｒｏｂｉｍｉｄｅ　４０８）がエツチングされる。そのようなエツチングは、 ０２プラズマ中において反応性イオンエツチング技術を用いて行なってもよい。
エネルギー感知層５４が比較的厚いこれらの場合、すなわち約１０ミクロンより も厚い場合においては、平担化層５３を平担化する必要はない。
薄膜トランジスタ４１の上記アレイに対してさらに塗布形成するために、エネル ギー感知層５４は平担化層５３上に蒸着される。好ましくは、いかなるパターン 形成工程を行うことなしに、エネルギー感知層５４は平担化層５３上にわたって 連続した層として蒸看される。有効的であるように、本発明のこの特長は、特に 、エネルギー感知層５４が比較的厚い場合、例えば約１０ミクロンから約５００ ミクロンまでの厚さを有する場合において、製造工程を大幅に簡素化できること である。
エネルギー感知層５４は、入射放射線が上記材料の電荷における対応する変化を 生じさせる材料を備える。そのような多くの材料は公知であって、アモルファス セレン、テルル化カドミウム、セレン化カドミウム、硫化カドミウム、テルル化 カドミウム水銀、セレン系合金、テルル系合金、セレン−テルル、水素化アモル ファスシリコン及びその合金、ポリフッ化ビニリデン（“ＰＶＦ２”）、ＰＶＦ ２の融点以上の温度でＰＶＦ２と混和可能である少なくとも１つのポリマーとＰ ＶＦ２との混合物、フッ化ビニル、塩化ビニル、塩化ビニリデン、クロロフルオ ロビニリデン、トリフルオロエチレン、ポリーＮ−ビニルーカーバゾール、トリ ニトロフルオレノン、ニオブ酸リチウム、リチウムタンタレート、５ｒｌ−８Ｂ ａ２０ｘ１濃紅銀鉱、Ｔ１３ＡｓＳｅ３、ＰｂＯ１ＺｒＩ○、有機感光材料等を 含む。
エネルギー感知層５４を形成するために有用な材料は、Ｘ線、紫外線、赤外線、 及び／又は可視電磁放射線に対して感度を有してもよい。例えば、Ｘ線検出材料 は、アモルファスセレン、セレン化カドミウム、テルル化カドミウム、テルル化 カドミウム水銀、硫化カドミウムセレン系合金、テルル系合金、セレン−テルル 、水素化アモルファスシリコン及びその合金、ＰｂＯ，Ｚｎ○、もしくはそれら の組み合わせを含む。紫外線検出材料は、ＰＶＦ、、例えば炭化シリコンなどの 水素化アモルファスシリコン及びその合金を含む。可視光検出材料は、水素化ア モルファスシリコン及びその合金、アモルファスセレン、セレン化カドミウム、 テルル化カドミウム、硫化カドミウムセレン系合金、テルル系合金、セレン−テ ルル、テルル化カドミウム水銀及び有機感光材料を含む。赤外線検出、すなわち パイロ電気材料は、ＰＶＦ２、フッ化ビニル、塩化ビニリデン、クロロフルオロ ビニリデン、トリフルオロエチレン、ニオブ酸リチウム、リチウムタンタレート 、Ｓｒ、、Ｂａ２０ｘ、濃紅銀鉱及びＴｌ　ｓ　Ａ　ｓ　Ｓ　ｅ　３を含む。
エネルギー感知層５４を形成するために水素化アモルファスシリコン及びその合 金を用いる場合に、アモルファスシリコンは一般に高い抵抗率、すなわち１０１ ３Ω・ｃｍ及び高い光導電率、すなわち暗電流に対する１０’乃至１０４の光電 流の比を得るためにドープされる。エネルギー感知層にそのような性質を提供す るために、上記アモルファスシリコンは、約１乃至１１００ｐｐのボロンと酸素 原子を用いてドープしてもよい。とって代わって上記アモルファスシリコンは、 約１乃至１１００１）ｌ）の周期律表のＶＩｊＩＩに属する化学元素、例えばセ レン又は硫黄を用いてドープしてもよい。そのようなドーピング技術は、当該技 術分野で公知であり、例えば米国特許第４．２６５，９９１号と、シミズによる 「半導体と半金ｆｌ　（Ｓｅ＋ｗｉｃｏｎｄｕｃｔｏｒｓ　ａｎｄ　Ｓｅｍｉｍ ｅｔａｌｓ）Ｊ　、　Ｖｏ　１．　２１．バートＤ、アカデミツクプレス、５５ 乃至７３頁（１９８４年）と、シミズによるジャーナル・オブ・ノンクリスタリ ン・ノンノス（Ｊｏｕｒｎａｌ　ｏｆ　Ｎｏｎ−Ｃｒｙｔａｌｌｉｎｅ　５ｏｌ ｉｄｓ）　Ｖ　。
１．７７及びＶｏｌ、７８．１３６３乃至工３７２頁（１９８５年）において記 述されている。
平担化層５３を形成した後、ドレインリード線６０と、ドレイン線（図４におい て図示せず。）と、上記エネルギー感知層５４を上記アレイの各ＦＥＴ４１に電 気的に接続するための手段とが形成される。好ましくは、そのような手段は、エ ネルギー感知層５４の付加容量は、ゲート容量、すなわち上記アレイの各ＦＥＴ ４１のゲート絶縁層４３と効果的に直列に接続されるように形成される。そのよ うな手段は好ましくは、接触プラグ５５と底部電極５６とを有する。
ドレインリード線６０と、ドレイン線と、接触プラグ５５と、底部電極５６とは 、先ず最初に標準的なエツチングまたは剥離技術を用いてドレイン電極４８とゲ ート電極５０とを露出することによって形成してもよい。この後に、ドレインリ ード線６０と、ドレイン線と、接触プラグ５５と、底部電極５６は、例えば種々 の電極やソース線に関して記述したそれらの金属のような好適なオーム接触金属 を用いて形成される。
赤外線のアプリケーションのために、上部電極層５７は入射放射線が材料の温度 の変化を生じさせる導電性放射線吸収材料を備えてもよい。そのような材料の一 例は、例えばニッケル、アルミニウム、金、スズ、インジウム、パラジウム、チ タン、銅及びそれらをベースとした金属を含む。これらの材料のうち、金とアル ミニウムは特に望ましい。
その他のアプリケーションのために、上部電極層５７は、入射放射線を通過させ ることが可能であってかつエネルギー感知層に吸収させることが可能であるとと もに、エネルギー感知層に達する光子量を最大にする反射防止層として機能する 透明な導電材料を有してもよい。そのような材料の例は、例えば酸化インジウム スズ、酸化スズ、酸化カドミウムスズ、及び酸化亜鉛などの、透明な導電酸化物 （”ＴＣ○“）材料を含む。例えばＴＣＯ／Ａｇ／ＴＣＯ構造又１ｔＴｃｏ／（ Ａｇ／ＴＣＯ）ｎ構造などの積層構造をまた、用いてもよく、ここで、ｎは好ま しくは１乃至３の整数である。積層構造は、例えば１９８８年１２月７日に出願 された本譲受人の係属中の米国特許出願シリアル番号筒２８０．８３８号におい て記述されている。
上部電極層５７は、エネルギー感知層５４の全体にわたって上部電極材料を蒸着 させることによって形成することができる。オプションとして、上部電極層５７ は複数の別々の上部電極素子を形成するためにパターン化又はパターンを形成し てもよく、ここで、すべての個々の素子は共通の上部電極を形成するために電気 的に接続される。パターン形成は、標準的なエツチング技術を用いて？Ｊ！数の ＦＥＴ４１の間に位置する所望されない材料を除去することによって行ってもよ い。
とって代わって、熱蒸着技術又はスパッタリング技術を用いることによって、上 記共通上部電極素子をマスクを通してエネルギー感知層５４上に蒸着し、パター ン形成する必要なしに個々の電極素子を直接に形成することも可能である。典型 的には、上部電極層５７は、透明な導電材料のために約５００人乃至６０００人 の厚さを有し、放射線吸収材料のために５０００人乃至３ミクロンの厚さを有す る。より薄い厚さは、入射放射線に対してより敏感になる。
図５ｃｉニー図示された固体検出器４０ｃのように、Ｘ線検出用の固体検出器を 形成するために、リン層５８を上部電極層５７上に任意に蒸看し、又は物理的に 配置してもよい。リン層５８を上部電極層に配置するために、光学的に整合され た接着剤は好ましくは、エネルギー感知層５４に到達する光子量を最大にするた めに用いられる。リン層５８はＸ線を光に変換する材料を有している。そのよう な材料の例は、Ｇｄ２０２５　：Ｔｂと、ＢａＦＢｒ：Ｅｕと、Ｓｒ、ＳｉＯ， と、ＳｒＳＯ４と、ＲｂＢｒ：Ｔｌと、ＺｎＳ　：　Ｃｕ　：　Ｐｂとを含む。
そのような材料は、例えば、米国特許第４．０１１．４５４号と、欧州特許出願 筒０１７５５７８−Ａ３号において記述されている。
図５ｄに図示された固体検出器４０ｄのように、少なくとも１つの付加的な絶縁 層５９を平担化層５３とエネルギー感知層５４の間に配置してもよい。付加的な 電荷を蓄積するための静電容量として用いられる付加的な絶縁層５９は、ＳｉＮ ｘ、ＳｉＯｘ等の絶縁材料を有してもよい。
図６は本発明のもう１つの好ましい固体放射線検出器６０を示し、ここで、電界 効果トランジスタ６１は水素化アモルファスシリコン系ＭＯ８ＦＥＴである。
図６において、各層の材料や厚さは、以下において記述していない場合は、図４ を参照して説明した対応する層と同一である。図６においては、ソース電極６２ 及びドレイン電極６３が基板６４上に蒸着されている。１つのオプションとして 、基板６４は例えば石英、ガラス、シリコン、金属等の材料から形成されたベー ス層を含んでもよい。また、水素化アモルファスシリコンは比較的低い温度で基 板６４に蒸着してもよいので、基板６４のベース層は例えばポリイミド、ポリエ ステル又はポリスルホン等の柔軟なポリマー材料で形成してもよい。ソース領域 ６５とドレイン領域６６を形成するためにそれぞれ、従来のマスキング技術を用 いて、Ｎ型水素化アモルファスシリコンの５ｏｏ人の厚さの層は、プラズマ強化 型化学的蒸着法によって各ソース電極６２とドレイン電極６３上に蒸着される。
水素化アモルファスシリコンのチャンネル層６７は、ソース領域６５とドレイン 領域６６上に蒸着される。典型的には、水素化アモルファスシリコンのチャンネ ル層６７は約１０００乃至１０，０００人の厚さを有し、より好ましくは、約５ ０００人の厚さを有する。
チャンネル層６７上には、ゲート絶縁層６８が蒸着される。ゲート絶縁層６８は 、１０００乃至５０００人の厚さを有する。次いで、アルミニウム、クロム又は 他の好適な電極材料を備えたゲート電極６９　（３０００乃至５０００人）は、 ゲート絶縁層６８上に蒸着される。ドレイン領域６６とそれに対応するドレイン 線（図６において図示せず。）間をオーム接触させるために、ドレインリード線 ６３ａが形成される。これによって、基板６４に支持された薄膜水素化アモルフ ァスシリコンをベースとするＭＯＳＦＥＴのアレイが形成される。
ドレインおよびソース線（図６において図示せず。）を電気的に絶縁するために 、平担化層７０がＦＥＴ６１のアレイ上に蒸着される。エネルギー感知層７１が 平担化層７１上に蒸着される。接触プラグ７２と底部電極７３は、エネルギー感 知層７１を上記アレイの各ＦＥＴ６１のゲート電極６９に電気的に接続する。
上部電極層７４はエネルギー感知層７ｏ上に蒸着される。
以下の実験例を参照して、本発明についてさらに説明する。
（以下余白） 実験例Ｉ Ｘ線を検出するためのポリシリコンをベースとする固体検出器を、以下のように 形成した。
先ず第１に、基板によって支持されたポリシリコンをベースとするＭＯＳＦＥＴ のアレイを以下のように準備した。ＳｉＯｘにてなる絶縁層を、１０５０℃で３ 時間、乾燥した酸素中で熱酸化処理によってシリコンウェハのベース層上に成長 させた。次いで、１５００人の厚さを有するドープしていないアモルファスシリ コン層は、低圧化学的蒸着法（“ＬＰＧＶＤ”）技術を用いてシランの熱分解に よって５６０℃、１８０ｍＴｏｒｒで絶縁層上に蒸着された。次いで、アモルフ ァスシリコンは、窒素気中（１，５Ｔｏ　ｒ　ｒ）で６２０℃で２４時間、焼き なまし処理を行って、ポリシリコン層、すなわちＬＰＧＶＤポリシリコンを形成 した。次いで、上記ＬＰＧＶＤポリシリコン層はマイクロリソグラフィ技術を用 いて島状にパターン形成し、上記アレイの各トランジスタのチャンネル層を形成 した。
次いで、乾燥した酸素中においてＬＰＧＶＤポリシリコン層を１１５０℃で３０ 分間熱酸化処理することによって、１０００人のＳｉＯｘ層をポリシリコンチャ ンネル層上に蒸着した。上述した技術を用いることによって、ＬＰＧＶＤポリシ リコンのゲート層を６２０℃でゲート酸化物層上に形成した。各ＭＯＳＦＥＴに おいて、上記ポリシリコンゲート層をエツチングして、ポリシリコンゲートを形 成した。
ｎ型特性を有するデバイスを得るために、３．７ｘｌＯ”／ｃｍ”のリンを注入 し、ソース、ドレイン及びポリシリコンゲートに対してドープした。イオン注入 装置のエネルギーは１７５ｋｅＶであった。ドープしたものを１０５０℃で３０ 分間窒素焼きなまし処理を行って活性化した。次いで、ＳｉＯｘ層をエツチング して、電極接触のためのドレイン領域とソース領域を空けた。
次いで、アルミニウム合金の第１の層（１０％のＳｉ、０．４％のＣｕ、１００ ０人）と、クロムの第２の層（２０００人）とを、ゲート領域とソース領域とド レイン領域上にスパッタリングすることによって、ゲート電極とソース電極とド レイン電極とをそれぞれ形成した。ソース線はまたこの時に蒸着された。スパッ タリングは、９ｘｌＯ−７Ｔｏｒｒの室圧で行なわれた。アルゴンガス圧は７ｍ Ｔｏｒｒであり、スパッタリング装置は５００Ｗで動作させた。アルミニウム合 金層のスパッタリング時間は７分であり、クロム層のスパッタリング時間は１１ 分であった。
結果として得られた薄膜電界効果トランジスタのアレイに対して、ソース領域と ドレイン領域とゲート領域とに対する接着と接触を高めるために、４００℃で３ ０分間、形成ガス（８５％のＮ２と１５％のＮ２）中で焼きなまし処理を行った 。
この後に、ポリシリコンチャンネル層の粒界における残留接着を減少させるため に、薄膜電界効果トランジスタのアレイに対してプラズマ水素化処理に行った。
この処理は、５０％のＮ２と５０％のＮ２のガス中において３００℃でかつ０． ５５Ｔｏｒｒで１．５時間行なった。水素及び窒素の流量はそれぞれ７０ｓｅｃ ｍであり、電力密度は１．３５Ｗ／ｃｍ２であった。上記処理のために用いられ た装置は、０．８７５インチの電極距離でかつ１３．５６ＭＨｚの無線周波数で 動作させた。プラズマ水素化処理を行なうために好適な装置は、例えばマサチュ ーセッツ、コンコードのプラズマテクノロジー、又はコロラド、プールグーのゲ ラステック・ソーラーから商業的に入手することができる。
薄膜電界効果トランジスタアレイ上にねたうて、以下のように平担化層を蒸着し た。３０００人の厚さを有するＳｉＮｘの第１の層を、３００℃でプラズマ強化 型化学的蒸着技術を用いてアレイ上に蒸着した。次いで、２０００人の厚さを有 するＳｉＯｘの第２の層をまた、３００℃でプラズマ強化皇化学的蒸着技術を用 いて蒸着した。次いで、２０００人の厚さを有するＳｉＮｘの第３の層を、同様 のプラズマ強化型化学的蒸着技術を用いて蒸着した。ＳｉＮｘの蒸着条件は、５ ｉＨａの流量が１７．３ｓｅｃｍであり、ＮＨ３の流量が１０．８ｓｅｃｍであ り、電力密度が０．４Ｗ／ａｍ２であった。ＳｉＯｘの蒸着条件は、ＳｉＨ４の 流量が４．７１ｓｅｃｍであり、Ｎ２の流量が６０ｓｅｃｍであり、Ｎ！○の流 量が１７．１ｓｅｃｍであり、電力密度が０．０６Ｗ／ｃｍ”であった。
平担化層の反応性イオンエツチングを行なうために、上記アレイの各電界効果ト ランジスタのゲート電極を露出する複数の孔を、ゲート電極をマスクとして用い て平担化層に形成した。反応性イオンエツチングは、４ＱｓｃｃｍのＣＦ、と０ ．８４ｓｃｃｍの０□を用いて２５０Ｗで１６分間行なった。上記複数の孔を形 成した後、上記複数の孔を６０００人の厚さを有するクロムの複数のプラグで充 填した。次いで、３０００人の厚さのクロム層を平担化層上にわたって蒸着した 。次いで、この層には、上記アレイの各トランジスタのために、別々の底部電極 を形成するためにパターンを形成した。各ＦＥＴのための底部電極のサイズは、 上記ＦＥＴのゲートサイズ、つまり結果として得られる固体検出器の画素サイズ を決定した。複数のドレイン線はまた、この時に蒸着した。
次いで、３０００人の厚さを有するＳｉＮｘの層をプラズマ強化型化学的蒸着法 技術を用いて上記アレイ上にわたって蒸着した。この層の目的は、電荷蓄積のた めの付加容量を提供することにあった。１ミクロンの厚さを有する水素化アモル ファスシリコンのエネルギー感知層を上記アレイ上全体に蒸着し、パターン形成 は行なわなかった。
次いで、５ｏｏｏ人の厚さを有する酸化インジウムスズ（“ＩＴＯ”）の層を、 １００℃であって２００Ｗで１００ｍＴｏｒｒのアルゴンガス中でスパッタリン グ技術を用いてエネルギー感知層上に蒸着した。次いで、ＩＴＯを、各素子がア レイの列のＦＥＴをカバーし、共通の上部電極素子を形成するためにパターン形 成した。
ミネソタ・マイニング・アンド・マニュファクチュアリング・カンパニーからト リマックス１２Ｂ（Ｔｒｉ■ａｘ　１２Ｂ）として商業的に入手することができ るＧｄ２０ｚＳ　：Ｔｂのリン層を、上記検出器の上部に物理的に配置した。こ の層は、入射Ｘ線を、５４５ｎｍの波長を有する可視光に変換するために用いた 。
上記リン層はオプショナルで省略してもよい。そのような場合においては、結果 として得られる固体検出器は、Ｘ線放射線を検出するために用いるよりは、可視 光を検出するために用いることができた。
上部にリン層が蒸看されている固体検出器の動作は、以下のようであった。上記 アレイの各ＦＥＴのドレイン電極とソース電極間に１０乃至２０Ｖ程度の直流電 圧を印加することによって、均一な電荷がエネルギー感知層の表面に形成された 。上記共通の上部電極素子と上記アレイの各ソース電極との間の電圧、すなわち ゲート電圧は、−５Ｖ乃至１５Ｖの間で最適な感度に調整した。アモルファス水 素化シリコンのエネルギー感知層は、ゲートコンデンサ（フローティングゲート 容量ＣＧ）と直列に効果的に接続されたコンデンサ（Ｃｓｉ）として動作した。
上記アレイの１個のＦＥＴを図示した固体検出器の等価回路を図７に示す。この 回路において、Ｃｓ　ｉ、Ｃｓ、Ｃｄ、Ｃｇはそれぞれ、エネルギー感知層、ソ ース、ドレイン及びゲートの各容量である。
上記固体検出器にＸ線を照射した（９０ｋＶｐ、２００ｍＡ、１００マイクロ秒 、２０ｍｍのアルミニウムフィルタ）。入射放射線はリン層によって緑光（波長 ５４５ｎｍ）に変換された後、エネルギー感知層によって吸収された。このこと は、エネルギー感知層の電荷を減少させ、ゲート電圧を降下させた。このとき、 これはドレイン−ソース電流の減少を生じさせた。ドレイン−ソース電流の変化 は抵抗Ｒによって電圧に変換され、出力電圧信号として検出された。この信号は 増幅され、Ａ／Ｄ変換器によってデジタルに変換され、次いで、メモリに格納さ れた。
実験例２ リン層を必要とせずにＸ線を直接に検出するためのポリシリコンをベースとする 固体検出器は、以下のようにして作成した。そのような検出器を形成するための 手順は、水素化アモルファスシリコンのエネルギー感知層の代わりに３００乃至 ５００ミクロンの厚さを有するアモルファスセレンのエネルギー感知層を用いた ことを除けば、実験例１での手順と同じである。上記アモルファスセレンは、熱 蒸着技術を用いて室温で蒸着した。なお、５０乃至６０℃程度の低温でセレンを アモルファス相から多結晶相に相変換させることができることを述べる必要が夕 状態を設定することができた。
ある。従って、アモルファスセレンの蒸着は、この相変換を回避するために幾つ かの段階で実行する必要がある。
実験例３ 赤外放射線を検出するためのポリシリコンをベースとする固体検出器は、以下の ように作成した。そのような検出器を作る手順は、水素化アモルファスシリコン のエネルギー感知層の代わりに、ＰＶＦ、を含むエネルギー感知層を用いたこと を除けば、実験例１での手順と同じである。ＰＶＦ２を含むエネルギー感知層は 、米国特許第４，６０６，８７１号と、第４．６１５．８４８号と、第４．８２ ０．５８６号に記述されているように、ポリフッ化ビニリデン（ＰＶＦ２）とジ メチルメタクリレート（ＰＭＭＡ）との混合物である。上記混合物をポーリング し、パイロ電気的性質を持たせた。エネルギー感知層の好ましい厚さは約３乃至 約７ミクロンの範囲である。エネルギー感知層の蒸着とポーリングは以下のよう に行った。
２４グラムのＰＭＭＡを３６グラムのメチルエチルケトン（ＭＥＫ）に溶かし、 一様に混合した。３６グラムのｐｖＦｚと３０４グラムのジメチルホルマリン（ ＤＭＦ）をＰＭＭＡ溶液に加え、その溶液を再度一様に混合した。
結果として得られる溶液を、スピンコーティングによって薄膜トランジスタのア レイ上に塗布形成した。とって代わって、上記アレイをＰＶＦ！の混合物を入れ た容器に浸した後、約１．２ｃｍ／分の速度で上記アレイを容器から取り出すこ とによって、結果として得られる溶液を上記アレイ上に塗布してもよい。このこ とは、約５ミクロンの塗布厚を得た。上記塗布を施したアレイを、塗布部が乾燥 して白くなるまで、ダストフリーの清浄環境において、はぼ室温で空気乾燥した 。
その後、上記塗布を施した上記アレイをオーブンの中で６０℃で約１０分間加熱 し、ＭＥＫを除去した。次いで、ＤＭＦを除去するために温度を１４０℃に上昇 し、１４０℃で約１０分間保持した。温度を再度２００℃に上昇し、２００℃で 約５分間保持した。次いで、上記アレイを室温にまで下げて、ＰＶＦ２のべ一統 いて、プラズマ強化型化学的蒸着技術を用いてｎ型水素化アモルファスシリコー ルモーメントを設定するための適度な電界強度中に置いて行った。図８の装置７ ５は、ポーリング処理を行うのに有用である。上記塗布を施した上記アレイ７６ を、オーブン７８の中に置いた導電支持板７７に支持した。導電スクリーン８０ とパターン状の導電針８１を有するコロナ発生アレイ７９は、絶縁支持部材８２ によってオーブン室中に電気的に絶縁された状態で支持した。コロナ電源８３（ 例えば、ニューヨーク、リントンビルのモンローエレクトロエックス・インコー ホレイテッドによって製造されたコロナアレイ（ＣＯＲＯＮＡＴＲＯＬ　：登録 商標））をリード線８４．８５によって支持板７７とコロナアレイ７９に接続し た。導電針８１は隣接する針と約１２ｍｍだけ離して２次元の幾何学パターン状 に配置した。
導電針８１の先端と上記塗布を施した上記アレイ７６の上部表面の間は、約５０ ｍｍの距離に保持した。次いで、ポーリング処理は、上記塗布を施した上記アレ イ７６をオーブン７８に挿入し、９００ボルトの電位のＰＶＦ２の表面にコロナ 放電を行い、上記表面電荷を保持しながらオーブン温度を徐々に約１０５℃にま で上昇し、上記表面電荷を依然保持しながらオーブン温度を再度室温にまで下げ ることによって実行した。
最後に、アルミニウムにてなる共通の上部電極素子を、上記アレイの各トランジ スタのゲート領域上に蒸着した。この構造においては、共通の上部電極素子が赤 外放射線を吸収し、赤外線放射によって加熱された。温度の上昇に伴いパイロ電 気層２９の温度も上昇し、それによってゲート電圧が変化し、従ってポリシリコ ン系薄膜トランジスタのドレイン−ソース電流も変化した。
実験例４ 赤外放射線検出用の水素化アモルファスシリコンをベースとする固体検出器を以 下のように作成した。１ミクロンの厚さを有するＳｉ０２層を、乾燥酸素中で熱 酸化処理によって、３インチｘ３インチの単結晶シリコンウエノ１上に蒸着した 。
次いで、３０００人の厚さを有するクロム層をＳｉｎ、層上に蒸着した。それに ンを、工程温度２５０℃でＳ　ＩＨ４の流量２１．２ｓｅｃｍであって、水素中 で希釈した１％ＰＨ，の流量５．５ｓｃｃｍで、かつ水素の流量７６．４ｓｅｃ ｍで、電力密度０．０４３Ｗ／ｃｍ２で蒸着した。次いで、上記クロム層とｎ型 水素化アモルファスシリコン層をエツチングすることによって、上記アレイの各 ＦＥＴにそれぞれ、ドレイン電極及びソース電極と、ドレイン領域及びソース領 域とを形成した。
上記アレイの全体に、プラズマ強化型化学的蒸着法技術によって、固有のａ−３ ｊ：Ｈ層を塗布形成した。上記固有のａ−３ｉ：Ｈ層をパターン形成して、上記 アレイの各薄膜トランジスタのチャンネル層を形成した。次いで、ＳｉＮｘの絶 縁層（３０００人）を各トランジスタのチャンネル層上に蒸着し、続いてゲート 電極を各絶縁層上に蒸看した。ＰＶＦ！の混合物のエネルギー感知層と上記共通 のアルミニウムの上部電極素子とをアレイ上に塗布形成し、次いで、ＤＭＦ２の 混合物を、実験例３において説明したようにポーリングして、検出器を完成した 。
本発明のその他の実施例は、本明細書の考察から又はここに開示した本発明の実 施例から、当業者には明白となるであろう。ここに開示した原理に対する様々な 省略、変更、改変は、当業者には、下記する請求の範囲に示した本発明の真の範 囲や精神から逸脱なしに可能であるかもしれない。
／　／　、ＬＬ／、　Ｊす Ｎ 要約書 本発明は、リアルタイムでかつ非破壊読み出しで行う大きな領域の高い画素密補 正書の翻訳文提出書 度の固体放射線検出器（１０）を提供する。上記固体検出器（１０）は、アレイ を形成するために、基板（１２）上に蒸着された複数の電界効果トランジスタ（ １１）を備える。平担化層（１９）はトランジスタ（１１）のアレイにわたって 蒸着形成される。エネルギー感知層（２０）は上記平担化層（１９）上に蒸着さ れφ 平成５年２月８日

Claims (6)

    【特許請求の範囲】
  1. １．（ａ）基板と、 （ｂ）アレイを形成するために上記基板に蒸着された複数の電界効果トランジス タと、 （ｃ）上記電界効果トランジスタのアレイ上に蒸着された平担化層と、（ｄ）上 記平担化層上に蒸着されたエネルギー感知層と、（ｅ）上記エネルギー感知層を 上記アレイの各電界効果トランジスタと電気的に接続するための手段と、 （ｆ）上記エネルギー感知層上に蒸着された上部電極層と、（ｇ）上記アレイの 各電界効果トランジスタから電気的に読み出しを行なうための回路手段とを備え た、電磁放射線を検出するための固体検出器。
  2. ２．上記固体検出器の上に蒸着されたリン層をさらに備えた請求項１記載の固体 検出器。
  3. ３．上記平担化層と上記エネルギー感知層の間に設けられた付加的な電荷蓄積の ための絶縁層をさらに備えた請求項１記載の固体検出器。
  4. ４．（ａ）基板と、 （ｂ）上記基板の上に蒸着され、かつ行及び列形状で配置されてアレイを形成し 、各トランジスタがソース電極とドレイン電極とゲート電極とゲート容量を有す るゲート絶縁層とを有する複数の薄膜電界効果トランジスタと、（ｃ）上記複数 のトランジスタの各行において上記複数のソース電極を接続するための複数のソ ース線と、 （ｄ）上記複数のトランジスタの各列の上記複数のドレイン電極を接続するため の複数のドレイン線と、 （ｅ）上記アレイ上にわたって蒸着され、上記複数のソース線を上記複数のドレ イン線から電気的に絶縁するための平担化層と、（ｆ）付加容量を有し、上記平 担化層上にわたって蒸着されたエネルギー感知層と、 （ｇ）上記エネルギー感知層の付加容量が上記アレイの各トランジスタのゲート 容量と効果的に直列に接続されるように、上記アレイの各電界効果トランジスタ の上記ゲート電極を上記エネルギー感知層に電気的に接続するための手段と、 （ｈ）上記エネルギー感知層上に蒸着された上部電極層とを備えた電磁放射線を 検出するための固体検出器。
  5. ５．上記平担化層と上記エネルギー感知層の間に設けられた付加電荷蓄積のため の絶縁層をさらに備えた請求項４記載の固体検出器。
  6. ６．電磁エネルギーを検出するための固体検出器を製造するための方法であって 、 （ａ）複数の電界効果トランジスタの各々がゲート電極を有するとともに、ゲー ト容量を有するゲート絶縁層とを有する複数の電界効果トランジスタを基板に蒸 着してアレイを形成するステップと、（ｂ）上記電界効果トランジスタのアレイ 上に平担化層を蒸着するステップと、 （ｃ）上記平担化層上に、付加容量を有するエネルギー感知層を蒸着するステッ プと、 （ｄ）上記エネルギー感知層の付加容量が上記ゲート容量と効果的に直列に接続 されるように、上記各電界効果トランジスタの上記ゲート電極を上記エネルギー 感知層に電気的に接続するための手段を蒸着するステップと、（ｅ）上記エネル ギー感知層上に上部電極層を蒸着するステップと、（ｆ）上記アレイの各電界効 果トランジスタから電気的に読み出しを行なう回路手段を蒸着するステップとを 含む方法。
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