JPH0457098B2 - - Google Patents

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JPH0457098B2
JPH0457098B2 JP58248972A JP24897283A JPH0457098B2 JP H0457098 B2 JPH0457098 B2 JP H0457098B2 JP 58248972 A JP58248972 A JP 58248972A JP 24897283 A JP24897283 A JP 24897283A JP H0457098 B2 JPH0457098 B2 JP H0457098B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、チヤネルが形成される活性層を多結
晶シリコン膜で構成したMOS型の薄膜トランジ
スタ（以下MOS TFTと称する）を製造するの
に用いて最適な電界効果型トランジスタの製造方
法に関する。
背景技術とその問題点 MOS TFTの活性層を多結晶シキロン膜で構
成した場合には、非晶質シリコン膜で構成した場
合に比べてキヤリアの実効移動度μeffが大きいと
か、MOS TFTを製造するために高温プロセス
を使用することができるとかの利点がある。しか
しながら、一方では、多結晶シリコン膜中に多数
のトラツプが存在するために、MOS TFTのし
きい値電圧VTが大きいとか、MOS TFTの動作
に要するゲート電圧が大きいとかの欠点があるこ
とが知られている。
上述のトラツプ密度を減少させるために、従来
次のような方法が用いられている。即ち、MOS
TFTを形成後、このMOS TFTを例えばプラズ
マ化された水素ガス雰囲気中でアニールすること
により多結晶シリコン膜の水素化を行い、これに
より多結晶シリコン膜中のトラツプ密度を減少さ
せる方法である。しかしながら、この方法は、長
時間のアニールを行う場合には生産性等の点で適
当でないばかりでなく、プラズマによつてMOS
TFTが損傷を受ける可能性がある等の欠点を有
している。さらに、通常はMOS TFTの製造後
に高温BT試験等を行うために、この際に、上述
の水素化処理により多結晶シリコン膜中のトラツ
プに付着した水素がトラツプを離れて再び膜外に
放出される結果、多結晶シリコン膜中のトラツプ
密度が増加してMOS TFTの特性が劣化してし
まうという欠点もある。
発明の目的 本発明は、上述の問題にかんがみ、しきい値電
圧VT及び動作に要するゲート電圧が十分小さく
かつ実効移動度μeffが極めて大きいMOS TFT等
の電界効果型トランジスタを製造することのでき
る電界効果型トランジスタの製造方法を提供する
ことを目的とする。
発明の概要 本発明に係る電界効果型トランジスタの製造方
法は、多結晶シリコン膜で構成されかつチヤネル
が形成される活性層、ゲート絶縁膜、ゲート電
極、ソース領域、ドレイン領域、これらのソース
領域及びドレイン領域の取り出し電極をそれぞれ
形成した後、少なくとも上記活性層、上記ソース
領域及び上記ドレイン領域のそれぞれの上方にプ
ラズマCVD法により水素を含むプラズマ窒化シ
リコン膜を形成し、次いでアニールを行つてい
る。このようにすることによつて、しきい値電圧
VT及び動作に要するゲート電圧が十分小さくか
つ実効移動度μeffが極めて大きい電界効果型トラ
ンジスタを製造することができる。
実施例 以下本発明に係る電界効果型トランジスタの製
造方法をMOS TFTの製造に適用した一実施例
につき図面を参照しながら説明する。
第１図に示すように、本実施例においては、ま
ず石英基板１上に多結晶シリコン膜２、SiO2膜
から成るゲート酸化膜３、DOPOS膜（不純物を
ドープした多結晶シリコン膜）から成るゲート電
極４を形成した後、全面にPSG膜５を形成する。
次に1000℃程度の高温熱処理を行つてPSG膜５
中に含まれているリンを多結晶シリコン膜２中に
熱拡散させることによつて、n+層から成るソー
ス領域６及びドレイン領域７を形成する。なおソ
ース領域６とドレイン領域７との間の多結晶シリ
コン膜２ａが活性層８を構成する。次にPSG膜
５の所定部分をエツチング除去して開口５ａ，５
ｂを形成した後、これらの開口５ａ，５ｂにAl
から成る取り出し電極９，１０を形成する。
次に、例えばSiH4とNH3との混合ガスを反応
ガスとして用いたプラズマCVD法により窒化シ
リコン膜（以下プラズマ窒化シリコン膜と称す
る）１１を全面に被着形成する。次に例えば400
℃で所定時間アニールを行つて、MOS TFTを
完成させる。なお上述のプラズマ窒化シリコン膜
１１はMOS TFTのパツシベーシヨン膜として
の役割を果たすと共に、後述のように水素の供給
源としての役割を果たしている。
本発明者等は、上述のアニール時間を種々に変
えてMOS TFTの特性変化を調べたところ、次
のような結果を得た。即ち、アニール時間を例え
ば60分、180分、８時間と変えてアニールすると、
アニール時間が長くなるに従つてしきい値電圧
VT及びMOS TFTの動作に要するゲート電圧が
小さくなると共に、実効移動度μeffが著しく大き
くなるのが観察された。一例を挙げると、多結晶
シリコン膜２の膜厚が400Åである場合、アニー
ルを全く行わない時のしきい値電圧VT及び実効
移動度μeffはそれぞれ11V、１cm2／Vsecである
が、８時間アニールを行つた後にはそれぞれ7V、
20cm2／Vsecとなつた。
またアニール条件を400℃、５時間に固定して
実効移動度μeffと多結晶シリコン膜の膜厚との間
の関係を調べたところ、第２図に示すような結果
が得られた。即ち、この第２図の曲線Ａで示され
るように、プラズマ窒化シリコン膜１１を形成し
て400℃で５時間アニールを行つた場合には、100
〜1000Åの範囲のいずれかの膜厚においても実効
移動度μeffは極めて大きく、時に膜厚約400Åでは
約100cm2／Vsecという著しく大きな実効移動度
μeffが得られた。なお第２図には図示されていな
いが、1000〜3000Åの膜厚範囲における実効移動
度μeffは６〜７cm2／Vsecであつた。
これに対して、プラズマ窒化シリコン膜１１を
形成せずアニールも行わない場合には第２図の曲
線Ｂ，Ｃで示されるようになり、いずれの膜厚に
おいても、プラズマ窒化シリコン膜１１を形成し
てアニールを行つた場合に比べて実効移動度μeff
が極めて小さいことがわかる。なお第２図の曲線
Ａ，Ｂは、多結晶シリコン膜を形成後、表面を熱
酸化して所定膜厚の多結晶シリコン膜２を得た場
合のデータであり、また曲線Ｃは所定膜厚の多結
晶シリコン膜２を最初から形成した場合のデータ
である。
なお上述のようにしきい値電圧VT及び動作に
要するゲート電圧が小さくなると共に実効移動度
μeffが極めて大きくなつてMOS TFTの特性が向
上するのは次のような理由による。即ち、プラズ
マCVD法により形成されたプラズマ窒化シリコ
ン膜１１中には水素が含まれているため、膜の形
成後のアニールの際に上述の水素がPSG膜５等
を通過して活性層８中に入り込んでトラツプに付
着する結果、トラツプ密度が減少するためであ
る。そして、アニール時間が長くなるに従つて特
性が向上するのは、トラツプ密度がアニール時間
の増加と共に減少するためである。
なおプラズマ窒化シリコン膜１１を形成せずに
フオーミングガス中でアニールを行つた場合に
は、アニール時間が180分までは次第に特性が向
上するが、その向上の度合は上述の実施例に比べ
て極めて小さい。さらに、この場合アニール時間
が180分を超えると逆に特性が劣化するのが観察
されたが、これは400℃におけるフオーミングガ
ス中の水素と多結晶シリコン膜２中のいわゆるダ
ングリングボンドとが平衡状態に落ち着くためで
ある。
上述の実施例によれば、既述のように、MOS
TFTのしきい値電圧VT及び動作に要するゲート
電圧を十分小さくすることができると共に実効移
動度μeff極めて大きくすることができるばかりで
なく、次のような利点もある。即ち、MOS
TFTの完成後に行われる高温BT試験において
も、プラズマ窒化シリコン膜１１の存在によつ
て、活性層８中に既に取り込まれている水素が膜
外に放出されるのを防止することができるので、
トラツプ密度が変化することにより特性変化が生
ずることがない。さらに上述のプラズマ窒化シリ
コン膜１１は外部からの不純物に対するストツパ
ーとなるため、外部汚染によるMOS TFTの特
性劣化を防止することができる。
なお上述の実施例におけるアニールは、一度に
大量の基板の熱処理を行うことのできる公知の熱
処理炉を用いて行うことができるので、長時間の
アニールを行う場合においても生産性が損われる
ことはない。
また上述の実施例においては、アニール温度を
400℃としたが、これに限定されるものでは勿論
ない。しかし、アニール温度が低すぎるとMOS
TFTの特性が改善される程度が小さく、またア
ニール温度が高すぎるとプロセス上の問題が生じ
るので、300〜500℃であるのが好ましい。また上
述の実施例においては、プラズマ窒化シリコン膜
１１をPSG膜５の全面に形成しているが、少な
くとも活性層８、ソース領域６およびドレイン領
域７にそれぞれ対応する部分のPSG膜５上に形
成すればよい。さらに、PSG膜５を省略してゲ
ート電極４及び多結晶シリコン膜２上に直接プラ
ズマ窒化シリコン膜１１を形成してもよい。
応用例 上述の実施例においては、本発明に係る電界効
果型トランジスタの製造方法を二次元的に一層形
成されたMOS TFTに適用した場合につき説明
したが、MOS TFTを三次元的に多層形成した
場合にも本発明に係る電界効果型トランジスタの
製造方法を適用することができる。この場合に
は、各層間の層間絶縁膜及び最上層のパツシベー
シヨン膜として上述のプラズマ窒化シリコン膜を
用いることにより、上述の実施例と同様な効果を
得ることができる。
発明の効果 本発明に係る電界効果型トランジスタの製造方
法によれば、少なくとも活性層、ソース領域及び
ドレイン領域のそれぞれの上方にプラズマCVD
法により水素を含むプラズマ窒化シリコン膜を形
成し、次いでアニールを行つているので、しきい
値電圧VT及び動作に要するゲート電圧が十分小
さくかつ実効移動度μeffが極めて大きい電界効果
型トランジスタを製造することができる。
【図面の簡単な説明】
第１図は本発明に係る電界効果型トランジスタ
の製造方法の一実施例により製造されたMOS
TFTの断面図、第２図はMOS TFTの実効移動
度μeffと活性層を構成する多結晶シリコン膜の膜
厚との間の関係を示すグラフである。 なお図面に用いた符号において、１……石英基
板、２……多結晶シリコン膜、３……ゲート酸化
膜、４……ゲート電極、６……ソース領域、７…
…ドレイン領域、８……活性層、９，１０……取
り出し電極、１１……プラズマ窒化シリコン膜で
ある。

Claims (1)

  1. 【特許請求の範囲】 １ 多結晶シリコン膜で構成されかつチヤネルが
    形成される活性層、ゲート絶縁膜、ゲート電極、
    ソース領域、ドレイン領域、これらのソース領域
    及びドレイン領域の取り出し電極をそれぞれ形成
    した後、 少なくとも上記活性層、上記ソース領域及び上
    記ドレイン領域のそれぞれの上方にプラズマ
    CVD法により水素を含むプラズマ窒化シリコン
    膜を形成し、 次いでアニールを行うことを特徴とする電界効
    果型トランジスタの製造方法。
JP58248972A 1983-12-24 1983-12-24 電界効果型トランジスタの製造方法 Granted JPS60136259A (ja)

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