JPH04152565A - 半導体メモリ - Google Patents

半導体メモリ

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JPH04152565A
JPH04152565A JP2276889A JP27688990A JPH04152565A JP H04152565 A JPH04152565 A JP H04152565A JP 2276889 A JP2276889 A JP 2276889A JP 27688990 A JP27688990 A JP 27688990A JP H04152565 A JPH04152565 A JP H04152565A
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  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 冗長メモリ部を備える半導体メモリに関し、−層幅広い
欠陥に対応できる冗長方式を提供することを目的とし、 チップ上のセルアレイを複数ブロックに区分し、各メモ
リブロックに冗長メモリを設ける半導体メモリにおいて
、該メモリブロックの全体を冗長とした冗長メモリブロ
ックを設けるよう構成する。
〔産業上の利用分野〕
本発明は、冗長メモリ部を備える半導体メモリに関する
。
メモリセル、ワード線、ビットの欠陥を救済して、不良
品になるのを回避する手段として半導体メモリに冗長メ
モリ部を設けることは、大容量メモリになるほど広く行
なわれている。
〔従来の技術〕
第５図は冗長メモリ部を備える半導体メモリの概要を示
す、１０はセルアレイ、１１は１ワード線相当の冗長セ
ル群、１２は１ビツト線相当の冗長セル群、１３はワー
ド線ＷＬの選択を行なうワードデコーダ、１４はビット
線ＢＬの選択を行なうコラムデコーダと続出し持ちにビ
ット線電位の増幅を行なうセンスアンプである。図示し
ないがワード線もビット線も多数あり、そしてこれらの
各交点にメモリセルがある。
セルアレイ１０はいわば正規のメモリセル群であり、こ
の正規のメモリセル群に欠陥がある、例えばあるワード
線を選択するとき当該続出しデータにはハードエラーが
ある場合は当該ワード線を冗長セル１１に代え（当該ワ
ード線を選択するとき、該選択はやめて代りに冗長セル
１１を選択する）、また欠陥があるビット線で発生ずる
場合は当該ビット線を冗長セル１２に代える。このよう
な冗長セル１１．１２を複数設けてお（と、複数のワー
ド線、ビット線欠陥に対応できるが、冗長セルは欠陥が
なければ使用されないものであるから、多数設けること
は得策でなく、通常は１，２本のワード線、ビット線欠
陥に対応できる程度の少数にされる。
また半導体メモリは大容量化するにつれてブロック化さ
れる傾向にある。第６図は第５図のメモリを１チツプ上
に複数個、本例では８個形成した例を示す。１，２．・
・・・・・８が各メモリブロックで、各々はブロックｌ
に示すように第５図と同じ構成即ちセルアレイ１０、冗
長セル１１，１２）ワードデコーダ１３）センスアンプ
／コラムデコーダ１４を備える。
〔発明が解決しようとする課題〕
冗長セル１１．１２を設けると１ワード線、１ビツト線
の欠陥例えば断線、これらに連なるメモリセル群の不良
は救済できるが、ワードデコーダやセンスアンプ／コラ
ムデコーダに欠陥がある場合は救済できない。
第６図のようにチップ上のセルアレイをブロック化する
場合も同様で、当該ブロック内の１ワード線、１ビツト
線、これらに連なるメモリセル群の欠陥は救済できるが
、当該ブロックのワードデコーダやセンスアンプ／コラ
ムデコーダが不良の場合は救済できない。
また冗長セル１１．１２は２ワ一ド線分、２ピント線分
設けたとしても、当然ながら３ワード線、３ビツト線以
上の欠陥には対応できない。
本発明はか〜る点を改善し、−層幅広い欠陥に対応でき
る冗長方式を提供する亡とを目的とするものである。
〔課題を解決するだめの手段〕
第１図に示すように本発明では、チップ上のセルアレイ
をブロック化するタイプの半導体メモリにおいて、その
メモリブロックの１つを冗長メモリブロックにする。各
メモリブロックｌ、２．・・・・・・の構成は同じで、
セルアレイ１０、冗長セル１１．１２を備える。第１図
では各メモリブロック１．２．・・・・・・はワードデ
コーダ１３）センスアンプ／コラムデコーダ１４も備え
るが、これらは複数のメモリブロックに対して１つ配置
してもよい。
例えばワードデコーダはメモリブロック１と２゜３と４
．５と６．・・・・・・に対してそれぞれ１つ、またセ
ンスアンプ／コラムデコーダ１４はｌと３゜２と４，５
と７．・・・・・・に対して１つ配置してもよい。
〔作用〕
この構成によると、救済できる欠陥の範囲を大幅に拡げ
ることができる。例えば冗長セル１１と１２は１ワード
線及び１ビツト線分とすると、各メモリブロック１，２
．・・・・・・では１ワ一ド線分及び１ビツト線分の欠
陥にしか対応できず、それ以上の複数のワード線分、複
数のビット線分などの欠陥が発生したときは当該メモリ
ブロックは不良、ひいてはメモリチップ全体が不良、と
する他はないが、第１図の構成であればこの様な場合は
、例えばか−る欠陥がメモリブロック１で発生したら、
冗長ブロック９を該メモリブロックｌの代りに使用すれ
ばよく、これでメモリチップ全体を良品化することがで
きる。
パターン焼付けの際複数のワード線、ビット線に及ぶよ
うな大きなゴミが混入したりすると、そのゴミで覆われ
る多数のワード線及び多数のビット線が欠陥になる。こ
のような場合は冗長ブロックに切替えるのが有効である
。
また各メモリブロックに設けたワードデコーダおよびセ
ンスアンプ／コラムデコーダに欠陥がある場合、当該メ
モリブロックを冗長ブロックに切替えることでチップ全
体の不良品化を防ぐことができる。
本発明ではメモリの冗長構成に階層の概念を持ち込み、
これで救済幅の拡大を図っている。
〔実施例〕
第１図では正規のメモリブロックが８個であり、これに
冗長ブロックが１個設けられて全体として９ブロツクに
なっている。形状は図示のように一部が欠損した長方形
である。メモリチップは一般に正方形または長方形であ
るから、第１図の形状ではチップ形状に合わず、欠損部
が無駄になる恐れがある。これに対しては第２図に示す
ように３×３の配置とすると、全体が正方形または長方
形になり、チップ形状に適合する。この第２図では、冗
長ブロック９の２辺が正規のメモリブロック６゜８に接
する。
第１図でも冗長ブロック９を２ブロック設けると点線で
示すように欠落部が補完され、全体が長方形になる。し
かし冗長ブロックは少数にする、という趣旨からは第２
図の方が適当である。また第２図で冗長ブロックの位置
は、図示の如き右下端に限るものではない。
第３図は本発明のメモリの概要を示す。本例では各メモ
リブロック１〜９は第１図の構成を備える。外部から人
力されるアドレスＡＤＤはアドレスバッファ２１及びア
ドレスバスＡＢを通って各メモリブロックのワードデコ
ーダおよびコラムデコーダへ送られる。アドレスバッフ
ァ２１ではアドレスの各ビットＡ＋１．ＡＩ、・・・・
・・Ａ、ｌとその反転１゜、Ｘｌ、・・・・・・入。を
作る。入／出力データ（書込みデータ／続出しデータ）
１１０はＩ１０バッファ２２およびデータバスＤＢを通
って各メモリブロックのセンスアンプ／ライトアンプの
入／出力端へ至る。Ｌ、、Ｌ、、・・・・・・はＣＥ（
チップイネーブル）などの信号線である。なおアドレス
バッファやＩ１０バッファは各メモリブロックへ配設し
てもよい。
不良ブロックがあるメモリチップではその不良ブロック
のアドレスを不良ブロック記憶回路（ＲＯＭ）２５へ書
込んでおく。本例ではメモリブロックは８個であるから
、ブロックアドレスは３ビツトでよく、不良ブロックの
その３ビツトアドレスを記憶回路２５へ書込んでおく。
メモリをアクセスするアドレスＡＤＤのうちの上記３ビ
ツトのブロックアドレスはブロック選択回路２３へ人力
され、比較回路２４で記憶回路２５からの不良ブロック
アドレスと比較される。不一致の間は比較回路２４はブ
ロック駆動回路２６をアクティブにし、ブロック選択回
路２３のデコード信号により選択されたメモリブロック
をアクティブにする。これは信号線り、、Ｌ、、・・・
・・・を通して行なわれる。一致すると、比較回路２４
はブロック駆動回路２６を不動作にし、代って冗長ブロ
ック９をアクティブにする。
アドレスバスＡＢやデータバスＤＢに各メモリブロック
が並列に接続されていると、不良メモリブロックでアド
レスバスやデータバスが影響を受け（例えば短絡事故を
起していると当該、信号線がＨレベルまたはＬレベルに
固定されてしまう等）、全体が不良となってしまう恐れ
がある。これに対しては第４図が有効である。
第４図では各メモリブロック１〜９とアドレスバスＡＢ
、データバスＤＢ、信号線ｊ１！（添字、１．。
・・・は適宜省略する）、電源■。の各間にスイッチＳ
Ｗを介在させ、これを不良ブロック記憶回路２５により
オン／オフする。即ち、記憶回路２５は不良ブロックの
アドレスを書込まれると、当該メモリブロックの上記ス
イッチＳＷをオフにし、他のメモリブロックの上記スイ
ッチＳＷをオンにする。このようにすれば不良ブロック
がこれらのアドレスバス、データバス、信号線、および
電源を乱すことがない。
なお、スイッチＳＷは、問題を生じ易い所、例えばアド
レスバスとの間にのみ挿入するようにしてもよい。メモ
リブロックの選択動作などは第３図と同じである。
〔発明の効果〕
以上説明したように本発明によれば、−理法範囲の欠陥
に対してこれを救済できる冗長構成の半導体メモリを提
供することができる。
【図面の簡単な説明】
第１図は本発明の原理図、 第２図〜第４図は本発明の実施例１〜３の説明図、 第５図は冗長構成のメモリの説明図、 第６図は分割セルアレイ型のメモリの説明図である。 第１図で１゜ ２゜ ・・・・・・は正規のメモリブロック、９は冗長メモリ
ブロック、 ０はセルアレイ、 ■。 ２は冗長セルである。 出 願 人 官 士 通 株 式 ％式％ 】 本発明の原理図 第１図 ｆ）Ｉｌｌセル７レイ型のノそりの説明図第６図

Claims (1)

  1. 【特許請求の範囲】 １）チップ上のセルアレイを複数ブロックに区分し、各
    メモリブロック（１、２、・・・）に冗長メモリ（１１
    、１２）を設ける半導体メモリにおいて、該メモリブロ
    ックの全体を冗長とした冗長メモリブロック（９）を設
    けることを特徴とした半導体メモリ。 ２）冗長メモリブロック（９）は、その２辺において正
    規のメモリブロックと接するように配置したことを特徴
    とする請求項１記載の半導体メモリ。 ３）冗長メモリブロック（９）は、メモリブロック（１
    、２、・・・）と共に、全体形状が正方形または長方形
    となるように配置したことを特徴とする請求項１記載の
    半導体メモリ。 ４）各メモリブロックは、アドレスバス、データバスと
    スイッチング素子を介して接続され、不良メモリブロッ
    クがあるとき、該不良メモリブロックの前記スイッチン
    グ素子はオフとされ、冗長メモリブロック及び正常メモ
    リブロックの前記スイッチング素子はオンとされること
    を特徴とする請求項１記載の半導体メモリ。
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US07/861,822 US5307316A (en) 1990-10-16 1991-10-16 Semiconductor memory unit having redundant structure
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5914907A (en) * 1998-02-03 1999-06-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of increasing chip yields while maintaining rapid operation

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0543656B1 (en) * 1991-11-20 1998-09-16 Fujitsu Limited Flash-erasable semiconductor memory device having an improved reliability
JP3040625B2 (ja) * 1992-02-07 2000-05-15 松下電器産業株式会社 半導体記憶装置
WO1994003901A1 (en) 1992-08-10 1994-02-17 Monolithic System Technology, Inc. Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration
US5452251A (en) 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
KR960008788B1 (en) * 1992-12-30 1996-07-03 Hyundai Electronics Ind Row redundancy circuit
JP3265076B2 (ja) * 1993-09-20 2002-03-11 株式会社東芝 半導体記憶装置
US5519657A (en) * 1993-09-30 1996-05-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having a redundant memory array and a testing method thereof
US5495447A (en) * 1993-10-08 1996-02-27 Digital Equipment Corporation Method and apparatus using mapped redundancy to perform multiple large block memory array repair
US5473573A (en) * 1994-05-09 1995-12-05 Cirrus Logic, Inc. Single chip controller-memory device and a memory architecture and methods suitable for implementing the same
JPH0817197A (ja) * 1994-06-30 1996-01-19 Fujitsu Ltd 半導体記憶装置
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5822256A (en) * 1994-09-06 1998-10-13 Intel Corporation Method and circuitry for usage of partially functional nonvolatile memory
JP2742220B2 (ja) * 1994-09-09 1998-04-22 松下電器産業株式会社 半導体記憶装置
JP3425811B2 (ja) * 1994-09-28 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体メモリ
JP3263259B2 (ja) * 1994-10-04 2002-03-04 株式会社東芝 半導体記憶装置
JPH08203275A (ja) * 1995-01-28 1996-08-09 Sony Corp 遅延用メモリｉｃ
GB2292236A (en) * 1995-04-04 1996-02-14 Memory Corp Plc Improved partial memory engine
US5621690A (en) * 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
US5623448A (en) * 1995-05-09 1997-04-22 Texas Instruments Incorporated Apparatus and method for implementing integrated circuit memory device component redundancy using dynamic power distribution switching
US5572470A (en) * 1995-05-10 1996-11-05 Sgs-Thomson Microelectronics, Inc. Apparatus and method for mapping a redundant memory column to a defective memory column
EP0758112B1 (de) * 1995-08-09 2002-07-03 Infineon Technologies AG Integrierte Halbleiter-Speichervorrichtung mit Redundanzschaltungsanordnung
US5841709A (en) * 1995-12-29 1998-11-24 Stmicroelectronics, Inc. Memory having and method for testing redundant memory cells
US5771195A (en) * 1995-12-29 1998-06-23 Sgs-Thomson Microelectronics, Inc. Circuit and method for replacing a defective memory cell with a redundant memory cell
US6037799A (en) * 1995-12-29 2000-03-14 Stmicroelectronics, Inc. Circuit and method for selecting a signal
US5612918A (en) * 1995-12-29 1997-03-18 Sgs-Thomson Microelectronics, Inc. Redundancy architecture
US5790462A (en) * 1995-12-29 1998-08-04 Sgs-Thomson Microelectronics, Inc. Redundancy control
US5706292A (en) 1996-04-25 1998-01-06 Micron Technology, Inc. Layout for a semiconductor memory device having redundant elements
US5699307A (en) * 1996-06-28 1997-12-16 Intel Corporation Method and apparatus for providing redundant memory in an integrated circuit utilizing a subarray shuffle replacement scheme
US6172935B1 (en) 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
JP3688443B2 (ja) * 1997-08-28 2005-08-31 株式会社東芝 半導体記憶装置
JP2000243086A (ja) * 1998-12-24 2000-09-08 Mitsubishi Electric Corp 半導体記憶装置
JP4413306B2 (ja) * 1999-03-23 2010-02-10 株式会社東芝 半導体記憶装置
JP2000285694A (ja) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp 半導体記憶装置および半導体記憶装置を搭載する半導体集積回路装置
US6745354B2 (en) * 2000-02-02 2004-06-01 Broadcom Corporation Memory redundancy implementation
US8164362B2 (en) * 2000-02-02 2012-04-24 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
US7173867B2 (en) * 2001-02-02 2007-02-06 Broadcom Corporation Memory redundancy circuit techniques
JP3457611B2 (ja) * 2000-02-16 2003-10-20 日本電気株式会社 半導体記憶装置
JP4398574B2 (ja) * 2000-07-19 2010-01-13 富士通マイクロエレクトロニクス株式会社 半導体記憶装置とその冗長方法
JP2003187591A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 半導体記憶装置
JP4235122B2 (ja) * 2004-02-06 2009-03-11 シャープ株式会社 半導体記憶装置及び半導体記憶装置のテスト方法
KR100533385B1 (ko) * 2004-04-16 2005-12-06 주식회사 하이닉스반도체 반도체 메모리 테스트 방법
JP4677222B2 (ja) * 2004-11-26 2011-04-27 富士通株式会社 サーバ装置
JP4524636B2 (ja) * 2005-03-24 2010-08-18 エルピーダメモリ株式会社 半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58208998A (ja) * 1982-05-28 1983-12-05 Toshiba Corp 半導体ｃｍｏｓメモリ
JPS59119743A (ja) * 1982-12-25 1984-07-11 Nippon Telegr & Teleph Corp <Ntt> 集積回路の冗長構成方式
JPS60137000A (ja) * 1984-12-06 1985-07-20 Hitachi Ltd 半導体メモリ集積回路
JPS62200599A (ja) * 1986-02-26 1987-09-04 Sharp Corp 半導体記憶素子
JP2700640B2 (ja) * 1986-09-24 1998-01-21 日立超エル・エス・アイ・エンジニアリング 株式会社 半導体記憶装置
NL8900026A (nl) * 1989-01-06 1990-08-01 Philips Nv Matrixgeheugen, bevattende standaardblokken, standaardsubblokken, een redundant blok, en redundante subblokken, alsmede geintegreerde schakeling bevattende meerdere van zulke matrixgeheugens.
JP2664236B2 (ja) * 1989-02-01 1997-10-15 富士通株式会社 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5914907A (en) * 1998-02-03 1999-06-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of increasing chip yields while maintaining rapid operation

Also Published As

Publication number Publication date
US5307316A (en) 1994-04-26
EP0504434A4 (ja) 1994-12-14
DE69128960D1 (de) 1998-04-02
KR960009229B1 (en) 1996-07-16
EP0504434A1 (en) 1992-09-23
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