JPS62200599A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
- Publication number
- JPS62200599A JPS62200599A JP61042552A JP4255286A JPS62200599A JP S62200599 A JPS62200599 A JP S62200599A JP 61042552 A JP61042552 A JP 61042552A JP 4255286 A JP4255286 A JP 4255286A JP S62200599 A JPS62200599 A JP S62200599A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- level
- point
- address
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000002950 deficient Effects 0.000 claims abstract description 29
- 230000015654 memory Effects 0.000 claims abstract description 18
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 244000171726 Scotch broom Species 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はＭＯＳメモリー等の半導体記憶素子に於ける冗
長救済技術に関するものである。
長救済技術に関するものである。
〈従来の技術〉
ＭＯＳメモリーにおいて、メモリー・アレイの一部分に
欠陥がある場合、その他の大部分のメモリー・セルが正
常であるにもかかわらず、一部分の欠陥のためにメモリ
ー・チップは不良とみなされる。
欠陥がある場合、その他の大部分のメモリー・セルが正
常であるにもかかわらず、一部分の欠陥のためにメモリ
ー・チップは不良とみなされる。
このため、予備のメモリー・アレイを設け、欠陥メモリ
ーを予備メモリーに置き換える技術、いわゆる冗長救済
技術が一般に用いられている。冗長救済技術では、欠陥
メモリーのアドレスを記憶する手段としてポリシリコン
等のヒユーズが用いられる。すなわち、欠陥アドレスに
対応して電気的にヒユーズを切断する方法が採られてい
る。
ーを予備メモリーに置き換える技術、いわゆる冗長救済
技術が一般に用いられている。冗長救済技術では、欠陥
メモリーのアドレスを記憶する手段としてポリシリコン
等のヒユーズが用いられる。すなわち、欠陥アドレスに
対応して電気的にヒユーズを切断する方法が採られてい
る。
レーザー元によりヒユーズを切断する方法では、欠陥行
（又は列）に対応したデコーダーを不活性にするために
各アドレス・デコーダーの内部にヒユーズを設ける方法
が一般に用いられている。
（又は列）に対応したデコーダーを不活性にするために
各アドレス・デコーダーの内部にヒユーズを設ける方法
が一般に用いられている。
第２図に従来のレーザーによる冗長救済技術を使用した
デコーダーの一例を示す。第２図において、Ｖｄｄは十
電源、φＰはプリチャージ信号、φ１はデコーダー駆動
信号、Ａ、、Ａ、、〜Ａｎ、Ａｎはアドレス信号、ＯＵ
Ｔは出力信号である。このデコーダーは複数個のｎチャ
ネル・エンハンスメント型トランジスタと１個のデプレ
ッション型トランジスタおよびヒユーズにより構成され
る。すなわち、ドレインがＶｄｄに接続され、ゲートが
φ、に接続され、ソースがＡ点に接続されたトランジス
タＱ１と、ドレイン、ゲート、ソースがそれぞれＡ点、
Ｖｄｄ、Ｂ点に接続されたトランジスＪＱ２と、ドレイ
ン、ゲート、ソースがそれぞれφ１．Ｂ点、Ｃ点に接続
されたトランジスタＱ３と、ドレイン、ゲート、ソース
がそれぞれＤ点、φｐ、Ｖｓｓ（ＧＮＤ）に接続された
トランジスタＱ４と、ドレインがＡ点に接続され、ゲー
トがＡｉあるいはＡ−（ｉ＝Ｉ＝ｎ）に接続され、ソー
スがＶｓｓに接続されたｎ個のトランジスタＱＡ、〜Ｑ
Ａｎと、ドレイン、ゲート、ソースがそれぞれＤ点、Ｅ
点、Ｖｓｓに接続されたトランジスタＱ５と、ドレイン
、ゲート、ソースがそれぞれＥ点、Ｄ点、Ｖｓｓに接続
されたトランジスタＱ６と、ドレイン、ゲート、ソース
がそれぞれＶｄｄ、 Ｅ点、Ｅ点に接続されたデプレッ
ション型のトランジスタＱ７、および０点とＤ点の間に
接続されたヒユーズＦｌにより構成される。通常のＭＯ
Ｓメモリー・チップでは上記デコーダーが複数個配列さ
れている。
デコーダーの一例を示す。第２図において、Ｖｄｄは十
電源、φＰはプリチャージ信号、φ１はデコーダー駆動
信号、Ａ、、Ａ、、〜Ａｎ、Ａｎはアドレス信号、ＯＵ
Ｔは出力信号である。このデコーダーは複数個のｎチャ
ネル・エンハンスメント型トランジスタと１個のデプレ
ッション型トランジスタおよびヒユーズにより構成され
る。すなわち、ドレインがＶｄｄに接続され、ゲートが
φ、に接続され、ソースがＡ点に接続されたトランジス
タＱ１と、ドレイン、ゲート、ソースがそれぞれＡ点、
Ｖｄｄ、Ｂ点に接続されたトランジスＪＱ２と、ドレイ
ン、ゲート、ソースがそれぞれφ１．Ｂ点、Ｃ点に接続
されたトランジスタＱ３と、ドレイン、ゲート、ソース
がそれぞれＤ点、φｐ、Ｖｓｓ（ＧＮＤ）に接続された
トランジスタＱ４と、ドレインがＡ点に接続され、ゲー
トがＡｉあるいはＡ−（ｉ＝Ｉ＝ｎ）に接続され、ソー
スがＶｓｓに接続されたｎ個のトランジスタＱＡ、〜Ｑ
Ａｎと、ドレイン、ゲート、ソースがそれぞれＤ点、Ｅ
点、Ｖｓｓに接続されたトランジスタＱ５と、ドレイン
、ゲート、ソースがそれぞれＥ点、Ｄ点、Ｖｓｓに接続
されたトランジスタＱ６と、ドレイン、ゲート、ソース
がそれぞれＶｄｄ、 Ｅ点、Ｅ点に接続されたデプレッ
ション型のトランジスタＱ７、および０点とＤ点の間に
接続されたヒユーズＦｌにより構成される。通常のＭＯ
Ｓメモリー・チップでは上記デコーダーが複数個配列さ
れている。
第３図に、第２図のデコーダーが動作する際のタイミン
グ波形を示す。同図に於いて、ＴＰはプリチャージ期間
、ＴＡはアクティブ期間である。
グ波形を示す。同図に於いて、ＴＰはプリチャージ期間
、ＴＡはアクティブ期間である。
また、破線は選択時の電位変化を示す。
プリチャージ期間中にＡ点、Ｂ点はトランジスタＱ１、
Ｑ２によりＨレベルになる。また、０点。
Ｑ２によりＨレベルになる。また、０点。
Ｄ点はトランジスタＱ４によりＬレベルになる。
次に、アクティブ期間になると、アドレス信号Ａ。
またはＡｉ（ｉ＝Ｉ〜ｎ）のいずれかの信号がＨレベル
になり、選択されない大多数のデコーダーではトランジ
スタＱＡ、〜ＱＡｎによりＡ点およびＢ点はＬレベルに
なる。このため、次にφ１がＨレベルになってもＱ３が
オフしているので、０点およびＤ点はＬレベルのままで
ある０ＱＡＩ−ＱＡｎのゲート入力がすべてＬレベルに
保持されているデコーダーのみＡ点およびＢ点はＨレベ
ルを保持するので、次にφ１が出力された時に０点がＨ
レベルになる。ヒユーズＦ１が接続されている場合には
０点のＨレベルはＤ点にも出力されデコーダーに選択さ
れる。欠陥行（又は列）に対応したデコーダーの場合、
第２図中のヒユーズＦｌをレーザー光により切断するこ
とによって０点のＨレベルはＤ点には出力されず、Ｑ５
．Ｑ６．Ｑ７で形成されるラッチ回路によりＤ点はＬレ
ベルが保持されるのでデコーダーに非選択となる。
になり、選択されない大多数のデコーダーではトランジ
スタＱＡ、〜ＱＡｎによりＡ点およびＢ点はＬレベルに
なる。このため、次にφ１がＨレベルになってもＱ３が
オフしているので、０点およびＤ点はＬレベルのままで
ある０ＱＡＩ−ＱＡｎのゲート入力がすべてＬレベルに
保持されているデコーダーのみＡ点およびＢ点はＨレベ
ルを保持するので、次にφ１が出力された時に０点がＨ
レベルになる。ヒユーズＦ１が接続されている場合には
０点のＨレベルはＤ点にも出力されデコーダーに選択さ
れる。欠陥行（又は列）に対応したデコーダーの場合、
第２図中のヒユーズＦｌをレーザー光により切断するこ
とによって０点のＨレベルはＤ点には出力されず、Ｑ５
．Ｑ６．Ｑ７で形成されるラッチ回路によりＤ点はＬレ
ベルが保持されるのでデコーダーに非選択となる。
〈発明が解決しようとする問題点〉
近年、半導体の微細化が進むとともにデコーダーのピッ
チが狭くなってきている。このため、デコーダー内部に
ヒユーズを設けた場合、ヒユーズのピッチも狭くなって
きており、レーザー光の位置合せが困難になってきてい
る。
チが狭くなってきている。このため、デコーダー内部に
ヒユーズを設けた場合、ヒユーズのピッチも狭くなって
きており、レーザー光の位置合せが困難になってきてい
る。
本発明は従来の技術に於ける上記問題点を解決すること
を目的としているものである。
を目的としているものである。
く問題点を解決するための手段〉
デコーダーの外部に設けられたデコーダー制御回路であ
って、欠陥アドレスに応じて選択的に切断される複数の
ヒユーズを含み、入力アドレスが欠陥アドレスの場合は
第１レベルとなり、入力アドレスが欠陥アドレス以外の
アドレスである場合は第２レベルとなるデコーダー制御
信号を出力するデコーダー制御回路と、上記デコーダー
制御回路よりのデコーダー制御信号に基づき制御され、
上記デコーダー制御信号が上記第２レベルのときはデコ
ード動作を実行し、上記デコーダー制御信号が上記第１
レベルのときは非動作となるデコーダーとを設ける。
って、欠陥アドレスに応じて選択的に切断される複数の
ヒユーズを含み、入力アドレスが欠陥アドレスの場合は
第１レベルとなり、入力アドレスが欠陥アドレス以外の
アドレスである場合は第２レベルとなるデコーダー制御
信号を出力するデコーダー制御回路と、上記デコーダー
制御回路よりのデコーダー制御信号に基づき制御され、
上記デコーダー制御信号が上記第２レベルのときはデコ
ード動作を実行し、上記デコーダー制御信号が上記第１
レベルのときは非動作となるデコーダーとを設ける。
〈実施例〉
以下、実施例に基づいて本発明の詳細な説明する０
第４図に一般的なヒユーズを含まないデコーダーを示す
。第４図の回路は第２因の回路からヒユーズＦ１を取り
去った構成である。第１図に本発明の欠陥アドレス記憶
回路、すなわち、デコーダー制御回路を示す。欠陥アド
レス記憶回路の出力φ１は、第４図のトランジスタＱ３
のドレインと接続されており、外部より印加されたアド
レスが欠陥メモリーに対応する場合には、φ１が出力さ
れないので、第４図のデコーダー出力は不活性のままで
ある。
。第４図の回路は第２因の回路からヒユーズＦ１を取り
去った構成である。第１図に本発明の欠陥アドレス記憶
回路、すなわち、デコーダー制御回路を示す。欠陥アド
レス記憶回路の出力φ１は、第４図のトランジスタＱ３
のドレインと接続されており、外部より印加されたアド
レスが欠陥メモリーに対応する場合には、φ１が出力さ
れないので、第４図のデコーダー出力は不活性のままで
ある。
第１図中、Ｖｄｄは十電源、φ、はプリチャージ信号、
φ。およびφ１′はアクティブ信号、ＡＩ。
φ。およびφ１′はアクティブ信号、ＡＩ。
Ａ１．〜Ａｎ、Ａｎはアドレス信号、φ１は出力信号で
ある。この欠陥アドレス記憶回路は、Ｐｎ点とＶＳ２
間に直列に接続されたｎ個の基本ユニット、すなわち、
第」基本ユニットＵ１．第２基本ユニットＵ２．・・・
及び第ｎ基本ユニットＵｎ と、ドレイン、ゲート、ソ
ースがそれぞれＰｎ点、Ｖｄｄ、Ｒ点に接続されたトラ
ンジスタＱＩ８と、ドレイン、ゲート、ソースがそれぞ
れφ１′、Ｒ点、φ１に接続されたトランジスタＱＩ９
により構成される。
ある。この欠陥アドレス記憶回路は、Ｐｎ点とＶＳ２
間に直列に接続されたｎ個の基本ユニット、すなわち、
第」基本ユニットＵ１．第２基本ユニットＵ２．・・・
及び第ｎ基本ユニットＵｎ と、ドレイン、ゲート、ソ
ースがそれぞれＰｎ点、Ｖｄｄ、Ｒ点に接続されたトラ
ンジスタＱＩ８と、ドレイン、ゲート、ソースがそれぞ
れφ１′、Ｒ点、φ１に接続されたトランジスタＱＩ９
により構成される。
各基本ユニットは１０個のエンハンスメント型トランジ
スタと２個のヒユーズにより構成される。
スタと２個のヒユーズにより構成される。
すなわち、ドレイン、ゲート、ソースがそれぞれＶｄｄ
、φ１．Ｈ点に接続されたトランジスタＱ８と、ドレイ
ン、ゲート、ソースがそれぞれＶｄｄ、φ、。
、φ１．Ｈ点に接続されたトランジスタＱ８と、ドレイ
ン、ゲート、ソースがそれぞれＶｄｄ、φ、。
１点に接続されたトランジスタＱ９と、ドレイン、ゲー
ト、ソースがそれぞれＦ点、φ０１Ｖ８８に接続された
トランジスタＱＩＯと、ドレイン、ゲート、ソースがそ
れぞれＧ点、φ０ＩＶ８８ に接続されたトランジス
タＱ１１と、ドレイン、ゲート、ソースがそれぞれＨ点
、Ｖｄｄ、 １点に接続されたトランジスタＱＩ２と、
ドレイン、ゲート、ソースがそれぞれ１点、Ｖｄｄ、に
点に接続されたトランジスタＱＩ３と、ドレイン、ゲー
ト、ソースがそれぞれアドレス信号ＡＩＩＪ点、Ｌ点に
接続されたトランジスタＱＩ４と、ドレイン、ゲート、
ソースがそれぞれアドレス信号Ａｉ、に点、Ｌ点に接続
されたトランジスタＱＩ５と、ドレイン、ゲート、ソー
スがそれぞれＭ点、Ｌ点、０点と接続されたトランジス
タＱＩ６と、ドレイン、ゲート、ソースがそれぞれＶｄ
ｄ、φ１９Ｍ点に接続されたトランジスタＱ１７と、Ｈ
点とＦ点の間に接続されたヒ１−スーＦＡｉ％及〆２潰
、ビ◇烹の／／ＩＩて４疏でゎ／こヒユーズＦＡｉによ
り構成される。 、Ａ、よΔ、。
ト、ソースがそれぞれＦ点、φ０１Ｖ８８に接続された
トランジスタＱＩＯと、ドレイン、ゲート、ソースがそ
れぞれＧ点、φ０ＩＶ８８ に接続されたトランジス
タＱ１１と、ドレイン、ゲート、ソースがそれぞれＨ点
、Ｖｄｄ、 １点に接続されたトランジスタＱＩ２と、
ドレイン、ゲート、ソースがそれぞれ１点、Ｖｄｄ、に
点に接続されたトランジスタＱＩ３と、ドレイン、ゲー
ト、ソースがそれぞれアドレス信号ＡＩＩＪ点、Ｌ点に
接続されたトランジスタＱＩ４と、ドレイン、ゲート、
ソースがそれぞれアドレス信号Ａｉ、に点、Ｌ点に接続
されたトランジスタＱＩ５と、ドレイン、ゲート、ソー
スがそれぞれＭ点、Ｌ点、０点と接続されたトランジス
タＱＩ６と、ドレイン、ゲート、ソースがそれぞれＶｄ
ｄ、φ１９Ｍ点に接続されたトランジスタＱ１７と、Ｈ
点とＦ点の間に接続されたヒ１−スーＦＡｉ％及〆２潰
、ビ◇烹の／／ＩＩて４疏でゎ／こヒユーズＦＡｉによ
り構成される。 、Ａ、よΔ、。
欠陥アドレスに対応して基本ユニット中のＦＡｉへ
のいずれかのヒユーズをレーザ元により切断する。
例えば、欠陥アドレス中のｉ ＝ １ビツト目がＡ。
＝“Ｌ”である場合には、ヒユーズＦＡ、を切断する。
逆に、ＡＩ＝“Ｈ”の場合には、ヒユーズＦＡ、を切断
する。欠陥アドレスの他のビットについても同様に行な
う。
する。欠陥アドレスの他のビットについても同様に行な
う。
メモリーをアクセスする際に外部より印加されたアドレ
スが欠陥メモリーに対応していない場合には、Ｐｎ点お
よびＲ点はＨレベルを保持し、φ１′が立ち上がるとト
ランジスタＱＩ９を介してφ１ が出力される。φ１は
第４図のデコーダーの駆動信号となっており、第２図に
おいてヒユーズが接続されている場合と同様の動作を行
なう。
スが欠陥メモリーに対応していない場合には、Ｐｎ点お
よびＲ点はＨレベルを保持し、φ１′が立ち上がるとト
ランジスタＱＩ９を介してφ１ が出力される。φ１は
第４図のデコーダーの駆動信号となっており、第２図に
おいてヒユーズが接続されている場合と同様の動作を行
なう。
外部より印加されたアドレスが欠陥メモリーに対応した
アドレスである場合のタイミング・チャー）’を第５図
に示す。−例として欠陥アドレスがＡ、＝Ａ２＝・・−
＝Ａｎ＝“′Ｌ”の場合を考える。この場合、基本ユニ
７ト内ではヒユーズＦＡｉが切断されている。プリチャ
ージ期間に、Ｈ点、１点はトランジスタＱ８．．ＱＩ２
により“Ｈ”レベルになる。同様に１点、に点もトラ
ンジスタＱ９．Ｑ１０ により“Ｈ”レベルになる。ま
た、Ｍ点もトランジスタＱＩ７により“Ｈ”レベルにな
る。アクティブ期間になると、まずφ。が立ち上がりト
ランジスタＱ１０゜Ｑｌｌがオンするが、ヒユーズＦＡ
ｉが切断されているので、■点、に点は“Ｈ”レベルを
保持する。
アドレスである場合のタイミング・チャー）’を第５図
に示す。−例として欠陥アドレスがＡ、＝Ａ２＝・・−
＝Ａｎ＝“′Ｌ”の場合を考える。この場合、基本ユニ
７ト内ではヒユーズＦＡｉが切断されている。プリチャ
ージ期間に、Ｈ点、１点はトランジスタＱ８．．ＱＩ２
により“Ｈ”レベルになる。同様に１点、に点もトラ
ンジスタＱ９．Ｑ１０ により“Ｈ”レベルになる。ま
た、Ｍ点もトランジスタＱＩ７により“Ｈ”レベルにな
る。アクティブ期間になると、まずφ。が立ち上がりト
ランジスタＱ１０゜Ｑｌｌがオンするが、ヒユーズＦＡ
ｉが切断されているので、■点、に点は“Ｈ”レベルを
保持する。
この状態で、アドレス信号Ａｔが立ち上るので、トラン
ジスタＱＩ５を介してＬ点が“Ｈ”レベルとなり、トラ
ンジスタＱＩ６がオンする。欠陥メモリーに対応したア
ドレスの場合、ｎ個の基本ユニット中でＱ１０に対応し
たトランジスタがすべてオンするので、Ｐｎ点およびＲ
点はディスチャージし、′Ｌ”レベルとなる。
ジスタＱＩ５を介してＬ点が“Ｈ”レベルとなり、トラ
ンジスタＱＩ６がオンする。欠陥メモリーに対応したア
ドレスの場合、ｎ個の基本ユニット中でＱ１０に対応し
たトランジスタがすべてオンするので、Ｐｎ点およびＲ
点はディスチャージし、′Ｌ”レベルとなる。
この後、φ、′が立ち上がってもトランジスタＱＩ９は
オフしているのでφ１は出力されない。
オフしているのでφ１は出力されない。
このため、φ１を駆動信号としている第４図のデコーダ
ーは選択されない。
ーは選択されない。
なお、第１図に於けるトランジスタＱＩ８はφ１を完全
に“ＢＩＴレベルにするために付加されたものであるが
、省略することも可能である。ただし、Ｑ１８がない場
合φ の“Ｈ″レベルφ１′の′“Ｈ”レベルより低く
なる。すなわち、Ｑ１０がある場合（通常ＱＩ８）ラン
ジスタ・サイズｆｌＱ＋９の１／３程度にする）、Ｑ１
０のドレイン、ゲート間のカップリングによりＲ点は電
源電圧以上にブーストされ、結果としてφ１ に完全な
“Ｈ”レベルが出力されるが、Ｑ１０がなければ、Ｒ点
＝Ｐｎ点には大きな浮遊容量が付いているため、ブース
トが効かないので、φ１の“Ｈ”レベルは（φ１′の“
Ｈ”レベル−Ｖ ｔｈ）となる。
に“ＢＩＴレベルにするために付加されたものであるが
、省略することも可能である。ただし、Ｑ１８がない場
合φ の“Ｈ″レベルφ１′の′“Ｈ”レベルより低く
なる。すなわち、Ｑ１０がある場合（通常ＱＩ８）ラン
ジスタ・サイズｆｌＱ＋９の１／３程度にする）、Ｑ１
０のドレイン、ゲート間のカップリングによりＲ点は電
源電圧以上にブーストされ、結果としてφ１ に完全な
“Ｈ”レベルが出力されるが、Ｑ１０がなければ、Ｒ点
＝Ｐｎ点には大きな浮遊容量が付いているため、ブース
トが効かないので、φ１の“Ｈ”レベルは（φ１′の“
Ｈ”レベル−Ｖ ｔｈ）となる。
第１図の回路を複数個（ｋ個）有する場合の構成図を第
６図に示す。この回路構成により欠陥アドレスをに個記
憶することが可能となる。なお、同図に於いて、ＭＡは
メモリー・セルφアレイである。
６図に示す。この回路構成により欠陥アドレスをに個記
憶することが可能となる。なお、同図に於いて、ＭＡは
メモリー・セルφアレイである。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、ヒユーズ
をデコーダー外部に配置することが可能となり、ヒユー
ズのピッチをデコーダーのピッチとは無関係に広く設定
することができるものである０
をデコーダー外部に配置することが可能となり、ヒユー
ズのピッチをデコーダーのピッチとは無関係に広く設定
することができるものである０
ｌｌｒｌ図は本発明に係るデコーダー制御回路の回路構
成図、第２図は従来のレーザーによる冗長救済技術を使
用したデコーダーの回路構成図、第３図は第２図のデコ
ーダーが動作する際のタイミング波形図、第４図は一般
的なヒユーズを含まないデコーダーの回路構成図、第５
図は外部より印加されたアドレスが欠陥メモリーに対応
したアドレスである場合のタイミング・チャート、第６
図は第１図の回路を複数個（ｋ個）有する場合の構成図
である。 符号の説明 ＦＡ、、 ＦＡ、 ：ヒューズ、φ、 ：デコーダー駆
動信号。 代理人 弁理士 杉 山 毅 至 （他１名） ｊ −［ ｒ−−ｉ−−コ、Ｕ３ ■ ）５１．デｂ−タニ萬ｔ！に４ｇ 箒／ Ｌ７１ 第６図
成図、第２図は従来のレーザーによる冗長救済技術を使
用したデコーダーの回路構成図、第３図は第２図のデコ
ーダーが動作する際のタイミング波形図、第４図は一般
的なヒユーズを含まないデコーダーの回路構成図、第５
図は外部より印加されたアドレスが欠陥メモリーに対応
したアドレスである場合のタイミング・チャート、第６
図は第１図の回路を複数個（ｋ個）有する場合の構成図
である。 符号の説明 ＦＡ、、 ＦＡ、 ：ヒューズ、φ、 ：デコーダー駆
動信号。 代理人 弁理士 杉 山 毅 至 （他１名） ｊ −［ ｒ−−ｉ−−コ、Ｕ３ ■ ）５１．デｂ−タニ萬ｔ！に４ｇ 箒／ Ｌ７１ 第６図
Claims (1)
- 【特許請求の範囲】 １、デコーダー及びメモリー・セル・アレイを含む半導
体記憶素子に於いて、 上記デコーダーの外部に設けられたデコーダー制御回路
であって、欠陥アドレスに応じて選択的に切断される複
数のヒューズを含み、入力アドレスが欠陥アドレスの場
合は第１レベルとなり、入力アドレスが欠陥アドレス以
外のアドレスである場合は第２レベルとなるデコーダー
制御信号を出力するデコーダー制御回路と、上記デコー
ダー制御回路よりのデコーダー制御信号に基づき制御さ
れ、上記デコーダー制御信号が上記第２レベルのときは
デコード動作を実行し、上記デコーダー制御信号が上記
第１レベルのときは非動作となるデコーダーとを設けた
ことを特徴とする半導体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042552A JPS62200599A (ja) | 1986-02-26 | 1986-02-26 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042552A JPS62200599A (ja) | 1986-02-26 | 1986-02-26 | 半導体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62200599A true JPS62200599A (ja) | 1987-09-04 |
Family
ID=12639216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61042552A Pending JPS62200599A (ja) | 1986-02-26 | 1986-02-26 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62200599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992007362A1 (en) * | 1990-10-16 | 1992-04-30 | Fujitsu Limited | Semiconductor memory unit having redundant structure |
-
1986
- 1986-02-26 JP JP61042552A patent/JPS62200599A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992007362A1 (en) * | 1990-10-16 | 1992-04-30 | Fujitsu Limited | Semiconductor memory unit having redundant structure |
| US5307316A (en) * | 1990-10-16 | 1994-04-26 | Fujitsu Limited | Semiconductor memory unit having redundant structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5548225A (en) | Block specific spare circuit | |
| JPH0756759B2 (ja) | スタティック型半導体記憶装置 | |
| JPH11126491A (ja) | 半導体記憶装置 | |
| JPH0817197A (ja) | 半導体記憶装置 | |
| JPH0335760B2 (ja) | ||
| US6026036A (en) | Synchronous semiconductor memory device having set up time of external address signal reduced | |
| JPH0666120B2 (ja) | 半導体記憶装置の冗長部 | |
| US4587639A (en) | Static semiconductor memory device incorporating redundancy memory cells | |
| JPH0770620B2 (ja) | 半導体記憶装置 | |
| EP0881571B1 (en) | Semiconductor memory device with redundancy | |
| US4658379A (en) | Semiconductor memory device with a laser programmable redundancy circuit | |
| JPH03203100A (ja) | 半導体メモリ装置の並列テスト方法及び半導体メモリ装置 | |
| JPH10199944A (ja) | 半導体メモリのウエハバーンインテスト回路 | |
| JP2003123500A (ja) | 半導体装置 | |
| JPH01251397A (ja) | 半導体メモリ装置 | |
| US5528540A (en) | Redundant address decoder | |
| US6414888B2 (en) | Semiconductor storage device having burn-in mode | |
| US5936899A (en) | Wafer burn-in test circuit of a semiconductor memory device | |
| US6809972B2 (en) | Circuit technique for column redundancy fuse latches | |
| JPH0434234B2 (ja) | ||
| JPS62200599A (ja) | 半導体記憶素子 | |
| JPH05314763A (ja) | 半導体記憶装置 | |
| JPH09320296A (ja) | 半導体記憶装置 | |
| JPS6138560B2 (ja) | ||
| JPS59225615A (ja) | ゲ−トアレイ内のｒａｍ構成方法 |