JPH01130556A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH01130556A JPH01130556A JP62288510A JP28851087A JPH01130556A JP H01130556 A JPH01130556 A JP H01130556A JP 62288510 A JP62288510 A JP 62288510A JP 28851087 A JP28851087 A JP 28851087A JP H01130556 A JPH01130556 A JP H01130556A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリ・セルの平面に於ける面積を小さくした場合にも
スタックド・キャパシタの容量を充分に確保できるよう
な構造にした半導体記憶装置に関し、 メモリ・キャパシタに於ける蓄積電極の構造に簡単な改
変を加えることで、メモリ・キャパシタの平面的な面積
が縮小化されても全体としての面積は充分に広く採るこ
とができるようにして必要なキャパシティを確保できる
ようにすることを目的とし、 半導体基板上の絶縁膜に形成されメモリ・キャパシタに
於ける蓄積電極がコンタクトする窓と、該窓の周囲を囲
むように形成され前記蓄積電極の一部をなす第一の導電
膜と、該第一の導電膜の少なくとも内側周にコンタクト
すると共に前記窓にコンタクトし前記蓄積電極の一部を
なす第二の導電膜とを備えてなるように、また、半導体
基板を覆う絶縁膜上にメモリ・キャパシタに於ける蓄積
電極の一部となる第一の導電膜を形成する工程と、次い
で、該第一の導電膜のパターニング及び前記絶縁膜のパ
ターニングを行って前記蓄積電極が前記半導体・基板と
コンタクトする為の窓を形成する工程と、次いでζ該窓
内及び前記第一の導電膜を覆い前記メモリ・キャパシタ
に於ける蓄積電極の一部となる第二の導電膜を形成する
工程と、次いで、該第二の導電膜及び前記第一の導電膜
のパターニングを行って蓄積電極を形成する工程とが含
まれてなるように構成する。
スタックド・キャパシタの容量を充分に確保できるよう
な構造にした半導体記憶装置に関し、 メモリ・キャパシタに於ける蓄積電極の構造に簡単な改
変を加えることで、メモリ・キャパシタの平面的な面積
が縮小化されても全体としての面積は充分に広く採るこ
とができるようにして必要なキャパシティを確保できる
ようにすることを目的とし、 半導体基板上の絶縁膜に形成されメモリ・キャパシタに
於ける蓄積電極がコンタクトする窓と、該窓の周囲を囲
むように形成され前記蓄積電極の一部をなす第一の導電
膜と、該第一の導電膜の少なくとも内側周にコンタクト
すると共に前記窓にコンタクトし前記蓄積電極の一部を
なす第二の導電膜とを備えてなるように、また、半導体
基板を覆う絶縁膜上にメモリ・キャパシタに於ける蓄積
電極の一部となる第一の導電膜を形成する工程と、次い
で、該第一の導電膜のパターニング及び前記絶縁膜のパ
ターニングを行って前記蓄積電極が前記半導体・基板と
コンタクトする為の窓を形成する工程と、次いでζ該窓
内及び前記第一の導電膜を覆い前記メモリ・キャパシタ
に於ける蓄積電極の一部となる第二の導電膜を形成する
工程と、次いで、該第二の導電膜及び前記第一の導電膜
のパターニングを行って蓄積電極を形成する工程とが含
まれてなるように構成する。
本発明は、メモリ・セルの平面に於ける面積を小さくし
た場合にもスタックド・キャパシタの容量を充分に確保
できるような構造にした半導体記憶装置に関する。
た場合にもスタックド・キャパシタの容量を充分に確保
できるような構造にした半導体記憶装置に関する。
第１８図はダイナミック・ランダム・アクセス・メモリ
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＤＲＡＭ）の構造を説明する為の要部
切断側面図を表している。
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＤＲＡＭ）の構造を説明する為の要部
切断側面図を表している。
図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンか□らなるフィールド絶縁膜、３は二酸化シリ
コンからなるゲート絶縁膜、４．。
シリコンか□らなるフィールド絶縁膜、３は二酸化シリ
コンからなるゲート絶縁膜、４．。
４□、４．は多結晶シリコンからなるゲート電極（ワー
ド′ＮｆＡ）、５１Ａはｎ＋型ソース領域、６１ＡＩ６
１６はｎ＋型ドレイン領域、７は二酸化シリコンからな
る眉間絶縁膜、８１ＡＩ ８ ｒｍは多結晶シリコン
からなるスタックド・キャパシタに於ける蓄積電極、９
１ＡＩ ９ ｒｍは二酸化シリコンからなるスタック
ド・キャパシタに於ける誘電体膜、１０１は多結晶シリ
コンからなるセル・プレートと呼ばれるスタックド・キ
ャパシタに於ける対向電極、１１は二酸化シリコンから
なる眉間絶縁膜、１２＋ は高融点金属シリサイド（例
えば、ポリサイド：ｐｏｌｙｓｉｄｅ）からなるビット
線、１３は燐珪酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａ
ｔｅ ｇ夏ａｓｓ：ＰＳＧ）からなる眉間絶縁膜、１
４はゲート電極と共にワード線の一部をなす電極・配線
をそれぞれ示している。
ド′ＮｆＡ）、５１Ａはｎ＋型ソース領域、６１ＡＩ６
１６はｎ＋型ドレイン領域、７は二酸化シリコンからな
る眉間絶縁膜、８１ＡＩ ８ ｒｍは多結晶シリコン
からなるスタックド・キャパシタに於ける蓄積電極、９
１ＡＩ ９ ｒｍは二酸化シリコンからなるスタック
ド・キャパシタに於ける誘電体膜、１０１は多結晶シリ
コンからなるセル・プレートと呼ばれるスタックド・キ
ャパシタに於ける対向電極、１１は二酸化シリコンから
なる眉間絶縁膜、１２＋ は高融点金属シリサイド（例
えば、ポリサイド：ｐｏｌｙｓｉｄｅ）からなるビット
線、１３は燐珪酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａ
ｔｅ ｇ夏ａｓｓ：ＰＳＧ）からなる眉間絶縁膜、１
４はゲート電極と共にワード線の一部をなす電極・配線
をそれぞれ示している。
このＤＲＡＭでは、例えば、ゲート電極４．とソース領
域５１とドレイン領域６ＩＡとで一つのメモリ・セルに
於けるトランスファ・ゲート・トランジスタをなし、電
極８ＩＡと誘電体膜９１Ａと電極１０、とで前記メモリ
・セルに於けるメモリ・キャパシタをなし、電極８、が
ドレイン領域６１Ａにコンタクトすることでトランスフ
ァ・ゲート・トランジスタとメモリ・キャパシタとが結
合され、トランスファ・ゲート・トランジスタのオン・
オフでメモリ・キャパシタに情報電荷の出し入れや蓄積
を行うものであり、このようなことは、ｌトランジスタ
と１メモリ・キャパシタからなるメモリ・セルをもつ標
準的なりＲＡＭでは並べて変わりないところであって、
現在の半導体記憶装置に於ける主流をなすものである。
域５１とドレイン領域６ＩＡとで一つのメモリ・セルに
於けるトランスファ・ゲート・トランジスタをなし、電
極８ＩＡと誘電体膜９１Ａと電極１０、とで前記メモリ
・セルに於けるメモリ・キャパシタをなし、電極８、が
ドレイン領域６１Ａにコンタクトすることでトランスフ
ァ・ゲート・トランジスタとメモリ・キャパシタとが結
合され、トランスファ・ゲート・トランジスタのオン・
オフでメモリ・キャパシタに情報電荷の出し入れや蓄積
を行うものであり、このようなことは、ｌトランジスタ
と１メモリ・キャパシタからなるメモリ・セルをもつ標
準的なりＲＡＭでは並べて変わりないところであって、
現在の半導体記憶装置に於ける主流をなすものである。
尚、ドレイン領域６１！ｌ、電極８１Ｂ、誘電体膜９、
などは前記説明したメモリ・セルに隣接するメモリ・セ
ルの一部を構成するものである。
などは前記説明したメモリ・セルに隣接するメモリ・セ
ルの一部を構成するものである。
近年、半導体装置は更に微細化される傾向にあり、前記
したＤＲＡＭに於いても例外ではなく、微細化が進行す
るにつれ、メモリ・セルの平面的な面積の縮小化を要求
されている。その場合、メモリ・セルの面積が例えば１
０［μｍｔ ］程度以下になると、最早、従来通りの構
造ではメモリ・キャパシタ容量を確保することが不可能
になる。
したＤＲＡＭに於いても例外ではなく、微細化が進行す
るにつれ、メモリ・セルの平面的な面積の縮小化を要求
されている。その場合、メモリ・セルの面積が例えば１
０［μｍｔ ］程度以下になると、最早、従来通りの構
造ではメモリ・キャパシタ容量を確保することが不可能
になる。
然しなから、前記したようなスタックド・メモリ・キャ
パシタを有するメモリ・セルは、その電極がコンタクト
する拡散領域の面積が小さく、従って、情報電荷の保持
時間が長く、また、α線など放射線に起因するソフト・
エラーに対する耐性が高いなど多くの利点があり、メモ
リ・セルを縮小化した場合にも、このスタックド・メモ
リ・キャパシタ方式を採用できれば大変好ましいことで
ある。
パシタを有するメモリ・セルは、その電極がコンタクト
する拡散領域の面積が小さく、従って、情報電荷の保持
時間が長く、また、α線など放射線に起因するソフト・
エラーに対する耐性が高いなど多くの利点があり、メモ
リ・セルを縮小化した場合にも、このスタックド・メモ
リ・キャパシタ方式を採用できれば大変好ましいことで
ある。
本発明は、メモリ・キャパシタに於ける蓄積電極の構造
に簡単な改変を加えることで、メモリ・キャパシタの平
面的な面積が縮小化されても全体としての面積は充分に
広く採ることができるようにして必要なキャパシティを
確保できるようにする。
に簡単な改変を加えることで、メモリ・キャパシタの平
面的な面積が縮小化されても全体としての面積は充分に
広く採ることができるようにして必要なキャパシティを
確保できるようにする。
本発明に依る半導体記憶装置に於いては、半導体基板（
例えばｐ型シリコン半導体基板１）上の絶縁膜（例えば
眉間絶縁膜７）に形成されメモリ・キャパシタに於ける
蓄積電極がコンタクトする窓（例えば窓８Ａ或いは８Ｂ
及び？Ａ）と、該窓の周囲を囲むように形成され前記蓄
積電極の一部をなす第一の導電膜（例えば第一の導電膜
８１Ａや８、など）と、該第一の導電膜の少なくとも内
側周にコンタクトすると共に前記窓にコンタクトし前記
蓄積電極の一部をなす第二の導電膜（例えば第二の導電
膜１５１Ａや１５＋＋＋など）とを備えてなるように、
また、半一体基板を覆う絶縁膜上にメモリ・キャパシタ
に於ける蓄積電極の一部となる第一の導電膜を形成する
工程と、次いで、該第一の導電膜のパターニング及び前
記絶縁膜のパターニングを行って前記蓄積電極が前記半
導体基板とコンタクトする為の窓を形成する工程と、次
いで、該窓内及び前記第一の導電膜を覆い前記メモリ・
キャパシタに於ける蓄積電極の一部となる第二の導電膜
を形成する工程と、次いで、該第二の導電膜及び前記第
一の導電膜のパターニングを行って蓄積電極を形成する
工程とが含まれてなるように構成する。
例えばｐ型シリコン半導体基板１）上の絶縁膜（例えば
眉間絶縁膜７）に形成されメモリ・キャパシタに於ける
蓄積電極がコンタクトする窓（例えば窓８Ａ或いは８Ｂ
及び？Ａ）と、該窓の周囲を囲むように形成され前記蓄
積電極の一部をなす第一の導電膜（例えば第一の導電膜
８１Ａや８、など）と、該第一の導電膜の少なくとも内
側周にコンタクトすると共に前記窓にコンタクトし前記
蓄積電極の一部をなす第二の導電膜（例えば第二の導電
膜１５１Ａや１５＋＋＋など）とを備えてなるように、
また、半一体基板を覆う絶縁膜上にメモリ・キャパシタ
に於ける蓄積電極の一部となる第一の導電膜を形成する
工程と、次いで、該第一の導電膜のパターニング及び前
記絶縁膜のパターニングを行って前記蓄積電極が前記半
導体基板とコンタクトする為の窓を形成する工程と、次
いで、該窓内及び前記第一の導電膜を覆い前記メモリ・
キャパシタに於ける蓄積電極の一部となる第二の導電膜
を形成する工程と、次いで、該第二の導電膜及び前記第
一の導電膜のパターニングを行って蓄積電極を形成する
工程とが含まれてなるように構成する。
前記手段を採ることに依り、従来に比較してメモリ・キ
ャパシタの平面的な面積が縮小された場合であうでも、
全体として面積は変わりないか、寧ろ増大させることが
可能となり、スタックド・メモリ・キャパシタの利点、
即ち、蓄積電極がコンタクトする拡散領域の面積が小さ
いことに依る利点は更に向上させることができ、そして
、そのようなメモリ・キャパシタを構成するのに必要な
技術は、メモリ・キャパシタに於ける蓄積電極の形状を
改変するのみであり、従来から多用されているもので充
分に対処することができ、その実施は極めて容易である
。
ャパシタの平面的な面積が縮小された場合であうでも、
全体として面積は変わりないか、寧ろ増大させることが
可能となり、スタックド・メモリ・キャパシタの利点、
即ち、蓄積電極がコンタクトする拡散領域の面積が小さ
いことに依る利点は更に向上させることができ、そして
、そのようなメモリ・キャパシタを構成するのに必要な
技術は、メモリ・キャパシタに於ける蓄積電極の形状を
改変するのみであり、従来から多用されているもので充
分に対処することができ、その実施は極めて容易である
。
第１図乃至第１３図は本発明一実施例を解説する為の工
程要所に於ける半導体記憶装置の図であり、第１図は要
部平面図、第２図乃至第７図は第１図に見られるｖＡｘ
−ｘに沿う要部切断側面図、第８図乃至第１３図は第
１図に見られる線Ｙ−Ｙに沿う要部切断側面図をそれぞ
れ表し、以下、これ等の図を参照しつつ説明する。尚、
第１８図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとし、また、ここで、各図に
関する注意事項を記述しておくと、第１図は綜合的な図
であるから、特に挙げなくても、各工程に互って常に参
照するものとし、そして、第１図に表されている範囲と
他の図に表されているそれとは必ずしも一致していない
。
程要所に於ける半導体記憶装置の図であり、第１図は要
部平面図、第２図乃至第７図は第１図に見られるｖＡｘ
−ｘに沿う要部切断側面図、第８図乃至第１３図は第
１図に見られる線Ｙ−Ｙに沿う要部切断側面図をそれぞ
れ表し、以下、これ等の図を参照しつつ説明する。尚、
第１８図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとし、また、ここで、各図に
関する注意事項を記述しておくと、第１図は綜合的な図
であるから、特に挙げなくても、各工程に互って常に参
照するものとし、そして、第１図に表されている範囲と
他の図に表されているそれとは必ずしも一致していない
。
第２図及び第８図参瞼
（１） 通常の技法を適用することに依り、ｐ型シリ
コン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜
３、多結晶シリコンからなるゲート電 ′極４＋＋
４２＋ ４ｓ、ｎ＋＋ソース領域（図示せず）、
ｎ＋型トドレイン領域６１二酸化シリコンからなる層間
絶縁膜７を形成する。尚、ゲート絶縁膜４ｚ及び４３は
紙面の反対側に位置するトランスファ・ゲート・トラン
ジスタに於けるものである。
コン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜
３、多結晶シリコンからなるゲート電 ′極４＋＋
４２＋ ４ｓ、ｎ＋＋ソース領域（図示せず）、
ｎ＋型トドレイン領域６１二酸化シリコンからなる層間
絶縁膜７を形成する。尚、ゲート絶縁膜４ｚ及び４３は
紙面の反対側に位置するトランスファ・ゲート・トラン
ジスタに於けるものである。
第３図及び第９図参照
（２） 化学気相成長（ｃｈｅｍｉｃａ １ 、ｖ
ａｐ。
ａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、厚さ例えば０．２〔μｍ〕の多結晶シリコン
膜８を成長させる。
とに依り、厚さ例えば０．２〔μｍ〕の多結晶シリコン
膜８を成長させる。
この多結晶シリコン膜８はメモリ・キャパシタに於ける
蓄積電極を構成する為の第一層目導電膜となるべきもの
である。
蓄積電極を構成する為の第一層目導電膜となるべきもの
である。
第４図及び第１０図参照
（３） 通常のフォト・リソグラフィ技術を適用する
ことに依り、多結晶シリコン膜８を選択的にエツチング
し、メモリ・キャパシタの蓄積電極コンタクト窓８Ａを
開口する。
ことに依り、多結晶シリコン膜８を選択的にエツチング
し、メモリ・キャパシタの蓄積電極コンタクト窓８Ａを
開口する。
（４） 引き続き同じマスクを用いて眉間絶縁膜７の
選択的エツチングを行い、窓８Ａを基板１の表面、従っ
て、ドレイン領域６ＩＡの表面まで貫通させる。
選択的エツチングを行い、窓８Ａを基板１の表面、従っ
て、ドレイン領域６ＩＡの表面まで貫通させる。
ここで留意すべきは、第１０図から明らかなように、窓
８ＡのＹ方向に於ける実質的なエツジはフィールド絶縁
膜２のエツジで画定されていることである。若し、Ｙ方
向のエツジを層間絶縁膜７に形成した窓のエツジに依存
するのであれば、窓の工・〉ジはフィールド絶縁膜２の
エツジより内側に形成する必要があり、その分だけ活性
領域、例えばドレイン領域６１Ａを大型に形成しなけれ
ばならない。本実施例で行っている技法は、Ｙ方向にセ
ンス増幅器などが配設され、ピッＨｌピッチを狭小化す
る必要がある場合に大変有効な手段である。
８ＡのＹ方向に於ける実質的なエツジはフィールド絶縁
膜２のエツジで画定されていることである。若し、Ｙ方
向のエツジを層間絶縁膜７に形成した窓のエツジに依存
するのであれば、窓の工・〉ジはフィールド絶縁膜２の
エツジより内側に形成する必要があり、その分だけ活性
領域、例えばドレイン領域６１Ａを大型に形成しなけれ
ばならない。本実施例で行っている技法は、Ｙ方向にセ
ンス増幅器などが配設され、ピッＨｌピッチを狭小化す
る必要がある場合に大変有効な手段である。
第５図及び第１１図参照
（５） 再びＣＶＤ法を適用することに依り、厚さ例
えば０．１ 〔μｍ〕の多結晶シリコン膜１５を成長さ
せ、次いで、ＰＯＣｌ３をソース・ガスとし、温度８０
０（℃）にして、ｎ型不純物、即ち、燐（Ｐ）の導入を
行って導電性化する。
えば０．１ 〔μｍ〕の多結晶シリコン膜１５を成長さ
せ、次いで、ＰＯＣｌ３をソース・ガスとし、温度８０
０（℃）にして、ｎ型不純物、即ち、燐（Ｐ）の導入を
行って導電性化する。
この多結晶シリコン膜１５はメモリ・キャパシタに於け
る蓄積電極を構成する為の第二層目導電膜となるべきも
のであり、その一部がドレイン領域６ＩＡにコンタクト
し、且つ、第一層目の導電膜である多結晶シリコン膜８
ともコンタクトしていることは図示の通りである。
る蓄積電極を構成する為の第二層目導電膜となるべきも
のであり、その一部がドレイン領域６ＩＡにコンタクト
し、且つ、第一層目の導電膜である多結晶シリコン膜８
ともコンタクトしていることは図示の通りである。
第６図及び第１２図参照
（６） 通常のフォト・リソグラフィ技術を適用する
ことに依り、多結晶シリコン膜１５及び多結晶シリコン
膜８のバターニングを行い、蓄積電極を構成する第一の
導電膜８１Ａ＋ ８ ＩＩなど、そして、同じく第二
の導電膜１５＋ａ、１５＋ＩＩなどを形成する。
ことに依り、多結晶シリコン膜１５及び多結晶シリコン
膜８のバターニングを行い、蓄積電極を構成する第一の
導電膜８１Ａ＋ ８ ＩＩなど、そして、同じく第二
の導電膜１５＋ａ、１５＋ＩＩなどを形成する。
このようにして形成された蓄積電極に於ける表面は、か
なり起伏が多い、従って、面積が大きいものとなってい
る。
なり起伏が多い、従って、面積が大きいものとなってい
る。
第７図及び第１３図参照
（７） 熱酸化法を適用することに依り、湿性雰囲気
中にて第二の導電膜１５＋ａなどの表面に二酸化シリコ
ン膜を形成してメモリ・キャパシタの誘電体膜Ｌａ＋
Ｌｍなどとする。
中にて第二の導電膜１５＋ａなどの表面に二酸化シリコ
ン膜を形成してメモリ・キャパシタの誘電体膜Ｌａ＋
Ｌｍなどとする。
（８） この後、セル・プレートと呼ばれる対向電極
を同じく多結晶シリコンで形成してメモリ・キャパシタ
を完成する。
を同じく多結晶シリコンで形成してメモリ・キャパシタ
を完成する。
本発明を実施する場合、蓄積電極は成る程度厚い方が好
ましく、例えば、メモリ・セル面積が７Ｃμｍ２〕であ
るとき、蓄積電極の膜厚を従来の約二倍である０、５〔
μｍ〕にすると、メモリ・キャパシタの側面積と平面積
とが略等しくなり、従うて、メモリ・キャパシタの平面
積がかなり縮小されたものとなった場合でも、蓄積電極
の膜厚を厚くすることでキャパシティを従来通りに維持
でき、しかも、前記実施例に依ると、面積はは更に２０
〔％〕以上も増加させることができるものである。
ましく、例えば、メモリ・セル面積が７Ｃμｍ２〕であ
るとき、蓄積電極の膜厚を従来の約二倍である０、５〔
μｍ〕にすると、メモリ・キャパシタの側面積と平面積
とが略等しくなり、従うて、メモリ・キャパシタの平面
積がかなり縮小されたものとなった場合でも、蓄積電極
の膜厚を厚くすることでキャパシティを従来通りに維持
でき、しかも、前記実施例に依ると、面積はは更に２０
〔％〕以上も増加させることができるものである。
第１４図乃至第１７図は他の実施例を解説する為の工程
要所に於ける半導体記憶装置の図であり、第１図に見ら
れる線Ｘ−Ｘに沿う要部切断側面図をそれぞれ表し、第
１図乃至第１３図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。尚、この実
施例では、蓄積電極を構成する第一の導電膜である多結
晶シリコン膜８を形成するまでの工程は第１図乃至第１
３図について説明した実施例と変わりない為、その次の
工程から説明するものとし、また、第１図乃至第１３図
について説明したさきの実施例を第一実施例と呼ぶこと
にする。
要所に於ける半導体記憶装置の図であり、第１図に見ら
れる線Ｘ−Ｘに沿う要部切断側面図をそれぞれ表し、第
１図乃至第１３図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。尚、この実
施例では、蓄積電極を構成する第一の導電膜である多結
晶シリコン膜８を形成するまでの工程は第１図乃至第１
３図について説明した実施例と変わりない為、その次の
工程から説明するものとし、また、第１図乃至第１３図
について説明したさきの実施例を第一実施例と呼ぶこと
にする。
第１４図参照
（１） 通常のフォト・リソグラフィ技術を適用する
ことに依り、多結晶シリコン膜８を選択的にエツチング
し、メモリ・キャパシタの蓄積電極コンタクト窓８Ｂを
開口する。
ことに依り、多結晶シリコン膜８を選択的にエツチング
し、メモリ・キャパシタの蓄積電極コンタクト窓８Ｂを
開口する。
この場合、留意すべきは、窓８Ｂは、第一実施例に於い
て形成した蓄積電極コンタクト窓８Ａに比較すると大型
であって、トランスファ・ゲート・トランジスタの上に
まで及ぶように形成されていることであり、このように
すると、蓄積電極表面の起伏は更に多くなり、第一実施
例に比較し、表面積は増加させることが可能である。
て形成した蓄積電極コンタクト窓８Ａに比較すると大型
であって、トランスファ・ゲート・トランジスタの上に
まで及ぶように形成されていることであり、このように
すると、蓄積電極表面の起伏は更に多くなり、第一実施
例に比較し、表面積は増加させることが可能である。
伐） 窓８Ｂを形成した際に用いたマスクを除去してか
ら、改めてマスクを形成し、眉間絶縁膜７の選択的エツ
チングを行い、窓７Ａを形成してドレイン領域６１Ａに
於ける表面の一部を露出させる。
ら、改めてマスクを形成し、眉間絶縁膜７の選択的エツ
チングを行い、窓７Ａを形成してドレイン領域６１Ａに
於ける表面の一部を露出させる。
この場合も、第一実施例について説明したように、窓７
ＡのＹ方向に於ける実質的なエツジはフィール゛ド絶縁
膜２のエツジで画定されるようにする。
ＡのＹ方向に於ける実質的なエツジはフィール゛ド絶縁
膜２のエツジで画定されるようにする。
第１５図参照
（３）ＣＶＤ法を適用することに依り、厚さ例えば０．
１ 〔μｍ〕の多結晶シリコン膜１５を成長させ、そし
て、ＰＯＣＩ ３をソース・ガスとし、温度８００（ｔ
）にて、ｎ型不純物、即ち、Ｐの導入を行って導電性化
する。
１ 〔μｍ〕の多結晶シリコン膜１５を成長させ、そし
て、ＰＯＣＩ ３をソース・ガスとし、温度８００（ｔ
）にて、ｎ型不純物、即ち、Ｐの導入を行って導電性化
する。
この多結晶シリボン膜１５は、第一実施例について説明
したように、メモリ・キャパシタに於ける蓄積電極を構
成する為の第二層目導電膜となるべきものであり、その
一部がドレイン領域６ＩＡにコンタクトし、且つ、第一
層目の導電膜である多結晶シリコン膜８ともコンタクト
している。
したように、メモリ・キャパシタに於ける蓄積電極を構
成する為の第二層目導電膜となるべきものであり、その
一部がドレイン領域６ＩＡにコンタクトし、且つ、第一
層目の導電膜である多結晶シリコン膜８ともコンタクト
している。
第１６図参照
（６）通常のフォト・リソグラフィ技術を適用すること
に依り、多結晶シリコン膜１５及び多結晶シリコン膜８
のパターニングを行い、蓄積電極を構成する第一の導電
膜８□＋８１１など、そして、同じく第二の導電膜１５
＋ａ、１５＋ｍなどを形成する。
に依り、多結晶シリコン膜１５及び多結晶シリコン膜８
のパターニングを行い、蓄積電極を構成する第一の導電
膜８□＋８１１など、そして、同じく第二の導電膜１５
＋ａ、１５＋ｍなどを形成する。
第１７図参照
（７） 熱酸化法を適用することに依り、湿性雰囲気
中にて第二の導電膜１５□などの表面に二酸化シリコン
膜を形成してメモリ・キャパシタの誘電体膜９１Ａ＋
９ ＋ｓなどとする。
中にて第二の導電膜１５□などの表面に二酸化シリコン
膜を形成してメモリ・キャパシタの誘電体膜９１Ａ＋
９ ＋ｓなどとする。
（８） この後、セル・プレートと呼ばれる対向電極
を同じく多結晶シリコンで形成してメモリ・キャパシタ
を完成する。
を同じく多結晶シリコンで形成してメモリ・キャパシタ
を完成する。
前記説明した第二実施例に依ると、蓄積電極の表面積は
第一実施例に依るメモリ・キャパシタに比較して約３０
（％〕程度も増加する。
第一実施例に依るメモリ・キャパシタに比較して約３０
（％〕程度も増加する。
本発明に依る半導体記憶装置及びその製造方法に依れば
、半導体基板表面の絶縁膜にメモリ・キャパシタの蓄積
電極がコンタクトする為の窓を形成し、その周囲に該蓄
積電極の一部をなす第一の導電膜を形成し、その第一の
導電膜に積層され且つ前記窓を介して前記半導体基板表
面とコンタクトする前記蓄積電極の一部をなす第２の導
電膜を形成するようにしている。
、半導体基板表面の絶縁膜にメモリ・キャパシタの蓄積
電極がコンタクトする為の窓を形成し、その周囲に該蓄
積電極の一部をなす第一の導電膜を形成し、その第一の
導電膜に積層され且つ前記窓を介して前記半導体基板表
面とコンタクトする前記蓄積電極の一部をなす第２の導
電膜を形成するようにしている。
前記手段を採ることに依り、従来に比較してメモリ・キ
ャパシタの平面的な面積が縮小された場合であっても、
全体として面積は変わりないか、寧ろ増大させることが
可能となり、スタックド・メモリ・キャパシタの利点、
即ち、蓄積電極がコンタクトする拡散領域の面積が小さ
いことに依る利点は更に向上させることができ、そして
、そのようなメモリ・キャパシタを構成するのに必要な
技術は、メモリ・キャパシタに於ける蓄積電極の形状を
改変するのみであり、従来から多用されているもので充
分に対処することができ、その実施は極めて容易である
。
ャパシタの平面的な面積が縮小された場合であっても、
全体として面積は変わりないか、寧ろ増大させることが
可能となり、スタックド・メモリ・キャパシタの利点、
即ち、蓄積電極がコンタクトする拡散領域の面積が小さ
いことに依る利点は更に向上させることができ、そして
、そのようなメモリ・キャパシタを構成するのに必要な
技術は、メモリ・キャパシタに於ける蓄積電極の形状を
改変するのみであり、従来から多用されているもので充
分に対処することができ、その実施は極めて容易である
。
第１図乃至第１３図は本発明一実施例を説明する為の工
程要所に於ける半導体記憶装置の図であり、第１図は要
部平面図、第２図乃至第７図は第１図に見られる線Ｘ−
Ｘに沿う方向の要部切断側面図、第８図乃至第１３図は
第１図に見られる線Ｙ−Ｙに沿う方向の要部切断側面図
、第１４図乃至第１７図は本発明の他の実施例を説明す
る為の工程要所に於ける半導体記憶装置の図であって第
１図に見られる線Ｘ−Ｘに沿う方向の要部切断側面図、
１８図はＤＲＡＭの構造を説明する為の要部切断側面図
をそれぞれ示している。 図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールドｗＡ縁膜、３ ゛は二酸化
シリコンからなるゲート絶縁膜、４曹。 ４ｚ、４ｓは多結晶シリコンからなるゲート電極、５＋
ａはｎ＋型ソース領域、６１ＡＩ ６ ｔｍはｎ＋型
ドレイン領域、７は二酸化シリコンからなる眉間絶縁膜
、８は多結晶シリコン膜、ＬＡ、８□はスタックド・キ
ャパシタに於ける蓄積電極の一部を成す第一の導電膜、
９＋Ａ＋Ｌｇは二酸化シリコンからなるスタックド・キ
ャパシタに於ける誘電体膜、１０１は多結晶シリコンか
らなるセル・プレートと呼ばれるスタックド・キャパシ
タに於ける対向電極、１１は二酸化シリコンからなる層
間絶縁膜、１２Ｉ高融点金属シリサイドからなるビット
線、１３は燐珪酸ガラスからなる眉間絶縁膜、工４はゲ
ート電極と共にワード線の一部をなす電極・配線、１５
は多結晶シリコン膜、１５ＩＡ、１５ＩＩ＋はスタック
ド・キャパシタに於ける蓄積電極の一部を成す第二の導
電膜をそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第２図 第５図 第°８図 ８Ａ 第１２図 １５１Ａ 第１３図 第１４図 第１５図 第１６図
程要所に於ける半導体記憶装置の図であり、第１図は要
部平面図、第２図乃至第７図は第１図に見られる線Ｘ−
Ｘに沿う方向の要部切断側面図、第８図乃至第１３図は
第１図に見られる線Ｙ−Ｙに沿う方向の要部切断側面図
、第１４図乃至第１７図は本発明の他の実施例を説明す
る為の工程要所に於ける半導体記憶装置の図であって第
１図に見られる線Ｘ−Ｘに沿う方向の要部切断側面図、
１８図はＤＲＡＭの構造を説明する為の要部切断側面図
をそれぞれ示している。 図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールドｗＡ縁膜、３ ゛は二酸化
シリコンからなるゲート絶縁膜、４曹。 ４ｚ、４ｓは多結晶シリコンからなるゲート電極、５＋
ａはｎ＋型ソース領域、６１ＡＩ ６ ｔｍはｎ＋型
ドレイン領域、７は二酸化シリコンからなる眉間絶縁膜
、８は多結晶シリコン膜、ＬＡ、８□はスタックド・キ
ャパシタに於ける蓄積電極の一部を成す第一の導電膜、
９＋Ａ＋Ｌｇは二酸化シリコンからなるスタックド・キ
ャパシタに於ける誘電体膜、１０１は多結晶シリコンか
らなるセル・プレートと呼ばれるスタックド・キャパシ
タに於ける対向電極、１１は二酸化シリコンからなる層
間絶縁膜、１２Ｉ高融点金属シリサイドからなるビット
線、１３は燐珪酸ガラスからなる眉間絶縁膜、工４はゲ
ート電極と共にワード線の一部をなす電極・配線、１５
は多結晶シリコン膜、１５ＩＡ、１５ＩＩ＋はスタック
ド・キャパシタに於ける蓄積電極の一部を成す第二の導
電膜をそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第２図 第５図 第°８図 ８Ａ 第１２図 １５１Ａ 第１３図 第１４図 第１５図 第１６図
Claims (2)
- （１）半導体基板上の絶縁膜に形成されメモリ・キャパ
シタに於ける蓄積電極がコンタクトする窓と、 該窓の周囲を囲むように形成され前記蓄積電極の一部を
なす第一の導電膜と、 該第一の導電膜の少なくとも内側周にコンタクトすると
共に前記窓にコンタクトし前記蓄積電極の一部をなす第
二の導電膜と を備えてなることを特徴とする半導体記憶装置。 - （２）半導体基板を覆う絶縁膜上にメモリ・キャパシタ
に於ける蓄積電極の一部となる第一の導電膜を形成する
工程と、 次いで、該第一の導電膜のパターニング及び前記絶縁膜
のパターニングを行って前記蓄積電極が前記半導体基板
とコンタクトする為の窓を形成する工程と、 次いで、該窓内及び前記第一の導電膜を覆い前記メモリ
・キャパシタに於ける蓄積電極の一部となる第二の導電
膜を形成する工程と、 次いで、該第二の導電膜及び前記第一の導電膜のパター
ニングを行って蓄積電極を形成する工程と が含まれてなることを特徴とする半導体記憶装置の製造
方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288510A JPH0666437B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置及びその製造方法 |
| US07/269,690 US4910566A (en) | 1987-11-17 | 1988-11-10 | Layer structure of a memory cell for a dynamic random access memory device and method for producing the same |
| DE88310650T DE3888632D1 (de) | 1987-11-17 | 1988-11-11 | Schichtstruktur für eine Speicherzelle für eine dynamische Speicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür. |
| EP88310650A EP0317199B1 (en) | 1987-11-17 | 1988-11-11 | Layer structure of a memory cell for a dynamic random access memory device and method for producing the same |
| KR1019880015153A KR910009788B1 (ko) | 1987-11-17 | 1988-11-17 | 다이나믹 랜덤 억세스 메모리 장치용 메모리셀의 층구조 및 그의 제조방법 |
| US07/377,002 US4977102A (en) | 1987-11-17 | 1989-07-07 | Method of producing layer structure of a memory cell for a dynamic random access memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288510A JPH0666437B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130556A true JPH01130556A (ja) | 1989-05-23 |
| JPH0666437B2 JPH0666437B2 (ja) | 1994-08-24 |
Family
ID=17731162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62288510A Expired - Fee Related JPH0666437B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US4910566A (ja) |
| EP (1) | EP0317199B1 (ja) |
| JP (1) | JPH0666437B2 (ja) |
| KR (1) | KR910009788B1 (ja) |
| DE (1) | DE3888632D1 (ja) |
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