JP6922918B2 - セラミック基板及び電子部品内蔵モジュール - Google Patents

セラミック基板及び電子部品内蔵モジュール Download PDF

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Description

本発明は、セラミック基板及び電子部品内蔵モジュールに関する。
セラミック基板上に複数の電子部品が実装され、それらの電子部品が封止樹脂で覆われた電子部品内蔵モジュールが、高機能モジュールとして電子機器等に使用されている（例えば、特許文献１参照）。
特開２００５−１８３４３０号公報
特許文献１に記載されているような電子部品内蔵モジュールにおいては、該モジュールを構成するセラミック基板を作製する際の焼成中に、セラミック層から溶解したガラス成分が基板の表面電極上を被覆し、セラミック基板の機能が損なわれるという問題があった。
表面電極上へのガラス成分の被覆を抑制するための手法として、例えば、アルミナ層をセラミック基板の表面に配置した状態でセラミック基板を焼成する方法が提案されている。
上述のように、アルミナ層をセラミック基板の表面に配置した状態でセラミック基板を焼成することにより、表面電極上へのガラス成分の被覆を抑制することができる。しかし、本発明者らが上記セラミック基板を用いて電子部品内蔵モジュールを作製したところ、セラミック基板と封止樹脂との間の密着性が低いという問題が生じることが判明した。
本発明は上記の問題を解決するためになされたものであり、表面電極上へのガラス成分の被覆が抑制されるとともに、電子部品内蔵モジュールにおける封止樹脂との密着性が高いセラミック基板を提供することを目的とする。本発明はまた、該セラミック基板を備える電子部品内蔵モジュールを提供することを目的とする。
本発明のセラミック基板は、表面にセラミック層を有するセラミック素体と、上記セラミック素体の一方主面に設けられた表面電極とを備えるセラミック基板であって、上記表面電極と上記セラミック層との間に、上記セラミック層の焼成温度よりも高い融点を有する絶縁性の酸化物からなる酸化物層が設けられているとともに、上記表面電極が設けられていない上記セラミック層上にも上記酸化物層が設けられており、上記表面電極が設けられていない上記セラミック層上の上記酸化物層の表面が粗面であることを特徴とする。
上記セラミック基板では、表面電極とセラミック層との間に、絶縁性の酸化物からなる酸化物層が設けられている。酸化物層を構成する酸化物は、セラミック層の焼成温度よりも高い融点を有しているため、セラミック層の焼成中に融解することがない。したがって、焼成中にセラミック層から溶解したガラス成分を酸化物層の粒子間に留めることができるため、表面電極上へのガラス成分の被覆（以下、ガラスの濡れ上がりともいう）を抑制することができる。
一方、表面電極が設けられていないセラミック層上にも酸化物層が設けられているが、表面電極が設けられていないセラミック層上の酸化物層の表面は平滑でなく、粗い面となっている。したがって、電子部品内蔵モジュールを作製する際に用いられる封止樹脂との密着性に優れている。
一実施形態において、上記表面電極が設けられていない上記セラミック層上の上記酸化物層の表面粗さは、上記表面電極と上記セラミック層との間の上記酸化物層の表面粗さよりも大きい。このような構成によって、封止樹脂との密着性に優れる電子部品内蔵モジュールを提供することが可能である。
上記セラミック基板は、例えば、セラミック層の表面全体に酸化物層を形成し、一部の酸化物層上に表面電極を形成した後、表面電極が形成されていないセラミック層上の酸化物の表面に粗化処理を施すことにより作製することができる。
一実施形態において、上記表面電極と上記セラミック層との間の上記酸化物層の表面も粗面である。このような構成によって、封止樹脂との密着性に優れる電子部品内蔵モジュールを提供することが可能である。
上記セラミック基板は、例えば、粒子径の大きな酸化物粒子を含む酸化物層をセラミック層の表面全体に形成した後、一部の酸化物層上に表面電極を形成することにより作製することができる。
本発明のセラミック基板は、表面にセラミック層を有するセラミック素体と、上記セラミック素体の一方主面に設けられた表面電極とを備えるセラミック基板であって、上記表面電極と上記セラミック層との間に、上記セラミック層の焼成温度よりも高い融点を有する絶縁性の酸化物からなる酸化物層が設けられており、上記表面電極が設けられていない上記セラミック層の表面が露出していることを特徴とする。
上記セラミック基板では、表面電極とセラミック層との間に絶縁性の酸化物からなる酸化物層が設けられている。したがって、表面電極上へのガラス成分の被覆を抑制することができる。
一方、表面電極が設けられていないセラミック層上には酸化物層がなく、セラミック層の表面が露出している。したがって、電子部品内蔵モジュールを作製する際に用いられる封止樹脂との密着性に優れている。
本発明のセラミック基板において、上記酸化物層は、アルミナ層であることが好ましい。
通常、セラミック層にアルミナが含まれていることが多く、そのような場合には、焼成中にアルミナ層とセラミック層とが反応したとしても、セラミック層の内部で生成するような化合物が生成するだけであるため、異質な化合物が生成することがない。したがって、セラミック基板の品質が低下しにくくなる。
本発明の電子部品内蔵モジュールは、本発明のセラミック基板と、上記セラミック基板の表面電極に実装された電子部品と、上記セラミック基板の主面上に、上記電子部品を覆うように設けられた封止樹脂とを備えることを特徴とする。
上記のとおり、本発明のセラミック基板は封止樹脂との密着性に優れるため、電子部品内蔵モジュールに対して横方向（セラミック基板の主面方向）の力が加わった場合であっても、封止樹脂がセラミック基板から剥がれにくくなる。
本発明によれば、表面電極上へのガラス成分の被覆が抑制されるとともに、電子部品内蔵モジュールにおける封止樹脂との密着性が高いセラミック基板を提供することができる。
図１は、本発明の第１実施形態に係るセラミック基板の一例を模式的に示す断面図である。 図２（ａ）、図２（ｂ）、図２（ｃ）及び図２（ｄ）は、図１に示すセラミック基板１の製造方法の一例を模式的に示す断面図である。 図３は、本発明の第１実施形態に係る電子部品内蔵モジュールの一例を模式的に示す断面図である。 図４は、本発明の第２実施形態に係るセラミック基板の一例を模式的に示す断面図である。 図５（ａ）、図５（ｂ）及び図５（ｃ）は、図４に示すセラミック基板２の製造方法の一例を模式的に示す断面図である。 図６は、本発明の第２実施形態に係る電子部品内蔵モジュールの一例を模式的に示す断面図である。 図７は、本発明の第３実施形態に係るセラミック基板の一例を模式的に示す断面図である。 図８（ａ）、図８（ｂ）及び図８（ｃ）は、図７に示すセラミック基板３の製造方法の一例を模式的に示す断面図である。 図９は、本発明の第３実施形態に係る電子部品内蔵モジュールの一例を模式的に示す断面図である。
以下、本発明のセラミック基板及び電子部品内蔵モジュールの実施形態について説明する。
しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。
なお、以下において記載する個々の実施形態の望ましい構成を２つ以上組み合わせたものもまた本発明である。
以下に示す各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。第２実施形態以降では、第１実施形態と共通の事項についての記述は省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については、実施形態毎には逐次言及しない。
［第１実施形態］
（セラミック基板）
本発明の第１実施形態に係るセラミック基板は、表面にセラミック層を有するセラミック素体と、上記セラミック素体の一方主面に設けられた表面電極とを備えており、表面電極とセラミック層との間に、セラミック層の焼成温度よりも高い融点を有する絶縁性の酸化物からなる酸化物層が設けられている。
本発明の第１実施形態では、表面電極とセラミック層との間に加えて、表面電極が設けられていないセラミック層上にも、セラミック層の焼成温度よりも高い融点を有する絶縁性の酸化物からなる酸化物層が設けられている。表面電極が設けられていないセラミック層上の酸化物層の表面は粗面であり、表面電極が設けられていないセラミック層上の酸化物層の表面粗さは、表面電極とセラミック層との間の酸化物層の表面粗さよりも大きい。
図１は、本発明の第１実施形態に係るセラミック基板の一例を模式的に示す断面図である。
図１には全体的な構成が示されていないが、セラミック基板１は、表面にセラミック層１１を有するセラミック素体１０と、セラミック素体１０の一方主面に設けられた表面電極２０とを備えている。
図１に示すセラミック基板１においては、表面電極２０とセラミック層１１との間に酸化物層３１が設けられているとともに、表面電極２０が設けられていないセラミック層１１上にも酸化物層３２が設けられている。表面電極２０が設けられていないセラミック層１１上の酸化物層３２の表面は粗面であり、酸化物層３２の表面粗さは、表面電極２０とセラミック層１１との間の酸化物層３１の表面粗さよりも大きくなっている。
図１には示されていないが、セラミック素体１０は、複数のセラミック層１１が積層された積層構造を有しており、セラミック素体１０の内部には、内層導体及びビア導体が設けられている。また、セラミック素体１０の他方主面に表面電極が設けられていてもよい。
セラミック素体を構成するセラミック層は、低温焼結セラミック材料を含有することが好ましい。低温焼結セラミック材料とは、セラミック材料のうち、１０００℃以下の焼成温度で焼結可能であり、ＡｇやＣｕ等との同時焼成が可能である材料を意味する。
セラミック層に含有される低温焼結セラミック材料としては、例えば、クオーツやアルミナ、フォルステライト等のセラミック材料にホウ珪酸ガラスを混合してなるガラス複合系低温焼結セラミック材料、ＺｎＯ−ＭｇＯ−Ａｌ２Ｏ３−ＳｉＯ２系の結晶化ガラスを用いた結晶化ガラス系低温焼結セラミック材料、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２系セラミック材料やＡｌ２Ｏ３−ＣａＯ−ＳｉＯ２−ＭｇＯ−Ｂ２Ｏ３系セラミック材料等を用いた非ガラス系低温焼結セラミック材料等が挙げられる。酸化物層と反応した場合に異質な化合物が生成することを防止する観点から、低温焼結セラミック材料は、酸化物層を構成する酸化物を含むことが好ましく、アルミナを含むことがより好ましい。
セラミック素体の内部に設けられる内層導体及びビア導体は、導電成分を含有する。内層導体及びビア導体に含有される導電成分としては、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｔａ、Ｗ、Ｎｉ、Ｆｅ、Ｃｒ、Ｍｏ、Ｔｉ、Ｐｄ、Ｒｕ及びこれらの金属の１種を主成分とする合金等が挙げられる。内層導体及びビア導体は、導電成分として、Ａｕ、Ａｇ又はＣｕを含有することが好ましく、Ａｇ又はＣｕを含有することがより好ましい。Ａｕ、Ａｇ及びＣｕは低抵抗であるため、特に、高周波用途である場合に適している。
セラミック素体の一方主面に設けられた表面電極は、電子部品と接続されるためのものであり、導電成分を含有する。表面電極に含有される導電成分としては、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｔａ、Ｗ、Ｎｉ、Ｆｅ、Ｃｒ、Ｍｏ、Ｔｉ、Ｐｄ、Ｒｕ及びこれらの金属の１種を主成分とする合金等が挙げられる。表面電極は、内層導体及びビア導体と同じ導電成分を含有することが好ましく、具体的には、導電成分として、Ａｕ、Ａｇ又はＣｕを含有することが好ましく、Ａｇ又はＣｕを含有することがより好ましい。
表面電極は、導電成分以外の成分を含有してもよいが、表面電極上へのガラス成分の被覆を防止する観点から、ガラス成分を実質的に含有しないことが好ましい。
表面電極とセラミック層との間、及び、表面電極が設けられていないセラミック層上に設けられる酸化物層は、いずれも、セラミック層の焼成温度よりも高い融点を有する絶縁性の酸化物からなる。
酸化物層を構成する酸化物の融点は、１０００℃より高いことが好ましく、１８００℃より高いことがより好ましく、２０００℃より高いことがさらに好ましい。また、酸化物層を構成する酸化物の融点は、３０００℃以下であることが好ましい。具体的な酸化物層としては、例えば、アルミナ層、チタニア層、ジルコニア層、シリカ層、マグネシア層等が挙げられ、これらの中では、アルミナ層であることが好ましい。
本発明の第１実施形態では、表面電極が設けられていないセラミック層上の酸化物層の表面粗さが、表面電極とセラミック層との間の酸化物層の表面粗さよりも大きければよく、表面電極が設けられていないセラミック層上の酸化物層の表面粗さは特に限定されないが、１μｍ以上、１０μｍ以下であることが好ましい。この範囲であると、樹脂との密着性をさらに得ることができる。
なお、表面粗さとは、ＪＩＳ Ｂ ０６０１−２００１で規定される最大高さ（Ｒｚ）を意味し、表面うねり成分を除去するため、カットオフ値λｃ＝０．２５０ｍｍとして得るものである。
本発明の第１実施形態において、酸化物層の厚みは特に限定されないが、１μｍ以上、１０μｍ以下であることが好ましい。この範囲であると、ガラスの濡れ上がりを効果的に防止できる。
なお、酸化物層の厚みは、断面研磨した面を、マイクロスコープを用いて測長して得る。
本発明の第１実施形態において、酸化物層は、セラミック層の表面全体に設けられていることが好ましいが、表面電極とセラミック層との間、及び、表面電極が設けられていないセラミック層上に設けられている限り、酸化物層が設けられている範囲は特に限定されない。
図１に示すセラミック基板１は、好ましくは以下のように製造される。
図２（ａ）、図２（ｂ）、図２（ｃ）及び図２（ｄ）は、図１に示すセラミック基板１の製造方法の一例を模式的に示す断面図である。
まず、複数のセラミックグリーンシートを準備する。セラミックグリーンシートは、焼成後にセラミック層となるものである。
セラミックグリーンシートは、例えば低温焼結セラミック材料のようなセラミック原料の粉末と、有機バインダと溶剤とを含有するスラリーを、ドクターブレード法等によってシート状に成形したものである。上記スラリーには、分散剤、可塑剤等の種々の添加剤が含有されていてもよい。
特定のセラミックグリーンシートに、ビア導体のための貫通孔を形成する。該貫通孔に、例えばＡｇ又はＣｕを導電成分として含有する導電ペーストを充填することにより、ビア導体となるべき導電ペースト体を形成する。
上記導電ペーストと同じ組成の導電ペーストを用いて、例えばスクリーン印刷等の方法によって、特定のセラミックグリーンシートに、内層導体となるべき導電ペースト層を形成する。
次に、図２（ａ）に示すように、積層後に表面に配置されるセラミックグリーンシート１１´上に、表面が平滑な酸化物層３０を形成する。図２（ａ）では、セラミックグリーンシート１１´上の全面に酸化物層３０を形成している。酸化物層３０は、アルミナ等の酸化物を含有するペーストを用いて、例えばスクリーン印刷等の方法によって形成することができる。なお、酸化物層３０は、セラミックグリーンシート１１´を積層した後に形成してもよい。
表面電極上へのガラス成分の被覆を抑制する観点から、酸化物層を構成する酸化物の粒子の間隔は詰まっていることが好ましい。例えば、アルミナ粒子等の酸化物粒子の粒子径は、０．１μｍ以上、１μｍ以下であることが好ましい。
セラミックグリーンシート上に形成する酸化物層の厚みは特に限定されないが、１μｍ以上、１０μｍ以下であることが好ましい。この範囲であると、ガラスの濡れ上がりを効果的に防止できる。
図２（ｂ）に示すように、一部の酸化物層３０上に、表面電極２０となるべき導電ペースト層２０´を形成する。導電ペースト層２０´は、例えば上記導電ペーストと同じ組成の導電ペーストを用いて、スクリーン印刷等の方法によって形成することができる。続いて、複数のセラミックグリーンシート１１´を積層し、圧着することにより、未焼成の積層体１´を作製する。
その後、未焼成の積層体１´を焼成する。これによって、図２（ｃ）に示すように、表面にセラミック層１１を有するセラミック素体１０と、セラミック素体１０の一方主面の全面に設けられた酸化物層３０と、酸化物層３０上に設けられた表面電極２０とを備える積層体が得られる。
図２（ｃ）においては、表面電極２０とセラミック層１１との間だけでなく、表面電極２０が設けられていないセラミック層１１上にも酸化物層３０が形成されており、その表面は平滑である。セラミック層１１表面の酸化物層３０によって、表面電極２０上へのガラス成分の被覆が抑制されるため、表面電極２０の導電性を確保することができる。
積層体を焼成する際、敷粉を用いてもよい。また、焼成工程の前、又は、焼成工程の後、積層体を分割する場合もある。
さらに、焼成後の積層体の表面に粗化処理を施す。これによって、図２（ｄ）に示すように、表面電極２０が設けられていないセラミック層１１上の酸化物層３２の表面が粗化されて粗面となり、表面電極２０が設けられていないセラミック層１１上の酸化物層３２の表面粗さが、表面電極２０とセラミック層１１との間の酸化物層３１の表面粗さよりも大きくなる。その結果、電子部品内蔵モジュールを作製する際に用いられる封止樹脂との密着性を向上させることができる。
粗化処理の方法としては、例えば、研磨処理、研磨剤を吹き付ける処理等が挙げられる。表面電極に悪影響を及ぼさなければ、表面電極の表面に粗化処理を施してもよく、また、必要に応じてマスキングをしてもよい。
本発明の第１実施形態では、表面電極が設けられていないセラミック層上の酸化物層の表面粗さを５μｍ程度にすることができる。
焼成後の積層体に対して、電解めっき又は無電解めっきを施すことによって、表面電極の上面にめっき層を形成してもよい。
以上により、図１に示すセラミック基板１が得られる。
なお、セラミックグリーンシートが焼結する温度では実質的に焼結しない酸化物を含有する拘束用グリーンシートを準備し、未焼成の積層体の両主面に拘束用グリーンシートを配置した状態で積層体を焼成してもよい。
この場合、拘束用グリーンシートは、焼成時において実質的に焼結しないので収縮が生じず、積層体に対して主面方向での収縮を抑制するように作用する。その結果、セラミック基板の寸法精度を高めることができる。
拘束用グリーンシートは、好ましくは、上記酸化物の粉末と有機バインダと溶剤とを含有するスラリーを、ドクターブレード法等によってシート状に成形したものである。上記スラリーには、分散剤、可塑剤等の種々の添加剤が含有されていてもよい。
上記スラリーに含有される酸化物としては、例えば、アルミナ、チタニア、ジルコニア、シリカ、マグネシア等を用いることができる。これらの中では、酸化物層を構成する酸化物と同じ酸化物を用いることが好ましく、アルミナを用いることがより好ましい。
（電子部品内蔵モジュール）
図３は、本発明の第１実施形態に係る電子部品内蔵モジュールの一例を模式的に示す断面図である。
図３に示す電子部品内蔵モジュール１００は、セラミック基板１と、セラミック基板１の表面電極２０に実装された電子部品４０と、セラミック基板１の主面上に、電子部品４０を覆うように設けられた封止樹脂５０とを備えている。図３に示すセラミック基板１は、表面電極２０を２つ備えている点を除いて、図１に示すセラミック基板１と同じ構成を有している。
上述のように、セラミック基板１では、表面電極２０が設けられていないセラミック層１１上の酸化物層３２の表面が粗面となっている。そのため、封止樹脂５０との密着性に優れ、電子部品内蔵モジュール１００に対して横方向（セラミック基板１の主面方向）の力が加わった場合であっても、封止樹脂５０がセラミック基板１から剥がれにくくなる。
表面電極と電子部品とは、半田付け等によって接続される。電子部品は、例えば、能動部品、受動部品あるいはそれらの複合体からなっている。能動部品としては、例えば、トランジスタ、ダイオード、ＩＣ又はＬＳＩ等の半導体素子が挙げられ、受動部品としては、例えば、抵抗、コンデンサ又はインダクタ等のチップ状部品や、振動子、フィルタ等が挙げられる。
封止樹脂の材質は任意であるが、例えば、エポキシ樹脂、ポリイミド樹脂等の硬化性樹脂を用いることができる。
封止樹脂は、半溶融状態で電子部品上に配置された後、固化ないし硬化されることが好ましい。図３では、セラミック基板と電子部品との間に封止樹脂が存在しているが、セラミック基板と電子部品との間には、封止樹脂が存在していてもよいし、封止樹脂が存在せずに空間が形成されていてもよい。
［第２実施形態］
（セラミック基板）
本発明の第２実施形態に係るセラミック基板は、本発明の第１実施形態と同様、表面にセラミック層を有するセラミック素体と、上記セラミック素体の一方主面に設けられた表面電極とを備えており、表面電極とセラミック層との間に、セラミック層の焼成温度よりも高い融点を有する絶縁性の酸化物からなる酸化物層が設けられている。
本発明の第２実施形態では、表面電極とセラミック層との間に加えて、表面電極が設けられていないセラミック層上にも、セラミック層の焼成温度よりも高い融点を有する絶縁性の酸化物からなる酸化物層が設けられている。表面電極が設けられていないセラミック層上の酸化物層の表面は粗面であり、表面電極とセラミック層との間の酸化物層の表面も粗面である。
図４は、本発明の第２実施形態に係るセラミック基板の一例を模式的に示す断面図である。
図４には全体的な構成が示されていないが、セラミック基板２は、表面にセラミック層１１を有するセラミック素体１０と、セラミック素体１０の一方主面に設けられた表面電極２０とを備えている。
図４に示すセラミック基板２においては、表面電極２０とセラミック層１１との間に酸化物層３３が設けられているとともに、表面電極２０が設けられていないセラミック層１１上にも酸化物層３４が設けられている。表面電極２０が設けられていないセラミック層１１上の酸化物層３４の表面は粗面であり、表面電極２０とセラミック層１１との間の酸化物層３３の表面も粗面である。
セラミック素体及び表面電極の構成は、第１実施形態と同じである。
表面電極とセラミック層との間、及び、表面電極が設けられていないセラミック層上に設けられる酸化物層は、いずれも、セラミック層の焼成温度よりも高い融点を有する絶縁性の酸化物からなる。
酸化物層を構成する酸化物の融点は、１０００℃より高いことが好ましく、１８００℃より高いことがより好ましく、２０００℃より高いことがさらに好ましい。また、酸化物層を構成する酸化物の融点は、３０００℃以下であることが好ましい。具体的な酸化物層としては、例えば、アルミナ層、チタニア層、ジルコニア層、シリカ層、マグネシア層等が挙げられ、これらの中では、アルミナ層であることが好ましい。
本発明の第２実施形態では、表面電極が設けられていないセラミック層上の酸化物層の表面、及び、表面電極とセラミック層との間の酸化物層の表面が粗面であればよく、それぞれの酸化物層の表面粗さは特に限定されないが、いずれも、１μｍ以上、１０μｍ以下であることが好ましい。この範囲であると、樹脂との密着性をさらに得ることができる。なお、表面電極が設けられていないセラミック層上の酸化物層の表面粗さは、表面電極とセラミック層との間の酸化物層の表面粗さと同じであってもよいし、異なっていてもよい。
本発明の第２実施形態において、酸化物層の厚みは特に限定されないが、１μｍ以上、１０μｍ以下であることが好ましい。この範囲であると、ガラスの濡れ上がりを効果的に防止できる。
本発明の第２実施形態において、酸化物層は、セラミック層の表面全体に設けられていることが好ましいが、表面電極とセラミック層との間、及び、表面電極が設けられていないセラミック層上に設けられている限り、酸化物層が設けられている範囲は特に限定されない。
図４に示すセラミック基板２は、好ましくは以下のように製造される。
図５（ａ）、図５（ｂ）及び図５（ｃ）は、図４に示すセラミック基板２の製造方法の一例を模式的に示す断面図である。
まず、第１実施形態と同様に、複数のセラミックグリーンシートを準備した後、特定のセラミックグリーンシートに、ビア導体となるべき導電ペースト体又は内層導体となるべき導電ペースト層を形成する。
次に、図５（ａ）に示すように、積層後に表面に配置されるセラミックグリーンシート１１´上に、表面が粗い酸化物層３０´を形成する。図５（ａ）では、セラミックグリーンシート１１´上の全面に酸化物層３０´を形成している。酸化物層３０´は、アルミナ等の酸化物を含有するペーストを用いて、例えばスクリーン印刷等の方法によって形成することができる。なお、酸化物層３０´は、セラミックグリーンシート１１´を積層した後に形成してもよい。
表面電極上へのガラス成分の被覆を抑制する観点から、酸化物層を構成する酸化物の粒子の間隔は詰まっていることが好ましい。一方、形成する酸化物層の厚みよりも大きな酸化物の粒子をペーストに添加しておくことにより、焼成後の酸化物層の表面に凸形状を形成し、表面が粗い酸化物層を形成することができる。例えば、厚み３μｍ程度の酸化物層を形成する場合、粒子径が０．１μｍ以上、１μｍ以下の酸化物粒子（小型粒子）に粒子径が５μｍ以上、１０μｍ以下の酸化物粒子（大型粒子）を添加しておくことが好ましい。大型粒子のサイズ、小型粒子のサイズ、大型粒子と小型粒子の比率等は、求められる封止樹脂との密着性に応じて調整すればよい。
本発明の第２実施形態では、酸化物層の表面粗さを２μｍ程度にすることができる。
セラミックグリーンシート上に形成する酸化物層の厚みは特に限定されないが、１μｍ以上、１０μｍ以下であることが好ましい。この範囲であると、ガラスの濡れ上がりを効果的に防止できる。
図５（ｂ）に示すように、一部の酸化物層３０´上に、第１実施形態と同様に、表面電極２０となるべき導電ペースト層２０´を形成する。続いて、複数のセラミックグリーンシート１１´を積層し、圧着することにより、未焼成の積層体２´を作製する。
その後、未焼成の積層体２´を焼成する。これによって、図５（ｃ）に示すように、表面にセラミック層１１を有するセラミック素体１０と、セラミック素体１０の一方主面の全面に設けられた酸化物層３３及び３４と、酸化物層３３上に設けられた表面電極２０とを備える積層体が得られる。なお、図５（ｃ）に示す酸化物層３３及び３４は、図５（ａ）及び図５（ｂ）に示す酸化物層３０´と同じである。
図５（ｃ）においては、表面電極２０が設けられていないセラミック層１１上の酸化物層３４の表面だけでなく、表面電極２０とセラミック層１１との間の酸化物層３３の表面も粗面となっている。セラミック層１１表面の酸化物層３３及び３４によって、表面電極２０上へのガラス成分の被覆が抑制されるため、表面電極２０の導電性を確保することができる。さらに、表面電極２０が設けられていないセラミック層１１上の酸化物層３４の表面が粗面となっているため、電子部品内蔵モジュールを作製する際に用いられる封止樹脂との密着性を向上させることができる。
焼成後の積層体に対して、電解めっき又は無電解めっきを施すことによって、表面電極の上面にめっき層を形成してもよい。
以上により、図４に示すセラミック基板２が得られる。
なお、セラミックグリーンシートが焼結する温度では実質的に焼結しない酸化物を含有する拘束用グリーンシートを準備し、未焼成の積層体の両主面に拘束用グリーンシートを配置した状態で積層体を焼成してもよい。
（電子部品内蔵モジュール）
図６は、本発明の第２実施形態に係る電子部品内蔵モジュールの一例を模式的に示す断面図である。
図６に示す電子部品内蔵モジュール２００は、セラミック基板２と、セラミック基板２の表面電極２０に実装された電子部品４０と、セラミック基板２の主面上に、電子部品４０を覆うように設けられた封止樹脂５０とを備えている。図６に示すセラミック基板２は、表面電極２０を２つ備えている点を除いて、図４に示すセラミック基板２と同じ構成を有している。
上述のように、セラミック基板２では、表面電極２０が設けられていないセラミック層１１上の酸化物層３４の表面が粗面となっている。そのため、封止樹脂５０との密着性に優れ、電子部品内蔵モジュール２００に対して横方向（セラミック基板２の主面方向）の力が加わった場合であっても、封止樹脂５０がセラミック基板２から剥がれにくくなる。
［第３実施形態］
（セラミック基板）
本発明の第３実施形態に係るセラミック基板は、本発明の第１実施形態と同様、表面にセラミック層を有するセラミック素体と、上記セラミック素体の一方主面に設けられた表面電極とを備えており、表面電極とセラミック層との間に、セラミック層の焼成温度よりも高い融点を有する絶縁性の酸化物からなる酸化物層が設けられている。
本発明の第３実施形態では、表面電極が設けられていないセラミック層上には酸化物層がなく、セラミック層の表面が露出している。
図７は、本発明の第３実施形態に係るセラミック基板の一例を模式的に示す断面図である。
図７には全体的な構成が示されていないが、セラミック基板３は、表面にセラミック層１１を有するセラミック素体１０と、セラミック素体１０の一方主面に設けられた表面電極２０とを備えている。
図７に示すセラミック基板３においては、表面電極２０とセラミック層１１との間に酸化物層３５が設けられており、表面電極２０が設けられていないセラミック層１１の表面は露出している。
セラミック素体及び表面電極の構成は、第１実施形態と同じである。
表面電極とセラミック層との間に設けられる酸化物層は、セラミック層の焼成温度よりも高い融点を有する絶縁性の酸化物からなる。
酸化物層を構成する酸化物の融点は、１０００℃より高いことが好ましく、１８００℃より高いことがより好ましく、２０００℃より高いことがさらに好ましい。また、酸化物層を構成する酸化物の融点は、３０００℃以下であることが好ましい。具体的な酸化物層としては、例えば、アルミナ層、チタニア層、ジルコニア層、シリカ層、マグネシア層等が挙げられ、これらの中では、アルミナ層であることが好ましい。
本発明の第３実施形態において、酸化物層の厚みは特に限定されないが、１μｍ以上、１０μｍ以下であることが好ましい。この範囲であると、ガラスの濡れ上がりを効果的に防止できる。
本発明の第３実施形態においては、表面電極とセラミック層との間に酸化物層が設けられている限り、酸化物層のサイズは特に限定されない。
図７に示すセラミック基板３は、好ましくは以下のように製造される。
図８（ａ）、図８（ｂ）及び図８（ｃ）は、図７に示すセラミック基板３の製造方法の一例を模式的に示す断面図である。
まず、第１実施形態と同様に、複数のセラミックグリーンシートを準備した後、特定のセラミックグリーンシートに、ビア導体となるべき導電ペースト体又は内層導体となるべき導電ペースト層を形成する。
次に、図８（ａ）に示すように、積層後に表面に配置されるセラミックグリーンシート１１´上の一部に、表面が平滑な酸化物層３５を形成する。酸化物層３５は、アルミナ等の酸化物を含有するペーストを用いて、例えばスクリーン印刷等の方法によって形成することができる。なお、酸化物層３５は、セラミックグリーンシート１１´を積層した後に形成してもよい。
表面電極上へのガラス成分の被覆を抑制する観点から、酸化物層を構成する酸化物の粒子の間隔は詰まっていることが好ましい。例えば、アルミナ粒子等の酸化物粒子の粒子径は、０．１μｍ以上、１μｍ以下であることが好ましい。
セラミックグリーンシート上に形成する酸化物層の厚みは特に限定されないが、１μｍ以上、１０μｍ以下であることが好ましい。この範囲であると、ガラスの濡れ上がりを効果的に防止できる。
図８（ｂ）に示すように、酸化物層３５上に、第１実施形態と同様に、表面電極２０となるべき導電ペースト層２０´を形成する。この際、酸化物層３５を形成するためのスクリーン版を用いて、酸化物層３５と重ねて印刷することができる。続いて、複数のセラミックグリーンシート１１´を積層し、圧着することにより、未焼成の積層体３´を作製する。
その後、未焼成の積層体３´を焼成する。これによって、図８（ｃ）に示すように、表面にセラミック層１１を有するセラミック素体１０と、セラミック素体１０の一方主面の一部に設けられた酸化物層３５と、酸化物層３５上に設けられた表面電極２０とを備える積層体が得られる。
図８（ｃ）においては、表面電極２０とセラミック層１１との間に酸化物層３５が形成されており、表面電極２０が設けられていないセラミック層１１の表面は露出している。セラミック層１１表面の酸化物層３５によって、表面電極２０上へのガラス成分の被覆が抑制されるため、表面電極２０の導電性を確保することができる。さらに、表面電極２０が設けられていないセラミック層１１の表面は露出しているため、電子部品内蔵モジュールを作製する際に用いられる封止樹脂との密着性を向上させることができる。
焼成後の積層体に対して、電解めっき又は無電解めっきを施すことによって、表面電極の上面にめっき層を形成してもよい。
以上により、図７に示すセラミック基板３が得られる。
なお、セラミックグリーンシートが焼結する温度では実質的に焼結しない酸化物を含有する拘束用グリーンシートを準備し、未焼成の積層体の両主面に拘束用グリーンシートを配置した状態で積層体を焼成してもよい。
（電子部品内蔵モジュール）
図９は、本発明の第３実施形態に係る電子部品内蔵モジュールの一例を模式的に示す断面図である。
図９に示す電子部品内蔵モジュール３００は、セラミック基板３と、セラミック基板３の表面電極２０に実装された電子部品４０と、セラミック基板３の主面上に、電子部品４０を覆うように設けられた封止樹脂５０とを備えている。図９に示すセラミック基板３は、表面電極２０を２つ備えている点を除いて、図７に示すセラミック基板３と同じ構成を有している。
上述のように、セラミック基板３では、表面電極２０が設けられていないセラミック層１１の表面が露出している。そのため、封止樹脂５０との密着性に優れ、電子部品内蔵モジュール３００に対して横方向（セラミック基板３の主面方向）の力が加わった場合であっても、封止樹脂５０がセラミック基板３から剥がれにくくなる。
［その他の実施形態］
本発明のセラミック基板及び電子部品内蔵モジュールは、上記実施形態に限定されるものではなく、セラミック素体及び表面電極の構成、酸化物層の形成方法等に関し、発明の範囲内において、種々の応用、変形を加えることが可能である。
１，２，３ セラミック基板
１０ セラミック素体
１１ セラミック層
２０ 表面電極
３０，３０´，３１，３２，３３，３４，３５ 酸化物層
４０ 電子部品
５０ 封止樹脂
１００，２００，３００ 電子部品内蔵モジュール

Claims (5)

  1. 表面にセラミック層を有するセラミック素体と、前記セラミック素体の一方主面に設けられた表面電極とを備えるセラミック基板であって、
    前記表面電極と前記セラミック層との間に、前記セラミック層の焼成温度よりも高い融点を有する絶縁性の酸化物からなる酸化物層が設けられているとともに、
    前記表面電極が設けられていない前記セラミック層上にも前記酸化物層が設けられており、
    前記表面電極が設けられていない前記セラミック層上の前記酸化物層の表面が粗面であり、
    前記表面電極が設けられていない前記セラミック層上の前記酸化物層の表面粗さは、前記表面電極と前記セラミック層との間の前記酸化物層の表面粗さよりも大きいことを特徴とするセラミック基板。
  2. 前記表面電極と前記セラミック層との間の前記酸化物層の表面も粗面である請求項１に記載のセラミック基板。
  3. 表面にセラミック層を有するセラミック素体と、前記セラミック素体の一方主面に設けられた表面電極とを備えるセラミック基板であって、
    前記表面電極と前記セラミック層との間に、前記セラミック層の焼成温度よりも高い融点を有する絶縁性の酸化物からなる酸化物層が設けられており、
    前記表面電極が設けられていない前記セラミック層の表面が露出していることを特徴とするセラミック基板。
  4. 前記酸化物層は、アルミナ層である請求項１〜３のいずれか１項に記載のセラミック基板。
  5. 請求項１〜４のいずれか１項に記載のセラミック基板と、
    前記セラミック基板の表面電極に実装された電子部品と、
    前記セラミック基板の主面上に、前記電子部品を覆うように設けられた封止樹脂とを備えることを特徴とする電子部品内蔵モジュール。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109565939B (zh) * 2016-08-22 2022-04-05 株式会社村田制作所 陶瓷基板和电子部件内置模块
JP7198178B2 (ja) * 2019-08-16 2022-12-28 デンカ株式会社 セラミックス基板、回路基板及びその製造方法、並びにパワーモジュール
WO2023145784A1 (ja) * 2022-01-31 2023-08-03 富士フイルム株式会社 配線基板及びその製造方法、フィルム、並びに、積層体

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2862827A (en) * 1954-05-20 1958-12-02 Vitro Corp Of America Ceramic bodies and methods for producing same
US3061911A (en) * 1958-01-31 1962-11-06 Xerox Corp Method of making printed circuits
JPS6184037A (ja) 1984-09-30 1986-04-28 Toshiba Corp 窒化アルミニウム系セラミツクス基板
US5242535A (en) * 1992-09-29 1993-09-07 The Boc Group, Inc. Method of forming a copper circuit pattern
JP3780386B2 (ja) * 1996-03-28 2006-05-31 株式会社村田製作所 セラミック回路基板及びその製造方法
JP3059117B2 (ja) * 1996-05-31 2000-07-04 株式会社東芝 セラミックス回路基板
JPH1083938A (ja) * 1996-09-09 1998-03-31 Kenwood Corp 薄膜チップ部品及びその製造方法
JP3173410B2 (ja) * 1997-03-14 2001-06-04 松下電器産業株式会社 パッケージ基板およびその製造方法
JPH10256731A (ja) * 1997-03-14 1998-09-25 Matsushita Electric Works Ltd セラミック多層配線板の製造方法
JPH11268968A (ja) 1998-03-20 1999-10-05 Toshiba Corp セラミックス回路基板
US6228196B1 (en) * 1998-06-05 2001-05-08 Murata Manufacturing Co., Ltd. Method of producing a multi-layer ceramic substrate
JP2001135933A (ja) * 1999-11-04 2001-05-18 Murata Mfg Co Ltd 多層セラミック基板
JP2001244376A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd 半導体装置
US6759740B2 (en) 2001-03-30 2004-07-06 Kyocera Corporation Composite ceramic board, method of producing the same, optical/electronic-mounted circuit substrate using said board, and mounted board equipped with said circuit substrate
JP2003110238A (ja) * 2001-09-28 2003-04-11 Murata Mfg Co Ltd ガラスセラミック多層基板の製造方法
JP2005183430A (ja) 2003-12-16 2005-07-07 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュール
JP2005197354A (ja) * 2004-01-05 2005-07-21 Renesas Technology Corp 半導体モジュール及びその製造方法
TW200714163A (en) * 2005-09-16 2007-04-01 Murata Manufacturing Co Ceramic multilayer substrate and process for producing the same
JP2008266065A (ja) * 2007-04-19 2008-11-06 Murata Mfg Co Ltd セラミック原料組成物、セラミック焼結体、多層セラミック基板およびその製造方法、ならびに多層セラミック基板作製用複合グリーンシート
JP2009059870A (ja) * 2007-08-31 2009-03-19 Sanyo Electric Co Ltd 発光モジュールおよびその製造方法
WO2009139472A1 (ja) * 2008-05-16 2009-11-19 三菱マテリアル株式会社 パワーモジュール用基板、パワーモジュール、及びパワーモジュール用基板の製造方法
JP6058988B2 (ja) * 2012-11-30 2017-01-11 京セラ株式会社 配線基板の製造方法
JP5983700B2 (ja) * 2013-12-09 2016-09-06 株式会社デンソー 半導体装置およびその製造方法、複合成形体
WO2015178482A1 (ja) * 2014-05-23 2015-11-26 デクセリアルズ株式会社 接着剤及び接続構造体
CN109565939B (zh) * 2016-08-22 2022-04-05 株式会社村田制作所 陶瓷基板和电子部件内置模块

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