JP2001135933A - 多層セラミック基板 - Google Patents

多層セラミック基板

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JP2001135933A JP31353299A JP31353299A JP2001135933A JP 2001135933 A JP2001135933 A JP 2001135933A JP 31353299 A JP31353299 A JP 31353299A JP 31353299 A JP31353299 A JP 31353299A JP 2001135933 A JP2001135933 A JP 2001135933A
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layer
ceramic substrate
shrinkage
electrode pad
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Norio Sakai
範夫 酒井
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Murata Manufacturing Co Ltd
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Abstract

(57)【要約】 【課題】 無収縮プロセスを実施するために形成される
収縮抑制用グリーンシートが、焼成工程の結果、収縮抑
制層を形成するが、この収縮抑制層上にワイヤボンディ
ング用の電極パッドが形成されたとき、電極パッドの表
面における平滑性が劣り、適正なワイヤボンディングを
達成することが困難になる。 【解決手段】 電極パッド３５，３６を形成する導体膜
１６，１７をその主面に沿って位置させている基体用セ
ラミック層５の当該主面上に、収縮抑制層１１を形成す
るが、この収縮抑制層１１は、電極パッド３５，３６の
部分には形成されないようにし、電極パッド３５，３６
を、直接、基体用セラミック層５上に接するようにす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、焼成工程におい
て主面方向での収縮を実質的に生じさせないようにする
ことができる、いわゆる無収縮プロセスを適用して製造
される、多層セラミック基板に関するもので、特に、ワ
イヤボンディング用の電極パッドが形成された多層セラ
ミック基板に関するものである。
【０００２】
【背景技術】図７には、この発明にとって興味ある多層
セラミック基板１が断面図で示されている。この多層セ
ラミック基板１は、たとえば、本件出願人による特願平
１１−９７１５５号に係る特許出願において記載された
技術に基づいて製造されるものである。
【０００３】多層セラミック基板１は、複数の基体用セ
ラミック層２、３、４、５、６および７と、これら基体
用セラミック層２〜７の特定のものに接するように配置
される収縮抑制層８、９、１０、１１および１２とによ
る積層構造を有し、また、配線導体として、基体用セラ
ミック層２〜７の特定のものの主面に沿って形成される
導体膜１３、１４、１５、１６、１７、１８、１９、２
０、２１、２２および２３と、基体用セラミック層２〜
７の特定のものを貫通するように形成されるビアホール
導体２４、２５、２６、２７、２８、２９、３０および
３１とを備えている。
【０００４】また、多層セラミック基板１には、基体用
セラミック層２〜７の積層方向における終端に開口を有
するキャビティ３３が設けられている。このキャビティ
３３は、破線で示すように、たとえばＩＣチップのよう
なチップ部品３４を収容するために用いられる。前述し
た導体膜１６、１７および１９の各一部は、キャビティ
３３の内部において露出している。これらのうち、導体
膜１６および１７は、これら露出する部分において、そ
れぞれ、ワイヤボンディング用の電極パッド３５および
３６を与えている。チップ部品３４は、電極パッド３５
および３６に対して、たとえば金、アルミニウムまたは
銅からなるワイヤ３７および３８によって、それぞれ、
ワイヤボンディングされる。
【０００５】
【発明が解決しようとする課題】一般に、上述のような
ワイヤボンディングを適正に達成するためには、電極パ
ッドの表面における平滑性が求められる。たとえば直径
２０μｍの金ワイヤを施す場合には、電極パッドの表面
粗さ（Ｒmax ）を約４μｍ以下に抑えなければ接続不良
が発生するとされている。
【０００６】通常、焼成後のセラミックの表面粗さは、
１〜３μｍ程度であり、この上に電極パッドを形成する
際、電極パッドを形成するための導電性ペーストに含ま
れる金属粉末の粒径や組成比率や焼成条件などが厳しく
管理され、それによって、表面粗さを抑えるようにして
いる。
【０００７】このような背景の下で、再び図７を参照す
ると、電極パッド３５および３６とこれらをその主面に
沿って位置させている基体用セラミック層５との間に
は、収縮抑制層１１が位置していることがわかる。この
ような収縮抑制層１１の形成状態は、以下に説明する多
層セラミック基板１の製造方法に起因してもたらされた
ものである。
【０００８】多層セラミック基板１を製造するため、ま
ず、図示しない樹脂フィルム上に、基体用セラミック層
２〜７の各々となるべき、低温焼結セラミック材料を含
む基体用グリーンシートが形成される。ここで、より具
体的には、長尺の樹脂フィルム上に低温焼結セラミック
材料を含むスラリーを連続的にコーティングすることに
よって、基体用グリーンシートが成形される。
【０００９】次に、上述した基体用グリーンシート上
に、収縮抑制層８〜１２の各々となるべき、低温焼結セ
ラミック材料の焼結温度では焼結しない収縮抑制用セラ
ミック材料を含む収縮抑制用グリーンシートが形成され
る。この収縮抑制用グリーンシートの形成にあたって
も、収縮抑制用セラミック材料を含むスラリーを、上述
した基体用グリーンシート上に連続的にコーティングす
ることが行なわれる。したがって、基体用グリーンシー
トの全面が収縮抑制用グリーンシートによって覆われる
ことになる。なお、収縮抑制用セラミック材料として
は、たとえば、アルミナが用いられる。
【００１０】次に、ビアホール導体２４〜３１のための
貫通孔が、基体用グリーンシート、収縮抑制用グリーン
シートおよび樹脂フィルムを貫通するように設けられ
る。
【００１１】次に、導電性ペーストを印刷によって付与
することにより、ビアホール導体２４〜３１の各々とな
るべき導電性ペーストが特定の貫通孔内に充填されると
ともに、導体膜１３〜２３の各々となるべき導電性ペー
スト膜が収縮抑制層８〜１２の各々上に形成される。
【００１２】次に、キャビティ３３のための貫通孔が、
基体用グリーンシート、収縮抑制用グリーンシートおよ
び樹脂フィルムを貫通するように設けられる。
【００１３】次いで、樹脂フィルムが剥離され、基体用
グリーンシートと収縮抑制用グリーンシートとが積層さ
れ、プレスされ、焼成されることによって、多層セラミ
ック基板１が得られる。この多層セラミック基板１にお
いて、基体用セラミック層２〜７は基体用グリーンシー
トによって与えられ、収縮抑制層８〜１２は収縮抑制用
グリーンシートによって与えられ、導体膜１３〜２３な
らびにビアホール導体２４〜３１は導電性ペーストによ
って与えられる。
【００１４】このような製造方法によれば、焼成工程に
おいて、低温焼結セラミック材料が焼結し、それによっ
て基体用グリーンシートが収縮しようとするとき、その
主面方向での収縮が収縮抑制用グリーンシートによって
抑制され、厚み方向にのみ実質的に収縮するようにな
る。また、収縮抑制用グリーンシートにおいては、基体
用グリーンシートに含まれる材料の一部が浸透し、これ
によって収縮抑制用セラミック材料が固着される。
【００１５】このようなことから、導体膜１３〜２３に
おいて、焼結収縮による不均一な変形や歪みが生じず、
そのため、導体膜１３〜２３ならびにビアホール導体２
４〜３１による高密度配線を実現することが可能とな
る。
【００１６】しかしながら、前述したような製造方法に
よれば、収縮抑制層８〜１２の各々となるべき収縮抑制
用グリーンシートは、基体用グリーンシートの全面を覆
うように形成されるので、電極パッド３５および３６と
基体用セラミック層５との間にも、収縮抑制層１１が必
ず形成されることになる。
【００１７】収縮抑制層８〜１２となるべき収縮抑制用
グリーンシートにおいては、たとえば、平均粒径
（Ｄ50）が０．５〜１μｍのアルミナ粉末を含み、乾燥
後の厚みが２０μｍ程度とされる。したがって、基体用
グリーンシートがある程度の表面粗さを有しており、こ
の基体用グリーンシート上に収縮抑制用グリーンシート
を形成するので、収縮抑制用グリーンシートの成形中に
レベリングされるとは言え、表面粗さが重畳され、焼成
後の収縮抑制層８〜１２の表面粗さは４μｍを超えてし
まう場合がある。
【００１８】また、上述したように、収縮抑制用グリー
ンシートの厚みは薄く、乾燥するまでの時間が短いの
で、レベリングされる時間があまりなく、このことも、
表面粗さを悪くする原因になっている。
【００１９】図８には、図７に示した電極パッド３６に
おけるワイヤボンディングの状態が図解的に示されてい
る。図８において、基体用セラミック層５、収縮抑制層
１１および電極パッド３６を与える導体膜１７が示され
ている。なお、電極パッド３６は、図８に示すように、
実際には、導電膜１７の露出する部分上にニッケル膜３
９およびその上に金めっき膜４０を形成することによっ
て与えられることが多い。
【００２０】前述したように、導体膜１７の表面粗さ
は、その下地となる基体用セラミック層５および収縮抑
制層１１の各表面粗さが重畳され、さらに、導体膜１１
の表面粗さがニッケル膜３９および金めっき膜４０に
も、ほぼそのまま反映されるので、電極パッド３６の表
面において良好な平滑性を得ることは困難である。その
ため、ワイヤ３８の先端が電極パッド３６に接触する部
分において、電極パッド３６にたとえば突起のようなも
のが形成されていると、ワイヤ３８が電極パッド３６に
適正にボンディングされず、断線が生じることがある。
【００２１】そこで、この発明の目的は、上述したよう
な無収縮プロセスを適用して製造される多層セラミック
基板において、ワイヤボンディング不良を生じにくくし
ようとすることである。
【００２２】
【課題を解決するための手段】この発明は、低温焼結セ
ラミック材料を含む、複数の基体用グリーンシートと、
これら基体用グリーンシートの特定のものに接するよう
に配置され、かつ低温焼結セラミック材料の焼結温度で
は焼結しない収縮抑制用セラミック材料を含む、収縮抑
制用グリーンシートと、基体用グリーンシートの特定の
ものの主面に沿って導体膜を形成するように付与された
導電性ペースト膜とを備える、生の複合積層体を用意
し、この生の複合積層体を焼成することによって得られ
る、多層セラミック基板に向けられるものであって、こ
の多層セラミック基板は、基体用グリーンシートによっ
て与えられる複数の基体用セラミック層と、収縮抑制用
グリーンシートによって与えられる収縮抑制層と、導電
性ペースト膜によって与えられる導体膜とを備え、この
導体膜は、ワイヤボンディング用の電極パッドとなるべ
き部分をその一部において形成するものを含んでいる。
【００２３】このような多層セラミック基板において、
この発明では、上述した技術的課題を解決するため、電
極パッドが、基体用セラミック層上に直接接するように
形成されていることを特徴としている。
【００２４】この発明において、電極パッドを形成する
導体膜をその主面に沿って位置させている基体用セラミ
ック層の当該主面上には、電極パッドの部分を除いて、
収縮抑制層が形成されかつこの収縮抑制層上に導体膜が
形成されていても、あるいは、上述した基体用セラミッ
ク層の当該主面上には、収縮抑制層が形成されないよう
にしてもよい。
【００２５】また、この発明において、電極パッドを形
成する導体膜は、積層方向における終端に位置する基体
用セラミック層の外側に向く主面に沿って配置されて
も、あるいは、多層セラミック基板が基体用セラミック
層の積層方向における終端に開口を有するキャビティを
備えている場合には、上述のような電極パッドを形成す
る導体膜は、キャビティの内部に位置する基体用セラミ
ック層の外側に向く主面に沿って配置されていてもよ
い。
【００２６】
【発明の実施の形態】図１は、この発明の第１の実施形
態による多層セラミック基板１ａを図解的に示す断面図
である。図１において、図７に示した多層セラミック基
板１との対比を容易にするため、対応の要素には同様の
参照符号を付している。
【００２７】図１に示した多層セラミック基板１ａは、
図７に示した多層セラミック基板１の場合と同様、複数
の基体用セラミック層２〜７と、基体用セラミック層２
〜７の各間に配置される収縮抑制層８〜１２とからなる
積層構造を有し、かつ、配線導体として、導体膜１３〜
２３ならびにビアホール導体２４〜３１を備えている。
【００２８】また、多層セラミック基板１ａは、基体用
セラミック層２〜７の積層方向における終端に開口を有
するキャビティ３３を備え、このキャビティ３３には、
破線で示すように、ＩＣチップのようなチップ部品３４
が収容される。
【００２９】また、導体膜１６および１７は、それぞ
れ、ワイヤボンディング用の電極パッド３５および３６
となるべき部分をその一部において形成しており、ワイ
ヤボンディングのためのワイヤ３７および３８は、それ
ぞれ、電極パッド３５および３６とチップ部品３４との
間に接続される。
【００３０】この実施形態において特徴となるのは、電
極パッド３５および３６をそれぞれ形成する導体膜１６
および１７をその主面に沿って位置させている基体用セ
ラミック層５の当該主面上に形成される収縮抑制層１１
の形成状態にある。すなわち、この収縮抑制層１１は、
電極パッド３５および３６の下には形成されず、電極パ
ッド３５および３６の部分を除いて形成され、導体膜１
６および１７は、このような収縮抑制層１１上に形成さ
れている。
【００３１】図２は、図８に相当する図であって、電極
パッド３６におけるワイヤボンディングの状態を図解的
に示している。図２において、図８に示す要素に相当す
る要素には同様の参照符号を付し、重複する説明は省略
する。
【００３２】図２を参照して、電極パッド３６と基体用
セラミック層５との間には収縮抑制層１１が形成されて
いないので、収縮抑制層１１の表面粗さによる影響が電
極パッド３６には及ぼされることがないので、電極パッ
ド３６において、良好な平滑性を得ることができる。し
たがって、ワイヤ３８による適正なワイヤボンディング
が、電極パッド３６の表面のたとえば突起のようなもの
によって阻害されにくくなり、ワイヤボンディングにお
いて断線が生じる確率を極めて低くすることができる。
【００３３】図３は、図１に示した多層セラミック基板
１ａを得るために用意される生の複合積層体４１を分解
して示す断面図である。
【００３４】生の複合積層体４１を得るため、図７に示
した多層セラミック基板１の場合と同様、図示しない樹
脂フィルム上に、基体用セラミック層２〜７の各々とな
るべき、低温焼結セラミック材料を含む基体用グリーン
シート４２、４３、４４、４５、４６および４７が形成
される。
【００３５】上述した低温焼結セラミック材料は、たと
えば１０００℃以下といった比較的低温で焼結可能であ
り、そのため、たとえば、結晶化ガラス、またはガラス
とセラミックとの混合物をもって構成される。より具体
的には、低温焼結セラミック材料として、たとえば、Ｂ
ａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 系低温焼結セラミック材料
が好適に用いられる。
【００３６】次に、基体用グリーンシート４２〜４６の
各上に、収縮抑制層８〜１２の各々となるべき、低温焼
結セラミック材料の焼結温度では焼結しない収縮抑制用
セラミック材料を含む収縮抑制用グリーンシート４８、
４９、５０、５１および５２がそれぞれ形成される。
【００３７】この場合、基体用グリーンシート４２、４
３、４４および４６上には、その全面にわたって収縮抑
制用グリーンシート４８、４９、５０および５２がそれ
ぞれ形成されるが、基体用グリーンシート４５上に形成
される収縮抑制用グリーンシート５１については、たと
えばスクリーン印刷を適用することによって、前述した
電極パッド３５および３６の部分には形成されないよう
にされる。
【００３８】上述の収縮抑制用セラミック材料として
は、たとえば、アルミナ、ジルコニア、マグネシア、酸
化チタン、チタン酸バリウム、炭化ケイ素または窒化ア
ルミニウムを主成分とするものが好適に用いられる。
【００３９】次に、樹脂フィルム、基体用グリーンシー
ト４２〜４７および収縮抑制用グリーンシート４８〜５
２を貫通するように、ビアホール導体２４〜２５（図１
参照）のための貫通孔がそれぞれ設けられる。
【００４０】次に、導電性ペーストが、図１に示した導
体膜１３〜２３をそれぞれ与える導電性ペースト膜５
３、５４、５５、５６、５７、５８、５９、６０、６
１、６２および６３を形成し、かつビアホール導体２４
〜３１（図１参照）のための貫通孔内に充填されるよう
に、印刷によって付与される。
【００４１】次に、樹脂フィルム、基体用グリーンシー
ト４２〜４７および収縮抑制用グリーンシート４８〜５
２を貫通するように、キャビティ３３（図１参照）のた
めの貫通孔がそれぞれ設けられる。
【００４２】次に、樹脂フィルムが剥離された後、図３
に示すように、基体用グリーンシート４２〜４７および
収縮抑制用グリーンシート４８〜５２が積み重ねられ、
必要に応じて、プレスされる。これによって、生の複合
積層体４１が得られる。
【００４３】次に、生の複合積層体４１が焼成される。
この焼成工程において、基体用グリーンシート４２〜４
７は、収縮抑制用グリーンシート４８〜５２によって、
その主面方向での収縮が抑制されながら、基体用グリー
ンシート４２〜４７に含まれる低温焼結セラミック材料
が焼結され、その結果、基体用セラミック層２〜７がも
たらされる。このとき、基体用グリーンシート４２〜４
７は、厚み方向にのみ実質的に収縮する。
【００４４】なお、収縮抑制用グリーンシート５１につ
いては、電極パッド３５および３６の部分において存在
していないが、このような欠如は部分的にすぎず、ま
た、他の収縮抑制用グリーンシート４８〜５０および５
２によって十分な収縮抑制効果が及ぼされるので、基体
用グリーンシート４２〜４７の主面方向での収縮は、収
縮抑制用グリーンシート５１における部分的な欠如に関
わらず十分に抑制されることができる。
【００４５】他方、収縮抑制用グリーンシート４８〜５
２においては、そこに含まれる収縮抑制用セラミック材
料の間に、基体用グリーンシート４２〜４７に含まれる
材料の一部が浸透することによって、これら収縮抑制用
セラミック材料が固着され、その結果、収縮抑制層８〜
１２がもたらされる。
【００４６】次に、図２に示すようなニッケルめっき膜
３９および金めっき膜４０等を形成するためのめっき工
程が実施される。
【００４７】このようにして図１に示す多層セラミック
基板１ａが得られる。
【００４８】次に、このような多層セラミック基板１ａ
のキャビティ３３内に、破線で示すように、チップ部品
３４が挿入され、ワイヤ３７および３８によるワイヤボ
ンディングが施される。また、図示しないが、他のチッ
プ部品が多層セラミック基板１ａ上に表面実装されるこ
ともある。その後、キャビティ３３が、図示しないが、
封止され、必要に応じて、多層セラミック基板１ａがケ
ーシングされる。
【００４９】なお、図１に示した多層セラミック基板１
ａにおける基体用セラミック層２および収縮抑制層８〜
１２の積層順序は一例にすぎず、このような積層順序
は、必要に応じて任意に変更することができる。たとえ
ば、収縮抑制層８〜１２のいずれかが省略されても、あ
るいは、基体用セラミック層２および／または７の外方
へ向く主面上にさらに収縮抑制層が形成されてもよい。
また、図１においては、基体用セラミック層２〜７の各
々および収縮抑制層８〜１２の各々は、それぞれ、１つ
の層として図示されているが、複数の層からなる積層構
造を有していて、その積層数に応じて必要な厚みが与え
られるようにしてもよい。
【００５０】図４は、この発明の第２の実施形態による
多層セラミック基板１ｂを図解的に示す断面図である。
【００５１】多層セラミック基板１ｂは、複数の基体用
セラミック層６４、６５、６６および６７と、基体用セ
ラミック層６４〜６７に接するように配置される収縮抑
制層６８、６９、７０および７１とによって構成される
積層構造を有し、かつ、配線導体として、基体用セラミ
ック層６４〜６７の特定のものの主面に沿って形成され
る導体膜７２、７３、７４、７５、７６、７７、７８、
７９、８０、８１および８２と、基体用セラミック層６
４〜６７の特定のものを貫通するように形成されるビア
ホール導体８３、８４、８５、８６、８７、８８、８
９、９０および９１とを備えている。
【００５２】この多層セラミック基板１ｂの製造方法
は、キャビティを形成しないことを除いて、前述した多
層セラミック基板１ａの場合と実質的に同様である。
【００５３】図４において、ワイヤボンディングされる
べきＩＣチップのようなチップ部品９２が破線で示され
ている。積層方向の終端に位置する基体用セラミック層
６７の外側に向く主面に沿って配置されている導体膜７
２および７４は、それぞれ、ワイヤボンディングのため
のワイヤ９３および９４を接続する電極パッド９５およ
び９６となるべき部分をその各一部において形成してい
る。
【００５４】この実施形態の特徴として、電極パッド９
５および９６を形成する導体膜７２および７４をその主
面に沿って位置させている基体用セラミック層６７の当
該主面上には、電極パッド９５および９６の各部分を除
いて、収縮抑制層７１が形成されかつこの収縮抑制層７
１上に導体膜７２および７４が形成されている。また、
導体膜７３は、そのすべてが収縮抑制層７１上に形成さ
れている。
【００５５】上述したような構成とすることによって、
この実施形態においても、電極パッド９５および９６の
各表面において良好な平滑性を与えることができる。
【００５６】図５は、この発明の第３の実施形態による
多層セラミック基板１ｃを図解的に示す断面図である。
図５に示した多層セラミック基板１ｃは、図１に示した
多層セラミック基板１ａと多くの点で類似する構成を有
しているので、図５において、図１に示した要素に相当
する要素には同様の参照符号を付し、重複する説明は省
略する。
【００５７】図５に示した多層セラミック基板１ｃにお
いては、収縮抑制層１１に相当するものが全く形成され
ていないことを特徴としている。すなわち、電極パッド
３５および３６を形成する導体膜１６および１７をその
主面に沿って位置させている基体用セラミック層５の当
該主面上には、収縮抑制層が形成されていない。
【００５８】この実施形態によっても、電極パッド３５
および３６の表面において良好な平滑性を得ることがで
きる。また、収縮抑制層１１に相当するものが存在しな
いが、他の収縮抑制層８〜１０および１２によって、基
体用セラミック層２〜７の主面方向での収縮を抑制する
効果を十分に得ることができる。
【００５９】図６は、この発明の第４の実施形態による
多層セラミック基板１ｄを図解的に示す断面図である。
図６に示す多層セラミック基板１ｄは、図４に示した多
層セラミック基板１ｂと多くの点で類似する構造を有し
ているので、図６において、図４に示した要素に相当す
る要素には同様の参照符号を付し、重複する説明は省略
する。
【００６０】図６に示した多層セラミック基板１ｄにお
いては、収縮抑制層７１に相当するものを備えていな
い。すなわち、電極パッド９５および９６を形成する導
体膜７２および７４をその主面に沿って位置させている
基体用セラミック層６７の当該主面上には、収縮抑制層
が形成されていない。
【００６１】この実施形態によっても、電極パッド９５
および９６の各表面において良好な平滑性を得ることが
できる。また、収縮抑制層７１に相当するものを備えて
いなくても、他の収縮抑制層６８〜７０による収縮抑制
効果によって、基体用セラミック層６４〜６７の主面方
向での収縮を十分に抑制することができる。
【００６２】
【発明の効果】以上のように、この発明によれば、無収
縮プロセスによって製造される多層セラミック基板にお
いて、ワイヤボンディング用の電極パッドとその下の基
体用セラミック層との間には収縮抑制層が存在せず、電
極パッドが、基体用セラミック層上に直接接するように
形成されているので、電極パッドの表面において良好な
平滑性を与えることができる。そのため、ワイヤボンデ
ィングのためのワイヤは、常に適正に電極パッドに接続
されることができ、ワイヤボンディングにおいて断線を
生じにくくすることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による多層セラミッ
ク基板１ａを図解的に示す断面図である。
【図２】図１に示した電極パッド３６におけるワイヤボ
ンディングの状態を図解的に示す断面図である。
【図３】図１に示した多層セラミック基板１ａを得るた
めに用意される生の複合積層体４１を分解して示す断面
図である。
【図４】この発明の第２の実施形態による多層セラミッ
ク基板１ｂを図解的に示す断面図である。
【図５】この発明の第３の実施形態による多層セラミッ
ク基板１ｃを図解的に示す断面図である。
【図６】この発明の第４の実施形態による多層セラミッ
ク基板１ｄを図解的に示す断面図である。
【図７】この発明にとって興味ある多層セラミック基板
１を図解的に示す断面図である。
【図８】図２に相当する図であって、図７に示した電極
パッド３６におけるワイヤボンディングの状態を図解的
に示す断面図である。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｄ 多層セラミック基板 ２〜７，６４〜６７ 基体用セラミック層 ８〜１２，６８〜７１ 収縮抑制層 １３〜２３，７２〜８２ 導体膜 ３３ キャビティ ３４，９２ チップ部品 ３５，３６，９５，９６ 電極パッド ３７，３８，９３，９４ ワイヤ ４１ 生の複合積層体 ４２〜４７ 基体用グリーンシート ４８〜５２ 収縮抑制用グリーンシート ５３〜６３ 導電性ペースト膜

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 低温焼結セラミック材料を含む、複数の
    基体用グリーンシートと、前記基体用グリーンシートの
    特定のものに接するように配置され、かつ前記低温焼結
    セラミック材料の焼結温度では焼結しない収縮抑制用セ
    ラミック材料を含む、収縮抑制用グリーンシートと、前
    記基体用グリーンシートの特定のものの主面に沿って導
    体膜を形成するように付与された導電性ペースト膜とを
    備える、生の複合積層体を用意し、前記生の複合積層体
    を焼成することによって得られる、多層セラミック基板
    であって、 前記基体用グリーンシートによって与えられる複数の基
    体用セラミック層と、前記収縮抑制用グリーンシートに
    よって与えられる収縮抑制層と、前記導電性ペースト膜
    によって与えられる導体膜とを備え、 前記導体膜は、ワイヤボンディング用の電極パッドとな
    るべき部分をその一部において形成するものを含み、 前記電極パッドは、前記基体用セラミック層上に直接接
    するように形成されていることを特徴とする、多層セラ
    ミック基板。
  2. 【請求項２】 前記電極パッドを形成する前記導体膜を
    その主面に沿って位置させている前記基体用セラミック
    層の当該主面上には、前記電極パッドの部分を除いて、
    前記収縮抑制層が形成されかつ前記収縮抑制層上に前記
    導体膜が形成されている、請求項１に記載の多層セラミ
    ック基板。
  3. 【請求項３】 前記電極パッドを形成する前記導体膜を
    その主面に沿って位置させている前記基体用セラミック
    層の当該主面上には、前記収縮抑制層が形成されていな
    い、請求項１に記載の多層セラミック基板。
  4. 【請求項４】 前記電極パッドを形成する前記導体膜
    は、積層方向における終端に位置する前記基体用セラミ
    ック層の外側に向く主面に沿って配置されている、請求
    項１ないし３のいずれかに記載の多層セラミック基板。
  5. 【請求項５】 前記基体用セラミック層の積層方向にお
    ける終端に開口を有するキャビティをさらに備え、前記
    電極パッドを形成する前記導体膜は、前記キャビティの
    内部に位置する前記基体用セラミック層の外側に向く主
    面に沿って配置されている、請求項１ないし３のいずれ
    かに記載の多層セラミック基板。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368421A (ja) * 2001-06-08 2002-12-20 Murata Mfg Co Ltd 多層セラミック基板の製造方法および多層セラミック基板
WO2003065446A1 (en) * 2002-02-01 2003-08-07 Tdk Corporation Multi-layer ceramic substrate, and method and device for producing the same
JP2007066933A (ja) * 2005-08-29 2007-03-15 Murata Mfg Co Ltd 多層セラミック基板およびその製造方法
WO2008126661A1 (ja) * 2007-04-11 2008-10-23 Murata Manufacturing Co., Ltd. 多層セラミック基板およびその製造方法
JP2010103481A (ja) * 2008-10-23 2010-05-06 Samsung Electro-Mechanics Co Ltd セラミック積層体及びセラミック焼結体の製造方法
US8147633B2 (en) 2008-10-23 2012-04-03 Samsung Electro-Mechanics Co., Ltd. Ceramic laminate and method of manufacturing ceramic sintered body
WO2012067253A1 (ja) * 2010-11-17 2012-05-24 パナソニック株式会社 セラミック基板およびその製造方法
US20220117084A1 (en) * 2016-08-22 2022-04-14 Murata Manufacturing Co., Ltd. Ceramic substrate and electronic component-embedded module

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368421A (ja) * 2001-06-08 2002-12-20 Murata Mfg Co Ltd 多層セラミック基板の製造方法および多層セラミック基板
WO2003065446A1 (en) * 2002-02-01 2003-08-07 Tdk Corporation Multi-layer ceramic substrate, and method and device for producing the same
US7155816B2 (en) 2002-02-01 2007-01-02 Tdk Corporation Method for producing a multilayer ceramic substrate
CN100390972C (zh) * 2002-02-01 2008-05-28 Tdk株式会社 多层陶瓷基板的制造方法和制造装置
JP2007066933A (ja) * 2005-08-29 2007-03-15 Murata Mfg Co Ltd 多層セラミック基板およびその製造方法
JP4687333B2 (ja) * 2005-08-29 2011-05-25 株式会社村田製作所 多層セラミック基板およびその製造方法
US7670672B2 (en) 2007-04-11 2010-03-02 Murata Manufacturing Co., Ltd. Multilayer ceramic substrate and method for producing same
WO2008126661A1 (ja) * 2007-04-11 2008-10-23 Murata Manufacturing Co., Ltd. 多層セラミック基板およびその製造方法
JP4821855B2 (ja) * 2007-04-11 2011-11-24 株式会社村田製作所 多層セラミック基板およびその製造方法
JP2010103481A (ja) * 2008-10-23 2010-05-06 Samsung Electro-Mechanics Co Ltd セラミック積層体及びセラミック焼結体の製造方法
US8147633B2 (en) 2008-10-23 2012-04-03 Samsung Electro-Mechanics Co., Ltd. Ceramic laminate and method of manufacturing ceramic sintered body
WO2012067253A1 (ja) * 2010-11-17 2012-05-24 パナソニック株式会社 セラミック基板およびその製造方法
US20220117084A1 (en) * 2016-08-22 2022-04-14 Murata Manufacturing Co., Ltd. Ceramic substrate and electronic component-embedded module

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