JP4821855B2 - 多層セラミック基板およびその製造方法 - Google Patents

多層セラミック基板およびその製造方法 Download PDF

Info

Publication number
JP4821855B2
JP4821855B2 JP2008538063A JP2008538063A JP4821855B2 JP 4821855 B2 JP4821855 B2 JP 4821855B2 JP 2008538063 A JP2008538063 A JP 2008538063A JP 2008538063 A JP2008538063 A JP 2008538063A JP 4821855 B2 JP4821855 B2 JP 4821855B2
Authority
JP
Japan
Prior art keywords
layer
multilayer ceramic
ceramic substrate
interlayer
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008538063A
Other languages
English (en)
Other versions
JPWO2008126661A1 (ja
Inventor
裕一 飯田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2008538063A priority Critical patent/JP4821855B2/ja
Publication of JPWO2008126661A1 publication Critical patent/JPWO2008126661A1/ja
Application granted granted Critical
Publication of JP4821855B2 publication Critical patent/JP4821855B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183Components mounted in and supported by recessed areas of the printed circuit board
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/4807Ceramic parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01012Magnesium [Mg]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0183Dielectric layers
    • H05K2201/0195Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06Lamination
    • H05K2203/063Lamination of preperforated insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/30Details of processes not otherwise provided for in H05K2203/01 - H05K2203/17
    • H05K2203/308Sacrificial means, e.g. for temporarily filling a space for making a via or a cavity or for making rigid-flexible PCBs
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4697Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

この発明は、多層セラミック基板およびその製造方法に関するもので、特に、いわゆる無収縮プロセスによって製造される多層セラミック基板であって、キャビティを備えるものに関するものである。
多層セラミック基板を製造しようとする場合、多層セラミック基板となるべき生の状態の積層体を焼成することが行なわれるが、このような焼成工程を実施したとき、積層体が収縮することは避けられない。収縮が特に不均一に生じる場合には、多層セラミック基板における配線の高密度化を阻害することになるので、焼成工程の間、積層体が不均一に収縮しないようにすることが重要である。
上述のような不均一な収縮を生じにくくするための方法として、いわゆる無収縮プロセスによる多層セラミック基板の製造方法がある。無収縮プロセスによって多層セラミック基板を製造しようとする場合、多層セラミック基板となるべき生の状態の積層体を積層方向に挟むように拘束層が配置される。拘束層は、焼成温度では焼結しない無機材料粉末を含んでいる。したがって、焼成工程において、拘束層は積層体の収縮を抑制するように作用し、結果として、不均一な収縮が生じにくくするように作用する。なお、拘束層は、焼成工程の後、除去される。
しかしながら、キャビティ付き多層セラミック基板を製造する場合、上述したような無収縮プロセスが適用されたとしても、キャビティ、特にキャビティの底面の周縁部が不所望にも変形し、クラックや断線が生じることがある。なぜなら、拘束層は、生の積層体の表面に配置されるので、拘束層による収縮抑制作用はキャビティの開口部から離れるに従って弱まり、そのため、開口部から最も離れた位置すなわちキャビティの底面での収縮度合いが最も高くなり、応力が集中するからである。キャビティの深さについて言えば、キャビティが深くなるほど、キャビティの底面での収縮度合いが高くなる。
このような問題を解決するため、特開2003−273513号公報(特許文献1)では、生の積層体におけるキャビティを規定する壁部を構成する生のセラミックからなる基材層の界面に拘束層すなわち層間拘束層を配置することが提案されている。この層間拘束層は、焼成工程を終えた後に除去されるものではなく、基材層に含まれていた一部の材料の浸透によって固化され、製品としての多層セラミック基板に残される。このような層間拘束層をキャビティの壁部に配置することによって、表面拘束層による収縮抑制効果が弱まるキャビティの底部での変形、クラックおよび断線の発生を抑制することができる。
しかしながら、上記した特許文献1に記載の方法によっても、たとえば深いキャビティを有する多層セラミック基板を製造しようとする場合、キャビティの底面での収縮抑制作用が不十分となり、キャビティの底面の周縁部に収縮応力が集中し、変形、クラックおよび断線が発生するという問題を引き起こすことがある。これらの問題を解決するには、層間拘束層による収縮抑制効果を高める必要がある。
層間拘束層による収縮抑制効果を高めるには、形成される層間拘束層の厚みを厚くすること、あるいは、形成される層間拘束層の層数を増やすことが有効であると考えられる。しかしながら、前者については、層間拘束層に含まれる無機材料粉末が基材層に含まれるガラス等の浸透により緻密化して固化されるものであるため、層間拘束層は、基材層に含まれるガラス等の浸透によって固化されることを可能にする程度の厚みでなければならず、その厚みの増加には限界がある。実際、特許文献1では、層間拘束層の厚みとして1〜2μm程度の厚みが開示されている。他方、後者については、特許文献1にも記載されているが、基材層間の各界面すべてに層間拘束層が形成されているような場合、基材層の焼結性の低下を無視することができなくなる。
特開2003−273513号公報
そこで、この発明の目的は、上述したような問題を解決し得る、多層セラミック基板およびその製造方法を提供しようとすることである。
この発明は、底部と底部の上方主面を底面とするキャビティを規定する壁部とを備える、多層セラミック基板にまず向けられる。多層セラミック基板は、上述した技術的課題を解決するため、複数の基材層と前記基材層間に配置される層間拘束層とを有し、底部と壁部との境界面を挟んで、底部側には基材層が配置され、他方、壁部側には層間拘束層が配置される。上記基材層はガラス材料および第1のセラミック材料を含む第1の粉体の焼結体からなる。他方、上記層間拘束層は、上記ガラス材料を溶融させ得る温度では焼結しない第2のセラミック材料を含む第2の粉体を含むとともに、基材層に含まれていたガラス材料を含む第1の粉体の一部が焼成時にこの層間拘束層へ拡散あるいは流動することによって、第2の粉体が互いに固着した状態にある。そして、境界面を挟んで配置される基材層と層間拘束層との間に、第1の導体膜が配置されている。
この発明に係る多層セラミック基板において、第1の導体膜は、キャビティの全周を沿うように形成されていることが好ましい。
また、第1の導体膜は、その一部がキャビティの底面上にまで延びるように形成されていることが好ましい。この場合、第1の導体膜は、キャビティの底面の全面を覆うように形成されていてもよい。
上述のように第1の導体膜がキャビティの底面の全面を覆うように形成されるという構成が採用されない場合、キャビティの底面上に、第1の導体膜とは別に、第2の導体膜が形成されていてもよい。
キャビティには、壁部の途中に上方に向く上面を形成するように段差が設けられていてもよい。この場合、段差の上面が延びる面を挟んで、下側には基材層が配置され、他方、上側に層間拘束層が配置され、段差の上面を挟んで配置される基材層と層間拘束層との間に、第3の導体膜が配置されていることが好ましい。
層間拘束層は、さらに、底部および/または壁部の積層方向での中間部にも配置されていてもよい。
この発明は、また、底部と底部の上方主面を底面とするキャビティを規定する壁部とを備える、生の状態の積層体を作製する工程と生の状態の積層体を焼成する工程とを備える、多層セラミック基板の製造方法にも向けられる。
この発明に係る多層セラミック基板の製造方法において、生の状態の積層体は、数の基材層と前記基材層間に配置される層間拘束層とを有し、部と壁部との境界面を挟んで、底部側には基材層が配置され、他方、壁部側には層間拘束層が配置され、境界面を挟んで配置される基材層と層間拘束層との間に、第1の導体膜が配置されている。
また、基材層は、ガラス材料または焼成によって溶融してガラス化されることによりガラス材料となり得るガラス成分および第1のセラミック材料を含む第1の粉体を含んでいる。他方、層間拘束層は、ガラス材料を溶融させ得る温度では焼結しない第2のセラミック材料を含む第2の粉体を含んでいる。
前述した生の状態の積層体を焼成する工程では、第1の粉体の少なくとも一部を焼結させるとともに、ガラス材料を含む第1の粉体の一部を層間拘束層へ拡散あるいは流動させることによって、第2の粉体を、実質的に焼結させずに、互いに固着させるように、生の積層体を所定の温度で焼成することが行なわれる。
この発明に係る多層セラミック基板の製造方法は、前述したガラス材料を溶融させ得る温度で焼結しない第3のセラミック材料を含む第3の粉体を含む、生の状態にある表面拘束層を用意する工程をさらに備えていてもよい。この場合、前述した生の状態の積層体は、基材層と層間拘束層とをもって構成される積層構造物の少なくとも一方主面上に上記表面拘束層を積層しかつ圧着した状態にあり、前述した焼成工程の後、この表面拘束層を除去する工程をさらに備える。
この発明によれば、底部とキャビティを規定する壁部との境界面を挟んで配置される基材層と層間拘束層との間に、第1の導体膜が配置されているので、この第1の導体膜が配置されている部分において、基材層と層間拘束層との密着性を高くすることができ、その結果、層間拘束層による収縮抑制効果を高めることができる。したがって、深いキャビティを有する多層セラミック基板を製造しようとする場合においても、キャビティの底面の周縁部における変形、クラックおよび断線等の発生を抑制する効果が高められる。
上述した基材層と層間拘束層との密着性が第1の導体膜によって高められる理由は、次のように推測することができる。
一般に、多層セラミック基板では導体膜が内部に形成されるが、この導体膜中の金属元素は焼成時に基材層へ拡散する。基材層のガラス中に拡散した金属元素は、ガラス中では網目修飾イオンとなり、ガラスの網目を形成している酸素架橋を打開し、ガラスの粘度を低下させる。ガラスの粘度が低くなると、層間拘束層へガラスが浸透しやすくなり、層間拘束層と基材層との密着性が高くなり、層間拘束層による収縮抑制効果が高められる。
この発明によれば、焼成時において収縮応力が集中するキャビティの底面の周縁部、すなわち底部と壁部との境界面を挟んで配置される基材層と層間拘束層との間に、第1の導体膜が配置されるので、この部分での層間拘束層の収縮抑制効果が高くなり、たとえ深いキャビティを有する多層セラミック基板においても、キャビティの底面の周縁部での変形、クラックおよび断線等の発生を抑制することができる。
上述したようなクラック等の発生を抑制する効果は、第1の導体膜がキャビティの全周に沿うように形成されているとき、特に顕著なものとなる。
この発明によれば、また、キャビティの底面は基材層によって与えられることになる。したがって、第1の導体膜がキャビティの底面上にまで延びるように形成されたり、第2の導体膜がキャビティの底面上に形成されたりする場合、これら導体膜が層間拘束層ではなく基材層上に形成されることになるので、キャビティの底面に対する導体膜の接合強度をより高くすることができる。
キャビティに段差が設けられていると、段差の上面の周縁部においてもクラック等が発生しやすい状況がもたらされる。したがって、段差の上面が延びる面を挟んで下側には基材層が配置され、上側には層間拘束層が配置され、これら基材層と層間拘束層との間に第3の導体膜が配置されていると、この第3の導体膜に接する層間拘束層による収縮抑制効果を高めることができ、したがって、上述したようなクラック等の発生を抑制することができる。また、段差の上面にまで延びるように第3の導体膜が形成されていると、段差の上面に対する第3の導体膜の接合強度を高めることができる。
層間拘束層が底部および/または壁部の積層方向での中間部にも配置されていると、この層間拘束層が配置された位置での焼成時の平面方向での収縮を抑制することができるので、多層セラミック基板の寸法精度をより高め、かつクラック抑制効果を高めることができる。
この発明に係る多層セラミック基板の製造方法において、生の状態の積層体に表面拘束層を積層しかつ圧着した状態で焼成工程を実施すると、焼成時の収縮をより抑制することができ、結果として、多層セラミック基板の寸法精度をより高めることができる。
この発明の第1の実施形態による多層セラミック基板1を示す平面図である。 図1の線A−Aに沿う断面図である。 図2に相当する図であって、多層セラミック基板1のキャビティ4内にチップ部品11が搭載された状態を示す。 図1および図2に示した多層セラミック基板1の製造方法を説明するためのもので、生の状態の積層体15を構成する要素を分解して示す断面図である。 図4に示した要素を積層することによって得られた生の状態の積層体15を示す断面図である。 この発明の第2の実施形態による多層セラミック基板1aを示す平面図である。 この発明の第3の実施形態による多層セラミック基板21を示す平面図である。 この発明の第4の実施形態による多層セラミック基板31を示す平面図である。 図8に示した多層セラミック基板31の断面図である。 この発明の第5の実施形態による多層セラミック基板31aを示す平面図である。 この発明の第6の実施形態による多層セラミック基板41を示す断面図である。 この発明の第7の実施形態による多層セラミック基板41aを示す断面図である。 この発明の第8の実施形態による多層セラミック基板51を示す断面図である。 実験例において作製した実施例1および2ならびに比較例1および2の各々に係る多層セラミック基板を示す平面図である。
符号の説明
1,1a,21,31,31a,41,41a,51 多層セラミック基板
2 底部
3 底面
4 キャビティ
5 壁部
6 基材層
7 層間拘束層
8 境界面
9 第1の導体膜
10 第2の導体膜
15 生の状態の積層体
16,17 表面拘束層
43 段差
44 上面
45 第3の導体膜
図1ないし図5は、この発明の第1の実施形態を説明するためのものである。ここで、図1は、多層セラミック基板1の平面図であり、図2は、図1の線A−Aに沿う断面図である。
多層セラミック基板1は、底部2と底部2の上方主面を底面3とするキャビティ4を規定する壁部5とを備えている。また、多層セラミック基板1は、積層された複数の基材層6と基材層6間に位置される層間拘束層7とをもって構成される積層構造を有している。なお、図示された底部2に位置する基材層6、壁部5に位置する基材層6および層間拘束層7は、それぞれ、単層のものとして図示されているが、これは、図面作製上の便宜に過ぎず、実際には、各々において必要な厚みを得るため、複数層積層されることが通常である。
基材層6はガラス材料および第1のセラミック材料を含む第1の粉体の焼結体からなる。他方、層間拘束層7は、上記ガラス材料を溶融させ得る温度では焼結しない第2のセラミック材料を含む第2の粉体を含むとともに、基材層6に含まれていたガラス材料を含む第1の粉体の一部が焼成時にこの層間拘束層7へ拡散あるいは流動することによって、第2の粉体が互いに固着した状態にある。
底部2と壁部5との境界面8を挟んで、底部2側には基材層6が配置され、他方、壁部5側には層間拘束層7が配置されている。そして、境界面8を挟んで配置される基材層6と層間拘束層7との間に、第1の導体膜9が配置されている。この実施形態では、第1の導体膜9は、図1からわかるように、キャビティ4の全周に沿うように形成されている。また、第1の導体膜9は、多層セラミック基板1の内部だけでなく、キャビティ4の底面3の一部上にまで延びるように形成されている。
後述する実験例からわかるように、この発明によれば、キャビティ4が比較的深くても、キャビティ4の底面3の周縁部でのクラック発生を効果的に抑制することができるが、アスペクト比としては、0.4〜1の範囲にあることが好ましい。
図3には、多層セラミック基板1のキャビティ4の内部にチップ部品11が搭載された状態が示されている。キャビティ4の底面3上には、前述した第1の導体膜9とは別に、第2の導体膜10が形成されている。第2の導体膜10は、チップ部品10に備える端子電極12と電気的に接続される。
図4および図5は、多層セラミック基板1の製造方法を説明するためのものである。
多層セラミック基板1を製造するため、簡単に言えば、図5に示すような生の状態の積層体15が作製され、この生の状態の積層体15を焼成することが行なわれる。生の状態の積層体15は、多層セラミック基板1の生の状態のものに相当する積層構造物を備えている。
より詳細には、生の状態の積層体15は、底部2と底部2の上方主面を底面3とするキャビティ4を規定する壁部5とを備えている。また、生の状態の積層体15は、積層された複数の基材層6と基材層6間に位置される層間拘束層7とをもって構成される積層構造を有し、底部2と壁部5との境界面8を挟んで、底部2側には基材層6が配置され、他方、壁部5側には層間拘束層7が配置され、境界面8を挟んで配置される基材層6と層間拘束層7との間に、第1の導体膜9が配置されている。また、キャビティ4の底面3上には、第2の導体膜10が形成されている。
生の状態の積層体15は、さらに、上述した多層セラミック基板1の生の状態のものに相当する積層構造物の上方および下方主面上にそれぞれ積層される表面拘束層16および17を備えている。
上述した生の状態の積層体15において、基材層6は、ガラス材料または焼成によって溶融してガラス化されることによりガラス材料となり得るガラス成分および第1のセラミック材料を含む第1の粉体を含んでいる。他方、層間拘束層7は、上記ガラス材料を溶融させ得る温度では焼結しない第2のセラミック材料を含む第2の粉体を含んでいる。層間拘束層7には、拘束力に影響を与えない範囲で、ガラス材料または焼成によって溶融してガラス化されることによりガラス材料となり得るガラス材料を含んでいてもよい。一例として、基材層6に含まれるガラス材料としてホウケイ酸系ガラスが用いられ、第1のセラミック材料としてアルミナが用いられる。また、層間拘束層7に含まれる第2のセラミック材料としては、アルミナ、酸化マグネシウム、酸化ジルコニウム、酸化ケイ素、酸化チタンのいずれかが用いられる。
また、生の状態の積層体15において、表面拘束層16および17は、基材層6に含まれるガラス材料を溶融させ得る温度では焼結しない第3のセラミック材料を含む第3の粉体を含んでいる。一例として、表面拘束層16および17に含まれる第3のセラミック材料として、アルミナ、酸化マグネシウム、酸化ジルコニウム、酸化ケイ素、酸化チタンのいずれか、すなわち層間拘束層7に含まれる第2のセラミック材料と同様のものが用いられる。
上述のような生の状態の積層体15を得るため、図4を参照して説明するような積層工程が実施される。図4には、生の状態の積層体15を構成する要素が分解されて示されている。図4に示した基材層6、層間拘束層7ならびに表面拘束層16および17は、それぞれ、所定の組成を有するグリーンシートによって与えられ、必要に応じて、所定の厚みを得るため、複数のグリーンシートが用いられる。
まず、上述したようなグリーンシートが用意され、壁部5を構成するグリーンシートの各々には、キャビティ4となるべき貫通孔19が設けられる。また、表面拘束層16を構成するグリーンシートが用意され、これらグリーンシートには、キャビティ4の開口部に連通する貫通孔20が設けられる。
他方、底部2を構成するグリーンシートが用意されるとともに、表面拘束層17を構成するグリーンシートが用意される。また、底部2を構成するグリーンシートであって、最も上に位置するグリーンシート上には、第1および第2の導体膜9および10が、たとえば銀を導電成分とする導電性ペーストの印刷によって形成される。
次に、上述した複数のグリーンシートが所定の順序で積層され、次いで圧着されることにより、図5に示すような生の状態の積層体15が得られる。次いで、生の状態の積層体15が焼成される。これによって、焼結状態の多層セラミック基板1が得られる。また、表面拘束層16および17は、この焼結後において除去される。表面拘束層16または17を、そこに接する基材層6に含まれるガラス材料が拡散あるいは流動することによって、第3の粉体を固着した状態にさせ、その表面拘束層を除去することなく、多層セラミック基板1の表面として残してもよい。
上述した焼成工程において、層間拘束層7ならびに表面拘束層16および17は、各々に接する基材層6に対して収縮抑制作用を及ぼし、得られた多層セラミック基板1において不所望な変形等が生じることを抑制する。特に、多層セラミック基板1における底部2と壁部5との境界面8を挟んで配置される基材層6と層間拘束層7との間には、第1の導体膜9が位置しているが、この第1の導体膜9は、基材層6と層間拘束層7との密着性を高めるように作用する。その結果、層間拘束層7による収縮抑制効果が高められ、焼成時において収縮応力が集中するキャビティ4の底面3の周縁部において生じやすい変形、クラックおよび断線等の発生を効果的に抑制することができる。
この実施形態によれば、上述した収縮抑制作用が、表面拘束層16および17によっても及ぼされるので、多層セラミック基板1の寸法精度をより高めることができる。
上述した製造方法に代えて、次のような製造方法が採用されてもよい。
まず、壁部5を構成する複数のグリーンシートが積層される。次いで、これらグリーンシートの積層体に対して、キャビティ4となるべき貫通孔が一挙に形成される。他方、底部2を構成するグリーンシートが積層される。その後、壁部5となるべきグリーンシートの積層体と底部2となるべきグリーンシートの積層体とを積層し、必要に応じて、表面拘束層を積層し、次いで圧着することにより、生の状態の積層体が作製される。
図6は、この発明の第2の実施形態による多層セラミック基板1aを示す図2に相当する図である。図6において、図2に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
図6に示した多層セラミック基板1aでは、底部2と壁部5との境界面の壁部5側だけでなく、底部2の積層方向での中間部にも層間拘束層7が配置されていることを特徴としている。この第2の実施形態によれば、第1の実施形態の場合に比べて、多層セラミック基板1aを得るための焼成工程における平面方向での収縮をより広い部分にわたって抑制することができるので、多層セラミック基板1aの寸法精度をより高めることができ、クラックの発生をより効果的に抑制することができる。特に、底部2の積層方向での中間部に配置される層間拘束層7が、図示したように、キャビティ4の底面3に近接して位置されると、上述したクラック抑制効果を一層高めることができる。
図7は、この発明の第3の実施形態による多層セラミック基板21を示す図1に相当する図である。図7において、図1に示した要素に相当する部分には同様の参照符号を付し、重複する説明は省略する。
図7に示した多層セラミック基板21では、第1の導体膜9が、キャビティ4の周囲に沿いながら断続的に形成されていることを特徴としている。第1の導体膜9による焼成時の基材層6と層間拘束層7との密着性を高める効果については、図1に示した第1の導体膜9の場合のように、必ずしも、キャビティ4の全周に沿って連続的に形成されていなくても、十分に得ることができる。
図8および図9は、この発明の第4の実施形態を説明するためのもので、図8は図1に相当する図であり、図9は図2に相当する図である。図8および図9において、図1および図2に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
第4の実施形態による多層セラミック基板31では、第1の導体膜9が、キャビティ4の底面3の全面を覆うように形成されていることを特徴としている。第1の導体膜9による焼成時の基材層6と層間拘束層7との密着性を高める効果については、第1の実施形態による多層セラミック基板1の場合と同等のものを得ることができる。この実施形態において第1の導体膜9は広い面積を有しているので、これをアース電位に導通された導体膜として用いるのに適している。
図10は、この発明の第5の実施形態による多層セラミック基板31aを示す図9に相当する図である。図10において、図9に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
図10に示した多層セラミック基板31aでは、図6に示した多層セラミック基板1aの場合と同様、底部2と壁部5との境界面の壁部5側だけでなく、底部2の積層方向での中間部にも層間拘束層7が配置されていることを特徴としている。したがって、第5の実施形態によっても、第4の実施形態の場合に比べて、多層セラミック基板31aを得るための焼成工程における平面方向での収縮をより広い部分にわたって抑制することができるので、多層セラミック基板31aの寸法精度をより高めることができ、クラックの発生をより効果的に抑制することができる。特に、底部2の積層方向での中間部に配置される層間拘束層7が、図示したように、キャビティ4の底面3に近接して位置されると、上述したクラック抑制効果を一層高めることができる。
図11は、この発明の第6の実施形態による多層セラミック基板41を示す断面図である。図11には、図3の場合と同様、チップ部品42がキャビティ4内に搭載された状態が示されている。図11において、図1ないし図3に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
図11に示した多層セラミック基板41は、キャビティ4に段差43が設けられていることを特徴としている。段差43は、壁部5の途中に上方に向く上面44を形成している。段差43の上面44が延びる面を挟んで、下側には基材層6が配置され、他方、上側には層間拘束層7が配置される。また、段差43の上面44を挟んで配置される基材層6と層間拘束層7との間には、第3の導体膜45が配置される。詳細には図示しないが、第3の導体膜45は、図1に示した第1の導体膜9のように、キャビティ4の全周に沿って連続的に形成されても、図7に示した第1の導体膜9のように、キャビティ4の周囲に沿うように断続的に形成されてもよい。
多層セラミック基板41において、第1の導体膜9は、図8に示したものと同様、キャビティ4の底面3の全面を覆うように形成されることが好ましい。
キャビティ4内には、前述したように、チップ部品42が搭載される。チップ部品42は、その下面に形成された端子電極46が第1の導体膜9と電気的に接続され、それによってアース電位に導通されるとともに、機械的に固定される。また、チップ部品42の上面には、端子電極47および48が設けられ、これら端子電極47および48は、第3の導体膜45とボンディングワイヤ49および50を介して電気的に接続される。このことからわかるように、段差43の上面上にまで延びるように形成された第3の導体膜45は、ワイヤボンディングを実施するのに適した形態を与えている。
図12は、この発明の第7の実施形態による多層セラミック基板41aを示す図11に相当する図である。図12において、図11に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
図12に示した多層セラミック基板41aでは、図6および図10にそれぞれ示した多層セラミック基板1aおよび31aの場合と同様、底部2と壁部5との境界面の壁部5側だけでなく、底部2の積層方向での中間部にも層間拘束層7が配置されていることを特徴としている。したがって、第7の実施形態によっても、第6の実施形態の場合に比べて、多層セラミック基板31aを得るための焼成工程における平面方向での収縮をより広い部分にわたって抑制することができるので、多層セラミック基板31aの寸法精度をより高めることができ、クラックの発生をより効果的に抑制することができる。特に、底部2の積層方向での中間部に配置される層間拘束層7が、図示したように、キャビティ4の底面3に近接して位置されると、上述したクラック抑制効果を一層高めることができる。
図13は、この発明の第8の実施形態による多層セラミック基板51を示す図2に相当する図である。図13において、図2に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
図13に示した多層セラミック基板51では、底部2と壁部5との境界面の壁部5側だけでなく、底部2の積層方向での中間部にも層間拘束層7が配置され、さらに、壁部5の積層方向での中間部にも層間拘束層7が配置されていることを特徴としている。この実施形態によれば、たとえば第2の実施形態の場合に比べても、多層セラミック基板51を得るための焼成工程における平面方向での収縮をより広い部分にわたって抑制することができるので、多層セラミック基板51の寸法精度をより高め、かつクラックの発生をより効果的に抑制することができる。
次に、この発明による効果を確認するために実施した実験例について説明する。
この実験例では、図14に平面図で示すような実施例1および2ならびに比較例1および2に係る多層セラミック基板を作製した。図14において、前述した図1に示す要素に相当する要素には同様の参照符号を付している。
各試料の構成について説明すると、(1)実施例1に係る多層セラミック基板は、図8および図9を参照して説明した第4の実施形態による多層セラミック基板31と実質的に同様の構造を有している。(2)実施例2に係る多層セラミック基板は、図1および図2を参照して説明した第1の実施形態による多層セラミック基板1と比較して、第2の導体膜10を形成しなかったことを除いて実質的に同様の構造を有している。(3)比較例1に係る多層セラミック基板では、第1および第2の導体膜のいずれをも形成していない。(4)比較例2に係る多層セラミック基板では、第1の導体膜9が形成されず、第2の導体膜10のみがキャビティ4に相似する形状をもって形成されている。
このような実施例1および2ならびに比較例1および2の各々に係る多層セラミック基板を製造するための製造方法としては、図4および図5を参照して説明した製造方法と実質的に同様の製造方法を採用した。
この製造方法において、基材層のためのグリーンシートは、次のようにして作製した。平均粒径約4μmのホウケイ酸系ガラス粉末60重量部と、平均粒径0.35μmのアルミナ粉末40重量部と、分散媒としての水50重量部と、バインダとしてのポリビニルアルコール20重量部と、分散剤としてのポリカルボン酸系分散剤1重量部とを混合してスラリーとし、このスラリーから気泡を除去した後、ドクターブレード法によってスラリーをシート状に成形し、乾燥することによって、厚み100μm(焼成後の厚み50μm)のグリーンシートを得た。
また、拘束層のためのグリーンシートは、次のようにして作製した。平均粒径0.4μmのアルミナ粉末100重量部と、分散媒としての水50重量部と、バインダとしてのポリビニルアルコール20重量部と、分散剤としてのポリカルボン酸系分散剤1重量部とを混合してスラリーとし、このスラリーから気泡を除去した後、ドクターブレード法によってスラリーをシート状に成形し、乾燥することによって、厚み5μmの層間拘束層のためのグリーンシートおよび厚み300μmの表面拘束層のためのグリーンシートをそれぞれ得た。
また、導体膜のための導電性ペーストとして、平均粒径2μmの銀粉末48重量部と、バインダとしてのエチルセルロース3重量部と、溶剤としてのテルペン類49重量部とを含むものを用意し、この導電性ペーストを用いて、図14に示すような導体膜9および10を形成した。
上述したグリーンシートの積層にあたっては、実施例1および2ならびに比較例1および2の各々について、底部を構成するため、6枚の基材層用グリーンシートを積層しながら、壁部を構成する基材層用グリーンシートについては、12枚積層してキャビティの焼成後の深さを0.6mmとするもの、16枚積層してキャビティの焼成後の深さを0.8mmとするもの、および20枚積層してキャビティの焼成後の深さを1mmとするものの3種類作製した。
このようにして得られた各試料に係る多層セラミック基板について断面観察し、キャビティ底面周縁部でのクラックの発生の有無を評価した。各試料10個について、クラックの発生した試料の個数を求め、試料数10個中でのクラック発生個数の比率、すなわちクラック発生率を求めたものが表1に示されている。
Figure 0004821855
表1からわかるように、比較例1および2では、キャビティ深さのいずれにおいてもクラックが発生し、キャビティが深くなるほど、クラック発生率が高くなっている。
これに対して、実施例1および2では、キャビティが1mmにまで深くなってもクラックが発生していない。

Claims (9)

  1. 底部と前記底部の上方主面を底面とするキャビティを規定する壁部とを備える、多層セラミック基板であって、
    数の基材層と前記基材層間に配置される層間拘束層とを有し、
    前記底部と前記壁部との境界面を挟んで、前記底部側には前記基材層が配置され、他方、前記壁部側には前記層間拘束層が配置され、
    前記基材層はガラス材料および第1のセラミック材料を含む第1の粉体の焼結体からなり、
    前記層間拘束層は、前記ガラス材料を溶融させ得る温度では焼結しない第2のセラミック材料を含む第2の粉体を含むとともに、前記基材層に含まれていた前記ガラス材料を含む第1の粉体の一部が焼成時に当該層間拘束層へ拡散あるいは流動することによって、前記第2の粉体が互いに固着した状態にあり
    記境界面を挟んで配置される前記基材層と前記層間拘束層との間に、第1の導体膜が配置されている、
    多層セラミック基板。
  2. 前記第1の導体膜は、前記キャビティの全周に沿うように形成されている、請求項1に記載の多層セラミック基板。
  3. 前記第1の導体膜は、その一部が前記キャビティの底面上にまで延びるように形成されている、請求項1に記載の多層セラミック基板。
  4. 前記第1の導体膜は、前記キャビティの底面の全面を覆うように形成されている、請求項3に記載の多層セラミック基板。
  5. 前記キャビティの底面上に、前記第1の導体膜とは別に、第2の導体膜が形成されている、請求項1に記載の多層セラミック基板。
  6. 前記キャビティには、前記壁部の途中に上方に向く上面を形成するように段差が設けられ、前記段差の上面が延びる面を挟んで、下側には前記基材層が配置され、他方、上側には前記層間拘束層が配置され、前記段差の上面を挟んで配置される前記基材層と前記層間拘束層との間に、第3の導体膜が配置されている、請求項1に記載の多層セラミック基板。
  7. 前記層間拘束層は、前記底部および/または前記壁部の積層方向での中間部にも配置されている、請求項1に記載の多層セラミック基板。
  8. 底部と前記底部の上方主面を底面とするキャビティを規定する壁部とを備える、生の状態の積層体を作製する工程と、
    前記生の状態の積層体を焼成する工程と
    を備え、
    前記生の状態の積層体は、複数の基材層と前記基材層間に配置される層間拘束層とを有し、前記底部と前記壁部との境界面を挟んで、前記底部側には前記基材層が配置され、他方、前記壁部側には前記層間拘束層が配置され、前記境界面を挟んで配置される前記基材層と前記層間拘束層との間に、第1の導体膜が配置されていて、
    前記基材層は、ガラス材料または焼成によって溶融してガラス化されることによりガラス材料となり得るガラス成分および第1のセラミック材料を含む第1の粉体を含み、
    前記層間拘束層は、前記ガラス材料を溶融させ得る温度では焼結しない第2のセラミック材料を含む第2の粉体を含み、
    前記生の状態の積層体を焼成する工程では、前記第1の粉体の少なくとも一部を焼結させるとともに、前記ガラス材料を含む第1の粉体の一部を前記層間拘束層へ拡散あるいは流動させることによって、前記第2の粉体を、実質的に焼結させずに、互いに固着させるように、前記生の積層体を所定の温度で焼成する、
    多層セラミック基板の製造方法。
  9. 前記ガラス材料を溶融させ得る温度では焼結しない第3のセラミック材料を含む第3の粉体を含む、生の状態にある表面拘束層を用意する工程をさらに備え、
    前記生の状態の積層体は、前記基材層と前記層間拘束層とをもって構成される積層構造物の少なくとも一方主面上に前記表面拘束層を積層しかつ圧着した状態にあり、
    前記焼成工程の後、前記表面拘束層を除去する工程をさらに備える、
    請求項8に記載の多層セラミック基板の製造方法。
JP2008538063A 2007-04-11 2008-03-25 多層セラミック基板およびその製造方法 Expired - Fee Related JP4821855B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008538063A JP4821855B2 (ja) 2007-04-11 2008-03-25 多層セラミック基板およびその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2007103439 2007-04-11
JP2007103439 2007-04-11
JP2008538063A JP4821855B2 (ja) 2007-04-11 2008-03-25 多層セラミック基板およびその製造方法
PCT/JP2008/055496 WO2008126661A1 (ja) 2007-04-11 2008-03-25 多層セラミック基板およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2008126661A1 JPWO2008126661A1 (ja) 2010-07-22
JP4821855B2 true JP4821855B2 (ja) 2011-11-24

Family

ID=39863779

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008538063A Expired - Fee Related JP4821855B2 (ja) 2007-04-11 2008-03-25 多層セラミック基板およびその製造方法

Country Status (3)

Country Link
US (1) US7670672B2 (ja)
JP (1) JP4821855B2 (ja)
WO (1) WO2008126661A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5182367B2 (ja) * 2008-05-15 2013-04-17 株式会社村田製作所 多層セラミック基板およびその製造方法
JP5294065B2 (ja) * 2009-02-12 2013-09-18 日立金属株式会社 多層セラミック基板およびそれを用いた電子部品並びに多層セラミック基板の製造方法
JP5294064B2 (ja) * 2009-02-12 2013-09-18 日立金属株式会社 多層セラミック基板およびそれを用いた電子部品並びに多層セラミック基板の製造方法
JP5354011B2 (ja) * 2009-04-21 2013-11-27 株式会社村田製作所 多層セラミック基板の製造方法
JP5383531B2 (ja) * 2010-01-25 2014-01-08 京セラ株式会社 配線基板の製造方法
JP5869234B2 (ja) * 2011-05-31 2016-02-24 京セラ株式会社 配線基板の製造方法および配線基板
JP2013051389A (ja) * 2011-08-01 2013-03-14 Ngk Spark Plug Co Ltd 回路基板、半導体パワーモジュール、製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135933A (ja) * 1999-11-04 2001-05-18 Murata Mfg Co Ltd 多層セラミック基板
JP2003273513A (ja) * 2002-03-14 2003-09-26 Murata Mfg Co Ltd キャビティ付き多層セラミック基板の製造方法およびキャビティ付き多層セラミック基板
JP2007066933A (ja) * 2005-08-29 2007-03-15 Murata Mfg Co Ltd 多層セラミック基板およびその製造方法
JP2007067364A (ja) * 2004-09-03 2007-03-15 Murata Mfg Co Ltd チップ型電子部品を搭載したセラミック基板及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69006609T2 (de) * 1989-03-15 1994-06-30 Ngk Insulators Ltd Keramischer Deckel zum Verschliessen eines Halbleiterelements und Verfahren zum Verschliessen eines Halbleiterelements in einer keramischen Packung.
US5702985A (en) * 1992-06-26 1997-12-30 Staktek Corporation Hermetically sealed ceramic integrated circuit heat dissipating package fabrication method
JP3225666B2 (ja) * 1993-01-27 2001-11-05 株式会社村田製作所 キャビティ付きセラミック多層ブロックの製造方法
US6248429B1 (en) * 1998-07-06 2001-06-19 Micron Technology, Inc. Metallized recess in a substrate
JP3656484B2 (ja) * 1999-03-03 2005-06-08 株式会社村田製作所 セラミック多層基板の製造方法
JP3687443B2 (ja) * 1999-10-12 2005-08-24 株式会社村田製作所 低温焼成セラミック組成物及びセラミック多層基板
JP4158338B2 (ja) * 2000-06-06 2008-10-01 株式会社デンソー インジェクタ用圧電体素子
JP3757788B2 (ja) * 2000-11-27 2006-03-22 株式会社村田製作所 多層セラミック基板およびその製造方法
JP3709802B2 (ja) * 2001-03-28 2005-10-26 株式会社村田製作所 多層セラミック基板の製造方法
JP2002368420A (ja) * 2001-06-05 2002-12-20 Murata Mfg Co Ltd ガラスセラミック多層基板の製造方法およびガラスセラミック多層基板
JP2005116938A (ja) * 2003-10-10 2005-04-28 Ngk Spark Plug Co Ltd キャビティ付き多層セラミック基板およびその製造方法
EP1786249A4 (en) * 2004-09-03 2010-07-21 Murata Manufacturing Co CERAMIC SUBSTRATE WITH A CHIP TYPE ELECTRONIC COMPONENT AND PRODUCTION PROCESS THEREFOR

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135933A (ja) * 1999-11-04 2001-05-18 Murata Mfg Co Ltd 多層セラミック基板
JP2003273513A (ja) * 2002-03-14 2003-09-26 Murata Mfg Co Ltd キャビティ付き多層セラミック基板の製造方法およびキャビティ付き多層セラミック基板
JP2007067364A (ja) * 2004-09-03 2007-03-15 Murata Mfg Co Ltd チップ型電子部品を搭載したセラミック基板及びその製造方法
JP2007066933A (ja) * 2005-08-29 2007-03-15 Murata Mfg Co Ltd 多層セラミック基板およびその製造方法

Also Published As

Publication number Publication date
US7670672B2 (en) 2010-03-02
US20090053532A1 (en) 2009-02-26
WO2008126661A1 (ja) 2008-10-23
JPWO2008126661A1 (ja) 2010-07-22

Similar Documents

Publication Publication Date Title
JP4821855B2 (ja) 多層セラミック基板およびその製造方法
JP4803185B2 (ja) セラミック多層基板の製造方法及びセラミック多層基板の集合基板
JP5012899B2 (ja) 多層セラミック基板およびその製造方法
JP3656484B2 (ja) セラミック多層基板の製造方法
JPWO2006114974A1 (ja) セラミック基板の製造方法およびセラミック基板
JP2011040604A (ja) 積層型セラミック電子部品およびその製造方法
JP4613878B2 (ja) 積層基板及びその製造方法
JP4867276B2 (ja) セラミック基板の製造方法
JP2007129048A (ja) 多層セラミックス基板及びその製造方法
JP4957117B2 (ja) 多層セラミック基板の製造方法および多層セラミック基板作製用複合グリーンシート
JP2005116938A (ja) キャビティ付き多層セラミック基板およびその製造方法
CN108293302B (zh) 多层陶瓷基板及电子部件
JP4696443B2 (ja) 多層セラミック基板の製造方法
JP2008159725A (ja) セラミック多層基板およびその製造方法
JP5184924B2 (ja) 多層セラミック基板及びその製造方法
JP5527048B2 (ja) セラミック多層基板
WO2009151006A1 (ja) セラミック成形体の製造方法
WO2010007878A1 (ja) 多層セラミック基板およびその製造方法
JP2007258264A (ja) 集合基板および個別基板の製造方法
JP6362384B2 (ja) 多層セラミック基板の製造方法
JP2012004422A (ja) セラミック多層基板
JP5051513B2 (ja) 多層セラミック集合基板の製造方法
JP2011018783A (ja) 多層セラミック基板の製造方法
JP2015207578A (ja) 多層セラミック基板及びその製造方法
JP2009231301A (ja) 多層セラミック基板およびその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110517

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110707

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110809

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110822

R150 Certificate of patent or registration of utility model

Ref document number: 4821855

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140916

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees