JP6896849B2 - ウェハから二酸化ケイ素を除去する方法および集積回路の製造方法 - Google Patents

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Description

本開示は、集積回路の製造工程の分野に関し、特に、集積回路の製造方法において適用されるウェハから二酸化ケイ素を除去する方法、およびその方法を使用する集積回路の製造方法に関する。
集積回路の製造方法の分野において、現在シリコン系材料が集積回路を製造するために一般的に使用され、シリコン（または多結晶シリコン）が空気中に置かれるとき、その表面は自然に酸化されて、図１ａに示すように、二酸化ケイ素（ＳｉＯ２）の緻密層が形成される。ある工程において、例えば金属シリサイド工程において、金属ニッケル−白金（ＮｉＰｔ）薄膜は、シリコン系材料で作られた基板と直接接触する必要があり、基板の表面にＳｉＯ２層がある場合、抵抗率が増加し、デバイスの性能が影響を受ける。そのため、その後の任意の工程を実行する前にＳｉＯ２層を除去する必要がある。図１ａに示すように、ＳｉＯ２層を除去する間、他の膜／構造体は除去または損傷から保護されるべきである。分離層（スペーサ、窒化ケイ素（Ｓｉ３Ｎ４）で作られる）の線幅は漏電の増加などデバイスの電気的特性に影響する。したがって、分離層（スペーサ、Ｓｉ３Ｎ４）が除去されるのを防ぐ一方で、ＳｉＯ２を除去する必要がある。
図１ｂに示すように、既存の工程は、ＳｉＯ２を除去するためにウェットエッチング、プラズマドライエッチングなどの方法を主に使用するが、ＳｉＯ２はＳｉ３Ｎ４に対して低いエッチング選択比を有する場合があり、過度の分離層を除去する。それにより、分離層のサイズが小さくなり、それによって漏電が増加し、デバイス性能に影響を及ぼす。
したがって、集積回路の製造方法において適用されるウェハから二酸化ケイ素を除去するための高い選択比および高い効率を有する方法を開発することが必要である。
本発明の背景で開示された情報は、単に本発明の一般的な背景技術の理解を深めることを意図しており、その情報が当業者に既によく知られている先行技術を構成することをいかなる形であれ認めたり暗示するものと解釈されるべきではない。
本発明は、集積回路の製造方法に適用され、ウェハから二酸化ケイ素を除去するための方法であって、高圧下でガス状エッチング剤を二酸化ケイ素と直接反応させ、反応後に反応生成物を取り出すことによって、高い選択比および高い効率で二酸化ケイ素を除去する方法を提供する。
本発明の一態様によれば、ウェハから二酸化ケイ素を除去する方法が提供され、該方法は、脱水フッ化水素ガスと脱水アルコールガスとをプロセスチャンバに導入するステップと、ガス状エッチング剤を生成するために脱水フッ化水素ガスと脱水アルコールガスとを混合するステップと、エッチング剤をプロセスチャンバ内部のウェハと反応させ、エッチング選択比を高めるためにプロセスチャンバ内を高圧に維持するステップと、プロセスチャンバから反応生成物を取り出すステップとを含む。
任意選択で、プロセスチャンバ内の圧力は、３０トルから３００トルの範囲内である。
任意選択で、プロセスチャンバ内の圧力は２００トルである。
任意選択で、プロセスチャンバ内の温度は２０℃から８０℃の範囲内である。
任意選択で、プロセスチャンバ内の温度は４０℃である。
任意選択で、フッ化水素ガスの流量は１００ｓｃｃｍから５００ｓｃｃｍの範囲内であり、アルコールガスの流量は１００ｓｃｃｍから１０００ｓｃｃｍの範囲内である。
任意選択で、フッ化水素ガスの流量は１５０ｓｃｃｍから２２５ｓｃｃｍの範囲内であり、アルコールガスの流量は２００ｓｃｃｍから４５０ｓｃｃｍの範囲内である。
任意選択で、フッ化水素ガスの流量とアルコールガスの流量との比は、０．８：１から１．２：１である。
任意選択で、フッ化水素ガスの流量とアルコールガスの流量との比は１：１である。
任意選択で、アルコールガスは、Ｃ１からＣ８一価アルコールガスのうちの少なくとも１つである。
任意選択で、アルコールガスは、メタノール、エタノール、およびイソプロピルアルコールのうちの少なくとも１つである。
別の態様として、本発明は、本発明の上述の解決方法のいずれか１つに従ってウェハから二酸化ケイ素を除去する方法を含む、集積回路の製造方法をさらに提供する。
任意選択で、本製造方法は、高アスペクト比工程（ＨＡＲＰ）を用いたシャロートレンチアイソレーション層（ＳＴＩ）におけるプロファイル調整のサブ工程を含む。サブ工程では、まず、ＣＶＤ法を用いてＨＡＲＰを行って所定の厚さのＳＴＩ ＨＡＲＰ堆積物を堆積し、その後、ウェハから二酸化ケイ素を除去する方法を用いて、ＳＴＩに対してその開口部を拡大するエッチング操作を行う。そして、製造方法が終了するまで、ＨＡＲＰおよびエッチング操作が繰り返し行われる。
任意選択で、本製造方法は、ＳＴＩのハードマスク層上のＳｉＯ２自然酸化物層を除去するためのサブ工程を含み、ＳＴＩのハードマスク層はＳｉ３Ｎ４である。サブ工程では、ＳＴＩのハードマスク層の表面上のＳｉＯ２自然酸化物層が、ウェハから二酸化ケイ素を除去するための方法を使用してエッチングされ、ＳＴＩ ＨＡＲＰ堆積物に対するＳｉＯ２自然酸化物層のエッチング選択比は制御されるので、ＳｉＯ２自然酸化物層が急速に除去され、ＳＴＩ ＨＡＲＰ堆積物の過度のエッチングが回避される。
任意選択で、製造方法は、パッド酸化物層を除去するためのサブ工程を含み、パッド酸化物層は、加熱によって基板の表面に酸化によって形成されたＳｉＯ２層であり、これはＳＴＩのＳｉ３Ｎ４のハードマスク層のためのバッファ層である。サブ工程では、ウェハから二酸化ケイ素を除去する方法を使用してパッド酸化物層がエッチングされ、ＳＴＩ ＨＡＲＰ堆積物に対するパッド酸化物層のエッチング選択比が制御されるので、パッド酸化物層が急速に除去され、ＳＴＩ ＨＡＲＰ堆積物の過度のエッチングが回避される。
任意選択で、製造方法は、シリコンゲルマニウムを堆積する前に、シリコン基板上のＳｉＯ２自然酸化物層を除去するためのサブ工程を含む。サブ工程では、シリコン基板上のＳｉＯ２自然酸化物層が、ウェハから二酸化ケイ素を除去する方法を使用してエッチングされ、多結晶シリコンに対するＳｉＯ２自然酸化物層のエッチング選択比が制御されるので、ＳｉＯ２自然酸化物層が急速に除去され、シリコン基板への過度の損傷が回避される。
任意選択で、製造方法は、シリサイドを堆積する前に、基板の表面上および多結晶シリコンゲートの表面上のＳｉＯ２自然酸化物層を除去するためのサブ工程を含む。サブ工程では、基板の表面上および多結晶シリコンゲートの表面上のＳｉＯ２自然酸化物層が、ウェハから二酸化ケイ素を除去する方法を使用してエッチングされ、多結晶シリコンに対するＳｉＯ２自然酸化物層のエッチング選択比が制御されるので、ＳｉＯ２自然酸化物層が急速に除去され、シリコン基板への過度の損傷が回避される。
任意選択で、製造方法は、２Ｄ ＮＡＮＤメモリ製造方法におけるＳＴＩリセスサブ工程を含み、ＮＡＮＤメモリは、グラフィックインテンシブ領域に位置するフローティングゲートおよびグラフィックインテンシブ領域ＳＴＩ ＨＡＲＰ堆積物；およびグラフィックスパース領域に位置するコントロールスイッチゲートおよびグラフィックスパース領域ＳＴＩ ＨＡＲＰ堆積物を含む。ここで、フローティングゲートおよびコントロールスイッチゲートは多結晶シリコンで作られ、グラフィックインテンシブ領域ＳＴＩ ＨＡＲＰ堆積物およびグラフィックスパース領域ＳＴＩ ＨＡＲＰ堆積物は二酸化ケイ素で作られる。サブ工程では、ウェハから二酸化ケイ素を除去する方法を用いて、グラフィックインテンシブ領域ＳＴＩ ＨＡＲＰ堆積物およびグラフィックスパース領域ＳＴＩ ＨＡＲＰ堆積物がエッチングされる。フローティングゲートに対する、またはコントロールスイッチゲートに対するＳＴＩ ＨＡＲＰ堆積物のエッチング選択比が制御されるので、ＳＴＩ ＨＡＲＰ堆積物が急速に除去され、フローティングゲートおよびコントロールスイッチゲートへの過度の損傷が回避される。
本発明によるウェハから二酸化ケイ素を除去する方法および集積回路の製造方法は次の利点を有する。
本発明の方法は、従来技術のウェットエッチング工程またはプラズマドライエッチング工程と比較して、ウェハから二酸化ケイ素を除去するために気相エッチング工程を使用し、本発明は化学反応によってＳｉＯ２を除去し、除去工程において固体反応生成物は生成されない。したがって、チャンバ内部の清浄度を維持し、反応生成物によって引き起こされる粒子汚染を低減または排除するために、反応生成物はポンプによって容易に排出することができる。さらに、本発明の方法は固体反応生成物を生成しないので、従来技術とは異なり、固体反応生成物を排出する前に高温で加熱することによって固体反応生成物を気化または液化する必要がない。その結果、本発明の方法は高温加熱を必要とせず、従って加熱ステップに対応する冷却工程を必要としない。これは、単純な反応工程それ自体を意味し、工程効率および工程能力を改善できるだけでなく、加熱および冷却に対応する工程コストも低減することができる。
さらに、本発明によって提供される方法は、高圧工程（例えば、５０トルから３００トル）を使用し、Ｓｉ３Ｎ４（または多結晶シリコン、ＨＡＲＰ堆積物など）に対するＳｉＯ２のエッチング選択比を増加させることができる。これは、ウェハ上の二酸化ケイ素の除去効率を向上させるだけでなく、基板への損傷も低減する。
同様に、本発明による集積回路の製造方法は、ウェハから二酸化ケイ素を除去するために本発明の方法を使用し、それ故、二酸化ケイ素を除去するためのウェットエッチングまたはプラズマドライエッチングを使用する従来技術における集積回路の製造方法と比べて、本発明による集積回路の製造方法は、ウェハ上の二酸化ケイ素の除去効率を改善し、基板への損傷を減少させ、チャンバ内の清浄度を維持し、反応生成物によって引き起こされる粒子汚染を低減または排除し、同時に単純な反応工程、高い工程効率および工程能力、ならびに低コストなどの特徴を有する。
本発明の方法は他の特徴および利点を有し、これらの特徴および利点は添付の図面と共に以下の特定の実施形態から明らかになりまたは説明される。これらの添付図面および特定の実施形態は共に本発明の特定の原理を説明するのに役立つ。
添付の図面と併せた本発明の例示的な実施形態のより詳細な説明を通して、上記および他の目的、本発明の特徴および利点がより明らかとなり、本発明の例示的な実施形態においては、同じ参照符号は通常同じ構成要素を示す。
自然酸化物層を有する集積回路装置の概略図を示す。 従来技術の方法に従って二酸化ケイ素を除去する効果を示す概略図を示す。 本発明によるウェハ上の二酸化ケイ素を除去する方法のステップのフローチャートを示す。 本発明によるウェハ上の二酸化ケイ素を除去する方法の効果の概略図を示す。 従来技術におけるＨＡＲＰを用いたシャロートレンチアイソレーションギャップフィル堆積におけるプロファイル調整を示す概略図を示す。 従来技術におけるＨＡＲＰを用いたシャロートレンチアイソレーションギャップフィル堆積におけるプロファイル調整を示す概略図を示す。 従来技術におけるＨＡＲＰを用いたシャロートレンチアイソレーションギャップフィル堆積におけるプロファイル調整を示す概略図を示す。 ＨＡＲＰを用いたシャロートレンチアイソレーションギャップフィル堆積におけるプロファイル調整の工程において、本発明によるウェハ上の二酸化ケイ素を除去する方法の効果を示す概略図を示す。 ＨＡＲＰを用いたシャロートレンチアイソレーションギャップフィル堆積におけるプロファイル調整の工程において、本発明によるウェハ上の二酸化ケイ素を除去する方法の効果を示す概略図を示す。 ＨＡＲＰを用いたシャロートレンチアイソレーションギャップフィル堆積におけるプロファイル調整の工程において、本発明によるウェハ上の二酸化ケイ素を除去する方法の効果を示す概略図を示す。 ＨＡＲＰを用いたシャロートレンチアイソレーションギャップフィル堆積におけるプロファイル調整の工程において、本発明によるウェハ上の二酸化ケイ素を除去する方法の効果を示す概略図を示す。 自然酸化物層を有するデバイスおよび本発明の方法によって自然酸化物層を除去した後のデバイスの概略図を示す。 自然酸化物層を有するデバイスおよび本発明の方法によって自然酸化物層を除去した後のデバイスの概略図を示す。 パッド酸化物層を有するデバイスおよび本発明の方法によってパッド酸化物層を除去した後のデバイスの概略図を示す。 パッド酸化物層を有するデバイスおよび本発明の方法によってパッド酸化物層を除去した後のデバイスの概略図を示す。 自然酸化物層を有するデバイスおよび本発明の方法によって自然酸化物層を除去した後のデバイスの概略図を示す。 自然酸化物層を有するデバイスおよび本発明の方法によって自然酸化物層を除去した後のデバイスの概略図を示す。 酸化物凹部を有する集積回路デバイスおよび本発明の方法により二酸化ケイ素を除去した後のデバイスの概略図を示す。 酸化物凹部を有する集積回路デバイスおよび本発明の方法により二酸化ケイ素を除去した後のデバイスの概略図を示す。
本発明は、添付の図面を参照して以下にさらに詳細に説明される。添付の図面は、本発明の例示的な実施形態を示しているが、本発明は様々な形態で実施することができ、本明細書に記載の実施形態によって限定されるべきではないことを理解されたい。むしろ、これらの実施形態は、本発明をより徹底的かつ完全にし、かつ本発明の範囲を全体として当業者に伝えるために提供される。
図２は、本発明によるウェハ上の二酸化ケイ素を除去する方法のステップのフローチャートを示す。
この実施形態では、本発明によるウェハから二酸化ケイ素を除去するための方法は、脱水フッ化水素ガスおよび脱水アルコールガスをプロセスチャンバに導入するステップ２０１；ガス状エッチング剤を生成するために脱水フッ化水素ガスと脱水アルコールガスとを混合するステップ２０２；エッチング剤を、プロセスチャンバ内のウェハの表面上の二酸化ケイ素などの除去される物質と反応させ、エッチング選択比を高めるためにプロセスチャンバ内を高圧に維持するステップ２０３；およびプロセスチャンバから反応生成物を取り出すステップ２０４、を含む。
この実施形態は、高圧下でのガス状エッチング剤と二酸化ケイ素との直接反応および反応後の反応生成物の取り出しによって、高い選択比および高い効率で二酸化ケイ素の除去を実現する。
本発明によるウェハから二酸化ケイ素を除去する方法の特定のステップを以下に詳細に記載する。
一例において、ウェハの表面上で除去される物質は二酸化ケイ素であり、本発明によるウェハから二酸化ケイ素を除去する方法は、脱水フッ化水素ガスおよび脱水アルコールガスをプロセスチャンバに導入するステップ２０１；ガス状エッチング剤を生成するために脱水フッ化水素ガスと脱水アルコールガスとを混合するステップ２０２；エッチング剤をプロセスチャンバ中のウェハの表面上で二酸化ケイ素と反応させ、エッチング選択比を高めるためにプロセスチャンバ内に高圧を維持するステップ２０３；およびプロセスチャンバから反応生成物を取り出すステップ２０４、を含み得る。
任意選択で、反応の条件は、プロセスチャンバ内の圧力が３０トルから３００トルであり、プロセスチャンバ内の温度が２０℃から８０℃以下であることを含んでよい。さらに任意選択で、反応の条件は、プロセスチャンバ内の圧力が２００トル、プロセスチャンバ内の温度が４０℃であることを含んでよい。実験によれば、プロセスチャンバ内の圧力が３０トルから３００トルの範囲内で高いほど、ガス状エッチング剤（反応ガス）がウェハの表面でより容易に凝固し、ＳｉＯ２と反応し、この場合著しく増加した速度でＳｉＯ２が除去され、一方でＳｉ３Ｎ４はほぼ増加していない速度で除去され、その結果Ｓｉ３Ｎ４（または多結晶シリコン、ＨＡＲＰ堆積物など）に対するＳｉＯ２の除去選択比（すなわちエッチング選択比）は非常に大きくなることがわかった。
任意選択で、フッ化水素ガスの流量は１００ｓｃｃｍから５００ｓｃｃｍであってよく、アルコールガスの流量は１００ｓｃｃｍから１０００ｓｃｃｍであってよい。さらに好ましくは、フッ化水素ガスの流量は１５０ｓｃｃｍから２２５ｓｃｃｍであってよく、アルコールガスの流量は２００ｓｃｃｍから４５０ｓｃｃｍであってよい。
任意選択で、フッ化水素ガスの流量とアルコールガスの流量との比は、０．８：１から１．２：１であってよい。例えば、フッ化水素ガスの流量とアルコールガスの流量との比は、０．８：１、１：１、または１．２：１であってもよい。さらに好ましくは、フッ化水素ガスの流量とアルコールガスの流量との比は１：１であってよい。フッ化水素ガスの流量をアルコールガスの流量に近づけることにより、二酸化ケイ素の除去の均一性を向上させることができる。
任意選択で、アルコールガスは、Ｃ１からＣ８一価アルコールガスのうちの少なくとも１つであってよい。さらに好ましくは、アルコールガスは、メタノール（ＣＨ３ＯＨ）、エタノール（Ｃ２Ｈ５ＯＨ）、およびイソプロピルアルコール（ＩＰＡ）の少なくとも１つであってよい。
アルコールガスがメタノールの気化物である場合、エッチング剤はＨＦ２ −およびＣＨ３ＯＨ２ ＋である。反応生成物は四フッ化ケイ素、メタノールおよび水である。具体的には、メタノール（ＣＨ３ＯＨ）が使用されるとき、本発明によるウェハから二酸化ケイ素を除去する方法の反応式は、以下の通りであってよい。
Figure 0006896849
脱水ＨＦガスと脱水ＣＨ３ＯＨガスをチャンバ内部で混合してガス状エッチング剤ＨＦ２ −とＣＨ３ＯＨ２ ＋を生成してよく、工程中のチャンバ内部圧力を２００トルに設定してよく、チャンバ内部温度を４０℃としてよく、混合されたＨＦ２ −およびＣＨ３ＯＨ２ ＋はＳｉＯ２と反応してＳｉＦ４、ＣＨ３ＯＨ、およびＨ２Ｏを生成する。ＣＨ３ＯＨは良好な吸湿性を有し、結果的にウェハ表面上の残留Ｈ２Ｏを減少させることができ、同時にＳｉＦ４、ＣＨ３ＯＨおよびＨ２Ｏなどの反応生成物はすべて反応後にポンプによって取り出すことができる。
実際の用途では、本発明によるウェハから二酸化ケイ素を除去する方法において、次の工程と一体化して真空プラットフォームにすることができるプロセスチャンバを使用することができ、その結果、次の工程は、再び非真空環境にさらされたために次の工程の前にウェハが再び酸化され、次の工程に影響を及ぼすのを防ぐために、真空環境を破壊することなく、ウェハ表面からＳｉＯ２を除去した後、行われてよい。次の工程は、例えば、シリサイド工程におけるＮｉＰｔ堆積またはＳｉＧｅ堆積であってよい。
本発明によるウェハから二酸化ケイ素を除去する方法は、以下に示す利点を有する。
第一に、高い選択比が実現される。本発明は高圧法により選択比を高める。実験は、高圧工程（例えば、２００トルの工程圧力）を使用するとき、ガス状エッチング剤がウェハの表面で凝固し、より容易にＳｉＯ２と反応することを示しており、この場合、ＳｉＯ２は著しく増加した速度で除去される。一方で、Ｓｉ３Ｎ４は少し増加した速度で除去され、それによって基板への損傷を減少させながらＳｉＯ２の除去速度を増加させる。すなわち、本発明によって提供される方法は、Ｓｉ３Ｎ４（または多結晶シリコン、ＨＡＲＰなど）に対するＳｉＯ２の除去選択比を著しく増加させる。
第二に、プラズマは使用されず、他のいかなる副生成物も生成しない可能性が高い。このことにより、基板に損傷を与えず、粒子汚染を減らし、チャンバ内部を清浄に保つだけではなく、装置のコストも削減する。
第三に、ＳｉＯ２が化学反応によって除去されるので、固体の反応生成物がなく、したがって反応生成物をポンプによって取り出すことができる。図５ａおよび図５ｂは、本発明によるウェハから二酸化ケイ素を除去する方法の他の効果を示す概略図である。図５に示すように、反応生成物がよく拡散するので、インテンシブ領域内の小孔内のＳｉＯ２とスパース領域内のＳｉＯ２の除去量は一致しており、気体状のＳｉＦ４などの反応生成物はポンプで容易に排出され、小孔を塞ぐことがなくなり、それによって良好な除去効果、小孔に対する高い除去効果、および高い除去均一性が得られる。さらに、本実施形態によって提供される方法は、パッド酸化物の除去およびシャロートレンチアイソレーション（ＳＴＩ）リセスエッチングのローディング効果も改善することができ、その結果、大小のホールリセスの一貫したディープエッチング、および一貫したＳＴＩ高さが得られる。さらに、ＣＨ３ＯＨおよびＨ２Ｏも取り出すのが非常に容易であり、チャンバの壁上で凝固せず、そして粒子がほとんどない。
第四に、本発明の一実施形態によるウェハから二酸化ケイ素を除去する方法は、低い工程温度、例えば２０℃から８０℃を有し、したがって高温加熱は必要ではなく、したがって、高温加熱ステップに対応する冷却ステップは不要であり、これは単純な反応工程を意味し、反応は一工程で完了する。したがって、処理効率および能力を向上させることができるだけでなく、少なくとも加熱および冷却ステップによって生じるコストも削減することができる。
実施例
本発明の別の局面によれば、集積回路の製造方法もまた提供され、それは上記のウェハから二酸化ケイ素を除去するための方法を含む。
本発明による集積回路の製造方法は、ウェハ上の二酸化ケイ素を除去するために本発明の上記の実施形態によって提供される方法を使用するので、二酸化ケイ素を除去するためにウェットエッチングまたはプラズマドライエッチングを使用する従来技術における集積回路の製造方法と比較して、本発明による集積回路の製造方法は、ウェハ上の二酸化ケイ素の除去効率を改善し、基板への損傷を減らし、チャンバ内部の清浄度を保ち、反応生成物によって引き起こされる粒子汚染物を減らすかさらにはなくすことができ、同時に単純な反応工程、高い工程効率および工程能力、および低コストなどの特徴を有する。
本発明の解決策および実施の効果の理解を容易にするために、いくつかの適用例が以下に与えられる。当業者であれば、これらの実施例は単に本発明の理解を容易にすることを意図しており、その特定の詳細はいかなる形でも本発明を限定することを意図していないことを理解すべきである。
実施例１：ＳＴＩ ＨＡＲＰ堆積ギャップフィルプロファイルの調整
図４ａ、４ｂおよび４ｃは、従来技術によるＨＡＲＰ（高アスペクト比プロセス）を用いたシャロートレンチアイソレーションギャップフィルにおけるプロファイル調整を示す概略図である。図４ａはＳＴＩエッチング後のデバイスを示し、図４ｂはＳＴＩ ＨＡＲＰ堆積中のデバイスを示し、図４ｃはＳＴＩ ＨＡＲＰ堆積後にボイドを有するデバイスを示す。図４ａ、４ｂおよび４ｃに示すように、２８ｎｍのＳＴＩアスペクト比が高く、ＳＴＩエッチングが不十分なプロファイルを形成するので、ＳＴＩ ＨＡＲＰ堆積はＣＶＤ法を使用する堆積であり、ＳＴＩ ＨＡＲＰ堆積中にボイドを生成する可能性が非常に高い。さらに、固体反応生成物は、図４ａ、図４ｂ、図４ｃに示される従来技術において製造され、小孔の除去効率は低く、能力は小さい。
実施例１の集積回路の製造方法は、ＨＡＲＰを用いたシャロートレンチアイソレーション層のギャップフィルにおけるプロファイル調整のサブプロセスを含む。このサブプロセスでは、まずＣＶＤ法を用いてＨＡＲＰ堆積物を所定の厚さで堆積するためにＨＡＲＰが実行され、次いで、ＳＴＩをエッチングして開口部を拡大するためにウェハから二酸化ケイ素を除去する方法を用い、工程が終了するまで上記堆積およびエッチング操作が繰り返し行われる。
具体的には、図５ａ、５ｂ、５ｃ、および５ｄは、ＨＡＲＰを使用したシャロートレンチアイソレーションギャップフィルにおけるプロファイル調整の工程において、本発明によるウェハから二酸化ケイ素を除去する方法の効果を示す概略図である。図５ａは、ＳＴＩエッチング後のデバイスを示し、図５ｂは、ＳＴＩ ＨＡＲＰ堆積中のデバイスを示し、図５ｃは、本発明によるウェハから二酸化ケイ素を除去する方法によって調整されたＳＴＩ開口部を有するデバイスを示し、図５ｄはＳＴＩ ＨＡＲＰ堆積後のデバイスを示す。
この例では、本発明によるウェハから二酸化ケイ素を除去する方法は、ガス状エッチング剤ＨＦ２ −およびＣＨ３ＯＨ２ ＋を生成するために脱水フッ化水素ガスと脱水メタノールとを混合するステップ；次いで、エッチング剤がプロセスチャンバ内のウェハの表面上のＳｉＯ２と接触して反応するように、エッチング剤をプロセスチャンバ内に導入するステップ；ＳｉＦ４、ＣＨ３ＯＨ、およびＨ２Ｏを生成するステップを有する。プロセスチャンバ内のプロセス条件は以下の通りである：チャンバ内の圧力を２００トルに設定し、チャンバ内の温度を４０℃に維持し、反応が完了した後、ＳｉＦ４、ＣＨ３ＯＨ、およびＨ２Ｏをポンプで排出する。
図５ａ、図５ｂ、図５ｃ、及び図５ｄに示すように、本発明の実施形態による集積回路の製造方法においては、ＣＶＤ工程を用いてＨＡＲＰを実施してＨＡＲＰ堆積物を一定厚さに堆積した後（例えばＳｉＯ２層を堆積する）、開口部を拡大するためにＳＴＩをエッチングする必要があり、それによってボイドが発生するのを回避することができる。非固体状態の反応生成物はポンプで容易に排出されるので、本発明の方法はＳｉＯ２を除去するために使用され、チャンバ内部を清浄に保ち、反応生成物によって引き起こされる粒子汚染を低減または排除することさえ可能である。本実施形態によって提供される方法は、高温加熱を必要とせず、これは単純な反応工程を意味し、それによって工程効率および工程能力が高く、低コストであるなどの特徴を有する。さらに、本発明の方法は、２００トルの工程圧力および４０℃の工程温度を有し、その結果ＨＡＲＰ堆積物などに対するＳｉＯ２のエッチング選択比を増加させることができ、それはウェハ上の二酸化ケイ素の除去効率を改善するだけではなく、基板への損傷も減少させるので、開口部のプロファイルを制御することができ、ＣＶＤ ＨＡＲＰのギャップ充填能力を高めることができる。
実施例２：ＳＴＩ Ｓｉ３Ｎ４自然酸化物層の除去
この実施例２における集積回路の製造方法は、ＳＴＩのハードマスク層上のＳｉＯ２自然酸化物層を除去するためのサブ工程を含み、ＳＴＩのハードマスク層はＳｉ３Ｎ４で作られる。このサブ工程では、ＳＴＩのハードマスク層の表面上のＳｉＯ２自然酸化物層が、本発明によるウェハから二酸化ケイ素を除去する方法を用いてエッチングされ、ＳＴＩ ＨＡＲＰ堆積物に対するＳｉＯ２自然酸化物層のエッチング選択比が制御され、ＳｉＯ２自然酸化物層が急速に除去されるので、ＳＴＩ ＨＡＲＰ堆積物の過度のエッチングが回避される。
具体的には、図６ａおよび６ｂは、それぞれ、自然酸化物層を有するデバイスおよび本発明の方法によって自然酸化物層を除去した後のデバイスの概略図を示す。
図６ａに示すように、集積回路の製造方法において、ＳＴＩのハードマスク層としてＳｉ３Ｎ４を使用し、ハードマスク層を除去するために、Ｈ３ＰＯ４ウェットエッチング法を使用する必要がある。しかしながら、ハードマスク層を有するウェハをしばらく空気中に置いた後、Ｓｉ３Ｎ４層の表面は自然に酸化されて緻密なＳｉＯ２層を形成する。ＳｉＯ２自然酸化物層はＳｉ３Ｎ４を除去する前に除去すべきである。ハードマスク層を除去するために使用されるＨ３ＰＯ４ウェットエッチング法がＳｉＯ２を除去するために使用される場合、ＳｉＯ２は非常に低速で除去される。さらに、図６ａのＳＴＩ ＨＡＲＰ堆積物はＣＶＤ法を使用して堆積されたＳｉＯ２層であり、ＳｉＯ２層は緻密性が低く、この場合、Ｓｉ３Ｎ４層の表面上のＳｉＯ２自然酸化物層を除去するとき、除去しやすい。ＳＴＩ ＨＡＲＰ堆積物の除去量を十分に制御すること、すなわち、ＳＴＩ ＨＡＲＰ堆積物に対するＳｉ３Ｎ４表面上のＳｉＯ２自然酸化物層のエッチング選択比を十分に制御して、ＳＴＩのステップ高さ（すなわち、基板の表面上のＳＴＩの高さ）を確実にすることが必要である。なぜなら、ＳＴＩのステップ高さはデバイスの電気的特性に影響を与えるので、それは高すぎても低すぎてもいけないからである。
この理由から、本発明の方法は必然的にＳｉ３Ｎ４表面上のＳｉＯ２自然酸化物層を除去するために使用される。図６ｂはこの方法を用いてＳｉ３Ｎ４表面上のＳｉＯ２自然酸化物層を除去した後のデバイスの外観を示す。この実施例において、本発明による二酸化ケイ素の除去に使用される方法は、実施例１と同様の工程ステップを有するので、説明を省略する。
本発明の方法は高圧工程を使用し、ＳＴＩ ＨＡＲＰ堆積物に対するＳｉ３Ｎ４表面上のＳｉＯ２自然酸化物層のエッチング選択比を増加させることができ、それによりＳｉ３Ｎ４表面上のＳｉＯ２自然酸化物層を急速に除去し、同時にＳＴＩ ＨＡＲＰ堆積物の過度のエッチングを防止し、それによってＳＴＩのステップ高さを十分に制御する。さらに、本発明の方法は、Ｓｉ３Ｎ４表面上のＳｉＯ２自然酸化物層を除去する際に固体の反応生成物を生成しないので、反応生成物が小孔を塞いでしまう問題を防止でき、小孔の除去効率を改善し、能力を改善する。
実施例３：ＩＣパッド酸化物除去：
この実施例３の集積回路の製造方法は、パッド酸化物層を除去するためのサブ工程を含み、このパッド酸化物層は、加熱によって基板の表面を酸化することによって形成されたＳｉＯ２層であり、このＳｉＯ２層はＳＴＩのハードマスク層Ｓｉ３Ｎ４のためのバッファ層である。このサブ工程において、本発明によるウェハから二酸化ケイ素を除去する方法を用いてパッド酸化物層がエッチングされ、ＳＴＩ ＨＡＲＰ堆積物に対するパッド酸化物層のエッチング選択比が制御されるので、パッド酸化物層が急速に除去され、ＳＴＩ ＨＡＲＰ堆積物の過度のエッチングが回避される。
具体的には、図７ａおよび７ｂは、それぞれ、パッド酸化物層を有するデバイスおよび本発明の方法によってパッド酸化物層を除去した後のデバイスの概略図を示す。
図７ａに示すように、パッド酸化物層は、ＳＴＩのハードマスク層Ｓｉ３Ｎ４のバッファ層として機能し、ランプチューブを用いて基板の表面を熱酸化することによって形成されたＳｉＯ２層であり、その厚さは異なる工程に応じて（例えば、２８ｎｍ工程において、ＳｉＯ２層は５０Åの厚さを有する）決定することができる。このＳｉＯ２パッド酸化物層は、後続の工程の前に除去する必要がある。さらに、図７ａのＳＴＩ ＨＡＲＰ堆積物はＣＶＤ法を用いて堆積されたＳｉＯ２層であり、このＳｉＯ２層は緻密性が低く、この場合、パッド酸化物層を除去するとき、ＳＴＩ ＨＡＲＰ堆積物の除去量を十分に制御する必要があり、すなわち、ＳＴＩ ＨＡＲＰ堆積物に対するパッド酸化物層のエッチング選択比を十分に制御する必要があり、それによりパッド酸化物層を急速に除去することができ、一方でＳＴＩ ＨＡＲＰ堆積物の過度のエッチングを防止し、それによってＳＴＩのステップ高さを保証するようにする。
このため、本発明の方法は必然的にパッド酸化物層を除去するために用いられ、図７ｂはこの方法を用いてパッド酸化物層を除去した後のデバイスの外観の概略図である。本実施例において用いられる本発明による二酸化ケイ素の除去方法は、実施例１と同様の工程ステップを有するので、説明を省略する。
本発明の方法は、ＳＴＩ ＨＡＲＰ堆積物に対するパッド酸化物層のエッチング選択比を増加させることができる高圧工程を使用して、パッド酸化物層を急速に除去し、同時にＳＴＩ ＨＡＲＰ堆積物の過度のエッチングを防止してＳＴＩのステップ高さを制御するようにする。さらに、本発明による方法は、パッド酸化膜を除去するとき、固体反応生成物を生成せず、工程効率および工程能力を向上させることができると同時にウェットエッチングに起因するくぼみの発生および電気的性質に及ぼすその影響などの問題を防止することができる。
実施例４：シリコンゲルマニウム（ＳｉＧｅ）の堆積前の自然酸化物層の除去：
この実施例４における集積回路の製造方法は、シリコンゲルマニウムを堆積する前に、シリコン基板上のＳｉＯ２自然酸化物層を除去するためのサブ工程を含む。このサブ工程において、本発明によるウェハから二酸化ケイ素を除去する方法を用いて、シリコン基板上のＳｉＯ２自然酸化物層をエッチングし、多結晶シリコンに対するＳｉＯ２自然酸化物層のエッチング選択比を制御するので、ＳｉＯ２自然酸化物層が急速に除去され、Ｓｉ基板への過度の損傷が回避される。
具体的には、図８ａおよび８ｂは、それぞれ、自然酸化物層を有するデバイスおよび本発明の方法によって自然酸化物層を除去した後のデバイスの概略図を示す。
図８ａに示すように、後続のＳｉＧｅ堆積のためにＳｉ基板にプレエッチングが行われた後、エッチング領域のＳｉ基板は空気に曝されて自然酸化され、形成された自然酸化物層は、デバイスの電気的性質の喪失などの問題を引き起こす場合がある。したがって、この自然酸化物層は、ＳｉＧｅを堆積する前に完全に除去される必要があり、ＳｉＯ２層を除去するときにＳｉ基板が損傷されるべきではなく、すなわち多結晶シリコン（すなわち、Ｓｉ基板）に対するＳｉＯ２自然酸化物層のエッチング選択比は、十分に制御される必要がある。
このような理由で、このＳｉＯ２自然酸化物層を除去するために本発明の方法が必然的に使用される。図８ｂは、本方法を使用してＳｉＯ２自然酸化物層を除去した後のデバイスの外観の概略図である。この実施例において、使用された本発明による二酸化ケイ素の除去方法は、実施例１と同様の工程ステップを有するので、本明細書ではその説明を省略する。
本発明の方法は高圧工程を使用し、それは多結晶シリコンに対するＳｉＯ２自然酸化物層のエッチング選択比を増加させ、ＳｉＯ２自然酸化物層を急速に除去し、同時にゲートおよびＳｉ基板への損傷を減少させる。さらに、本発明による方法は、ＳｉＯ２自然酸化物層を除去するときに、固体反応生成物を生成せず、従って固体反応生成物が生成され、高温で固体反応生成物を昇華させる間にＳｉ基板が再び酸化されるという従来技術の問題を防ぐことができ、したがって、本発明の二酸化ケイ素を除去する方法を採用する集積回路の製造方法は、工程効率および工程能力を改善するだけでなく、デバイスの性能も改善することができる。
実施例５：シリサイドの堆積前の自然酸化物層の除去
この実施例５における集積回路の製造方法は、シリサイドを堆積する前に、基板の表面上のＳｉＯ２自然酸化物層および多結晶シリコンゲートの表面上のＳｉＯ２自然酸化物層を除去するサブ工程を含む。このサブ工程において、基板の表面上および多結晶シリコンゲートの表面上のＳｉＯ２自然酸化物層が、本発明によるウェハから二酸化ケイ素を除去するための方法を用いてエッチングされる。多結晶シリコンに対するＳｉＯ２自然酸化物層のエッチング選択比は、ＳｉＯ２自然酸化物層が急速に除去されるので、Ｓｉ基板への過度の損傷が回避される。
具体的には、図１ａおよび図３は、それぞれ自然酸化物層を有するデバイスおよび本発明の方法により二酸化ケイ素を除去した後のデバイスの外観の概略図である。
図１ａに示すように、ウェハが空気中に置かれると、Ｓｉ基板の表面および多結晶シリコンゲートの表面は自然に酸化されて緻密なＳｉＯ２層を生成し、コンタクト電極と基板との間の過度に大きな接触抵抗を回避するために、ＳｉＯ２自然酸化物層は、ＮｉまたはＮｉＰｔ（５−１０％）（これは後続のプロセスにおいてＮｉＰｔシリサイドを形成する）を堆積する前に除去される必要があるが、Ｓｉ基板はこの除去工程で損傷を受けるべきではない。さらに、多結晶シリコンゲートの両側には絶縁スペーサとして働くＳｉ３Ｎ４があり、Ｓｉ３Ｎ４はＳｉＯ２自然酸化物層を除去する工程においても損傷されるべきではない。
このような理由から、本発明の方法はこのＳｉＯ２自然酸化物層を除去するために必然的に使用される。図３はこの方法を用いてＳｉＯ２自然酸化物層を除去した後のデバイスの外観の概略図である。この実施例において、使用された本発明による二酸化ケイ素の除去方法は、実施例１と同様の工程ステップを有するので、本明細書においては説明を省略する。
本発明の方法は高圧工程を使用し、これはＳｉ３Ｎ４およびＳｉ基板に対するＳｉＯ２自然酸化物層のエッチング選択比を高めることができるので、Ｓｉ基板の表面上および多結晶シリコンゲートの表面上のＳｉＯ２自然酸化物層を急速に除去し、同時に多結晶シリコンゲートおよびＳｉへの損傷を低減し、絶縁スペーサの小型化、漏電率の増大などの問題を防止する。さらに本発明の方法によれば、ＳｉＯ２自然酸化物層を除去するときに、固体反応生成物が生成されず、その結果固体反応生成物の存在に起因して孔底部においてＳｉＯ２が効率的に除去できず、また高温で固体反応生成物が昇華する間にＳｉ基板が再び酸化を受けるという従来技術の問題を防ぐことができる。このように、本発明の二酸化ケイ素の除去方法を用いた集積回路の製造方法は、工程効率および工程能力を向上させるだけでなく、デバイス性能も向上させることができる。
実施例６：ＳＴＩ ＨＡＲＰ酸化物リセスエッチング：
この実施例６における集積回路の製造方法は、２Ｄ ＮＡＮＤメモリの製造方法におけるＳＴＩリセスサブ工程を含み、ＮＡＮＤメモリは、グラフィックインテンシブ領域に位置するフローティングゲートおよびグラフィックインテンシブ領域ＳＴＩ ＨＡＲＰ堆積物、グラフィックスパース領域に位置するコントロールスイッチゲートおよびグラフィックスパース領域ＳＴＩ ＨＡＲＰ堆積物を含み、フローティングゲートおよびコントロールスイッチゲートは多結晶シリコンで作られ、グラフィックインテンシブ領域ＳＴＩ ＨＡＲＰ堆積物およびグラフィックスパース領域ＳＴＩ ＨＡＲＰ堆積物は二酸化ケイ素で作られる。このサブ工程では、グラフィックインテンシブ領域ＳＴＩ ＨＡＲＰ堆積物とグラフィックスパース領域ＳＴＩ ＨＡＲＰ堆積物とは、本発明によるウェハから二酸化ケイ素を除去する方法を使用してエッチングされ、フローティングゲートに対するまたはコントロールスイッチゲートに対するＳＴＩ ＨＡＲＰ堆積物のエッチング選択比は制御されるので、ＳＴＩ ＨＡＲＰ堆積物が急速に除去され、フローティングゲートおよびコントロールスイッチゲートに対する過度の損傷が防止される。
具体的には、図９ａおよび図９ｂは、それぞれ酸化物凹部を有する集積回路デバイスおよび本発明の方法により二酸化ケイ素を除去した後のデバイスの概略図である。
図９ａに示すように、この実施例におけるＳＴＩリセス工程は、２Ｄ ＮＡＮＤの製造方法における工程であり、ＮＡＮＤは記憶デバイスである。図９ａにおいて、左側のグラフィックインテンシブ領域は、デバイスの記憶領域であり、フローティングゲート（すなわち、グラフィックインテンシブ領域内の濃色バーであり、多結晶シリコンで作られる）およびグラフィックインテンシブ領域ＳＴＩ ＨＡＲＰ堆積物（すなわち、グラフィックインテンシブ領域内の明るい色のバーであり、二酸化ケイ素で作られる）を含む。右側のグラフィックスパース領域は制御領域であり、ソース／ドレイン選択コントロールスイッチゲート（すなわち、グラフィックスパース領域内の濃い色のバーであり、多結晶シリコンで作られ、これ以降単に「コントロールスイッチゲート」と呼ばれる）およびグラフィックスパース領域ＳＴＩ ＨＡＲＰ堆積物（グラフィックスパース領域内の明るい色のバーであり、二酸化ケイ素で作られる）を含む。ＳＴＩリセス工程の間、グラフィックインテンシブ領域およびグラフィックスパース領域におけるＳＴＩ ＨＡＲＰ堆積物の除去量は一定である必要がある。
このような理由から、本発明の方法はＳＴＩ ＨＡＲＰ堆積物を除去するために必然的に使用され、図９ｂはこの方法を使用して二酸化ケイ素（ＳＴＩ ＨＡＲＰ）を除去した後のデバイスの外観の概略図である。本実施例において、使用される本発明による二酸化ケイ素の除去方法は、実施例１と同様の工程ステップを有するので、本明細書においては説明を省略する。
本発明の方法は高圧工程を使用し、これはフローティングゲートに対するまたはソース／ドレイン選択コントロールスイッチゲートに対するＳＴＩ ＨＡＲＰ堆積物のエッチング選択比、すなわち多結晶シリコンに対するＳｉＯ２のエッチング選択比を増加させることができ、ＳｉＯ２を急速に除去し、同時に多結晶シリコンへの損傷を減らすようにする。さらに、本発明の方法では、ＳｉＯ２を除去するとき、固体の反応生成物が生成されず、その結果、固体反応生成物が生成されるために小孔が塞がれ易く、除去が困難であり、かつ多結晶シリコンが高温で固体反応生成物が昇華する間に再び酸化を受けるという従来技術に共通する問題を防ぐことができる。したがって、本発明の二酸化ケイ素を除去する方法を用いた集積回路の製造方法は、工程効率および工程能力を向上させるだけでなく、デバイス性能も向上させることができる。
当業者は、本発明の実施形態の上記の説明が本発明の実施形態の有利な効果を例示的に説明する目的のために役立つだけであり、本発明の実施形態を所与の例に限定することを意図しないことを理解する。
以上、本発明の実施形態について説明したが、上記説明は例示的なものであり、網羅的なものではなく、開示された実施形態に限定されるものではない。記載された実施形態の範囲および精神から逸脱することなく、多くの修正および変形が当業者には明らかである。本明細書で使用される用語の選択は、実施形態の原理、実用化または商業的使用における技術の改善の最良の説明を与えること、または当業者が本明細書で開示される実施形態を理解することを可能にすることを意図する。

Claims (10)

  1. 真空環境でウェハから二酸化ケイ素を除去する方法、及び、２Ｄ ＮＡＮＤメモリ製造方法におけるＳＴＩリセスサブ工程を含む、集積回路の製造方法であって、
    ウェハから二酸化ケイ素を除去する前記方法が、
    脱水フッ化水素ガスと脱水アルコールガスとをプロセスチャンバに導入するステップと、
    ガス状エッチング剤を生成するために脱水フッ化水素ガスと脱水アルコールガスとを混合するステップと、
    エッチング剤をプロセスチャンバ内部のウェハと反応させ、エッチング選択比を高めるためにプロセスチャンバ内を３０トルから３００トルの範囲の高圧に維持するステップと、
    前記反応が完了した後にプロセスチャンバから反応生成物を取り出すステップであって、前記反応生成物が非固体反応生成物を含むステップと、
    真空環境で後続のプロセスを実施するステップと、を含み、
    ＮＡＮＤメモリは、グラフィックインテンシブ領域に位置するフローティングゲートおよびグラフィックインテンシブ領域ＳＴＩ ＨＡＲＰ堆積物；およびグラフィックスパース領域に位置するコントロールスイッチゲートおよびグラフィックスパース領域ＳＴＩ ＨＡＲＰ堆積物を含み、
    フローティングゲートおよびコントロールスイッチゲートは多結晶シリコンで作られ、グラフィックインテンシブ領域ＳＴＩ ＨＡＲＰ堆積物およびグラフィックスパース領域ＳＴＩ ＨＡＲＰ堆積物は二酸化ケイ素で作られ、
    サブ工程では、ウェハから二酸化ケイ素を除去する方法を用いて、グラフィックインテンシブ領域ＳＴＩ ＨＡＲＰ堆積物およびグラフィックスパース領域ＳＴＩ ＨＡＲＰ堆積物がエッチングされ、フローティングゲートに対する、またはコントロールスイッチゲートに対するＳＴＩ ＨＡＲＰ堆積物のエッチング選択比が制御されるので、ＳＴＩ ＨＡＲＰ堆積物が急速に除去され、フローティングゲートおよびコントロールスイッチゲートへの過度の損傷が防止される、集積回路の製造方法。
  2. プロセスチャンバ内の圧力が、２００トルである、請求項１に記載の集積回路の製造方法。
  3. プロセスチャンバ内の温度が、２０℃から８０℃の範囲内である、請求項１に記載の集積回路の製造方法。
  4. プロセスチャンバ内の温度が、４０℃である、請求項３に記載の集積回路の製造方法。
  5. フッ化水素ガスの流量が、１００ｓｃｃｍから５００ｓｃｃｍの範囲内であり、アルコールガスの流量が、１００ｓｃｃｍから１０００ｓｃｃｍの範囲内である、請求項１に記載の集積回路の製造方法。
  6. フッ化水素ガスの流量が、１５０ｓｃｃｍから２２５ｓｃｃｍの範囲内であり、アルコールガスの流量が、２００ｓｃｃｍから４５０ｓｃｃｍの範囲内である、請求項５に記載の集積回路の製造方法。
  7. フッ化水素ガスの流量とアルコールガスの流量との比が、０．８：１から１．２：１である、請求項１に記載の集積回路の製造方法。
  8. フッ化水素ガスの流量とアルコールガスの流量との比が、１：１である、請求項５に記載の集積回路の製造方法。
  9. アルコールガスが、Ｃ１からＣ８一価アルコールガスのうちの少なくとも１つである、請求項１に記載の集積回路の製造方法。
  10. アルコールガスが、メタノール、エタノール、およびイソプロピルアルコールのうちの少なくとも１つである、請求項９に記載の集積回路の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108847391B (zh) * 2018-06-01 2021-06-08 北京北方华创微电子装备有限公司 一种非等离子干法刻蚀方法
JP7204348B2 (ja) * 2018-06-08 2023-01-16 東京エレクトロン株式会社 エッチング方法およびエッチング装置
TWI828998B (zh) * 2018-09-13 2024-01-11 日商中央硝子股份有限公司 矽氧化物之蝕刻方法及蝕刻裝置
CN110942987A (zh) * 2018-09-21 2020-03-31 长鑫存储技术有限公司 一种半导体结构的形成方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5022961B1 (en) * 1989-07-26 1997-05-27 Dainippon Screen Mfg Method for removing a film on a silicon layer surface
JP2632262B2 (ja) * 1991-08-20 1997-07-23 大日本スクリーン製造株式会社 シリコンウエハ上のコンタクトホール内の自然酸化膜の除去方法
US5228206A (en) * 1992-01-15 1993-07-20 Submicron Systems, Inc. Cluster tool dry cleaning system
JPH06145262A (ja) * 1992-09-03 1994-05-24 Rohm & Haas Co 多段階ポリマーを含有する耐水性組成物
US5922624A (en) * 1993-05-13 1999-07-13 Imec Vzw Method for semiconductor processing using mixtures of HF and carboxylic acid
US5439553A (en) * 1994-03-30 1995-08-08 Penn State Research Foundation Controlled etching of oxides via gas phase reactions
US5814562A (en) * 1995-08-14 1998-09-29 Lucent Technologies Inc. Process for semiconductor device fabrication
AUPO850597A0 (en) * 1997-08-11 1997-09-04 Silverbrook Research Pty Ltd Image processing method and apparatus (art01a)
JP4698024B2 (ja) * 1998-07-23 2011-06-08 サーフィス テクノロジー システムズ ピーエルシー 異方性エッチングのための方法と装置
US20020025684A1 (en) * 2000-04-07 2002-02-28 Butterbaugh Jeffrey W. Gaseous process for surface preparation
KR100381011B1 (ko) * 2000-11-13 2003-04-26 한국전자통신연구원 멤즈소자 제조용 미세구조체를 고착없이 띄우는 방법
KR100450679B1 (ko) * 2002-07-25 2004-10-01 삼성전자주식회사 2단계 식각 공정을 사용하는 반도체 메모리 소자의스토리지 노드 제조방법
KR101037690B1 (ko) * 2004-01-09 2011-05-30 주식회사 하이닉스반도체 반도체소자의 제조방법
US7217658B1 (en) * 2004-09-07 2007-05-15 Novellus Systems, Inc. Process modulation to prevent structure erosion during gap fill
JP2006167849A (ja) * 2004-12-15 2006-06-29 Denso Corp マイクロ構造体の製造方法
US7365016B2 (en) * 2004-12-27 2008-04-29 Dalsa Semiconductor Inc. Anhydrous HF release of process for MEMS devices
US7482247B1 (en) * 2004-12-30 2009-01-27 Novellus Systems, Inc. Conformal nanolaminate dielectric deposition and etch bag gap fill process
KR100752642B1 (ko) * 2005-02-02 2007-08-29 삼성전자주식회사 반도체소자의 커패시터 제조방법
WO2008088300A2 (en) * 2005-03-08 2008-07-24 Primaxx, Inc. Selective etching of oxides from substrates
US20090127648A1 (en) * 2007-11-15 2009-05-21 Neng-Kuo Chen Hybrid Gap-fill Approach for STI Formation
US8927390B2 (en) * 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
JP5859262B2 (ja) * 2011-09-29 2016-02-10 東京エレクトロン株式会社 堆積物除去方法
JP6113581B2 (ja) * 2013-06-12 2017-04-12 株式会社東芝 圧力センサ、音響マイク、血圧センサ及びタッチパネル
JP6223761B2 (ja) * 2013-09-20 2017-11-01 株式会社東芝 歪検知素子、圧力センサ、マイクロフォン、血圧センサおよびタッチパネル
CN103928387A (zh) * 2014-04-28 2014-07-16 上海集成电路研发中心有限公司 浅沟槽隔离结构的填充方法、半导体器件的制备方法
US9773683B2 (en) * 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
US9431268B2 (en) * 2015-01-05 2016-08-30 Lam Research Corporation Isotropic atomic layer etch for silicon and germanium oxides
DE102016200506B4 (de) * 2016-01-17 2024-05-02 Robert Bosch Gmbh Ätzvorrichtung und Ätzverfahren
US11107699B2 (en) * 2016-10-08 2021-08-31 Beijing Naura Microelectronics Equipment Co., Ltd. Semiconductor manufacturing process

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