JP6765561B2 - 半導体装置 - Google Patents
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Description
ータ)の製造工程において、製造条件の調整では抑制しきれない特性のバラツキを補償す
る方法が必要とされている。
いて、内蔵する冗長回路への接続を切り替える方法が必要とされている。
該トリミング回路に並列に接続された素子や回路を利用可能な状態とするか、利用不可能
な状態(トリミング状態)とするか、を選択する回路である。従来のトリミング回路には
、例えばヒューズやツェナーザップダイオードなどが用いられている。
1)。酸化物半導体層はスパッタリング法などを用いて比較的容易に作製できるため、チ
ャネル形成領域に酸化物半導体を用いたトランジスタは作製が容易であるという特徴を備
える。
。例えば、レーザを用いてヒューズを焼き切るレーザーカット法においては、切断箇所に
残渣が残り回路が正しく遮断されない場合がある。
回路はひとたび切断すると元の状態に戻すことができないため、トリミングのやり直しや
、書き換えができないといった問題がある。
は、信頼性の高いトリミング回路を提供することを課題の一とする。または、書き換え可
能なトリミング回路を提供することを課題の一とする。または、信頼性の高いトリミング
回路の駆動方法を提供することを課題の一とする。または、書き換え可能なトリミング回
路の駆動方法を提供することを課題の一とする。
れた開閉器の状態を長い期間保つ構成に着眼した。そして、オフリーク電流が極めて小さ
いトランジスタのソース電極またはドレイン電極に接続された記憶ノードと、該記憶ノー
ドにゲート電極が接続されたトランジスタを備える構成に想到した。また、該オフリーク
電流が極めて小さいトランジスタを用いて、該記憶ノードにゲート電極が接続されたトラ
ンジスタのソース電極とドレイン電極に対して並列に接続された素子または回路のトリミ
ング状態を制御する方法に想到し、上記課題の解決に至った。
それぞれ電気的に接続された容量素子と、ゲート電極が書き込み端子に、ソース電極また
はドレイン電極の一方が記憶ノードに、他方が電源電位線に、それぞれ電気的に接続され
た第1のトランジスタと、ゲート電極が消去端子に、ソース電極またはドレイン電極の一
方が記憶ノードに、他方が接地電位線に、それぞれ電気的に接続された第2のトランジス
タと、ゲート電極が記憶ノードに電気的に接続された第3のトランジスタと、を有する。
そして、第1のトランジスタと、第2のトランジスタは、バンドギャップが2.5eV以
上の半導体材料をチャネル形成領域に備え、第3のトランジスタのソース電極およびドレ
イン電極が抵抗素子に並列に接続されたトリミング回路である。
をチャネル形成領域に備える第1のトランジスタおよび第2のトランジスタと、それぞれ
のトランジスタのソース電極またはドレイン電極の一方と、第3のトランジスタのゲート
電極と、容量素子の一方の電極が接続された記憶ノードを備える。バンドギャップが2.
5eV以上の半導体材料をチャネル形成領域に備えるトランジスタは、オフリーク電流が
小さく、このような構成の記憶ノードは電荷の保持能力に優れており、該記憶ノードにゲ
ート電極が接続された第3のトランジスタの動作状態を安定して保持できる。これにより
、構成要素の構造を変化させることなく(例えば、素子や配線の破壊を伴うことなく)第
3のトランジスタの動作状態を長期間維持できる。その結果、信頼性の高いトリミング回
路を提供できる。
うことなく第3のトランジスタの動作状態を変更できる。これにより、第3のトランジス
タの動作状態を何度でも変更できる。その結果、書き換え可能なトリミング回路を提供で
きる。
ぞれ電気的に接続された容量素子と、ゲート電極が書き込み端子に、ソース電極またはド
レイン電極の一方が記憶ノードに、他方が電源電位線に、それぞれ電気的に接続された第
1のトランジスタと、ゲート電極が消去端子に、ソース電極またはドレイン電極の一方が
記憶ノードに、他方が接地電位線に、それぞれ電気的に接続された第2のトランジスタと
、ゲート電極が記憶ノードに電気的に接続された第3のトランジスタと、を有する。そし
て、第1のトランジスタと、第2のトランジスタのオフリーク電流がチャネル幅1μmあ
たり1×10−17A以下であって、第3のトランジスタのソース電極およびドレイン電
極が抵抗素子に並列に接続されたトリミング回路である。
スタおよび第2のトランジスタを備える。具体的には、チャネル形成領域に酸化物半導体
層を備えるトランジスタであり、そのオフリーク電流の大きさはチャネル幅1μmあたり
1×10−17A以下である。それぞれのトランジスタのソース電極またはドレイン電極
の一方と、第3のトランジスタのゲート電極と、容量素子の一方の電極が接続された記憶
ノードを備える。このような構成の記憶ノードは電荷の保持能力に優れており、該記憶ノ
ードにゲート電極が接続された第3のトランジスタの動作状態を安定して保持できる。こ
れにより、構成要素の構造を変化させることなく(例えば、素子や配線の破壊を伴うこと
なく)第3のトランジスタの動作状態を長期間維持できる。その結果、信頼性の高いトリ
ミング回路を提供できる。
うことなく第3のトランジスタの動作状態を変更できる。これにより、第3のトランジス
タの動作状態を何度でも変更できる。その結果、書き換え可能なトリミング回路を提供で
きる。
ネル形成領域に酸化物半導体層を備える上記のトリミング回路である。
スタと第2のトランジスタを備える。具体的には、チャネル形成領域に酸化物半導体層を
備えるトランジスタであり、それぞれのトランジスタのソース電極またはドレイン電極の
一方と、第3のトランジスタのゲート電極と、容量素子の一方の電極が接続された記憶ノ
ードを備える。酸化物半導体層を用いたトランジスタはオフリーク電流が極めて小さい。
また、酸化物半導体層はスパッタリング法等により簡便に形成できる。これにより、容易
に信頼性の高いトリミング回路を提供できる。また、他の半導体装置(例えばシリコン単
結晶を用いた半導体装置)に、積層してトリミング回路を形成できる。その結果、付加価
値の高い半導体装置を提供できる。
ぞれ電気的に接続された容量素子と、ゲート電極が書き込み端子に、ソース電極またはド
レイン電極の一方が記憶ノードに、他方が電源電位線に、それぞれ電気的に接続された第
1のトランジスタと、ゲート電極が消去端子に、ソース電極またはドレイン電極の一方が
記憶ノードに、他方が接地電位線に、それぞれ電気的に接続された第2のトランジスタと
、ゲート電極が前記記憶ノードに電気的に接続された第3のトランジスタと、を有する。
また、第1のトランジスタと、第2のトランジスタのオフリーク電流がチャネル幅1μm
あたり1×10−17A以下であって、第3のトランジスタのソース電極およびドレイン
電極が抵抗素子に並列に接続された、抵抗素子のトリミング回路の駆動方法である。そし
てそれは、書き込み端子に第1のトランジスタがオン状態となる信号を、消去端子に第2
のトランジスタがオフ状態となる信号を入力して、記憶ノードの電位を第3のトランジス
タがオン状態となる電位とする第1のステップと、書き込み端子および消去端子のそれぞ
れに、第1のトランジスタおよび第2のトランジスタがオフ状態となる信号を入力する第
2のステップとを含む、抵抗素子をトリミングされた状態とするトリミング回路の駆動方
法である。
スタがオン状態となる電位とするステップと、記憶ノードにソース電極またはドレイン電
極が接続された第1のトランジスタおよび第2のトランジスタをオフ状態とするステップ
を有する。これにより、トリミング回路を構成するいずれの要素の構造を変化することな
く、可逆的に第3のトランジスタの動作状態を変更できる。その結果、信頼性の高いトリ
ミング回路の駆動方法を提供できる。
ぞれ電気的に接続された容量素子と、ゲート電極が書き込み端子に、ソース電極またはド
レイン電極の一方が記憶ノードに、他方が電源電位線に、それぞれ電気的に接続された第
1のトランジスタと、ゲート電極が消去端子に、ソース電極またはドレイン電極の一方が
記憶ノードに、他方が接地電位線に、それぞれ電気的に接続された第2のトランジスタと
、ゲート電極が記憶ノードに電気的に接続された第3のトランジスタと、を有する。また
、第1のトランジスタと、第2のトランジスタのオフリーク電流がチャネル幅1μmあた
り1×10−17A以下であって、第3のトランジスタのソース電極およびドレイン電極
が抵抗素子に並列に接続された、抵抗素子のトリミング回路の駆動方法である。そしてそ
れは、書き込み端子に第1のトランジスタをオフ状態となる信号を、消去端子に第2のト
ランジスタがオン状態となる信号を入力して、記憶ノードの電位を第3のトランジスタが
オフ状態となる電位とする第1のステップと、書き込み端子および消去端子のそれぞれに
、第1のトランジスタおよび第2のトランジスタがオフ状態となる信号を入力する第2の
ステップとを含む、抵抗素子を利用可能な状態とするトリミング回路の駆動方法である。
スタがオフ状態となる電位とするステップと、記憶ノードにソース電極またはドレイン電
極が接続された第1のトランジスタおよび第2のトランジスタをオフ状態とするステップ
を有する。これにより、トリミング回路を構成するいずれの要素の構造も変化することな
く、可逆的に第3のトランジスタの動作状態を変更できる。その結果、信頼性の高いトリ
ミング回路の駆動方法を提供できる。
ジスタをオン状態となる信号を、消去端子に前記第2のトランジスタがオフ状態となる信
号を入力して、記憶ノードの電位を第3のトランジスタがオン状態となる電位とするか、
書き込み端子に第1のトランジスタがオフ状態となる信号を、消去端子に第2のトランジ
スタがオン状態となる信号を入力して、記憶ノードの電位を第3のトランジスタがオフ状
態となる電位として、記憶ノードの電位を第2のステップと異なる電位とする、第3のス
テップと、書き込み端子および消去端子のそれぞれに、第1のトランジスタおよび第2の
トランジスタがオフ状態となる信号を入力する第4のステップと、を含む、抵抗素子のト
リミング状態を変更するトリミング回路の駆動方法である。
る電位とするステップと、記憶ノードにソース電極またはドレイン電極が接続された第1
のトランジスタおよび第2のトランジスタをオフ状態とするステップを有する。これによ
り、トリミング回路を構成するいずれの要素の構造も変化することなく、可逆的に第3の
トランジスタの動作状態を変更できる。その結果、書き換え可能なトリミング回路の駆動
方法を提供できる。
可能なトリミング回路を提供できる。または、信頼性の高いトリミング回路の駆動方法を
提供できる。または、書き換え可能なトリミング回路の駆動方法を提供できる。
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
本実施の形態では、オフリーク電流が極めて小さいトランジスタのソース電極またはドレ
イン電極に接続された記憶ノードと、該記憶ノードにゲート電極が接続されたトランジス
タを備えるトリミング回路の構成について、図1を参照して説明する。
00は、容量素子140と、第1のトランジスタ110と、第2のトランジスタ120と
、第3のトランジスタ130とを有する。なお、第1のトランジスタ110と、第2のト
ランジスタ120は、バンドギャップが2.5eV以上の半導体材料をチャネル形成領域
に備え、オフリーク電流が極めて小さいトランジスタである。オフリーク電流を極めて小
さくすることで、記憶ノード150に書き込まれた電荷を長期間保持できる。例えばバン
ドギャップが3.15eVの酸化物半導体層をチャネル形成領域に備え、オフリーク電流
の大きさがチャネル幅1μmあたり1×10−17A以下であるトランジスタを用いるこ
とができる。
スタは、バンドギャップがシリコン半導体の1.12eVよりも大きな半導体材料をその
チャネル形成領域に備えるトランジスタが好適である。例えば、バンドギャップが2.5
eV以上、好ましくは3.0eV以上の半導体材料をチャネル形成領域に備えるトランジ
スタ、具体的には酸化物半導体、窒化物半導体、酸窒化物半導体、炭化物半導体、半導体
特性を示すダイヤモンド薄膜等をチャネル形成領域に備えるトランジスタを用いることが
できる。バンドギャップが2.5eV以上の半導体材料をチャネル形成領域に備えるトラ
ンジスタは、バンドギャップが1.12eVのシリコン半導体をチャネル形成領域に備え
るトランジスタよりもオフリーク電流を小さくできる。
々な構成のトランジスタを用いることができる。例えば、直列に接続された二つ以上のチ
ャネル形成領域を有する半導体層を含むマルチゲート型のトランジスタをもちいてもよい
。また、ソース電極またはドレイン電極とチャネル形成領域の間に間隔(オフセットとも
いう)が設けられたトランジスタを用いてもよい。
れぞれ電気的に接続されている。
に備え、オフリーク電流が低減された第1のトランジスタ110と、第2のトランジスタ
120と、容量素子140とに、接続されている。容量素子140を設けると、サージ電
流などにより記憶ノード150の電位が不安定になる現象の発生を抑制でき、信頼性が高
まるため好ましい。
レイン電極の一方が記憶ノード150に、他方が電源電位線にそれぞれ電気的に接続され
ている。なお、電源電位線には接地電位より高い電源電位Vddが供給されている。
ン電極の一方が記憶ノード150に、他方が接地電位線にそれぞれ電気的に接続されてい
る。
ス電極およびドレイン電極が抵抗素子105に並列に接続されている。
小さい第1のトランジスタ110により電源電位線から電気的に切り離され、オフリーク
電流が極めて小さい第2のトランジスタ120により接地電位線から電気的に切り離され
ている。このように構成された、記憶ノード150は書き込まれた電荷を長期間安定して
保持できる。
30のゲート電極が接続された構成により、当該ゲート電極を介して、第3のトランジス
タ130の動作状態(具体的にはオン状態またはオフ状態のいずれか一方)を長期間維持
できる。
トランジスタ130の動作状態を長期間維持できるため、特に信頼性が高い。また、不可
逆な構造の変化を伴うことなく記憶ノード150の電位を書き換えて、第3のトランジス
タ130の動作状態を何度でも変更できる。
可能なトリミング回路を提供できる。
。
本実施の形態では、オフリーク電流が極めて小さいトランジスタのソース電極またはドレ
イン電極に接続された記憶ノードと、該記憶ノードにゲート電極が接続されたトランジス
タを備えるトリミング回路の駆動方法について、図2を参照して説明する。具体的には、
実施の形態1で例示したトリミング回路100の駆動方法について説明する。
はじめに、トリミング回路に並列に接続された素子や回路を利用不可能な状態(トリミン
グ状態)とする方法について図2(A)と、図2(C)を用いて説明する。
5に第2のトランジスタ120がオフ状態となる信号を入力する。その結果、記憶ノード
150は第1のトランジスタ110を介して電源電位線と接続され、電荷が容量素子14
0に接続されている記憶ノード150に蓄積される。また、記憶ノード150にゲート電
極が接続された第3のトランジスタはオン状態となり、そのソース電極とドレイン電極を
介して、第3のトランジスタに電流が流れるようになる。なお、ここまでを駆動方法例1
の第1のステップとする(図2(A)参照)。
端子125に第2のトランジスタ120がオフ状態となる信号を入力する。その結果、記
憶ノード150は電源電位線または接地電位線のいずれからも電気的に切り離され、記憶
ノード150に書き込んだ電荷が保持される。なお、ここまでを駆動方法例1の第2のス
テップとする(図2(C)参照)。
3のトランジスタ130がオン状態となる電位とする第1のステップと、記憶ノード15
0にソース電極またはドレイン電極が接続された第1のトランジスタ110および第2の
トランジスタ120をオフ状態とする第2のステップを有する。これにより、トリミング
回路100を構成するいずれの要素の構造も変化することなく、第3のトランジスタ13
0により多くの電流が流れるようにできる。その結果、信頼性の高いトリミング回路の駆
動方法を提供できる。
次に、トリミング回路に並列に接続された素子や回路を利用可能な状態とする方法につい
て図2(B)と、図2(C)を用いて説明する。
5に第2のトランジスタ120がオン状態となる信号を入力する。その結果、記憶ノード
150は第2のトランジスタ120を介して接地電位線と接続され、記憶ノード150は
接地電位と等しくなる。また、記憶ノード150にゲート電極が接続された第3のトラン
ジスタはオフ状態となり、そのソース電極とドレイン電極に並列に接続された抵抗素子1
05に電流が流れるようになる。なお、ここまでを駆動方法例2の第1のステップとする
(図2(B)参照)。
端子125に第2のトランジスタ120がオフ状態となる信号を入力する。その結果、記
憶ノード150は電源電位線または接地電位線のいずれからも電気的に切り離され、記憶
ノード150に書き込んだ電荷が保持される。なお、ここまでを駆動方法例2の第2のス
テップとする(図2(C)参照)。
3のトランジスタ130がオフ状態となる電位とする第1のステップと、記憶ノード15
0にソース電極またはドレイン電極が接続された第1のトランジスタ110および第2の
トランジスタ120をオフ状態とする第2のステップを有する。これにより、トリミング
回路100を構成するいずれの要素の構造も変化することなく、第3のトランジスタ13
0のソース電極とドレイン電極に並列に接続された抵抗素子105により多くの電流が流
れるようにできる。その結果、信頼性の高いトリミング回路100の駆動方法を提供でき
る。
次に、駆動方法例1または駆動方法例2に記載した方法を用いてトリミング状態が設定さ
れたトリミング回路100の設定を、変更する方法について説明する。
5に第2のトランジスタ120がオフ状態となる信号を入力して、記憶ノード150の電
位を第3のトランジスタ130がオン状態(図2(A)参照)となる電位とするか、書き
込み端子115に第1のトランジスタ110がオフ状態となる信号を、消去端子125に
第2のトランジスタ120がオン状態となる信号を入力して、記憶ノード150の電位を
第3のトランジスタ130がオフ状態(図2(B)参照)となる電位とした後、駆動方法
例1または駆動方法例2に記載した方法を用いてトリミング状態が設定された記憶ノード
150の電位を書き換える。なお、ここまでのステップを、駆動方法例1または駆動方法
例2で説明したいずれか一方の駆動方法の第1のステップおよび第2のステップの後につ
づいて行うため、駆動方法例3の第3のステップとする。
端子125に第2のトランジスタ120がオフ状態となる信号を入力する。その結果、記
憶ノード150は電源電位線または接地電位線のいずれからも電気的に切り離され、記憶
ノード150に書き込んだ電荷が保持される。なお、ここまでを駆動方法例3の第4のス
テップとする(図2(C)参照)。
駆動方法例3を用いてトリミング回路100を駆動する前とは異なる電位とする第3のス
テップと、記憶ノード150にソース電極またはドレイン電極が接続された第1のトラン
ジスタ110および第2のトランジスタ120をオフ状態とする第4のステップと、を有
する。これにより、トリミング回路を構成するいずれの要素の構造も変化することなく、
第3のトランジスタ130の動作状態を変更できる。その結果、書き換え可能なトリミン
グ回路100の駆動方法を提供できる。
駆動方法例3では、第3のトランジスタ130の動作状態を変更する方法について記載し
たが、第3のトランジスタ130の動作状態を変更せず、書き込み端子115と消去端子
125に信号を改めて入力して、データを書き込む駆動方法も、本発明の一態様というこ
とができる。
120に、オフリーク電流が極めて小さいトランジスタを備え、記憶ノード150に書き
込まれた電荷を長期間保持できる。ここで、記憶ノード150が電荷を保持している状態
を維持するように書き込み端子115と、消去端子125に信号を入力することにより、
さらに信頼性を向上できる。
。
本実施の形態では、本発明の一態様のトリミング回路の構成について、図3を参照して説
明する。具体的には、酸化物半導体以外の半導体を用いたトランジスタとチャネル形成領
域に酸化物半導体層を備えるトランジスタと、を含むトリミング回路の構成について説明
する。
00の上面図であり、図3(B)は図3(A)に示す切断線C1−C2における断面図で
あり、図3(C)は同じく図3(A)に示す切断線D1−D2における断面図である。
が形成された基板301上に、絶縁層304を介して設けられた第1のトランジスタ31
0と、第2のトランジスタ320と、容量素子340と、を有する。
本実施の形態では、第3のトランジスタ330のチャネル形成領域に酸化物半導体以外の
半導体材料を適用する場合について説明する。具体的には、基板301にシリコン単結晶
基板を用い、その表面に第3のトランジスタ330が形成された構成について説明する(
図3(B)参照)。
コンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができる。また、
有機半導体材料などを用いてもよい。
、単結晶半導体基板を用いると、高速に動作可能なトランジスタを作製できるため好まし
い。
シリコン半導体膜が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上
にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「SO
I基板」が有する半導体膜は、シリコン半導体膜に限定されない。また、SOI基板には
、ガラス基板などの絶縁基板上に絶縁層を介して半導体膜が設けられた構成のものが含ま
れるものとする。
トランジスタ330のゲート電極331は絶縁層303に設けられた開口部を介して配線
332と電気的に接続されている。
して機能する。そして、当該抵抗素子305は、第3のトランジスタ330のソース電極
およびドレイン電極に対し並列に接続されている(図3(A)参照)。
容量素子340は、配線341と配線352の間に絶縁層を挟んで備え、絶縁層304上
に形成されている。なお、配線352は絶縁層304に形成された開口部を介して、配線
332と接続されている(図3(B)参照)。
ート電極として機能する配線311の間にゲート絶縁層312を備える。なお、配線31
1はその側壁に絶縁層が設けられ、ソース電極またはドレイン電極として機能する配線3
51および配線352と絶縁されている(図3(C)参照)。
ート電極として機能する配線321の間にゲート絶縁層322を備える。なお、配線32
1はその側壁に絶縁層が設けられ、ソース電極またはドレイン電極として機能する配線3
52および配線353と絶縁されている(図3(C)参照)。
ジスタ310と、第2のトランジスタ320を備える。具体的には、チャネル形成領域に
酸化物半導体層を備えるトランジスタであり、そのオフリーク電流の大きさはチャネル幅
1μmあたり1×10−17A以下である。オフリーク電流を極めて小さく(例えば、チ
ャネル幅1μmあたり1×10−17A以下)することで、記憶ノードに書き込まれた電
荷を長期間保持できる。
を有し、当該酸化物半導体層を備えるトランジスタが、酸化物半導体以外の半導体を用い
たトランジスタが形成された基板上に設けられている。このような構成とすることにより
、例えば酸化物半導体以外の半導体を用いて、例えば高速に動作するトランジスタと、オ
フリーク電流が低減された酸化物半導体を用いたトランジスタを組み合わせて利用できる
。その結果、酸化物半導体以外の半導体とオフリーク電流が低減された酸化物半導体の長
所を生かしたトリミング回路、および当該トリミング回路をそなえる半導体装置を提供で
きる。
、酸化物半導体層を備えるトランジスタと抵抗素子が重ねて設けられている。その結果、
トリミング回路が占有する面積を小さくできる。また、当該トリミング回路を適用するこ
とにより半導体装置を小型化できる。
。
本実施の形態では、本発明の一態様のトリミング回路に用いることができるトランジスタ
の構成について説明する。具体的にはバンドギャップが2.5eV以上の半導体材料をチ
ャネル形成領域に備えるトランジスタの構成について説明する。なお、本実施の形態で例
示するトランジスタの作製方法は実施の形態5で説明する。
)はトランジスタの断面を表している。
と、酸化物半導体層713と、ゲート絶縁層712と、ゲート電極711と、ソース電極
またはドレイン電極として機能する電極751と電極752と、トランジスタを保護する
絶縁層705と、を有する。
下地となる絶縁層704は絶縁性の表面を有し、チャネルが形成される酸化物半導体層7
13の下地となる。
化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸
化アルミニウム、酸化ハフニウム、酸化ガリウムなどから選ばれた一または複数の材料を
含む層の単層構造であっても、2層以上の積層構造であってもよい。
チャネルが形成される酸化物半導体層713は、ゲート絶縁層712を介してゲート電極
711と重なり、ゲート電極711を挟んで設けられた電極751と電極752と、電気
的に接続されている。なお、電極751と電極752は、ソース電極またはドレイン電極
として機能する。
しくは5nm以上30nm以下とする。
の状態をとる。
ystalline Oxide Semiconductor)層とする。
aligned crystals)を有する酸化物半導体層が挙げられる。なお、c
軸配向結晶を有する酸化物半導体層の詳細は実施の形態7で説明する。
素を過剰にすることにより金属酸化物層の酸素欠損に起因するキャリアの生成を抑制する
ことができる。
とが好ましい。特にInとZnを含むことが好ましい。
ビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、ス
タビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとして
ハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム
(Al)を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。
a)、亜鉛(Zn)を有する酸化物、という意味であり、その組成比は問わない。また、
InとGaとZn以外の金属元素が入っていてもよい。例えば、SiO2が入っていても
良い。
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO5
(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
ゲート絶縁層712は酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化ガリウム、酸化アルミニウム、酸化窒化アルミニウム、酸化タンタルなどを用い
ることができる。
料としては、酸化ハフニウム、酸化イットリウム、酸化ランタン、ハフニウムシリケート
(HfSixOy(x>0、y>0))、ハフニウムアルミネート(HfAlxOy(x
>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOyNz(x>
0、y>0、z>0))、窒素が添加されたハフニウムアルミネート(HfAlxOyN
z(x>0、y>0、z>0))などをその例として挙げられる。
−k材料を含む層と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウムなどから選ばれた材料を含む層との積層構造としてもよい。
いると、動作特性を損なうことなくトランジスタを微細化できる。
m以上50nm以下とすることができる。
トリークが発生する程度に薄くすることなく、トランジスタを微細化できる。
、第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むこと
を意味する。
ルミニウムなどが、第13族元素および酸素を含む絶縁材料の一例として挙げられる。こ
こで、酸化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの
含有量(原子%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量
(原子%)がアルミニウムの含有量(原子%)以上のものを示す。
化物半導体材料との相性が良い。したがって、第13族元素および酸素を含む絶縁材料を
酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に
保つことができる。
ート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界
面特性を良好に保つことができる。
半導体層と絶縁層の界面における水素のパイルアップを低減することができる。
、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用
いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
効果を得ることが可能である。
ゲート電極711はゲート絶縁層712を介して酸化物半導体層713と重なり、トラン
ジスタ710のゲート電極として機能する。
てもよい。
タル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等から選ばれた一の金
属、またはこれらから選ばれた一を含む合金を用いることができる。
ッケルシリサイドなどのシリサイド層を用いてもよい。
ゲート電極上の絶縁層714aは、ゲート電極711と重なり、絶縁性を有する。
714aの積層体の側面に接し、絶縁層を有する。
電極751または電極752は、いずれも酸化物半導体層713と電気的に接続し、当該
トランジスタのソース電極およびドレイン電極として機能する。
ても、2層以上の積層構造であってもよい。
、チタン、タンタル、モリブデンおよびタングステンから選ばれた一の金属、またはこれ
らから選ばれた一を含む合金を用いることができる。また、マンガン、マグネシウム、ジ
ルコニウム、ベリリウム、ネオジムおよびスカンジウムから選ばれた一の金属、またはこ
れらから選ばれた一を含む合金を用いることもできる。
ブデン、窒化タングステン等をその例に挙げることができる。
ム、酸化スズ、インジウム−スズ酸化物(ITOともいう)、インジウム−亜鉛酸化物、
酸化亜鉛、ガリウムまたはアルミニウムが添加された酸化亜鉛、またはこれらの金属酸化
物材料に酸化シリコンを含ませたものを用いることができる。
、アルミニウム層上にチタン層が積層された2層構造、窒化チタン層上にチタン層が積層
された2層構造、チタン層とアルミニウム層とチタン層とが積層された3層構造などが挙
げられる。
化物半導体層に接するドレイン電極の端部の間隔によって決定される。
トランジスタを保護する絶縁層705は水分等の不純物が外部から侵入する現象を防いで
、トランジスタを保護する層である。
構造であってもよい。
料を含む層との積層構造としてもよい。酸化アルミニウムは、水分、酸素、その他の不純
物を透過させにくいからである。
体であって、酸化物半導体層側に酸素過剰領域を有する酸化物絶縁層を設ける構成として
もよい。
を用いることができる。
である。
本実施の形態では、実施の形態4で説明したバンドギャップが2.5eV以上の半導体材
料をチャネル形成領域に備えるトランジスタ710の作製方法について、図4を用いて説
明する。
はじめに、チャネルが形成される酸化物半導体層の下地となる絶縁層704を形成する。
下地となる絶縁層704は、基板701上にプラズマCVD法又はスパッタリング法等に
より形成する。
の耐熱性を有すれば良く、その大きさには制限はない。
のガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。
また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲ
ルマニウムなどの化合物半導体基板、SOI基板などを適用することもできる。
直接作製してもよいし、他の作製基板上にトランジスタを作製し、その後可撓性基板に剥
離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置する場合は、作製基板
と酸化物半導体層を含むトランジスタとの間に剥離層を設けるとよい。
次に、チャネルが形成される酸化物半導体層713を下地となる絶縁層704上に形成す
る。
スレーザー蒸着法により成膜できる。
用いて作製することができる。ターゲットの材料及びその組成比は様々なものを用いるこ
とが可能であり、例えば、In2O3とGa2O3とZnOを1:1:1[mol数比]
(=In2O3:Ga2O3:ZnO)の割合で含む酸化物ターゲットを用いることがで
きる。また、例えば、In2O3とGa2O3とZnOを1:1:2[mol数比](=
In2O3:Ga2O3:ZnO)の割合で含む酸化物ターゲットを用いることもできる
。
金属元素の原子数比は、In:Zn=50:1〜1:2(モル数比に換算するとIn2O
3:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比
に換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=
15:1〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2〜3:4)
とする。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比
がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
ットを用いて作製することができる。ターゲットの組成比は、様々なモノを用いることが
可能であり、例えば、InとSnとZnを原子数比で1:2:2(=In:Sn:Zn)
の割合で含む酸化物ターゲットを用いることができる。また、例えば、InとSnとZn
を原子数比で2:1:3(=In:Sn:Zn)の割合で含む酸化物ターゲットを用いる
ことができる。また、例えば、InとSnとZnを原子数比で1:1:1(=In:Sn
:Zn)の割合で含む酸化物ターゲットを用いることができる。また、例えば、InとS
nとZnを原子数比で20:45:35(=In:Sn:Zn)の割合で含む酸化物ター
ゲットを用いることができる。
%以下である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体層
は緻密な膜とすることができる。
法の詳細は、実施の形態6で説明する。
て、酸化物半導体層を選択的にエッチングして島状に形成する(図4(A)参照)。
にできる。島状の酸化物半導体層をテーパ形状にすると、本工程以降に形成される層の断
切れを防止し、被覆性を向上できる。
次に、ゲート絶縁層712、ゲート電極711、およびゲート電極上の絶縁層714aの
積層体を酸化物半導体層713上に形成する。
法やスパッタリング法等を用いて成膜する。
て、ゲート絶縁層となる絶縁層、ゲート電極となる導電層およびゲート電極上の絶縁層と
なる絶縁層をエッチングしてゲート絶縁層712、ゲート電極711、およびゲート電極
上の絶縁層714aの積層体を形成する。
次に、側壁714bをゲート絶縁層712、ゲート電極711、およびゲート電極上の絶
縁層714aの積層体の側面に接して形成する。
(図4(B)参照)。
次に、ソース電極またはドレイン電極として機能する電極751、電極752を形成する
。
て成膜する。
て、導電材料を含む層を選択的にエッチングして電極751、電極752を形成する(図
4(C)参照)。なお、同じ導電材料を含む層からなる配線等(図示せず)も同一の工程
で形成する。
のトランジスタを形成する場合、波長が数nm〜数十nmの短い超紫外線(Extrem
e Ultraviolet)を用いてマスクを形成すると好ましい。超紫外線を用いる
と、解像度が高く焦点深度も大きいからである。
ソース電極又はドレイン電極として機能する電極をテーパ形状にすると、本工程以降に形
成される層(例えばゲート絶縁層)の断切れを防止し、被覆性を向上できる。なおテーパ
角は、例えば、30°以上60°以下とすることが好ましい。
状を有するソース電極およびドレイン電極への加工が容易である。
次に、トランジスタを保護する絶縁層705を形成する。
する。
710を作製できる。
成されるものに限られない。フォトリソグラフィ法の他に、インクジェット法、印刷法等
を適宜用いて形成できる。フォトマスクを使用することなくレジストマスクを形成すると
、半導体装置の製造コストを低減することができる。
である。
本実施の形態では、本発明の一態様のトリミング回路に用いることができるオフリーク電
流が極めて小さい(例えば、チャネル幅1μmあたり1×10−17A以下)トランジス
タに適用可能な酸化物半導体層の形成方法について説明する。具体的には、キャリア密度
が低減され、実質的にI型の酸化物半導体層の作製方法について、図5を用いて説明する
。
チャネルが形成される酸化物半導体層の下地となる絶縁層504の少なくとも酸化物半導
体層に接する領域は、熱処理により酸素が脱離する絶縁層を含む構成が好ましい。なぜな
ら、絶縁層504が酸素過剰領域を有すると、酸化物半導体層から絶縁層504に酸素が
移動する現象を防ぐことができ、且つ後に説明する加熱処理を施すことで、絶縁層504
から酸化物半導体層に、酸素を供給できるからである。
導体層側に備える構成がより好ましい。
ン層と、酸化アルミニウム層と、の積層構造とする構成が好ましい。
al Desorption Spectroscopy:昇温脱離ガス分光法)分析に
て、酸素原子に換算した酸素の脱離量(又は放出量)が1.0×1018cm−3以上、
好ましくは3.0×1020cm−3以上であることをいう。また、「熱処理により酸素
が脱離しない」とは、TDS分析にて、酸素原子に換算した酸素の脱離量(又は放出量)
が1.0×1018cm−3未満であることをいう。
方法、または、成膜後に酸素(少なくとも、酸素ラジカル、酸素原子または酸素イオンの
いずれかを含む)を注入する方法等を挙げることができる。
オンインプランテーション法、プラズマ処理などを用いることができる。
酸化物半導体層413aを、下地となる絶縁層504上に形成する(図5(A)参照)。
酸化物半導体層413aは、後にチャネルが形成される酸化物半導体層となるため、水素
原子を含む不純物を極力排除されるように形成する。なぜなら、水素原子を含む不純物は
、酸化物半導体層にドナー準位を形成し易いからである。
ング法を用いて成膜するのが好ましい。特に、大気に暴露されていない絶縁層を下地とし
て、該絶縁層に連続して酸化物半導体層を成膜する方法が好ましい。
後、大気に解放することなく下地となる絶縁層を形成し、続けて大気に解放することなく
酸化物半導体層を形成してもよい。このようにすることで、下地となる絶縁層の表面に付
着した水素を含む不純物を低減し、また、基板と下地となる絶縁層との界面、及び、下地
となる絶縁層と酸化物半導体層との界面に、大気成分が付着する現象を抑制できる。
を導入してプラズマを発生させる逆スパッタリングを行い、下地となる絶縁層の表面に付
着している粉状物質(パーティクル、ごみともいう)を除去することが好ましい。
RF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法であ
る。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
。具体的には、スパッタリング装置の処理室のリークレートを1×10−10Pa・m3
/秒以下とすることで、成膜途中における酸化物半導体層中へ、アルカリ金属、水素化物
等の不純物の混入を低減することができる。
気されたスパッタリング装置の処理室で成膜する方法が好ましい。排気系からアルカリ金
属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減すること
ができる。
て、成膜する方法が好ましい。具体的には、水、水酸基を含む化合物または水素化物など
の不純物が除去された高純度の希ガス(代表的にはアルゴン)、酸素、または希ガスと酸
素との混合ガスを適宜用いるものとする。
pb、H2は、0.5ppb)とし、露点−121℃とする。また、酸素の純度は、8N
(99.999999%)以上(H2Oは、1ppb、H2は、1ppb)とし、露点−
112℃とする。
ましい。
成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa
、直流(DC)電源0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用さ
れる。なお、パルス直流(DC)電源を用いると、成膜時に発生する塵埃が軽減でき、膜
厚分布も均一となるために好ましい。
水素原子を含む不純物が極力排除された酸化物半導体層413bを形成する(図5(B)
参照)。
体層中の水分又は水素などの不純物を低減(脱水化または脱水素化ともいう)するために
、酸化物半導体層に第1の熱処理を施す方法が好ましい。
る絶縁層を用いることが好ましい。なぜなら、第1の熱処理を行うと、水素原子を含む不
純物とともに、酸素も酸化物半導体層から放出されてしまうからである。酸素が放出され
た酸化物半導体層に生じる酸素欠損の一部がドナーとなり、酸化物半導体層にキャリアが
発生し、トランジスタの特性に影響を与えるおそれがある。
以上450℃以下、さらに好ましくは300℃以上450℃以下とする。
招くため好ましくない。
、オゾンまたは窒化酸素などの酸化性ガスを10ppm以上含有する雰囲気をいう。また
、不活性雰囲気は、前述の酸化性ガスが10ppm未満であり、その他が、窒素または希
ガスで充填された雰囲気をいう。
は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用い
て測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm
以下、より好ましくは10ppb以下の空気)雰囲気下とする。
いことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アル
ゴン等の希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.999
99%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とするこ
とが好ましい。
発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい
。
ng)装置、GRTA(Gas Rapid Thermal Annealing)装
置等のRTA(Rapid Thermal Annealing)装置を用いることが
できる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークラン
プ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発
する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温
のガスを用いて熱処理を行う装置である。
物)を放出させられる。また、第1の熱処理によって、不純物が低減され、i型(真性)
または実質的にi型の酸化物半導体層を形成できる。
ことができるため、トランジスタのしきい値電圧がマイナス方向へ変動する現象を抑制で
きる。さらに、トランジスタの信頼性を向上できる。
第1の熱処理の後、酸化物半導体層に酸素(少なくとも、酸素ラジカル、酸素原子または
酸素イオンのいずれかを含む)を注入してもよい。
オンインプランテーション法、プラズマ処理などを用いることができる。
チャネルが形成される酸化物半導体層513を覆うゲート絶縁層512の少なくとも酸化
物半導体層に接する領域は、熱処理により酸素が脱離する絶縁層を含む構成が好ましい。
なぜなら、ゲート絶縁層512が酸素過剰領域を有すると、酸化物半導体層513からゲ
ート絶縁層512に酸素が移動する現象を防ぐことができ、且つ後に説明する第2の加熱
処理を施すことで、ゲート絶縁層512から酸化物半導体層513に、酸素を供給できる
からである。
を有する酸化物絶縁層を酸化物半導体層側に備える構成がより好ましい。
酸素過剰領域を有する酸化シリコン層と、酸化アルミニウム層と、の積層構造とする構成
が好ましい。
言い換えると遮断効果(ブロック効果)が高く、酸化アルミニウム層を成膜後に第2の加
熱処理を行うと、酸化物半導体層からの酸素の放出を防止できるからである。
次に、ゲート絶縁層512、ゲート電極511、およびゲート電極上の絶縁層514aの
積層体を酸化物半導体層513上に形成する。
法やスパッタリング法等を用いて成膜する。
て、ゲート絶縁層となる絶縁層、ゲート電極となる導電層およびゲート電極上の絶縁層と
なる絶縁層をエッチングしてゲート絶縁層512、ゲート電極511、およびゲート電極
上の絶縁層514aの積層体を形成する。
次に、絶縁層514bをゲート絶縁層512、ゲート電極511、およびゲート電極上の
絶縁層514aの積層体の側壁に接して形成する。
。
チャネルが形成される酸化物半導体層513は、酸素が供給された酸化物半導体層が好ま
しい。特に、酸素欠損が補填された酸化物半導体層が好ましい。なぜなら、酸素欠損の一
部がドナーとなって酸化物半導体層にキャリアが発生し、トランジスタの特性に影響を与
えるおそれがあるからである。
絶縁層とチャネルが形成される酸化物半導体層が接した状態で、第2の加熱処理を施す方
法が挙げられる。具体的には、熱処理により酸素が脱離する絶縁層を用いて下地となる絶
縁層または/およびチャネルが形成される領域を覆う絶縁層を形成し、第2の加熱処理を
施して酸化物半導体層に酸素を供給すればよい(図5(C)参照)。
素が脱離する絶縁層を含む絶縁層が接して形成された後であれば、いずれかの工程の後で
あっても効果を奏する。
ック効果)が高い酸化アルミニウム層と、の積層構造とし、酸化アルミニウム層が形成さ
れた状態で第2の熱処理を施す方法が好ましい。
ppm以下、より好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウ
ムなど)の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰
囲気に水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、酸
素、または希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.99
999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とする
ことが好ましい。
以下、酸素の放出量をTDS分析で酸素原子に換算して定量する方法について説明する。
層のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の脱離量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
び絶縁層のTDS分析結果から、絶縁層の酸素分子の脱離量(NO2)は、数式1で求め
ることができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全
てが酸素分子由来と仮定する。質量数32のものとしてCH3OHがあるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の
酸素原子及び質量数18の酸素原子を含む酸素分子についても、自然界における存在比率
が極微量であるため考慮しない。
料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、N
H2/SH2とする。SO2は、絶縁層をTDS分析したときのスペクトルの積分値であ
る。αは、TDS分析におけるスペクトル強度に影響する係数である。数式1の詳細に関
しては、特開平6−275697公報を参照できる。なお、上記した酸素の脱離量の数値
は、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試
料として1×1016cm−3の水素原子を含むシリコンウェハを用いて測定した数値で
ある。
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量につ
いても見積もることができる。
酸素の脱離量は、酸素分子の脱離量の2倍となる。
>2))がある。酸素が過剰な酸化シリコン(SiOx(x>2))とは、シリコン原子
数の2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコ
ン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
次に、ソース電極またはドレイン電極として機能する電極551、電極552を形成する
。
て成膜する。
て、導電材料を含む層を選択的にエッチングして電極551、電極552を形成する。な
お、同じ導電材料を含む層からなる配線等(図示せず)も同一の工程で形成する。
のトランジスタを形成する場合、波長が数nm〜数十nmの短い超紫外線(Extrem
e Ultraviolet)を用いてマスクを形成すると好ましい。超紫外線を用いる
と、解像度が高く焦点深度も大きいからである。
ソース電極又はドレイン電極として機能する電極をテーパ形状にすると、本工程以降に形
成される層(例えばゲート絶縁層)の断切れを防止し、被覆性を向上できる。なおテーパ
角は、例えば、30°以上60°以下とすることが好ましい。
状を有するソース電極およびドレイン電極への加工が容易である。
次に、トランジスタを保護する絶縁層505を形成する。
する(図5(D)参照)。
、トランジスタの特性の変動を抑制できる。
である。
本実施の形態では、本発明の一態様のトリミング回路に用いることができるオフリーク電
流が極めて小さい(例えば、チャネル幅1μmあたり1×10−17A以下)トランジス
タに適用可能な酸化物半導体層について説明する。具体的には、c軸配向結晶を有する酸
化物半導体層について説明する。
たは六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原
子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中
心に回転した)結晶(CAAC:C Axis Aligned Crystalともい
う。)を含む酸化物について説明する。
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡(TEM:Transmission Electro
n Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレ
インバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に
起因する電子移動度の低下が抑制される。
ルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸お
よびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、8
5°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5
°以上5°以下の範囲も含まれることとする。
C−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成
面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。な
お、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
ACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACが形成される基板面、
CAACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個
々の結晶部分のab面の法線は一定の方向(例えば、CAACが形成される基板面、CA
ACの表面などに垂直な方向)を向いていてもよい。
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認められる
結晶を挙げることもできる。
、特に断りがない限り、図6乃至図8は上方向をc軸方向とし、c軸方向と直交する面を
ab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、
下半分をいう。また、図6において丸で囲まれたO原子は4配位のO原子を示し、二重丸
で囲まれたO原子は3配位のO原子を示す。
以下4配位のO原子)と、を有する構造を示す。ここでは、金属原子が1個に対して、近
接の酸素原子のみ示した構造を小グループと呼ぶ。図6(A)の構造は、八面体構造をと
るが、簡単のため平面構造で示している。なお、図6(A)の上半分および下半分にはそ
れぞれ3個ずつ4配位のO原子がある。図6(A)に示す小グループは電荷が0である。
以下3配位のO原子)と、Ga原子に近接の2個の4配位のO原子と、を有する構造を示
す。3配位のO原子は、いずれもab面に存在する。図6(B)の上半分および下半分に
はそれぞれ1個ずつ4配位のO原子がある。また、In原子も5配位をとるため、図6(
B)に示す構造をとりうる。図6(B)に示す小グループは電荷が0である。
を有する構造を示す。図6(C)の上半分には1個の4配位のO原子があり、下半分には
3個の4配位のO原子がある。または、図6(C)の上半分に3個の4配位のO原子があ
り、下半分に1個の4配位のO原子があってもよい。図6(C)に示す小グループは電荷
が0である。
を有する構造を示す。図6(D)の上半分には3個の4配位のO原子があり、下半分には
3個の4配位のO原子がある。図6(D)に示す小グループは電荷が+1となる。
4配位のO原子があり、下半分には1個の4配位のO原子がある。図6(E)に示す小グ
ループは電荷が−1となる。
大グループ(ユニットセルともいう。)と呼ぶ。
配位のIn原子の上半分の3個のO原子は、下方向にそれぞれ3個の近接In原子を有し
、下半分の3個のO原子は、上方向にそれぞれ3個の近接In原子を有する。図6(B)
に示す5配位のGa原子の上半分の1個のO原子は下方向に1個の近接Ga原子を有し、
下半分の1個のO原子は上方向に1個の近接Ga原子を有する。図6(C)に示す4配位
のZn原子の上半分の1個のO原子は、下方向に1個の近接Zn原子を有し、下半分の3
個のO原子は、上方向にそれぞれ3個の近接Zn原子を有する。この様に、金属原子の上
方向の4配位のO原子の数と、そのO原子の下方向にある近接金属原子の数は等しく、同
様に金属原子の下方向の4配位のO原子の数と、そのO原子の上方向にある近接金属原子
の数は等しい。O原子は4配位なので、下方向にある近接金属原子の数と、上方向にある
近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のO原子の数
と、別の金属原子の下方向にある4配位のO原子の数との和が4個のとき、金属原子を有
する二種の小グループ同士は結合することができる。例えば、6配位の金属原子(Inま
たはSn)が下半分の4配位のO原子を介して結合する場合、4配位のO原子が3個であ
るため、5配位の金属原子(GaまたはIn)、4配位の金属原子(Zn)のいずれかと
結合することになる。
る。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合
して中グループを構成する。
。図7(B)に、3つの中グループで構成される大グループを示す。なお、図7(C)は
、図7(B)の層構造をc軸方向から観察した場合の原子配列を示す。
み示し、例えば、Sn原子の上半分および下半分にはそれぞれ3個ずつ4配位のO原子が
あることを丸枠の3として示している。同様に、図7(A)において、In原子の上半分
および下半分にはそれぞれ1個ずつ4配位のO原子があり、丸枠の1として示している。
また、同様に、図7(A)において、下半分には1個の4配位のO原子があり、上半分に
は3個の4配位のO原子があるZn原子と、上半分には1個の4配位のO原子があり、下
半分には3個の4配位のO原子があるZn原子とを示している。
順に4配位のO原子が3個ずつ上半分および下半分にあるSn原子が、4配位のO原子が
1個ずつ上半分および下半分にあるIn原子と結合し、そのIn原子が、上半分に3個の
4配位のO原子があるZn原子と結合し、そのZn原子の下半分の1個の4配位のO原子
を介して4配位のO原子が3個ずつ上半分および下半分にあるIn原子と結合し、そのI
n原子が、上半分に1個の4配位のO原子があるZn原子2個からなる小グループと結合
し、この小グループの下半分の1個の4配位のO原子を介して4配位のO原子が3個ずつ
上半分および下半分にあるSn原子と結合している構成である。この中グループが複数結
合して大グループを構成する。
−0.667、−0.5と考えることができる。例えば、In(6配位または5配位)原
子、Zn(4配位)原子、Sn(5配位または6配位)原子の電荷は、それぞれ+3、+
2、+4である。従って、Sn原子を含む小グループは電荷が+1となる。そのため、S
n原子を含む層構造を形成するためには、電荷+1を打ち消す電荷−1が必要となる。電
荷−1をとる構造として、図6(E)に示すように、2個のZn原子を含む小グループが
挙げられる。例えば、Sn原子を含む小グループが1個に対し、2個のZn原子を含む小
グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることが
できる。
晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn−Zn−O
系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)とする組成
式で表すことができる。
、三元系金属の酸化物であるIn−Ga−Zn−O系酸化物(IGZOとも表記する。)
、In−Al−Zn−O系酸化物、Sn−Ga−Zn−O系酸化物、Al−Ga−Zn−
O系酸化物、Sn−Al−Zn−O系酸化物や、In−Hf−Zn−O系酸化物、In−
La−Zn−O系酸化物、In−Ce−Zn−O系酸化物、In−Pr−Zn−O系酸化
物、In−Nd−Zn−O系酸化物、In−Sm−Zn−O系酸化物、In−Eu−Zn
−O系酸化物、In−Gd−Zn−O系酸化物、In−Tb−Zn−O系酸化物、In−
Dy−Zn−O系酸化物、In−Ho−Zn−O系酸化物、In−Er−Zn−O系酸化
物、In−Tm−Zn−O系酸化物、In−Yb−Zn−O系酸化物、In−Lu−Zn
−O系酸化物や、二元系金属の酸化物であるIn−Zn−O系酸化物、Sn−Zn−O系
酸化物、Al−Zn−O系酸化物、Zn−Mg−O系酸化物、Sn−Mg−O系酸化物、
In−Mg−O系酸化物や、In−Ga−O系酸化物などを用いた場合も同様である。
図を示す。
順に4配位のO原子が3個ずつ上半分および下半分にあるIn原子が、4配位のO原子が
1個上半分にあるZn原子と結合し、そのZn原子の下半分の3個の4配位のO原子を介
して、4配位のO原子が1個ずつ上半分および下半分にあるGa原子と結合し、そのGa
原子の下半分の1個の4配位のO原子を介して、4配位のO原子が3個ずつ上半分および
下半分にあるIn原子と結合している構成である。この中グループが複数結合して大グル
ープを構成する。
8(B)の層構造をc軸方向から観察した場合の原子配列を示している。
電荷は、それぞれ+3、+2、+3であるため、In原子、Zn原子およびGa原子のい
ずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わ
せであれば中グループの合計の電荷は常に0となる。
グループに限定されず、In原子、Ga原子、Zn原子の配列が異なる中グループを組み
合わせた大グループも取りうる。
晶を得ることができる。なお、得られるIn−Ga−Zn−O系の層構造は、InGaO
3(ZnO)n(nは自然数。)とする組成式で表すことができる。
なお、図9(A)に示す結晶構造において、図6(B)で説明したように、Ga原子及び
In原子は5配位をとるため、Ga原子がIn原子に置き換わった構造も取りうる。
りうる。なお、図9(B)に示す結晶構造において、図6(B)で説明したように、Ga
原子及びIn原子は5配位をとるため、Ga原子がIn原子に置き換わった構造も取りう
る。
体層が適用された構成とすることで、高い信頼性が期待でき、好ましい。
である。
105 抵抗素子
110 トランジスタ
115 端子
120 トランジスタ
125 消去端子
130 トランジスタ
140 容量素子
150 記憶ノード
300 トリミング回路
301 基板
302 素子分離絶縁層
303 絶縁層
304 絶縁層
305 抵抗素子
310 トランジスタ
311 配線
312 ゲート絶縁層
313 酸化物半導体層
320 トランジスタ
321 配線
322 ゲート絶縁層
323 酸化物半導体層
330 トランジスタ
331 ゲート電極
332 配線
335 配線
340 容量素子
341 配線
351 配線
352 配線
353 配線
413a 酸化物半導体層
413b 酸化物半導体層
504 絶縁層
505 絶縁層
511 ゲート電極
512 ゲート絶縁層
513 酸化物半導体層
514a 絶縁層
514b 絶縁層
551 電極
552 電極
701 基板
704 絶縁層
705 絶縁層
710 トランジスタ
711 ゲート電極
712 ゲート絶縁層
713 酸化物半導体層
714a 絶縁層
714b 側壁
751 電極
752 電極
Claims (4)
- 第1の導電層と、
前記第1の導電層上方の第1の絶縁層と、
前記第1の絶縁層上方の第1のトランジスタと、
前記第1の絶縁層上方の第2のトランジスタと、
前記第1のトランジスタのソースまたはドレインの一方と電気的に接続され、かつ、前記第1のトランジスタの上方に配置された第2の導電層と、
前記第1のトランジスタのソースまたはドレインの他方と電気的に接続され、前記第2のトランジスタのソースまたはドレインの一方と電気的に接続され、かつ、前記第1のトランジスタの上方及び前記第2のトランジスタの上方に配置された第3の導電層と、
前記第2のトランジスタのソースまたはドレインの他方と電気的に接続され、かつ、前記第2のトランジスタの上方に配置された第4の導電層と、を有し、
前記第1のトランジスタは、前記第1のトランジスタのチャネル形成領域の上方に第1のゲート電極を有し、
前記第2のトランジスタは、前記第2のトランジスタのチャネル形成領域の上方に第2のゲート電極を有し、
前記第2の導電層には、第1の電源電位が供給され、
前記第4の導電層には、第2の電源電位が供給される半導体装置であって、
前記半導体装置は、前記第3の導電層の電位に従って素子の動作状態を制御する機能を有し、
前記第1のトランジスタがオフ状態であり、かつ、前記第2のトランジスタがオフ状態である期間を有する半導体装置。 - 第1の導電層と、
前記第1の導電層上方の第1の絶縁層と、
前記第1の絶縁層上方の第1のトランジスタと、
前記第1の絶縁層上方の第2のトランジスタと、
前記第1のトランジスタのソースまたはドレインの一方と電気的に接続され、かつ、前記第1のトランジスタの上方に配置された第2の導電層と、
前記第1のトランジスタのソースまたはドレインの他方と電気的に接続され、前記第2のトランジスタのソースまたはドレインの一方と電気的に接続され、かつ、前記第1のトランジスタの上方及び前記第2のトランジスタの上方に配置された第3の導電層と、
前記第2のトランジスタのソースまたはドレインの他方と電気的に接続され、かつ、前記第2のトランジスタの上方に配置された第4の導電層と、を有し、
前記第1のトランジスタは、前記第1のトランジスタのチャネル形成領域の上方に第1のゲート電極を有し、
前記第2のトランジスタは、前記第2のトランジスタのチャネル形成領域の上方に第2のゲート電極を有し、
前記第2の導電層には、第1の電源電位が供給され、
前記第4の導電層には、第2の電源電位が供給され、
前記第1のゲート電極には、第1の信号が入力され、
前記第2のゲート電極には、第2の信号が入力される半導体装置であって、
前記半導体装置は、前記第3の導電層の電位に従って素子の動作状態を制御する機能を有し、
前記第1のトランジスタがオフ状態であり、かつ、前記第2のトランジスタがオフ状態である期間を有する半導体装置。 - 請求項1または請求項2において、
前記第1のトランジスタのチャネル形成領域及び前記第2のトランジスタのチャネル形成領域は、前記第3の導電層と重なる領域を有さない半導体装置。 - 請求項1乃至請求項3のいずれか一において、
前記第1のトランジスタのチャネル形成領域及び前記第2のトランジスタのチャネル形成領域は、インジウム、ガリウム、及び亜鉛を含む半導体装置。
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