JPS63179563A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ集積回路に関し、特にアナログ回路に用
いる抵抗値調整回路に関する。

〔従来の技術〕

従来のＭＯＳ集積回路用抵抗値調整回路は第２図に示す
ように、複数のポリシリ抵抗あるいは拡散抵抗の直列回
路において個々の抵抗の両端に第３図に示すような一部
分が幅のせまいポリシリ抵抗をヒユーズ（以下ポリシリ
・ヒユーズとする）として並列接続し、このポリシリ・
ヒユーズの両端に電圧を印加して切断することによシ直
列回路の抵抗値１Ｆ−調整していた。

［ｙＡ明が解法しようとする問題点〕 上述した従来のＭＯＳ集槓回路用抵抗値調整回路ではポ
リシリヒユーズの切断によシ抵抗値調整を行なう丸め、
再調整が不可能、ポリシリヒユーズ切断用の高電圧が必
要１通電状態での調整が不可能等の欠点がある。

〔問題点を解決するための手段〕

本発明の目的は前述の欠点を除去し、再調整が容易でか
つ通電状態での駒整が可能な抵抗値調整回路を提供する
ことにある。

本発明によれば調整しようとする抵抗と並列にＭＯＳ型
スイッチを接続し、このＭＯＳ型スイッチの制御端子を
電気的消去・書き込みリード・オンリー・メモリーのデ
ータ出力に接続することにより、ＭＯＳ型スイッチのＯ
Ｎ、ＯＦＦを制御できるので、電気的消去・書き込みリ
ード・オンリー・メモリーデータの書き換えＫよシ再調
整が可能であｆｉ、ＭＯａ型スイッチの制御端子はＭＯ
Ｓトランジスタのゲートに相当するため、並列抵抗とは
接続されないので通電状態での調整が可能である。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

端子１，２間に抵抗３ａ、　３ｂ、　３ｃ、　３ｄ　　
を直列接続し、個々の抵抗にＭＯａ型スイッチ４ａ、４
ｂ。

４ｃ、４ｄ　　を並列に接続し、各々のＭＯＳ型スイッ
チの制御端子を電気的消去・書き込みリード・オンリー
・メモリー５のデータ出力に接続している。抵抗３ａ、
３ｂ、３ｃ、３ｄ　の比を１：２：４：８としておくこ
とにより端子１，２間の抵抗をＭＯａ型スイッチのＯＮ
抵抗の４倍程度から抵抗３ａの１５倍まで調整可能であ
る。調整方法としては当初、抵抗３ａの７倍となるデー
タを電気的消去・書き込みリード・オンリー・メモリー
５に書き込み、全体回路を動作させ、初期値を求めて必
要な設定値との差を補正するよう電気的消去・書き込み
リード・オンリー・メモリー５のデータを書きかえる。

第４図は本発明の他の実施例を示した図である。

第１図に抵抗３ｅ、ＭＯＳ型スイッチ４ｅを追加し、メ
モリ容量をふやした電気的消去・書き込みリード・オン
リー・メモリー５′　とすることにより、抵抗値の調整
範囲を２倍とすることができる。

〔発明の効果〕

以上説明したように本発明は複数のポリシリ抵抗あるい
は拡散抵抗の直列回路を有するＭＯＳ集積回路において
、直列回路を構成する個々の抵抗と並列にＭＯＳ型スイ
ッチを接続し、該ＭＯＳ型スイッチの制御端子を電気的
消去・書き込みリード・オンリー−メモリーのデータ出
力に接続して抵抗値調整回路とすることにより、再調整
が容易でかつ通電状態での調整が可能となる効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図、第２図は従来の
抵抗値調整回路を示した図、第３図はポ示した図。 １．２・・・・・・端子、３ａ、　ｂ、　ｃ、　ｄ、　
ｅ・・・・・・ポリシリあるいは拡散抵抗％　４”ｔ　
ｂｔ　Ｃｔ　ｄｔ　ｅ・・・・・・ＭＯＳ型スイッチ、
５．　５’　・・・・・・電気的消去・書き込みリード
・オンリー・メモリー（ＥＥＰ几ＯＭ）、５ａ、　ｂ、
　ｃ、　ｄ−−−−−−ポリシリ”　ｔ＝　ａ−ズ、７
ａ、ｂ。 ｃ、　ｄ、　ｅ　　・・・・・・切断用高電圧印加端子
、８・・・・・・ポリシリヒユーズ切断部、９．１０・
・・・・・ポリシリヒユーズ切断部。

Claims (1)

【特許請求の範囲】
1. 複数の抵抗の直列回路を有する集積回路において、直列
   回路を構成する個々の抵抗と並列にＭＯＳ型スイッチを
   接続し、該ＭＯＳ型スイッチの制御端子を電気的消去・
   書き込みリード・オンリー・メモリーのデータ出力に接
   続することを特徴とする集積回路。