JP6611752B2 - 信号伝達回路装置、半導体装置とその検査方法及び検査装置、並びに、信号伝達装置及びこれを用いたモータ駆動装置 - Google Patents

信号伝達回路装置、半導体装置とその検査方法及び検査装置、並びに、信号伝達装置及びこれを用いたモータ駆動装置 Download PDF

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Description

本明細書中に開示されている第１の技術的特徴は、アイソレータを介して制御入力信号の伝達を行う信号伝達回路装置に関し、特に制御出力信号を入力側回路に帰還して信号の補正を行う機能を有する信号伝達回路装置に関する。
また、本明細書中に開示されている第２の技術的特徴は、コイルを集積化した半導体装置、並びに、その検査方法及び検査装置に関するものである。
また、本明細書中に開示されている第３の技術的特徴は、トランスを用いた信号伝達装置、及び、これを用いたモータ駆動装置に関するものである。
＜第１の背景技術＞
従来、ハイブリッド自動車、電気自動車、家電機器、産業機器、および医療機器の分野において、入出力間を直流的に絶縁し、かつ信号の伝達を行うために、アイソレータを用いた信号伝達回路装置が用いられてきた。
図１９に、従来のたとえばハイブリッド自動車等に搭載されたモータを駆動するためのパワー半導体の駆動回路装置およびそれに用いる信号伝達回路装置を示す。パワー半導体の駆動回路装置１００は、電子制御装置１０２、信号伝達回路装置１０４、パワー半導体１０６、およびモータ１０８を備えている。
電子制御装置１０２はたとえばハイブリッド自動車等に搭載されたモータ１０８を、パワー半導体１０６を介して制御するための制御入力信号を生成する。電子制御装置１０２は、この種の技術分野でのＥＣＵ（Ｅｎｇｉｎｅ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）に相当する。
信号伝達回路装置１０４は、送信パルス生成回路１１０、入力信号伝達部１１２および受信回路１１４を備える。入力信号伝達部１１２は信号伝達回路装置１０４の入力側回路と出力側回路を直流的に絶縁するためのアイソレータとして、図示しないフォトカプラまたはトランスを有する。
図２０は特許文献１の図１に示された信号伝達回路装置であり、信号伝達回路装置１２０は、グリッチフィルタ１２２、エッジ検出器１２４、１２６、インバータ１２８、トランス１３０、１３２、およびフリップフロップ１３４を備える。
トランス１３０は１次巻線１３０Ａ、２次巻線１３０Ｂを備え、トランス１３２は１次巻線１３２Ａ、２次巻線１３２Ｂを備える。１次巻線１３０Ａ、１３２Ａは接地電位Ａ（ＧＮＤ Ａ）に、２次巻線１３０Ｂ、１３２Ｂは接地電位Ａとは直流的に絶縁された別の接地電位Ｂ（ＧＮＤ Ｂ）に各別に接続されている。
また、特許文献１の図８を参照すると、第１基板８０４側に送信回路８０２および接地電位Ａ（ＧＮＤ Ａ）等を設け、第２基板８０８側には１次巻線としての機能を有するトップコイル８０６Ａ、受信回路８１０、２次巻線としての機能を有するボトムコイル８０６Ｂおよび接地電位Ｂ（ＧＮＤ Ｂ）等が設けられており、ＩＣチップ上にトランスを含むアイソレータを形成するという技術思想が開示されている。
図２１は、特許文献２の図７に開示されている信号伝達回路装置を参照符号を替えて示したものである。
特許文献２には、入力側回路において定期的にリフレッシュパルスを生成することで、制御入力信号と制御出力信号の不一致を修正する技術思想が開示されている。
信号伝達回路装置１４０はシュミットトリガインバータ１４２、１５０、入力信号エンコード回路１４４、トランス１４６、入力信号デコード回路１４８、を備え、さらに入力信号更新回路１５２、ウォッチドッグ回路１５４を備える。入力信号更新回路１５２は定期的にリフレッシュパルスを生成し、制御入力信号の更新を行う。ウォッチドッグ回路１５４は回路装置内の異常を検知し制御出力信号のシャットダウン等の制御を行う。
＜第２の背景技術＞
図３３は、コイルを集積化した半導体装置の一従来例を示す模式図である。本従来例の半導体装置Ｙ１０は、コイルＬ１と、パッドＹ１１及びＹ１２と、を有して成る。なお、コイルＬ１の両端は、それぞれパッドＹ１１及びＹ１２に接続されている。
図３４は、半導体装置Ｙ１０の不良品検査を説明するための模式図である。半導体装置Ｙ１０の不良品検査に用いられる検査装置Ｙ２０は、プローブＹ２１及びＹ２２と、定電流源Ｙ２３と、電圧計Ｙ２４と、を有して成る。なお、定電流源Ｙ２３と電圧計Ｙ２４の各一端はプローブＹ２１に接続されており、各他端はプローブＹ２２に接続されている。
従来、半導体装置Ｙ１０の不良品検査では、パッドＹ１１及びＹ１２にそれぞれプローブＹ２１及びＹ２２を接触させて、定電流源Ｙ２３からコイルＬ１に所定の定電流Ｉを流し、そのときに発生するコイルＬ１の両端間電圧（コイルＬ１の直列抵抗成分ＲＬに起因して発生する電圧降下）を電圧計Ｙ２４で測定することにより、コイルＬ１の断線チェックが行われていた。すなわち、コイルＬ１の両端間電圧が正常に測定できない場合には、コイルＬ１に断線が生じていると判断し、その半導体装置Ｙ１０を不良品としてリジェクトしていた。
なお、コイルを集積化した半導体装置に関連する従来技術の一例としては、特許文献３を挙げることができる。
＜第３の背景技術＞
図４３は、信号伝達装置の一従来例を示す回路ブロック図であり、図４４は、その正常動作の一例を示すタイミングチャートである。本従来例の信号伝達装置１００は、トランス駆動信号生成部１０１と、トランス１０２ａ及び１０２ｂと、コンパレータ１０３ａ及び１０３ｂと、ＳＲフリップフロップ１０４と、を有しており、トランス１０２ａ及び１０２ｂを用いて、一次側回路の接地電圧ＧＮＤ１と二次側回路の接地電圧ＧＮＤ２を絶縁しながら、両回路間での信号伝達を実現するものである。
トランス駆動信号生成部１０１は、トランス駆動信号Ｓ１０ａ及びＳ２０ａを生成し、これらをトランス１０２ａ及び１０２ｂの一次側巻線に各々出力する。なお、トランス駆動信号生成部１０１は、入力信号ＩＮの立上がりエッジをトリガとしてトランス駆動信号Ｓ１０ａに１発のパルスを発生させる一方、入力信号ＩＮの立下がりエッジをトリガとしてトランス駆動信号Ｓ２０ａに１発のパルスを発生させる。
トランス１０２ａ及び１０２ｂは、それぞれ、トランス駆動信号Ｓ１０ａ及びＳ２０ａに応じた誘起信号Ｓ１０ｂ及びＳ２０ｂを各々の二次側巻線に発生させる。
コンパレータ１０３ａ及び１０３ｂは、それぞれ、誘起信号Ｓ１０ｂ及びＳ２０ｂと所定の閾値電圧とを比較して比較信号Ｓ１０ｃ及びＳ２０ｃを生成し、これらをＳＲフリップフロップ１０４のセット入力端（Ｓ）及びリセット入力端（Ｒ）に各々出力する。
ＳＲフリップフロップ１０４は、比較信号Ｓ１０ｃの立上がりエッジをトリガとして出力信号ＯＵＴをハイレベルにセットし、比較信号Ｓ２０ｃの立上がりエッジをトリガとして出力信号ＯＵＴをローレベルにリセットする。
従って、正常な信号伝達動作が行われていれば、ＳＲフリップフロップ１０４から出力される出力信号ＯＵＴは、トランス駆動信号生成部１０１に入力される入力信号ＩＮと同一信号となる。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
米国特許第７０７５３２９号明細書 特開２００７−１２３６５０号公報 特開２００１−８５２４８号公報
＜第１の技術的特徴が解決しようとする第１の課題＞
しかしながら、図１９、図２０に示す信号伝達回路装置はともに、入力側回路において入力された信号を出力側回路へ一方的に送信するものであり、たとえば入力信号伝達部におけるノイズの発生等に起因する入出力信号の不一致といった異常状態を回避する手段を兼ね備えてはいない。
特許文献２には、リフレッシュパルスの発生により所定間隔ごとに制御出力信号を更新する技術思想が開示されているものの、制御出力信号と制御入力信号を直接比較して入出力信号の不一致を回避する技術思想に関しては何ら示唆されていない。特許文献２記載の信号伝達回路装置においては、耐ノイズ特性を向上させるためにはリフレッシュパルスの周波数を高くする必要があり、安定性、消費電力の面において不具合が生じ得る。
本発明はこうした不具合を克服したものであって、何らかの問題により制御入力信号が制御出力信号へ正確に伝達されない異常状態が発生した場合に、該異常状態の検出に基づいて制御出力信号の補正が行われる信号伝達回路装置を提供することを目的とする。
＜第２の技術的特徴が解決しようとする第２の課題＞
ところで、図３３、図３４に示した半導体装置Ｙ１０の不良品検査に際して、電圧計Ｙ２４で得られる検出電圧Ｖｄｅｔの電圧値は、下記（１）式で表される。
Ｖｄｅｔ＝Ｉ×（ＲＬ＋Ｒｘ＋Ｒｙ） … （１）
なお、上記（１）式中において、変数ＲｘはプローブＹ２１をパッドＹ１１に接触させたときの接触抵抗成分であり、変数ＲｙはプローブＹ２２をパッドＹ１２に接触させたときの接触抵抗成分である。
上記（１）式から分かるように、検出電圧Ｖｄｅｔは、コイルＬ１の直列抵抗成分ＲＬだけでなく、プローブＹ２１及びＹ２２の接触抵抗成分Ｒｘ及びＲｙの影響を受ける。特に、コイルＬ１の直列抵抗成分ＲＬは、プローブＹ２１及びＹ２２の接触抵抗成分Ｒｘ及びＲｙと大差のない極めて微小な抵抗成分（数Ω〜数十Ω）であるため、半導体装置Ｙ１０の不良品検査に際して、直列抵抗成分ＲＬを正確に測定し、コイルＬ１の抵抗値異常を検出することは非常に困難であった。
そのため、上記従来の半導体装置Ｙ１０では、コイルＬ１の抵抗値異常（例えば、巻線同士の中途短絡）が生じていても、コイルＬ１の断線が生じていなければ、これを不良品としてリジェクトすることができず、市場に流出させてしまうおそれがあった。
本発明は、上記の問題点に鑑み、コイルの抵抗値異常を検査することが可能な半導体装置及びその検査方法を提供することを目的とする。
＜第３の技術的特徴が解決しようとする第３の課題＞
しかしながら、図４３に示した上記従来例の信号伝達装置１００では、二次側回路の接地電圧ＧＮＤ２に変動が生じた場合など、トランス１０２ａ及び１０２ｂの二次側巻線に現れる誘起信号Ｓ１０ｂ及びＳ２０ｂの一方または両方にノイズが発生した場合に、比較信号Ｓ１０ｃ及びＳ２０ｃに誤パルスが生じて、出力信号ＯＵＴが意図しない論理レベルに変遷してしまうという課題があった。
例えば、図４５Ａでは、入力信号ＩＮがローレベルであるときに、誘起信号Ｓ１０ｂにノイズが発生したことにより、比較信号Ｓ１０ｃに誤パルスが生じて、出力信号ＯＵＴが意図せずハイレベルに変遷してしまう様子が描写されている。また、図４５Ｂでは、入力信号ＩＮがハイレベルであるときに、誘起信号Ｓ２０ｂにノイズが発生したことにより、比較信号Ｓ２０ｃに誤パルスが生じて、出力信号ＯＵＴが意図せずローレベルに変遷してしまう様子が描写されている。
また、トランス１０２ａ及び１０２ｂが近接して配置されている場合には、誘起信号Ｓ１０ｂ及びＳ２０ｂの両方に同一のノイズが発生すると考えられるが、このような場合でも、出力信号ＯＵＴが意図しない論理レベルに変遷してしまう可能性はあり得る。
例えば、ＳＲフリップフロップ１０４は、比較信号Ｓ１０ｃ及びＳ２０ｃがいずれもハイレベルとなっている間、出力信号ＯＵＴをそれ以前の論理レベルに保持する構成であると仮定する。このような構成が採用されている場合、誘起信号Ｓ１０ｂ及びＳ２０ｂの両方に同一のノイズが発生したときに、比較信号Ｓ１０ｃ及びＳ２０ｃが同時にハイレベルに立ち上がり、かつ、同時にローレベルに立ち下がるのであれば、出力信号ＯＵＴが意図しない論理レベルに変遷することはない。
しかしながら、実際には、コンパレータ１０３ａ及び１０３ｂの応答速度のばらつき等により、比較信号Ｓ１０ｃ及びＳ２０ｃの論理変遷タイミングにはズレが生じるため、一方が先にハイレベルに立ち上がったり、一方が先にローレベルに立ち下がったりすると、出力信号ＯＵＴが意図しない論理レベルに変遷してしまう。
例えば、図４６Ａでは、入力信号ＩＮがローレベルであるときに、誘起信号Ｓ１０ｂ及びＳ２０ｂの両方にノイズが発生した際、比較信号Ｓ１０ｃ及びＳ２０ｃが同時にハイレベルに立ち上がったものの、比較信号Ｓ２０ｃが先にローレベルに立ち下がった結果、出力信号ＯＵＴが意図せずハイレベルに変遷してしまう様子が描写されている。また、図４６Ｂでは、入力信号ＩＮがハイレベルであるときに、誘起信号Ｓ１０ｂ及びＳ２０ｂの両方にノイズが発生した際、比較信号Ｓ１０ｃ及びＳ２０ｃが同時にハイレベルに立ち上がったものの、比較信号Ｓ１０ｃが先にローレベルに立ち下がった結果、出力信号ＯＵＴが意図せずローレベルに変遷してしまう様子が描写されている。
本発明は、本願の発明者らによって見い出された上記の問題点に鑑み、ノイズの影響を受けにくい信号伝達装置、及び、これを用いたモータ駆動装置の提供を目的とする。
＜第１の課題を解決するための手段＞
本明細書において、「復元」とは元の信号の形態、位置（位相）に戻すことである。たとえば制御出力信号を例にすると、入力端子に入力された制御入力信号は出力端子に至るまでに各種各様の信号に変換または整形されるが、出力端子に出力される時点では制御出力信号は元の制御入力信号の形態、位置（位相）に戻される。この動作を「復元」と称する。
また、本明細書において「等価」とは、回路機能に支障が生じない程度に信号形態、信号の位置（位相）が所定の範囲に収まっていることを指す。
また、本明細書において「入力側回路」、「出力側回路」とは、信号が入力される回路部を「入力側回路」、信号が出力される回路部を「出力側回路」としてそれぞれ称する。本明細書において、「入力側回路」と「出力側回路」の境界は後述の入力信号伝達部または帰還信号伝達部であるが、これらの信号伝達部は「入力側回路」および「出力側回路」に跨って設けられている。
また、本明細書において「直流的に絶縁する」とは絶縁すべき対象物が導体では接続されていないということである。
また、本明細書において「第１電位」、「第２電位」とは矩形波信号におけるハイレベルまたはローレベルを指し、各信号におけるハイレベルおよびローレベルの電圧値は回路構成により所定の値に設定される。もちろん、信号ごとに第１電位または第２電位の電圧値が異なる場合もある。本明細書においては、「第１電位」をハイレベル、「第２電位」をローレベルとして説明するが、もちろん「第１電位」をローレベル、「第２電位」をハイレベルとして信号伝達回路装置を構成してもよい。
また、本明細書において「第１の組み合わせ」とは、制御入力信号と後述する帰還信号の比較結果が“不一致”であり、かつ制御入力信号が第１電位である組み合わせを指し、「第２の組み合わせ」とは、制御入力信号と帰還信号の比較結果が“不一致”であり、かつ制御入力信号が第２電位である組み合わせを指す。
また、本明細書において「出力信号補正機能」とは、制御出力信号の電位（第１電位または第２電位）が制御入力信号の電位と“不一致”の状態となった場合に、制御出力信号の電位を制御入力信号の電位と“一致”させる機能を指す。
本発明は、入力側回路と出力側回路との間で信号の伝達が行われる信号伝達回路装置であって、前記信号伝達回路装置は、
（ａ）前記入力側回路に入力された制御入力信号を受信し、第１補正信号を出力する第１パルス生成回路と、
（ｂ）前記制御入力信号を受信し、第２補正信号を出力する第２パルス生成回路と、
（ｃ）前記第１補正信号および前記第２補正信号を受信し、前記入力側回路から前記出力側回路へ信号の伝達を行う入力信号伝達部と、
（ｄ）前記入力信号伝達部の出力を受信し、前記制御入力信号と等価な制御出力信号を出力する入力信号復元回路と、
（ｅ）前記制御出力信号を受信し、前記出力側回路から前記入力側回路へ信号の伝達を行い、帰還信号を出力する帰還信号伝達部と、
（ｆ）前記制御入力信号および前記帰還信号を受信し、前記制御入力信号と前記帰還信号の論理比較を行い、論理比較信号を出力する論理比較回路を備え、
（ｇ）前記第１パルス生成回路は、前記制御入力信号とともに前記論理比較信号を受信し、前記制御入力信号と前記論理比較信号が第１の組み合わせとなった場合に前記第１補正信号を出力し、前記第２パルス生成回路は、前記制御入力信号とともに前記論理比較信号を受信し、前記制御入力信号と前記論理比較信号が前記第１の組み合わせとは異なる第２の組み合わせとなった場合に前記第２補正信号を出力する（第１−１の構成）。
こうした構成の信号伝達回路装置は、制御出力信号を入力側回路に帰還する帰還信号伝達部と、帰還信号と制御入力信号の論理比較を行う論理比較回路を備えており、第１パルス生成回路および第２パルス生成回路は制御入力信号と論理比較回路の論理比較結果に基づいて、適宜、各補正信号を出力するので、制御入力信号と制御出力信号の“不一致”が発生した場合にも速やかに制御出力信号の補正を行い、制御入力信号と制御出力信号を“一致”させることができる。
本発明において、前記入力信号伝達部および前記帰還信号伝達部はそれぞれ少なくとも一つのアイソレータを有する（第１−２の構成）。
こうした構成の信号伝達回路装置は、入力側回路と出力側回路がアイソレータによって直流的に絶縁されるため、接地電位の異なる２つのブロック間の信号伝達を行うことができる。
本発明において、前記アイソレータはトランスである（第１−３の構成）。
こうした構成の信号伝達回路装置は、入力側回路と出力側回路を直流的に絶縁するとともに、信号伝達時の遅延が少なく、高い周波数の信号に対しても正確な信号伝達を行うことができる。
本発明において、前記入力側回路、前記出力側回路、および前記トランスはそれぞれ異なる半導体基板上に形成するとともに１つのパッケージの中に一体的に構成する（第１−４の構成）。
本発明において、前記入力側回路、前記出力側回路をそれぞれ異なる半導体基板上に形成し、前記トランスは、前記入力側回路または前記出力側回路と同じ基板上に形成してもよい（第１−５の構成）。
本発明において、前記トランスの１次巻線と２次巻線は互いに別の接地電位に接続されている（第１−６の構成）。
本発明において、前記アイソレータはフォトカプラであってもよい（第１−７の構成）。
本発明において、前記入力信号復元回路はＲＳフリップフロップにより構成されている（第１−８の構成）。
こうした構成の信号伝達回路装置は、入力信号伝達部により入力側回路から出力側回路へ伝達された信号がＲＳフリップフロップのセット端子とリセット端子に各別に入力されるため、セット端子またはリセット端子に連続して信号が入力された場合であっても誤動作を生じる事なく制御入力信号と等価な制御出力信号を出力することができる。
本発明において、前記帰還信号伝達部は、前記制御出力信号に同期して連続パルスを有する帰還パルスを生成する帰還パルス生成回路と、前記帰還パルスを波形整形する波形整形回路を有する（第１−９の構成）。
こうした構成の信号伝達回路装置は、帰還信号伝達部におけるアイソレータの数がひとつで済み、さらに、帰還信号伝達部の耐ノイズ特性を高めることができる。
本発明において、前記波形整形回路は、前記帰還パルスでオン、オフするスイッチングトランジスタと、前記スイッチングトランジスタと協働して前記帰還パルスとは異なる整形帰還信号を生成するための電流源およびキャパシタと、前記整形帰還信号が入力され前記整形帰還信号とは異なる前記帰還信号を生成するコンパレータを有する（第１−１０の構成）。
こうした構成の信号伝達回路装置は、比較的簡便な構成により帰還パルスの波形整形を行うことができる。
本発明において、前記論理比較回路はエクスクルーシブＯＲ回路を有する（第１−１１の構成）。
こうした構成の信号伝達回路装置は、論理比較回路の構成を簡便化することができる。
本発明において、前記第１補正信号及び前記第２補正信号は連続パルスを有する信号であり、前記第１パルス生成回路は、前記制御入力信号と前記論理比較信号が前記第１の組み合わせとなった期間に連続パルスを有する前記第１補正信号を出力し、前記第２パルス生成回路は、前記制御入力信号と前記論理比較信号が前記第２の組み合わせとなった期間に連続パルスを有する前記第２補正信号を出力する構成としてもよい（第１−１２の構成）。
こうした構成の信号伝達回路装置は、第１パルス生成回路および第２パルス生成回路が入出力“不一致”の期間に連続パルスを生成するため、入出力の不一致が解消されるまでパルスが生成され続けることとなり、信号伝達回路装置の信頼性が向上する。
本発明において、前記帰還信号伝達部は、前記制御出力信号の立ち上がりエッジを検出し第１帰還パルスを生成する第１出力エッジ検出回路と、前記制御出力信号の立ち下がりエッジを検出し第２帰還パルスを生成する第２出力エッジ検出回路と、前記第１帰還パルスおよび前記第２帰還パルスがセット端子およびリセット端子に各別に入力されるＲＳフリップフロップを有する構成としてもよい（第１−１３の構成）。
こうした構成の信号伝達回路装置は、制御出力信号に対する帰還信号の遅延を大幅に低減することができる。
本発明において、前記帰還信号伝達部は、前記制御出力信号の立ち上がりエッジおよび立ち下がりエッジを検出し帰還パルスを生成する出力エッジ検出回路と、前記帰還パルスがクロック端子に入力されるＤフリップフロップを有する構成としてもよい（第１−１４の構成）。
こうした構成の信号伝達回路装置は、制御出力信号に対する帰還信号の遅延を大幅に低減することができ、さらに、帰還信号伝達部のアイソレータの数を減らすことができる。
本発明において、前記入力信号復元回路はＤフリップフロップにより構成されていてもよい（第１−１５の構成）。
こうした構成の信号伝達回路装置は、入力信号復元回路に入力する信号数が一つで済み、入力信号復元回路にＲＳフリップフロップを用いた場合と比較して、入力信号伝達部のアイソレータの数を減らすことができる。
本発明において、前記信号伝達回路装置はさらに、前記制御入力信号の立ち上がりエッジを検出し第１入力パルスを生成する第１エッジ検出回路と、前記制御入力信号の立ち下がりエッジを検出し第２入力パルスを生成する第２エッジ検出回路を備え、前記入力信号伝達部は、前記第１補正信号および前記第２補正信号とともに前記第１入力パルスおよび前記第２入力パルスを受信する構成としてもよい（第１−１６の構成）。
こうした構成の信号伝達回路装置は、入力信号伝達部が、第１補正信号及び第２補正信号とともに、第１入力パルスおよび第２入力パルスを受信し、入力信号復元部へ信号を送信するので、制御入力信号における電位の遷移は第１入力パルスおよび第２入力パルスに基づいて速やかに制御出力信号へと反映される。従って制御出力信号は、制御入力信号に対する帰還信号の遅延等の影響を受けることが無く、第１パルス生成回路および第２パルス生成回路に基づく出力信号補正機能を有したまま、制御入力信号の最小入力パルス幅を大幅に小さくすることができる。
本発明において、前記入力信号伝達部は、前記第１補正信号と前記第１入力パルスを論理和処理する第１論理和回路と、前記第２補正信号と前記第２入力パルスを論理和処理する第２論理和回路を有し、前記入力信号復元回路は、前記第１論理和回路の出力がセット端子に入力され、前記第２論理和回路の出力がリセット端子に入力されるＲＳフリップフロップにより構成されていてもよい（第１−１７の構成）。
本発明において、前記第１論理和回路および前記第２論理和回路は前記入力側回路に設けられている（第１−１８の構成）。
こうした構成の信号伝達回路装置は、信号の論理和処理を行うことで入力信号伝達部のアイソレータの数を減らすことができるとともに、第１補正信号と第１入力パルス、第２補正信号と第２入力パルスがそれぞれ相互補完の関係となり、信号伝達回路装置の耐ノイズ特性がさらに向上する。
本発明において、前記入力信号伝達部は、前記第１補正信号、前記第２補正信号、前記第１入力パルス、および前記第２入力パルスを論理和処理する論理和回路を有し、前記入力信号復元回路は、前記論理和回路の出力がクロック端子に入力されるＤフリップフロップにより構成されていてもよい（第１−１９の構成）。
本発明において、前記論理和回路は前記入力側回路に設けられている（第１−２０の構成）。
こうした構成の信号伝達回路装置は、入力信号伝達部におけるアイソレータの数を減らすことができ、信号伝達回路装置の小型化を図ることができる。
本発明の別の信号伝達回路装置は、
（ａ）入力側回路に入力された制御入力信号を受信し、第１補正信号を出力する第１論理積回路と、
（ｂ）前記制御入力信号の反転信号を受信し、第２補正信号を出力する第２論理積回路と、
（ｃ）前記第１補正信号および前記第２補正信号を受信し、前記入力側回路から出力側回路へ信号の伝達を行う入力信号伝達部と、
（ｄ）前記入力信号伝達部の出力を受信し、前記制御入力信号と等価な制御出力信号を出力する入力信号復元回路と、
（ｅ）前記制御出力信号を受信し、前記出力側回路から前記入力側回路へ信号の伝達を行い、帰還信号を出力する帰還信号伝達部と、
（ｆ）前記制御入力信号および前記帰還信号を受信し、前記制御入力信号と前記帰還信号の論理比較を行い、論理比較信号を出力する論理比較回路と、
（ｇ）前記論理比較信号を受信し、前記論理比較信号に同期した論理比較パルス信号を出力する比較パルス生成回路を備え、
（ｈ）前記第１論理積回路は、前記制御入力信号とともに前記論理比較パルス信号を受信し、前記第２論理積回路は、前記制御入力信号の反転信号とともに前記論理比較パルス信号を受信する（第１−２１の構成）。
本発明のさらに別の信号伝達回路装置は、
（ａ）入力側回路に入力された制御入力信号の立ち上がりエッジを検出し第１入力パルスを生成する第１エッジ検出回路と、
（ｂ）前記制御入力信号の立ち下がりエッジを検出し第２入力パルスを生成する第２エッジ検出回路と、
（ｃ）前記制御入力信号、前記第１入力パルス、および前記第２入力パルスを受信し、前記第１入力パルスまたは前記第２入力パルスを受信したタイミングでセット信号またはリセット信号を出力する信号合成回路と、
（ｄ）前記セット信号および前記リセット信号を受信し、前記入力側回路から前記出力側回路へ信号の伝達を行う入力信号伝達部と、
（ｅ）前記入力信号伝達部の出力を受信し、前記制御入力信号と等価な制御出力信号を出力する入力信号復元回路と、
（ｆ）前記制御出力信号を受信し、前記出力側回路から前記入力側回路へ信号の伝達を行い、帰還信号を出力する帰還信号伝達部と、
（ｇ）前記制御入力信号および前記帰還信号を受信し、前記制御入力信号と前記帰還信号の論理比較を行い、論理比較信号を出力する論理比較回路と、
（ｈ）前記論理比較信号を受信し、前記論理比較信号に同期した論理比較パルス信号を出力する比較パルス生成回路を備え、
（ｉ）前記信号合成回路は、前記制御入力信号、前記第１入力パルス、および前記第２入力パルスとともに、前記論理比較パルス信号を受信し、前記論理比較パルス信号を受信したタイミングにおいても、前記セット信号または前記リセット信号の出力を行う（第１−２２の構成）。
本発明において前記信号合成回路は、
（ａ）前記第１入力パルス、前記第２入力パルス、および前記論理比較パルス信号を受信する論理和回路と、
（ｂ）前記制御入力信号と前記論理和回路の出力を受信し、前記セット信号を出力する第１論理積回路と、
（ｃ）前記制御入力信号の反転信号と前記論理和回路の出力を受信し、前記リセット信号を出力する第２論理積回路を有する構成としてもよい（第１−２３の構成）。
また、上記第１−２１または第１−２２の構成から成る信号伝達回路装置において、前記入力信号伝達部および前記帰還信号伝達部はそれぞれ少なくとも一つのトランスを有する構成（第１−２４の構成）にするとよい。
また、上記第１−２１または第１−２２の構成から成る信号伝達回路装置において、前記入力信号復元回路はＲＳフリップフロップにより構成されている構成（第１−２５の構成）にするとよい。
また、上記第１−２１または第１−２２の構成から成る信号伝達回路装置において、前記帰還信号伝達部は、前記制御出力信号に同期して連続パルスを有する帰還パルスを生成する帰還パルス生成回路と、前記帰還パルスを波形整形する波形整形回路とを有する構成（第１−２６の構成）にするとよい。
＜第２の課題を解決するための手段＞
上記目的を達成するために、本発明に係る半導体装置は、コイルを集積化した半導体装置であって、前記コイルの一端には、第１の電流供給用パッドと第１の電圧測定用パッドが接続されており、前記コイルの他端には、第２の電流供給用パッドと第２の電圧測定用パッドが接続されている構成（第２−１の構成）とされている。
なお、上記第２−１の構成から成る半導体装置において、前記第１の電流供給用パッドと前記第１の電圧測定用パッドは、第１の電流供給用プローブと第１の電圧測定用プローブを同時に接触させることが可能な面積を有する第１の共用パッドとして一体的に形成されており、前記第２の電流供給用パッドと前記第２の電圧測定用パッドは、第２の電流供給用プローブと第２の電圧測定用プローブを同時に接触させることが可能な面積を有する第２の共用パッドとして一体的に形成されている構成（第２−２の構成）にするとよい。
また、上記第２−１または第２−２の構成から成る半導体装置を検査する検査方法は、前記第１の電流供給用パッドと前記第２の電流供給用パッドとの間に所定の定電流を流すステップと、前記第１の電圧測定用パッドと前記第２の電圧測定用パッドとの間に発生する電圧を測定するステップと、を有する構成（第２−３の構成）にするとよい。
また、上記第２−１または第２−２の構成から成る半導体装置を検査する検査装置は、前記第１の電流供給用パッドに接触させる第１の電流供給用プローブと、前記第１の電圧測定用パッドに接触させる第１の電圧測定用プローブと、前記第２の電流供給用パッドに接触させる第２の電流供給用プローブと、前記第２の電圧測定用パッドに接触させる第２の電圧測定用プローブと、前記第１の電流供給用プローブと前記第２の電流供給用プローブとの間に所定の定電流を流す定電流源と、前記第１の電圧測定用プローブと前記第２の電圧測定用プローブとの間に発生する電圧を測定する電圧計と、を有する構成（第２−４の構成）にするとよい。
＜第３の課題を解決するための手段＞
上記目的を達成するために、本発明に係る信号伝達装置は、入力信号が第１論理レベルから第２論理レベルに変遷するパルスエッジに応じて第１トランス駆動信号に（Ｎ＋ａ）発（ただし、Ｎ≧２、ａ≧０）のパルスを発生させ、前記入力信号が前記第２論理レベルから前記第１論理レベルに変遷するパルスエッジに応じて第２トランス駆動信号に（Ｎ＋ａ）発のパルスを発生させるトランス駆動信号生成部と；一次側巻線に入力される前記第１トランス駆動信号に応じて二次側巻線に第１誘起信号を発生させる第１トランスと；一次側巻線に入力される前記第２トランス駆動信号に応じて二次側巻線に第２誘起信号を発生させる第２トランスと；前記第１誘起信号と所定の閾値電圧とを比較して第１比較信号を生成する第１コンパレータと；前記第２誘起信号と所定の閾値電圧とを比較して第２比較信号を生成する第２コンパレータと；前記第１比較信号にＮ発のパルスが発生したことを検出して第１検出信号にパルスを発生させる第１パルス検出部と；前記第２比較信号にＮ発のパルスが発生したことを検出して第２検出信号にパルスを発生させる第２パルス検出部と；前記第１検出信号に発生されたパルスに応じて出力信号を前記第１論理レベルから前記第２論理レベルに変遷させ、前記第２検出信号に発生されたパルスに応じて前記出力信号を前記第２論理レベルから前記第１論理レベルに変遷させるＳＲフリップフロップと；を有する構成（第３−１の構成）とされている。
なお、上記第３−１の構成から成る信号伝達装置において、前記第１パルス検出部は、前記第１比較信号に発生されたパルス数をカウントし、そのカウント値がＮに達したときに前記第１検出信号にパルスを発生させるカウンタであり、前記第２パルス検出部は、前記第２比較信号に発生されたパルス数をカウントし、そのカウント値がＮに達したときに前記第２検出信号にパルスを発生させるカウンタである構成（第３−２の構成）にするとよい。
また、上記第３−２の構成から成る信号伝達装置において、前記第１パルス検出部は、前記第２比較信号に発生されたパルスによってカウント値がリセットされ、前記第２パルス検出部は、前記第１比較信号に発生されたパルスによってカウント値がリセットされる構成（第３−３の構成）にするとよい。
また、上記第３−３の構成から成る信号伝達装置において、前記トランス駆動信号生成部は所定周波数のパルス信号を生成するパルス生成部と；前記パルス信号のパルス数をカウントし、そのカウント値が（Ｎ＋ａ）に達したときに前記パルス生成部の駆動を停止させるカウンタと；前記入力信号のパルスエッジを検出したときに、前記パルス生成部の駆動を開始させるとともに、前記カウンタのカウント値をリセットするエッジ検出部と；前記入力信号に応じて、前記パルス信号を前記第１トランス駆動信号及び前記第２トランス駆動信号のいずれか一方として分配するパルス分配部と；を有する構成（第３−４の構成）にするとよい。
また、上記第３−４の構成から成る信号伝達装置において、前記パルス生成部は、前記エッジ検出部で前記入力信号のパルスエッジをが検出されてから、所定時間が経過するまでの間、前記パルス信号を生成しない構成（第３−５の構成）にするとよい。
また、本発明に係る信号伝達装置は、入力信号のパルスエッジに応じてトランス駆動信号に（Ｎ＋ａ）発（ただし、Ｎ≧２、ａ≧０）のパルスを発生させるトランス駆動信号生成部と；一次側巻線に入力される前記トランス駆動信号に応じて二次側巻線に誘起信号を発生させるトランスと；前記誘起信号と所定の閾値電圧とを比較して比較信号を生成するコンパレータと；前記比較信号にＮ発のパルスが発生したことを検出して出力信号にパルスを発生させるパルス検出部と；を有する構成（第３−６の構成）にするとよい。
また、本発明に係るモータ駆動装置は、上記第３−１〜第３−６いずれかの構成から成る信号伝達装置を有し、前記出力信号を用いてモータの駆動制御を行う構成（第３−７の構成）とされている。
＜第１の技術的特徴の効果＞
本発明の信号伝達回路装置は、制御出力信号を帰還する帰還信号伝達部、制御入力信号と帰還信号の論理比較を行う論理比較回路、第１補正信号を出力する第１パルス生成回路、第２補正信号を出力する第２パルス生成回路を備えているので、制御入力信号と制御出力信号の不一致を検知し、速やかに制御出力信号の補正を行うことができる。また、第１パルス生成回路および第２パルス生成回路は入出力信号が不一致の場合のみ補正信号を出力するので低消費電力による動作が可能である。
また、本発明においてさらに、制御入力信号の立ち上がりエッジを検出し第１入力パルスを生成する第１エッジ検出回路、制御入力信号の立ち下がりエッジを検出し第２入力パルスを生成する第２エッジ検出回路を有する構成とすれば、制御入力信号における電位の遷移が速やかに制御出力信号に反映され、制御入力信号に対する帰還信号の遅延等の影響を受けること無く、制御入力信号の最小入力パルス幅を大幅に小さくすることができる。これにより、信号伝達回路装置の用途を拡大することができる。
＜第２の技術的特徴の効果＞
本発明に係る半導体装置及びその検査方法であれば、コイルの抵抗値異常を検査することが可能となる。
＜第３の技術的特徴の効果＞
本発明によれば、ノイズの影響を受けにくい信号伝達装置、及び、これを用いたモータ駆動装置を提供することが可能となる。
本発明の第１の実施の形態にかかる信号伝達回路装置を示す図 本発明の第２の実施の形態にかかる信号伝達回路装置を示す図 本発明の第２の実施の形態（図２）の変形例 本発明の第２の実施の形態（図２）の各部のパルス信号を示すタイミングチャート 本発明にかかる波形整形回路の具体的な回路構成を示す図 図５に示す波形整形回路の各部のタイミングチャート 本発明の第２の実施の形態（図２）にパルス幅の小さい信号を入力した場合の各部のパルス信号を示すタイミングチャート 本発明の第３の実施の形態にかかる信号伝達回路装置を示す図 本発明の第３の実施の形態（図８）の変形例 本発明の第３の実施の形態（図８）の別の変形例 本発明の第３の実施の形態（図８）の各部のパルス信号を示すタイミングチャート 本発明の第４の実施の形態にかかる信号伝達回路装置を示す図 本発明の第４の実施の形態（図１２）の変形例 本発明の第４の実施の形態（図１２）の別の変形例 本発明の第４の実施の形態（図１２）のさらに別の変形例 本発明の第４の実施の形態（図１２）のさらに別の変形例 本発明の第４の実施の形態（図１２）の各部のパルス信号を示すタイミングチャート 本発明の第４の実施の形態（図１２）にパルス幅の小さい信号を入力した場合の各部のパルス信号を示すタイミングチャート 従来のパワー半導体の駆動回路装置を示す図 従来の信号伝達回路装置を示す図 従来の別の信号伝達回路装置を示す図 本発明に係る半導体装置の第１実施形態を示す模式図 半導体装置Ｘ１０Ａの不良品検査を説明するための模式図 本発明に係る半導体装置の第２実施形態を示す模式図 半導体装置Ｘ１０Ｂの不良品検査を説明するための模式図 本発明に係る半導体装置を用いたモータ駆動装置の一構成例を示すブロック図 トランス３１〜３４を介した送受信回路部分の詳細図 端子配置及びパッケージ内におけるチップ配列の一例を示す模式図 外部端子の説明テーブル スイッチ制御装置１の電気的特性テーブル トランス３１〜３４のレイアウト例を示す模式図 トランス３１の縦構造を示すチップ断面図 コイルを集積化した半導体装置の一従来例を示す模式図 半導体装置Ｙ１０の不良品検査を説明するための模式図 本発明に係る信号伝達装置の第１実施形態を示す回路ブロック図 ノイズキャンセル動作の一例を示すタイミングチャート 本発明に係る信号伝達装置の第２実施形態を示す回路ブロック図 トランス駆動信号の第１生成動作を示すタイミングチャート ノイズキャンセル動作の一例を示すタイミングチャート 出力ジッタの発生理由を説明するためのタイミングチャート 出力ジッタの発生理由を説明するためのタイミングチャート トランス駆動信号の第２生成動作を示すタイミングチャート 出力ジッタの解消理由を説明するためのタイミングチャート 出力ジッタの解消理由を説明するためのタイミングチャート 信号伝達装置の一従来例を示す回路ブロック図 正常動作の一例を示すタイミングチャート 異常動作の一例を示すタイミングチャート 異常動作の一例を示すタイミングチャート 異常動作の一例を示すタイミングチャート 異常動作の一例を示すタイミングチャート
＜第１の技術的特徴について＞
（第１の実施の形態）
図１は第１の実施の形態にかかる信号伝達回路装置である。信号伝達回路装置２００は、入力端子２０１、第１パルス生成回路２０２、第２パルス生成回路２０４、入力信号伝達部２０６、入力信号復元回路２０８、出力端子２１９、帰還信号伝達部２１０、論理比較回路２１２を備える。
信号伝達回路装置２００は入力信号伝達部２０６および帰還信号伝達部２１０を境にして入力側回路２００Ａと出力側回路２００Ｂに分けることができる。また、入力信号伝達部２０６および帰還信号伝達部２１０は入力側回路２００Ａと出力側回路２００Ｂに跨るように存在しており、入力信号伝達部２０６および帰還信号伝達部２１０は、アイソレータを有する構成とすることで、入力側回路２００Ａと出力側回路２００Ｂを直流的に絶縁することができる。
アイソレータとしては一般的にフォトカプラやトランスを用いる。近年、アイソレータは、ＩＣチップ上にコイルを形成し、このコイルをトランスの１次巻線および２次巻線に適用したトランスが用いられてきている。本発明の各実施の形態はフォトカプラおよびトランスのどちらでも構成可能である。
ただし、アイソレータの特性の違いによる不具合を回避するために、入力信号伝達部２０６におけるアイソレータと帰還信号伝達部２１０におけるアイソレータは同じ種類の素子を用いることが望ましい。すなわち、入力信号伝達部２０６においてアイソレータとしてトランスを用いた場合には、帰還信号伝達部２１０においてもトランスを用いる。
アイソレータとしてトランスを用いる場合、入力側回路２００Ａ、トランス、出力側回路２００Ｂをそれぞれ別の半導体基板上に形成する構成としてもよいし、入力側回路２００Ａ、出力側回路２００Ｂをそれぞれ別の半導体基板上に形成し、トランスは入力側回路２００Ａまたは出力側回路２００Ｂと同一の基板上に形成する構成としてもよい。これは、本明細書における他の実施例についても同様である。
入力端子２０１に入力された制御入力信号Ｓｉｎは第１パルス生成回路２０２および第２パルス生成回路２０４へ送信される。通常、制御入力信号Ｓｉｎとしては矩形パルス信号が用いられる。
第１パルス生成回路２０２および第２パルス生成回路２０４は、制御入力信号Ｓｉｎの他に後述する論理比較回路２１２の出力である論理比較信号Ｓｃを受信し、それぞれ、制御入力信号Ｓｉｎと論理比較信号Ｓｃが第１の組み合わせまたは第２の組み合わせとなった場合に、制御出力信号Ｓｏｕｔを補正する第１補正信号Ｓａ１または第２補正信号Ｓａ２を出力するように構成されている。
論理比較回路２１２は制御入力信号Ｓｉｎと帰還信号Ｓｆの論理比較を行い、両者の論理比較結果を論理比較信号Ｓｃとして出力している。帰還信号Ｓｆは帰還信号伝達部２１０により制御出力信号Ｓｏｕｔを入力側回路２００Ａへ帰還した信号である。
論理比較信号Ｓｃはたとえば、制御入力信号Ｓｉｎが第１電位（たとえばハイレベル）かつ帰還信号Ｓｆが第１電位の場合や、制御入力信号Ｓｉｎが第２電位（たとえばローレ
ベル）かつ帰還信号Ｓｆが第２電位の場合に、制御入力信号Ｓｉｎと帰還信号Ｓｆの論理比較結果が“一致”であることを示す第２電位となり、制御入力信号Ｓｉｎが第１電位かつ帰還信号Ｓｆが第２電位の場合や、制御入力信号Ｓｉｎが第２電位かつ帰還信号Ｓｆが第１電位の場合に、制御入力信号Ｓｉｎと帰還信号Ｓｆが“不一致”であることを示す第１電位となる信号である。
第１パルス生成回路２０２は、制御入力信号Ｓｉｎと論理比較信号Ｓｃの組み合わせが第１の組み合わせとなった場合に、第１補正信号Ｓａ１を出力する。第１の組み合わせとは論理比較回路２１２の論理比較結果が“不一致”であり、かつ制御入力信号Ｓｉｎが第１電位となる組み合わせである。すなわち、第１補正信号Ｓａ１は入出力が“不一致”かつ制御入力信号Ｓｉｎが第１電位の場合に、後述する制御出力信号Ｓｏｕｔを第１電位に補正するための信号である。
第２パルス生成回路２０４は、制御入力信号Ｓｉｎと論理比較信号Ｓｃの組み合わせが第１の組み合わせとは異なる第２の組み合わせとなった場合に、第２補正信号Ｓａ２を出力する。第２の組み合わせとは論理比較回路２１２の論理比較結果が“不一致”であり、かつ制御入力信号Ｓｉｎが第２電位となる組み合わせである。すなわち、第２補正信号Ｓａ２は入出力が“不一致”かつ制御入力信号Ｓｉｎが第２電位の場合に、後述する制御出力信号Ｓｏｕｔを第２電位に補正するための信号である。
第１パルス生成回路２０２および第２パルス生成回路２０４は、制御入力信号Ｓｉｎにおける電位の遷移に基づく入出力の不一致によって、各補正信号を出力し後述する制御出力信号Ｓｏｕｔを遷移させることはもちろん、何らかの異常により、制御入力信号Ｓｉｎと制御出力信号Ｓｏｕｔに不一致が生じた場合にも同様に補正信号を出力し、入出力の不一致を解消する。
第１補正信号Ｓａ１および第２補正信号Ｓａ２は入力信号伝達部２０６によって出力側回路２００Ｂへ伝達され、出力側回路２００Ｂにおいて入力信号復元回路２０８へと送信される。
入力信号復元回路２０８は、入力信号伝達部２０６によって伝達された第１補正信号Ｓａ１および第２補正信号Ｓａ２を受信し、両者の信号を基に制御入力信号Ｓｉｎと等価な制御出力信号Ｓｏｕｔを出力端子２１９へと出力する。
入力信号復元回路２０８は、たとえばＤフリップフロップやＲＳフリップフロップを用いて構成することができる。
制御出力信号Ｓｏｕｔはさらに、帰還信号伝達部２１０にも送信され、帰還信号伝達部２１０は出力側回路２００Ｂから入力側回路２００Ａへ信号の伝達を行い、入力側回路２００Ａにおいて帰還信号Ｓｆを出力する。帰還信号Ｓｆは論理比較回路２１２へ送信され、制御入力信号Ｓｉｎとの論理比較が行われる。
論理比較回路２１２はたとえばエクスクルーシブＯＲ回路を用いて構成することができる。これは、本明細書における他の実施例についても同様である。
帰還信号伝達部２１０は、信号伝達に伴う電力消費を低減させるため、出力側回路２００Ｂにおいて制御出力信号Ｓｏｕｔをパルス幅の小さい信号へと変換し、出力側回路２００Ｂから入力側回路２００Ａへ信号の伝達を行った後、入力側回路２００Ａにおいて制御出力信号Ｓｏｕｔと等価な帰還信号Ｓｆへの復元を行うことが望ましい。これは、本明細書の他の実施例についても同様である。
以上説明した、一連の信号経路によって制御出力信号Ｓｏｕｔは常に制御入力信号Ｓｉｎと一致した状態に保たれる。すなわち、第１パルス生成回路２０２および第２パルス生成回路２０４は制御入力信号Ｓｉｎにおける電位の遷移を制御出力信号Ｓｏｕｔへと反映させる機能と、回路内の異常による入出力の不一致を解消する機能の２つを兼ね備えている。
（第２の実施の形態）
図２は第２の実施の形態にかかる信号伝達回路装置である。図２は図１の一部を具体的な回路で示したものである。
信号伝達回路装置２２０は、入力端子２２１、第１パルス生成回路２２２、第２パルス生成回路２２４、第１トランス２２６、第２トランス２２８、ＲＳフリップフロップ２３０、出力端子２４９、帰還パルス生成回路２３２、第３トランス２３４、波形整形回路２３６、論理比較回路２３８を備える。
入力側回路２２０Ａから出力側回路２２０Ｂへ信号を伝達する入力信号伝達部２２０Ｃは第１トランス２２６および第２トランス２２８により構成され、出力側回路２２０Ｂから入力側回路２２０Ａへ信号を伝達する帰還信号伝達部２２０Ｄは、帰還パルス生成回路２３２、第３トランス２３４、および波形整形回路２３６により構成される。
入力端子２２１に入力された制御入力信号Ｓｉｎは、第１パルス生成回路２２２および第２パルス生成回路２２４へ送信される。
第１パルス生成回路２２２は制御入力信号Ｓｉｎと後述する論理比較信号Ｓｃが第１の組み合わせ（たとえば両方とも第１電位）となった場合に第１補正信号Ｓａ１を出力する。すなわち、第１補正信号Ｓａ１は、論理比較回路２３８における制御入力信号Ｓｉｎと帰還信号Ｓｆの論理比較結果が“不一致”であり、かつ制御入力信号Ｓｉｎが第１電位の場合に制御出力信号Ｓｏｕｔを第１電位に補正するための信号である。
第２パルス生成回路２２４は制御入力信号Ｓｉｎと後述する論理比較信号Ｓｃが第１の組み合わせとは異なる第２の組み合わせ（たとえば制御入力信号Ｓｉｎが第２電位、論理比較信号Ｓｃが第１電位）となった場合に第２補正信号Ｓａ２を出力する。すなわち、第２補正信号Ｓａ２は、論理比較回路２３８における制御入力信号Ｓｉｎと帰還信号Ｓｆの論理比較結果が“不一致”であり、かつ制御入力信号Ｓｉｎが第２電位の場合に制御出力信号Ｓｏｕｔを第２電位に補正するための信号である。
第１補正信号Ｓａ１および第２補正信号Ｓａ２のパルス幅は、信号伝達時の電力消費を低減するために、制御入力信号Ｓｉｎのパルス幅と比較して小さく設定される。これは、本明細書における他の実施例についても同様である。
第１パルス生成回路２２２および第２パルス生成回路２２４は制御入力信号Ｓｉｎと論理比較信号Ｓｃが所定の組み合わせ（第１の組み合わせまたは第２の組み合わせ）となった時に単パルス（たとえばパルス幅２５ｎｓに設定する）を発生させる構成としてもよいし、制御入力信号Ｓｉｎと論理比較信号Ｓｃが所定の組み合わせ（第１の組み合わせまたは第２の組み合わせ）となった期間に連続パルス信号を発生させる構成としてもよい（たとえばパルス幅２５ｎｓ、周期２００ｎｓに設定する）。これは本明細書中の他の実施例についても同様である。
単パルスを発生させる場合、第１パルス生成回路２２２および第２パルス生成回路２２４は、たとえば、論理積回路と立ち上がりエッジ検出回路を組み合わせる構成とすればよい。
連続パルス信号を発生させる場合、第１パルス生成回路２２２および第２パルス生成回路２２４は、たとえば、論理積回路、リングオシレータ、および立ち上がりエッジ検出回路を組み合わせる構成とすればよい。
連続パルス信号を発生させる構成とした場合、第１パルス生成回路２２２および第２パルス生成回路２２４は制御入力信号Ｓｉｎと制御出力信号Ｓｏｕｔの“不一致”が解消されるまでパルス信号を発生させることになり、信号伝達回路装置の信頼性が向上する。
第１補正信号Ｓａ１は第１トランス２２６によって出力側回路２２０Ｂへと伝達され、ＲＳフリップフロップ２３０のセット端子Ｓへと入力される。
第２補正信号Ｓａ２は第２トランス２２８によって出力側回路２２０Ｂへと伝達され、ＲＳフリップフロップ２３０のリセット端子Ｒへと入力される。
ＲＳフリップフロップ２３０は第１補正信号Ｓａ１および第２補正信号Ｓａ２を受信し、制御入力信号Ｓｉｎと等価な制御出力信号Ｓｏｕｔを出力する。
制御出力信号Ｓｏｕｔは出力端子２４９から取り出されるとともに、帰還パルス生成回路２３２へと送信される。帰還パルス生成回路２３２は制御出力信号Ｓｏｕｔが第２電位となっている期間に、連続パルスを有する帰還パルスＳｆｐを生成する。帰還パルスＳｆｐはたとえばパルス幅２５ｎｓ、周期６００ｎｓに設定される。もちろん、制御出力信号Ｓｏｕｔが第１電位となっている期間に帰還パルスＳｆｐを生成する構成としてもよいが、波形整形回路２３６での波形整形、および論理比較回路２３８での論理比較の利便性に考慮しなければならない。
帰還パルス生成回路２３２はたとえば矩形波信号（連続パルス信号）を生成する発振器と、この発振器から生成された発振パルス信号と制御出力信号Ｓｏｕｔとの論理積をとるための論理積回路と、必要に応じてインバータ回路を用いて構成することができる。
帰還パルスＳｆｐは第３トランス２３４によって入力側回路２２０Ａへと伝達され、波形整形回路２３６へと送信される。波形整形回路２３６は帰還パルスＳｆｐを制御出力信号Ｓｏｕｔとほぼ等価な矩形波信号に整形する。
波形整形回路２３６はたとえばスイッチングトランジスタ、電流源、キャパシタ、およびコンパレータ等を用いて構成することができる。回路の具体的な構成については後述する。
波形整形回路２３６は整形された矩形波信号を帰還信号Ｓｆとして出力し、出力された帰還信号Ｓｆは論理比較回路２３８へ送信され、制御入力信号Ｓｉｎと一致しているか否かの比較が行われる。両者の信号が比較され、制御入力信号Ｓｉｎと帰還信号Ｓｆの一致または不一致を示す論理比較信号Ｓｃが第１パルス生成回路２２２および第２パルス生成回路２２４へ送信される。論理比較回路２３８は例えばエクスクルーシブＯＲ回路によって構成可能である。
したがって、本構成の信号伝達回路装置２２０は、制御入力信号Ｓｉｎと制御出力信号Ｓｏｕｔが“不一致”となった場合に、その時の制御入力信号Ｓｉｎの電位に応じて、第１補正信号Ｓａ１または第２補正信号Ｓａ２が生成され、制御出力信号Ｓｏｕｔの補正が行われる。結果として制御入力信号Ｓｉｎと制御出力信号Ｓｏｕｔは常に同じ電位（第１電位または第２電位）に保たれる。
図３は、図２に示した信号伝達回路装置２２０の変形例である。信号伝達回路装置８００は、論理比較信号Ｓｃを該論理比較信号Ｓｃに同期した論理比較パルス信号Ｓｃｐに変換する比較パルス生成回路８２０を設け、第１パルス生成回路２２２、第２パルス生成回路２２４に代えて第１論理積回路８０２、第２論理積回路８０４を設けた点が図２とは異なる。このように構成すれば、信号伝達回路装置の回路構成を簡略化することができる。
比較パルス生成回路８２０は論理比較信号Ｓｃが第１電位となった時に単パルス（たとえばパルス幅２５ｎｓに設定する）を発生させる構成としてもよいし、論理比較信号Ｓｃが第１電位である期間に連続パルス信号を発生させる構成としてもよい（たとえばパルス幅２５ｎｓ、周期２００ｎｓに設定する）。これは本明細書中の他の実施例についても同様である。
単パルスを発生させる場合、比較パルス生成回路８２０は、たとえば、立ち上がりエッジ検出回路により構成すればよい。
連続パルス信号を発生させる場合、比較パルス生成回路８２０は、たとえば、リングオシレータおよび立ち上がりエッジ検出回路を組み合わせる構成とすればよい。
信号伝達回路装置８００における、第１トランス８０６、第２トランス８０８、ＲＳフリップフロップ８１０、帰還パルス生成回路８１２、第３トランス８１４、波形整形回路８１６、および論理比較回路８１８の構成は、図２に示す信号伝達回路装置２２０における、第１トランス２２６、第２トランス２２８、ＲＳフリップフロップ２３０、帰還パルス生成回路２３２、第３トランス２３４、波形整形回路２３６、論理比較回路２３８と同様であるから詳しい説明は省略する。
図４は、図２に示した信号伝達回路装置２２０の各部の信号を示すタイミングチャートである。タイミングチャート５００は、信号伝達回路装置２２０における、前述した制御入力信号Ｓｉｎ、論理比較信号Ｓｃ、第１補正信号Ｓａ１、第２補正信号Ｓａ２、制御出力信号Ｓｏｕｔ、帰還パルスＳｆｐ、および帰還信号Ｓｆの、時間経過に伴う電位（第１電位または第２電位）の遷移を示したものである。
なお、この種の信号の送受信においては、信号形態や信号位置（位相）に何らかの変化や位相遅延が生じるが、本明細書においては、一部を除きこうしたことを無視しているので理解されたい。また、作図の都合上、各パルス幅の比率は必ずしも正確ではない。
図４（ａ）に示す制御入力信号Ｓｉｎは、信号伝達回路装置２２０の入力端子２２１に入力される制御入力信号Ｓｉｎの一例であり、パルス幅２５μｓ、周期５０μｓの信号を示している。
制御入力信号Ｓｉｎが第２電位から第１電位に遷移すると（図４（ａ）、立ち上がりＸ１）、遷移の瞬間における帰還信号Ｓｆは第２電位のままであるから、論理比較回路２３８での論理比較の結果は“不一致”となり、論理比較信号Ｓｃが第１電位となる（図４（ｂ）、立ち上がりＡ１）。
論理比較信号Ｓｃが第１電位となると、第１パルス生成回路２２２は制御入力信号Ｓｉｎと論理比較信号Ｓｃが第１の組み合わせ（たとえば両方とも第１電位）となったことに基づいて図４（ｃ）、パルスＡ２を生成する。
信号伝達時の消費電力を低減させるために、第１補正信号Ｓａ１および第２補正信号Ｓａ２におけるパルス幅は制御入力信号Ｓｉｎと比較して十分に小さく設定される。
第１補正信号Ｓａ１は第１トランス２２６を介してＲＳフリップフロップ２３０のセット端子Ｓに入力されるので、図４（ｃ）、パルスＡ２と同じタイミングで制御出力信号Ｓｏｕｔは制御入力信号Ｓｉｎと同じ第１電位へと補正される（図４（ｅ）、立ち上がりＸ２）。
制御出力信号Ｓｏｕｔが第１電位となると、それに伴い帰還パルスＳｆｐの供給が停止され（図４（ｆ））、帰還信号Ｓｆが第１電位へと遷移する（図４（ｇ））。
図４（ｇ）に示した帰還信号Ｓｆの立ち上がりは波形整形回路２３６での波形整形時間の影響を受け遅延時間Ｔｄだけ遅れるが、入力パルス幅が遅延時間Ｔｄと比較して十分に大きい場合には、制御出力信号Ｓｏｕｔへの影響は無い。入力パルス幅が短い場合については後述する。
制御入力信号Ｓｉｎが第１電位から第２電位に遷移すると（図４（ａ）、立ち下がりＹ１）、遷移の瞬間における帰還信号Ｓｆは第１電位のままであるから、論理比較回路２３８での論理比較の結果は“不一致”となり、論理比較信号Ｓｃが第１電位となる（図４（ｂ）、立ち上がりＢ１）。
論理比較信号Ｓｃが第１電位となると、第２パルス生成回路２２４は制御入力信号Ｓｉｎと論理比較信号Ｓｃが第２の組み合わせ（たとえば制御入力信号Ｓｉｎが第２電位、論理比較信号Ｓｃが第１電位）となったことに基づいて図４（ｄ）、パルスＢ２を生成する。
第２補正信号Ｓａ２は第２トランス２２８を介してＲＳフリップフロップ２３０のリセット端子Ｒに入力されるので、図４（ｄ）、パルスＢ２と同じタイミングで制御出力信号Ｓｏｕｔは制御入力信号Ｓｉｎと同じ第２電位へと補正される（図４（ｅ）、立ち下がりＹ２）。
結果的に、回路が正常に動作している状態において、制御入力信号Ｓｉｎと制御出力信号Ｓｏｕｔは常に一致した状態が保たれる。
次に、第２補正信号Ｓａ２に、図４（ｄ）、ノイズＲ１が混入した場合について説明する。
第２補正信号Ｓａ２にノイズＲ１が混入すると、制御出力信号Ｓｏｕｔは一時的に第１電位から第２電位へと遷移する（図４（ｅ）、立ち下がりＺ１）が、制御出力信号Ｓｏｕｔにおける電位の遷移は帰還信号Ｓｆにおける電位の遷移として、論理比較回路２３８へと送信され、論理比較回路２３８は制御入力信号Ｓｉｎと帰還信号Ｓｆが“不一致”となったことに基づいて図４（ｂ）、立ち上がりＲ２に示すように第１電位となる。
すると、いま制御入力信号Ｓｉｎは第１電位であるから、第１パルス生成回路２２２は図４（ｃ）、パルスＲ３を送信し、ＲＳフリップフロップ２３０はパルスＲ３に基づき制御出力信号Ｓｏｕｔを第１電位に補正する（図４（ｅ）、立ち上がりＺ２）。
結果的に、回路内にノイズが混入した場合、論理比較回路２３８において、制御入力信号Ｓｉｎと制御出力信号Ｓｏｕｔが“不一致”となったことが即座に検知され、第１補正信号Ｓａ１または第２補正信号Ｓａ２が送信されることにより、制御出力信号Ｓｏｕｔは入出力が“不一致”となった直後に制御入力信号Ｓｉｎと同じ電位（第１電位または第２電位）へと補正される。
異常状態としては、前述したノイズ混入の他に、たとえば第１トランスまたは第２トランスにおいて、パルスが伝達されない場合等が考えられるが、その場合においても同様に出力信号補正機能が働き、制御出力信号Ｓｏｕｔを制御入力信号Ｓｉｎと同じ電位（第１電位または第２電位）に補正する。各部の信号の流れは同様であるから詳しい説明については省略する。
ところで、波形整形回路２３６における帰還パルスＳｆｐの波形整形時間の影響を受け、帰還信号Ｓｆの立ち上がりは、厳密には遅延時間Ｔｄだけ制御出力信号Ｓｏｕｔよりも遅れる。
遅延時間Ｔｄの長さはたとえば１μｓから２μｓ程度であり、制御入力信号Ｓｉｎのパルス幅が遅延時間Ｔｄよりも長い場合においては制御出力信号Ｓｏｕｔに何ら影響を及ぼさないが、制御入力信号Ｓｉｎのパルス幅が遅延時間Ｔｄよりも短い場合、制御出力信号Ｓｏｕｔのパルス幅が遅延時間Ｔｄまで増大してしまう。以下に詳しく説明する。
図５に信号伝達回路装置２２０に用いられる波形整形回路２３６の回路構成を示す。波形整形回路２３６は入力端子９０１に入力された帰還パルスＳｆｐによりオン、オフするスイッチングトランジスタ９０４、スイッチングトランジスタ９０４と協働して帰還パルスＳｆｐとは異なる整形帰還信号Ｓｆｃを生成するための電流源９０２およびキャパシタ９０６と、整形帰還信号Ｓｆｃが入力され、該整形帰還信号Ｓｆｃとは異なる帰還信号Ｓｆを生成するコンパレータ９１０と、帰還信号Ｓｆを取り出す出力端子９４９を有する。
制御出力信号Ｓｏｕｔと同期した帰還パルスＳｆｐは制御出力信号Ｓｏｕｔが第２電位の期間に連続パルスを有する信号であって、たとえばパルス幅は２５ｎｓ、周期は６００ｎｓに設定される。
帰還パルスＳｆｐはスイッチングトランジスタ９０４のゲート電極へ入力される。帰還パルスＳｆｐが第１電位の間、スイッチングトランジスタ９０４はオンされ、電流源９０２から供給される電流をＧＮＤへと導く。その間、キャパシタ９０６は放電される。
帰還パルスＳｆｐが第２電位の間は、スイッチングトランジスタ９０４はオフされ、電流源９０２から供給される電流により、キャパシタ９０６に電荷が溜まっていき、整形帰還信号Ｓｆｃの電位が上昇する。
整形帰還信号Ｓｆｃはコンパレータ９１０に入力される。コンパレータ９１０は整形帰還信号Ｓｆｃの電位が閾値電圧Ｖｒｅｆよりも高い場合に帰還信号Ｓｆを第１電位とし、整形帰還パルスＳｆｃの電位が閾値電圧Ｖｒｅｆよりも低い場合に帰還信号Ｓｆを第２電位とする。
すなわち、帰還パルスＳｆｐとして定期的にパルス信号が送られてくる間は整形帰還信号Ｓｆｃの電位が閾値電圧Ｖｒｅｆに達することはなく、帰還信号Ｓｆは第２電位に保たれるが、パルス信号が供給されなくなると、キャパシタ９０６に電荷が蓄積されていき、閾値電圧Ｖｒｅｆを超える電荷が蓄積されると帰還信号Ｓｆは第１電位となる。
図６は波形整形回路２３６の各部の信号、および制御出力信号Ｓｏｕｔを示すタイミングチャートである。タイミングチャート９５０は、信号伝達回路装置２２０における、前述した制御出力信号Ｓｏｕｔ、帰還パルスＳｆｐ、整形帰還信号Ｓｆｃ、および帰還信号Ｓｆの、時間経過に伴う電位の遷移を示したものである。制御出力信号Ｓｏｕｔとしては例えばパルス幅２５μｓ、周期５０μｓの信号が帰還される。
帰還パルスＳｆｐは、帰還パルス生成回路２３２により生成される信号であり、制御出力信号Ｓｏｕｔが第２電位の期間に連続パルスを有する信号である。例えばパルス幅２５ｎｓ、周期６００ｎｓに設定される。
整形帰還信号Ｓｆｃは帰還パルスＳｆｐが第１電位の間は接地電位となり、帰還パルスＳｆｐが第２電位の間はキャパシタ９０６に蓄積される電荷により電位が上昇してゆく。
帰還信号Ｓｆは整形帰還信号Ｓｆｃの電位がＶｒｅｆ未満の場合は第２電位となり、整形帰還信号Ｓｆｃの電位がＶｒｅｆを超えると第１電位となる。
すなわち、制御出力信号Ｓｏｕｔが第１電位となり、帰還パルスＳｆｐによる連続パルスの供給が停止してから、キャパシタ９０６にＶｒｅｆを超える電荷が蓄積されるまでの時間により、帰還信号Ｓｆの立ち上がりは制御出力信号Ｓｏｕｔの立ち上がりから遅延時間Ｔｄだけ遅れる。
図７は、図４に示す信号伝達回路装置２２０に、前述した遅延時間Ｔｄよりも短いパルス幅をもつ制御入力信号Ｓｉｎを入力した場合の、各部の信号のタイミングチャートである。
タイミングチャート５５０は、信号伝達回路装置２２０における、前述した制御入力信号Ｓｉｎ、論理比較信号Ｓｃ、第１補正信号Ｓａ１、第２補正信号Ｓａ２、制御出力信号Ｓｏｕｔ、帰還パルスＳｆｐ、および帰還信号Ｓｆの、時間経過に伴う電位（第１電位または第２電位）の遷移を示したものである。
図７（ａ）に示す信号は入力端子２２１に入力される制御入力信号Ｓｉｎの一例であり、パルス幅１μｓ、周期５μｓの信号を示している。制御入力信号Ｓｉｎが第２電位から第１電位に遷移すると（図７（ａ）、立ち上がりＸ１）、遷移の瞬間における帰還信号Ｓｆは第２電位のままであるから、論理比較信号Ｓｃが制御入力信号Ｓｉｎと帰還信号Ｓｆの不一致を示す第１電位となる（図７（ｂ）、立ち上がりＺ１）。
論理比較信号Ｓｃが第１電位となったことに伴い、第１パルス生成回路２２２は第１補正信号Ｓａ１として図７（ｃ）、パルスＡを生成する。
第１補正信号Ｓａ１はＲＳフリップフロップ２３０のセット端子Ｓに入力され、制御出力信号Ｓｏｕｔは第１電位に補正される（図７（ｅ）、立ち上がりＸ２）。
制御出力信号Ｓｏｕｔが第１電位となったことに伴い、帰還パルスＳｆｐは連続パルスの供給を停止する（図７（ｆ））。
制御入力信号Ｓｉｎが第１電位から第２電位に遷移すると（図７（ａ）、立ち下がりＹ１）、帰還信号Ｓｆは遅延時間Ｔｄの遅れにより第２電位のままであるから、論理比較信号Ｓｃが制御入力信号Ｓｉｎと帰還信号Ｓｆの一致を示す第２電位となってしまい（図７（ｂ）、立ち下がりＺ２）、制御入力信号Ｓｉｎの立ち下がり時には第２パルス生成回路２２４はパルスを生成しない（図７（ｄ））。
制御出力信号Ｓｏｕｔの立ち上がりから遅延時間Ｔｄの経過後、帰還信号Ｓｆは第１電位となり（図７（ｇ）、立ち上がりＢ１）、この時制御入力信号Ｓｉｎは既に第２電位となっているため、論理比較信号Ｓｃは、帰還信号Ｓｆと制御入力信号Ｓｉｎの“不一致”を示す第１電位となる（図７（ｂ）立ち上がりＢ２）。
論理比較信号Ｓｃが第１電位となったことに伴い、第２パルス生成回路は第２補正信号Ｓａ２を生成する（図７（ｄ）、パルスＢ３）。
第２補正信号Ｓａ２はＲＳフリップフロップ２３０のリセット端子Ｒに入力され、制御出力信号Ｓｏｕｔは第２電位に補正される（図７（ｅ）、立ち下がりＹ２）。
結果的に、信号伝達回路装置２２０に遅延時間Ｔｄよりも短いパルス幅をもった制御入力信号Ｓｉｎを入力すると、制御出力信号Ｓｏｕｔのパルス幅は遅延時間Ｔｄまで増大してしまうという不具合が生ずる。
この不具合を克服するためには、帰還信号伝達部２２０Ｄに波形整形回路２３６を用いない構成とすることで遅延時間Ｔｄを無くす方法や、第１パルス生成回路２２２および第２パルス生成回路２２４と並列に制御入力信号Ｓｉｎのエッジ検出回路を設けることにより、制御入力信号Ｓｉｎを直ちに制御出力信号Ｓｏｕｔへ反映させる方法等が考えられる。帰還信号伝達部２２０Ｄに波形整形回路２３６を用いない構成については第３の実施の形態で、制御入力信号Ｓｉｎのエッジ検出回路を設ける構成については第４の実施の形態で示す。
（第３の実施の形態）
図８は第３の実施の形態にかかる信号伝達回路装置である。信号伝達回路装置２５０は、入力端子２５１、第１パルス生成回路２５２、第２パルス生成回路２５４、第１トランス２５６、第２トランス２５８、ＲＳフリップフロップ２６０、出力端子２７９、第１出力エッジ検出回路２６２、第２出力エッジ検出回路２６４、第３トランス２６６、第４トランス２６８、第２ＲＳフリップフロップ２７０、および論理比較回路２７２を備える。
入力側回路２５０Ａから出力側回路２５０Ｂへ信号を伝達する入力信号伝達部２５０Ｃは第１トランス２５６および第２トランス２５８により構成され、出力側回路２５０Ｂから入力側回路２５０Ａへ信号を伝達する帰還信号伝達部２５０Ｄは、第１出力エッジ検出回路２６２、第２出力エッジ検出回路２６４、第３トランス２６６、第４トランス２６８、および第２ＲＳフリップフロップ２７０により構成される。
信号伝達回路装置２５０は図２に示す信号伝達回路装置２２０における遅延時間Ｔｄによる不具合を克服するために、帰還信号伝達部２５０Ｄを、第１出力エッジ検出回路２６２、第２出力エッジ検出回路２６４、第３トランス２６６、第４トランス２６８、第２ＲＳフリップフロップ２７０により構成した点が図２と異なる。
信号伝達回路装置２５０における、第１パルス生成回路２５２、第２パルス生成回路２５４、第１トランス２５６、第２トランス２５８、ＲＳフリップフロップ２６０、および論理比較回路２７２の構成については図２に示す信号伝達回路装置２２０における、第１パルス生成回路２２２、第２パルス生成回路２２４、第１トランス２２６、第２トランス２２８、ＲＳフリップフロップ２３０、および論理比較回路２３８、と同様であるから詳しい説明は省略する。
出力側回路２５０Ｂにおいて復元された制御出力信号Ｓｏｕｔは、該制御出力信号Ｓｏｕｔの立ち上がりエッジを検出する第１出力エッジ検出回路２６２および制御出力信号Ｓｏｕｔの立ち下がりエッジを検出する第２出力エッジ検出回路２６４により一時的に第１帰還パルスＳｆｐ１および第２帰還パルスＳｆｐ２に変換された後、第３トランス２６６および第４トランス２６８によって入力側回路２５０Ａへ伝達される。
第１帰還パルスＳｆｐ１および第２帰還パルスＳｆｐ２は、入力側回路２５０Ａにおいて第２ＲＳフリップフロップ２７０により、制御出力信号Ｓｏｕｔと等価な帰還信号Ｓｆに復元される。
信号伝達回路装置２５０の帰還信号伝達部２５０Ｄは波形整形回路を持たないので、帰還信号Ｓｆの立ち上がりは制御出力信号Ｓｏｕｔに対してほとんど遅延しない。
図９は、図８に示した信号伝達回路装置２５０の変形例である。信号伝達回路装置２８０は帰還信号伝達部２８０Ｄを、出力エッジ検出回路２９２、第３トランス２９４、Ｄフリップフロップ２９６により構成した点が図８と異なる。
信号伝達回路装置２８０における、第１パルス生成回路２８２、第２パルス生成回路２８４、第１トランス２８６、第２トランス２８８、ＲＳフリップフロップ２９０、および論理比較回路２９８の構成については図８に示す信号伝達回路装置２５０における、第１パルス生成回路２５２、第２パルス生成回路２５４、第１トランス２５６、第２トランス２５８、ＲＳフリップフロップ２６０、および論理比較回路２７２、と同様であるから詳しい説明は省略する。
出力エッジ検出回路２９２は制御出力信号Ｓｏｕｔの立ち上がりエッジおよび立ち下がりエッジを検出し、帰還パルスＳｆｐを生成する。帰還パルスＳｆｐは第３トランス２９４により入力側回路２８０Ａへ伝達され、Ｄフリップフロップ２９６のクロック端子ＣＬＫへと入力される。
Ｄフリップフロップ２９６はクロック端子ＣＬＫに入力されたパルスの立ち上がり時のタイミングで出力端子Ｑの出力電位（第１電位または第２電位）が遷移するように構成されており、結果的に、制御出力信号Ｓｏｕｔは出力エッジ検出回路２９２によって一時的に帰還パルスＳｆｐへと変化した後、Ｄフリップフロップ２９６により制御出力信号Ｓｏｕｔと等価な帰還信号Ｓｆへと復元される。
このように構成すれば、帰還信号伝達部２８０Ｄにおけるトランスの数を一つにすることができ、信号伝達回路装置の小型化を図ることができる。
ただし、信号伝達回路装置２８０においては制御出力信号Ｓｏｕｔの立ち上がりエッジを示すパルスと制御出力信号Ｓｏｕｔの立ち下がりエッジを示すパルスが一つのクロック端子ＣＬＫに入力されることとなるため、ノイズの発生に弱く、図８と比較して信号伝達回路装置２８０の耐ノイズ特性は低下する。
図１０は、図８に示した信号伝達回路装置２５０の別の変形例である。信号伝達回路装置３００は、第１補正信号Ｓａ１と第２補正信号Ｓａ２を論理和処理する論理和回路３０６を備えることにより、入力信号伝達部３００Ｃにおけるトランスの数をひとつにし、出力側回路３００ＢにおいてＲＳフリップフロップ２６０の代わりにＤフリップフロップ３１０を用いた構成が図８と異なる。
信号伝達回路装置３００における、第１パルス生成回路３０２、第２パルス生成回路３０４、第１出力エッジ検出回路３１２、第２出力エッジ検出回路３１４、第２トランス３１６、第３トランス３１８、ＲＳフリップフロップ３２０、および論理比較回路３２２の構成については、図８に示す信号伝達回路装置２５０における、第１パルス生成回路２５２、第２パルス生成回路２５４、第１出力エッジ検出回路２６２、第２出力エッジ検出回路２６４、第３トランス２６６、第４トランス２６８、第２ＲＳフリップフロップ２７０、および論理比較回路２７２と同様であるから詳しい説明は省略する。
このように構成すれば、入力信号伝達部３００Ｃにおけるトランスの数を一つにすることができ、回路の小型化を図ることができる。
ただし、信号伝達回路装置３００においては制御出力信号Ｓｏｕｔを第１電位に補正する第１補正信号Ｓａ１と制御出力信号Ｓｏｕｔを第２電位に補正する第２補正信号Ｓａ２が一つのクロック端子ＣＬＫに入力されることとなるため、各信号のパルス幅、位相遅れ等に配慮した設計が必要である。また、第１パルス生成回路３０２および第２パルス生成回路３０４は単パルスを発生する構成とする。
図１１は、図８に示した信号伝達回路装置２５０の各部の信号を示すタイミングチャートである。タイミングチャート６００は、信号伝達回路装置２５０における、前述した制御入力信号Ｓｉｎ、論理比較信号Ｓｃ、第１補正信号Ｓａ１、第２補正信号Ｓａ２、制御出力信号Ｓｏｕｔ、第１帰還パルスＳｆｐ１、第２帰還パルスＳｆｐ２、および帰還信号Ｓｆの、時間経過に伴う電位（第１電位または第２電位）の遷移を示したものである。また、作図の都合上、各パルス幅の比率は必ずしも正確ではない。
図１１（ａ）に示す信号は、信号伝達回路装置２５０の入力端子２５１に入力される制御入力信号Ｓｉｎの一例であり、パルス幅２５μｓ、周期５０μｓの信号を示している。
制御入力信号Ｓｉｎが第２電位から第１電位に遷移すると（図１１（ａ）、立ち上がりＸ１）、遷移の瞬間における帰還信号Ｓｆは第２電位のままであるから、論理比較回路２７２での論理比較の結果は“不一致”となり、論理比較信号Ｓｃが第１電位となる。（図１１（ｂ）、立ち上がりＡ１）。
論理比較信号Ｓｃが第１電位となると、第１パルス生成回路２５２は制御入力信号Ｓｉｎと論理比較信号Ｓｃが第１の組み合わせ（たとえば両方とも第１電位）となったことに基づいて図１１（ｃ）、パルスＡ２を生成する。
ここで、信号伝達時の消費電力を低減させるために、第１補正信号Ｓａ１および第２補正信号Ｓａ２におけるパルス幅は制御入力信号Ｓｉｎと比較して十分に小さく設定される。
第１補正信号Ｓａ１は第１トランス２５６を介してＲＳフリップフロップ２６０のセット端子Ｓに入力されるので、図１１（ｃ）、パルスＡ２と同じタイミングで制御出力信号Ｓｏｕｔは制御入力信号Ｓｉｎと同じ第１電位へと補正される（図１１（ｅ）、立ち上がりＸ２）。
制御出力信号Ｓｏｕｔが第２電位から第１電位へ遷移すると、それに伴い第１出力エッジ検出回路２６２が第１帰還パルスＳｆｐ１として図１１（ｆ）、パルスＸ３を生成する。
第１帰還パルスＳｆｐ１および第２帰還パルスＳｆｐ２のパルス幅はたとえば２５ｎｓに設定され、制御出力信号Ｓｏｕｔのパルス幅と比較して十分に小さい。
第１帰還パルスＳｆｐ１は第３トランス２６６により入力側回路２５０Ａへ伝達され、第２ＲＳフリップフロップ２７０のセット端子Ｓへと入力されるため、帰還信号Ｓｆが第１電位へと遷移する（図１１（ｈ）、立ち上がりＸ４）。
信号伝達回路装置２５０の帰還信号伝達部２５０Ｄにおいては、波形整形回路による遅延が発生しないため、帰還信号Ｓｆの立ち上がりは制御出力信号Ｓｏｕｔの立ち上がりとほぼ同時である。
制御入力信号Ｓｉｎが第１電位から第２電位に遷移すると（図１１（ａ）、立ち下がりＹ１）、遷移の瞬間における帰還信号Ｓｆは第１電位のままであるから、論理比較回路２７２での論理比較の結果は“不一致”となり、論理比較信号Ｓｃが第１電位となる（図１１（ｂ）、立ち上がりＢ１）。
論理比較信号Ｓｃが第１電位となると、第２パルス生成回路２５４は制御入力信号Ｓｉｎと論理比較信号Ｓｃが第２の組み合わせ（たとえば制御入力信号Ｓｉｎが第２電位、論理比較信号Ｓｃが第１電位）となったことに基づいて図１１（ｄ）、パルスＢ２を生成する。
第２補正信号Ｓａ２は第２トランス２５８を介してＲＳフリップフロップ２６０のリセット端子Ｒに入力されるので、図１１（ｄ）、パルスＢ２と同じタイミングで制御出力信号Ｓｏｕｔは制御入力信号Ｓｉｎと同じ第２電位へと補正される（図１１（ｅ）、立ち下がりＹ２）。
制御出力信号Ｓｏｕｔが第１電位から第２電位へ遷移すると、それに伴い第２出力エッジ検出回路２６４が第２帰還パルスＳｆｐ２として図１１（ｇ）、パルスＹ３を生成する。
第２帰還パルスＳｆｐ２は第４トランス２６８により入力側回路２５０Ａへ伝達され、第２ＲＳフリップフロップ２７０のリセット端子Ｒへと入力されるため、帰還信号Ｓｆが第２電位へと遷移する（図１１（ｈ）、立ち下がりＹ４）。
結果的に、回路が正常に動作している状態において、制御入力信号Ｓｉｎと制御出力信号Ｓｏｕｔの電位（第１電位または第２電位）は常に一致した状態が保たれる。
また、帰還信号Ｓｆは制御出力信号Ｓｏｕｔに対してほとんど遅延しないので、図８に示す信号伝達回路装置２５０は、図２に示す信号伝達回路装置２２０と比較して短いパルス幅をもった制御入力信号Ｓｉｎに対しても正確な制御出力信号Ｓｏｕｔを出力することが可能である。
次に、第２補正信号Ｓａ２に図１１（ｄ）、ノイズＲ１が混入した場合について説明する。
第２補正信号Ｓａ２にノイズＲ１が混入すると、制御出力信号Ｓｏｕｔは一時的に第１電位から第２電位へと遷移するが（図１１（ｅ）、立ち下がりＺ１）、制御出力信号Ｓｏｕｔにおける電位の遷移は第２帰還パルスＳｆｐ２（図１１（ｇ）、パルスＲ２）により帰還信号Ｓｆに反映され、論理比較回路２７２は制御入力信号Ｓｉｎと帰還信号Ｓｆが“不一致”となったことに基づいて第１電位となる（図１１（ｂ）、立ち上がりＲ３）。
すると、いま制御入力信号Ｓｉｎは第１電位であるから、第１パルス生成回路２５２は第１補正信号Ｓａ１として図１１（ｃ）、パルスＲ４で示すパルスを送信し、ＲＳフリップフロップ２６０はパルスＲ４に基づき制御出力信号Ｓｏｕｔを第１電位に補正する（図１１（ｅ）、立ち上がりＺ２）。
結果的に、回路内にノイズが混入した場合、論理比較回路２７２において、制御入力信号Ｓｉｎと制御出力信号Ｓｏｕｔが“不一致”となったことが即座に検知され、第１補正信号Ｓａ１または第２補正信号Ｓａ２が送信されることにより、制御出力信号Ｓｏｕｔは入出力が“不一致”となった直後に制御入力信号Ｓｉｎと同じ電位（第１電位または第２電位）へと補正される。
異常状態としては、前述したノイズ混入の他に、たとえば第１トランス２５６または第２トランス２５８において、パルスが伝達されない場合等が考えられるが、その場合においても同様に出力信号補正機能が働き、制御出力信号Ｓｏｕｔを制御入力信号Ｓｉｎと同じ電位（第１電位または第２電位）に補正する。各部の信号の流れは同様であるから詳しい説明については省略する。
ただし、信号伝達回路装置２５０においては、帰還信号伝達部２５０Ｄを第１出力エッジ検出回路２６２、第２出力エッジ検出回路２６４、第３トランス２６６、第４トランス２６８、および第２ＲＳフリップフロップ２７０により構成したため、たとえば第１帰還パルスＳｆｐ１にノイズが混入した場合に、入力側回路２５０Ａに正常な帰還信号Ｓｆが帰還されないという不具合が生じ得る。こうした不具合を克服した信号伝達回路装置については後述する第４の実施の形態で示す。
（第４の実施の形態）
図１２は第４の実施の形態にかかる信号伝達回路装置である。信号伝達回路装置３３０は、入力端子３３１、第１エッジ検出回路３３２、第２エッジ検出回路３３４、第１論理和回路３３６、第２論理和回路３３８、第１トランス３４０、第２トランス３４２、ＲＳフリップフロップ３４４、出力端子３５９、帰還パルス生成回路３４６、第３トランス３４８、波形整形回路３５０、論理比較回路３５２、第１パルス生成回路３５４、および第２パルス生成回路３５６を備える。
入力側回路３３０Ａから出力側回路３３０Ｂへ信号を伝達する入力信号伝達部３３０Ｃは第１論理和回路３３６、第２論理和回路３３８、第１トランス３４０、および第２トランス３４２により構成され、出力側回路３３０Ｂから入力側回路３３０Ａへ信号を伝達する帰還信号伝達部３３０Ｄは、帰還パルス生成回路３４６、第３トランス３４８、および波形整形回路３５０により構成される。
信号伝達回路装置３３０は、制御入力信号Ｓｉｎの立ち上がりエッジを検出し第１入力パルスＳｂ１を出力する第１エッジ検出回路３３２、制御入力信号Ｓｉｎの立ち下がりエッジを検出し第２入力パルスＳｂ２を出力する第２エッジ検出回路３３４、第１入力パルスＳｂ１と第１補正信号Ｓａ１を論理和処理する第１論理和回路３３６、第２入力パルスＳｂ２と第２補正信号Ｓａ２を論理和処理する第２論理和回路３３８を備える構成が図２とは異なる。
入力端子３３１に入力された制御入力信号Ｓｉｎは第１エッジ検出回路３３２および第２エッジ検出回路３３４により、制御入力信号Ｓｉｎの立ち上がりエッジを示す第１入力パルスＳｂ１及び制御入力信号Ｓｉｎの立ち下がりエッジを示す第２入力パルスＳｂ２に変換される。第１入力パルスＳｂ１及び第２入力パルスＳｂ２のパルス幅は第１トランス３４０および第２トランス３４２での消費電力を低減させるために制御入力信号Ｓｉｎのパルス幅よりも小さく設定される。
第１入力パルスＳｂ１は後述する第１補正信号Ｓａ１とともに第１論理和回路３３６で論理和処理され第１入力パルスＳｂ１と第１補正信号Ｓａ１の論理和であるセット信号Ｓｓｅｔへと変換される。セット信号Ｓｓｅｔは第１トランス３４０によって出力側回路３３０Ｂへと伝達されＲＳフリップフロップ３４４のセット端子Ｓへ入力される。
第２入力パルスＳｂ２は後述する第２補正信号Ｓａ２とともに第２論理和回路３３８で論理和処理され第２入力パルスＳｂ２と第２補正信号Ｓａ２の論理和であるリセット信号Ｓｒｅｓへと変換される。リセット信号Ｓｒｅｓは第２トランス３４２によって出力側回路３３０Ｂへと伝達されＲＳフリップフロップ３４４のリセット端子Ｒへ入力される。
ＲＳフリップフロップ３４４はセット信号Ｓｓｅｔおよびリセット信号Ｓｒｅｓに基づいて、制御入力信号Ｓｉｎと等価な制御出力信号Ｓｏｕｔを出力する。
ＲＳフリップフロップ３４４から出力された制御出力信号Ｓｏｕｔは出力端子３５９から取り出されるとともに、帰還パルス生成回路３４６へと送信される、帰還パルス生成回路３４６は制御出力信号Ｓｏｕｔが第２電位となっている期間に連続パルスを有する帰還パルスＳｆｐを生成する。
帰還パルスＳｆｐはたとえばパルス幅２５ｎｓ、周期６００ｎｓに設定される。もちろん、制御出力信号Ｓｏｕｔが第１電位となっている期間に帰還パルスＳｆｐを生成する構成としてもよいが、波形整形回路３５０での波形整形、および論理比較回路３５２での論理比較の利便性に考慮しなければならない。
帰還パルス生成回路３４６はたとえば矩形波信号（連続パルス信号）を生成する発振器と、この発振器から生成された発振パルス信号と制御出力信号Ｓｏｕｔとの論理積をとるための論理積回路と、必要に応じてインバータ回路を用いて構成することができる。
帰還パルスＳｆｐは第３トランス３４８によって入力側回路３３０Ａへと伝達され、波形整形回路３５０へと送信される。波形整形回路３５０は帰還パルスＳｆｐを制御出力信号Ｓｏｕｔとほぼ等価な矩形波信号に整形する。
波形整形回路３５０はたとえばスイッチングトランジスタ、電流源、キャパシタ、およびコンパレータ等を用いて構成することができる。回路構成は第２の実施の形態と同様である。回路の具体的な構成については図５に示した。
波形整形回路３５０は整形された矩形波信号を帰還信号Ｓｆとして出力し、出力された帰還信号Ｓｆは論理比較回路３５２へ送信され、制御入力信号Ｓｉｎと一致しているか否かの比較が行われる。両者の信号が比較され、制御入力信号Ｓｉｎと帰還信号Ｓｆの一致または不一致を示す論理比較信号Ｓｃが第１パルス生成回路３５４および第２パルス生成回路３５６へ送信される。論理比較回路３５２は例えばエクスクルーシブＯＲ回路によって構成可能である。
第１パルス生成回路３５４は制御入力信号Ｓｉｎと論理比較信号Ｓｃが第１の組み合わせ（たとえば両方とも第１電位）となった場合に第１補正信号Ｓａ１を出力する。すなわち、第１補正信号Ｓａ１は、論理比較回路３５２における制御入力信号Ｓｉｎと帰還信号Ｓｆの論理比較結果が“不一致”であり、かつ制御入力信号Ｓｉｎが第１電位の場合に制御出力信号Ｓｏｕｔを第１電位に補正するための信号である。
第１補正信号Ｓａ１は第１入力パルスＳｂ１と論理和処理され出力側回路３３０ＢにおけるＲＳフリップフロップ３４４のセット端子Ｓへと入力される。第１補正信号Ｓａ１と第１入力パルスＳｂ１は相互補完の関係にある。
第２パルス生成回路３５６は制御入力信号Ｓｉｎと論理比較信号Ｓｃが第１の組み合わせとは異なる第２の組み合わせ（たとえば制御入力信号Ｓｉｎが第２電位、論理比較信号Ｓｃが第１電位）となった場合に第２補正信号Ｓａ２を出力する。すなわち、第２補正信号Ｓａ２は、論理比較回路３５２における制御入力信号Ｓｉｎと帰還信号Ｓｆの論理比較結果が“不一致”であり、かつ制御入力信号Ｓｉｎが第２電位の場合に制御出力信号Ｓｏｕｔを第２電位に補正するための信号である。
第２補正信号Ｓａ２は第２入力パルスＳｂ２と論理和処理され出力側回路３３０ＢにおけるＲＳフリップフロップ３４４のリセット端子Ｒへと入力される。第２補正信号Ｓａ２と第２入力パルスＳｂ２は相互補完の関係にある。
すなわち、信号伝達回路装置３３０において、制御入力信号Ｓｉｎにおける電位の遷移は第１エッジ検出回路３３２または第２エッジ検出回路３３４によって第１入力パルスＳｂ１または第２入力パルスＳｂ２へと変換され、ＲＳフリップフロップ３４４のセット端子Ｓまたはリセット端子Ｒに入力されることにより直ちに制御出力信号Ｓｏｕｔへと反映される。
また、回路内における何らかの異常により制御入力信号Ｓｉｎが制御出力信号Ｓｏｕｔへ正確に伝達されない場合であっても、論理比較回路３５２が制御入力信号Ｓｉｎと帰還信号Ｓｆの“不一致”を検出し、それに伴い第１パルス生成回路３５４または第２パルス生成回路３５６が第１補正信号Ｓａ１または第２補正信号Ｓａ２を出力するので、制御出力信号Ｓｏｕｔは常に制御入力信号Ｓｉｎと同じ電位（第１電位または第２電位）に保たれる。
信号伝達回路装置３３０では、第１論理和回路３３６および第２論理和回路３３８が入力側回路３３０Ａに設けられているが、出力側回路３３０Ｂに設ける構成としてもよい。上記変形例を図１３に示す。
信号伝達回路装置３６０は第１入力パルスＳｂ１を出力側回路３６０Ｂへ伝達する第１トランス３６６、第２入力パルスＳｂ２を出力側回路３６０Ｂへ伝達する第２トランス３６８、第１補正信号Ｓａ１を出力側回路３６０Ｂへ伝達する第３トランス３８８、第２補正信号Ｓａ２を出力側回路３６０Ｂへ伝達する第４トランス３９０を備え、出力側回路３６０Ｂに、第１入力パルスＳｂ１と第１補正信号Ｓａ１を論理和処理する第１論理和回路３７０、第２入力パルスＳｂ２と第２補正信号Ｓａ２を論理和処理する第２論理和回路３７２を設けた構成が図１２と異なる。
信号伝達回路装置３６０における、第１エッジ検出回路３６２、第２エッジ検出回路３６４、ＲＳフリップフロップ３７４、帰還パルス生成回路３７６、第５トランス３７８、波形整形回路３８０、論理比較回路３８２、第１パルス生成回路３８４、第２パルス生成回路３８６の構成については、図１２に示す信号伝達回路装置３３０における、第１エッジ検出回路３３２、第２エッジ検出回路３３４、ＲＳフリップフロップ３４４、帰還パルス生成回路３４６、第３トランス３４８、波形整形回路３５０、論理比較回路３５２、第１パルス生成回路３５４、第２パルス生成回路３５６と同様であるから詳しい説明は省略する。
このように構成すれば、第１入力パルスＳｂ１、第２入力パルスＳｂ２、第１補正信号Ｓａ１、第２補正信号Ｓａ２はそれぞれ別のトランスによって出力側回路３６０Ｂへ伝達されるため、入力信号伝達部３６０Ｃにおけるトランスの寿命を延ばすことができる。
図１４は、図１２に示した信号伝達回路装置３３０の別の変形例である。信号伝達回路装置４００は、第１論理和回路３３６、第２論理和回路３３８に代えて、第１入力パルスＳｂ１、第２入力パルスＳｂ２、第１補正信号Ｓａ１、および第２補正信号Ｓａ２を論理和処理する論理和回路４０６を備えることにより、入力信号伝達部４００Ｃにおけるトランスの数をひとつにし、出力側回路４００ＢにおいてＲＳフリップフロップ３４４の代わりにＤフリップフロップ４１０を用いた構成が図１２と異なる。
信号伝達回路装置４００における、第１エッジ検出回路４０２、第２エッジ検出回路４０４、帰還パルス生成回路４１２、第２トランス４１４、波形整形回路４１６、論理比較回路４１８、第１パルス生成回路４２０、第２パルス生成回路４２２の構成については、図１２に示す信号伝達回路装置３３０における、第１エッジ検出回路３３２、第２エッジ検出回路３３４、帰還パルス生成回路３４６、第３トランス３４８、波形整形回路３５０、論理比較回路３５２、第１パルス生成回路３５４、第２パルス生成回路３５６と同様であるから詳しい説明は省略する。
このように構成すれば、入力信号伝達部４００Ｃにおけるトランスの数を一つにすることができ、信号伝達回路装置の小型化を図ることができる。
ただし、信号伝達回路装置４００においては、第１入力パルスＳｂ１、第２入力パルスＳｂ２、第１補正信号Ｓａ１、および第２補正信号Ｓａ２が全て一つのクロック端子ＣＬＫに入力されることとなるため、各信号のパルス幅、位相遅れ等に配慮した設計が必要である。また、第１パルス生成回路４２０および第２パルス生成回路４２２は単パルスを発生する構成とする。
信号伝達回路装置４００において、論理和回路４０６を出力側回路４００Ｂに設ける構成としてもよい。上記変形例を図１５に示す。信号伝達回路装置４３０は第１入力パルスＳｂ１を出力側回路４３０Ｂへ伝達する第１トランス４３６、第２入力パルスＳｂ２を出力側回路４３０Ｂへ伝達する第２トランス４３８、第１補正信号Ｓａ１を出力側回路４３０Ｂへ伝達する第３トランス４５６、第２補正信号Ｓａ２を出力側回路４３０Ｂへ伝達する第４トランス４５８を備え、出力側回路４３０Ｂに、第１入力パルスＳｂ１、第２入力パルスＳｂ２、第１補正信号Ｓａ１、および第２補正信号Ｓａ２を論理和処理する論理和回路４４０を設けた構成が図１４と異なる。
信号伝達回路装置４３０における、第１エッジ検出回路４３２、第２エッジ検出回路４３４、Ｄフリップフロップ４４２、帰還パルス生成回路４４４、第５トランス４４６、波形整形回路４４８、論理比較回路４５０、第１パルス生成回路４５２、第２パルス生成回路４５４の構成については、図１４に示す信号伝達回路装置４００における、第１エッジ検出回路４０２、第２エッジ検出回路４０４、Ｄフリップフロップ４１０、帰還パルス生成回路４１２、第２トランス４１４、波形整形回路４１６、論理比較回路４１８、第１パルス生成回路４２０、第２パルス生成回路４２２と同様であるから詳しい説明は省略する。
このように構成すれば、第１入力パルスＳｂ１、第２入力パルスＳｂ２、第１補正信号Ｓａ１、第２補正信号Ｓａ２はそれぞれ別のトランスによって出力側回路４３０Ｂへ伝達されるため、入力信号伝達部４３０Ｃにおけるトランスの寿命を延ばすことができる。
図１６は、図１２に示した信号伝達回路装置３３０のさらに別の変形例である。信号伝達回路装置８５０は、論理比較信号Ｓｃを該論理比較信号Ｓｃに同期した論理比較パルス信号Ｓｃｐに変換する比較パルス生成回路８７６を設けたことにより、第１パルス生成回路３５４および第２パルス生成回路３５６を不要とした点が図１２と異なる。このように構成すれば、信号伝達回路装置の構成を簡略化することができる。
比較パルス生成回路８７６の構成は図３に示した信号伝達回路装置８００における比較パルス生成回路８２０と同様である。
信号伝達回路装置８５０における、第１エッジ検出回路８５２、第２エッジ検出回路８５４、第１トランス８６２、第２トランス８６４、ＲＳフリップフロップ８６６、帰還パルス生成回路８６８、第３トランス８７０、波形整形回路８７２、および論理比較回路８７４の構成は、図１２に示す信号伝達回路装置３３０における、第１エッジ検出回路３３２、第２エッジ検出回路３３４、第１トランス３４０、第２トランス３４２、ＲＳフリップフロップ３４４、帰還パルス生成回路３４６、第３トランス３４８、波形整形回路３５０、論理比較回路３５２と同様であるから詳しい説明は省略する。
信号合成回路８５０Ｅは、制御入力信号Ｓｉｎ、第１入力パルスＳｂ１、第２入力パルスＳｂ２、および論理比較パルス信号Ｓｃｐを受信し、第１入力パルスＳｂ１、第２入力パルスＳｂ２、または論理比較パルス信号Ｓｃｐを受信したタイミングで、その時点での制御入力信号Ｓｉｎの電位に基づいてセット信号Ｓｓｅｔまたはリセット信号Ｓｒｅｓを出力する。図１６に示すように、第１入力パルスＳｂ１、第２入力パルスＳｂ２、および論理比較パルス信号Ｓｃｐを受信する論理和回路８５６と、論理和回路８５６の出力と制御入力信号Ｓｉｎを受信する第１論理積回路８５８と、論理和回路８５６の出力と制御入力信号Ｓｉｎの反転信号を受信する第２論理積回路８６０により信号合成回路８５０Ｅを構成すれば、比較的簡便な構成により信号合成回路８５０Ｅを構成することが可能であるが、信号合成回路８５０Ｅの構成については図１６に示した構成に限定されるものではなく、種々の変形実施が可能である。
図１７は、図１２に示した信号伝達回路装置３３０の各部の信号を示すタイミングチャートである。タイミングチャート７００は、信号伝達回路装置３３０における、前述した制御入力信号Ｓｉｎ、第１入力パルスＳｂ１、第２入力パルスＳｂ２、セット信号Ｓｓｅｔ、リセット信号Ｓｒｅｓ、第１補正信号Ｓａ１、第２補正信号Ｓａ２、制御出力信号Ｓｏｕｔ、帰還パルスＳｆｐ、帰還信号Ｓｆ、および論理比較信号Ｓｃの、時間経過に伴う電位（第１電位または第２電位）の遷移を示したものである。なお、作図の都合上、各パルス幅の比率は必ずしも正確ではない。
第１補正信号Ｓａ１、第２補正信号Ｓａ２、帰還パルスＳｆｐ、帰還信号Ｓｆ、および論理比較信号Ｓｃの動作については第２の実施の形態と同様であるから詳しい説明については省略する。
ここで、信号伝達回路装置３３０における帰還信号伝達部３３０Ｄの構成は図２と同様であるから、帰還信号Ｓｆの立ち上がりは制御出力信号Ｓｏｕｔの立ち上がりから遅延時間Ｔｄだけ遅れる。
図１７（ａ）に示す制御入力信号Ｓｉｎは、信号伝達回路装置３３０の入力端子３３１に入力される制御入力信号Ｓｉｎの一例であり、パルス幅２５μｓ、周期５０μｓの信号を示している。
制御入力信号Ｓｉｎが第２電位から第１電位へ遷移すると（図１７（ａ）、立ち上がりＸ１）、第１エッジ検出回路３３２が制御入力信号Ｓｉｎの立ち上がりエッジを検出し、第１入力パルスＳｂ１として図１７（ｂ）、パルスＡ１を生成する。ここで、信号伝達時の消費電力を低減させるために、第１入力パルスＳｂ１および第２入力パルスＳｂ２におけるパルス幅は制御入力信号Ｓｉｎと比較して十分に小さく設定される。
第１入力パルスＳｂ１は第１論理和回路３３６に入力され、第１論理和回路３３６はセット信号Ｓｓｅｔとして図１７（ｄ）、パルスＡ２を送信する。
セット信号Ｓｓｅｔは第１トランス３４０を介してＲＳフリップフロップ３４４のセット端子Ｓに入力されるので、図１７（ｄ）、パルスＡ２と同じタイミングで制御出力信号Ｓｏｕｔは第１電位へと遷移する（図１７（ｈ）、立ち上がりＸ２）。
制御入力信号Ｓｉｎが第１電位から第２電位へ遷移すると（図１７（ａ）、立ち下がりＹ１）、第２エッジ検出回路３３４が制御入力信号Ｓｉｎの立ち下がりエッジを検出し、第２入力パルスＳｂ２として図１７（ｃ）、パルスＢ１を生成する。
第２入力パルスＳｂ２は第２論理和回路３３８に入力され、第２論理和回路３３８はリセット信号Ｓｒｅｓとして図１７（ｅ）、パルスＢ２を送信する。
リセット信号Ｓｒｅｓは第２トランス３４２を介してＲＳフリップフロップ３４４のリセット端子Ｒに入力されるので、図１７（ｅ）、パルスＢ２と同じタイミングで制御出力信号Ｓｏｕｔは第２電位へと遷移する（図１７（ｈ）、立ち下がりＹ２）。
したがって、入力側回路３３０Ａから出力側回路３３０Ｂへの信号伝達が正常に行われている状態において、制御入力信号Ｓｉｎは常に制御出力信号Ｓｏｕｔと同じ電位（第１電位または第２電位）に保たれる。
次に、リセット信号Ｓｒｅｓに図１７（ｅ）、ノイズＲ１が混入した場合について説明する。
リセット信号ＳｒｅｓにノイズＲ１が混入すると、制御出力信号Ｓｏｕｔは一時的に第１電位から第２電位へと遷移する（図１７（ｈ）、立ち下がりＺ１）が、制御出力信号Ｓｏｕｔにおける電位の遷移は帰還信号Ｓｆにおける電位の遷移として、論理比較回路３５２へと送信され、論理比較回路３５２は制御入力信号Ｓｉｎと帰還信号Ｓｆが“不一致”となったことに基づいて第１電位となる（図１７（ｋ）、立ち上がりＲ２）。
すると、いま制御入力信号Ｓｉｎは第１電位であるから、第１パルス生成回路３５４は第１補正信号Ｓａ１として図１７（ｆ）、パルスＲ３を生成し、第１論理和回路３３６は入力された第１補正信号Ｓａ１に基づき、セット信号Ｓｓｅｔとして図１４（ｄ）、パルスＲ４を送信する。セット信号Ｓｓｅｔは第１トランス３４０を介してＲＳフリップフロップ３４４のセット端子Ｓに入力され、制御出力信号Ｓｏｕｔを第１電位に補正する（図１７（ｈ）、立ち上がりＺ２）。
結果的に、回路内にノイズが混入した場合、論理比較回路３５２において、制御入力信号Ｓｉｎと制御出力信号Ｓｏｕｔが“不一致”となったことが即座に検知され、第１パルス生成回路または第２パルス生成回路により、第１補正信号Ｓａ１または第２補正信号Ｓａ２が送信される。したがって、制御出力信号Ｓｏｕｔは入出力が“不一致”となった直後に制御入力信号Ｓｉｎと同じ電位（第１電位または第２電位）へと補正される。
異常状態としては、前述したノイズ混入の他に、たとえば第１トランスまたは第２トランスにおいて、パルスが伝達されない場合等が考えられるが、その場合においても同様に出力信号補正機能が働き、制御出力信号Ｓｏｕｔを制御入力信号Ｓｉｎと同じ電位（第１電位または第２電位）に補正する。各部の信号の流れは同様であるから詳しい説明については省略する。
次に、図１２に示す信号伝達回路装置３３０に帰還信号Ｓｆの遅延時間Ｔｄよりも短いパルス幅をもつ制御入力信号Ｓｉｎを入力した場合の各部の信号のタイミングチャートを図１８に示す。タイミングチャート７５０は、信号伝達回路装置３３０における、前述した制御入力信号Ｓｉｎ、第１入力パルスＳｂ１、第２入力パルスＳｂ２、セット信号Ｓｓｅｔ、リセット信号Ｓｒｅｓ、第１補正信号Ｓａ１、第２補正信号Ｓａ２、制御出力信号Ｓｏｕｔ、帰還パルスＳｆｐ、帰還信号Ｓｆ、および論理比較信号Ｓｃの、時間経過に伴う電位（第１電位または第２電位）の遷移を示したものである。
図１８（ａ）に示す信号は信号伝達回路装置３３０の入力端子３３１に入力される制御入力信号Ｓｉｎの一例であり、パルス幅１μｓ、周期５μｓの信号を示している。
制御入力信号Ｓｉｎが第２電位から第１電位に遷移すると（図１８（ａ）、立ち上がりＸ１）、第１エッジ検出回路３３２が制御入力信号Ｓｉｎの立ち上がりエッジを検出し、第１入力パルスＳｂ１として図１８（ｂ）、パルスＡ１を生成する。
この時、制御入力信号Ｓｉｎの遷移の瞬間における帰還信号Ｓｆは第２電位のままであるから、論理比較回路３５２での論理比較の結果は“不一致”となり、論理比較信号Ｓｃは第１電位となる（図１８（ｋ）、立ち上がりＸ３）。それに伴い第１パルス生成回路は図１８（ｆ）、パルスＡ２を生成する。第１入力パルスＳｂ１におけるパルスＡ１と、第１補正信号Ｓａ１におけるパルスＡ２は相互補完の関係にある。
第１論理和回路３３６は第１入力パルスＳｂ１と第１補正信号Ｓａ１を論理和処理し、セット信号Ｓｓｅｔとして図１８（ｄ）、パルスＡ３を送信する。セット信号Ｓｓｅｔは第１トランス３４０を介してＲＳフリップフロップ３４４のセット端子Ｓに入力されるので、図１８（ｄ）、パルスＡ３と同じタイミングで制御出力信号Ｓｏｕｔは第１電位へと遷移する（図１８（ｈ）、立ち上がりＸ２）。
この時、制御出力信号Ｓｏｕｔが第１電位となったことに伴い、帰還パルス生成回路３４６は連続パルスの供給を停止する（図１８（ｉ））が、帰還信号Ｓｆは遅延時間Ｔｄの遅れにより第２電位のままとなる（図１８（ｊ））。
制御入力信号Ｓｉｎが第１電位から第２電位に遷移すると（図１８（ａ）、立ち下がりＹ１）、第２エッジ検出回路３３４が制御入力信号Ｓｉｎの立ち下がりエッジを検出し、第２入力パルスＳｂ２として図１８（ｃ）、パルスＢ１を生成する。
第２入力パルスＳｂ２は第２論理和回路３３８に入力され、第２論理和回路３３８はリセット信号Ｓｒｅｓとして図１８（ｅ）、パルスＢ２を送信する。リセット信号Ｓｒｅｓは、第２トランス３４２を介してＲＳフリップフロップ３４４のリセット端子Ｒに入力されるので、図１８（ｅ）、パルスＢ２と同じタイミングで制御出力信号Ｓｏｕｔは第２電位へと遷移する（図１８（ｈ）、立ち下がりＹ２）。
この時、制御出力信号Ｓｏｕｔの立ち上がりから遅延時間Ｔｄが経過する前に、制御出力信号Ｓｏｕｔが第２電位となってしまうため、帰還信号Ｓｆは第２電位のままとなり、論理比較信号Ｓｃは、制御入力信号Ｓｉｎの立ち下がりのタイミングで第２電位となる（図１８（ｋ）、立ち下がりＹ３）。
したがって、制御入力信号Ｓｉｎの立ち下がりのタイミングで第２パルス生成回路３５６はパルスを生成しないが（図１８（ｇ））、制御出力信号Ｓｏｕｔは第２入力パルスＳｂ２によって既に第２電位へと遷移しているため、制御出力信号Ｓｏｕｔのパルス幅が増大することは無い。
結果的に、信号伝達回路装置３３０に遅延時間Ｔｄよりも小さいパルス幅を有する制御入力信号Ｓｉｎを入力しても制御出力信号Ｓｏｕｔのパルス幅は増大せず、図２に示した信号伝達回路装置２２０と比較して、制御入力信号Ｓｉｎの最小入力パルス幅を大幅に小さくすることができる。
以上、第４の実施の形態について説明した。信号伝達回路装置３３０は、第１パルス生成回路３５４および第２パルス生成回路３５６とともに第１エッジ検出回路３３２および第２エッジ検出回路３３４を備えているので、出力信号補正機能を有したまま、遅延時間Ｔｄの影響を受けることなく制御入力信号Ｓｉｎの最小入力パルス幅を大幅に小さくすることができる。
さらに、帰還信号伝達部３３０Ｄを帰還パルス生成回路３４６、第３トランス３４８、波形整形回路３５０により構成したので、帰還信号伝達部２５０Ｄを第１出力エッジ検出回路２６２、第２出力エッジ検出回路２６４、第３トランス２６６、第４トランス２６８、および第２ＲＳフリップフロップ２７０により構成した図８と比較して帰還信号伝達部３３０Ｄにおけるトランスの数を一つにすることができ、信号伝達回路装置の小型化を図るとともに帰還信号伝達部の耐ノイズ特性が向上する。
＜第２の技術的特徴について＞
図２２は、本発明に係る半導体装置の第１実施形態を示す模式図である。本実施形態の半導体装置Ｘ１０Ａは、コイルＬ１を集積化した半導体装置であって、コイルＬ１の一端には、第１の電流供給用パッドＸ１１ａと第１の電圧測定用パッドＸ１１ｂが接続されており、コイルＬ１の他端には、第２の電流供給用パッドＸ１２ａと第２の電圧測定用パッドＸ１２ｂが接続されている。
図２３は、半導体装置Ｘ１０Ａの不良品検査を説明するための模式図である。半導体装置Ｘ１０Ａの不良品検査に用いられる検査装置Ｘ２０は、第１の電流供給用パッドＸ１１ａに接触させる第１の電流供給用プローブＸ２１ａと、第１の電圧測定用パッドＸ１１ｂに接触させる第１の電圧測定用プローブＸ２１ｂと、第２の電流供給用パッドＸ１２ａに接触させる第２の電流供給用プローブＸ２２ａと、第２の電圧測定用パッドＸ１２ｂに接触させる第２の電圧測定用プローブＸ２２ｂと、第１の電流供給用プローブＸ２１ａと第２の電流供給用プローブＸ２２ａとの間に所定の定電流Ｉを流す定電流源Ｘ２３と、第１の電圧測定用プローブＸ２１ｂと第２の電圧測定用プローブＸ２２ｂとの間に発生する電圧を測定する電圧計Ｘ２４と、を有して成る。
半導体装置Ｘ１０Ａの不良品検査では、定電流源Ｘ２３からコイルＬ１に所定の定電流Ｉが流され、そのときに発生するコイルＬ１の両端間電圧（コイルＬ１の直列抵抗成分ＲＬに起因して発生する電圧降下）を電圧計Ｘ２４で測定される。
ここで、定電流源Ｘ２３からコイルＬ１に定電流Ｉを流すためには、パッドＸ１１ａ及びＸ１２ａにそれぞれプローブＸ２１ａ及びＸ２２ａを接触させる必要があり、接触抵抗成分Ｒｘａ及びＲｙａが不可避的に発生する。従って、定電流源Ｘ２３からコイルＬ１に定電流Ｉを流す経路上では、接触抵抗成分Ｒｘａ及びＲｙａに起因する電圧降下（＝Ｉ×（Ｒｘａ＋Ｒｙａ））が発生する。
一方、コイルＬ１の両端間電圧を電圧計Ｘ２４で測定するためには、パッドＸ１１ｂ及びＸ１２ｂにそれぞれプローブＸ２１ｂ及びＸ２２ｂを接触させる必要があり、上記と同様、接触抵抗成分Ｒｘｂ及びＲｙｂが不可避的に発生する。しかし、電圧計Ｘ２４の内部インピーダンスは極めて高く、電圧計Ｘ２４の両端間には殆ど電流が流れないため、接触抵抗成分Ｒｘｂ及びＲｙｂに起因する電圧降下はほぼゼロとなる。
すなわち、本実施形態の半導体装置Ｘ１０Ａの不良品検査に際して、電圧計Ｘ２４で得られる検出電圧Ｖｄｅｔの電圧値は、下記（２）式で表される通り、上記した接触抵抗成分の影響を何ら受けることなく、コイルＬ１の直列抵抗成分ＲＬのみに応じて変動する。
Ｖｄｅｔ＝Ｉ×ＲＬ … （２）
従って、本実施形態の半導体装置Ｘ１０Ａであれば、その不良品検査に際して、コイルＬ１の直列抵抗成分ＲＬを正確に測定することができるので、コイルＬ１の断線が生じている不良品をリジェクトすることはもちろん、コイルＬ１の抵抗値異常（例えば、巻線同士の中途短絡）が生じている不良品についても、これを適切にリジェクトすることが可能となり、不良品の市場流出を未然に防止することが可能となる。
図２４は、本発明に係る半導体装置の第２実施形態を示す模式図であり、図２５は、半導体装置Ｘ１０Ｂの不良品検査を説明するための模式図である。
本実施形態の半導体装置Ｘ１０Ｂにおいて、先に述べた第１の電流供給用パッドＸ１１ａと第１の電圧測定用パッドＸ１１ｂは、第１の共用パッドＸ１１ｃとして一体的に形成されている。なお、第１の共用パッドＸ１１ｃは、第１の電流供給用プローブＸ２１ａと第１の電圧測定用プローブＸ２１ｂを同時に接触させることが可能な面積（第１の電流供給パッドＸ２１ａや第１の電圧測定用パッドＸ１１ｂの面積に比べて２倍程度の大きさ）を有するように形成されている。
また、本実施形態の半導体装置Ｘ１０Ｂにおいて、先に述べた第２の電流供給用パッドＸ１２ａと第２の電圧測定用パッドＸ１２ｂは、第２の共用パッドＸ１２ｃとして一体的に形成されている。なお、第２の共用パッドＸ１２ｃは、第２の電流供給用プローブＸ２２ａと第２の電圧測定用プローブＸ２２ｂを同時に接触させることが可能な面積（第２の電流供給パッドＸ１２ａや第２の電圧測定用パッドＸ１２ｂの面積に比べて２倍程度の大きさ）を有するように形成されている。
このように、１つのパッドサイズを十分に大きく設計できるのであれば、１つのパッドに２つのプローブを接触させる検査方法を採用してもよい。
なお、半導体装置Ｘ１０Ｂの不良品検査に用いられる検査装置Ｘ２０の構成や検査方法については、先に述べた通りであるため、重複した説明は省略する。
次に、ハイブリッド自動車に搭載されるモータ駆動装置に本発明を適用した構成を例に挙げて詳細な説明を行う。
図２６は、本発明に係る半導体装置を用いたモータ駆動装置の一構成例を示すブロック図である。本構成例のモータ駆動装置は、ハイサイドスイッチＳＷＨと、ローサイドスイッチＳＷＬと、ハイサイドスイッチＳＷＨの制御手段であるスイッチ制御装置１と、エンジンコントロールユニット２（以下では、ＥＣＵ［Engine Control Unit］２と呼ぶ）と、直流電圧源Ｅ１及びＥ２と、ｎｐｎ型バイポーラトランジスタＱ１と、ｐｎｐ型バイポーラトランジスタＱ２と、キャパシタＣ１〜Ｃ３と、抵抗Ｒ１〜Ｒ８と、ダイオードＤ１とを有して成る。
スイッチ制御装置１は、第１半導体チップ１０と、第２半導体チップ２０と、第３半導体チップ３０と、を一のパッケージに封止して成る。
スイッチ制御装置１に関する第１の特長は、入出力間絶縁耐圧が１２００Ｖという点である。第２の特長は、ＵＶＬＯを内蔵している点である。第３の特長は、ウォッチドッグタイマ機能を内蔵している点である。第４の特長は、過電流保護機能（自動復帰型）を内蔵している点である。第５の特長は、過電流保護動作時におけるスローオフ機能を内蔵している点である。第６の特長は、外部エラー検出機能（ＥＲＲＩＮ）を内蔵している点である。第７の特長は、異常状態出力機能（ＦＬＴ、ＯＣＰＯＵＴ）を内蔵している点である。第８の特長は、アクティブミラークランプ機能を内蔵している点である。第９の特長は、ショートサーキットクランプ機能を内蔵している点である。
第１半導体チップ１０は、直流電圧源Ｅ１から第１電源電圧ＶＣＣ１（ＧＮＤ１基準で５［Ｖ］や３．３［Ｖ］など）の供給を受けて駆動され、入力信号ＩＮに基づいてスイッチ制御信号Ｓ１及びＳ２を生成するコントローラが集積化されたコントローラチップである。第１半導体チップ１０の主な機能としては、スイッチ制御信号Ｓ１、Ｓ２の生成機能ないし出力機能、トランス伝達異常監視機能（入力信号ＩＮの入出力論理監視機能）、エラー状態出力機能、ＵＶＬＯ機能、及び、外部エラー入力信号処理機能を挙げることができる。なお、第１半導体チップ１０の耐圧は、第１電源電圧ＶＣＣ１（ＧＮＤ１基準）を考慮して、適切な耐圧（例えば７［Ｖ］耐圧）に設計すればよい。
第２半導体チップ２０は、直流電圧源Ｅ２から第２電源電圧ＶＣＣ２（ＧＮＤ２基準で１０〜３０［Ｖ］）の供給を受けて駆動され、第１半導体チップ１０から第３半導体チップ３０を介して入力されるスイッチ制御信号Ｓ１及びＳ２に基づいて、一端に数［ｋＶ］の高電圧が印加されるハイサイドスイッチＳＷＨの駆動制御を行うドライバが集積化されたドライバチップである。第２半導体チップ２０の主な機能としては、出力信号ＯＵＴの生成機能ないし出力機能、過電流／過電圧保護機能、及び、ＵＶＬＯ機能を挙げることができる。なお、第２半導体チップ２０の耐圧は、第２電源電圧ＶＣＣ２（ＧＮＤ２基準）を考慮して、適切な耐圧（例えば４０［Ｖ］耐圧）に設計すればよい。
第３半導体チップ３０は、第１半導体チップ１０と第２半導体チップ２０との間を直流的に絶縁しながら、スイッチ制御信号Ｓ１及びＳ２、ウォッチドッグ信号Ｓ３、及び、フォルト信号Ｓ４の受け渡しを行うトランスが集積化されたトランスチップである。
上記したように、本構成例のスイッチ制御装置１は、コントローラが集積化される第１半導体チップ１０やドライバが集積化される第２半導体チップ２０とは別に、トランスのみを搭載する第３半導体チップ３０を独立に有して成り、これらを一のパッケージに封止して成る構成とされている。
このような構成とすることにより、第１半導体チップ１０、及び、第２半導体チップ２０については、いずれも一般の低耐圧プロセス（数［Ｖ］耐圧〜数十［Ｖ］耐圧）で作成することが可能となるので、専用の高耐圧プロセス（数［ｋＶ］耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
また、第１半導体チップ１０、及び、第２半導体チップ２０については、いずれも実績のある既存プロセスで作成することが可能であり、新たに信頼性試験を行う必要がないので、開発期間の短縮や開発コストの低減に貢献することができる。
また、トランス以外の直流絶縁素子（例えばフォトカプラ）を用いる場合であっても、第３半導体チップ３０のみを載せ換えることにより、容易に対応することが可能となるので、コントローラチップやドライバチップまで開発し直す必要がなくなり、開発期間の短縮や開発コストの低減に貢献することができる。
ＥＣＵ２は、エンジン運転及びモータ運転における電気的な制御を総合的に行うための手段であり、スイッチ制御装置１との間で、各種信号（ＩＮ、ＲＳＴ、ＦＬＴ、ＯＣＰＯＵＴ）のやり取りを行うマイクロコントローラである。
ハイサイドスイッチＳＷＨ、及び、ローサイドスイッチＳＷＬは、それぞれ、第１モータ駆動電圧ＶＤ１の印加端とモータコイルの一端との間、及び、第２モータ駆動電圧ＶＤ２の印加端とモータコイルの一端との間に接続され、各々のオン／オフ制御に応じて、モータ駆動電流の供給制御を行う手段である。なお、本構成例のモータ駆動装置では、ハイサイドスイッチＳＷＨ及びローサイドスイッチＳＷＬとして、それぞれ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ［Insulated Gate Bipolar Transistor］）を用いているが、本発明の構成はこれに限定されるものではなく、ＳｉＣ［Silicon Carbide］半導体を用いたＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタや、Ｓｉ半導体を用いたＭＯＳ電界効果トランジスタを採用しても構わない。特に、ＳｉＣ半導体を用いたＭＯＳ電界効果トランジスタは、Ｓｉ半導体を用いたＭＯＳ電界効果トランジスタよりも消費電力が小さく、耐熱温度が高いため、ハイブリッド自動車への搭載に好適である。
次に、スイッチ制御装置１の内部構成について詳細に説明する。
第１半導体チップ１０は、第１送信部１１と、第２送信部１２と、第１受信部１３と、第２受信部１４と、ロジック部１５と、第１低電圧ロックアウト部１６（以下では第１ＵＶＬＯ［Under Voltage Lock Out］部１６と呼ぶ）と、外部エラー検出部（外部エラー検出用コンパレータ）１７と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮａ及びＮｂと、を有して成る。
第２半導体チップ２０は、第３受信部２１と、第４受信部２２と、第３送信部２３と、第４送信部２４と、ロジック部２５と、ドライバ部２６と、第２低電圧ロックアウト部２７（以下では、第２ＵＶＬＯ部２７と呼ぶ）と、過電流検出部（過電流検出用コンパレータ）２８と、ＯＣＰ［Over Current Protection］タイマ２９と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、ＳＲフリップフロップＦＦと、を有して成る。
第３半導体チップ３０は、第１トランス３１と、第２トランス３２と、第３トランス３３と、第４トランス３４と、を有して成る。
第１送信部１１は、ロジック部１５から入力されるスイッチ制御信号Ｓ１を第１トランス３１経由で第３受信部２１に送信する手段である。第２送信部１２は、ロジック部１５から入力されるスイッチ制御信号Ｓ２を第２トランス３２経由で第４受信部２２に送信する手段である。第１受信部１３は、第３送信部２３から第３トランス３３経由で入力されるウォッチドッグ信号Ｓ３を受信してロジック部１５に伝達する手段である。第４受信部１４は、第４送信部２４から第４トランス３４経由で入力されるドライバ異常信号Ｓ４を受信してロジック部１５に伝達する手段である。
ロジック部１５は、ＥＣＵ２との間で、各種信号（ＩＮ、ＲＳＴ、ＦＬＴ、ＯＣＰＯＵＴ）のやり取りを行うとともに、第１送信部１１、第２送信部１２、第１受信部１３、及び、第２受信部１４を用いて、第２半導体チップ２０との間で、各種信号（Ｓ１〜Ｓ４）のやり取りを行う手段である。
なお、ロジック部１５は、入力信号ＩＮがハイレベルであるときには、出力信号ＯＵＴをハイレベルとするようにスイッチ制御信号Ｓ１、Ｓ２を生成し、逆に、入力信号ＩＮがローレベルであるときには、出力信号ＯＵＴをローレベルとするようにスイッチ制御信号Ｓ１、Ｓ２を生成する。より具体的に述べると、ロジック部１５は、入力信号ＩＮのポジティブエッジ（ローレベルからハイレベルへの立上がりエッジ）を検出してスイッチ制御信号Ｓ１にパルスを立てる一方、入力信号ＩＮのネガティブエッジ（ハイレベルからローレベルへの立下がりエッジ）を検出してスイッチ制御信号Ｓ２にパルスを立てる。
また、ロジック部１５は、リセット信号ＲＳＴがローレベルであるときには、出力信号ＯＵＴの生成動作をディセーブルとするように、すなわち、出力信号ＯＵＴをローレベルで固定するようにスイッチ制御信号Ｓ１、Ｓ２を生成し、逆に、リセット信号ＲＳＴがハイレベルであるときには、出力信号ＯＵＴの生成動作をイネーブルとするように、すなわち、出力信号ＯＵＴを入力信号ＩＮに応じた論理レベルとするようにスイッチ制御信号Ｓ１、Ｓ２を生成する。なお、リセット信号ＲＳＴが所定時間（例えば５００［ｎｓ］）にわたってローレベルに維持された場合、ロジック部１５は、過電流検出部２８による保護動作を復帰させるようにスイッチ制御信号Ｓ１、Ｓ２を生成する。
また、ロジック部１５は、スイッチ制御装置１の正常時には、トランジスタＮａをオフとして、第１状態信号ＦＬＴをオープン（抵抗Ｒ１によるプルアップ状態）とし、スイッチ制御装置１の異常時（第１半導体チップ１０側での低電圧異常やスイッチ制御信号Ｓ１及びＳ２のトランス伝達異常、或いは、ＥＲＲＩＮ信号異常が検出された時）には、トランジスタＮａをオンとして、第１状態信号ＦＬＴをローレベルとする。このような構成であれば、ＥＣＵ２は、第１状態信号ＦＬＴを監視することにより、スイッチ制御装置１の状態を把握することが可能となる。なお、第１半導体チップ１０側での低電圧異常については、第１ＵＶＬＯ部１６での検知結果に基づいて判断すればよく、また、スイッチ制御信号Ｓ１、Ｓ２のトランス伝達異常については、入力信号ＩＮ（スイッチ制御信号Ｓ１、Ｓ２）とウォッチドッグ信号Ｓ３との比較結果に基づいて判断すればよい。また、ＥＲＲＩＮ信号異常については、外部エラー検出部１７の出力結果に基づいて判断すればよい。
また、ロジック部１５は、スイッチ制御装置１の正常時には、トランジスタＮｂをオフとして、第２状態信号ＯＣＰＯＵＴをオープン（抵抗Ｒ２によるプルアップ状態）とし、スイッチ制御装置１の異常時（第２半導体チップ２０側での低電圧異常やハイサイドスイッチＳＷＨに流れるモータ駆動電流の過電流が検出された時）には、トランジスタＮｂをオンとして、第２状態信号ＯＣＰＯＵＴをローレベルとする。このような構成であれば、ＥＣＵ２は、第２状態信号ＯＣＰＯＵＴを監視することにより、スイッチ制御装置１の状態を把握することが可能となる。なお、第２半導体チップ２０側での低電圧異常やハイサイドスイッチＳＷＨに流れるモータ駆動電流の過電流については、ドライバ異常信号Ｓ４に基づいて判断すればよい。
第１ＵＶＬＯ部１６は、第１電源電圧ＶＣＣ１が低電圧状態であるか否かを監視し、その監視結果をロジック部１５に伝達する手段である。
外部エラー検出部１７は、抵抗Ｒ３と抵抗Ｒ４の接続ノードからＥＲＲＩＮ端子に入力される電圧（監視対象となるアナログ電圧を抵抗分割して得られる分圧電圧）と所定の閾値電圧とを比較し、その比較結果をロジック部１５に伝達する手段である。
第３受信部２１は、第１送信部１１から第１トランス３１経由で入力されるスイッチ制御信号Ｓ１を受信してＳＲフリップフロップＦＦのセット入力端（Ｓ）に伝達する手段である。第４受信部２２は、第２送信部１２から第２トランス３２経由で入力されるスイッチ制御信号Ｓ２を受信してＳＲフリップフロップＦＦのリセット入力端（Ｒ）に伝達する手段である。第３送信部２３は、ロジック部２５から入力されるウォッチドッグ信号Ｓ２を第３トランス３３経由で第１受信部１３に送信する手段である。第４送信部２４は、ロジック部２５から入力されるドライバ異常信号Ｓ４を第４トランス３４経由で第２受信部１４に送信する手段である。
ＳＲフリップフロップＦＦは、セット入力端（Ｓ）に入力されるスイッチ制御信号Ｓ１のパルスエッジをトリガとして出力信号をハイレベルにセットし、リセット入力端（Ｒ）に入力されるスイッチ制御信号Ｓ２のパルスエッジをトリガとして出力信号をローレベルにリセットする。すなわち、上記の出力信号は、ＥＣＵ２からロジック部１５に入力される入力信号ＩＮと同一信号となる。なお、上記の出力信号は、ＳＲフリップフロップＦＦの出力端（Ｑ）からロジック部２５に送出される。
ロジック部２５は、ＳＲフリップフロップＦＦの出力信号（入力信号ＩＮと同一信号）に基づいて、ドライバ部２６の駆動信号を生成する。
また、ロジック部２５は、第２ＵＶＬＯ部２７及び過電流検出部２８での検知結果に基づいて、低電圧異常や過電流が生じていると判断した場合、その旨を異常検知信号でドライバ部２６に伝達するとともに、ドライバ異常信号Ｓ４でロジック部１５にも伝達する。このような構成とすることにより、第２半導体チップ２０に異常が生じた場合でも、ドライバ部２６は速やかに保護動作を行うことが可能となり、ロジック部１５はＥＣＵ２への異常通知動作（第２状態信号ＯＣＰＯＵＴのローレベル遷移）を行うことが可能となる。なお、ロジック部２５は、過電流保護動作後、所定時間が経過した時点で過電流保護動作からの自動復帰を行う機能を有している。
また、ロジック部２５は、ＳＲフリップフロップＦＦの出力信号をそのままウォッチドッグ信号Ｓ３として第３送信部２３に出力する。このように、第２半導体チップ２０から第１半導体チップ１０に向けてウォッチドッグ信号Ｓ３を返信する構成であれば、ロジック部１５において、第１半導体チップ１０に入力された入力信号ＩＮと、これに対して第２半導体チップ２０から返信されたウォッチドッグ信号Ｓ３を比較することにより、トランス伝達異常の有無を判定することが可能となる。
ドライバ部２６は、ロジック部２５から入力される駆動信号に基づいて、トランジスタＰ１とトランジスタＮ１のオン／オフ制御を行い、トランジスタＰ１とトランジスタＮ１との接続ノードから出力信号ＯＵＴを出力する手段である。出力信号ＯＵＴは、トランジスタＱ１及びＱ２から成る駆動回路を介して、ハイサイドスイッチＳＷＨに入力されている。上記の駆動回路は、出力信号ＯＵＴにハイサイドスイッチＳＷＨの駆動能力を持たせるべく、出力信号ＯＵＴの立上がり／立下がり時間（スルーレート）を調整する手段である。なお、出力信号ＯＵＴがハイレベルであるときには、ハイサイドスイッチＳＷＨがオンとされ、逆に、出力信号ＯＵＴがローレベルであるときには、ハイサイドスイッチＳＷＨがオフとされる。
なお、ドライバ部２６は、出力信号ＯＵＴの電圧レベル（ＧＮＤ２基準）がローレベルとなったとき、ハイサイドスイッチＳＷＨのゲートからＣＬＡＭＰ端子を介して電荷（ミラー電流）を吸い込むように、トランジスタＮ２をオンとする機能（アクティブミラークランプ機能）を有している。このような構成とすることにより、ハイサイドスイッチＳＷＨをオフする際には、上記の駆動回路で設定されるスルーレートに依ることなく、トランジスタＮ２を介してハイサイドスイッチＳＷＨのゲート電位を速やかにローレベルへ立ち下げることが可能となる。
また、ドライバ部２６は、出力信号ＯＵＴの電圧レベル（ＧＮＤ２基準）がハイレベルとなったとき、ＣＬＡＭＰ端子を介してハイサイドスイッチＳＷＨのゲートを電源電圧ＶＣＣ２にクランプするように、トランジスタＰ２をオンとする機能（ショートサーキットクランプ機能）を有している。このような構成とすることにより、ハイサイドスイッチＳＷＨをオンする際、ハイサイドスイッチＳＷＨのゲート電位が電源電圧ＶＣＣ２よりも高電位まで上昇することはなくなる。
また、ドライバ部２６は、ロジック部２５から入力される異常検知信号に基づいて保護動作を行う必要があると判断した場合、トランジスタＰ１、Ｐ２及びトランジスタＮ１、Ｎ２をいずれもオフとする一方、トランジスタＮ３をオンとする機能（スローオフ機能）を有している。このようなスイッチ制御により、保護動作時には、ハイサイドスイッチＳＷＨのゲートから抵抗Ｒ５を介して、通常動作時よりも緩やかに電荷を引き抜くことができる。このような構成とすることにより、保護動作時にモータ電流が瞬断されることを回避できるので、モータコイルの逆起電力によって生じるサージを抑制することが可能となる。なお、抵抗Ｒ５の抵抗値を適宜選択することにより、保護動作時の立ち下がり時間を任意に調整することができる。
第２ＵＶＬＯ部２７は、第２電源電圧ＶＣＣ２が低電圧状態であるか否かを監視し、その監視結果をロジック部２５に伝達する手段である。
過電流検出部２８は、抵抗Ｒ７と抵抗Ｒ８の接続ノードからＯＣＰ／ＤＥＳＡＴＩＮ端子に入力される電圧（ダイオードＤ１のアノード電圧を抵抗分割して得られる分圧電圧）と所定の閾値電圧とを比較し、その比較結果をロジック部２５に伝達する手段である。なお、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が大きいほど、ハイサイドスイッチＳＷＨとして用いられている絶縁ゲートバイポーラトランジスタのコレクタ・エミッタ間電圧が大きくなる。従って、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が大きいほど、ダイオードＤ１のアノード電圧が上昇し、延いては、ＯＣＰ／ＤＥＳＡＴＩＮ端子に入力される電圧が上昇する。そこで、過電流検出部２８は、ＯＣＰ／ＤＥＳＡＴＩＮに入力される電圧（ＧＮＤ２基準）が所定の閾値（例えば０．５［Ｖ］）に達したとき、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が過電流状態であると判定する。
なお、本構成例では、ハイサイドスイッチＳＷＨとして用いられている絶縁ゲートバイポーラトランジスタのコレクタ・エミッタ間電圧を検出することで、モータ駆動電流の検出を行う方式（電圧検出方式）を採用した構成を例に挙げて説明を行ったが、モータ駆動電流の検出方式はこれに限定されるものではなく、例えば、ハイサイドスイッチＳＷＨに流れるモータ駆動電流（或いは、これと同等の挙動を示すミラー電流）をセンス抵抗に流して電圧信号を生成し、これをＯＣＰ／ＤＥＳＡＴＩＮ端子に入力する方式（電流検出方式）を採用しても構わない。
ＯＣＰタイマ２９は、過電流保護動作後の経過時間をカウントする手段である。
第１トランス３１は、第１半導体チップ１０から第２半導体チップ２０にスイッチ制御信号Ｓ１を伝達するための直流絶縁素子である。第２トランス３２は、第１半導体チップ１０から第２半導体チップ２０にスイッチ制御信号Ｓ２を伝達するための直流絶縁素子である。第３トランス３３は、第２半導体チップ２０から第１半導体チップ１０にウォッチドッグ信号Ｓ３を伝達するための直流絶縁素子である。第４トランス３４は、第２半導体チップ２０から第１半導体チップ１０にドライバ異常信号Ｓ４を伝達するための直流絶縁素子である。
このように、第１半導体チップ１０と第２半導体チップ２０との間で、スイッチ制御信号Ｓ１及びＳ２だけでなく、ウォッチドッグ信号Ｓ３やドライバ異常信号Ｓ４をやり取りする構成であれば、ハイサイドスイッチＳＷＨのオン／オフ制御だけでなく、種々の保護機能を適切に実現することが可能となる。
図２７は、トランス３１〜３４を介した送受信回路部分の詳細図である。本図に示すように、第１半導体チップ１０側に設けられる第１送信部１１、第２送信部１２、第１受信部１３、及び、第２受信部１４は、いずれもＶＣＣ１−ＧＮＤ１間の電源電圧で駆動されるものであり、第２半導体チップ２０側に設けられる第３受信部２１、第４受信部２２、第３送信部２３、及び、第４送信部２４は、いずれもＶＣＣ２−ＧＮＤ２間の電源電圧で駆動されるものである。
このような構成であれば、先にも述べた通り、第１半導体チップ１０、及び、第２半導体チップ２０については、いずれも一般の低耐圧プロセス（数［Ｖ］耐圧〜数十［Ｖ］耐圧）で作成することが可能となるので、専用の高耐圧プロセス（数［ｋＶ］耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
なお、図２７では、第１受信部１３、第２受信部１４、第３受信部２１、及び、第４受信部２２のいずれについても、ヒステリシス特性を有するコンパレータを用いた構成が描写されているが、ヒステリシス特性の有無については任意である。
上記構成から成るスイッチ制御装置１の諸機能の詳細について、総括的に説明する。
［ＵＶＬＯ１（コントローラ側低電圧時誤動作防止機能）］
スイッチ制御装置１は、コントローラ側電源電圧（ＶＣＣ１−ＧＮＤ１間電圧）が所定の下側閾値電圧ＶＵＶＬＯ１Ｌ以下になると、ハイサイドスイッチＳＷＨをオフとし、ＦＬＴ端子をローレベルとする。一方、スイッチ制御装置１は、コントローラ側電源電圧（ＶＣＣ１−ＧＮＤ１間電圧）が所定の上側閾値電圧ＶＵＶＬＯ１Ｈ以上になると、通常動作を開始し、ＦＬＴ端子をオープン（ハイレベル）とする。
［ＵＶＬＯ２（ドライバ側低電圧時誤動作防止機能）］
スイッチ制御装置１は、ドライバ側電源電圧（ＶＣＣ２−ＧＮＤ２間電圧）が所定の下側閾値電圧ＶＵＶＬＯ２Ｌ以下になると、ハイサイドスイッチＳＷＨをオフとし、ＯＣＰＯＵＴ端子をローレベルとする。一方、スイッチ制御装置１は、ドライバ側電源電圧（ＶＣＣ２−ＧＮＤ２間電圧）が所定の上側閾値電圧ＶＵＶＬＯ２Ｈ以上になると通常動作を開始し、ＯＣＰＯＵＴ端子をオープン（ハイレベル）とする。
［アナログエラー入力］
スイッチ制御装置１は、ＥＲＲＩＮ端子への入力電圧が所定の閾値電圧ＶＥＲＲＤＥＴ以上になると、ハイサイドスイッチＳＷＨをオフとし、ＦＬＴ端子をローレベルとする。このような構成とすることにより、スイッチ制御装置１の周辺回路に生じる異常についても、これを監視して適切な保護動作を行うことができるので、例えば、モータ電源の過電圧保護動作に利用することが可能である。なお、上記の閾値電圧ＥＲＲＤＥＴには、所定のヒステリシス（ＶＥＲＲＨＹＳ）を持たせるとよい。
［過電流保護］
スイッチ制御装置１は、ＯＣＰ／ＤＥＳＡＴＩＮ端子への入力電圧が所定の閾値電圧ＶＯＣＤＥＴ（対ＧＮＤ２）以上になると、ハイサイドスイッチＳＷＨをオフとし、ＯＣＰＯＵＴ端子をローレベルとする。
［過電流保護自動復帰］
スイッチ制御装置１は、過電流保護動作後、一定時間（ｔＯＣＰＲＬＳ）経過すると、自動復帰し、ＯＣＰＯＵＴ端子をオープン（ハイレベル）とする。なお、復帰時間は、スイッチ制御装置１の内部で固定的に設定してもよいし、装置外部から調整可能としてもよい。
［ウォッチドッグタイマ］
スイッチ制御装置１は、ＥＣＵ２から第１半導体チップ１０に入力される入力信号ＩＮと、第２半導体チップ２０から第１半導体チップ１０にフィードバックされたウォッチドッグ信号Ｓ３とを比較し、両信号の論理が不一致である場合には、ハイサイドスイッチＳＷＨをオフとし、ＦＬＴ端子をローレベルとする。
［保護動作時スローオフ］
スイッチ制御装置１は、過電流保護動作時、ＰＲＯＯＵＴ端子をローレベルとし、ＯＵＴ端子をオープンとする。このような制御により、ハイサイドスイッチＳＷＨをゆっくりとオフすることが可能となる。なお、オフ時のスルーレートは、外付けの抵抗Ｒ５の抵抗値を適宜選択することによって任意に調整することが可能である。
［アクティブミラークランプ］
スイッチ制御装置１は、ハイサイドスイッチＳＷＨのゲート電位が所定の閾値電圧ＶＡＭＣ以下になったとき、ＣＬＡＭＰ端子をＬとする。このような制御により、ハイサイドスイッチＳＷＨを確実にオフすることが可能となる。
［ショートサーキットクランプ］
スイッチ制御装置１は、ＣＬＡＭＰ端子の印加電圧がＶＣＣ２−ＶＳＣＣ以上になると、ＣＬＡＭＰ端子をハイレベルとする。このような制御により、ハイサイドスイッチＳＷＨのゲート電位が第２電源電圧ＶＣＣ２よりも上昇してしまうことがなくなる。
図２８は、端子配置及びパッケージ内におけるチップ配列の一例を示す模式図である。図２８に示すように、本構成例のスイッチ制御装置１において、パッケージは、相対する２辺にそれぞれ複数のピンが配列されるものであり、第１半導体チップ１０、第２半導体チップ２０、及び、第３半導体チップ３０は、前記ピンの配列方向に対して垂直（紙面の横方向）に並べられている。
このようなチップ配列を採用することにより、第１半導体チップ１０に接続されるピン１１〜２０と第２半導体チップ２０に接続されるピン１〜１０を相対する２辺に分配して配列することができるので、ピン間隔を最小限に維持したまま、ピン１１〜２０とピン１〜１０との短絡を防止することが可能となる。
また、図２８で示すように、本構成例のスイッチ制御装置１において、第１半導体チップ１０及び第３半導体チップ３０は、第１アイランド４０上に搭載されており、第２半導体チップ２０は、第２アイランド５０上に搭載されている。このような構成とすることにより、第１アイランド４０を低圧側アイランド（ＧＮＤ１固定）、第２アイランド５０を高圧側アイランド（ＶＥＥ２固定）というように、互いに電源系を分離して用いることが可能となる。なお、第１アイランド４０と第２アイランド５０は、いずれも非磁性素材（例えば銅）から成るが、磁性素材（例えば鉄）を用いても構わない。
図２９は、外部端子の説明テーブルである。ピン１（ＮＣ）はノンコネクション端子である。ピン２（ＶＥＥ２）は負電源端子（例えば、最低：−１５Ｖ）である。ピン３（ＧＮＤ２）はＧＮＤ端子であり、スイッチ制御装置１の外部において絶縁ゲートバイポーラトランジスタＴｒ１のエミッタに接続される。ピン４（ＯＣＰ／ＤＥＳＡＴＩＮ）は過電流検出端子である。ピン５（ＯＵＴ）は出力端子である。ピン６（ＶＣＣ２）は正電源端子（例えば、最高：３０Ｖ）である。ピン７（ＣＬＡＭＰ）はクランプ端子である。ピン８（ＰＲＯＯＵＴ）はスローＯＦＦ出力端子である。ピン９（ＶＥＥ２）は負電源端子である。ピン１０（ＮＣ）はノンコネクション端子である。ピン１１（ＧＮＤ１）はＧＮＤ端子である。ピン１２（ＩＮ）は制御入力端子である。ピン１３（ＲＳＴ）はリセット入力端子である。ピン１４（ＦＬＴ）は第１状態信号（コントローラチップ側の異常状態検出信号）の出力端子である。ピン１５（ＯＣＰＯＵＴ）は第２状態信号（ドライバチップ側の異常状態検出信号）の出力端子である。ピン１６（ＥＲＲＩＮ）はエラー検出端子である。ピン１７（ＶＣＣ１）は電源端子（例えば５Ｖ）である。ピン１８（ＮＣ）及びピン１９（ＮＣ）はいずれもノンコネクション端子である。ピン２０（ＧＮＤ１）はＧＮＤ端子である。
図３０は、スイッチ制御装置１の電気的特性テーブルである。なお、本テーブル中の数値は、特に指定のない限り、Ｔａ＝２５℃、ＶＣＣ１＝５Ｖ、ＶＣＣ２＝２０Ｖ、ＶＥＥ２＝−８Ｖとした場合の数値である。
次に、第３半導体チップ３０におけるトランス配列について、図３１及び図３２を参照しながら詳細に説明する。図３１は、トランス３１〜３４のレイアウト例を示す模式図であり、図３２は、トランス３１の縦構造を示すチップ断面図である。
第１トランス３１を形成する一次側コイルＬ１１の一端には、パッドａ１及びｂ１が接続されており、一次側コイルＬ１１の他端には、パッドｃ１及びｄ１が接続されている。第２トランス３２を形成する一次側コイルＬ２１の一端には、パッドａ２及びｂ２が接続されており、一次側コイルＬ２１の他端には、パッドｃ１及びｄ１が接続されている。
第３トランス３３を形成する二次側コイルＬ３２の一端には、パッドａ３及びｂ３が接続されており、二次側コイルＬ３２の他端には、パッドｃ２及びｄ２が接続されている。第４トランス３４を形成する二次側コイルＬ４２の一端には、パッドａ４及びｂ４が接続されており、二次側コイルＬ４２の他端には、パッドｃ２及びｄ２が接続されている。
なお、第１トランス３１を形成する二次側コイルＬ１２、第２トランス３２を形成する二次側コイルＬ２２、第３トランス３３を形成する一次側コイルＬ３１、及び、第４トランス３４を形成する一次側コイルＬ４１については、図３２に二次側コイルＬ１２の一部が描写されている以外、いずれも図３１及び図３２に明示されていないが、基本的には、上記と同様の構成を有している。
すなわち、第１トランス３１を形成する二次側コイルＬ１２の一端には、パッドａ５及びｂ５が接続されており、二次側コイルＬ１２の他端には、パッドｃ３及びｄ３が接続されている。第２トランス３２を形成する二次側コイルＬ２２の一端には、パッドａ６及びｂ６が接続されており、二次側コイルＬ２２の他端には、パッドｃ３及びｄ３が接続されている。
第３トランス３３を形成する一次側コイルＬ３１の一端には、パッドａ７及びｂ７が接続されており、一次側コイルＬ３１の他端には、パッドｃ４及びｄ４が接続されている。第４トランス３４を形成する一次側コイルＬ４１の一端には、パッドａ８及びｂ８が接続されており、一次側コイルＬ４１の他端には、パッドｃ４及びｄ４が接続されている。
ただし、上記のパッドａ５〜ａ８、パッドｂ５〜ｂ８、パッドｃ３及びｃ４、並びにパッドｄ３及びｄ４については、不図示のビアを介して第３半導体チップ３０の内部から表面まで引き出されている。
上記複数のパッドのうち、パッドａ１〜ａ８は、それぞれ、第１の電流供給用パッドＸ１１ａに相当するものであり、パッドｂ１〜ｂ８は、それぞれ、第１の電圧測定用パッドＸ１１ｂに相当するものである。また、パッドｃ１〜ｃ４は、それぞれ、第２の電流供給用パッドＸ１２ａに相当するものであり、パッドｄ１〜ｄ４は、それぞれ、第２の電圧測定用パッドＸ１２ｂに相当するものである。
従って、本構成例の第３半導体チップ３０であれば、図２３で説明した不良品検査を実施し、各コイルの直列抵抗成分を正確に測定することができるので、各コイルの断線が生じている不良品をリジェクトすることはもちろん、各コイルの抵抗値異常（例えば、巻線同士の中途短絡）が生じている不良品についても、これを適切にリジェクトすることが可能となり、不良品の市場流出を未然に防止することが可能となる。
なお、上記の不良品検査を通過した第３半導体チップ３０については、上記複数のパッドを第１半導体チップ１０及び第２半導体チップ２０との接続用に用いればよい。
具体的に述べると、パッドａ１及びｂ１は、第１送信部１１の信号出力端に接続すればよく、パッドａ２及びｂ２は、第２送信部１２の信号出力端に接続すればよい。また、パッドｃ１及びｄ１は、を第１半導体チップ１０側のコモン電圧印加端（ＧＮＤ１）に接続すればよい。
また、パッドａ３及びｂ３は、第１受信部１３の信号入力端に接続すればよく、パッドａ４及びｂ４は、第２受信部１４の信号入力端に接続すればよい。また、パッドｃ２及びｄ２は、第１半導体チップ１０側のコモン電圧印加端（ＧＮＤ１）に接続すればよい。
一方、パッドａ５及びｂ５は、第３受信部２１の信号入力端に接続すればよく、パッドａ６及びｂ６は、第４受信部２２の信号入力端に接続すればよい。また、パッドｃ３及びｄ３は、第２半導体チップ２０側のコモン電圧印加端（ＧＮＤ２）に接続すればよい。
また、パッドａ７及びｂ７は、第３送信部２３の信号出力端に接続すればよく、パッドａ８及びｂ８は、第４送信部２４の信号出力端に接続すればよい。また、パッドｃ４及びｄ４は、を第２半導体チップ２０側のコモン電圧印加端（ＧＮＤ２）に接続すればよい。
ここで、第１トランス３１〜第４トランス３４は、図３１に示すように、各々の信号伝達方向毎にカップリングして並べられている。より具体的に述べると、第１半導体チップ１０から第２半導体チップ２０に向けて信号を伝達する第１トランス３１と第２トランス３２が第１ガードリング３５によって第１のペアとされており、また、第２半導体チップ２０から第１半導体チップ１０に向けて信号を伝達する第３トランス３３と第４トランス３４が第２ガードリング３６によって第２のペアとされている。
このようなカップリングを行った理由は、第１トランス３１〜第４トランス３４を各々形成する一次側コイルと二次側コイルを第３半導体チップ３０の基板上下方向に積み重ねる形で積層形成した場合において、一次側コイルと二次側コイルとの間で耐圧を確保するためである。ただし、第１ガードリング３５、及び、第２ガードリング３６については、必ずしも必須の構成要素ではない。
なお、第１ガードリング３５及び第２ガードリング３６は、それぞれ、パッドｅ１及びｅ２を介して、接地端などの低インピーダンス配線に接続すればよい。
また、本構成例の第３半導体チップ３０において、パッドｃ１及びｄ１は、コイルＬ１１とコイルＬ２１との間で共有されている。また、パッドｃ２及びｄ２は、コイルＬ３２とコイルＬ４２との間で共有されている。また、パッドｃ３及びｄ３は、コイルＬ１２とコイルＬ２２との間で共有されている。また、パッドｃ４及びｄ４は、コイルＬ３１とコイルＬ４１との間で共有されている。このような構成とすることにより、パッド数を削減して、第３半導体チップ３０の小型化を図ることが可能となる。
また、図３１に示したように、第１トランス３１〜第４トランス３４を各々形成する一次側コイルと二次側コイルは、チップ正面から見たときに長方形状となるように巻き回すことが望ましい。このような構成とすることにより、一次側コイルと二次側コイルが互いに重複する部分の面積が大きくなり、トランスの伝達効率を高めることが可能となる。
なお、上記の実施形態では、ハイブリッド自動車に搭載されるモータ駆動装置に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、チップ上にコイルを集積化した半導体装置全般に適用することが可能である。
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
例えば、半導体装置のレイアウトに関して、コイルの個数、形状、配置や、パッドの配置は任意である。
＜第３の技術的特徴について＞
以下では、本発明に係る信号伝達装置を用いたモータ駆動装置（特に、高電圧を用いるハイブリッド自動車に搭載されるモータ駆動用ＩＣ）を例に挙げて詳細な説明を行う。なお、本発明に係る信号伝達装置が搭載されるモータ駆動装置の全体的な構成や動作については、先出の図２６〜図３０を参照しながら既に説明した通りであるため、以下では、重複した説明を割愛し、信号伝達装置の構成及び動作について重点的な説明を行う。
［信号伝達装置の第１実施形態］
図３５は、本発明に係る信号伝達装置の第１実施形態を示す回路ブロック図である。本実施形態の信号伝達装置は、一次側回路の接地電圧ＧＮＤ１と二次側回路の接地電圧ＧＮＤ２とを互いに絶縁させた状態で、一次側回路から二次側回路にスイッチ制御信号Ｓ１、Ｓ２を伝達するための回路ブロックとして、ロジック部１５と、第１送信部１１と、第２送信部１２と、第１トランス３１と、第２トランス３２と、第３受信部２１と、第４受信部２２と、ＳＲフリップフロップＦＦと、を有する。これらの回路ブロックはいずれも図２６や図２７で先出のものであるが、本実施形態の信号伝達装置においては、ノイズ等に起因する誤動作を回避するために、ロジック部１５、並びに、第３受信部２１及び第４受信部２２の構成に創意工夫が凝らしてある。以下では、その特徴的な構成部分について重点的に説明する。
ロジック部１５は、インバータ１５−１及び１５−２と、第１パルス生成部１５−３と、第２パルス生成部１５−４と、を有している。
インバータ１５−１の入力端は、入力信号ＩＮの入力端に接続されている。インバータ１５−１の出力端は、インバータ１５−２の入力端に接続される一方、第２パルス生成部１５−４の入力端にも接続されている。インバータ１５−２の出力端は、第１パルス生成部１５−３の入力端に接続されている。
第１パルス生成部１５−３は、インバータ１５−２及び１５−３を介して入力される入力信号ＩＮのポジティブエッジに応じて、第１トランス駆動信号Ｓ１ａにＮ発（ただしＮ≧２）のパルスを発生させる。なお、第１トランス駆動信号Ｓ１ａは、第１送信部１１を形成するバッファ１１−１を介して第１トランス３１の一次側巻線に出力される。
第２パルス生成部１５−４は、インバータ１５−２から入力される反転入力信号ＩＮＢのポジティブエッジ（すなわち、入力信号ＩＮのネガティブエッジ）に応じて、第２トランス駆動信号Ｓ２ａにＮ発（ただしＮ≧２）のパルスを発生させる。なお、第２トランス駆動信号Ｓ２ａは、第２送信部１２を形成するバッファ１２−１を介して第２トランス３２の一次側巻線に出力される。
このように、第１実施形態の信号伝達装置において、ロジック部１５は、入力信号ＩＮがローレベルからハイレベルに変遷するポジティブエッジに応じて第１トランス駆動信号Ｓ１ａにＮ発のパルスを連続的に発生させ、入力ＩＮ信号がハイレベルからローレベルに変遷するネガティブエッジに応じて第２トランス駆動信号Ｓ２ａにＮ発のパルスを連続的に発生させるトランス駆動信号生成部として機能する。
第１トランス３１は、一次側巻線に入力される第１トランス駆動信号Ｓ１ａに応じて二次側巻線に第１誘起信号Ｓ１ｂを発生させる。
第２トランス３２は、一次側巻線に入力される第２トランス駆動信号Ｓ２ａに応じて二次側巻線に第２誘起信号Ｓ２ｂを発生させる。
第３受信部２１は、第１誘起信号Ｓ１ｂと所定の閾値電圧とを比較して第１比較信号Ｓ１ｃを生成する第１コンパレータ２１−１と、第１比較信号１ｃにＮ発のパルスが連続的に発生したことを検出して第１検出信号１ｄにパルスを発生させる第１パルス検出部２１−２と、を有している。
第４受信部２２は、第２誘起信号Ｓ２ｂと所定の閾値電圧とを比較して第２比較信号Ｓ２ｃを生成する第２コンパレータ２２−１と、第２比較信号２ｃにＮ発のパルスが連続的に発生したことを検出して第２検出信号２ｄにパルスを発生させる第２パルス検出部２２−２と、を有している。
ＳＲフリップフロップＦＦは、セット入力端（Ｓ）に入力される第１検出信号Ｓ１ｄに発生されたパルスに応じて出力信号ＯＵＴをローレベルからハイレベルに変遷させ、リセット入力端（Ｒ）に入力される第２検出信号Ｓ２ｄに発生されたパルスに応じて出力信号ＯＵＴをハイレベルからローレベルに変遷させる。
すなわち、先に説明されたスイッチ制御信号Ｓ１は、第１トランス駆動信号Ｓ１ａ、第１誘起信号Ｓ１ｂ、第１比較信号Ｓ１ｃ、及び、第１検出信号Ｓ１ｄという種々の信号形態を取りつつ、ロジック部１５からＳＲフリップフロップＦＦに伝達される。同様に、先に説明されたスイッチ制御信号Ｓ２は、第２トランス駆動信号Ｓ２ａ、第２誘起信号Ｓ２ｂ、第２比較信号Ｓ２ｃ、及び、第２検出信号Ｓ２ｄという種々の信号形態を取りつつ、ロジック部１５からＳＲフリップフロップＦＦに伝達される。
図３６は、第１実施形態の信号伝達装置で実現されるノイズキャンセル動作の一例を示すタイミングチャートであり、上から順に、入力信号ＩＮ、第１トランス駆動信号Ｓ１ａ、第１誘起信号Ｓ１ｂ、第１比較信号Ｓ１ｃ、第２トランス駆動信号Ｓ２ａ、第２誘起信号Ｓ２ｂ、第２比較信号Ｓ２ｃ、第１検出信号Ｓ１ｄ、第２検出信号Ｓ２ｄ、及び、出力信号ＯＵＴが描写されている。
時刻ｔ１１において、入力信号ＩＮがローレベルからハイレベルに立ち上げられると、第１パルス生成部１５−３は、第１トランス駆動信号Ｓ１ａのパルス駆動を開始する。これに伴い、第１トランス３１の二次側巻線には、第１トランス駆動信号Ｓ１ａに応じた第１誘起信号Ｓ１ｂが発生し、第１コンパレータ２１−１から出力される第１比較信号Ｓ１ｃには、第１トランス駆動信号Ｓ１ａと同数のパルスが発生する。なお、第１パルス検出部２１−２は、時刻ｔ１１以降、第１比較信号Ｓ１ｃにＮ発のパルスが連続的に発生されるまで第１検出信号Ｓ１ｄをローレベルに維持する。
時刻ｔ１２において、第１トランス駆動信号Ｓ１ａにＮ発目のパルスが発生され、これに伴って、第１比較信号Ｓ１ｃにＮ発目のパルスが発生されると、第１パルス検出部２１−２は、第１検出信号Ｓ１ｄにパルスを発生させる。ＳＲフリップフロップＦＦは、このパルスに応じて出力信号ＯＵＴをローレベルからハイレベルに立ち上げる。
時刻ｔ１３において、入力信号ＩＮがハイレベルに維持されている状態で、第２誘起信号Ｓ２ｂにノイズが重畳し、第２比較信号Ｓ２ｃに誤パルスが発生した場合を考える。このような場合でも、第２パルス検出部２２２は、第２比較信号Ｓ２ｃにＮ発のパルスが連続的に発生されない限り、第２検出信号Ｓ２ｄをローレベルに維持するため、出力信号ＯＵＴが意図せずローレベルに立ち下げられることはない。
時刻ｔ１４において、入力信号ＩＮがハイレベルからローレベルに立ち下げられると、第２パルス生成部１５−４は、第２トランス駆動信号Ｓ２ａのパルス駆動を開始する。これに伴い、第２トランス３２の二次側巻線には、第２トランス駆動信号Ｓ２ａに応じた第２誘起信号Ｓ２ｂが発生し、第２コンパレータ２２−１から出力される第２比較信号Ｓ２ｃには、第２トランス駆動信号Ｓ２ａと同数のパルスが発生する。なお、第２パルス検出部２２−２は、時刻ｔ１４以降、第２比較信号Ｓ２ｃにＮ発のパルスが連続的に発生されるまで第２検出信号Ｓ２ｄをローレベルに維持する。
時刻ｔ１５において、第２トランス駆動信号Ｓ２ａにＮ発目のパルスが発生され、これに伴って、第２比較信号Ｓ２ｃにＮ発目のパルスが発生されると、第２パルス検出部２２−２は、第２検出信号Ｓ２ｄにパルスを発生させる。ＳＲフリップフロップＦＦは、このパルスに応じて出力信号ＯＵＴをハイレベルからローレベルに立ち下げる。
時刻ｔ１６において、入力信号ＩＮがローレベルに維持されている状態で、第１誘起信号Ｓ１ｂにノイズが重畳し、第１比較信号Ｓ１ｃに誤パルスが発生した場合を考える。このような場合でも、第１パルス検出部２１−２は、第１比較信号Ｓ１ｃにＮ発のパルスが連続的に発生されない限り、第１検出信号Ｓ１ｄをローレベルに維持するため、出力信号ＯＵＴが意図せずハイレベルに立ち下げられることはない。
このように、一次側回路で生成されるトランス駆動信号にＮ発のパルスを連続的に生じさせ、二次側回路で生成される比較信号にＮ発のパルスが連続的に生じたときだけ出力信号ＯＵＴの論理レベルを変遷させる構成であれば、トランスがノイズの影響を受けて誤パルスを生じた場合であっても、その発生数が（Ｎ−１）回までであれば、出力信号ＯＵＴに意図しない論理変遷を生じさせずに済む。従って、ハイサイドスイッチＳＷＨの誤オン／誤オフをなくして、ハイサイドスイッチＳＷＨやローサイドスイッチＳＷＬとして用いられるパワートランジスタの破壊を未然に防止することが可能となる。
なお、第１実施形態の信号伝達装置では、ノイズに起因する誤パルスが発生しても、正常時のＮパルスカウント動作に影響がないように、第１パルス検出部２１−２及び第２パルス検出部２２−２の構成に何らかの対策（１発目のパルスを検出してから所定期間内にＮ発目のパルスが検出されなければ、それまでの検出結果をリセットするなど）を施しておく必要がある点に留意すべきである。
ただし、上記の対策を施したとしても、入力信号ＩＮのパルスエッジ近傍でトランスにノイズが重畳すると、誤パルスと正当パルスを区別することができなくなり、誤パルスのカウント値を正当パルスのカウント値に含めてしまうため、入力信号ＩＮの論理レベルに変遷が生じてから出力信号ＯＵＴの論理レベルに変遷が生じるまでの所要時間にバラツキが生じて、出力信号ＯＵＴのジッタ成分が大きくなるという問題が稀ながらも生じ得る。
そこで、以下では、上記の問題を解消すべく、本発明に係る信号伝達装置の第２実施形態を提案する。
［信号伝達装置の第２実施形態］
図３７は、本発明に係る信号伝達装置の第２実施形態を示す回路ブロック図である。本実施形態の信号伝達装置は、基本的に先出の第１実施形態と同様の構成であるが、トランス３１及び３２が近接して配置されている場合には、第１誘起信号Ｓ１ｂ及び第２誘起信号Ｓ２ｂの両方に同一のノイズが発生するであろうという想定の下、ロジック部１５、並びに、第３受信部２１及び第４受信部２２の内部構成に変更が加えられている。そこで、以下では、上記の変更部分について重点的な説明を行う。
ロジック部１５は、パルス生成部１５−５と、パルスカウンタ１５−６と、エッジ検出部１５−７と、パルス分配部１５−８と、を有している。
パルス生成部１５−５は、所定周波数のパルス信号ＳＢを生成し、これをパルスカウンタ１５−６とパルス分配部１５−８に各々出力する。なお、パルス生成部１５−５には、エッジ検出部１５−７からエッジ検出信号ＳＡが入力されており、このエッジ検出信号ＳＡがハイレベルとされたときにその駆動が開始される。また、パルス生成部１５−５には、パルスカウンタ１５−６からカウンタ出力信号ＳＣが入力されており、このカウンタ出力信号ＳＣがローレベルとされたときにその駆動が停止される。
パルスカウンタ１５−６は、パルス信号ＳＢのパルス数をカウントし、そのカウント値がＮに達するまでカウンタ出力信号ＳＣをハイレベルに維持し、そのカウント値がＮに達したときにカウンタ出力信号ＳＣをハイレベルからローレベルに変遷させる。なお、パルスカウンタ１５−６には、エッジ検出部１５−７からエッジ検出信号ＳＡが入力されており、このエッジ検出信号ＳＡがハイレベルとされたときに、そのカウント値がリセットされる。
エッジ検出部１５−７は、入力信号ＩＮのパルスエッジを検出したときに、エッジ検出信号ＳＡにパルスを発生させる。具体的に述べると、入力信号ＩＮがローレベルからハイレベルに立ち上げられたとき、逆に、ハイレベルからローレベルに立ち下げられたとき、いずれの場合においても、エッジ検出信号ＳＡは、それまでのローレベルから所定期間だけハイレベルに立ち上げられ、その後、再びローレベルに立ち下げられる。
パルス分配部１５−８は、入力信号ＩＮの論理レベルに応じて、パルス信号ＳＢを第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ｂのいずれか一方として分配する。具体的に述べると、入力信号ＩＮがハイレベルである場合、パルス分配部１５−８は、パルス信号ＳＢを第１トランス駆動信号Ｓ１ａとして出力し、第２トランス駆動信号Ｓ２ａをローレベルに維持する。逆に、入力信号ＩＮがローレベルである場合、パルス分配部１５−８は、パルス信号ＳＢを第２トランス駆動信号Ｓ２ａとして出力し、第１トランス駆動信号Ｓ１ａをローレベルに維持する。
図３８は、トランス駆動信号Ｓ１ａ及びＳ２ａの第１生成動作を示すタイミングチャートであり、上から順に、入力信号ＩＮ、エッジ検出信号ＳＡ、パルス信号ＳＢ、カウンタ出力信号ＳＣ、第１トランス駆動信号Ｓ１ａ、及び、第２トランス駆動信号Ｓ２ａが描写されている。
時刻ｔ２１において、入力信号ＩＮがローレベルからハイレベルに立ち上げられると、エッジ検出部１５７は、エッジ検出信号ＳＡをそれまでのローレベルからハイレベルに立ち上げ、その後、再びローレベルに立ち下げる。パルス生成部１５−５は、エッジ検出信号ＳＡがハイレベルとされたときにその駆動を開始し、時刻ｔ２１の時点から遅滞なくパルス信号ＳＢを出力し始める。パルスカウンタ１５−６は、エッジ検出信号ＳＡがハイレベルとされたときにそのカウント値がリセットされ、パルス信号ＳＢのパルス数を一から数え始める。また、パルスカウンタ１５−６のカウント値がリセットされたことに伴い、カウンタ出力信号ＳＣはローレベルからハイレベルに立ち上げられており、時刻ｔ２１以降、パルス信号ＳＢのパルス数がＮに達するまで、カウンタ出力信号ＳＣはハイレベルに維持される。パルス分配部１５−８は、時刻ｔ２１以降、入力信号ＩＮがハイレベルとされている間、パルス信号ＳＢを第１トランス駆動信号Ｓ１ａとして出力し、第２トランス駆動信号Ｓ２ａをローレベルに維持する。
時刻ｔ２２において、パルス信号ＳＢのパルス数がＮに達すると、パルスカウンタ１５−６は、カウンタ出力信号ＳＣをハイレベルからローレベルに立ち下げ、これを受けたパルス生成部１５−５は、その駆動を停止する。従って、時刻ｔ２２以降、入力信号ＩＮがローレベルに立ち下げられるまでの間、第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ａは、いずれもローレベルに維持された状態となる。
時刻ｔ２３において、入力信号ＩＮがハイレベルからローレベルに立ち下げられると、エッジ検出部１５−７は、エッジ検出信号ＳＡをそれまでのローレベルからハイレベルに立ち上げ、その後、再びローレベルに立ち下げる。パルス生成部１５−５は、エッジ検出信号ＳＡがハイレベルとされたときにその駆動を開始し、時刻ｔ２３の時点から遅滞なくパルス信号ＳＢを出力し始める。パルスカウンタ１５−６は、エッジ検出信号ＳＡがハイレベルとされたときにそのカウント値がリセットされ、パルス信号ＳＢのパルス数を一から数え始める。また、パルスカウンタ１５−６のカウント値がリセットされたことに伴い、カウンタ出力信号ＳＣはローレベルからハイレベルに立ち上げられており、時刻ｔ２３以降、パルス信号ＳＢのパルス数がＮに達するまで、カウンタ出力信号ＳＣはハイレベルに維持される。パルス分配部１５−８は、時刻ｔ２３以降、入力信号ＩＮがローレベルとされている間、パルス信号ＳＢを第２トランス駆動信号Ｓ２ａとして出力し、第１トランス駆動信号Ｓ１ａをローレベルに維持する。
時刻ｔ２４において、パルス信号ＳＢのパルス数がＮに達すると、パルスカウンタ１５−６は、カウンタ出力信号ＳＣをハイレベルからローレベルに立ち下げ、これを受けたパルス生成部１５−５はその駆動を停止する。従って、時刻ｔ２４以降、入力信号ＩＮがハイレベルに立ち上げられるまでの間、第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ａは、いずれもローレベルに維持された状態となる。
このように、第２実施形態の信号伝達装置においても、ロジック部１５は、入力信号ＩＮがローレベルからハイレベルに変遷するポジティブエッジに応じて第１トランス駆動信号Ｓ１ａにＮ発のパルスを連続的に発生させ、入力ＩＮ信号がハイレベルからローレベルに変遷するネガティブエッジに応じて第２トランス駆動信号Ｓ２ａにＮ発のパルスを連続的に発生させるトランス駆動信号生成部として機能する。この点については、先述の第１実施形態と同様である。
図３７に戻り、第３受信部２１及び第４受信部２２の内部構成についての説明を行う。
第３受信部２１は、第１コンパレータ２１−１と、第１カウンタ２１−３を有している。第１カウンタ２１−３は、第１比較信号Ｓ１ｃに発生されたパルス数をカウントして、そのカウント値がＮに達したときに第１検出信号Ｓ１ｄにパルスを発生させる回路ブロックである。また、第１カウンタ２１−３は、第２比較信号Ｓ２ｃに発生されたパルスによってカウント値がリセットされる構成とされている。この作用効果については、後ほど説明する。
第４受信部２２は、第２コンパレータ２２−１と、第２カウンタ２２−３を有している。第２カウンタ２２−３は、第２比較信号Ｓ２ｃに発生されたパルス数をカウントして、そのカウント値がＮに達したときに第２検出信号Ｓ２ｄにパルスを発生させる回路ブロックである。また、第２カウンタ２２−３は、第１比較信号Ｓ１ｃに発生されたパルスによってカウント値がリセットされる構成とされている。この作用効果については、後ほど説明する。
このように、第２実施形態では、第１実施形態で挙げられた第１パルス検出部２１−２及び第２パルス検出部２２−２に各々相当する回路ブロックとして、それぞれ、第１カウンタ２１−３及び第２カウンタ２２−３が用いられている。
図３９は、第２実施形態の信号伝達装置で実現されるノイズキャンセル動作の一例を示すタイミングチャートであり、上から順番に、入力信号ＩＮ、第１トランス駆動信号Ｓ１ａ、第１誘起信号Ｓ１ｂ、第１比較信号Ｓ１ｃ、第２トランス駆動信号Ｓ２ａ、第２誘起信号Ｓ２ｂ、第２比較信号Ｓ２ｃ、第１検出信号Ｓ１ｄ、第２検出信号Ｓ２ｄ、及び、出力信号ＯＵＴが描写されている。
時刻ｔ３１において、入力信号ＩＮがローレベルからハイレベルに立ち上げられると、ロジック部１５は、先出の図３８で示した信号生成動作により、第１トランス駆動信号Ｓ１ａのパルス駆動を開始する。これに伴い、第１トランス３１の二次側巻線には、第１トランス駆動信号Ｓ１ａに応じた第１誘起信号Ｓ１ｂが発生し、第１コンパレータ２１−１から出力される第１比較信号Ｓ１ｃには、第１トランス駆動信号Ｓ１ａと同数のパルスが発生する。なお、第１カウンタ２１−３は、時刻ｔ３１以降、第１比較信号Ｓ１ｃのパルス数がＮに達するまで、第１検出信号Ｓ１ｄをローレベルに維持する。また、時刻ｔ３１において、第１比較信号Ｓ１ｃに発生した１発目のパルスにより、第２カウンタ２２−３のカウント値がリセットされるので、第２検出信号Ｓ２ｄはハイレベルからローレベルに立ち下げられる。時刻ｔ３１以降についても、第１比較信号Ｓ１ｃにパルスが発生する毎に、第２カウンタ２２−３のカウント値が逐一リセットされ、第２検出信号Ｓ２ｄがローレベルに維持される。
時刻ｔ３２において、第１トランス駆動信号Ｓ１ａにＮ発目のパルスが発生され、第１比較信号Ｓ１ｃのパルス数がＮに達すると、第１カウンタ２１−３は、第１検出信号Ｓ１ｄをローレベルからハイレベルに立ち上げる。ＳＲフリップフロップＦＦは、このポジティブエッジに応じて出力信号ＯＵＴをローレベルからハイレベルに立ち上げる。
時刻ｔ３３において、入力信号ＩＮがハイレベルからローレベルに立ち下げられると、ロジック部１５は、先出の図３８で示した信号生成動作により、第２トランス駆動信号Ｓ２ａのパルス駆動を開始する。これに伴い、第２トランス３２の二次側巻線には、第２トランス駆動信号Ｓ２ａに応じた第２誘起信号Ｓ２ｂが発生し、第２コンパレータ２２−１から出力される第２比較信号Ｓ２ｃには、第２トランス駆動信号Ｓ２ａと同数のパルスが発生する。なお、第２カウンタ２２−３は、時刻ｔ３３以降、第２比較信号Ｓ２ｃのパルス数がＮに達するまで、第２検出信号Ｓ２ｄをローレベルに維持する。また、時刻ｔ３３において、第２比較信号Ｓ２ｃに発生した１発目のパルスにより、第１カウンタ２１−３のカウント値がリセットされるので、第１検出信号Ｓ１ｄはハイレベルからローレベルに立ち下げられる。時刻ｔ３３以降についても、第２比較信号Ｓ２ｃにパルスが発生する毎に、第１カウンタ２１−３のカウント値が逐一リセットされ、第１検出信号Ｓ１ｄがローレベルに維持される。
時刻ｔ３４において、第２トランス駆動信号Ｓ２ａにＮ発目のパルスが発生され、第２比較信号Ｓ２ｃのパルス数がＮに達すると、第２カウンタ２２−３は、第２検出信号Ｓ２ｄをローレベルからハイレベルに立ち上げる。ＳＲフリップフロップＦＦは、このポジティブエッジに応じて出力信号ＯＵＴをハイレベルからローレベルに立ち下げる。
時刻ｔ３５において、入力信号ＩＮがローレベルに維持されている状態で、第１誘起信号Ｓ１ｂ及び第２誘起信号Ｓ２ｂの両方に同一のノイズが重畳し、第１比較信号Ｓ１ｃ及び第２比較信号Ｓ２ｃの両方に誤パルスが発生した場合を考える。このような場合でも、第１カウンタ２１−３及び第２カウンタ２２−３は、それぞれ、第１比較信号Ｓ１ｃ及び第２比較信号Ｓ２ｃのパルス数がＮに達しない限り、第１検出信号Ｓ１ｄ及び第２検出信号Ｓ２ｄをローレベルに維持するため、出力信号ＯＵＴが意図しない論理レベルに変遷することはない。
また、第１カウンタ２１−３のカウント値は、第２比較信号Ｓ２ｃに発生した誤パルスによってリセットされ、第２カウンタ２２−３のカウント値は、第１比較信号Ｓ１ｃに発生した誤パルスによってリセットされる。従って、時刻ｔ３６において、入力信号ＩＮがローレベルからハイレベルに立ち上げられた際、仮にその直前でトランスにノイズが重畳した場合（すなわち、時刻ｔ３５と時刻ｔ３６が時間的に近接している場合）であっても、第１カウンタ２１−３では、上記ノイズに起因して発生する誤パルスをカウント値に含めることなく、正常な信号伝達動作に伴って第１比較信号Ｓ１ｃに発生する正当パルスの数のみを一から数え始めることができるので、Ｎ発目のパルスが検出されるタイミングにバラツキを生じることなく、出力信号ＯＵＴのジッタ特性を良好に維持することが可能となる。
なお、図３９では、入力信号ＩＮがローレベルに維持されている状態でノイズが重畳した場合を例に挙げて説明を行ったが、これとは逆に、入力信号ＩＮがハイレベルに維持されている状態（例えば時刻ｔ３２と時刻ｔ３３との間）でノイズが重畳した場合については、第２カウンタ２２−３のカウント値が第１比較信号Ｓ１ｃに発生した誤パルスによってリセットされていることが奏功し、時刻ｔ３３において、入力信号ＩＮがハイレベルからローレベルに立ち下げられた際には、第２カウンタ２２−３において、上記ノイズに起因して発生する誤パルスをカウント値に含めることなく、正常な信号伝達動作に伴って第２比較信号Ｓ２ｃに発生する正当パルスの数のみを一から数え始めることが可能となる。
このように、第２実施形態の信号伝達装置では、第１カウンタ２１−３のカウンタ値が第２比較信号Ｓ２ｃに発生されたパルスによってリセットされ、第２カウンタ２２−３のカウンタ値が第１比較信号Ｓ１ｃに発生されたパルスによってリセットされるので、第１コンパレータ２１−１のみで第１誘起信号Ｓ１ｂがＮ回連続して検出されるか、或いは、第２コンパレータ２２−１のみで第２誘起信号Ｓ２ｂがＮ回連続して検出されない限り、第１検出信号Ｓ１ｄ及び第２検出信号Ｓ２ｄにパルスが発生されることはなく、延いては、出力信号ＯＵＴの論理レベルが変遷されることもない。
すなわち、第２実施形態の信号伝達装置であれば、一方のトランスのみにＮ回連続で生成されるパルスを正常な信号伝達動作に伴って発生する正当パルス、両方のトランスに同時に生成されるパルスをノイズに起因して発生する誤パルスとして区別することができるので、誤パルスのカウント値を正当パルスのカウント値に含めずに済む。
従って、第２実施形態の信号伝達装置であれば、先述の第１実施形態と同様の作用効果を享受し得るだけでなく、入力信号ＩＮの論理レベルに変遷が生じてから出力信号ＯＵＴの論理レベルに変遷が生じるまでの所要時間を一定に保ち、出力信号ＯＵＴのジッタ特性を良好に維持することが可能となる。
なお、上記の第１実施形態及び第２実施形態では、いずれも、一次側回路で生成されるトランス駆動信号にＮ発のパルスを連続的に生じさせ、二次側回路で生成される比較信号にＮ発のパルスが連続的に生じたときだけ出力信号ＯＵＴの論理レベルを変遷させる構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、一次側回路で生成されるトランス駆動信号については、（Ｎ＋ａ）発（ただしＮ≧２、ａ≧０）のパルスを連続的に生じさせる構成としても構わない。このような構成とすることにより、二次側回路でのパルス検出動作に冗長性を持たせることができるので（ａ＝０では冗長性なし）、信号伝達動作の安定性を高めることが可能となる。
ただし、第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ａの生成動作として、先出の図３８で示した第１生成動作を採用した場合、入力信号ＩＮの論理レベルが変遷するタイミングによっては、出力信号ＯＵＴのジッタ成分が増大する懸念がある。この懸念について、図４０Ａ及び図４０Ｂを比較参照しながら説明する。
図４０Ａ及び図４０Ｂは、いずれも、出力ジッタの発生理由を説明するためのタイミングチャートであり、上から順に、入力信号ＩＮ、エッジ検出信号ＳＡ、パルス信号ＳＢ、カウンタ出力信号ＳＣ、第１トランス駆動信号Ｓ１ａ、第１誘起信号Ｓ１ｂ、第１比較信号Ｓ１ｃ、第２トランス駆動信号Ｓ２ａ、第２誘起信号Ｓ２ｂ、第２比較信号Ｓ２ｃ、第１検出信号Ｓ１ｄ、第２検出信号Ｓ２ｄ、及び、出力信号ＯＵＴが描写されている。
まず、図４０Ａを参照しながら、入力信号ＩＮの論理レベルが変遷する直前のタイミングで、第１トランス駆動信号Ｓ１ａに（Ｎ＋ｂ）発目（ただし０≦ｂ≦ａ）のパルスが発生されている場合について説明する。
時刻ｔ４１において、入力信号ＩＮがローレベルからハイレベルに立ち上げられると、エッジ検出部１５−７は、エッジ検出信号ＳＡをそれまでのローレベルからハイレベルに立ち上げ、その後、再びローレベルに立ち下げる。パルス生成部１５−５は、エッジ検出信号ＳＡがハイレベルとされたときにその駆動を開始し、時刻ｔ４１の時点から遅滞なくパルス信号ＳＢを出力し始める。パルスカウンタ１５−６は、エッジ検出信号ＳＡがハイレベルとされたときにそのカウント値がリセットされ、パルス信号ＳＢのパルス数を一から数え始める。また、パルスカウンタ１５−６のカウント値がリセットされたことに伴い、カウンタ出力信号ＳＣはローレベルからハイレベルに立ち上げられており、時刻ｔ４１以降、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達するまで、カウンタ出力信号ＳＣはハイレベルに維持される。パルス分配部１５−８は、時刻ｔ４１以降、入力信号ＩＮがハイレベルとされている間、パルス信号ＳＢを第１トランス駆動信号Ｓ１ａとして出力し、第２トランス駆動信号Ｓ２ａをローレベルに維持する。
上記の信号生成動作により、時刻ｔ４１において、ロジック部１５は第１トランス駆動信号Ｓ１ａのパルス駆動を開始する。これに伴い、第１トランス３１の二次側巻線には、第１トランス駆動信号Ｓ１ａに応じた第１誘起信号Ｓ１ｂが発生し、第１コンパレータ２１−１から出力される第１比較信号Ｓ１ｃには、第１トランス駆動信号Ｓ１ａと同数のパルスが発生する。なお、第１カウンタ２１−３は、時刻ｔ４１以降、第１比較信号Ｓ１ｃのパルス数がＮに達するまで、第１検出信号Ｓ１ｄをローレベルに維持する。また、時刻ｔ４１において、第１比較信号Ｓ１ｃに発生した１発目のパルスにより、第２カウンタ２２−３のカウント値がリセットされるので、第２検出信号Ｓ２ｄはハイレベルからローレベルに立ち下げられる。時刻ｔ４１以降についても、第１比較信号Ｓ１ｃにパルスが発生する毎に、第２カウンタ２２−３のカウント値が逐一リセットされ、第２検出信号Ｓ２ｄがローレベルに維持される。
時刻ｔ４２において、第１トランス駆動信号Ｓ１ａにＮ発目のパルスが発生され、第１比較信号Ｓ１ｃのパルス数がＮに達すると、第１カウンタ２１−３は、第１検出信号Ｓ１ｄをローレベルからハイレベルに立ち上げる。ＳＲフリップフロップＦＦは、このポジティブエッジに応じて出力信号ＯＵＴをローレベルからハイレベルに立ち上げる。
一方、パルスカウンタ１５−６は、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達するまでカウンタ出力信号ＳＣをハイレベルに維持する。従って、パルス生成部１５−５におけるパルス信号ＳＢ（延いては第１トランス駆動信号Ｓ１ａ）の生成が継続される。
その後、時刻ｔ４３において、入力信号ＩＮがハイレベルからローレベルに立ち下げられると、エッジ検出部１５−７は、エッジ検出信号ＳＡをそれまでのローレベルからハイレベルに立ち上げ、その後、再びローレベルに立ち下げる。パルス生成部１５−５は、エッジ検出信号ＳＡがハイレベルとされた時点で（Ｎ＋ｂ）発目以降のパルス生成を中断し、新たに１発目からパルス生成を開始する。パルスカウンタ１５−６は、エッジ検出信号ＳＡがハイレベルとされたときにそのカウント値がリセットされ、パルス信号ＳＢのパルス数を一から数え始める。また、パルスカウンタ１５−６のカウント値がリセットされたことに伴い、時刻ｔ４３以降、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達するまで、カウンタ出力信号ＳＣはハイレベルに維持される。パルス分配部１５−８は、時刻ｔ４３以降、入力信号ＩＮがローレベルとされている間、パルス信号ＳＢを第２トランス駆動信号Ｓ２ａとして出力し、第１トランス駆動信号Ｓ１ａをローレベルに維持する。
上記の信号生成動作により、時刻ｔ４３において、ロジック部１５は第２トランス駆動信号Ｓ２ａのパルス駆動を開始する。これに伴い、第２トランス３２の二次側巻線には、第２トランス駆動信号Ｓ２ａに応じた第２誘起信号Ｓ２ｂが発生し、第２コンパレータ２２−１から出力される第２比較信号Ｓ２ｃには、第２トランス駆動信号Ｓ２ａと同数のパルスが発生する。なお、第２カウンタ２２−３は、時刻ｔ４３以降、第２比較信号Ｓ２ｃのパルス数がＮに達するまで、第２検出信号Ｓ２ｄをローレベルに維持する。また、時刻ｔ４３において、第２比較信号Ｓ２ｃに発生した１発目のパルスにより、第１カウンタ２１−３のカウント値がリセットされるので、第１検出信号Ｓ１ｄはハイレベルからローレベルに立ち下げられる。時刻ｔ４３以降についても、第２比較信号Ｓ２ｃにパルスが発生する毎に、第１カウンタ２１−３のカウント値が逐一リセットされ、第１検出信号Ｓ１ｄがローレベルに維持される。
ここで問題となるのは、入力信号ＩＮがハイレベルからローレベルに立ち下げられる直前のタイミングで、第１トランス駆動信号Ｓ１ａに（Ｎ＋ｂ）発目のパルスが発生されている点である。この場合、第１トランス駆動信号Ｓ１ａに発生された（Ｎ＋ｂ）発目のパルスに応じて第１比較信号Ｓ１ｃにも（Ｎ＋ｂ）発目のパルスが発生され、このパルスによって第２カウンタ２２−３のカウント値をリセットする形となるが、第１コンパレータ２１−１の応答能力によっては、第１誘起信号Ｓ１ｂに現れるパルスが消滅した後も、しばらくの間、第１比較信号Ｓ１ｃがハイレベルに維持されることがある。
上記の現象により、時刻ｔ４３以降も第１比較信号Ｓ１ｃがハイレベルに維持されていた場合、第２カウンタ２２−３のリセット状態が解消されないため、第２カウンタ２２−３では、時刻ｔ４３以降、第２比較信号Ｓ２ｃに発生される１発目のパルスをカウントすることができなくなる。
その結果、時刻ｔ４４において、第２トランス駆動信号Ｓ２ａにＮ発目のパルスが発生され、これに応じたパルスが第２比較信号Ｓ２ｃに生じても、第２カウンタ２２−３のカウント値は（Ｎ−１）となるため、第２検出信号Ｓ２ｄがローレベルに維持されてしまい、ＳＲフリップフロップＦＦで生成される出力信号ＯＵＴは、ハイレベルのままとなる。
時刻ｔ４５において、第２トランス駆動信号Ｓ２ａに（Ｎ＋１）発目のパルスが発生され、これに応じたパルスが第２比較信号Ｓ２ｃに生じると、第２カウンタ２２−３のカウント値がＮとなり、第２検出信号Ｓ２ｄがローレベルからハイレベルに立ち上げられる。従って、ＳＲフリップフロップＦＦでは、このポジティブエッジに応じて出力信号ＯＵＴがハイレベルからローレベルに立ち下げられる。
その後、時刻ｔ４６において、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達すると、パルスカウンタ１５−６は、カウンタ出力信号ＳＣをハイレベルからローレベルに立ち下げ、これを受けたパルス生成部１５−５は、その駆動を停止する。従って、時刻ｔ４６以降、入力信号ＩＮがハイレベルに立ち上げられるまでの間、第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ａは、いずれもローレベルに維持された状態となる。
このように、図４０Ａの場合、実質的には、第２比較信号Ｓ２ｃに（Ｎ＋１）発目のパルスが発生されるまで、出力信号ＯＵＴをハイレベルからローレベルに立ち下げることができない状態となる。
次に、図４０Ｂを参照しながら、入力信号ＩＮの論理レベルが変遷する直前のタイミングで、第１トランス駆動信号Ｓ１ａに（Ｎ＋ｂ）発目のパルスが発生されていない場合について説明する。
この場合でも、第１トランス駆動信号Ｓ１ａに発生された（Ｎ＋ｂ）発目のパルスに応じて第１比較信号Ｓ１ｃに（Ｎ＋ｂ）発目のパルスが発生され、このパルスによって第２カウンタ２２−３のカウント値をリセットする形となる点については、図４０Ａと同様である。また、第１コンパレータ２１−１の応答能力によっては、第１誘起信号Ｓ１ｂに現れるパルスが消滅した後も、しばらくの間、第１比較信号Ｓ１ｃがハイレベルに維持されることがある点についても、図４０Ａと同様である。
図４０Ａと異なるのは、第１比較信号Ｓ１ｃが時刻ｔ４３よりも前にローレベルに戻っており、第２カウンタ２２−３のリセット状態が解消されている点である。このような状態で入力信号ＩＮがハイレベルからローレベルに立ち下げられた場合、第２カウンタ２２−３では、時刻ｔ４３以降、第２比較信号Ｓ２ｃに発生される１発目のパルスを適切にカウントすることが可能となる。
その結果、時刻ｔ４４において、第２トランス駆動信号Ｓ２ａにＮ発目のパルスが発生され、これに応じたパルスが第２比較信号Ｓ２ｃに生じた時点で、第２カウンタ２２−３のカウント値がＮとなり、第２検出信号Ｓ２ｄがローレベルからハイレベルに立ち上げられる。従って、ＳＲフリップフロップＦＦでは、このポジティブエッジに応じて出力信号ＯＵＴがハイレベルからローレベルに立ち下げられる。
その後、時刻ｔ４６において、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達すると、パルスカウンタ１５−６は、カウンタ出力信号ＳＣをハイレベルからローレベルに立ち下げ、これを受けたパルス生成部１５−５は、その駆動を停止する。従って、時刻ｔ４６以降、入力信号ＩＮがハイレベルに立ち上げられるまでの間、第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ａは、いずれもローレベルに維持された状態となる。
このように、図４０Ｂの場合、第２比較信号Ｓ２ｃにＮ発目のパルスが発生された時点で、出力信号ＯＵＴをハイレベルからローレベルに立ち下げることが可能となる。
なお、上記では、出力信号ＯＵＴをハイレベルからローレベルに立ち下げる場合を例に挙げて説明を行ったが、これとは逆に、出力信号ＯＵＴをローレベルからハイレベルに立ち上げる場合についても、同様であることは言うまでもない。
図４０Ａ及び図４０Ｂを比較参照することで分かるように、先出の図３８で示した第１生成動作を採用した場合、入力信号ＩＮの論理レベルが変遷するタイミングによっては、出力信号ＯＵＴの論理レベルを変遷させるタイミングがずれてしまい、出力信号ＯＵＴのジッタ成分が増大する懸念がある。
このような不具合を解消するためには、第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ａの生成動作として、図３８で示した第１生成動作ではなく、図４１で示した第２生成動作を採用することが望ましい。
図４１は、第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ａの第２生成動作を示すタイミングチャートであり、上から順に、入力信号ＩＮ、エッジ検出信号ＳＡ、パルス信号ＳＢ、カウンタ出力信号ＳＣ、第１トランス駆動信号Ｓ１ａ、及び、第２トランス駆動信号Ｓ２ａが描写されている。
時刻ｔ５１において、入力信号ＩＮがローレベルからハイレベルに立ち上げられると、エッジ検出部１５−７は、エッジ検出信号ＳＡをローレベルからハイレベルに立ち上げる。パルス生成部１５−５は、エッジ検出信号ＳＡがハイレベルとされたときにその駆動を開始するが、時刻ｔ５１の時点でパルス信号ＳＢを出力し始めるのではなく、所定時間Ｔｗａｉｔが経過するまでの間（ここでは、エッジ検出信号ＳＡがハイレベルに維持されている間）パルス信号ＳＢを生成しない。パルスカウンタ１５−６は、エッジ検出信号ＳＡがハイレベルとされたときにそのカウント値がリセットされ、パルス信号ＳＢのパルス数を一から数え始める。また、パルスカウンタ１５−６のカウント値がリセットされたことに伴い、カウンタ出力信号ＳＣはローレベルからハイレベルに立ち上げられており、時刻ｔ５１以降、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達するまで、カウンタ出力信号ＳＣはハイレベルに維持される。パルス分配部１５−８は、時刻ｔ５１以降、入力信号ＩＮがハイレベルとされている間、パルス信号ＳＢを第１トランス駆動信号Ｓ１ａとして出力し、第２トランス駆動信号Ｓ２ａをローレベルに維持する。
時刻ｔ５２において、時刻ｔ５１から所定時間Ｔｗａｉｔが経過すると、エッジ検出部１５−７は、エッジ検出信号ＳＡをハイレベルから再びローレベルに立ち下げる。パルス生成部１５−５は、エッジ検出信号ＳＡがローレベルとされた時点で遅滞なくパルス信号ＳＢを出力し始める。
時刻ｔ５３において、パルス信号ＳＢのパルス数がＮに達しても、パルスカウンタ１５−６は、カウンタ出力信号ＳＣをハイレベルに維持する。従って、パルス生成部１５−５におけるパルス信号ＳＢの生成は継続される。
時刻ｔ５４において、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達すると、パルスカウンタ１５−６は、カウンタ出力信号ＳＣをハイレベルからローレベルに立ち下げ、これを受けたパルス生成部１５−５はその駆動を停止する。従って、時刻ｔ５４以降、入力信号ＩＮがローレベルに立ち下げられるまでの間、第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ａは、いずれもローレベルに維持された状態となる。
時刻ｔ５５において、入力信号ＩＮがハイレベルからローレベルに立ち下げられると、エッジ検出部１５−７は、エッジ検出信号ＳＡをローレベルからハイレベルに立ち上げる。パルス生成部１５−５は、エッジ検出信号ＳＡがハイレベルとされたときにその駆動を開始するが、時刻ｔ５５の時点でパルス信号ＳＢを出力し始めるのではなく、所定時間Ｔｗａｉｔが経過するまでの間（ここでは、エッジ検出信号ＳＡがハイレベルに維持されている間）パルス信号ＳＢを生成しない。パルスカウンタ１５−６は、エッジ検出信号ＳＡがハイレベルとされたときにそのカウント値がリセットされ、パルス信号ＳＢのパルス数を一から数え始める。また、パルスカウンタ１５−６のカウント値がリセットされたことに伴い、カウンタ出力信号ＳＣはローレベルからハイレベルに立ち上げられており、時刻ｔ５５以降、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達するまで、カウンタ出力信号ＳＣはハイレベルに維持される。パルス分配部１５−８は、時刻ｔ５５以降、入力信号ＩＮがローレベルとされている間、パルス信号ＳＢを第２トランス駆動信号Ｓ２ａとして出力し、第１トランス駆動信号Ｓ１ａをローレベルに維持する。
時刻ｔ５６において、時刻ｔ５５から所定時間Ｔｗａｉｔが経過すると、エッジ検出部１５−７は、エッジ検出信号ＳＡをハイレベルから再びローレベルに立ち下げる。パルス生成部１５−５は、エッジ検出信号ＳＡがローレベルとされた時点で遅滞なくパルス信号ＳＢを出力し始める。
時刻ｔ５７において、パルス信号ＳＢのパルス数がＮに達しても、パルスカウンタ１５−６は、カウンタ出力信号ＳＣをハイレベルに維持する。従って、パルス生成部１５−５におけるパルス信号ＳＢの生成は継続される。
時刻ｔ５８において、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達すると、パルスカウンタ１５−６は、カウンタ出力信号ＳＣをハイレベルからローレベルに立ち下げ、これを受けたパルス生成部１５−５はその駆動を停止する。従って、時刻ｔ５８以降、入力信号ＩＮがハイレベルに立ち上げられるまでの間、第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ａは、いずれもローレベルに維持された状態となる。
次に、第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ａの生成動作として図４１で示した第２生成動作を採用したことにより、出力信号ＯＵＴのジッタ成分を低減することが可能な理由について、図４２Ａ及び図４２Ｂを比較参照しながら説明する。
図４２Ａ及び図４２Ｂは、いずれも、出力ジッタの解消理由を説明するためのタイミングチャートであり、上から順に、入力信号ＩＮ、エッジ検出信号ＳＡ、パルス信号ＳＢ、カウンタ出力信号ＳＣ、第１トランス駆動信号Ｓ１ａ、第１誘起信号Ｓ１ｂ、第１比較信号Ｓ１ｃ、第２トランス駆動信号Ｓ２ａ、第２誘起信号Ｓ２ｂ、第２比較信号Ｓ２ｃ、第１検出信号Ｓ１ｄ、第２検出信号Ｓ２ｄ、及び、出力信号ＯＵＴが描写されている。
まず、図４２Ａを参照しながら、入力信号ＩＮの論理レベルが変遷する直前のタイミングで、第１トランス駆動信号Ｓ１ａに（Ｎ＋ｂ）発目のパルスが発生されている場合について説明する。
時刻ｔ６１において、入力信号ＩＮがローレベルからハイレベルに立ち上げられると、エッジ検出部１５−７は、エッジ検出信号ＳＡをローレベルからハイレベルに立ち上げる。パルス生成部１５−５は、エッジ検出信号ＳＡがハイレベルとされたときにその駆動を開始するが、時刻ｔ６１の時点でパルス信号ＳＢを出力し始めるのではなく、所定時間Ｔｗａｉｔが経過するまでの間（ここでは、エッジ検出信号ＳＡがハイレベルに維持されている間）パルス信号ＳＢを生成しない。パルスカウンタ１５−６は、エッジ検出信号ＳＡがハイレベルとされたときにそのカウント値がリセットされ、パルス信号ＳＢのパルス数を一から数え始める。また、パルスカウンタ１５−６のカウント値がリセットされたことに伴い、カウンタ出力信号ＳＣはローレベルからハイレベルに立ち上げられており、時刻ｔ６１以降、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達するまで、カウンタ出力信号ＳＣはハイレベルに維持される。パルス分配部１５−８は、時刻ｔ６１以降、入力信号ＩＮがハイレベルとされている間、パルス信号ＳＢを第１トランス駆動信号Ｓ１ａとして出力し、第２トランス駆動信号Ｓ２ａをローレベルに維持する。
上記の信号生成動作により、時刻ｔ６２において、ロジック部１５は第１トランス駆動信号Ｓ１ａのパルス駆動を開始する。これに伴い、第１トランス３１の二次側巻線には、第１トランス駆動信号Ｓ１ａに応じた第１誘起信号Ｓ１ｂが発生し、第１コンパレータ２１−１から出力される第１比較信号Ｓ１ｃには、第１トランス駆動信号Ｓ１ａと同数のパルスが発生する。なお、第１カウンタ２１−３は、時刻ｔ６２以降、第１比較信号Ｓ１ｃのパルス数がＮに達するまで、第１検出信号Ｓ１ｄをローレベルに維持する。また、時刻ｔ６２において、第１比較信号Ｓ１ｃに発生した１発目のパルスにより、第２カウンタ２２３のカウント値がリセットされるので、第２検出信号Ｓ２ｄはハイレベルからローレベルに立ち下げられる。時刻ｔ６２以降についても、第１比較信号Ｓ１ｃにパルスが発生する毎に、第２カウンタ２２−３のカウント値が逐一リセットされ、第２検出信号Ｓ２ｄがローレベルに維持される。
時刻ｔ６３において、第１トランス駆動信号Ｓ１ａにＮ発目のパルスが発生され、第１比較信号Ｓ１ｃのパルス数がＮに達すると、第１カウンタ２１−３は、第１検出信号Ｓ１ｄをローレベルからハイレベルに立ち上げる。ＳＲフリップフロップＦＦは、このポジティブエッジに応じて出力信号ＯＵＴをローレベルからハイレベルに立ち上げる。
一方、パルスカウンタ１５−６は、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達するまでカウンタ出力信号ＳＣをハイレベルに維持する。従って、パルス生成部１５−５におけるパルス信号ＳＢ（延いては第１トランス駆動信号Ｓ１ａ）の生成が継続される。
その後、時刻ｔ６４において、入力信号ＩＮがハイレベルからローレベルに立ち下げられると、エッジ検出部１５−７は、エッジ検出信号ＳＡをそれまでのローレベルからハイレベルに立ち上げる。パルス生成部１５−５は、エッジ検出信号ＳＡがハイレベルとされた時点で（Ｎ＋ｂ）発目以降のパルス生成を中断するが、時刻ｔ６４の時点で新たなパルス信号ＳＢの出力を開始するのではなく、所定時間Ｔｗａｉｔが経過するまでの間（ここではエッジ検出信号ＳＡがハイレベルに維持されている間）パルス信号ＳＢの生成を行わず、時刻ｔ６５から改めてパルス信号ＳＢの生成を開始する。パルスカウンタ１５−６は、エッジ検出信号ＳＡがハイレベルとされたときにそのカウント値がリセットされ、パルス信号ＳＢのパルス数を一から数え始める。また、パルスカウンタ１５−６のカウント値がリセットされたことに伴い、時刻ｔ６４以降、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達するまで、カウンタ出力信号ＳＣはハイレベルに維持される。パルス分配部１５−８は、時刻ｔ６４以降、入力信号ＩＮがローレベルとされている間、パルス信号ＳＢを第２トランス駆動信号Ｓ２ａとして出力し、第１トランス駆動信号Ｓ１ａをローレベルに維持する。
上記の信号生成動作により、時刻ｔ６５において、ロジック部１５は第２トランス駆動信号Ｓ２ａのパルス駆動を開始する。これに伴い、第２トランス３２の二次側巻線には、第２トランス駆動信号Ｓ２ａに応じた第２誘起信号Ｓ２ｂが発生し、第２コンパレータ２２−１から出力される第２比較信号Ｓ２ｃには、第２トランス駆動信号Ｓ２ａと同数のパルスが発生する。なお、第２カウンタ２２−３は、時刻ｔ６５以降、第２比較信号Ｓ２ｃのパルス数がＮに達するまで、第２検出信号Ｓ２ｄをローレベルに維持する。また、時刻ｔ６５において、第２比較信号Ｓ２ｃに発生した１発目のパルスにより、第１カウンタ２１−３のカウント値がリセットされるので、第１検出信号Ｓ１ｄはハイレベルからローレベルに立ち下げられる。時刻ｔ６５以降についても、第２比較信号Ｓ２ｃにパルスが発生する毎に、第１カウンタ２１−３のカウント値が逐一リセットされ、第１検出信号Ｓ１ｄがローレベルに維持される。
ここで、第１トランス駆動信号Ｓ１ａに発生された（Ｎ＋ｂ）発目のパルスに応じて第１比較信号Ｓ１ｃに（Ｎ＋ｂ）発目のパルスが発生され、このパルスによって第２カウンタ２２−３のカウント値をリセットする形となる点については、図４０Ａと同様である。また、第１コンパレータ２１−１の応答能力によっては、第１誘起信号Ｓ１ｂに現れるパルスが消滅した後も、しばらくの間、第１比較信号Ｓ１ｃがハイレベルに維持されることがある点についても、図４０Ａと同様である。
図４０Ａと異なるのは、第１比較信号Ｓ１ｃがハイレベルに維持されている間、第２トランス駆動信号Ｓ２ａにパルスが発生されず、第１比較信号Ｓ１ｃがローレベルに戻り、第２カウンタ２２−３のリセット状態が解消されてから、第２トランス駆動信号Ｓ２ａにパルスが発生され始める点である。
このような信号生成動作を採用することにより、入力信号ＩＮの論理レベルが変遷する直前のタイミングで、第１トランス駆動信号Ｓ１ａに（Ｎ＋ｂ）発目のパルスが発生された場合であっても、第２カウンタ２２−３では、時刻ｔ６５以降、第２比較信号Ｓ２ｃに発生される１発目のパルスを適切にカウントすることが可能となる。
その結果、時刻ｔ６６において、第２トランス駆動信号Ｓ２ａにＮ発目のパルスが発生され、これに応じたパルスが第２比較信号Ｓ２ｃに生じた時点で、第２カウンタ２２−３のカウント値がＮとなり、第２検出信号Ｓ２ｄがローレベルからハイレベルに立ち上げられる。従って、ＳＲフリップフロップＦＦでは、このポジティブエッジに応じて出力信号ＯＵＴがハイレベルからローレベルに立ち下げられる。
その後、時刻ｔ６７において、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達すると、パルスカウンタ１５−６は、カウンタ出力信号ＳＣをハイレベルからローレベルに立ち下げ、これを受けたパルス生成部１５−５は、その駆動を停止する。従って、時刻ｔ６７以降、入力信号ＩＮがハイレベルに立ち上げられるまでの間、第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ａは、いずれもローレベルに維持された状態となる。
このように、図４２Ａの場合、第２比較信号Ｓ２ｃにＮ発目のパルスが発生された時点で、出力信号ＯＵＴをハイレベルからローレベルに立ち下げることが可能となる。
次に、図４２Ｂを参照しながら、入力信号ＩＮの論理レベルが変遷する直前のタイミングで、第１トランス駆動信号Ｓ１ａに（Ｎ＋ｂ）発目のパルスが発生されていない場合について説明する。
図４２Ａと異なるのは、第１比較信号Ｓ１ｃが時刻ｔ６４よりも前にローレベルに戻っており、所定時間Ｔｗａｉｔの経過を待たずして、第２カウンタ２２−３のリセット状態が解消されている点である。このような状態で入力信号ＩＮがハイレベルからローレベルに立ち下げられた場合、第２カウンタ２２−３では、時刻ｔ６４以降、第２比較信号Ｓ２ｃに発生される１発目のパルスを適切にカウントすることが可能となる。ただし、先にも述べたように、第２トランス駆動信号Ｓ２ａのパルス駆動が実際に開始されるタイミングは、図４２Ａと同様、所定時間Ｔｗａｉｔが経過された時刻ｔ６５となる。
その結果、時刻ｔ６６において、第２トランス駆動信号Ｓ２ａにＮ発目のパルスが発生され、これに応じたパルスが第２比較信号Ｓ２ｃに生じた時点で、第２カウンタ２２−３のカウント値がＮとなり、第２検出信号Ｓ２ｄがローレベルからハイレベルに立ち上げられる。従って、ＳＲフリップフロップＦＦでは、このポジティブエッジに応じて出力信号ＯＵＴがハイレベルからローレベルに立ち下げられる。
その後、時刻ｔ６７において、パルス信号ＳＢのパルス数が（Ｎ＋ａ）に達すると、パルスカウンタ１５−６は、カウンタ出力信号ＳＣをハイレベルからローレベルに立ち下げ、これを受けたパルス生成部１５−５は、その駆動を停止する。従って、時刻ｔ６７以降、入力信号ＩＮがハイレベルに立ち上げられるまでの間、第１トランス駆動信号Ｓ１ａ及び第２トランス駆動信号Ｓ２ａは、いずれもローレベルに維持された状態となる。
このように、図４２Ｂの場合でも、図４２Ａと同様、第２比較信号Ｓ２ｃにＮ発目のパルスが発生された時点で、出力信号ＯＵＴをハイレベルからローレベルに立ち下げることが可能となる。
なお、上記では、出力信号ＯＵＴをハイレベルからローレベルに立ち下げる場合を例に挙げて説明を行ったが、これとは逆に、出力信号ＯＵＴをローレベルからハイレベルに立ち上げる場合についても、同様であることは言うまでもない。
図４２Ａ及び図４２Ｂを比較参照することで分かるように、先出の図４１で示した第２生成動作を採用した場合、入力信号ＩＮの論理レベルが変遷するタイミングに依らず、出力信号ＯＵＴの論理レベルを変遷させるタイミングを一致させることができるので、出力信号ＯＵＴのジッタ成分を低減することが可能となる。
なお、上記の実施形態では、本発明に係る信号伝達装置を用いたモータ駆動装置を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、トランスを用いた信号伝達装置全般に適用することが可能である。例えば、本発明をトランスカプラに適用した場合であれば、信号の誤伝送を防止することによって、システムの破綻を回避することが可能となる。
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
例えば、上記実施形態では、入力信号ＩＮがローレベルからハイレベルに立ち上げられたときに、出力信号ＯＵＴをローレベルからハイレベルに立ち上げるためのスイッチ制御信号Ｓ１と、入力信号ＩＮがハイレベルからローレベルに立ち下げられたときに、出力信号ＯＵＴをハイレベルからローレベルに立ち下げるためのスイッチ制御信号Ｓ２と、をトランス３１及び３２を用いて個別に伝達する信号伝達装置を例に挙げて説明を行ったが、ノイズ等に起因する誤動作を回避するために、一次側回路で生成されるトランス駆動信号にＮ発のパルスを連続的に生じさせ、二次側回路で生成される比較信号にＮ発のパルスが連続的に生じたときだけ出力信号ＯＵＴの論理レベルを変遷させるという技術思想については、単一のトランスを用いる信号伝達装置にも適用することが可能である。
その場合、本発明が適用された信号伝達装置は、入力信号のパルスエッジに応じてトランス駆動信号に（Ｎ＋ａ）発（ただし、Ｎ≧２、ａ≧０）のパルスを発生させるトランス駆動信号生成部と；一次側巻線に入力される前記トランス駆動信号に応じて二次側巻線に誘起信号を発生させるトランスと；前記誘起信号と所定の閾値電圧とを比較して比較信号を生成するコンパレータと；前記比較信号にＮ発のパルスが発生したことを検出して出力信号にパルスを発生させるパルス検出部と；を有する構成とすればよい。
＜第１の技術的特徴について＞
以上説明したように本発明の信号伝達回路装置は、帰還信号伝達部、論理比較回路、第１パルス生成回路、および第２パルス生成回路による出力信号補正機能を備えているので、制御出力信号が制御入力信号と“不一致”の状態となっても直ちに制御出力信号を制御入力信号と“一致”させることができる。また、帰還信号伝達部をフリップフロップを有する構成としたり、第１パルス生成回路および第２パルス生成回路と並列に第１エッジ検出回路および第２エッジ検出回路を備える構成とすれば、極めて小さいパルス幅をもった制御入力信号に対しても正確な制御出力信号を出力することができるため、その産業上の利用可能性は高い。
＜第２の技術的特徴について＞
本発明は、例えば、ハイブリッド自動車、電気自動車、エアコン等の家電製品、及び、産業機械などに広く搭載されるモータ駆動ＩＣ（ゲートドライバＩＣ）の信頼性を高める上で好適に利用可能な技術である。
＜第３の技術的特徴について＞
本発明は、例えば、高電圧を用いるハイブリッド自動車、電気自動車、エアコン等の家電製品、及び、産業機械などに広く搭載されるモータ駆動ＩＣ（ゲートドライバＩＣ）の信頼性を高める上で好適に利用可能な技術である。
２００、２２０、２５０、２８０、３００、３３０、３６０、４００、４３０、８００、８５０ 信号伝達回路装置
２００Ａ、２２０Ａ、２５０Ａ、２８０Ａ、３００Ａ、３３０Ａ、３６０Ａ、４００Ａ、４３０Ａ、８００Ａ、８５０Ａ 入力側回路
２００Ｂ、２２０Ｂ、２５０Ｂ、２８０Ｂ、３００Ｂ、３３０Ｂ、３６０Ｂ、４００Ｂ、４３０Ｂ、８００Ｂ、８５０Ｂ 出力側回路
２０１、２２１、２５１、２８１、３０１、３３１、３６１、４０１、４３１、８０１、８５１ 入力端子
２１９、２４９、２７９、２９９、３２９、３５９、３９９、４２９、４６９、８４９、８９９ 出力端子
２０２、２２２、２５２、２８２、３０２、３５４、３８４、４２０、４５２ 第１パルス生成回路
２０４、２２４、２５４、２８４、３０４、３５６、３８６、４２２、４５４ 第２パルス生成回路
２１２、２３８、２７２、２９８、３２２、３５２、３８２、４１８、４５０、８１８、８７４ 論理比較回路
８２０、８７６ 比較パルス生成回路
２０６、２２０Ｃ、２５０Ｃ、２８０Ｃ、３００Ｃ、３３０Ｃ、３６０Ｃ、４００Ｃ、４３０Ｃ、８００Ｃ、８５０Ｃ 入力信号伝達部
２０８ 入力信号復元回路
２１０、２２０Ｄ、２５０Ｄ、２８０Ｄ、３００Ｄ、３３０Ｄ、３６０Ｄ、４００Ｄ、４３０Ｄ、８００Ｄ、８５０Ｄ 帰還信号伝達部
２３０、２６０、２９０、３２０、３４４、３７４、８１０、８６６ ＲＳフリップフロップ
２７０ 第２ＲＳフリップフロップ
２２６、２５６、２８６、３０８、３４０、３６６、４０８、４３６、８０６、８６２ 第１トランス
２２８、２５８、２８８、３１６、３４２、３６８、４１４、４３８、８０８、８６４ 第２トランス
２３４、２６６、２９４、３１８、３４８、３８８、４５６、８１４、８７０ 第３トランス
２６８、３９０、４５８ 第４トランス
３７８、４４６ 第５トランス
２３２、３４６、３７６、４１２、４４４、８１２、８６８ 帰還パルス生成回路
２３６、３５０、３８０、４１６、４４８、８１６、８７２ 波形整形回路
２６２、３１２ 第１出力エッジ検出回路
２６４、３１４ 第２出力エッジ検出回路
２９２ 出力エッジ検出回路
２９６、３１０、４１０、４４２ Ｄフリップフロップ
３０６、４０６、４４０、８５６ 論理和回路
３３２、３６２、４０２、４３２、８５２ 第１エッジ検出回路
３３４、３６４、４０４、４３４、８５４ 第２エッジ検出回路
３３６、３７０ 第１論理和回路
３３８、３７２ 第２論理和回路
８５０Ｅ 信号合成回路
８０２、８５８ 第１論理積回路
８０４、８６０ 第２論理積回路
９０２ 電流源
９０４ スイッチングトランジスタ
９０６ キャパシタ
９１０ コンパレータ
ＧＮＤ Ａ 第１の接地電位
ＧＮＤ Ｂ 第２の接地電位
ＧＮＤ 接地電位
Ｓ セット端子
Ｒ リセット端子
Ｑ フリップフロップ出力端子
ＣＬＫ クロック端子
Ｘ１０Ａ、Ｘ１０Ｂ 半導体装置
Ｘ１１ａ 第１の電流供給用パッド
Ｘ１１ｂ 第１の電圧測定用パッド
Ｘ１１ｃ 第１の共通パッド（Ｘ１１ａ＋Ｘ１１ｂ）
Ｘ１２ａ 第２の電流供給用パッド
Ｘ１２ｂ 第２の電圧測定用パッド
Ｘ１２ｃ 第２の共通パッド（Ｘ１２ａ＋Ｘ１２ｂ）
Ｘ２０ 検査装置
Ｘ２１ａ 第１の電流供給用プローブ
Ｘ２１ｂ 第１の電圧測定用プローブ
Ｘ２２ａ 第２の電流供給用プローブ
Ｘ２２ｂ 第２の電圧測定用プローブ
Ｘ２３ 定電流源
Ｘ２４ 電圧計
１ スイッチ制御装置
２ エンジンコントロールユニット（ＥＣＵ）
１０ 第１半導体チップ（コントローラチップ）
１１ 第１送信部
１１−１ バッファ
１２ 第２送信部
１２−１ バッファ
１３ 第１受信部
１４ 第２受信部
１５ ロジック部
１５−１、１５−２ インバータ
１５−３ 第１パルス生成部
１５−４ 第２パルス生成部
１５−５ パルス生成部
１５−６ パルスカウンタ
１５−７ エッジ検出部
１５−８ パルス分配部
１６ 第１低電圧ロックアウト部（第１ＵＶＬＯ部）
１７ 外部エラー検出部（コンパレータ）
２０ 第２半導体チップ（ドライバチップ）
２１ 第３受信部
２１−１ 第１コンパレータ
２１−２ 第１パルス検出部
２１−３ 第１カウンタ
２２ 第４受信部
２２−１ 第１コンパレータ
２２−２ 第２パルス検出部
２２−３ 第２カウンタ
２３ 第３送信部
２４ 第４送信部
２５ ロジック部
２６ ドライバ部
２７ 第２低電圧ロックアウト部（第２ＵＶＬＯ部）
２８ 過電流検出部（コンパレータ）
２９ ＯＣＰタイマ
３０ 第３半導体チップ（トランスチップ）
３１ 第１トランス
３２ 第２トランス
３３ 第３トランス
３４ 第４トランス
３５ 第１ガードリング
３６ 第２ガードリング
４０ 第１アイランド（低圧側アイランド）
５０ 第２アイランド（高圧側アイランド）
ＳＷＨ ハイサイドスイッチ（ＩＧＢＴ、ＳｉＣ−ＭＯＳ）
ＳＷＬ ローサイドスイッチ（ＩＧＢＴ、ＳｉＣ−ＭＯＳ）
Ｎａ、Ｎｂ、Ｎ１〜Ｎ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１、Ｐ２ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｅ１、Ｅ２ 直流電圧源
Ｑ１ ｎｐｎ型バイポーラトランジスタ
Ｑ２ ｐｎｐ型バイポーラトランジスタ
Ｃ１〜Ｃ３ キャパシタ
Ｒ１〜Ｒ８ 抵抗
Ｄ１ ダイオード
ａ１〜ａ８ パッド（第１の電流供給用パッドに相当）
ｂ１〜ｂ８ パッド（第１の電圧測定用パッドに相当）
ｃ１〜ｃ４ パッド（第２の電流供給用パッドに相当）
ｄ１〜ｄ４ パッド（第２の電圧測定用パッドに相当）
ｅ１、ｅ２ パッド
Ｌ１１、Ｌ２１、Ｌ３１、Ｌ４１ 一次側コイル
Ｌ１２、Ｌ２２、Ｌ３２、Ｌ４２ 二次側コイル

Claims (7)

  1. 入力信号が第１論理レベルから第２論理レベルに変遷するパルスエッジに応じて第１トランス駆動信号にパルスを発生させ、前記入力信号が前記第２論理レベルから前記第１論理レベルに変遷するパルスエッジに応じて第２トランス駆動信号にパルスを発生させるトランス駆動信号生成部と；
    一次側巻線に入力される前記第１トランス駆動信号に応じて二次側巻線に第１誘起信号を発生させる第１トランスと；
    一次側巻線に入力される前記第２トランス駆動信号に応じて二次側巻線に第２誘起信号を発生させる第２トランスと；
    前記第１誘起信号と所定の閾値電圧とを比較して第１比較信号を生成する第１コンパレータと；
    前記第２誘起信号と所定の閾値電圧とを比較して第２比較信号を生成する第２コンパレータと；
    前記第１比較信号にパルスが発生したことに応じて出力信号を前記第１論理レベルから前記第２論理レベルに変遷させ、前記第２比較信号にパルスが発生したことに応じて前記出力信号を前記第２論理レベルから前記第１論理レベルに変遷させるＳＲフリップフロップと；
    を有し、
    前記トランス駆動信号生成部は、第１の半導体チップで形成され、
    前記第１コンパレータ、前記第２コンパレータ、及び、前記ＳＲフリップフロップは、第２の半導体チップで形成され、
    前記第１トランス及び前記第２トランスは、第３の半導体チップで形成され、
    前記第１、第２、第３の半導体チップは、一つのパッケージに封止されており、
    前記パッケージは、相対する第１辺及び第２辺にそれぞれ複数のピンが配列されるものであって、前記第１辺には、前記第１の半導体チップに接続される複数のピンが配列されており、
    前記第１、第２、第３の半導体チップは、前記ピンの配列方向に対して垂直に並べられており、
    前記第１の半導体チップは、第１のアイランドに搭載されており、
    前記第１のアイランドは、
    前記パッケージの前記第１辺に対向する長辺と、前記パッケージの前記第１辺に対向しない短辺と、を備えた長方形状の主体部と；
    前記主体部の前記短辺から前記第１辺に配列された複数のピンのうち前記主体部の前記長辺の端よりも外側に配列されたピンに向けて延びる延伸部と；
    を備えていることを特徴とする信号伝達装置。
  2. 前記延伸部は、前記パッケージのＧＮＤピンまで延びて前記ＧＮＤピンと接続していることを特徴とする請求項１に記載の信号伝達装置。
  3. 前記延伸部は、前記パッケージの最も外側に位置するピンまで延びて当該ピンと接続していることを特徴とする請求項１または請求項２に記載の信号伝達装置。
  4. 前記第２の半導体チップは、前記第１のアイランドとは異なる第２のアイランドに搭載されていることを特徴とする請求項１〜請求項３のいずれか一項に記載の信号伝達装置。
  5. 前記第１のアイランドに接続する第１のピンと前記第２のアイランドに接続する第２のピンは、前記パッケージの別の辺に配列されていることを特徴とする請求項４に記載の信号伝達装置。
  6. 前記第３の半導体チップは、前記第１のアイランドに搭載されていることを特徴とする請求項２〜請求項５のいずれか一項に記載の信号伝達装置。
  7. 前記第３の半導体チップは、前記第１の半導体チップと前記第２の半導体チップに挟まれていることを特徴とする請求項１〜請求項６のいずれか一項に記載の信号伝達装置。
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