JP6422484B2 - ウエハの裏側及び表側からのウエハダイシング - Google Patents

ウエハの裏側及び表側からのウエハダイシング Download PDF

Info

Publication number
JP6422484B2
JP6422484B2 JP2016515378A JP2016515378A JP6422484B2 JP 6422484 B2 JP6422484 B2 JP 6422484B2 JP 2016515378 A JP2016515378 A JP 2016515378A JP 2016515378 A JP2016515378 A JP 2016515378A JP 6422484 B2 JP6422484 B2 JP 6422484B2
Authority
JP
Japan
Prior art keywords
laser
mask
semiconductor wafer
wafer
front side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016515378A
Other languages
English (en)
Other versions
JP2016533025A (ja
Inventor
ウェイ−ション レイ，
ウェイ−ション レイ，
ブラッド イートン，
ブラッド イートン，
アジャイ クマール，
アジャイ クマール，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2016533025A publication Critical patent/JP2016533025A/ja
Application granted granted Critical
Publication of JP6422484B2 publication Critical patent/JP6422484B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/20—Bonding
    • B23K26/32—Bonding taking account of the properties of the material involved
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/362—Laser etching
    • B23K26/364—Laser etching for making a groove or trench, e.g. for scribing a break initiation groove
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/40—Removing material taking account of the properties of the material involved
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/40—Removing material taking account of the properties of the material involved
    • B23K26/402—Removing material taking account of the properties of the material involved involving non-metallic material, e.g. isolators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/08—Non-ferrous metals or alloys
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/16—Composite materials, e.g. fibre reinforced
    • B23K2103/166—Multilayered materials
    • B23K2103/172—Multilayered materials wherein at least one of the layers is non-metallic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/30—Organic material
    • B23K2103/42—Plastics
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/50—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/50—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26
    • B23K2103/56—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26 semiconducting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Mechanical Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Laser Beam Processing (AREA)
  • Drying Of Semiconductors (AREA)

Description

関連出願の相互参照
本出願は、本明細書で参照されることによって、その内容の全体が本明細書に組み込まれる、２０１３年９月１９日に出願された米国仮特許出願番号６１／８７９，７８７の利益を主張する。
本発明の実施形態は、半導体処理の分野に関し、特に、各ウエハがその上に複数の集積回路を有するところの半導体ウエハのダイシング方法に関する。
半導体ウエハの処理では、集積回路が、シリコン又は他の半導体材料から成る（基板とも呼ばれる）ウエハ上に形成される。概して、半導体、導体、又は絶縁体のいずれかである様々な材料の層が使用されて、集積回路を形成する。これらの材料は、様々な既知の処理を用いてドープされ、堆積され、及びエッチングされて、集積回路を形成する。各ウエハは、処理されて、ダイスとして知られる集積回路を含んだ多数の個別の領域を形成する。
集積回路の形成処理の後で、ウエハは、「ダイシング」されて、パッケージングのために、又はより大きな回路内でパッケージングされない形態で使用されるために、個別のダイを互いから分離する。ウエハダイシングのために使用される２つの主要な技術は、スクライビング及びソーイングである。スクライビングでは、ダイヤモンドチップのスクライバーが、予め形成されたスクライブラインに沿ってウエハ表面上を移動する。これらのスクライブラインは、ダイスの間のスペースに沿って延伸する。これらのスペースは、一般に、「ストリート」と呼ばれる。ダイヤモンドスクライブは、ストリートに沿ってウエハ表面内に浅いスクラッチを形成する。ローラーなどによる圧力の適用の際に、スクライブラインに沿ってウエハが分離する。ウエハ内の亀裂は、ウエハ基板の結晶格子構造に従う。スクライビングは、厚さが約１０ミル（「ミル」は、インチの千分の一）以下のウエハに対して使用され得る。より厚いウエハに対しては、現在、ソーイングが好ましいダイシング方法である。
ソーイングでは、分毎の高い回転数で回転するダイヤモンドチップのソーが、ウエハ表面と接触し、ストリートに沿ってウエハを切断する。ウエハは、フィルムフレームにわたって引き延ばされた接着フィルムなどの支持部材上に取り付けられ、ソーが垂直及び水平の両方のストリートに繰り返し適用される。スクライビング又はソーイングのいずれにも生じる１つの問題は、ダイスの切断されたエッジに沿ってチップ（ｃｈｉｐ）及びゴージ（ｇｏｕｇｅ）が発生し得るということである。更に、ダイスのエッジから基板の中へ亀裂が発生して伝播し、集積回路を動作不能にし得る。チッピング及び亀裂の発生は、特にスクライビングで生じる問題である。なぜなら、正方形又は長方形のダイの一方の側のみが、結晶構造の〈１１０〉方向においてスクライブされ得るからである。その結果として、ダイの他方の側の切断部分には、ギザギザの分離ラインがもたらされる。チッピング及び亀裂のために、集積回路への損傷を妨げるにはウエハ上のダイスの間に更なる間隔が必要であり、例えば、チップ及び亀裂が実際の集積回路から一定の距離だけ離れて維持される。間隔要件の結果として、標準サイズのウエハ上に多くのダイが形成され得ず、そうでなければ電気回路のために使用することができたはずのリアルエステート（ｒｅａｌ ｅｓｔａｔｅ）が無駄になる。ソーの使用は、半導体ウエハのリアルエステートの浪費を悪化させる。ソーのブレードは、およそ１５ミクロンの厚さである。そのようにして、ソーによって作られた切断の周りの亀裂及び他の損傷が集積回路を傷付けないことを保証するために、しばしば、３百から５百ミクロンの間隔で、ダイの各々の電気回路を分離させる必要がある。更に、切断の後で、各ダイは、実質的に洗浄されて、ソーイングプロセスからもたらされた粒子及び他の汚染を除去する必要がある。
プラズマダイシングも使用されてきたが、同様に幾つかの制限を有し得る。例えば、プラズマダイシングの実施を妨げる１つの制限は、費用であり得る。レジストのパターニングのための標準的なリソグラフィー動作は、実施の費用をひどく高いものにし得る。プラズマダイシングの実施を潜在的に妨げる別の１つの制限は、ストリートに沿ったダイシング内で一般的に遭遇する金属（例えば、銅）のプラズマ処理が、製造における問題又はスループットの制約を生成し得るということである。
本発明の実施形態は、各ウエハがその上に複数の集積回路を有するところの半導体ウエハのダイシング方法含む。
一実施形態では、その表側の複数の集積回路及びその裏側のメタライゼーション（ｍｅｔａｌｌｉｚａｔｉｏｎ）を有する半導体ウエハのダイシング方法が、第１のレーザースクライビング処理によって裏側のメタライゼーションをパターニングし、裏側に第１の複数のレーザースクライブラインを提供することを含む。該方法は、表側にマスクを形成することも含む。該方法は、第２のレーザースクライビング処理によって、表側から、マスクをパターニングし、集積回路の間に半導体ウエハの領域を露出させる第２の複数のスクライブラインを、パターニングされたマスクに提供することも含み、第２の複数のスクライブラインは、第１の複数のスクライブラインと位置合わせされる。該方法は、第２の複数のスクライブラインを通って半導体ウエハをプラズマエッチングし、集積回路を個片化することも含む。
別の一実施形態では、その表側の複数の集積回路及びその裏側のメタライゼーションを有する半導体ウエハのダイシング方法が、半導体ウエハの表側にマスクを形成することを含む。メタライゼーション及び半導体ウエハの裏側は、そこに第１の複数のスクライブラインを有する。該方法は、レーザースクライビング処理によって、表側から、マスクをパターニングし、集積回路の間に半導体ウエハの領域を露出させる第２の複数のスクライブラインを、パターニングされたマスクに提供することも含む。第２の複数のスクライブラインは、第１の複数のスクライブラインと位置合わせされる。該方法は、第２の複数のスクライブラインを通って半導体ウエハをプラズマエッチングし、集積回路を個片化することも含む。
別の一実施形態では、その表側の複数の集積回路及びその裏側のメタライゼーションを有する単結晶シリコン基板のダイシング方法が、第１のフェムト秒ベースのレーザースクライビング処理によって、単結晶シリコン基板の裏側のメタライゼーションをパターニングし、裏側に第１の複数のレーザースクライブラインを提供することを含む。該方法は、単結晶シリコン基板の表側に水溶性マスクを形成することも含む。該方法は、第２のフェムト秒ベースのレーザースクライビング処理によって、表側から、水溶性マスクをパターニングし、集積回路の間に単結晶シリコン基板の領域を露出させる第２の複数のスクライブラインを、パターニングされた水溶性マスクに提供することも含む。第２の複数のスクライブラインは、第１の複数のスクライブラインと位置合わせされる。該方法は、第２の複数のスクライブラインを通って半導体ウエハをプラズマエッチングし、集積回路を個片化することも含む。方法は、水溶液を用いて、パターニングされた水溶性マスクを除去することも含む。
本発明の一実施形態による、裏側のレーザースクライブ及び表側のレーザースクライブ並びにプラズマエッチングダイシング処理のための動作を含むフローチャートである。 本発明の一実施形態による、裏側レーザースクライブ及び表側レーザースクライブ並びにプラズマエッチングダイシング処理における様々な動作のうちの１つを表す断面図である。 本発明の一実施形態による、裏側レーザースクライブ及び表側レーザースクライブ並びにプラズマエッチングダイシング処理における様々な動作のうちの１つを表す断面図である。 本発明の一実施形態による、裏側レーザースクライブ及び表側レーザースクライブ並びにプラズマエッチングダイシング処理における様々な動作のうちの１つを表す断面図である。 本発明の一実施形態による、裏側レーザースクライブ及び表側レーザースクライブ並びにプラズマエッチングダイシング処理における様々な動作のうちの１つを表す断面図である。 本発明の一実施形態による、裏側レーザースクライブ及び表側レーザースクライブ並びにプラズマエッチングダイシング処理における様々な動作のうちの１つを表す断面図である。 本発明の一実施形態による、より長いパルスタイムと比較して、フェムト秒範囲内においてレーザーパルスを使用することの効果を示す。 本発明の一実施形態による、最小幅に制限され得る従来のダイシングと比較して、より狭いストリートを使用することによって取得される半導体ウエハでのコンパクション（ぎっしり詰めること）を示す。 本発明の一実施形態による、グリッド配置アプローチと比較して、より密度の高いパッケージング、及び、したがって、ウエハ毎のより多いダイを可能にするフリーフォーム集積回路配置を示す。 本発明の一実施形態による、ウエハ又は基板のレーザースクライビング及びプラズマダイシングのためのツールレイアウトのブロック図である。 本発明の一実施形態による、例示的なコンピュータシステムのブロック図である。
各ウエハがその上に複数の集積回路を有するところの半導体ウエハのダイシング方法が、説明される。以下の説明では、本発明の実施形態の徹底した理解を提供するために、フェムト秒ベースのレーザースクライビング並びにプラズマエッチング要件及び材料レジームなどの、多くの具体的な詳細が説明される。本発明の実施形態が、これらの具体的な詳細なしに実施され得ることは、当業者にとって自明であろう。他の例において、集積回路製作などのよく知られた態様は、本発明の実施形態を不必要にあいまいにすることがないように詳細には説明されない。更に、図面で示される様々な実施形態が、例示的な表現でありかつ必ずしも原寸に比例して描かれていないことは、理解されるべきである。
最初のレーザースクライビング処理及び次のプラズマ処理を含むハイブリッドウエハ又は基板ダイシング処理が、ダイの個片化のために実施され得る。レーザースクライブ処理が用いられて、ウエハの両側のマスク層、有機及び無機誘電体層、並びにデバイス層をきれいに除去し、更に、介在する基板を切断し得る。更なるレーザースクライブ動作が用いられて、裏側のメタライゼーションを除去し得る。ダイシング処理のプラズマエッチング又はプラズマ処理の部分が、その後、採用されて、きれいなダイ又はチップの個片化又はダイシングを生み出し得る。
より一般的に、１以上の実施形態は、組み合わされたアプローチにおけるウエハ又は基板の裏側及び表側からのウエハ又は基板のダイシングを対象とする。特定の実施形態は、裏側のメタライゼーションを有するウエハをダイシングする方法及びシステムを含む。例えば、高電力半導体デバイスにとって、ウエハが効率的な熱消散及び他の機能的な目的のために裏側のメタライゼーションを有することは一般的である。裏側のメタライゼーションを有するウエハをダイシングすることは、従来のブレードダイシング技術にとって困難であり、レーザースクライビング／プラズマエッチングのアプローチにとっても困難である。なぜなら、裏側のメタライゼーションをエッチングすることは、時間がかかり、費用が高く、又は達成することが困難のいずれかであり得るからである。レーザー切断ダイシングのアプローチは、このことを上手く処理するが、そのようなアプローチは、デバイス側及び側壁を損傷から守ることにおいて制約を有し得る。１以上の実施形態は、裏側のメタライゼーションを有するウエハのダイシングに対する適用のためのレーザースクライビング／プラズマエッチング系のダイシングのダイシング技術を可能にする。
より具体的には、あるウエハ又は基板が、ウエハ又は基板の裏側に金属及び／又は誘電体層を有する。一実施形態では、第１の動作として、ウエハダイス側（ＩＣ側）が、（例えば、裏側の研磨の間にしばしば使用されるものなどの）保護層又はスタック又はテープに取り付けられる。次に、ＤＰＳＳナノ秒、又はピコ秒、又はフェムト秒パルスレーザーが、使用されて、裏側のメタライゼーションをスクライブする。ウエハが、その後、ダイシングテープ上のその裏側上に移送され取り付けられる。保護テープが、ウエハの表側から除去される。この後に、表側のレーザースクライビング及びプラズマエッチング処理が、実行されて、ダイシングを完了する。
本明細書で説明される実施形態の１以上の利点は、以下のことを含むが、それに限定されるものではない。すなわち、それは、各半導体チップがパッケージングに先立って登録及び識別の目的のためにレーザーマーキングされなければならないという、規定されたプロセスである。現在、９５％を超えるウエハが、ウエハがダイシングされる前に裏側から（各ダイに）レーザーマーキングされる。残りの５％のウエハは、研磨前のダイシングアプローチ（ＤＢＧ）が採用される場合などの、特別な場合のためにダイシングの後にレーザーマーキングされなければならないが、後者の場合には、ほとんど、ウエハの裏側に必要とされるメタライゼーションが存在しない。ダイシングの前にダイツーダイ（ｄｉｅ‐ｔｏ‐ｄｉｅ）のレーザーマーキングが実行される前者の場合では、ウエハの表側が、テープフレームに取り付けられ、裏側から各ダイにレーザーマーキングが行われる。マーキングが各ダイに精密に配置されることを確実にするために、ウエハは、予め位置合わせされ位置付けられ（ｍａｐｐｅｄ）なければならない。マーキングの後で、表側のテープは除去され、ウエハの裏側がダイシングのためにダイシングテープに取り付けられる。マーキングのために使用されるレーザーは、低コストのナノ秒パルス赤外線（〜１μｍの波長）、又は第二高調波（５００〜５４０ｎｍ）のレーザー源である。これらのレーザー源は、裏側のメタライゼーションと非常に相性がよい（ｃｏｕｐｌｅ ｖｅｒｙ ｗｅｌｌ）。
そのようにして、１以上の実施形態は、マーキング処理のために同じレーザーを使用することを含み、同じセットアップ内の裏側のメタライゼーションをスクライブ及び除去し、それは既存のプロセスの流れに合致する。裏側のメタライゼーションのスクライビング処理を実施するための更なる投資は、最小である。５０μｍ未満などの極薄ウエハでは、レーザーの裏側のマーキング及び裏側のメタライゼーションのスクライビングからのダイに対する過剰な熱による損傷を避けるために、１桁のナノ秒レーザー、ピコ秒レーザー、又はフェムト秒レーザーなどの短いパルスのレーザーが必要であり得る。波長に関して、第二高調波（例えば、５００〜５４０ｎｍ）のレーザー源は、１．０μｍ赤外線におけるおよそ１．０μｍから第二高調波におけるおよそ０．１μｍまでレーザー吸収深度を著しく低減させるために好適である。
したがって、以下により詳細に説明されるように、１以上の実施形態は、ウエハの裏側及び表側の両方からのダイシングを含む。一実施例として、図１は、本発明の一実施形態による、裏側レーザースクライブ及び表側レーザースクライブ並びにプラズマエッチングのダイシング処理のための動作を含むフローチャート１００である。図２Ａ〜図２Ｅは、フローチャート１００の動作に対応する、裏側のレーザースクライブ及び表側のレーザースクライブ並びにプラズマエッチングのダイシング処理のための様々な動作を表す断面図である。
フローチャート１００の動作１０２及び１０４並びに対応する図２Ａを参照すると、ウエハテストの後に、保護層又はテープ２５０が、ウエハ２０４の表側、すなわち、その上に集積回路２０６を有するウエハ２０４の側に取り付けられる。集積回路２０６は、ストリート２０７によって分離され、それは、集積回路２０６のものに類似するメタライゼーション及び誘電体層を含み得る。例えば、ストリート２０７は、誘電体材料の層、半導体材料の層、及びメタライゼーションの層から成り得る。一実施形態では、ストリート２０７の１以上が、集積回路２０６の実際のデバイスに類似するテストデバイスを含む。集積回路２０６（及びストリート２０７）が、示されているように平坦である必要がないことは、理解されるべきである。その代わりに、突起／柱状物及び他の同様な特徴を含むために、トポグラフィーが存在し得る。裏側のメタライゼーション２５２の層（及び対応する誘電体層）は、ウエハ又は基板２０４の裏側に含まれる。
フローチャート１００の動作１０６及び対応する図２Ｂを参照すると、裏側のメタライゼーション２５２は、第１のレーザースクライビング処理によってスクライブされ、レーザースクライブライン２５４をパターニングされた裏側のメタライゼーション２５２’の中に提供する。レーザースクライブライン２５４は、ウエハ２０４の表面において終端し得、又はトレンチ２５６としてウエハ２０４の中へ延伸し得る。ウエハ２０４の裏側のレーザーマーキングは、この時においても実行され得る。
フローチャート１００の動作１０８及び１１０並びに対応する図２Ｃを参照すると、ダイシングテープがウエハの裏側（例えば、パターニングされたメタライゼーション２５２’）に取り付けられる。マスク層２０２が、ウエハ２０４の表側、すなわち、集積回路２０６及びストリート２０７の上又は上方に形成される。マスク層２０２は、被覆及び焼成動作において形成され得る。
フローチャート１００の動作１１２及び対応する図２Ｄを参照すると、マスク２０２及びストリート２０７は、第２のレーザースクライビング処理によってスクライブされ、レーザースクライブライン２１０をパターニングされたマスク２０８の中に提供し、且つストリート２０７から材料を除去する。レーザースクライブライン２１０は、ウエハ２０４の表面において終端し得、又はトレンチ２１２としてウエハ２０４の中へ延伸し得る。本発明の一実施形態によれば、スクライブライン２１０は、第１のレーザースクライビングの動作の間に形成されたスクライブライン２５４と位置合わせされる。
フローチャート１００の動作１１４及び１１６並びに対応する図２Ｅを参照すると、プラズマエッチング処理が、使用され、ウエハ２０４を個別のＩＣ（すなわち、個別のＩＣ２０６）へ個片化する。一実施形態では、プラズマエッチングが、スクライブライン２１０を通して実行され、パターニングされたマスク２０８を使用して、プラズマエッチングの間にＩＣ２０６を保護する。１つのそのような実施形態では、プラズマエッチング処理が、使用され、ストリート又は裏側のメタライゼーションの材料からの干渉なしに、スクライブライン２１０及び２５４を連結し、効果的にＩＣを個片化する。一実施形態では、マスク材料の除去及び裏側のテープ層の除去などの、ダイシング後のウエハ動作が実行される。
したがって、本発明の実施形態によれば、裏側のレーザースクライビング及び表側のレーザースクライビング並びにプラズマエッチングの組み合わせが、使用されて、半導体ウエハを個別の又は個片化された集積回路にダイシングする。一実施形態では、両方のレーザースクライビング動作が、完全ではなかったとしても、実質的に非加熱プロセスとして用いられる。例えば、裏側及び表側のレーザースクライビングは、熱による損傷を受けた区域が全くなく又は無視できる程度である状況で、局所化され得る。一実施形態では、本明細書のアプローチが、極めて低誘電率のフィルムを有する個片化された集積回路、並びに表面及び裏面の両方にメタライゼーションを有するウエハに対して、使用される。従来のダイシングでは、ソーが、そのような低誘電率のフィルムを受け入れるように遅くされる必要があり得た。
一実施形態では、スクライブされる半導体ウエハ又は基板が、製作プロセスに耐えるために適切な材料から成り、その上で半導体処理層が適切に配置され得る。例えば、一実施形態では、半導体ウエハ又は基板が、結晶シリコン、ゲルマニウム、又はシリコン／ゲルマニウムなどのＩＶ族の材料から成るが、それらに限定されるものではない。特定の実施形態では、半導体ウエハを提供することが、単結晶シリコン基板を提供することを含む。特定の実施形態では、単結晶シリコン基板が、不純物原子を用いてドープされる。別の一実施形態では、半導体ウエハ又は基板が、例えば、発光ダイオード（ＬＥＤ）の製作において使用されるＩＩＩ〜Ｖ族の材料基板などの、ＩＩＩ〜Ｖ族の材料から成る。
一実施形態では、半導体ウエハ又は基板が、一連の半導体デバイスをその表側に配置した。そのような半導体デバイスの実施例は、シリコン基板内で製作され誘電体層内に包まれた、メモリデバイス又は相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含むが、それらに限定されるものではない。複数の金属の相互連結は、デバイスまたはトランジスタの上方、及び取り囲む誘電体層内に形成され得、使用されて、デバイス又はトランジスタを電気的に結合して集積回路を形成し得る。誘電体層の１以上は、低誘電率の層であり得る。一実施形態では、半導体ウエハ又は基板が、ウエハ又は基板の裏側にメタライゼーションの層（及び対応する誘電体層）を配置した。より一般的には、異なった材料のタイプ（例えば、導体、絶縁体、半導体）及び厚さの多くの機能的な層が、基板の裏側及び表側の両方に配置され得る。そのような材料は、ポリマーなどの有機材料、金属、又は二酸化ケイ素及び窒化ケイ素などの無機誘電体を含み得るが、それらに限定されるものではない。低誘電率の層（例えば、二酸化ケイ素に対する誘電率４．０未満の誘電率を有する層）も、含まれ得る。特定の実施形態では、低誘電率の層が、カーボンでドープされた酸化ケイ素の材料から成る。
マスク層２０２が水溶性のマスク層である場合に、一実施形態では、水溶性の層が水媒体内で容易に溶ける。例えば、一実施形態では、水溶性の層が、アルカリ性溶液、酸性溶液、又は脱イオン水のうちの１以上内で溶ける材料から成る。一実施形態では、水溶性の層が、およそ摂氏５０〜１６０度の範囲内で加熱するなどの加熱プロセスに際して、その水溶性を維持する。例えば、一実施形態では、水溶性の層が、レーザー及びプラズマエッチング個片化処理内で使用されるチャンバ状態に晒された後で、水溶液内で溶ける。一実施形態では、水溶性のダイの層が、ポリビニルアルコール、ポリアクリル酸、デキストラン、ポリメタクリル酸、ポリエチレンイミン、又はポリエチレンオキシドなどの材料から成るが、それらに限定されるものではない。特定の一実施形態では、水溶性の層が、水溶液内で、およそ分当たり１〜１５ミクロンの範囲内、より具体的には、およそ分当たり１．３ミクロンのエッチング速度を有する。別の特定の一実施形態では、水溶性の層が、スピンオン技術（ｓｐｉｎ‐ｏｎ ｔｅｃｈｎｉｑｕｅ）によって形成される。
マスク層２０２がＵＶ硬化性マスクの層である場合に、一実施形態では、マスク層が、ＵＶ硬化性の層の接着性を少なくとも約８０％低減させる、ＵＶ光に対する感受性を有する。１つのそのような実施形態では、ＵＶ層が、ポリ塩化ビニル又はアクリル系材料から成る。一実施形態では、ＵＶ硬化性の層が、ＵＶ光に晒されると弱くなる接着特性を有する材料又は材料の積み重ねから成る。一実施形態では、ＵＶ硬化性の接着フィルムが、およそ３６５ｎｍのＵＶ光に敏感である。１つのそのような実施形態では、この感受性は、硬化を実行するためにＬＥＤライトの使用を可能にする。
一実施形態では、表側又は裏側のレーザースクライビング処理のうちの一方又は両方が、フェムト秒範囲内のパルス幅を有するレーザーを使用することを含む。具体的には、可視スペクトル及び紫外線（ＵＶ）及び赤外線（ＩＲ）の範囲（合算して広帯域光スペクトル）内の波長を有するレーザーが、使用されて、フェムト秒ベースのレーザー、すなわち、フェムト秒のオーダー（１０−１５秒）のパルス幅を有するレーザーを提供し得る。一実施形態では、アブレーション（ａｂｌａｔｉｏｎ）が、波長に依存せず又は実質的に依存せず、したがって、低誘電率の層及び裏側のメタライゼーションの層などの複雑なフィルムに対して適切である。
図３は、本発明の一実施形態による、より長い周波数と比較して、フェムト秒範囲内のレーザーパルスを使用することの効果を示している。図３を参照すると、フェムト秒範囲内のパルス幅を有するレーザーを使用することによって、熱損傷の問題が、より長いパルス幅（例えば、３００Ｂを介してピコ秒の処理を用いる損傷３０２Ｂ、及び３００Ａを介してナノ秒の処理を用いる著しい損傷３０２Ａ）よりも（例えば、３００Ｃを介して、フェムト秒の処理を用いて、最小の損傷３０２Ｃから全く損傷３０２Ｃがない状態へ）緩和され又は除去される。図３で描かれているように、３００Ｃを介する形成の間の損傷の除去又は緩和は、（ピコ秒ベースのレーザーアブレーションに対して見られるような）低いエネルギー再結合の欠乏、又は（ナノ秒ベースのレーザーアブレーションに対して見られるような）熱平衡の欠乏のためであり得る。しかしながら、上述されたように、ナノ秒、ピコ秒、又はフェムト秒ベースのレーザースクライビングが、本明細書の実施形態に対して考慮され得る。
上述したように、一実施形態では、半導体ウエハ又は基板をエッチングすることは、プラズマエッチング処理を使用することを含む。一実施形態では、超高密度プラズマ源が、ダイの個片化処理のプラズマエッチング部分に対して使用される。そのようなプラズマエッチング処理を実行するために適切な処理チャンバの一実施例は、米国カリフォルニア州サニーベールのアプライドマテリアルズから購入可能な、Ａｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（登録商標）Ｓｉｌｖｉａ（登録商標）Ｅｔｃｈ ｓｙｓｔｅｍである。Ａｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（登録商標）Ｓｉｌｖｉａ（登録商標）Ｅｔｃｈ ｓｙｓｔｅｍは、容量性及び誘導性のＲＦ結合を組み合わせ、それは、磁気的な強化によって提供される改良を有している場合であっても、容量性カップリングだけを用いて可能になったものよりも、イオン密度及びイオンエネルギーの非常に独立した制御を与える。この組み合わせは、イオンエネルギーからのイオン密度の効果的な結合解除を可能にし、非常に低い圧力であっても、高い、潜在的に損傷を与える、ＤＣバイアスレベルなしに、比較的に高密度プラズマを取得することができる。このことは、例外的に広い処理ウインドウをもたらす。しかしながら、シリコンを処理し及び／又はエッチングすることができる任意のプラズマエッチングチャンバが、使用され得る。特定の一実施形態では、エッチング処理が、反応性ガスから生成されたプラズマに基づき、それは、概して、ＳＦ６、Ｃ４Ｆ８、ＣＨＦ３、ＸｅＦ２、又は比較的速いエッチング速度でシリコンをエッチングすることができる任意の他のガスなどの、フッ素系のガスである。
別の一実施形態では、複数の集積回路が、およそ１０ミクロン以下の幅を有するストリートによって分離され得る。裏側のレーザースクライビング及び表側のレーザースクライビング並びにプラズマエッチングのダイシングのアプローチの使用は、少なくとも部分的に、レーザーの緊密なプロファイル制御のために、集積回路のレイアウト内のそのようなコンパクションを可能にし得る。例えば、図４は、本発明の一実施形態による、最小幅に制限され得る従来のダイシングと比較して、より狭いストリートを使用することによって取得される半導体ウエハ上でのコンパクションを示している。
図４を参照すると、半導体ウエハ上でのコンパクションは、最小幅（例えば、レイアウト４００内でおよそ７０ミクロン以上の幅）に限定され得る従来のダイシングと比較して、より狭いストリート（例えば、レイアウト４０２内でおよそ１０ミクロン以下の幅）を使用することによって取得される。しかしながら、たとえそうでなければフェムト秒ベースのレーザースクライビング処理によって可能となる場合であっても、ストリート幅を１０ミクロン未満に低減させることは、常に望ましいことではあり得ないということが、理解されるべきである。例えば、ある用途は、ダミー又はテストデバイスを製作するために、集積回路を分離するストリートにおいて、少なくとも４０ミクロンのストリート幅を要求し得る。
別の一実施形態では、複数の集積回路が、制約されないレイアウト内で半導体ウエハ又は基板上に配置され得る。例えば、図５は、より密度の高いパッケージングを可能にするフリーフォーム集積回路配置を示している。本発明の一実施形態によれば、グリッド配置のアプローチと比較して、より密度の高いパッケージングが、より多いウエハ毎のダイを提供し得る。図５を参照すると、（例えば、半導体ウエハ又は基板５０２上の制約のないレイアウトなどの）フリーフォームレイアウトは、グリッド配置のアプローチ（例えば、半導体ウエハ又は基板５００上の制約のあるレイアウト）と比較して、より高い密度のパッケージング、及び、したがって、より多いウエハ毎のダイを可能にする。一実施形態では、レーザーアブレーション及びプラズマエッチングの個片化処理の速度が、ダイのサイズ、レイアウト、又はストリートの数から独立している。
単一のプロセスツールが、裏側のレーザースクライビング及び表側のレーザースクライビング並びにプラズマエッチングの個片化処理内の動作の多く又は全てを実行するように設定され得る。例えば、図６は、本発明の一実施形態による、ウエハ又は基板のレーザー及びプラズマダイシングのためのツールレイアウトのブロック図である。
図６を参照すると、プロセスツール６００は、それと結合された複数のロードロック６０４を有する、ファクトリインターフェース６０２（ＦＩ）を含む。クラスタツール６０６が、ファクトリインターフェース６０２と結合される。クラスタツール６０６は、プラズマエッチングチャンバ６０８などの、１以上のプラズマエッチングチャンバを含む。レーザースクライブ装置６１０も、ファクトリインターフェース６０２に結合される。一実施形態では、プロセスツール６００の全体の設置面積が、図６で描かれているように、約３５００ミリメートル（３．５メートル）掛ける約３８００ミリメートル（３．８メートル）であり得る。
一実施形態では、レーザースクライブ装置６１０が、ナノ秒、ピコ秒、又はフェムト秒ベースのレーザーを収納し、好適には、フェムト秒ベースのレーザーを収納する。ナノ秒、ピコ秒、又はフェムト秒ベースのレーザーは、上述されたレーザーアブレーション処理などの、裏側及び／又は表側のレーザーのレーザーアブレーション部分並びにエッチング個片化処理を実行するために、適切である。一実施形態では、可動ステージも、レーザースクライブ装置６００内に含まれ、可動ステージは、ピコ秒又はフェムト秒ベースのレーザーに対して、ウエハ又は基板（又はそれらのキャリヤ）を動かすように構成される。特定の実施形態では、ナノ秒、ピコ秒、又はフェムト秒ベースのレーザーも可動である。一実施形態では、レーザースクライブ装置６１０の全体の設置面積が、図６で描かれているように、約２２４０ミリメートル掛ける約１２７０ミリメートルであり得る。
一実施形態では、１以上のプラズマエッチングチャンバ６０８が、米国カリフォルニア州サニーベールのアプライドマテリアルズから購入可能な、Ａｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（登録商標）Ｓｉｌｖｉａ（登録商標）Ｅｔｃｈ ｓｙｓｔｅｍである。エッチングチャンバは、単結晶シリコン基板又はウエハ上又は内に収納される個片化集積回路を生成するプロセス内で使用される、シリコンエッチング又は処理のために特に設計され得る。一実施形態では、高密度プラズマ源が、プラズマエッチングチャンバ６０８内に含まれ、高いシリコンエッチング速度を容易にする。一実施形態では、２以上のエッチングチャンバが、プロセスツール６００のクラスタツール６０６部分内に含まれ、個片化又はダイシング処理の高い製造スループットを可能にする。
ファクトリインターフェース６０２は、レーザースクライブ装置６１０を有する外側の製造設備とクラスタツール６０６との間のインターフェースに対する適切な大気口（ａｔｍｏｓｐｈｅｒｉｃ ｐｏｒｔ）であり得る。ファクトリインターフェース６０２は、（表側が開口している搬送容器などの）ストレージユニットからクラスタツール６０６若しくはレーザースクライブ装置６１０のいずれか又はそれらの両方の中へウエハ（又はそれらのキャリヤ）を移送するためのアーム又はブレードを有するロボットを含み得る。
クラスタツール６０６は、個片化方法において機能を実行するための適切な他のチャンバを含み得る。例えば、一実施形態では、更なるエッチングチャンバの代わりに、堆積チャンバ６１２が含まれる。堆積チャンバ６１２は、ウエハ又は基板のレーザースクライビングの前の、ウエハ又は基板の裏側及び／又は表側の上又は上方でのマスク堆積のために構成され得る。そのような一実施形態では、堆積チャンバ６１２が、水溶性マスク層の堆積のために適切である。別の一実施形態では、更なるエッチングチャンバの代わりに、湿式／乾式のステーション６１４が含まれる。湿式／乾式のステーションは、基板又はウエハのレーザースクライブ及びプラズマエッチングの個片化処理の後で、残留物及び断片を洗浄するために、又は水溶性マスクを除去するために適切であり得る。別の実施形態では、堆積チャンバ６１２がＵＶ硬化性マスクの層を堆積させるために適切であり、ＵＶ源がツールと共に含まれる。一実施形態では、計測学的ステーションも、プロセスツール６００の構成要素として含まれ得る。
本発明の実施形態は、そこに指示命令を記憶した機械可読媒体を含み得る、コンピュータプログラム製品又はソフトウェアとして提供され得、それは、コンピュータシステム（又は他の電子デバイス）をプログラムするために使用され得、本発明の実施形態による処理を実行する。一実施形態では、コンピュータシステムが、図６との関連で説明されたプロセスツール６００と結合される。機械可読媒体は、機械（例えば、コンピュータ）によって可読な形態の情報を記憶又は伝送するための任意の機構を含み得る。例えば、機械可読（例えば、コンピュータ可読）媒体は、（例えば、リードオンリーメモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光学式記憶媒体、フラッシュメモリデバイスなどの）機械（例えば、コンピュータ）可読記憶媒体、機械（例えば、コンピュータ）可読伝送媒体（電気、光、音響、又は他の形態の伝播される信号（例えば、赤外線信号、デジタル信号など））などである。
図７は、機械が本明細書で説明される方法の任意の１以上を実行する原因となる、一組の指示命令がその内部で実行され得るところの、コンピュータシステム７００の例示的な形態内の機械の図形的表示を示している。代替的な実施形態では、機械が、ローカルエリアネットワーク（ＬＡＮ）、イントラネット、エクストラネット、又はインターネット内の他の機械に（例えば、ネットワークで）接続され得る。機械は、クライアントサーバネットワーク環境内のサーバ若しくはクライアントマシンの容量内で、又はピアツーピア（若しくは分散された）ネットワーク環境内のピアマシンとして、動作し得る。機械は、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ウェブアプライアンス、サーバ、ネットワークルーター、スイッチ若しくはブリッジ、又は機械によって起こされる動作を規定する（連続的であるか又はそれ以外の）一組の指示命令を実行することができる任意の機械であり得る。更に、単一の機械のみが示されている一方で、「機械」という用語は、一組の（又は複数の組の）指示命令を個別に又は組み合わせて実行し、本明細書で説明される方法の任意の１以上を実行する、機械（例えば、コンピュータ）の任意の集合を含むとも理解され得る。
例示的なコンピュータシステム７００は、プロセッサ７０２、（例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）若しくはラムバスＤＲＡＭ（ＲＤＲＡＭ）などのダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの）主要メモリ７０４、（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）などの）スタティックメモリ７０６、及び（例えば、データ記憶装置などの）２次メモリ７１８を含み、それらはバス７３０を介して互いに通信する。
プロセッサ７０２は、マイクロプロセッサ、中央処理装置、又はそれらと同様なものなどの、１以上の汎用処理デバイスを表す。より具体的には、プロセッサ７０２は、複雑命令セットコンピュータ（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピュータ（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＭ）マイクロプロセッサ、他の指示命令の組を実施するプロセッサ、又は指示命令の組の組み合わせを実施するプロセッサであり得る。プロセッサ７０２は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、又はそれらと同様なものなどの、１以上の専用処理デバイスであり得る。プロセッサ７０２は、本明細書で説明される動作を実行するための処理論理７２６を実行するように設定される。
コンピュータシステム７００は、ネットワークインターフェースデバイス７０８を更に含み得る。コンピュータシステム７００は、（例えば、液晶ディスプレイ（ＬＤＣ）、発光ダイオードディスプレイ（ＬＥＤ）、又はカソードレイチューブ（ＣＲＴ）などの）ビデオ表示ユニット７１０、（例えば、キーボードなどの）英数字入力デバイス７１２、（例えば、マウスなどの）カーソル制御デバイス７１４、及び（例えば、スピーカーなどの）信号生成デバイス７１６を含み得る。
２次メモリ７１８は、本明細書で説明される方法又は機能の１以上を具現化する（例えば、ソフトウェア７２２などの）指示命令の１以上の組が、その上に記憶されるところの、機械アクセス可能記憶媒体（又はより具体的には、コンピュータ可読記憶媒体）７３１を含み得る。ソフトウェア７２２は、完全に又は少なくとも部分的に、主要メモリ７０４内及び／又はコンピュータシステム７００によってそれが実行される間にプロセッサ７０２内にも存在し得、主要メモリ７０４及びプロセッサ７０２は、機械可読記憶媒体も構成する。ソフトウェア７２２は、ネットワークインターフェースデバイス７０８を介して、ネットワーク７２０にわたり更に伝送又は受信され得る。
機械アクセス可能記憶媒体７３１が例示的な一実施形態で単一の媒体として示されている一方で、「機械可読記憶媒体」という用語は、指示命令の１以上の組を記憶する、（例えば、中央に集められた若しくは分散されたデータベース、及び／又は関連するキャッシュ及びサーバなどの）単一の媒体又は複数の媒体を含むように理解されるべきである。「機械可読記憶媒体」という用語は、機械による実行のための指示命令の一組を記憶又は符号化できる任意の媒体、及び機械が本発明の方法の任意の１以上を実行する原因となる任意の媒体を含むものとも理解されるだろう。「機械可読記憶媒体」という用語は、したがって、半導体メモリ、並びに光学式及び磁気媒体を含むが、それらに限定されるものではないと理解されるだろう。本発明の一実施形態によれば、機械アクセス可能記憶媒体は、その上に記憶される指示命令を有し、それは、データ処理システムが複数の集積回路を有する半導体ウエハをダイシングする上述の方法を実行する原因となる。
したがって、ウエハ又は基板の裏側のレーザースクライブ及び表側のレーザースクライブ並びにプラズマエッチングダイシングのためのアプローチが、開示された。

Claims (14)

  1. 表側の複数の集積回路及び裏側のメタライゼーションを備えた半導体ウエハのダイシング方法であって、前記方法が、
    第１のレーザースクライビング処理によって、前記裏側の前記メタライゼーションをパターニングし、前記裏側に第１の複数のレーザースクライブラインを提供すること、
    前記第１のレーザースクライビング処理の間に、前記メタライゼーションのパターニングと同じレーザーを使用して、前記半導体ウエハの前記裏側にダイマーキングすること、
    前記表側にマスクを形成すること、
    第２のレーザースクライビング処理によって、前記表側から、前記マスクをパターニングし、前記集積回路の間に前記半導体ウエハの領域を露出させる第２の複数のスクライブラインを、パターニングされたマスクに提供することであって、前記第２の複数のスクライブラインが、前記第１の複数のスクライブラインと位置合わせされる、パターニングされたマスクに提供すること、及び
    前記第２の複数のスクライブラインを通って、前記半導体ウエハをプラズマエッチングし、前記集積回路を個片化することを含む、方法。
  2. 前記第１及び第２のレーザースクライビング処理が、同じレーザー条件を使用することを含む、請求項１に記載の方法。
  3. 前記第１及び第２のレーザースクライビング処理が、フェムト秒ベースのレーザーを用いることを含む、請求項１に記載の方法。
  4. 前記第１の複数のスクライブラインが、前記半導体ウエハの前記裏側の中へ部分的に形成されたトレンチを含む、請求項１に記載の方法。
  5. 前記第２の複数のスクライブラインが、前記半導体ウエハの前記表側の中へ部分的に形成されたトレンチを含む、請求項１に記載の方法。
  6. 前記表側に前記マスクを形成することが、水溶性マスクを形成することを含む、請求項１に記載の方法。
  7. 前記表側に前記マスクを形成することが、ＵＶ硬化性マスクを形成することを含む、請求項１に記載の方法。
  8. 前記半導体ウエハが、単結晶シリコン基板である、請求項１に記載の方法。
  9. 表側の複数の集積回路及び裏側のメタライゼーションを備えた半導体ウエハのダイシング方法であって、前記方法が、
    マスクを使用することなく、第１のレーザースクライビング処理によって、前記裏側の前記メタライゼーションをパターニングし、前記裏側に第１の複数のレーザースクライブラインを提供すること、
    前記第１のレーザースクライビング処理の間に、前記メタライゼーションのパターニングと同じレーザーを使用して、前記半導体ウエハの前記裏側にダイマーキングすること、
    前記半導体ウエハの前記表側にマスクを形成すること、
    第２のレーザースクライビング処理によって、前記表側から、前記マスクをパターニングし、前記集積回路の間に前記半導体ウエハの領域を露出させる第２の複数のスクライブラインを、パターニングされたマスクに提供することであって、前記第２の複数のスクライブラインが、前記第１の複数のスクライブラインと位置合わせされる、パターニングされたマスクに提供すること、並びに
    前記第２の複数のスクライブラインを通って、前記半導体ウエハをプラズマエッチングし、前記集積回路を個片化することを含む、方法。
  10. 前記第１及び第２のレーザースクライビング処理が、フェムト秒ベースのレーザーを用いることを含む、請求項９に記載の方法。
  11. 前記第１の複数のスクライブラインが、前記半導体ウエハの前記裏側の中へ部分的に形成されたトレンチを含む、請求項９に記載の方法。
  12. 前記第２の複数のスクライブラインが、前記半導体ウエハの前記表側の中へ部分的に形成されたトレンチを含む、請求項９に記載の方法。
  13. 前記表側に前記マスクを形成することが、水溶性マスクを形成することを含む、請求項９に記載の方法。
  14. 前記表側に前記マスクを形成することが、ＵＶ硬化性マスクを形成することを含む、請求項９に記載の方法。
JP2016515378A 2013-09-19 2014-09-02 ウエハの裏側及び表側からのウエハダイシング Active JP6422484B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361879787P 2013-09-19 2013-09-19
US61/879,787 2013-09-19
US14/103,534 US9224650B2 (en) 2013-09-19 2013-12-11 Wafer dicing from wafer backside and front side
US14/103,534 2013-12-11
PCT/US2014/053699 WO2015041842A1 (en) 2013-09-19 2014-09-02 Wafer dicing from wafer backside and front side

Publications (2)

Publication Number Publication Date
JP2016533025A JP2016533025A (ja) 2016-10-20
JP6422484B2 true JP6422484B2 (ja) 2018-11-14

Family

ID=52668310

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016515378A Active JP6422484B2 (ja) 2013-09-19 2014-09-02 ウエハの裏側及び表側からのウエハダイシング

Country Status (8)

Country Link
US (1) US9224650B2 (ja)
EP (2) EP3047517B1 (ja)
JP (1) JP6422484B2 (ja)
KR (1) KR20160055933A (ja)
ES (1) ES2871419T3 (ja)
PT (1) PT3047517T (ja)
TW (1) TWI655684B (ja)
WO (1) WO2015041842A1 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013212577A1 (de) * 2013-06-28 2014-12-31 Trumpf Laser- Und Systemtechnik Gmbh Verfahren zum Abtragschneiden eines Werkstücks mittels eines gepulsten Laserstrahls
US20150147850A1 (en) * 2013-11-25 2015-05-28 Infineon Technologies Ag Methods for processing a semiconductor workpiece
JP5887633B1 (ja) * 2014-10-02 2016-03-16 富士ゼロックス株式会社 半導体片の製造方法
JP6506606B2 (ja) * 2015-04-27 2019-04-24 株式会社ディスコ ウエーハの分割方法
KR101685428B1 (ko) * 2015-07-20 2016-12-12 주식회사 이오테크닉스 레이저 마킹방법
EP3171399B1 (en) * 2015-11-18 2020-06-03 IMEC vzw Method for singulating a stack of semiconductor wafers
EP3387764B1 (en) 2015-12-13 2021-11-24 Genxcomm, Inc. Interference cancellation methods and apparatus
JP2017152569A (ja) * 2016-02-25 2017-08-31 株式会社ディスコ ウエーハの加工方法
US10257746B2 (en) 2016-07-16 2019-04-09 GenXComm, Inc. Interference cancellation methods and apparatus
JP6765949B2 (ja) * 2016-12-12 2020-10-07 株式会社ディスコ ウェーハの加工方法
JP6824581B2 (ja) * 2017-04-04 2021-02-03 株式会社ディスコ 加工方法
KR101962754B1 (ko) * 2017-07-06 2019-03-28 주식회사 이오테크닉스 웨이퍼 가공방법 및 웨이퍼 가공장치
JP7066263B2 (ja) * 2018-01-23 2022-05-13 株式会社ディスコ 加工方法、エッチング装置、及びレーザ加工装置
US11664276B2 (en) 2018-11-30 2023-05-30 Texas Instruments Incorporated Front side laser-based wafer dicing
US11150409B2 (en) * 2018-12-27 2021-10-19 GenXComm, Inc. Saw assisted facet etch dicing
US10896819B2 (en) * 2019-01-25 2021-01-19 Semiconductor Components Industries, Llc Backside metal photolithographic patterning die singulation systems and related methods
US11127634B2 (en) * 2019-01-25 2021-09-21 Semiconductor Components Industries, Llc Backside metal removal die singulation systems and related methods
US10796963B2 (en) 2019-01-25 2020-10-06 Semiconductor Components Industries, Llc Backside metal patterning die singulation systems and related methods
US11114343B2 (en) * 2019-01-25 2021-09-07 Semiconductor Components Industries, Llc Partial backside metal removal singulation system and related methods
DE102019204457B4 (de) * 2019-03-29 2024-01-25 Disco Corporation Substratbearbeitungsverfahren
EP3909078A4 (en) * 2019-06-27 2022-12-21 Yangtze Memory Technologies Co., Ltd. MARKING PATTERN IN THREE-DIMENSIONAL MEMORY DEVICE STAIR STRUCTURE FORMING
US10727945B1 (en) 2019-07-15 2020-07-28 GenXComm, Inc. Efficiently combining multiple taps of an optical filter
US11215755B2 (en) 2019-09-19 2022-01-04 GenXComm, Inc. Low loss, polarization-independent, large bandwidth mode converter for edge coupling
US11539394B2 (en) 2019-10-29 2022-12-27 GenXComm, Inc. Self-interference mitigation in in-band full-duplex communication systems
US11211247B2 (en) 2020-01-30 2021-12-28 Applied Materials, Inc. Water soluble organic-inorganic hybrid mask formulations and their applications
US11854888B2 (en) * 2020-06-22 2023-12-26 Applied Materials, Inc. Laser scribing trench opening control in wafer dicing using hybrid laser scribing and plasma etch approach
US11796737B2 (en) 2020-08-10 2023-10-24 GenXComm, Inc. Co-manufacturing of silicon-on-insulator waveguides and silicon nitride waveguides for hybrid photonic integrated circuits
CN116096681A (zh) * 2020-09-14 2023-05-09 斯纳普公司 用于波导玻璃基板的优化的激光切割工艺
US12001065B1 (en) 2020-11-12 2024-06-04 ORCA Computing Limited Photonics package with tunable liquid crystal lens
US12057873B2 (en) 2021-02-18 2024-08-06 GenXComm, Inc. Maximizing efficiency of communication systems with self-interference cancellation subsystems
US11688718B2 (en) * 2021-09-07 2023-06-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of controlling warpage during LAB
CN116013847A (zh) * 2021-10-22 2023-04-25 联华电子股份有限公司 半导体装置的制作方法
EP4409738A1 (en) 2021-10-25 2024-08-07 Orca Computing Limited Hybrid photonic integrated circuits for ultra-low phase noise signal generators
CN115274424B (zh) * 2022-06-24 2024-01-19 安徽安芯电子科技股份有限公司 半导体晶片切割工艺
CN115831736B (zh) * 2023-02-13 2023-05-05 成都万应微电子有限公司 一种半导体材料产品的切割方法

Family Cites Families (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
US4339528A (en) 1981-05-19 1982-07-13 Rca Corporation Etching method using a hardened PVA stencil
US4684437A (en) 1985-10-31 1987-08-04 International Business Machines Corporation Selective metal etching in metal/polymer structures
JPH0416085A (ja) 1990-05-10 1992-01-21 Tokyo Gas Co Ltd 画像記録再生装置
KR100215338B1 (ko) 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
JPH05166926A (ja) * 1991-12-12 1993-07-02 Hitachi Ltd 半導体基板ダイシング法
EP0609809B8 (en) 1993-02-01 2001-11-21 Canon Kabushiki Kaisha Liquid crystal display device
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
EP1357584A3 (en) 1996-08-01 2005-01-12 Surface Technology Systems Plc Method of surface treatment of semiconductor substrates
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
JP2001044144A (ja) 1999-08-03 2001-02-16 Tokyo Seimitsu Co Ltd 半導体チップの製造プロセス
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
US6300593B1 (en) 1999-12-07 2001-10-09 First Solar, Llc Apparatus and method for laser scribing a coated substrate
US6574250B2 (en) 2000-01-10 2003-06-03 Electro Scientific Industries, Inc. Laser system and method for processing a memory link with a burst of laser pulses having ultrashort pulse widths
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
WO2001054853A2 (en) * 2000-01-27 2001-08-02 National Research Council Of Canada Method and apparatus for repair of defects in materials with short laser pulses
WO2001074529A2 (en) 2000-03-30 2001-10-11 Electro Scientific Industries, Inc. Laser system and method for single pass micromachining of multilayer workpieces
KR100773070B1 (ko) 2000-07-12 2007-11-02 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 Ｉｃ 퓨즈를 하나의 펄스로 절단하기 위한 ｕｖ 레이저시스템 및 방법
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
JPWO2003028072A1 (ja) * 2001-09-20 2005-01-13 株式会社ルネサステクノロジ 半導体装置の製造方法
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
KR20040086725A (ko) 2002-02-25 2004-10-12 가부시기가이샤 디스코 반도체 웨이퍼의 분할 방법
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
ATE316691T1 (de) 2002-04-19 2006-02-15 Xsil Technology Ltd Laser-behandlung
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
US20040157457A1 (en) 2003-02-12 2004-08-12 Songlin Xu Methods of using polymer films to form micro-structures
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
US7087452B2 (en) 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005191039A (ja) * 2003-12-24 2005-07-14 Matsushita Electric Ind Co Ltd 半導体ウェハの処理方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
US7129114B2 (en) 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies
JP2005294636A (ja) * 2004-04-01 2005-10-20 Hitachi Constr Mach Co Ltd ウエハの個片化方法、チップ、レーザマーキング方法およびレーザマーキング装置
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7804043B2 (en) 2004-06-15 2010-09-28 Laserfacturing Inc. Method and apparatus for dicing of thin and ultra thin semiconductor wafer using ultrafast pulse laser
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
JP4271625B2 (ja) * 2004-06-30 2009-06-03 株式会社フジクラ 半導体パッケージ及びその製造方法
US7507638B2 (en) 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
US20060088984A1 (en) 2004-10-21 2006-04-27 Intel Corporation Laser ablation method
US20060086898A1 (en) 2004-10-26 2006-04-27 Matsushita Electric Industrial Co., Ltd. Method and apparatus of making highly repetitive micro-pattern using laser writer
US20060146910A1 (en) 2004-11-23 2006-07-06 Manoochehr Koochesfahani Method and apparatus for simultaneous velocity and temperature measurements in fluid flow
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
JP2006253402A (ja) 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
US7361990B2 (en) 2005-03-17 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
DE102005046479B4 (de) * 2005-09-28 2008-12-18 Infineon Technologies Austria Ag Verfahren zum Spalten von spröden Materialien mittels Trenching Technologie
JP4783381B2 (ja) * 2005-11-24 2011-09-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
US7494900B2 (en) 2006-05-25 2009-02-24 Electro Scientific Industries, Inc. Back side wafer dicing
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP5168920B2 (ja) * 2007-01-31 2013-03-27 富士電機株式会社 半導体装置の製造方法およびマーキング装置
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP5141070B2 (ja) * 2007-03-29 2013-02-13 富士電機株式会社 ウェーハのダイシング方法
US7926410B2 (en) 2007-05-01 2011-04-19 J.R. Automation Technologies, L.L.C. Hydraulic circuit for synchronized horizontal extension of cylinders
KR101634970B1 (ko) * 2007-05-18 2016-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
JP4488037B2 (ja) 2007-07-24 2010-06-23 パナソニック株式会社 半導体ウェハの処理方法
JP5205012B2 (ja) 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
JP4858395B2 (ja) 2007-10-12 2012-01-18 パナソニック株式会社 プラズマ処理装置
JP5128897B2 (ja) * 2007-10-23 2013-01-23 株式会社ディスコ ウエーハの分割方法
JP2009141147A (ja) * 2007-12-06 2009-06-25 Nec Electronics Corp 半導体装置の製造方法
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
JP2009260272A (ja) 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
TW201006600A (en) 2008-04-10 2010-02-16 Applied Materials Inc Laser-scribing platform and hybrid writing strategy
US20100013036A1 (en) 2008-07-16 2010-01-21 Carey James E Thin Sacrificial Masking Films for Protecting Semiconductors From Pulsed Laser Process
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
JP5619382B2 (ja) * 2009-07-10 2014-11-05 株式会社ディスコ ウエーハの加工方法
JP5486865B2 (ja) * 2009-07-27 2014-05-07 株式会社ディスコ 金属層付きチップの製造方法
KR101036157B1 (ko) * 2010-03-11 2011-05-23 에스엔유 프리시젼 주식회사 마킹 기능을 가진 레이저 스크라이빙 장치 및 이를 이용한 태양 전지 가공 방법
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US9126285B2 (en) * 2011-06-15 2015-09-08 Applied Materials, Inc. Laser and plasma etch wafer dicing using physically-removable mask
US8703581B2 (en) * 2011-06-15 2014-04-22 Applied Materials, Inc. Water soluble mask for substrate dicing by laser and plasma etch
US8557682B2 (en) * 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-layer mask for substrate dicing by laser and plasma etch
US8361828B1 (en) * 2011-08-31 2013-01-29 Alta Devices, Inc. Aligned frontside backside laser dicing of semiconductor films
JP2013058707A (ja) * 2011-09-09 2013-03-28 Hitachi Cable Ltd 半導体発光素子の製造方法
US8723314B2 (en) 2012-02-29 2014-05-13 Advanced Micro Devices, Inc. Semiconductor workpiece with backside metallization and methods of dicing the same

Also Published As

Publication number Publication date
JP2016533025A (ja) 2016-10-20
EP3047517A1 (en) 2016-07-27
PT3047517T (pt) 2021-05-27
EP3047517B1 (en) 2021-03-17
US9224650B2 (en) 2015-12-29
EP3869546A1 (en) 2021-08-25
WO2015041842A1 (en) 2015-03-26
US20150079761A1 (en) 2015-03-19
TW201517153A (zh) 2015-05-01
ES2871419T3 (es) 2021-10-28
EP3047517A4 (en) 2017-05-03
KR20160055933A (ko) 2016-05-18
TWI655684B (zh) 2019-04-01
EP3869546B1 (en) 2024-05-15

Similar Documents

Publication Publication Date Title
JP6422484B2 (ja) ウエハの裏側及び表側からのウエハダイシング
JP6642937B2 (ja) フェムト秒レーザ及びプラズマエッチングを用いたウェハダイシング
JP6577514B2 (ja) 水溶性ダイアタッチフィルムを用いたレーザ・プラズマエッチングウェハダイシング
US8993414B2 (en) Laser scribing and plasma etch for high die break strength and clean sidewall
US9126285B2 (en) Laser and plasma etch wafer dicing using physically-removable mask
JP5926448B2 (ja) Ｕｖ反応性接着フィルムを用いたレーザ・プラズマエッチングウェハダイシング
US9275902B2 (en) Dicing processes for thin wafers with bumps on wafer backside
US9349648B2 (en) Hybrid wafer dicing approach using a rectangular shaped two-dimensional top hat laser beam profile or a linear shaped one-dimensional top hat laser beam profile laser scribing process and plasma etch process
US20140346641A1 (en) Wafer dicing with wide kerf by laser scribing and plasma etching hybrid approach
KR102476266B1 (ko) 다중 통과 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용하는 하이브리드 웨이퍼 다이싱 접근법
JP2015528211A (ja) ダイシングされたウェハの輸送方法
JP2015531994A (ja) レーザ及びプラズマエッチングを用いたウェハダイシングのための均一なマスキング
JP7470104B2 (ja) 中間ブレークスルー処理を用いたハイブリッドレーザスクライビング及びプラズマエッチング手法を使用するウエハダイシング
TW201436019A (zh) 用於使用雷射劃線和電漿蝕刻的晶圓切割之水溶性膜與可ｕｖ固化膜之雜合遮罩

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170830

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180925

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181016

R150 Certificate of patent or registration of utility model

Ref document number: 6422484

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250