KR102476266B1 - 다중 통과 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용하는 하이브리드 웨이퍼 다이싱 접근법 - Google Patents

다중 통과 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용하는 하이브리드 웨이퍼 다이싱 접근법 Download PDF

Info

Publication number
KR102476266B1
KR102476266B1 KR1020207028876A KR20207028876A KR102476266B1 KR 102476266 B1 KR102476266 B1 KR 102476266B1 KR 1020207028876 A KR1020207028876 A KR 1020207028876A KR 20207028876 A KR20207028876 A KR 20207028876A KR 102476266 B1 KR102476266 B1 KR 102476266B1
Authority
KR
South Korea
Prior art keywords
pass
scribing
semiconductor wafer
integrated circuits
laser
Prior art date
Application number
KR1020207028876A
Other languages
English (en)
Other versions
KR20200118912A (ko
Inventor
정래 박
제임스 에스. 파파누
아제이 쿠마
웨이-쉥 레이
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20200118912A publication Critical patent/KR20200118912A/ko
Application granted granted Critical
Publication of KR102476266B1 publication Critical patent/KR102476266B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
    • B23K26/06—Shaping the laser beam, e.g. by masks or multi-focusing
    • B23K26/062—Shaping the laser beam, e.g. by masks or multi-focusing by direct control of the laser beam
    • B23K26/0622—Shaping the laser beam, e.g. by masks or multi-focusing by direct control of the laser beam by shaping pulses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K10/00—Welding or cutting by means of a plasma
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
    • B23K26/06—Shaping the laser beam, e.g. by masks or multi-focusing
    • B23K26/062—Shaping the laser beam, e.g. by masks or multi-focusing by direct control of the laser beam
    • B23K26/0622—Shaping the laser beam, e.g. by masks or multi-focusing by direct control of the laser beam by shaping pulses
    • B23K26/0624—Shaping the laser beam, e.g. by masks or multi-focusing by direct control of the laser beam by shaping pulses using ultrashort pulses, i.e. pulses of 1ns or less
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
    • B23K26/06—Shaping the laser beam, e.g. by masks or multi-focusing
    • B23K26/064—Shaping the laser beam, e.g. by masks or multi-focusing by means of optical elements, e.g. lenses, mirrors or prisms
    • B23K26/066—Shaping the laser beam, e.g. by masks or multi-focusing by means of optical elements, e.g. lenses, mirrors or prisms by using masks
    • B23K26/0661—Shaping the laser beam, e.g. by masks or multi-focusing by means of optical elements, e.g. lenses, mirrors or prisms by using masks disposed on the workpiece
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/08—Devices involving relative movement between laser beam and workpiece
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/18—Working by laser beam, e.g. welding, cutting or boring using absorbing layers on the workpiece, e.g. for marking or protecting purposes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/352—Working by laser beam, e.g. welding, cutting or boring for surface treatment
    • B23K26/359—Working by laser beam, e.g. welding, cutting or boring for surface treatment by providing a line or line pattern, e.g. a dotted break initiation line
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/38—Removing material by boring or cutting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/50—Working by transmitting the laser beam through or within the workpiece
    • B23K26/53—Working by transmitting the laser beam through or within the workpiece for modifying or reforming the material inside the workpiece, e.g. for producing break initiation cracks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/2633—Bombardment with radiation with high-energy radiation for etching, e.g. sputteretching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2101/00—Articles made by soldering, welding or cutting
    • B23K2101/36—Electric or electronic devices
    • B23K2101/40—Semiconductor devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/50—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26
    • B23K2103/56—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26 semiconducting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Electromagnetism (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Oil, Petroleum & Natural Gas (AREA)
  • Dicing (AREA)
  • Laser Beam Processing (AREA)

Abstract

반도체 웨이퍼들을 다이싱하는 방법들이 설명된다. 예에서, 집적 회로들을 상부에 갖는 반도체 웨이퍼를 다이싱하는 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 수반하며, 마스크는 집적 회로들을 덮고 보호하는 층으로 구성된다. 이어서, 마스크는, 집적 회로들 사이의 반도체 웨이퍼의 구역들을 노출시키는 갭들을 갖는 패터닝된 마스크를 제공하기 위해, 다중 통과 레이저 스크라이빙 프로세스로 패터닝되며, 다중 통과 레이저 스크라이빙 프로세스는 제1 에지 스크라이빙 경로를 따르는 제1 통과, 중앙 스크라이빙 경로를 따르는 제2 통과, 제2 에지 스크라이빙 경로를 따르는 제3 통과, 제2 에지 스크라이빙 경로를 따르는 제4 통과, 중앙 스크라이빙 경로를 따르는 제5 통과, 및 제1 에지 스크라이빙 경로를 따르는 제6 통과를 포함한다. 이어서, 반도체 웨이퍼는, 집적 회로들을 싱귤레이팅하기 위해, 패터닝된 마스크 내의 갭들을 통해 플라즈마 에칭된다.

Description

다중 통과 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용하는 하이브리드 웨이퍼 다이싱 접근법
본 출원은 2018년 3월 12일자로 출원된 미국 정식 출원 번호 제15/918,673호의 우선권을 주장하며, 이로써, 그 미국 정식 출원의 전체 내용은 인용에 의해 본원에 포함된다.
본 개시내용의 실시예들은 반도체 프로세싱의 분야에 관한 것으로, 특히, 각각 복수의 집적 회로들을 상부에 갖는 반도체 웨이퍼들을 다이싱(dicing)하는 방법들에 관한 것이다.
반도체 웨이퍼 프로세싱에서, 집적 회로들은 실리콘 또는 다른 반도체 재료로 구성된 웨이퍼(또한 기판으로 지칭됨) 상에 형성된다. 일반적으로, 반도전성, 도전성, 또는 절연성인 다양한 재료들의 층들이 집적 회로들을 형성하기 위해 활용된다. 이들 재료들은 집적 회로들을 형성하기 위해 다양한 잘 알려져 있는 프로세스들을 사용하여 도핑, 증착, 및 에칭된다. 각각의 웨이퍼는, 다이스(dice)로 알려져 있는, 집적 회로들을 포함하는 다수의 개별 구역들을 형성하기 위해 프로세싱된다.
집적 회로 형성 프로세스 후에, 웨이퍼는, 패키징을 위해 또는 더 큰 회로들 내에서 패키징되지 않은 형태로 사용되기 위해, 개별 다이(die)를 서로로부터 분리하도록 "다이싱"된다. 웨이퍼 다이싱에 사용되는 2개의 주요 기법들은 스크라이빙(scribing) 및 소잉(sawing)이다. 스크라이빙의 경우, 다이아몬드 팁 스크라이브(diamond tipped scribe)가 미리-형성된 스크라이브 라인들을 따라 웨이퍼 표면에 걸쳐 이동된다. 이들 스크라이브 라인들은 다이스 사이의 공간들을 따라 연장된다. 이들 공간들은 일반적으로 "스트리트(street)들"로 지칭된다. 다이아몬드 스크라이브는 스트리트들을 따라 웨이퍼 표면에 얕은 스크래치들을 형성한다. 이를테면 롤러에 의해 압력이 가해질 시에, 웨이퍼는 스크라이브 라인들을 따라 분리된다. 웨이퍼에서의 브레이크(break)들은 웨이퍼 기판의 결정 격자 구조를 따른다. 스크라이빙은 두께가 약 10 mil(1/1000 인치) 이하인 웨이퍼들에 사용될 수 있다. 더 두꺼운 웨이퍼들의 경우, 현재, 소잉이 다이싱을 위한 바람직한 방법이다.
소잉의 경우, 높은 분당 회전수로 회전하는 다이아몬드 팁 소우(diamond tipped saw)가 웨이퍼 표면과 접촉하고, 스트리트들을 따라 웨이퍼를 소잉한다. 웨이퍼는 막 프레임에 걸쳐 신장된 접착 막과 같은 지지 부재 상에 탑재되고, 소우가 수직 및 수평 스트리트들 둘 모두에 반복적으로 적용된다. 스크라이빙 또는 소잉에 대한 하나의 문제는 다이스의 절단된 에지들을 따라 칩(chip)들 및 가우지(gouge)들이 형성될 수 있다는 것이다. 부가하여, 크랙(crack)들이 형성되어 다이스의 에지들로부터 기판 내로 전파될 수 있고, 집적 회로를 동작 불능 상태로 만들 수 있다.
칩핑 및 크랙킹은 스크라이빙의 경우에 특히 문제가 되는데, 이는 정사각형 또는 직사각형 다이의 하나의 면만이 결정질 구조의 <110> 방향으로 스크라이빙될 수 있기 때문이다.
결과적으로, 다이의 다른 면의 클리빙(cleaving)은 들쭉날쭉한 분리 라인을 초래한다. 칩핑 및 크랙킹 때문에, 집적 회로들에 대한 손상을 방지하기 위해, 부가적인 간격이 웨이퍼 상에서 다이스 사이에 요구되며, 예컨대, 칩들 및 크랙들은 실제 집적 회로들로부터 일정 거리만큼 떨어져 유지된다. 간격 요건들의 결과로서, 표준 사이즈 웨이퍼 상에 그만큼 많은 다이스가 형성되는 것이 가능하지 않고, 그렇지 않으면 회로망을 위해 사용될 수 있는 웨이퍼 공간(wafer real estate)이 낭비된다. 소우의 사용은 반도체 웨이퍼 상의 공간 낭비를 악화시킨다. 소우의 블레이드는 두께가 대략 15 미크론이다. 따라서, 소우에 의해 이루어지는 절단 주위의 크랙킹 및 다른 손상이 집적 회로들을 훼손시키지 않는 것을 보장하기 위해, 대개, 300 미크론 내지 500 미크론이 다이스 각각의 회로망을 분리해야만 한다. 게다가, 절단 후에, 각각의 다이는 소잉 프로세스로부터 기인하는 입자들 및 다른 오염물들을 제거하기 위해, 상당한 클리닝(cleaning)을 요구한다.
플라즈마 다이싱이 또한 사용되었지만, 마찬가지로 제한들을 가질 수 있다. 예컨대, 플라즈마 다이싱의 구현을 방해하는 하나의 제한은 비용일 수 있다. 레지스트를 패터닝하기 위한 표준 리소그래피 동작은 구현 비용을 엄청나게 고가로 만들 수 있다. 플라즈마 다이싱의 구현을 방해할 수 있는 다른 제한은 스트리트들을 따라 다이싱할 때 일반적으로 조우되는 금속들(예컨대, 구리)의 플라즈마 프로세싱이 생산 문제들 또는 처리량 제한들을 초래할 수 있다는 것이다.
본 개시내용의 실시예들은 반도체 웨이퍼들을 다이싱하는 방법, 및 반도체 웨이퍼들을 다이싱하기 위한 장치들을 포함한다.
실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 수반하며, 마스크는 집적 회로들을 덮고 보호하는 층으로 구성된다. 이어서, 마스크는, 집적 회로들 사이의 반도체 웨이퍼의 구역들을 노출시키는 갭들을 갖는 패터닝된 마스크를 제공하기 위해, 다중 통과 레이저 스크라이빙(multiple pass laser scribing) 프로세스로 패터닝되며, 다중 통과 레이저 스크라이빙 프로세스는 제1 에지 스크라이빙 경로를 따르는 제1 통과, 중앙 스크라이빙 경로를 따르는 제2 통과, 제2 에지 스크라이빙 경로를 따르는 제3 통과, 제2 에지 스크라이빙 경로를 따르는 제4 통과, 중앙 스크라이빙 경로를 따르는 제5 통과, 및 제1 에지 스크라이빙 경로를 따르는 제6 통과를 포함한다. 이어서, 반도체 웨이퍼는, 집적 회로들을 싱귤레이팅(singulate)하기 위해, 패터닝된 마스크 내의 갭들을 통해 플라즈마 에칭된다.
다른 실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 수반하며, 마스크는 집적 회로들을 덮고 보호하는 층으로 구성된다. 이어서, 마스크는, 집적 회로들 사이의 반도체 웨이퍼의 구역들을 노출시키는 갭들을 갖는 패터닝된 마스크를 제공하기 위해, 다중 통과 레이저 스크라이빙 프로세스로 패터닝되며, 다중 통과 레이저 스크라이빙 프로세스는 중앙 스크라이빙 경로를 따르는 제1 통과, 제1 에지 스크라이빙 경로를 따르는 제2 통과, 제2 에지 스크라이빙 경로를 따르는 제3 통과, 제2 에지 스크라이빙 경로를 따르는 제4 통과, 제1 에지 스크라이빙 경로를 따르는 제5 통과, 및 중앙 스크라이빙 경로를 따르는 제6 통과를 포함한다. 이어서, 반도체 웨이퍼는, 집적 회로들을 싱귤레이팅하기 위해, 패터닝된 마스크 내의 갭들을 통해 플라즈마 에칭된다.
다른 실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하기 위한 시스템은 팩토리 인터페이스를 포함한다. 시스템은 또한, 팩토리 인터페이스와 커플링되고 레이저 조립체를 갖는 레이저 스크라이브 장치를 포함하며, 레이저 조립체는 다중 통과 레이저 스크라이빙 프로세스를 제공하도록 구성되고, 그 다중 통과 레이저 스크라이빙 프로세스는 제1 에지 스크라이빙 경로를 따르는 다수의 통과들, 중앙 스크라이빙 경로를 따르는 다수의 통과들, 및 제2 에지 스크라이빙 경로를 따르는 다수의 통과들을 포함한다. 시스템은 또한, 팩토리 인터페이스와 커플링된 플라즈마 에칭 챔버를 포함한다.
도 1은 본 개시내용의 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법에서의 동작들을 표현하는 흐름도이다.
도 2a는 본 개시내용의 실시예에 따른, 도 1의 흐름도의 동작(102)에 대응하는, 반도체 웨이퍼를 다이싱하는 방법의 수행 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도를 예시한다.
도 2b는 본 개시내용의 실시예에 따른, 도 1의 흐름도의 동작(104)에 대응하는, 반도체 웨이퍼를 다이싱하는 방법의 수행 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도를 예시한다.
도 2c는 본 개시내용의 실시예에 따른, 도 1의 흐름도의 동작(108)에 대응하는, 반도체 웨이퍼를 다이싱하는 방법의 수행 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도를 예시한다.
도 3a 및 도 3b는 본 개시내용의 실시예에 따른, 깊은 스크라이브 및 얕은 스크라이브에 대한 다중 통과 레이저 스크라이빙 프로세스의 제1 시퀀스를 각각 예시한다.
도 4a 및 도 4b는 본 개시내용의 실시예에 따른, 깊은 스크라이브 및 얕은 스크라이브에 대한 다중 통과 레이저 스크라이빙 프로세스의 제2 시퀀스를 각각 예시한다.
도 5는 본 개시내용의 실시예에 따른, 다중 레이저 스크라이브 통과들의 결과로서 트렌치 프로파일들을 예시한다.
도 6은 본 개시내용의 실시예에 따른, 펨토초 범위, 피코초 범위, 및 나노초 범위에서 레이저 펄스 폭을 사용하는 효과들을 예시한다.
도 7은 본 개시내용의 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 구역에서 사용될 수 있는 재료들의 스택의 단면도를 예시한다.
도 8a 내지 도 8d는 본 개시내용의 실시예에 따른, 반도체 웨이퍼를 다이싱하는 방법에서의 다양한 동작들의 단면도들을 예시한다.
도 9는 본 개시내용의 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃의 블록도를 예시한다.
도 10은 본 개시내용의 실시예에 따른 예시적인 컴퓨터 시스템의 블록도를 예시한다.
반도체 웨이퍼들을 다이싱하는 방법들이 설명되며, 각각의 웨이퍼는 그 위에 복수의 집적 회로들을 갖는다. 다음의 설명에서, 본 개시내용의 실시예들의 철저한 이해를 제공하기 위해, 다수의 특정 세부사항들, 이를테면, 다중 통과 레이저 스크라이빙 접근법들, 및 플라즈마 에칭 조건들 및 재료 체제(regime)들이 제시된다. 본 개시내용의 실시예들이 이들 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자에게 자명할 것이다. 다른 경우들에서, 본 개시내용의 실시예들을 불필요하게 불분명하게 하지 않기 위해, 집적 회로 제작과 같은 잘 알려져 있는 양상들은 상세히 설명되지 않는다. 게다가, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이고, 반드시 실척대로 도시된 것이 아니라는 것이 이해되어야 한다.
초기 레이저 스크라이브 및 후속 플라즈마 에칭을 수반하는 하이브리드 웨이퍼 또는 기판 다이싱 프로세스가 다이 싱귤레이션(singulation)을 위해 구현될 수 있다. 레이저 스크라이브 프로세스는 마스크 층, 유기 및 무기 유전체 층들, 및 디바이스 층들을 깨끗하게 제거하기 위해 사용될 수 있다. 이어서, 웨이퍼 또는 기판의 노출, 또는 웨이퍼 또는 기판의 부분적인 에칭 시에, 레이저 에칭 프로세스가 종료될 수 있다. 이어서, 다이 또는 칩 싱귤레이션 또는 다이싱을 발생시키기 위해, 웨이퍼 또는 기판의 벌크(bulk)를 통해, 이를테면, 벌크 단일 결정질 실리콘을 통해 에칭하기 위해, 다이싱 프로세스의 플라즈마 에칭 부분이 이용될 수 있다. 더 구체적으로, 하나 이상의 실시예들은, 예컨대 다이싱 애플리케이션들을 위한 다중 통과 레이저 스크라이빙 프로세스를 구현하는 것에 관한 것이다.
본원에서 설명되는 하나 이상의 실시예들은 다이싱 품질 및 처리량 개선을 위해 설계된 스크라이빙 시퀀스를 갖는 다중-통과 레이저 스크라이빙 프로세스에 관한 것이다. 패턴화된 레이저 스크라이빙에 의한 하이브리드 웨이퍼 다이싱이 설명된다. 본원에서 설명되는 실시예들은 웨이퍼들을 다이싱하기 위한 펨토초 레이저 스크라이빙 및 플라즈마 에칭 하이브리드 기술을 위해 구현될 수 있다. 레이저 스크라이빙/플라즈마 에칭 프로세스들을 사용함으로써, 프로세스 수율 및 처리량 개선들이 달성될 수 있다. 레이저 스크라이빙 프로세스에 의해 준비되는 트렌치의 프로파일 및 클린리스(cleanliness)는 후속 플라즈마 에칭 프로세스에 상당한 영향을 미칠 수 있다. 본원에서 설명되는 바와 같이, 패턴화된 스크라이빙은 다이 싱귤레이션을 위한 플라즈마 에칭 프로세스를 위한 평탄한 최하부 프로파일을 생성하도록 구현될 수 있고, 프로세스 품질 개선 및 비용 효율성의 이점을 가질 수 있다.
콘텍스트(context)를 제공하기 위해, 다이싱 프로세스 수율 및 처리량은 레이저 스크라이빙 프로세스 동작과 플라즈마 에칭 프로세스 동작 둘 모두의 품질 및 시간에 따라 좌우될 수 있다. 에칭 프로세스를 가능하게 하기 위해, 레이저 스크라이빙에 의해 준비되는 평탄한-최하부 트렌치 프로파일이 바람직할 수 있다. 평탄한 최상부 빔 프로파일을 생성하는 특수한 옵틱(optic)들이 원하는 트렌치 프로파일을 형성하기 위해 사용될 수 있지만, 그러한 구현은 빔 프로파일 변환을 위한 상당한 레이저 파워 손실의 대가와 연관될 수 있다. 그러한 특수 옵틱들을 이용하여 더 두꺼운 디바이스 층을 통해 스크라이빙하기 위해, 한층 더 높은 레이저 파워가 필요할 수 있다. 그러나, 상업용 레이저 펨토초 소스들은 레이저 파워에 대하여 제한될 수 있다.
본 개시내용의 실시예에 따르면, 후속 플라즈마 에칭 프로세스의 편의를 위해 원하는 트렌치 프로파일을 준비하기 위해, 가우시안(Gaussian)-프로파일 레이저 빔이 다중-통과 스크라이빙 프로세스를 위해 사용된다. 실시예에서, 레이저 스크라이빙의 다수의 통과들은 설계된 시퀀스로 수행된다. 하나의 통과로부터 다음 통과로 레이저 스크라이빙의 시퀀스를 변경함으로써, 상이한 트렌치 프로파일들이 달성될 수 있다. 게다가, 레이저 스폿 사이즈 및 통과-대-통과 분리 거리(피치)를 변경하는 것은 트렌치 최하부의 거칠기의 더 정밀한 제어에 기여할 수 있다. 실시예들은 매우 유연한 접근법을 제공하도록 구현될 수 있고, 특정 디바이스 층 조건들에 따라 원하는 트렌치 프로파일들을 만들도록 조정될 수 있다. 다른 실시예들에서, 평탄한 최상부를 갖는 라인-형상 레이저 빔이 가우시안-프로파일 레이저 빔 프로세스 대신에 사용될 수 있다.
본원에서 설명되는 패턴화된 스크라이빙 접근법들은 스크라이빙 프로세스 동안 광 손실을 감소시키는 것과 같은 이점들을 가질 수 있다. 레이저 스크라이빙된 트렌치 프로파일 제어를 위한 부가적인 옵틱들의 사용 없이, 원래의 빔 경로로부터의 반사, 투과, 산란 등으로 인한 광 손실이 없다. 실시예들은 용이한 구성을 가능하게 하도록 구현될 수 있다. 옵틱들의 사용에 대한 더 적은 의존도는 광학 구성(optics configuration)을 간단하게 만든다. 비용 절감들이 달성될 수 있다. 광 손실 감소는 레이저 빔 소스의 비용 효율적인 선택을 추가로 제공할 수 있다. 본원에서 설명되는 접근법들은 프로세스 품질 개선과 비용 효율성의 결합된 이점을 가질 수 있다. 예컨대, 더 높은 파워 레이저 소스를 요구하지 않는, 광 손실이 크지 않은 가우시안 빔 광학 구성이 구현될 수 있다. 본원에서 설명되는 실시예들은 또한, 광학 머시닝 애플리케이션들, 이를테면, 미세유체 채널 형성, 가이드 형성 등에 적용될 수 있다.
따라서, 본 개시내용의 양상에서, 다중 통과 레이저 스크라이빙 프로세스와 플라즈마 에칭 프로세스의 조합이 반도체 웨이퍼를 싱귤레이팅된 집적 회로들로 다이싱하기 위해 사용될 수 있다. 도 1은 본 개시내용의 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법에서의 동작들을 표현하는 흐름도(100)이다. 도 2a 내지 도 2c는 본 개시내용의 실시예에 따른, 흐름도(100)의 동작들에 대응하는, 반도체 웨이퍼를 다이싱하는 방법의 수행 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도들을 예시한다.
흐름도(100)의 동작(102) 및 대응하는 도 2a를 참조하면, 마스크(202)가 반도체 웨이퍼 또는 기판(204) 위에 형성된다. 마스크(202)는 반도체 웨이퍼(204)의 표면 상에 형성된 집적 회로들(206)을 덮고 보호하는 층으로 구성된다. 마스크(202)는 또한, 집적 회로들(206) 각각 사이에 형성된 개재 스트리트들(207)을 덮는다.
본 개시내용의 실시예에 따르면, 마스크(202)를 형성하는 것은 포토-레지스트 층 또는 I-라인 패터닝 층과 같은(그러나 이에 제한되지는 않음) 층을 형성하는 것을 포함한다. 예컨대, 폴리머 층, 이를테면 포토-레지스트 층은 리소그래피 프로세스에서의 사용에 대해 다른 방식으로 적합한 재료로 구성될 수 있다. 일 실시예에서, 포토-레지스트 층은 포지티브 포토-레지스트 재료, 이를테면, 248 나노미터(nm) 레지스트, 193 nm 레지스트, 157 nm 레지스트, EUV(extreme ultra-violet) 레지스트, 또는 다이아조나프토퀴논 증감제를 갖는 페놀 수지 매트릭스(그러나 이에 제한되지는 않음)로 구성된다. 다른 실시예에서, 포토-레지스트 층은 네거티브 포토-레지스트 재료, 이를테면, 폴리-시스-이소프렌 및 폴리-비닐-신나메이트(그러나 이에 제한되지는 않음)로 구성된다.
다른 실시예에서, 마스크(202)를 형성하는 것은 플라즈마 증착 프로세스에서 증착되는 층을 형성하는 것을 수반한다. 예컨대, 하나의 그러한 실시예에서, 마스크(202)는 플라즈마 증착된 테플론(Teflon) 또는 테플론-유사(폴리머 CF2) 층으로 구성된다. 특정 실시예에서, 폴리머 CF2 층은 가스 C4F8을 수반하는 플라즈마 증착 프로세스에서 증착된다.
다른 실시예에서, 마스크(202)를 형성하는 것은 수용성 마스크 층을 형성하는 것을 수반한다. 실시예에서, 수용성 마스크 층은 수성 매체들에서 쉽게 용해가능하다. 예컨대, 일 실시예에서, 수용성 마스크 층은, 알칼리 용액, 산성 용액, 또는 탈이온수 중 하나 이상에서 용해가능한 재료로 구성된다. 실시예에서, 수용성 마스크 층은, 대략 섭씨 50도 내지 160도의 범위의 가열과 같은 가열 프로세스에 노출될 시에 이의 수용성을 유지한다. 예컨대, 일 실시예에서, 수용성 마스크 층은 레이저 및 플라즈마 에칭 싱귤레이션 프로세스에 사용되는 챔버 조건들에 대한 노출 후에, 수성 용액들에서 용해가능하다. 일 실시예에서, 수용성 마스크 층은, 폴리비닐 알코올, 폴리아크릴산, 덱스트란, 폴리메타크릴산, 폴리에틸렌 이민, 또는 폴리에틸렌 산화물과 같은(그러나 이에 제한되지는 않음) 재료로 구성된다. 특정 실시예에서, 수용성 마스크 층은 수성 용액에서 분당 대략 1 내지 15 미크론의 범위, 그리고 더 구체적으로는 분당 대략 1.3 미크론의 에칭 레이트를 갖는다.
다른 실시예에서, 마스크(202)를 형성하는 것은 UV-경화성 마스크 층을 형성하는 것을 수반한다. 실시예에서, 마스크 층은 UV-경화성 층의 접착성을 적어도 대략 80%만큼 감소시키는 UV 광에 대한 감수성(susceptibility)을 갖는다. 하나의 그러한 실시예에서, UV 층은 폴리비닐 클로라이드 또는 아크릴-계 재료로 구성된다. 실시예에서, UV-경화성 층은 UV 광에 대한 노출 시에 약화되는 접착 특성을 갖는 재료 또는 재료들의 스택으로 구성된다. 실시예에서, UV-경화성 접착 막은 대략 365 nm UV 광에 감응한다. 하나의 그러한 실시예에서, 이러한 감응성은 LED 광을 사용하여 경화를 수행할 수 있게 한다.
실시예에서, 반도체 웨이퍼 또는 기판(204)은, 제작 프로세스를 견디는 데 적합하고, 반도체 프로세싱 층들이 상부에 적합하게 배치될 수 있는 재료로 구성된다. 예컨대, 일 실시예에서, 반도체 웨이퍼 또는 기판(204)은 IV 족-계 재료, 이를테면, 결정질 실리콘, 게르마늄, 또는 실리콘/게르마늄(그러나 이에 제한되지는 않음)으로 구성된다. 특정 실시예에서, 반도체 웨이퍼(204)를 제공하는 것은 단결정질 실리콘 기판을 제공하는 것을 포함한다. 특정 실시예에서, 단결정질 실리콘 기판은 불순물 원자들로 도핑된다. 다른 실시예에서, 반도체 웨이퍼 또는 기판(204)은, 예컨대, LED(light emitting diode)들의 제작에 사용되는 III-V 재료 기판과 같은 III-V 재료로 구성된다.
실시예에서, 반도체 웨이퍼 또는 기판(204) 상에 또는 반도체 웨이퍼 또는 기판(204) 내에 집적 회로들(206)의 일부로서 반도체 디바이스들의 어레이가 배치되어 있다. 그러한 반도체 디바이스들의 예들은, 실리콘 기판에 제작되고 유전체 층으로 둘러싸인 CMOS(complimentary metal-oxide-semiconductor) 트랜지스터들 또는 메모리 디바이스들을 포함한다(그러나 이에 제한되지는 않음). 복수의 금속 인터커넥트들이 디바이스들 또는 트랜지스터들 위에 그리고 주위 유전체 층들에 형성될 수 있고, 디바이스들 또는 트랜지스터들을 전기적으로 커플링시켜서 집적 회로들(206)을 형성하는 데 사용될 수 있다. 스트리트들(207)을 구성하는 재료들은 집적 회로들(206)을 형성하는 데 사용되는 재료들과 유사할 수 있거나 또는 동일할 수 있다. 예컨대, 스트리트들(207)은, 유전체 재료들, 반도체 재료들, 및 금속화의 층들로 구성될 수 있다. 일 실시예에서, 스트리트들(207) 중 하나 이상은 집적 회로들(206)의 실제 디바이스들과 유사한 테스트 디바이스들을 포함한다.
흐름도(100)의 동작(104) 및 대응하는 도 2b를 참조하면, 갭들(210)을 갖는 패터닝된 마스크(208)를 제공하기 위해, 다중 통과 레이저 스크라이빙 프로세스로 마스크(202)가 패터닝된다. 하나의 그러한 실시예에서, 집적 회로들(206) 사이의 반도체 웨이퍼 또는 기판(204)의 구역들을 노출시키는 갭들(210)을 갖는 패터닝된 마스크(208)를 제공하기 위해, 다중 통과 레이저 스크라이빙 프로세스로 마스크(202)가 패터닝된다. 하나의 그러한 실시예에서, 레이저 스크라이빙 프로세스는 집적 회로들(206) 사이에 원래 형성된 스트리트들(207)의 재료를 제거하기 위해 사용된다. 본 개시내용의 실시예에 따르면, 다중 통과 레이저 스크라이빙 프로세스로 마스크(202)를 패터닝하는 것은, 도 2b에 도시된 바와 같이, 집적 회로들(206) 사이의 반도체 웨이퍼(204)의 구역들 내에 부분적으로 트렌치들(212)을 형성하는 것을 포함한다.
다중 통과 레이저 스크라이빙 프로세스는 스크라이빙된 트렌치에 실질적으로 평탄한 최하부를 제공하기 위한 임의의 적합한 시퀀싱을 수반할 수 있다. 2개의 예시적인 프로세싱 시퀀스들이 아래에서 설명되지만, 본원에서 고려되는 실시예들의 구현은 그렇게 제한되지 않을 수 있다. 예시된 수들 및 화살표들은 스크라이빙의 순차적인 순서들을 정의한다. 통과-대-통과 분리를 조정하는 것이 스크라이브 트렌치 폭 및 깊이를 제어하기 위해 변화될 수 있다는 것이 인식되어야 한다.
제1 예시적인 스크라이빙 시퀀스에서, 도 3a 및 도 3b는 본 개시내용의 실시예에 따른, 깊은 스크라이브 및 얕은 스크라이브에 대한 다중 통과 레이저 스크라이빙 프로세스의 제1 시퀀스를 각각 예시한다. 도 3a 및 도 3b를 참조하면, 다중 통과 레이저 스크라이빙 프로세스는 제1 에지 스크라이빙 경로를 따르는 제1 통과(1), 중앙 스크라이빙 경로를 따르는 제2 통과(2), 제2 에지 스크라이빙 경로를 따르는 제3 통과(3), 제2 에지 스크라이빙 경로를 따르는 제4 통과(4), 중앙 스크라이빙 경로를 따르는 제5 통과(5), 및 제1 에지 스크라이빙 경로를 따르는 제6 통과(6)를 포함한다.
제2 예시적인 스크라이빙 시퀀스에서, 도 4a 및 도 4b는 본 개시내용의 실시예에 따른, 깊은 스크라이브 및 얕은 스크라이브에 대한 다중 통과 레이저 스크라이빙 프로세스의 제2 시퀀스를 각각 예시한다. 도 4a 및 도 4b를 참조하면, 다중 통과 레이저 스크라이빙 프로세스는 중앙 스크라이빙 경로를 따르는 제1 통과(1), 제1 에지 스크라이빙 경로를 따르는 제2 통과(2), 제2 에지 스크라이빙 경로를 따르는 제3 통과(3), 제2 에지 스크라이빙 경로를 따르는 제4 통과(4), 제1 에지 스크라이빙 경로를 따르는 제5 통과(5), 및 중앙 스크라이빙 경로를 따르는 제6 통과(6)를 포함한다.
도 3a, 도 3b, 도 4a, 및 도 4b를 참조하면, 실시예에서, 다중 통과 레이저 스크라이빙 프로세스는 가우시안 레이저 빔에 기반한다. 다른 실시예에서, 다중 통과 레이저 스크라이빙 프로세스는 평탄한 최상부를 갖는 라인-형상 레이저 빔에 기반한다.
실시예에서, 도 3a 및 도 4a를 참조하면, 다중 통과 레이저 스크라이빙 프로세스는 대략 10 미크론의 스폿 사이즈를 갖는 레이저 빔을 사용하는 것을 포함하며, 제1 에지 스크라이빙 경로의 중심과 중앙 스크라이빙 경로의 중심 사이의 간격은 대략 5 미크론이고, 중앙 스크라이빙 경로의 중심과 제2 에지 스크라이빙 경로의 중심 사이의 간격은 대략 5 미크론이다. 그러한 예는 통과들 사이에 비교적 높은 오버랩(overlap)을 갖는 것으로 그리고 비교적 깊은 스크라이빙 프로세스로 지칭될 수 있다. 하나의 그러한 실시예에서, 다중 통과 레이저 스크라이빙 프로세스는 집적 회로들 사이의 반도체 웨이퍼의 구역들에 트렌치들을 형성하며, 여기서, 트렌치들 각각은 대략 20 미크론의 폭, 및 5 미크론 내지 6 미크론의 범위의 깊이를 갖는다.
다른 실시예에서, 도 3b 및 도 4b를 참조하면, 다중 통과 레이저 스크라이빙 프로세스는 대략 10 미크론의 스폿 사이즈를 갖는 레이저 빔을 사용하는 것을 포함하며, 제1 에지 스크라이빙 경로의 중심과 중앙 스크라이빙 경로의 중심 사이의 간격은 대략 8 미크론이고, 중앙 스크라이빙 경로의 중심과 제2 에지 스크라이빙 경로의 중심 사이의 간격은 대략 8 미크론이다. 그러한 예는 통과들 사이에 비교적 낮은 오버랩을 갖는 것으로 그리고 비교적 얕은 스크라이빙 프로세스로 지칭될 수 있다. 하나의 그러한 실시예에서, 다중 통과 레이저 스크라이빙 프로세스는 집적 회로들 사이의 반도체 웨이퍼의 구역들에 트렌치들을 형성하며, 여기서, 트렌치들 각각은 25 미크론 내지 30 미크론의 범위의 폭, 및 5 미크론 이하의 깊이를 갖는다.
레이저 스폿 사이즈를 감소시키는 것이 스크라이빙된 트렌치의 최하부를 더 정밀하게 제어되게 할 수 있다는 것이 인식되어야 한다. 도 5는 본 개시내용의 실시예에 따른, 다중 레이저 스크라이브 통과들의 결과로서 트렌치 프로파일들을 예시한다. 트렌치 프로파일들 (a), (b), (c), 및 (d)는 각각, 도 3a, 도 4a, 도 3b, 및 도 4b의 스크라이브 시퀀스들에 대응한다. 트렌치 프로파일들 (a), (b), (c), 및 (d) 각각의 최하부 부분들은 트렌치 최하부 토포그래피(topography)에 대응한다.
실시예에서, 펨토초-기반 레이저가 다중 통과 레이저 빔 스크라이빙 프로세스에 대한 소스로서 사용된다. 예컨대, 실시예에서, 가시 스펙트럼에 더하여 UV(ultra-violet) 및 IR(infra-red) 범위들(합하여 광대역 광 스펙트럼이 됨)의 파장을 갖는 레이저가 대략 펨토초(10-15초)의 펄스 폭을 갖는 펨토초-기반 레이저 펄스를 제공하는 데 사용된다. 일 실시예에서, 어블레이션(ablation)은 파장 의존적이지 않거나 또는 본질적으로 파장 의존적이지 않고, 그에 따라, 복잡한 막들, 이를테면, 마스크(202), 스트리트들(207), 및 가능하게는 반도체 웨이퍼 또는 기판(204)의 일부의 막들에 적합하다.
도 6은 본 개시내용의 실시예에 따른, 펨토초 범위, 피코초 범위, 및 나노초 범위에서 레이저 펄스 폭을 사용하는 효과들을 예시한다. 도 6을 참조하면, 펨토초 범위의 레이저 빔을 사용함으로써, 더 긴 펄스 폭들(예컨대, 비아(600A)의 나노초 프로세싱에 의한 상당한 손상(602A))에 비하여 열 손상 문제들이 완화 또는 제거된다(예컨대, 비아(600C)의 펨토초 프로세싱에 의한 최소 또는 무손상(602C)). 도 6에 도시된 바와 같이, 비아(600C)의 형성 동안의 손상의 제거 또는 완화는 낮은 에너지 리커플링(recoupling)(600B/602B의 피코초-기반 레이저 어블레이션에 대해 보이는 바와 같음) 또는 열 평형(나노초-기반 레이저 어블레이션에 대해 보이는 바와 같음)의 부재로 인한 것일 수 있다.
빔 프로파일과 같은 레이저 파라미터들의 선택은, 깨끗한 레이저 스크라이브 절단들을 달성하기 위해 칩핑, 마이크로크랙들, 및 박리(delamination)를 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 개발하는 데 있어서 중요할 수 있다. 레이저 스크라이브 절단이 더 깨끗할수록, 궁극적인 다이 싱귤레이션을 위해 수행될 수 있는 에칭 프로세스가 더 매끄럽게 된다. 반도체 디바이스 웨이퍼들에서, 상이한 재료 타입들(예컨대, 전도체들, 절연체들, 반도체들) 및 두께들의 다수의 기능 층들이 전형적으로, 반도체 디바이스 웨이퍼들 상에 배치된다. 그러한 재료들은 유기 재료들, 이를테면 폴리머들, 금속들, 또는 무기 유전체들, 이를테면 실리콘 이산화물 및 실리콘 질화물을 포함할 수 있다(그러나 이에 제한되지는 않음).
웨이퍼 또는 기판 상에 배치된 개별 집적 회로들 사이의 스트리트는 집적 회로들 자체와 유사하거나 또는 동일한 층들을 포함할 수 있다. 예컨대, 도 7은 본 개시내용의 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 구역에서 사용될 수 있는 재료들의 스택의 단면도를 예시한다.
도 7을 참조하면, 스트리트 구역(700)은 실리콘 기판의 최상부 부분(702), 제1 실리콘 이산화물 층(704), 제1 에칭 스톱 층(706), 제1 로우 K 유전체 층(708)(예컨대, 실리콘 이산화물에 대한 4.0의 유전 상수 미만의 유전 상수를 가짐), 제2 에칭 스톱 층(710), 제2 로우 K 유전체 층(712), 제3 에칭 스톱 층(714), USG(undoped silica glass) 층(716), 제2 실리콘 이산화물 층(718), 및 포토-레지스트의 층(720)을 포함하며, 상대적인 두께들이 도시되어 있다. 구리 금속화(722)가 제1 에칭 스톱 층(706)과 제3 에칭 스톱 층(714) 사이에 그리고 제2 에칭 스톱 층(710)을 통해 배치된다. 특정 실시예에서, 제1, 제2, 및 제3 에칭 스톱 층들(706, 710, 및 714)은 실리콘 질화물로 구성되는 한편, 로우 K 유전체 층들(708 및 712)은 탄소-도핑된 실리콘 산화물 재료로 구성된다.
종래의 레이저 조사(이를테면, 나노초-기반 조사) 하에서, 스트리트(700)의 재료들은 광 흡수 및 어블레이션 메커니즘들에 관하여 상당히 상이하게 거동한다. 예컨대, 실리콘 이산화물과 같은 유전체 층들은, 정상 조건들 하에서, 모든 상업적으로 입수가능한 레이저 파장들에 대해 본질적으로 투명하다. 대조적으로, 금속들, 유기물들(예컨대, 로우 K 재료들), 및 실리콘은, 특히 나노초-기반 조사에 대한 응답으로, 광자들을 매우 쉽게 커플링시킬 수 있다. 실시예에서, 가우시안 형상 프로파일 또는 라인 형상 프로파일 다중 통과 레이저 스크라이빙 프로세스는, 로우 K 재료의 층 및 구리의 층을 어블레이팅(ablate)하기 전에 실리콘 이산화물의 층을 어블레이팅함으로써, 실리콘 이산화물의 층, 로우 K 재료의 층, 및 구리의 층을 패터닝하기 위해 사용된다.
레이저 빔이 펨토초-기반 레이저 빔인 경우, 실시예에서, 적합한 펨토초-기반 레이저 프로세스들은, 다양한 재료들에서 일반적으로 비선형 상호작용들을 발생시키는 높은 피크 세기(복사 조도(irradiance))를 특징으로 한다. 하나의 그러한 실시예에서, 펨토초 레이저 소스들은 대략 10 펨토초 내지 500 펨토초의 범위, 그러나 바람직하게는 100 펨토초 내지 400 펨토초의 범위의 펄스 폭을 갖는다. 일 실시예에서, 펨토초 레이저 소스들은 대략 1570 나노미터 내지 200 나노미터의 범위, 그러나 바람직하게는 540 나노미터 내지 250 나노미터의 범위의 파장을 갖는다. 일 실시예에서, 레이저 및 대응하는 광학 시스템은 대략 3 미크론 내지 15 미크론의 범위, 그러나 바람직하게는 대략 5 미크론 내지 10 미크론, 또는 10 미크론 내지 15 미크론의 범위의 포컬 스폿(focal spot)을 작업 표면에 제공한다.
실시예에서, 레이저 소스는 대략 200 kHz 내지 10 MHz의 범위, 그러나 바람직하게는 대략 500 kHz 내지 5 MHz의 범위의 펄스 반복 레이트를 갖는다. 실시예에서, 레이저 소스는 대략 0.5 μJ 내지 100 μJ의 범위, 그러나 바람직하게는 대략 1 μJ 내지 5 μJ의 범위의 펄스 에너지를 작업 표면에 전달한다. 실시예에서, 레이저 스크라이빙 프로세스는 대략 500 mm/sec 내지 5 m/sec의 범위, 그러나 바람직하게는 대략 600 mm/sec 내지 2 m/sec의 범위의 속도로 워크피스(work piece) 표면을 따라 러닝(run)한다.
스크라이빙 프로세스는 단일 통과로만 러닝될 수 있거나, 또는 다수의 통과들로 러닝될 수 있지만, 실시예에서, 바람직하게는 1회 내지 2회의 통과들로 러닝될 수 있다. 일 실시예에서, 워크피스 내의 스크라이빙 깊이는 대략 5 미크론 내지 50 미크론의 범위의 깊이, 바람직하게는 대략 10 미크론 내지 20 미크론의 범위의 깊이이다. 실시예에서, 생성되는 레이저 빔의 커프(kerf) 폭은 대략 2 미크론 내지 15 미크론의 범위이지만, 실리콘 웨이퍼 스크라이빙/다이싱에서, 디바이스/실리콘 계면에서 측정될 때, 바람직하게는 대략 6 미크론 내지 10 미크론의 범위이다.
레이저 파라미터들은, 무기 유전체들(예컨대, 실리콘 이산화물)의 이온화를 달성하고, 무기 유전체들의 직접적인 어블레이션 전에 하층 손상에 의해 야기되는 박리 및 칩핑을 최소화하기에 충분히 높은 레이저 세기를 제공하는 것과 같은 이점들 및 이익들로 선택될 수 있다. 또한, 파라미터들은, 정밀하게 제어되는 어블레이션 폭(예컨대, 커프 폭) 및 깊이로, 산업 애플리케이션들에 유의미한 프로세스 처리량을 제공하도록 선택될 수 있다. 실시예에서, 가우시안 형상 프로파일 또는 라인 형상 프로파일 다중 통과 레이저 스크라이빙 프로세스는 그러한 이점들을 제공하는 데 적합하다.
레이저 스크라이빙이 마스크를 패터닝할 뿐만 아니라, 다이들을 싱귤레이팅하도록 웨이퍼 또는 기판을 완전히 관통하여 스크라이빙하기 위해 사용되는 경우, 위에서 설명된 레이저 스크라이빙 후에, 다이싱 또는 싱귤레이션 프로세스가 중단될 수 있다는 것이 인식되어야 한다. 따라서, 그러한 경우, 추가적인 싱귤레이션 프로세싱이 요구되지 않을 것이다. 그러나, 전체 싱귤레이션에 대해 레이저 스크라이빙만이 구현되지 않는 경우들에서, 다음의 실시예들이 고려될 수 있다.
이제 흐름도(100)의 선택적인 동작(106)을 참조하면, 중간 마스크-개방 후 클리닝 동작이 수행된다. 실시예에서, 마스크-개방 후 클리닝 동작은 플라즈마-기반 클리닝 프로세스이다. 제1 예에서, 아래에서 설명되는 바와 같이, 플라즈마-기반 클리닝 프로세스는 갭들(210)에 의해 노출된 기판(204)의 구역들에 대해 반응성이다. 반응성 플라즈마-기반 클리닝 프로세스의 경우, 클리닝 프로세스 그 자체가 기판(204)에서 트렌치들(212)을 형성 또는 연장시킬 수 있는데, 이는 반응성 플라즈마-기반 클리닝 동작이 기판(204)에 대한 적어도 어느 정도의 에천트이기 때문이다. 상이한 제2 예에서, 또한 아래에서 설명되는 바와 같이, 플라즈마-기반 클리닝 프로세스는 갭들(210)에 의해 노출된 기판(204)의 구역들에 대해 비-반응성이다.
제1 실시예에 따르면, 플라즈마-기반 클리닝 프로세스는, 노출된 구역들이 클리닝 프로세스 동안 부분적으로 에칭되는 점에서, 기판(204)의 노출된 구역들에 대해 반응성이다. 하나의 그러한 실시예에서, 스크라이빙된 개구들의 클리닝을 위한 고-바이어스(highly-biased) 플라즈마 처리를 위해, Ar 또는 다른 비-반응성 가스(또는 혼합물)가 SF6와 조합된다. 고-바이어스 전력 하에서 혼합 가스들(Ar+SF6)을 사용하는 플라즈마 처리는 마스크-개방된 구역들의 클리닝을 달성하기 위해, 마스크-개방된 구역들에 충격을 가하도록 수행된다. 반응성 브레이크스루(breakthrough) 프로세스에서, SF6 및 F-이온들로 인한 화학적 에칭과 Ar 및 SF6로부터의 물리적 충격 둘 모두는 마스크-개방된 구역들의 클리닝에 기여한다. 이 접근법은 포토레지스트 또는 플라즈마-증착된 테플론 마스크들(202)에 적합할 수 있으며, 여기서, 브레이크스루 처리는 상당히 균일한 마스크 두께 감소 및 완만한(gentle) Si 에칭을 발생시킨다. 그러나, 그러한 브레이크스루 에칭 프로세스는 수용성 마스크 재료들에 가장 적합하지는 않을 수 있다.
제2 실시예에 따르면, 플라즈마-기반 클리닝 프로세스는, 노출된 구역들이 클리닝 프로세스 동안 에칭되지 않거나 또는 무시가능한 정도로만 에칭되는 점에서, 기판(204)의 노출된 구역들에 대해 비-반응성이다. 하나의 그러한 실시예에서, 비-반응성 가스 플라즈마 클리닝만이 사용된다. 예컨대, 마스크 컨덴세이션(condensation)과 스크라이빙된 개구들의 클리닝 둘 모두를 위한 고-바이어스 플라즈마 처리를 수행하기 위해, Ar 또는 다른 비-반응성 가스(또는 혼합물)가 사용된다. 이 접근법은 수용성 마스크들, 또는 더 얇은 플라즈마-증착된 테플론(202)에 적합할 수 있다. 다른 그러한 실시예에서, 별개의 마스크 컨덴세이션 및 스크라이빙된 트렌치 클리닝 동작들이 사용되며, 예컨대, 마스크 컨덴세이션을 위한 Ar 또는 비-반응성 가스(또는 혼합물) 고-바이어스 플라즈마 처리가 먼저 수행된 후에, 레이저 스크라이빙된 트렌치의 Ar+SF6 플라즈마 클리닝이 수행된다. 이 실시예는 마스크 재료가 너무 두껍기 때문에 트렌치 클리닝에 Ar-클리닝이 충분하지 않은 경우들에 적합할 수 있다. 더 얇은 마스크들의 경우 클리닝 효율이 개선되지만, 마스크 에칭 레이트가 훨씬 더 낮으며, 후속 깊은 실리콘 에칭 프로세스에서는 거의 소모가 없다. 또 다른 그러한 실시예에서, 3-동작 클리닝이 수행된다: (a) 마스크 컨덴세이션을 위한 Ar 또는 비-반응성 가스(또는 혼합물) 고-바이어스 플라즈마 처리, (b) 레이저 스크라이빙된 트렌치들의 Ar+SF6 고-바이어스 플라즈마 클리닝, 및 (c) 마스크 컨덴세이션을 위한 Ar 또는 비-반응성 가스(또는 혼합물) 고-바이어스 플라즈마 처리. 본 개시내용의 다른 실시예에 따르면, 플라즈마 클리닝 동작은 동작(106)의 제1 양상에서 위에서 설명된 바와 같은 반응성 플라즈마 클리닝 처리의 제1 사용을 수반한다. 이어서, 반응성 플라즈마 클리닝 처리 후에, 동작(106)의 제2 양상에 관련하여 설명된 바와 같은 비-반응성 플라즈마 클리닝 처리가 후속된다.
흐름도(100)의 동작(108) 및 대응하는 도 2c를 참조하면, 집적 회로들(206)을 싱귤레이팅하기 위해, 패터닝된 마스크(208) 내의 갭들(210)을 통해 반도체 웨이퍼(204)가 에칭된다. 본 개시내용의 실시예에 따르면, 반도체 웨이퍼(204)를 에칭하는 것은, 다중 통과 레이저 스크라이빙 프로세스로 초기에 형성된 트렌치들(212)을 에칭함으로써, 도 2c에 도시된 바와 같이, 궁극적으로, 반도체 웨이퍼(204)를 완전히 관통하여 에칭하는 것을 포함한다.
실시예에서, 레이저 스크라이빙 프로세스로 마스크를 패터닝하는 것은 집적 회로들 사이의 반도체 웨이퍼의 구역들에 트렌치들을 형성하는 것을 수반하며, 반도체 웨이퍼를 플라즈마 에칭하는 것은 트렌치들을 연장시켜서, 대응하는 트렌치 연장부들을 형성하는 것을 수반한다. 하나의 그러한 실시예에서, 트렌치들 각각은 일정 폭을 갖고, 대응하는 트렌치 연장부들 각각은 그 폭을 갖는다.
본 개시내용의 실시예에 따르면, 레이저 스크라이빙으로부터의 마스크 개구의 결과적인 거칠기는 플라즈마 에칭된 트렌치의 후속 형성으로부터 기인하는 다이 측벽 품질에 영향을 미칠 수 있다. 리소그래피로 개방된 마스크들은 대개, 매끄러운 프로파일들을 가지며, 이는 플라즈마 에칭된 트렌치의 매끄러운 대응하는 측벽들로 이어진다. 대조적으로, 종래의 레이저 개방된 마스크는, 부적절한 레이저 프로세스 파라미터들(이를테면, 수평으로 플라즈마 에칭된 트렌치의 거친 측벽을 초래하는 스폿 오버랩)이 선택된 경우, 스크라이빙 방향을 따라 매우 거친 프로파일을 가질 수 있다. 부가적인 플라즈마 프로세스들에 의해 표면 거칠기가 매끄럽게 될 수 있지만, 이러한 문제들을 해결하기 위해서는 비용 및 처리량이 타격을 입는다. 따라서, 본원에서 설명되는 실시예들은 싱귤레이션 프로세스의 레이저 스크라이빙 부분으로부터 더 매끄러운 스크라이빙 프로세스를 제공하는 데 있어서 유리할 수 있다.
실시예에서, 반도체 웨이퍼(204)를 에칭하는 것은 플라즈마 에칭 프로세스를 사용하는 것을 포함한다. 일 실시예에서, 실리콘-관통 비아(through-silicon via) 타입 에칭 프로세스가 사용된다. 예컨대, 특정 실시예에서, 반도체 웨이퍼(204)의 재료의 에칭 레이트는 분당 25 미크론 초과이다. 초-고-밀도 플라즈마 소스가 다이 싱귤레이션 프로세스의 플라즈마 에칭 부분을 위해 사용될 수 있다. 그러한 플라즈마 에칭 프로세스를 수행하는 데 적합한 프로세스 챔버의 예는 미국, 캘리포니아, 서니베일의 Applied Materials로부터 입수가능한 Applied Centura® SilviaTM 에칭 시스템이다. Applied Centura® SilviaTM 에칭 시스템은 용량성 및 유도성 RF 커플링을 조합하며, 이는, 자기 향상에 의한 개선들이 제공되는 경우에도, 용량성 커플링만으로 가능한 것보다 훨씬 더 독립적인 이온 밀도 및 이온 에너지 제어를 제공한다. 이 조합은, 매우 낮은 압력들에서도, 잠재적으로 유해한(damaging) 높은 DC 바이어스 레벨들 없이, 비교적 높은 밀도의 플라즈마들을 달성하도록, 이온 에너지로부터의 이온 밀도의 효과적인 디커플링을 가능하게 한다. 이는 매우 넓은 프로세스 윈도우를 생성한다. 그러나, 실리콘을 에칭할 수 있는 임의의 플라즈마 에칭 챔버가 사용될 수 있다. 예시적인 실시예에서, 본질적으로 정밀한 프로파일 제어 및 사실상 스캘럽(scallop)이 없는 측벽들을 유지하면서, 종래의 실리콘 에칭 레이트들의 대략 40%를 초과하는 에칭 레이트로 단일 결정질 실리콘 기판 또는 웨이퍼(204)를 에칭하기 위해, 깊은 실리콘 에칭이 사용된다. 특정 실시예에서, 실리콘-관통 비아 타입 에칭 프로세스가 사용된다. 에칭 프로세스는 반응성 가스로부터 생성되는 플라즈마에 기반하며, 그 반응성 가스는 일반적으로, 불소-계 가스, 이를테면 SF6, C4F8, CHF3, XeF2, 또는 비교적 빠른 에칭 레이트로 실리콘을 에칭할 수 있는 임의의 다른 반응물 가스이다. 실시예에서, 도 2c에 도시된 바와 같이, 싱귤레이션 프로세스 후에 마스크 층(208)이 제거된다. 다른 실시예에서, 도 2c에 관련하여 설명된 플라즈마 에칭 동작은 기판(204)을 관통하여 에칭하기 위해 종래의 보시(Bosch)-타입 증착/에칭/증착 프로세스를 이용한다. 일반적으로, 보시-타입 프로세스는 3개의 하위-동작들: 증착, 방향성 충격 에칭, 및 등방성 화학 에칭으로 구성되며, 이는 실리콘이 관통하여 에칭될 때까지 다수의 반복들(사이클들)을 통해 러닝된다.
따라서, 흐름도(100) 및 도 2a 내지 도 2c를 다시 참조하면, 웨이퍼 다이싱은, 마스크 층을 통해, 웨이퍼 스트리트들(금속화를 포함함)을 통해, 그리고 부분적으로 실리콘 기판 내로 어블레이팅하기 위해 다중 통과 레이저 스크라이빙 프로세스를 사용하는 초기 어블레이션에 의해 수행될 수 있다. 이어서, 다이 싱귤레이션은 후속 실리콘-관통 깊은 플라즈마 에칭에 의해 완료될 수 있다. 본 개시내용의 실시예에 따라, 다이싱을 위한 재료 스택의 특정 예가 도 8a 내지 도 8d에 관련하여 아래에서 설명된다.
도 8a를 참조하면, 하이브리드 레이저 어블레이션 및 플라즈마 에칭 다이싱을 위한 재료 스택은 마스크 층(802), 디바이스 층(804), 및 기판(806)을 포함한다. 마스크 층, 디바이스 층, 및 기판은 배킹 테이프(810)에 부착된 다이 부착 막(808) 위에 배치된다. 실시예에서, 마스크 층(802)은 마스크(202)에 관련하여 위에서 설명된 수용성 층들과 같은 수용성 층이다. 디바이스 층(804)은 하나 이상의 금속 층들(이를테면, 구리 층들) 및 하나 이상의 로우 K 유전체 층들(이를테면, 탄소-도핑된 산화물 층들) 위에 배치된 무기 유전체 층(이를테면, 실리콘 이산화물)을 포함한다. 디바이스 층(804)은 또한, 집적 회로들 사이에 배열된 스트리트들을 포함하며, 스트리트들은 집적 회로들과 동일하거나 또는 유사한 층들을 포함한다. 기판(806)은 벌크 단일-결정질 실리콘 기판이다.
실시예에서, 벌크 단일-결정질 실리콘 기판(806)은 다이 부착 막(808)에 부착되기 전에 후면으로부터 박형화된다. 박형화는 후면 그라인드 프로세스에 의해 수행될 수 있다. 일 실시예에서, 벌크 단일-결정질 실리콘 기판(806)은 대략 50 미크론 내지 100 미크론의 범위의 두께로 박형화된다. 실시예에서, 레이저 어블레이션 및 플라즈마 에칭 다이싱 프로세스 전에 박형화가 수행된다는 것을 유의하는 것이 중요하다. 실시예에서, 포토-레지스트 층(802)은 대략 5 미크론의 두께를 갖고, 디바이스 층(804)은 대략 2 미크론 내지 3 미크론의 범위의 두께를 갖는다. 실시예에서, 다이 부착 막(808)(또는 박형화되거나 또는 얇은 웨이퍼 또는 기판을 배킹 테이프(810)에 본딩할 수 있는 임의의 적합한 대체물)은 대략 20 미크론의 두께를 갖는다.
도 8b를 참조하면, 마스크(802), 디바이스 층(804), 및 기판(806)의 일부는, 기판(806)에 트렌치들(814)을 형성하기 위해, 다중 통과 레이저 스크라이빙 프로세스(812)로 패터닝된다. 도 8c를 참조하면, 트렌치(814)를 다이 부착 막(808)까지 아래로 연장시켜서, 다이 부착 막(808)의 최상부 부분을 노출시키고, 실리콘 기판(806)을 싱귤레이팅하기 위해, 실리콘-관통 깊은 플라즈마 에칭 프로세스(816)가 사용된다. 디바이스 층(804)은 실리콘-관통 깊은 플라즈마 에칭 프로세스(816) 동안 마스크 층(802)에 의해 보호된다.
도 8d를 참조하면, 싱귤레이션 프로세스는 다이 부착 막(808)을 패터닝하여, 배킹 테이프(810)의 최상부 부분을 노출시키고, 다이 부착 막(808)을 싱귤레이팅하는 것을 더 포함할 수 있다. 실시예에서, 다이 부착 막은 레이저 프로세스 또는 에칭 프로세스에 의해 싱귤레이팅된다. 추가적인 실시예들은 배킹 테이프(810)로부터 (예컨대, 개별 집적 회로들로서) 기판(806)의 싱귤레이팅된 부분들을 후속하여 제거하는 것을 포함할 수 있다. 일 실시예에서, 싱귤레이팅된 다이 부착 막(808)은 기판(806)의 싱귤레이팅된 부분들의 후면들 상에 유지된다. 다른 실시예들은 디바이스 층(804)으로부터 마스크 층(802)을 제거하는 것을 포함할 수 있다. 대안적인 실시예에서, 기판(806)이 대략 50 미크론보다 더 얇은 경우, 부가적인 플라즈마 프로세스의 사용 없이, 다중 통과 레이저 스크라이빙 프로세스(812)가 기판(806)을 완전히 싱귤레이팅하기 위해 사용된다.
단일 프로세스 툴이 다중 통과 레이저 빔 어블레이션 및 플라즈마 에칭 싱귤레이션 프로세스에서의 동작들 중 다수 또는 모든 동작들을 수행하도록 구성될 수 있다. 예컨대, 도 9는 본 개시내용의 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃의 블록도를 예시한다.
도 9를 참조하면, 프로세스 툴(900)은 팩토리 인터페이스(902)(FI)를 포함하며, 팩토리 인터페이스(902)는 팩토리 인터페이스(902)와 커플링된 복수의 로드 락들(904)을 갖는다. 클러스터 툴(906)이 팩토리 인터페이스(902)와 커플링된다. 클러스터 툴(906)은 플라즈마 에칭 챔버(908)와 같은 하나 이상의 플라즈마 에칭 챔버들을 포함한다. 레이저 스크라이브 장치(910)가 또한 팩토리 인터페이스(902)에 커플링된다. 일 실시예에서, 도 9에 도시된 바와 같이, 프로세스 툴(900)의 전체 풋프린트는 대략 3500 밀리미터(3.5 미터) x 대략 3800 밀리미터(3.8 미터)일 수 있다.
실시예에서, 레이저 스크라이브 장치(910)는 다중 통과 레이저 스크라이빙 프로세스를 제공하도록 구성된 레이저 조립체를 하우징하며, 그 다중 통과 레이저 스크라이빙 프로세스는 제1 에지 스크라이빙 경로를 따르는 다수의 통과들, 중앙 스크라이빙 경로를 따르는 다수의 통과들, 및 제2 에지 스크라이빙 경로를 따르는 다수의 통과들을 포함한다. 하나의 그러한 실시예에서, 레이저 조립체는 다중 통과 레이저 스크라이빙 프로세스를 제공하도록 구성되며, 그 다중 통과 레이저 스크라이빙 프로세스는 제1 에지 스크라이빙 경로를 따르는 제1 통과, 중앙 스크라이빙 경로를 따르는 제2 통과, 제2 에지 스크라이빙 경로를 따르는 제3 통과, 제2 에지 스크라이빙 경로를 따르는 제4 통과, 중앙 스크라이빙 경로를 따르는 제5 통과, 및 제1 에지 스크라이빙 경로를 따르는 제6 통과를 포함한다. 다른 그러한 실시예에서, 레이저 조립체는 다중 통과 레이저 스크라이빙 프로세스를 제공하도록 구성되며, 그 다중 통과 레이저 스크라이빙 프로세스는 중앙 스크라이빙 경로를 따르는 제1 통과, 제1 에지 스크라이빙 경로를 따르는 제2 통과, 제2 에지 스크라이빙 경로를 따르는 제3 통과, 제2 에지 스크라이빙 경로를 따르는 제4 통과, 제1 에지 스크라이빙 경로를 따르는 제5 통과, 및 중앙 스크라이빙 경로를 따르는 제6 통과를 포함한다. 실시예에서, 레이저 조립체는 펨토초 기반 레이저 빔을 포함한다.
실시예에서, 레이저는 하이브리드 레이저 및 에칭 싱귤레이션 프로세스의 레이저 어블레이션 부분, 이를테면, 위에서 설명된 레이저 어블레이션 프로세스들을 수행하는 데 적합하다. 일 실시예에서, 레이저 스크라이브 장치(910)에 이동가능 스테이지가 또한 포함되며, 이동가능 스테이지는 레이저에 대하여 웨이퍼 또는 기판(또는 이의 캐리어)을 이동시키도록 구성된다. 특정 실시예에서, 레이저가 또한 이동가능하다. 일 실시예에서, 도 9에 도시된 바와 같이, 레이저 스크라이브 장치(910)의 전체 풋프린트는 대략 2240 밀리미터 x 대략 1270 밀리미터일 수 있다.
실시예에서, 하나 이상의 플라즈마 에칭 챔버들(908)은, 복수의 집적 회로들을 싱귤레이팅하기 위해, 패터닝된 마스크 내의 갭들을 통해 웨이퍼 또는 기판을 에칭하도록 구성된다. 하나의 그러한 실시예에서, 하나 이상의 플라즈마 에칭 챔버들(908)은 깊은 실리콘 에칭 프로세스를 수행하도록 구성된다. 특정 실시예에서, 하나 이상의 플라즈마 에칭 챔버들(808)은 미국, 캘리포니아, 서니베일의 Applied Materials로부터 입수가능한 Applied Centura® SilviaTM 에칭 시스템이다. 에칭 챔버는 단일 결정질 실리콘 기판들 또는 웨이퍼들 상에 또는 내에 하우징된 싱귤레이팅된 집적 회로들을 생성하기 위해 사용되는 깊은 실리콘 에칭을 위해 특별히 설계될 수 있다. 실시예에서, 고-밀도 플라즈마 소스가 높은 실리콘 에칭 레이트들을 가능하게 하기 위해 플라즈마 에칭 챔버(908)에 포함된다. 실시예에서, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 처리량을 가능하게 하기 위해, 프로세스 툴(900)의 클러스터 툴(906) 부분에 하나 초과의 에칭 챔버가 포함된다.
팩토리 인터페이스(902)는 레이저 스크라이브 장치(910) 및 클러스터 툴(906)과 외부 제조 설비 사이의 인터페이스를 위한 적합한 대기 포트일 수 있다. 팩토리 인터페이스(902)는, 웨이퍼들(또는 웨이퍼들의 캐리어들)을 저장 유닛들(이를테면, 전방 개방 통합 포드(front opening unified pod)들)로부터 클러스터 툴(906) 또는 레이저 스크라이브 장치(910) 중 어느 하나 또는 둘 모두 내로 이송하기 위한, 암들 또는 블레이드들을 갖는 로봇들을 포함할 수 있다.
클러스터 툴(906)은 싱귤레이션의 방법에서의 기능들을 수행하는 데 적합한 다른 챔버들을 포함할 수 있다. 예컨대, 일 실시예에서, 부가적인 에칭 챔버 대신에, 증착 챔버(912)가 포함된다. 증착 챔버(912)는, 웨이퍼 또는 기판의 레이저 스크라이빙 전에, 웨이퍼 또는 기판의 디바이스 층 상에 또는 위에 마스크를 증착하도록 구성될 수 있다. 하나의 그러한 실시예에서, 증착 챔버(912)는 포토-레지스트 층을 증착하는 데 적합하다. 다른 실시예에서, 부가적인 에칭 챔버 대신에, 습식/건식 스테이션(914)이 포함된다. 습식/건식 스테이션은, 기판 또는 웨이퍼의 레이저 스크라이브 및 플라즈마 에칭 싱귤레이션 프로세스 후에, 잔류물들 및 파편(fragment)들을 클리닝하거나, 또는 마스크를 제거하는 데 적합할 수 있다. 또 다른 실시예에서, 부가적인 깊은 실리콘 에칭 챔버 대신에, 플라즈마 에칭 챔버가 포함되고, 플라즈마-기반 클리닝 프로세스를 수행하도록 구성된다. 실시예에서, 프로세스 툴(900)의 컴포넌트로서 계측 스테이션이 또한 포함된다.
본 개시내용의 실시예들은, 본 개시내용의 실시예들에 따라 프로세스를 수행하도록 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그래밍하기 위해 사용될 수 있는 명령들이 저장된 머신-판독가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 일 실시예에서, 컴퓨터 시스템은 도 9에 관련하여 설명된 프로세스 툴(900)과 커플링된다. 머신-판독가능 매체는 머신(예컨대, 컴퓨터)에 의해 판독가능한 형태의 정보를 저장 또는 송신하기 위한 임의의 메커니즘을 포함한다. 예컨대, 머신-판독가능(예컨대, 컴퓨터-판독가능) 매체는, 머신(예컨대, 컴퓨터) 판독가능 저장 매체(예컨대, 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체들, 광학 저장 매체들, 플래시 메모리 디바이스들 등), 머신(예컨대, 컴퓨터) 판독가능 송신 매체(전기, 광학, 음향, 또는 다른 형태의 전파 신호들(예컨대, 적외선 신호들, 디지털 신호들 등)) 등을 포함한다.
도 10은 컴퓨터 시스템(1000)의 예시적인 형태로 머신의 도식적 표현을 예시하며, 그 머신 내에서, 머신으로 하여금 본원에서 설명되는 방법들 중 임의의 하나 이상을 수행하게 하기 위한 명령들의 세트가 실행될 수 있다. 대안적인 실시예들에서, 머신은 LAN(Local Area Network), 인트라넷, 익스트라넷, 또는 인터넷에서 다른 머신들에 연결(예컨대, 네트워킹)될 수 있다. 머신은 클라이언트-서버 네트워크 환경에서 서버 또는 클라이언트 머신으로서 동작할 수 있거나, 또는 피어-투-피어(또는 분산) 네트워크 환경에서 피어 머신으로서 동작할 수 있다. 머신은 PC(personal computer), 태블릿 PC, STB(set-top box), PDA(Personal Digital Assistant), 셀룰러 전화, 웹 기기, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 그 머신에 의해 행해질 액션들을 특정하는 명령들의 세트를 (순차적으로 또는 다른 방식으로) 실행할 수 있는 임의의 머신일 수 있다. 게다가, 단일 머신만이 예시되어 있지만, "머신"이라는 용어는 또한, 본원에서 설명되는 방법들 중 임의의 하나 이상을 수행하도록 명령들의 세트(또는 다수의 세트들)를 개별적으로 또는 집합적으로 실행하는 머신들(예컨대, 컴퓨터들)의 임의의 콜렉션을 포함하는 것으로 이해될 것이다.
예시적인 컴퓨터 시스템(1000)은, 프로세서(1002), 메인 메모리(1004)(예컨대, ROM(read-only memory), 플래시 메모리, DRAM(dynamic random access memory), 이를테면 SDRAM(synchronous DRAM) 또는 RDRAM(Rambus DRAM) 등), 정적 메모리(1006)(예컨대, 플래시 메모리, SRAM(static random access memory), MRAM 등), 및 이차 메모리(1018)(예컨대, 데이터 저장 디바이스)를 포함하고, 이들은 버스(1030)를 통해 서로 통신한다.
프로세서(1002)는 마이크로프로세서, 중앙 프로세싱 유닛 등과 같은 하나 이상의 범용 프로세싱 디바이스들을 표현한다. 더 구체적으로, 프로세서(1002)는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 다른 명령 세트들을 구현하는 프로세서, 또는 명령 세트들의 조합을 구현하는 프로세서들일 수 있다. 프로세서(1002)는 또한, 하나 이상의 특수-목적 프로세싱 디바이스들, 이를테면, ASIC(application specific integrated circuit), FPGA(field programmable gate array), DSP(digital signal processor), 네트워크 프로세서 등일 수 있다. 프로세서(1002)는 본원에서 설명되는 동작들을 수행하기 위한 프로세싱 로직(1026)을 실행하도록 구성된다.
컴퓨터 시스템(1000)은 네트워크 인터페이스 디바이스(1008)를 더 포함할 수 있다. 컴퓨터 시스템(1000)은 또한, 비디오 디스플레이 유닛(1010)(예컨대, LCD(liquid crystal display), LED(light emitting diode display), 또는 CRT(cathode ray tube)), 알파뉴메릭(alphanumeric) 입력 디바이스(1012)(예컨대, 키보드), 커서 제어 디바이스(1014)(예컨대, 마우스), 및 신호 생성 디바이스(1016)(예컨대, 스피커)를 포함할 수 있다.
이차 메모리(1018)는 머신-액세스가능 저장 매체(또는 더 구체적으로는 컴퓨터-판독가능 저장 매체)(1032)를 포함할 수 있고, 그 머신-액세스가능 저장 매체 상에, 본원에서 설명되는 방법들 또는 기능들 중 임의의 하나 이상을 실시하는 명령들의 하나 이상의 세트들(예컨대, 소프트웨어(1022))이 저장된다. 소프트웨어(1022)는 또한, 컴퓨터 시스템(1000)에 의한 그 실행 동안에 프로세서(1002) 내에 그리고/또는 메인 메모리(1004) 내에 완전히 또는 적어도 부분적으로 상주할 수 있고, 메인 메모리(1004) 및 프로세서(1002)는 또한, 머신-판독가능 저장 매체들을 구성한다. 소프트웨어(1022)은 추가로, 네트워크 인터페이스 디바이스(1008)를 통하여 네트워크(1020)를 통해 송신 또는 수신될 수 있다.
머신-액세스가능 저장 매체(1032)가 예시적인 실시예에서 단일 매체인 것으로 도시되어 있지만, "머신-판독가능 저장 매체"라는 용어는 명령들의 하나 이상의 세트들을 저장하는 단일 매체 또는 다수의 매체들(예컨대, 중앙 집중형 또는 분산형 데이터베이스 및/또는 연관된 캐시들 및 서버들)을 포함하는 것으로 이해되어야 한다. "머신-판독가능 저장 매체"라는 용어는 또한, 머신에 의한 실행을 위해 명령들의 세트를 저장 또는 인코딩할 수 있고, 머신으로 하여금 본 개시내용의 방법들 중 임의의 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 이해될 것이다. 그에 따라, "머신-판독가능 저장 매체"라는 용어는 솔리드-스테이트 메모리들, 및 광학 및 자기 매체들을 포함하는(그러나 이에 제한되지는 않음) 것으로 이해될 것이다.
본 개시내용의 실시예에 따르면, 머신-액세스가능 저장 매체에 명령들이 저장되어 있으며, 그 명령들은 데이터 프로세싱 시스템으로 하여금, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법을 수행하게 한다. 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하며, 마스크는 집적 회로들을 덮고 보호하는 층으로 구성된다. 이어서, 집적 회로들 사이의 반도체 웨이퍼의 구역들을 노출시키는 갭들을 갖는 패터닝된 마스크를 제공하기 위해, 다중 통과 레이저 스크라이빙 프로세스로 마스크가 패터닝된다. 다중 통과 레이저 스크라이빙 프로세스는 제1 에지 스크라이빙 경로를 따르는 다수의 통과들, 중앙 스크라이빙 경로를 따르는 다수의 통과들, 및 제2 에지 스크라이빙 경로를 따르는 다수의 통과들을 포함한다. 이어서, 반도체 웨이퍼는, 집적 회로들을 싱귤레이팅하기 위해, 패터닝된 마스크 내의 갭들을 통해 플라즈마 에칭된다.
따라서, 다중 통과 레이저 스크라이빙 및 플라즈마 에칭 프로세스를 사용하는 하이브리드 웨이퍼 다이싱 접근법들이 개시되었다.

Claims (15)

  1. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱(dicing)하는 방법으로서,
    상기 반도체 웨이퍼 위에 마스크를 형성하는 단계 ― 상기 마스크는 상기 집적 회로들을 덮고 보호하는 층을 포함함 ―;
    상기 집적 회로들 사이의 상기 반도체 웨이퍼의 구역들을 노출시키는 갭들을 갖는 패터닝된 마스크를 제공하기 위해, 다중 통과 레이저 스크라이빙(multiple pass laser scribing) 프로세스로 상기 마스크를 패터닝하는 단계 ― 상기 다중 통과 레이저 스크라이빙 프로세스는 중앙 스크라이빙 경로를 따르는 제1 통과, 제1 에지 스크라이빙 경로를 따르는 제2 통과, 제2 에지 스크라이빙 경로를 따르는 제3 통과, 상기 제2 에지 스크라이빙 경로를 따르는 제4 통과, 상기 제1 에지 스크라이빙 경로를 따르는 제5 통과, 및 상기 중앙 스크라이빙 경로를 따르는 제6 통과를 포함함 ―; 및
    상기 집적 회로들을 싱귤레이팅(singulate)하기 위해, 상기 패터닝된 마스크 내의 상기 갭들을 통해 상기 반도체 웨이퍼를 플라즈마 에칭하는 단계
    를 포함하고,
    상기 제1 통과는 상기 제2 통과 이전에 수행되고, 상기 제2 통과는 상기 제3 통과 이전에 수행되고, 상기 제3 통과는 상기 제4 통과 이전에 수행되고, 상기 제4 통과는 상기 제5 통과 이전에 수행되며, 상기 제5 통과는 상기 제6 통과 이전에 수행되는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  2. 제1 항에 있어서,
    상기 다중 통과 레이저 스크라이빙 프로세스는 10 미크론의 스폿 사이즈를 갖는 레이저 빔을 사용하는 것을 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  3. 제2 항에 있어서,
    상기 제1 에지 스크라이빙 경로의 중심과 상기 중앙 스크라이빙 경로의 중심 사이의 간격은 5 미크론이고, 상기 중앙 스크라이빙 경로의 중심과 상기 제2 에지 스크라이빙 경로의 중심 사이의 간격은 5 미크론인,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  4. 제3 항에 있어서,
    상기 다중 통과 레이저 스크라이빙 프로세스로 상기 마스크를 패터닝하는 단계는, 상기 집적 회로들 사이의 상기 반도체 웨이퍼의 상기 구역들에 트렌치(trench)들을 형성하는 단계를 포함하고,
    상기 반도체 웨이퍼를 플라즈마 에칭하는 단계는, 상기 트렌치들을 연장시켜서, 대응하는 트렌치 연장부들을 형성하는 단계를 포함하며,
    상기 트렌치들은 20 미크론의 폭, 및 5 미크론 내지 6 미크론의 범위의 깊이를 갖는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  5. 제2 항에 있어서,
    상기 제1 에지 스크라이빙 경로의 중심과 상기 중앙 스크라이빙 경로의 중심 사이의 간격은 8 미크론이고, 상기 중앙 스크라이빙 경로의 중심과 상기 제2 에지 스크라이빙 경로의 중심 사이의 간격은 8 미크론인,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  6. 제5 항에 있어서,
    상기 다중 통과 레이저 스크라이빙 프로세스로 상기 마스크를 패터닝하는 단계는, 상기 집적 회로들 사이의 상기 반도체 웨이퍼의 상기 구역들에 트렌치들을 형성하는 단계를 포함하고,
    상기 반도체 웨이퍼를 플라즈마 에칭하는 단계는, 상기 트렌치들을 연장시켜서, 대응하는 트렌치 연장부들을 형성하는 단계를 포함하며,
    상기 트렌치들은 25 미크론 내지 30 미크론의 범위의 폭, 및 5 미크론 이하의 깊이를 갖는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  7. 제1 항에 있어서,
    상기 다중 통과 레이저 스크라이빙 프로세스는 가우시안(Gaussian) 레이저 빔에 기반하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  8. 제1 항에 있어서,
    상기 다중 통과 레이저 스크라이빙 프로세스는 평탄한 최상부를 갖는 라인-형상 레이저 빔에 기반하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  9. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템으로서,
    팩토리 인터페이스;
    상기 팩토리 인터페이스와 커플링되고 레이저 조립체를 포함하는 레이저 스크라이브 장치 ― 상기 레이저 조립체는 다중 통과 레이저 스크라이빙 프로세스를 제공하도록 구성되고, 상기 다중 통과 레이저 스크라이빙 프로세스는 제1 에지 스크라이빙 경로를 따르는 다수의 통과들, 중앙 스크라이빙 경로를 따르는 다수의 통과들, 및 제2 에지 스크라이빙 경로를 따르는 다수의 통과들을 포함함 ―; 및
    상기 팩토리 인터페이스와 커플링된 플라즈마 에칭 챔버
    를 포함하고 ,
    상기 레이저 조립체는, 상기 중앙 스크라이빙 경로를 따르는 제1 통과, 상기 제1 에지 스크라이빙 경로를 따르는 제2 통과, 상기 제2 에지 스크라이빙 경로를 따르는 제3 통과, 상기 제2 에지 스크라이빙 경로를 따르는 제4 통과, 상기 제1 에지 스크라이빙 경로를 따르는 제5 통과, 및 상기 중앙 스크라이빙 경로를 따르는 제6 통과를 포함하는 상기 다중 통과 레이저 스크라이빙 프로세스를 제공하도록 구성되고,
    상기 제1 통과는 상기 제2 통과 이전에 수행되고, 상기 제2 통과는 상기 제3 통과 이전에 수행되고, 상기 제3 통과는 상기 제4 통과 이전에 수행되고, 상기 제4 통과는 상기 제5 통과 이전에 수행되며, 상기 제5 통과는 상기 제6 통과 이전에 수행되는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템.
  10. 제9 항에 있어서,
    상기 레이저 조립체는 펨토초-기반 레이저 빔을 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
KR1020207028876A 2018-03-12 2019-02-13 다중 통과 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용하는 하이브리드 웨이퍼 다이싱 접근법 KR102476266B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/918,673 US10535561B2 (en) 2018-03-12 2018-03-12 Hybrid wafer dicing approach using a multiple pass laser scribing process and plasma etch process
US15/918,673 2018-03-12
PCT/US2019/017893 WO2019177737A1 (en) 2018-03-12 2019-02-13 Hybrid wafer dicing approach using a multiple pass laser scribing process and plasma etch process

Publications (2)

Publication Number Publication Date
KR20200118912A KR20200118912A (ko) 2020-10-16
KR102476266B1 true KR102476266B1 (ko) 2022-12-08

Family

ID=67842030

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207028876A KR102476266B1 (ko) 2018-03-12 2019-02-13 다중 통과 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용하는 하이브리드 웨이퍼 다이싱 접근법

Country Status (7)

Country Link
US (1) US10535561B2 (ko)
JP (1) JP7109564B2 (ko)
KR (1) KR102476266B1 (ko)
CN (1) CN111801788A (ko)
SG (1) SG11202007772WA (ko)
TW (1) TWI753235B (ko)
WO (1) WO2019177737A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020036694A1 (en) * 2018-08-16 2020-02-20 Applied Materials, Inc. Photomask laser etch
US11664276B2 (en) * 2018-11-30 2023-05-30 Texas Instruments Incorporated Front side laser-based wafer dicing
JP7296718B2 (ja) * 2018-12-11 2023-06-23 株式会社ディスコ ウェーハの加工方法
US10818551B2 (en) 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
US11854888B2 (en) * 2020-06-22 2023-12-26 Applied Materials, Inc. Laser scribing trench opening control in wafer dicing using hybrid laser scribing and plasma etch approach
TWI782703B (zh) * 2021-09-13 2022-11-01 錼創顯示科技股份有限公司 發光二極體結構及其製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013535114A (ja) * 2010-06-22 2013-09-09 アプライド マテリアルズ インコーポレイテッド フェムト秒レーザ及びプラズマエッチングを用いたウェハダイシング
JP2014523113A (ja) 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド マルチステップ・非対称形状レーザビームスクライビング
JP2014523117A (ja) 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド マルチパルスバーストのパルス列レーザ及びプラズマエッチングを用いたウェハダイシング
JP2014526146A (ja) 2011-07-11 2014-10-02 アプライド マテリアルズ インコーポレイテッド プラズマエッチングを伴うハイブリッド分割ビームレーザスクライビングプロセスを用いたウェハダイシング
JP2015519732A (ja) * 2012-04-10 2015-07-09 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ プラズマエッチングによるハイブリッドマルチステップレーザスクライビングプロセスを用いたウェハダイシング

Family Cites Families (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
US4339528A (en) 1981-05-19 1982-07-13 Rca Corporation Etching method using a hardened PVA stencil
US4684437A (en) 1985-10-31 1987-08-04 International Business Machines Corporation Selective metal etching in metal/polymer structures
KR100215338B1 (ko) 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
US5691794A (en) 1993-02-01 1997-11-25 Canon Kabushiki Kaisha Liquid crystal display device
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
JPH09216085A (ja) 1996-02-07 1997-08-19 Canon Inc 基板の切断方法及び切断装置
DE69725245T2 (de) 1996-08-01 2004-08-12 Surface Technoloy Systems Plc Verfahren zur Ätzung von Substraten
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
JP2001044144A (ja) 1999-08-03 2001-02-16 Tokyo Seimitsu Co Ltd 半導体チップの製造プロセス
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
US6300593B1 (en) 1999-12-07 2001-10-09 First Solar, Llc Apparatus and method for laser scribing a coated substrate
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
KR100830128B1 (ko) 2000-01-10 2008-05-20 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 초단 펄스 폭을 가진 레이저 펄스의 버스트로 메모리링크를 처리하기 위한 레이저 시스템 및 방법
WO2001074529A2 (en) 2000-03-30 2001-10-11 Electro Scientific Industries, Inc. Laser system and method for single pass micromachining of multilayer workpieces
KR100773070B1 (ko) 2000-07-12 2007-11-02 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 Ｉｃ 퓨즈를 하나의 펄스로 절단하기 위한 ｕｖ 레이저시스템 및 방법
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
JP4447325B2 (ja) 2002-02-25 2010-04-07 株式会社ディスコ 半導体ウェーハの分割方法
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
WO2003090258A2 (en) 2002-04-19 2003-10-30 Xsil Technology Limited Laser machining
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
US20040157457A1 (en) 2003-02-12 2004-08-12 Songlin Xu Methods of using polymer films to form micro-structures
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
US7087452B2 (en) 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP2005072174A (ja) * 2003-08-22 2005-03-17 Disco Abrasive Syst Ltd 基板とその表面に積層された積層体から構成された被加工物の分割方法
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7804043B2 (en) 2004-06-15 2010-09-28 Laserfacturing Inc. Method and apparatus for dicing of thin and ultra thin semiconductor wafer using ultrafast pulse laser
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
US7507638B2 (en) 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
US20060088984A1 (en) 2004-10-21 2006-04-27 Intel Corporation Laser ablation method
US20060086898A1 (en) 2004-10-26 2006-04-27 Matsushita Electric Industrial Co., Ltd. Method and apparatus of making highly repetitive micro-pattern using laser writer
US20060146910A1 (en) 2004-11-23 2006-07-06 Manoochehr Koochesfahani Method and apparatus for simultaneous velocity and temperature measurements in fluid flow
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
US9034731B2 (en) 2005-02-03 2015-05-19 Stats Chippac Ltd. Integrated, integrated circuit singulation system
JP2006253402A (ja) 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
US7361990B2 (en) 2005-03-17 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7926410B2 (en) 2007-05-01 2011-04-19 J.R. Automation Technologies, L.L.C. Hydraulic circuit for synchronized horizontal extension of cylinders
JP5205012B2 (ja) 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
JP4858395B2 (ja) 2007-10-12 2012-01-18 パナソニック株式会社 プラズマ処理装置
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
JP2009260272A (ja) 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
CN101990480A (zh) 2008-04-10 2011-03-23 应用材料股份有限公司 激光刻划平台与杂合书写策略
US20100013036A1 (en) 2008-07-16 2010-01-21 Carey James E Thin Sacrificial Masking Films for Protecting Semiconductors From Pulsed Laser Process
US20100081255A1 (en) 2008-09-29 2010-04-01 Erasenthiran Poonjolai Methods for reducing defects through selective laser scribing
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
US8735772B2 (en) 2011-02-20 2014-05-27 Electro Scientific Industries, Inc. Method and apparatus for improved laser scribing of opto-electric devices
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013535114A (ja) * 2010-06-22 2013-09-09 アプライド マテリアルズ インコーポレイテッド フェムト秒レーザ及びプラズマエッチングを用いたウェハダイシング
JP2014523113A (ja) 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド マルチステップ・非対称形状レーザビームスクライビング
JP2014523117A (ja) 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド マルチパルスバーストのパルス列レーザ及びプラズマエッチングを用いたウェハダイシング
JP2014526146A (ja) 2011-07-11 2014-10-02 アプライド マテリアルズ インコーポレイテッド プラズマエッチングを伴うハイブリッド分割ビームレーザスクライビングプロセスを用いたウェハダイシング
JP2015519732A (ja) * 2012-04-10 2015-07-09 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ プラズマエッチングによるハイブリッドマルチステップレーザスクライビングプロセスを用いたウェハダイシング

Also Published As

Publication number Publication date
TW201939608A (zh) 2019-10-01
WO2019177737A1 (en) 2019-09-19
SG11202007772WA (en) 2020-09-29
JP7109564B2 (ja) 2022-07-29
US20190279902A1 (en) 2019-09-12
US10535561B2 (en) 2020-01-14
TWI753235B (zh) 2022-01-21
CN111801788A (zh) 2020-10-20
KR20200118912A (ko) 2020-10-16
JP2021515986A (ja) 2021-06-24

Similar Documents

Publication Publication Date Title
US11217536B2 (en) Hybrid wafer dicing approach using a split beam laser scribing process and plasma etch process
JP6516470B2 (ja) 水溶性ダイアタッチフィルムを用いたレーザ・プラズマエッチングウェハダイシング
KR102476266B1 (ko) 다중 통과 레이저 스크라이빙 프로세스 및 플라즈마 에칭 프로세스를 사용하는 하이브리드 웨이퍼 다이싱 접근법
US9349648B2 (en) Hybrid wafer dicing approach using a rectangular shaped two-dimensional top hat laser beam profile or a linear shaped one-dimensional top hat laser beam profile laser scribing process and plasma etch process
KR102377901B1 (ko) 회전 빔 레이저 스크라이빙 프로세스 및 플라즈마 식각 프로세스를 사용하는 하이브리드 웨이퍼 다이싱 접근법
US9721839B2 (en) Etch-resistant water soluble mask for hybrid wafer dicing using laser scribing and plasma etch
US9355907B1 (en) Hybrid wafer dicing approach using a line shaped laser beam profile laser scribing process and plasma etch process
US20240079273A1 (en) Laser scribing trench opening control in wafer dicing using hybrid laser scribing and plasma etch approach
WO2015130575A1 (en) Hybrid wafer dicing approach using temporally-controlled laser scribing process and plasma etch
US11355394B2 (en) Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate breakthrough treatment
US20210233816A1 (en) Hybrid wafer dicing approach using a spatially multi-focused laser beam laser scribing process and plasma etch process
US10903121B1 (en) Hybrid wafer dicing approach using a uniform rotating beam laser scribing process and plasma etch process
US11342226B2 (en) Hybrid wafer dicing approach using an actively-focused laser beam laser scribing process and plasma etch process
US9330977B1 (en) Hybrid wafer dicing approach using a galvo scanner and linear stage hybrid motion laser scribing process and plasma etch process

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant