CN111801788A - 使用多程激光划刻工艺及等离子体蚀刻工艺的混合晶片切割方法 - Google Patents

使用多程激光划刻工艺及等离子体蚀刻工艺的混合晶片切割方法 Download PDF

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Abstract

本案描述切割半导体晶片的方法。在一实例中，切割在其上具有集成电路的半导体晶片的方法包括在半导体晶片上方形成掩模，所述掩模由覆盖并保护集成电路的层组成。接着利用多程激光划刻工艺图案化掩模以提供具有间隙的图案化掩模，所述间隙暴露在集成电路之间的半导体晶片区域，多程激光划刻工艺包括沿第一边缘划刻路径的第一程、沿中心划刻路径的第二程、沿第二边缘划刻路径的第三程、沿第二边缘划刻路径的第四程、沿中心划刻路径的第五程及沿第一边缘划刻路径的第六程。然后穿过图案化掩模中的间隙等离子体蚀刻半导体晶片以单体化集成电路。

Description

使用多程激光划刻工艺及等离子体蚀刻工艺的混合晶片切割 方法
相关申请的交叉引用
本申请要求享有于2018年3月12日递交的美国非临时申请第15/918,673号的权益，在此通过引用将该美国非临时申请的整体内容并入本文。
技术领域
本揭示案的实施方式关于半导体处理领域，且特定而言关于切割半导体晶片的方法，每个晶片上具有多个集成电路。
背景技术
在半导体晶片处理中，集成电路形成于由硅或其他半导体材料组成的晶片(亦称为基板)上。一般而言，利用半导电、导电或绝缘的各种材料的层形成集成电路。使用各种熟知工艺对这些材料进行掺杂、沉积及蚀刻以形成集成电路。处理每个晶片以形成大量包含集成电路的独立区域(称为裸片)。
在集成电路形成工艺之后，晶片经“切割”以将各个裸片彼此分开，以用于封装或以未封装的形式用于较大电路内。用于晶片切割的两种主要方法为划刻及锯切。在划刻时，尖端装金刚石的划刻器沿着预先形成的划线在晶片表面上移动。这些划线沿着裸片之间的空间延伸。这些空间通常称为“划道”。金刚石划刻器沿着划道在晶片表面中形成浅划痕。在施加压力(诸如使用辊施加)时，晶片沿着划线分开。晶片中的断裂遵循晶片基板的晶格结构。划刻可以用于约10密尔(mil)(千分之一英寸)或更小厚度的晶片。对于较厚的晶片，锯切为当前进行切割的较佳方法。
在锯切时，以每分钟高转速旋转的尖端装金刚石的锯接触晶片表面并且沿划道锯切晶片。晶片安装在支撑构件(诸如跨膜框架伸展的黏性膜)上，并且将锯反复施加于垂直及水平划道两者。划刻或锯切的一个问题在于可能沿着裸片的切断边缘形成切屑及凿屑。另外，可能形成裂缝并且裂缝可从裸片的边缘蔓延到基板中并且使得集成电路无法使用。划刻特别地引起破碎及开裂的问题，因为方形或矩形裸片的仅一侧能在晶体结构的<110>方向上被划刻。因此，切分裸片的另一侧导致锯齿状的分割线。由于破碎及开裂，在晶片上的裸片之间要求有额外间距以防止破坏集成电路，例如维持碎屑及裂缝处于距离实际集成电路一定距离处。由于间距要求，在标准大小的晶片上不能形成那么多的裸片并且浪费了原本可用于电路的晶片空间。锯的使用加剧了半导体晶片上空间的浪费。锯的刀刃为约15微米厚。因而，为了保证由锯产生的切口周围的破裂及其他损伤不损害集成电路，各裸片的电路通常必须分隔三百至五百微米。此外，在切割之后，每个裸片都要求大量的清洁以去除由锯切工艺产生的颗粒及其他污染物。
亦使用了等离子体切割，但可能也具有限制。举例而言，一个妨碍实施等离子体切割的限制可能为成本。用于图案化抗蚀剂的标准光刻操作可能使得实施成本过高。可能妨碍实施等离子体切割的另一限制是在沿划道切割时通常遇到的金属(例如，铜)的等离子体处理可能产生生产问题或者产量限制。
发明内容
本揭示案的实施方式包括切割半导体晶片的方法及设备。
在一实施方式中，一种切割具有多个集成电路的半导体晶片的方法包含在半导体晶片上方形成掩模，所述掩模由覆盖并保护集成电路的层组成。接着利用多程(multiplepass)激光划刻工艺图案化掩模以提供具有间隙的图案化掩模，所述间隙暴露在集成电路之间的半导体晶片区域，所述多程激光划刻工艺包括沿第一边缘划刻路径的第一程、沿中心划刻路径的第二程、沿第二边缘划刻路径的第三程、沿第二边缘划刻路径的第四程、沿中心划刻路径的第五程及沿第一边缘划刻路径的第六程。然后穿过图案化掩模中的间隙等离子体蚀刻半导体晶片以单体化(singulate)集成电路。
在另一实施方式中，一种切割具有多个集成电路的半导体晶片的方法包含在半导体晶片上方形成掩模，所述掩模由覆盖并保护集成电路的层组成。接着利用多程激光划刻工艺图案化掩模以提供具有间隙的图案化掩模，所述间隙暴露在集成电路之间的半导体晶片区域，所述多程激光划刻工艺包括沿中心划刻路径的第一程、沿第一边缘划刻路径的第二程、沿第二边缘划刻路径的第三程、沿第二边缘划刻路径的第四程、沿第一边缘划刻路径的第五程及沿中心划刻路径的第六程。然后穿过图案化掩模中的间隙等离子体蚀刻半导体晶片以单体化集成电路。
在另一实施方式中，一种用于切割具有多个集成电路的半导体晶片的系统包括工厂界面。所述系统亦包括与工厂界面耦接并具有激光组件的激光划刻设备，所述激光组件被配置为提供多程激光划刻工艺，所述多程激光划刻工艺包括沿第一边缘划刻路径的多程、沿中心划刻路径的多程及沿第二边缘划刻路径的多程。所述系统亦包括与工厂界面耦接的等离子体蚀刻腔室。
附图说明
图1为根据本揭示案的实施方式的表示切割包括多个集成电路的半导体晶片的方法中的操作的流程图。
图2A示出根据本揭示案的实施方式的在执行切割半导体晶片的方法期间对应于图1的流程图的操作102的包括多个集成电路的半导体晶片的截面视图。
图2B示出根据本揭示案的实施方式的在执行切割半导体晶片的方法期间对应于图1的流程图的操作104的包括多个集成电路的半导体晶片的截面视图。
图2C示出根据本揭示案的实施方式的在执行切割半导体晶片的方法期间对应于图1的流程图的操作108的包括多个集成电路的半导体晶片的截面视图。
图3A及图3B示出根据本揭示案的实施方式的分别用于深划刻和浅划刻的多程激光划刻工艺的第一顺序。
图4A及图4B示出根据本揭示案的实施方式的分别用于深划刻和浅划刻的多程激光划刻工艺的第二顺序。
图5示出根据本揭示案的实施方式的作为多个激光划刻程的结果的沟槽轮廓。
图6示出根据本揭示案的实施方式的使用飞秒范围、皮秒范围及纳秒范围的激光脉冲宽度的效果。
图7示出根据本揭示案的实施方式的可在半导体晶片或基板的划道区域中使用的材料堆叠的截面视图。
图8A至图8D示出根据本揭示案的实施方式的在切割半导体晶片的方法中各种操作的截面视图。
图9示出根据本揭示案的实施方式的用于对晶片或基板进行激光及等离子体切割的工具布局的方块图。
图10示出根据本揭示案的实施方式的示例性计算机系统的方块图。
具体实施方式
描述了切割半导体晶片的方法，每个晶片上具有多个集成电路。在以下描述中，阐述了众多特定细节，诸如多程激光划刻方法及等离子体蚀刻条件及材料方案，以便提供对本揭示案的实施方式的彻底理解。对于本领域技术人员将显而易见的是，可以在没有这些特定细节的情况下实践本揭示案的实施方式。在其他情况下，公知方面，诸如集成电路制造，未被详细描述，以便不使本揭示案的实施方式不必要地模糊不清。此外，应理解，图中示出的各种实施方式为说明性表述，并且这些图未必按比例绘制。
可为裸片单体化而实施包括初始激光划刻及后续等离子体蚀刻的混合晶片或基板切割工艺。激光划刻工艺可用于干净地去除掩模层、有机及无机介电层、及器件层。接着可在晶片或基板暴露时，或者晶片或基板被部分蚀刻时终止激光蚀刻工艺。接着可使用切割工艺的等离子体蚀刻部分来蚀穿块体晶片或基板，诸如蚀穿块体单晶硅，以产生裸片或芯片单体化或切割。更特定而言，一或更多个实施方式涉及针对例如切割应用而实施多程激光划刻工艺。
本文描述的一或更多个实施方式涉及多程激光划刻工艺，其具有为切割品质及产量提高而设计的划刻顺序。描述了由图案化的激光划刻进行的混合晶片切割。本文描述的实施方式可实施为飞秒激光划刻及等离子体蚀刻混合技术以切割晶片。可通过使用激光划刻/等离子体蚀刻工艺来实现工艺良率及产量提高。由激光划刻工艺制备的沟槽的轮廓及清洁度可对后续等离子体蚀刻工艺具有重要影响。如本文描述的，可实施图案化划刻而为等离子体蚀刻工艺生成平底轮廓以进行裸片单体化，此举具有工艺品质提高及成本效率的优势。
为了提供上下文，切割工艺良率及产量可取决于激光划刻工艺操作及等离子体蚀刻工艺操作两者的品质及时间。为了促进蚀刻工艺，由激光划刻制备的平底沟槽轮廓可为更佳。尽管生成平顶光束轮廓的特殊光学件可用于形成期望的沟槽轮廓，但这种实现方式可能由于光束轮廓变换而伴随着显著激光功率损耗的代价。可能需要甚至更高的激光功率来利用此种特殊光学件划穿更厚的器件层。然而，市售激光飞秒源可能在激光功率方面受到限制。
根据本揭示案的实施方式，使用高斯轮廓的激光光束进行多程划刻工艺以制备期望的沟槽轮廓，以便于后续等离子体蚀刻工艺。在一实施方式中，以设计的顺序执行激光划刻的多程。通过自一程至下一程改变激光划刻的顺序，可实现不同的沟槽轮廓。此外，改变激光光斑大小及程至程间隔距离(间距)可有助于沟槽底部的粗糙度的更精确控制。实施方式可被实施而提供非常灵活的方法并且可根据特定器件层情况而被调整以制造期望的沟槽轮廓。在其他实施方式中，具有平顶的线形激光光束可用于替代高斯轮廓的激光光束工艺。
本文描述的图案化的划刻方法可具有优势，诸如在划刻工艺中使得光损耗降低。在无需使用额外光学件对激光划刻的沟槽轮廓进行控制的情况下，不存在因来自原始光束路径的反射、透射、散射等而引起的光损耗。实施方式可被实施而使得能够具有简易配置。对光学件使用的较少依赖性使得光学配置更简单。可实现成本节省。光损耗降低可进一步提供对激光光束源的经济有效的选择。本文所述方法可具有工艺品质提高及成本效率的组合优势。例如，可实施没有显著光损耗的高斯光束光学配置，其不需要较高功率的激光源。本文所述实施方式亦可适用于光学加工应用，诸如微流体通道形成、导轨形成等。
因此，在本揭示案的一方面中，多程激光划刻工艺与等离子体蚀刻工艺的组合可用于将半导体晶片切割成单体集成电路。图1为根据本揭示案的实施方式的表示切割包括多个集成电路的半导体晶片的方法中的操作的流程图100。图2A至图2C示出根据本揭示案的实施方式的在执行切割半导体晶片的方法期间对应于流程图100的操作的包括多个集成电路的半导体晶片的截面视图。
参看流程图100的操作102，及对应的图2A，掩模202形成在半导体晶片或基板204上方。掩模202由覆盖并保护集成电路206的层组成，集成电路206形成于半导体晶片204的表面上。掩模202亦覆盖形成于集成电路206的每一者之间的居间划道207。
根据本揭示案的实施方式，形成掩模202包括形成层，所述层诸如但不限于光刻胶层或I线图案化层。举例而言，诸如光刻胶层的聚合物层可由另外适用于光刻工艺的材料组成。在一个实施方式中，光刻胶层由正性光刻胶材料组成，诸如但不限于，248纳米(nm)抗蚀剂、193nm抗蚀剂、157nm抗蚀剂、极紫外(extreme ultra-violet；EUV)抗蚀剂、或具有二氮萘醌感光剂的酚醛树脂基质。在另一实施方式中，光刻胶层由负性光刻胶材料组成，诸如但不限于聚顺异戊二烯及聚乙烯基肉桂酸酯。
在另一实施方式中，形成掩模202包括形成在等离子体沉积工艺中沉积的层。例如，在一个此种实施方式中，掩模202由等离子体沉积的聚四氟乙烯或类聚四氟乙烯(聚合的CF2)层组成。在特定实施方式中，在包含气体C4F8的等离子体沉积工艺中沉积聚合的CF2层。
在另一实施方式中，形成掩模202包括形成水溶性掩模层。在一实施方式中，水溶性掩模层在水介质中可轻易溶解。例如，在一个实施方式中，水溶性掩模层由可溶于碱性溶液、酸性溶液或去离子水之一或多者中的材料组成。在一实施方式中，水溶性掩模层在暴露于加热过程时，诸如约在50摄氏度至160摄氏度范围中加热时维持其水溶性。举例而言，在一个实施方式中，水溶性掩模层在暴露于用于激光及等离子体蚀刻单体化工艺的腔室条件后可溶于水溶液。在一个实施方式中，水溶性掩模层由诸如但不限于聚乙烯醇、聚丙烯酸、右旋糖酐、聚甲基丙烯酸、聚乙烯亚胺或聚环氧乙烷的材料组成。在一特定实施方式中，水溶性掩模层在水溶液中具有约1至15微米每分钟，且更特定而言约1.3微米每分钟的蚀刻速率。
在另一实施方式中，形成掩模202包含形成UV可固化掩模层。在一实施方式中，掩模层对UV光敏感，UV光降低UV可固化层至少约80％的黏附性。在一个此种实施方式中，UV层由聚氯乙烯或者基于丙烯酸的材料组成。在一实施方式中，UV可固化层由具有黏附性质的材料或材料堆叠组成，所述黏附性质在暴露于UV光时减弱。在一实施方式中，UV可固化黏性膜对约365nm UV光敏感。在一个此种实施方式中，此敏感性使得能够使用LED光进行固化。
在一实施方式中，半导体晶片或基板204由适于耐受制造工艺的材料组成，并且半导体处理层可以适当地设置在半导体晶片或基板204上。举例而言，在一个实施方式中，半导体晶片或基板204由基于IV族的材料组成，诸如但不限于结晶硅、锗或硅/锗。在特定实施方式中，提供半导体晶片204包括提供单晶硅基板。在特定实施方式中，单晶硅基板掺杂有杂质原子。在另一实施方式中，半导体晶片或基板204由III-V族材料组成，诸如用于制造发光二极管(light emitting diode；LED)的III-V族材料基板。
在一实施方式中，半导体晶片或基板204在其上或其中设置有作为集成电路206的一部分的半导体器件阵列。此种半导体器件的实例包括但不限于，在硅基板中制造且封装在介电层中的存储器器件或互补金属氧化物半导体(complimentary metal-oxide-semiconductor；CMOS)晶体管。多个金属互连可形成于器件或晶体管上方及周围介电层中，并且可用于电耦接器件或晶体管以形成集成电路206。组成划道207的材料可以与用于形成集成电路206的材料类似或相同。举例而言，划道207可由介电材料层、半导体材料层及金属化层组成。在一个实施方式中，划道207的一或更多个包括类似于集成电路206的实际器件的测试器件。
参看流程图100的操作104，及对应的图2B，利用多程激光划刻工艺图案化掩模202以提供具有间隙210的图案化掩模208。在一个此种实施方式中，利用多程激光划刻工艺图案化掩模202以提供具有间隙210的图案化掩模208，间隙210暴露集成电路206之间的半导体晶片或基板204的区域。在一个此种实施方式中，激光划刻工艺用于去除在集成电路206之间初始形成的划道207的材料。根据本揭示案的实施方式，利用多程激光划刻工艺图案化掩模202包括形成沟槽212，所述沟槽212部分进入在集成电路206之间的半导体晶片204区域中，如图2B所示。
多程激光划刻工艺可以包括任何适当的顺序，以用于为划刻的沟槽提供实质上平坦的底部。两个示例性处理顺序描述如下，但本文考虑的实施方式的实现方式可能并不限于此。所示编号及箭头限定划刻的相继次序。应理解，可改变调整程至程间隔的步骤以控制划刻沟槽宽度及深度。
在第一示例性划刻顺序中，图3A及图3B示出根据本揭示案的实施方式的分别用于深划刻和浅划刻的多程激光划刻工艺的第一顺序。参看图3A及图3B，多程激光划刻工艺包括沿第一边缘划刻路径的第一程(1)、沿中心划刻路径的第二程(2)、沿第二边缘划刻路径的第三程(3)、沿第二边缘划刻路径的第四程(4)、沿中心划刻路径的第五程(5)、及沿第一边缘划刻路径的第六程(6)。
在第二示例性划刻顺序中，图4A及图4B示出根据本揭示案的实施方式的分别用于深划刻和浅划刻的多程激光划刻工艺的第二顺序。参看图4A及图4B，多程激光划刻工艺包括沿中心划刻路径的第一程(1)、沿第一边缘划刻路径的第二程(2)、沿第二边缘划刻路径的第三程(3)、沿第二边缘划刻路径的第四程(4)、沿第一边缘划刻路径的第五程(5)、及沿中心划刻路径的第六程(6)。
参看图3A、图3B、图4A及图4B，在一实施方式中，多程激光划刻工艺基于高斯激光光束。在另一实施方式中，多程激光划刻工艺基于具有平顶的线形激光光束。
在一实施方式中，参看图3A及图4A，多程激光划刻工艺包括使用具有约10微米的光斑大小的激光光束，第一边缘划刻路径的中心与中心划刻路径的中心之间的间距为约5微米，以及中心划刻路径的中心与第二边缘划刻路径的中心之间的间距为约5微米。此种实例可称为相对深的划刻工艺及在程之间具有相对高的重叠。在一个此种实施方式中，多程激光划刻工艺在集成电路之间的半导体晶片区域中形成沟槽，其中每一沟槽具有约20微米的宽度及5至6微米范围的深度。
在另一实施方式中，参看图3B及图4B，多程激光划刻工艺包括使用具有约10微米的光斑大小的激光光束，第一边缘划刻路径的中心与中心划刻路径的中心之间的间距为约8微米，以及中心划刻路径的中心与第二边缘划刻路径的中心之间的间距为约8微米。此种实例可称为相对浅的划刻工艺及在程之间具有相对低的重叠。在一个此种实施方式中，多程激光划刻工艺在集成电路之间的半导体晶片区域中形成沟槽，其中每一沟槽具有25至30微米范围的宽度及5微米或更浅的深度。
应理解，减小激光光斑大小可致使更精确地控制划刻的沟槽的底部。图5示出根据本揭示案的实施方式的作为多个激光划刻程的结果的沟槽轮廓。沟槽轮廓(a)、沟槽轮廓(b)、沟槽轮廓(c)及沟槽轮廓(d)分别对应于图3A、图4A、图3B及图4B的划刻顺序。沟槽轮廓(a)、沟槽轮廓(b)、沟槽轮廓(c)及沟槽轮廓(d)的每一者的底部部分对应于沟槽底部形貌。
在一实施方式中，基于飞秒的激光用作多程激光光束划刻工艺的源。举例而言，在一实施方式中，具有在可见光谱加紫外(ultra-violet；UV)及红外(infra-red；IR)范围(总计为宽带光谱)中的波长的激光用于提供基于飞秒的激光脉冲，其具有飞秒量级(10-15秒)的脉冲宽度。在一个实施方式中，烧蚀不是(或者基本上不是)波长相依的并且因而适于复合膜，诸如掩模202、划道207及可能地半导体晶片或基板204的一部分的膜。
图6示出根据本揭示案的实施方式的使用在飞秒范围、皮秒范围及纳秒范围中的激光脉冲宽度的效果。参看图6，相较于较长脉冲宽度(例如，在纳秒处理通孔600A的情况下，有显著损伤602A)，通过使用在飞秒范围的激光光束，减轻或消除了热损伤问题(例如，在飞秒处理通孔600C的情况下，仅有极少损伤602C至没有损伤602C)。通孔600C的形成期间损伤的消除或减轻可能是由于不具有低能再偶合(如基于皮秒的激光烧蚀600B/602B所见)或热平衡(如基于纳秒的激光烧蚀所见)，如图6所描绘的。
激光参数选择，诸如光束轮廓，可能对开发成功的激光划刻及切割工艺是关键的，成功的激光划刻及切割工艺最小化切屑、微裂纹及分层以便实现干净的激光划刻切口。激光划刻切口越干净，可关于最终裸片单体化执行的蚀刻工艺越光滑。在半导体器件晶片中，不同材料类型(例如，导体、绝缘体、半导体)及厚度的许多功能层通常设置于其上。此种材料可包括但不限于有机材料，诸如聚合物、金属，或无机电介质，诸如二氧化硅及氮化硅。
设置于晶片或基板上的各个集成电路之间的划道可以包括与集成电路本身类似或相同的层。举例而言，图7示出根据本揭示案的实施方式的可用于半导体晶片或基板的划道区域中的材料堆叠的截面视图。
参看图7，划道区域700包括硅基板的顶部702、第一二氧化硅层704、第一蚀刻终止层706、第一低介电常数介电层708(例如，具有小于二氧化硅的4.0的介电常数的介电常数)、第二蚀刻终止层710、第二低介电常数介电层712、第三蚀刻终止层714、未掺杂的石英玻璃(undoped silica glass；USG)层716、第二二氧化硅层718、及光刻胶层720，上述各者使用相对厚度绘制。铜金属化物722设置在第一蚀刻终止层706与第三蚀刻终止层714之间并且穿过第二蚀刻终止层710。在特定实施方式中，第一蚀刻终止层706、第二蚀刻终止层710及第三蚀刻终止层714由氮化硅组成，而低介电常数介电层708及712由碳掺杂氧化硅材料组成。
在常规激光照射(诸如基于纳秒的照射)下，就光吸收及烧蚀机制而言，划道700的材料表现地相当不同。举例而言，在正常情况下，诸如二氧化硅的介电层对所有市售可得的激光波长基本上是透明的。相反，金属、有机体(例如，低介电常数材料)及硅可非常容易地耦合光子，尤其响应于基于纳秒的照射。在一实施方式中，使用高斯形轮廓或线形轮廓多程激光划刻工艺通过在烧蚀低介电常数材料层及铜层之前烧蚀二氧化硅层来图案化二氧化硅层、低介电常数材料层及铜层。
在激光光束是基于飞秒的激光光束的情况下，在一实施方式中，适合的基于飞秒的激光工艺的特征在于高的峰值强度(照射)，其通常导致各种材料的非线性相互作用。在一个此种实施方式中，飞秒激光源具有约在10飞秒至500飞秒范围内的脉冲宽度，但在100飞秒至400飞秒范围中的脉冲宽度更佳。在一个实施方式中，飞秒激光源具有约在1570纳米至200纳米范围内的波长，但在540纳米至250纳米范围中的波长更佳。在一个实施方式中，激光及对应的光学系统在工作表面提供约3微米至15微米范围内的焦点，但约在5微米至10微米或者10微米至15微米之间的范围中的焦点更佳。
在一实施方式中，激光源具有约在200kHz至10MHz范围内的脉冲重复率，但约500kHz至5MHz范围中的脉冲重复率更佳。在一实施方式中，激光源在工作表面上传递约0.5uJ至100uJ范围内的脉冲能量，但约1uJ至5uJ范围中的脉冲能量更佳。在一实施方式中，激光划刻工艺沿工件表面以约500mm/秒至5m/秒范围内的速度运行，但在约600mm/秒至2m/秒范围中的速度更佳。
划刻工艺可仅以单程或以多程运行，但在一实施方式中以1至2个程运行更佳。在一个实施方式中，工件中的划刻深度约为5微米至50微米深，约10微米至20微米深更佳。在一实施方式中，生成的激光光束的切口宽度约在2微米至15微米的范围内，但在硅晶片划刻/切割中约6微米至10微米的范围更佳，切口宽度在器件/硅界面处测量。
可以选择具有益处及优势的激光参数，诸如提供足够高的激光强度以实现无机电介质(例如二氧化硅)的电离，并且最小化在直接烧蚀无机电介质之前由下层损伤引起的分层和切屑。同时，可以选择参数以为具有精确控制的烧蚀宽度(例如，切口宽度)和深度的工业应用提供有意义的工艺产量。在一实施方式中，高斯形轮廓或线形轮廓多程激光划刻工艺适于提供此种优势。
应理解，在上述激光划刻用于图案化掩模以及完全划刻穿过晶片或基板以便单体化裸片的情况下，切割或单体化工艺可在激光划刻之后停止。因此，在此情况下不需要进一步的单体化处理。然而，在没有仅实施激光划刻来进行完全单体化的情况下，可以考虑以下实施方式。
现参考流程图100的可选操作106，执行中间的掩模开口后清洁操作。在一实施方式中，掩模开口后清洁操作是基于等离子体的清洁工艺。在第一实例中，如下所述，基于等离子体的清洁工艺对经由间隙210暴露的基板204区域是反应性的。在基于等离子体的反应性清洁工艺的情况中，清洁工艺本身可在基板204中形成或扩展沟槽212，因为基于等离子体的反应性清洁操作至少某种程度上具有基板204的蚀刻剂。在第二、不同的实例中，亦如下所述，基于等离子体的清洁工艺对经由间隙210暴露的基板204区域是非反应性的。
根据第一实施方式，基于等离子体的清洁工艺对基板204的暴露区域是反应性的，因为暴露区域在清洁工艺期间被部分蚀刻。在一个此种实施方式中，对于高偏压等离子体处理，氩或另一非反应性气体(或其混合物)与SF6组合以清洁划刻的开口。执行在高偏压功率下使用混合气体Ar+SF6的等离子体处理以轰击掩模开口区域，以实现掩模开口区域的清洁。在反应性击穿过程中，来自Ar及SF6的物理轰击以及由于SF6及F-离子引起的化学蚀刻都有助于清洁掩模开口区域。所述方法可适用于光刻胶或等离子体沉积的聚四氟乙烯掩模202，其中击穿处理导致相当均匀的掩模厚度减小及温和的硅蚀刻。然而，此种击穿蚀刻工艺可能对于水溶性掩模材料并非最适合的。
根据第二实施方式，基于等离子体的清洁工艺对基板204的暴露区域是非反应性的，因为暴露区域在清洁工艺期间不被蚀刻或只是可忽略的蚀刻。在一个此种实施方式中，仅使用非反应性气体等离子体清洁。举例而言，使用氩或另一非反应性气体(或其混合物)执行高偏压等离子体处理，以用于掩模凝结及清洁划刻的开口两者。该方法可适用于水溶性掩模或者适用于较薄的等离子体沉积的聚四氟乙烯202。在另一此种实施方式中，使用单独的掩模凝结及划刻沟槽清洁操作，例如首先针对掩模凝结执行氩或非反应性气体(或其混合物)高偏压等离子体处理，然后执行激光划刻的沟槽的Ar+SF6等离子体清洁。此实施方式可适于其中由于掩模材料太厚，氩清洁对于沟槽清洁不够充分的情况。对于较薄的掩模，清洁效率得到改善，但掩模蚀刻速率要低得多，在随后的深硅蚀刻工艺中几乎不消耗。在又一此种实施方式中，执行三个操作的清洁：(a)用于掩模凝结的氩或非反应性气体(或其混合物)高偏压等离子体处理、(b)激光划刻的沟槽的Ar+SF6高偏压等离子体清洁及(c)用于掩模凝结的氩或非反应性气体(或其混合物)高偏压等离子体处理。根据本揭示案的另一实施方式，等离子体清洁操作包含首先使用反应性等离子体清洁处理，诸如上文在操作106的第一方面所述。接着在反应性等离子体清洁处理之后执行诸如关于操作106的第二方面所描述的非反应性等离子体清洁处理。
参看流程图100的操作108，及对应的图2C，穿过图案化掩模208中的间隙210蚀刻半导体晶片204以单体化集成电路206。根据本揭示案的实施方式，蚀刻半导体晶片204包括通过蚀刻利用多程激光划刻工艺初始形成的沟槽212，来最终完全蚀刻穿过半导体晶片204，如图2C所描绘的。
在一实施方式中，利用激光划刻工艺图案化掩模包括在集成电路之间的半导体晶片区域中形成沟槽，且等离子体蚀刻半导体晶片包括扩展沟槽以形成对应的沟槽延伸部。在一个此种实施方式中，每个沟槽具有一宽度，并且每个对应的沟槽延伸部具有该宽度。
根据本揭示案的实施方式，由激光划刻产生的掩模开口的粗糙度可影响由后续形成的等离子体蚀刻沟槽所产生的裸片侧壁品质。光刻开口的掩模通常具有光滑轮廓，从而产生等离子体蚀刻沟槽的光滑对应侧壁。相反，若选择了不适合的激光工艺参数(诸如点重叠，导致等离子体蚀刻沟槽水平方向的粗糙侧壁)，则常规的激光开口的掩模可沿着划刻方向具有非常粗糙的轮廓。尽管表面粗糙度可经由额外的等离子体工艺变光滑，但弥补此种问题对成本及产量有不利影响。因此，本文所述实施方式可有利地由单体化工艺的激光划刻部分提供更光滑的划刻工艺。
在一实施方式中，蚀刻半导体晶片204包括利用等离子体蚀刻工艺。在一个实施方式中，使用穿硅通孔型蚀刻工艺。举例而言，在特定实施方式中，半导体晶片204的材料的蚀刻速率大于25微米每分钟。可针对裸片单体化工艺的等离子体蚀刻部分使用超高密度等离子体源。适于执行此种等离子体蚀刻工艺的工艺腔室的实例为可从美国加利福尼亚州Sunnyvale的应用材料公司获得的Applied
Figure BDA0002657841650000121
SilviaTM蚀刻系统。Applied
Figure BDA0002657841650000122
SilviaTM蚀刻系统结合了电容及电感RF耦合，与仅使用电容耦合(即使具有由磁性增强提供的改良)相比，它可以更加独立地控制离子密度及离子能量。此组合使得离子密度能够从离子能量有效去耦，以便在没有潜在损伤性高DC偏压水准的情况下，甚至在非常低的压力下，也能获得相对高密度的等离子体。这产生了特别宽的工艺窗口。然而，可以使用能够蚀刻硅的任何等离子体蚀刻腔室。在一示例性实施方式中，深硅蚀刻用于以大于常规硅蚀刻速率的约40％的蚀刻速率蚀刻单晶硅基板或晶片204，同时维持基本上精确的轮廓控制及实际上不含凹坑的侧壁。在特定实施方式中，使用穿硅通孔型蚀刻工艺。该蚀刻工艺基于由反应性气体生成的等离子体，所述反应性气体大体为氟基气体，诸如SF6、C4F8、CHF3、XeF2，或者能够以相对快蚀刻速率蚀刻硅的任何其他反应性气体。在一实施方式中，在单体化工艺之后去除掩模层208，如图2C描绘的。在另一实施方式中，结合图2C描述的等离子体蚀刻操作使用常规Bosch型沉积/蚀刻/沉积工艺以蚀穿基板204。一般而言，Bosch型工艺由以下三个子操作组成：沉积、定向轰击蚀刻及各向同性化学蚀刻，其运行多个重复(循环)直至硅被蚀穿。
因此，再次参照流程图100及图2A至图2C，可由利用多程激光划刻工艺的初始烧蚀来执行晶片切割，以蚀穿掩模层、穿过晶片划道(包括金属化物)、并且部分进入硅基板。然后可通过后续穿硅深等离子体蚀刻来完成裸片单体化。根据本揭示案的实施方式，用于切割的材料堆叠的特定实例结合图8A至图8D描述如下。
参看图8A，用于混合激光烧蚀及等离子体蚀刻切割的材料堆叠包括掩模层802、器件层804及基板806。掩模层、器件层及基板设置在裸片贴附膜808上方，裸片贴附膜808黏附至背衬胶带810。在一实施方式中，掩模层802为水溶性层，诸如上文结合掩模202描述的水溶性层。器件层804包括设置于一或更多个金属层(诸如铜层)及一或更多个低介电常数介电层(诸如碳掺杂氧化物层)上方的无机介电层(诸如二氧化硅)。器件层804亦包括布置于集成电路之间的划道，划道包括与集成电路相同或类似的层。基板806为块体单晶硅基板。
在一实施方式中，块体单晶硅基板806在黏附至裸片贴附膜808之前从背部减薄。可通过背部研磨工艺来执行减薄。在一个实施方式中，块体单晶硅基板806被减薄至约在50至100微米范围内的厚度。值得注意的是，在一实施方式中，在激光烧蚀及等离子体蚀刻切割工艺之前执行减薄。在一实施方式中，光刻胶层802具有约5微米的厚度且器件层804具有约在2至3微米范围内的厚度。在一实施方式中，裸片贴附膜808(或者能够将减薄的或薄的晶片或基板接合至背衬胶带810的任何适合代替物)具有约20微米的厚度。
参看图8B，利用多程激光划刻工艺812图案化掩模802、器件层804及基板806的一部分以在基板806中形成沟槽814。参看图8C，使用穿硅深等离子体蚀刻工艺816将沟槽814向下扩展至裸片贴附膜808，从而暴露裸片贴附膜808的顶部并且单体化硅基板806。器件层804在穿硅深等离子体蚀刻工艺816期间由掩模层802保护。
参看图8D，单体化工艺可进一步包括：图案化裸片贴附膜808，从而暴露背衬胶带810的顶部并单体化裸片贴附膜808。在一实施方式中，通过激光工艺或蚀刻工艺将裸片贴附膜单体化。另外实施方式可包括后续地从背衬胶带810去除基板806的单体化部分(例如，作为单独集成电路)。在一个实施方式中，将单体化的裸片贴附膜808保持在基板806的单体化部分的背侧上。其他实施方式可以包括从器件层804去除掩模层802。在替代性实施方式中，在基板806比约50微米薄的情况下，使用多程激光划刻工艺812来完全单体化基板806，而不使用额外的等离子体工艺。
单个工艺工具可被配置为执行多程激光光束烧蚀及等离子体蚀刻单体化工艺中的许多或全部操作。举例而言，图9示出根据本揭示案的实施方式的用于激光及等离子体切割晶片或基板的工具布局的方块图。
参看图9，工艺工具900包括工厂界面902(FI)，工厂界面902具有与其耦接的多个装载锁904。群集工具906与工厂界面902耦接。群集工具906包括一或更多个等离子体蚀刻腔室，诸如等离子体蚀刻腔室908。激光划刻设备910亦耦接至工厂界面902。工艺工具900的全部占地面积在一个实施方式中可为约3500毫米(3.5米)乘以约3800毫米(3.8米)，如图9描绘的。
在一实施方式中，激光划刻设备910容纳激光组件，激光组件被配置为提供多程激光划刻工艺，所述多程激光划刻工艺包括沿第一边缘划刻路径的多程、沿中心划刻路径的多程及沿第二边缘划刻路径的多程。在一个此种实施方式中，激光组件被配置为提供多程激光划刻工艺，所述多程激光划刻工艺包括沿第一边缘划刻路径的第一程、沿中心划刻路径的第二程、沿第二边缘划刻路径的第三程、沿第二边缘划刻路径的第四程、沿中心划刻路径的第五程及沿第一边缘划刻路径的第六程。在另一此种实施方式中，激光组件被配置为提供多程激光划刻工艺，所述多程激光划刻工艺包括沿中心划刻路径的第一程、沿第一边缘划刻路径的第二程、沿第二边缘划刻路径的第三程、沿第二边缘划刻路径的第四程、沿第一边缘划刻路径的第五程及沿中心划刻路径的第六程。在一实施方式中，激光组件包括基于飞秒的激光光束。
在一实施方式中，激光适于执行混合激光及蚀刻单体化工艺的激光烧蚀部分，诸如上述激光烧蚀工艺。在一个实施方式中，可移动平台亦包括在激光划刻设备910中，所述可移动平台被配置为相对于激光移动晶片或基板(或其载体)。在特定实施方式中，激光亦为可移动的。在一个实施方式中，激光划刻设备910的总占地面积可为约2240毫米乘以约1270毫米，如图9描绘的。
在一实施方式中，一或更多个等离子体蚀刻腔室908被配置为用于穿过图案化掩模中的间隙蚀刻晶片或基板以单体化多个集成电路。在一个此种实施方式中，一或更多个等离子体蚀刻腔室908被配置为执行深硅蚀刻工艺。在特定实施方式中，一或更多个等离子体蚀刻腔室808为可从美国加利福尼亚州Sunnyvale的应用材料公司获得的Applied
Figure BDA0002657841650000151
SilviaTM蚀刻系统。所述蚀刻腔室可专为深硅蚀刻设计，深硅蚀刻用于产生容纳在单晶硅基板或晶片上或中的单体化集成电路。在一实施方式中，高密度等离子体源包括在等离子体蚀刻腔室908中以促进高硅蚀刻速率。在一实施方式中，在工艺工具900的群集工具906部分中包括多于一个蚀刻腔室，以使单体化或切割工艺能具有高制造产量。
工厂界面902可为适合的大气端口以连接具有激光划刻设备910的外部制造工厂与群集工具906。工厂界面902可包括具有臂或叶片的机器人，以用于将晶片(或其载体)从储存单元(诸如前开式晶片盒)传递进群集工具906或激光划刻设备910，或者两者中。
群集工具906可包括适于执行单体化方法中的功能的其他腔室。举例而言，在一个实施方式中，包括沉积腔室912，替代额外的蚀刻腔室。沉积腔室912可被配置为用于在激光划刻晶片或基板之前在晶片或基板的器件层上或上方沉积掩模。在一个此种实施方式中，沉积腔室912适于沉积光刻胶层。在另一实施方式中，包括湿/干工作站914，替代额外的蚀刻腔室。湿/干工作站可适于在基板或晶片的激光划刻及等离子体蚀刻单体化工艺之后清洁残余物及碎片或去除掩模。在又一实施方式中，包括等离子体蚀刻腔室来替代额外的深硅蚀刻腔室，并且所述等离子体蚀刻腔室被配置为用于执行基于等离子体的清洁工艺。在一实施方式中，亦包括计量工作站作为工艺工具900的部件。
可将本揭示案的实施方式提供为计算机程序产品或软件，计算机程序产品或软件可包括在其上储存指令的机器可读取介质，所述指令可用于使计算机系统(或其他电子装置)按程序工作以执行根据本揭示案实施方式的工艺。在一个实施方式中，计算机系统与结合图9描述的工艺工具900耦接。机器可读取介质包括用于以机器(例如计算机)可读取的形式储存或传递信息的任何机构。举例而言，机器可读取(例如，计算机可读取)介质包括机器(例如，计算机)可读取储存介质(例如，只读存储器(read only memory；“ROM”)、随机存取存储器(random access memory；“RAM”)、磁盘储存介质、光学储存介质、快闪存储器装置等)、机器(例如，计算机)可读取传输介质(电学、光学、声学或其他形式的传播信号(例如，红外信号、数字信号等))等。
图10示出示例性形式的计算机系统1000的机器的图形表示，在计算机系统1000内可执行指令集，所述指令集用于使该机器执行本文所述的方法的任何一个或多个。在替代实施方式中，该机器可连接(例如，联网)至在局域网(Local Area Network；LAN)、内联网、外联网或因特网中的其他机器。机器在客户端-服务器网路环境中可以作为服务器或客户端机器操作，或者在对等(peer-to-peer)(或分布式)网路环境中作为对等机操作。机器可以为个人计算机(personal computer；PC)、平板PC、机顶盒(set-top box；STB)、个人数字助理(Personal Digital Assistant；PDA)、移动电话、网路设备、服务器、网络路由器、交换机或桥接器、或者能够执行指令集(连续的或以其他方式的)的任何机器，所述指令集指定由机器进行的动作。进一步地，尽管仅示出单个机器，但术语“机器”还可被认为包括单独地或联合地执行一组(或多组)指令以执行本文所述方法的任何一个或多个的机器(例如，计算机)的任意集合。
示例性计算机系统1000包括处理器1002、主存储器1004(例如，只读存储器(read-only memory；ROM))、快闪存储器、动态随机存取存储器(dynamic random access memory；DRAM)(诸如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)))等、静态存储器1006(例如，快闪存储器、静态随机存取存储器(static random access memory；SRAM)、MRAM等等)及辅助存储器1018(例如，数据储存装置)，上述各者经由总线1030彼此通信。
处理器1002表示一或更多个通用处理装置，诸如微处理器、中央处理单元等等。更特定而言，处理器1002可为复杂指令集计算(complex instruction set computing；CISC)微处理器、精简指令集计算(reduced instruction set computing；RISC)微处理器、超长指令字(very long instruction word；VLIW)微处理器、执行其他指令集的处理器、或实施指令集组合的处理器。处理器1002亦可为一或更多个专用处理装置，诸如专用集成电路(application specific integrated circuit；ASIC)、现场可编程门阵列(fieldprogrammable gate array；FPGA)、数字信号处理器(digital signal processor；DSP)、网络处理器等等。处理器1002被配置为执行处理逻辑1026，以用于执行本文所述的操作。
计算机系统1000可进一步包括网络接口装置1008。计算机系统1000亦可包括视频显示单元1010(例如，液晶显示器(liquid crystal display；LCD)、发光二极管显示器(light emitting diode display；LED)或阴极射线管(cathode ray tube；CRT))、字母数字输入装置1012(例如，键盘)、光标控制装置1014(例如，鼠标)及信号生成装置1016(例如，扬声器)。
辅助存储器1018可包括机器可存取储存介质(或更特定地包括计算机可读取储存介质)1032，在其上储存体现本文所述方法或功能的任何一个或多个的一或更多个指令集(例如，软件1022)。在计算机系统1000执行软件1022期间，软件1022还可完全或至少部分地保存在主存储器1004及/或处理器1002内，主存储器1004及处理器1002亦构成机器可读取储存介质。可进一步经由网路接口装置1008在网络1020上发送或接收软件1022。
尽管在示例性实施方式中将机器可存取储存介质1032示出为单个介质，但术语“机器可读取储存介质”应被认为包括储存一或更多个指令集的单个介质或多个介质(例如，集中式或分布式数据库，及/或关联的快闪及服务器)。术语“机器可读取储存介质”还将被认为包括能够储存或编码指令集的任何介质，所述指令集由机器执行且使得机器执行本揭示案的方法的任何一个或多个。因此，应认为术语“机器可读取储存介质”包括但不限于固态存储器及光学及磁性介质。
根据本揭示案的实施方式，机器可存取储存介质具有储存于其上的指令，所述指令使得数据处理系统执行切割具有多个集成电路的半导体晶片的方法。所述方法包括在半导体晶片上方形成掩模，所述掩模由覆盖并保护集成电路的层组成。然后利用多程激光划刻工艺图案化掩模以提供具有间隙的图案化掩模，所述间隙暴露在集成电路之间的半导体晶片区域。多程激光划刻工艺包括沿第一边缘划刻路径的多程、沿中心划刻路径的多程及沿第二边缘划刻路径的多程。然后穿过图案化掩模中的间隙等离子体蚀刻半导体晶片以单体化集成电路。
因而，本案已经揭示了使用多程激光划刻及等离子体蚀刻工艺的混合晶片切割方法。

Claims (15)

1.一种切割包括多个集成电路的半导体晶片的方法，所述方法包括：
在所述半导体晶片上方形成掩模，所述掩模包括覆盖并保护所述集成电路的层；
利用多程激光划刻工艺图案化所述掩模以提供具有间隙的图案化掩模，所述间隙暴露在所述集成电路之间的所述半导体晶片的区域，所述多程激光划刻工艺包括沿第一边缘划刻路径的第一程、沿中心划刻路径的第二程、沿第二边缘划刻路径的第三程、沿所述第二边缘划刻路径的第四程、沿所述中心划刻路径的第五程及沿所述第一边缘划刻路径的第六程；以及
穿过所述图案化掩模中的所述间隙等离子体蚀刻所述半导体晶片以单体化所述集成电路。
2.如权利要求1所述的方法，其中所述多程激光划刻工艺包括使用具有约10微米的光斑大小的激光光束。
3.如权利要求2所述的方法，其中所述第一边缘划刻路径的中心与所述中心划刻路径的中心之间的间距为约5微米，并且所述中心划刻路径的中心与所述第二边缘划刻路径的中心之间的间距为约5微米。
4.如权利要求3所述的方法，其中利用所述多程激光划刻工艺图案化所述掩模的步骤包括在所述集成电路之间的所述半导体晶片的区域中形成沟槽，其中等离子体蚀刻所述半导体晶片的步骤包括扩展所述沟槽以形成对应的沟槽延伸部，并且其中所述沟槽具有约20微米的宽度及在5微米至6微米范围内的深度。
5.如权利要求2所述的方法，其中所述第一边缘划刻路径的中心与所述中心划刻路径的中心之间的间距为约8微米，并且所述中心划刻路径的中心与所述第二边缘划刻路径的中心之间的间距为约8微米。
6.如权利要求5所述的方法，其中利用所述多程激光划刻工艺图案化所述掩模的步骤包括在所述集成电路之间的所述半导体晶片的区域中形成沟槽，其中等离子体蚀刻所述半导体晶片的步骤扩展所述沟槽以形成对应的沟槽延伸部，并且其中所述沟槽具有在25微米至30微米范围内的宽度及5微米或更浅的深度。
7.如权利要求1所述的方法，其中所述多程激光划刻工艺基于高斯激光光束。
8.如权利要求1所述的方法，其中所述多程激光划刻工艺基于具有平顶的线形激光光束。
9.一种切割包括多个集成电路的半导体晶片的方法，所述方法包括：
在所述半导体晶片上方形成掩模，所述掩模包括覆盖并保护所述集成电路的层；
利用多程激光划刻工艺图案化所述掩模以提供具有间隙的图案化掩模，所述间隙暴露在所述集成电路之间的所述半导体晶片的区域，所述多程激光划刻工艺包括沿中心划刻路径的第一程、沿第一边缘划刻路径的第二程、沿第二边缘划刻路径的第三程、沿所述第二边缘划刻路径的第四程、沿所述第一边缘划刻路径的第五程及沿所述中心划刻路径的第六程；以及
穿过所述图案化掩模中的所述间隙等离子体蚀刻所述半导体晶片以单体化所述集成电路。
10.如权利要求9所述的方法，其中所述多程激光划刻工艺包括使用具有约10微米的光斑大小的激光光束。
11.如权利要求10所述的方法，其中所述第一边缘划刻路径的中心与所述中心划刻路径的中心之间的间距为约5微米，并且所述中心划刻路径的中心与所述第二边缘划刻路径的中心之间的间距为约5微米。
12.如权利要求11所述的方法，其中利用所述多程激光划刻工艺图案化所述掩模的步骤包括在所述集成电路之间的所述半导体晶片的区域中形成沟槽，其中等离子体蚀刻所述半导体晶片的步骤包括扩展所述沟槽以形成对应的沟槽延伸部，并且其中所述沟槽具有约20微米的宽度及在5微米至6微米范围内的深度。
13.如权利要求10所述的方法，其中所述第一边缘划刻路径的中心与所述中心划刻路径的中心之间的间距为约8微米，并且所述中心划刻路径的中心与所述第二边缘划刻路径的中心之间的间距为约8微米。
14.如权利要求13所述的方法，其中利用所述多程激光划刻工艺图案化所述掩模的步骤包括在所述集成电路之间的所述等半导体晶片的区域中形成沟槽，其中等离子体蚀刻所述半导体晶片的步骤包括扩展所述沟槽以形成对应的沟槽延伸部，并且其中所述沟槽具有在25微米至30微米范围内的宽度及5微米或更浅的深度。
15.如权利要求9所述的方法，其中所述多程激光划刻工艺基于高斯激光光束。
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