JP6244019B2 - Iii族窒化物半導体デバイスおよびその製造方法 - Google Patents

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Description

本発明は、マイクロエレクトロニクス技術分野に関し、特にIII族窒化物半導体デバイスおよびその製造方法に関する。
本願は、2013年10月15日に中国専利局に提出された、出願番号が201310482857.7であり、発明の名称が「III族窒化物半導体デバイスおよびその製造方法」である特許出願の優先権を主張し、その全ての内容は参照することにより本願に組み込まれる。
III族窒化物半導体は、広いバンドギャップ、高い絶縁破壊電界強度、および高い電子の飽和ドリフト速度などの特性を有し、高温、高速スイッチング、およびハイパワーの電子デバイスの製造に適用可能である。窒化物電界効果トランジスタでは、圧電分極および自発分極によって、チャネル層に大量の電荷が生じる。二次元電子ガスは、窒化物の表面のドナー型表面状態からイオン化されたものであるので、窒化物トランジスタの電流密度は、表面状態に極めて敏感であり、表面状態の存在により電流コラプス効果を引き起こしやすい。
窒化ガリウム基電界効果トランジスタは、ゲート構造に応じて、通常、2種類、即ちショットキーゲート電界効果トランジスタおよび絶縁ゲート電界効果トランジスタに分けることができる。ショットキーゲート電界効果トランジスタでは、ショットキー接触のゲートは、製作が簡単であり、表面が制御しやすく、RFデバイスにとって好ましい。しかし、ショットキーゲート金属と窒化物半導体層との間に分離用の誘電体層がないので、ゲートのリーク電流は、相対的に高くて、逆方向バイアスの増加につれて迅速に増大する。また、ショットキー接触の順方向オン電圧の制限を受けるので、ゲートのバイアスは、原則的に2Vを超えてはいけない。そうでなければ、ゲートは、チャネルに対する制御能力を失う。そこで、ショットキーゲート電界効果トランジスタは、絶縁誘電体ゲートが欠けるため、ゲートのリーク電流が高すぎたり、ゲートの耐電圧値が低すぎるなどの問題がある。絶縁ゲート電界効果トランジスタでは、通常、ゲート金属の下に、例えば、二酸化ケイ素、アルミナ、酸化ハフニウム、窒化ケイ素、および酸窒化けい素などの誘電体層を追加することにより、ゲートのリーク電流を相対的に低くし、パワーデバイスに好適である。そこで、絶縁ゲート電界効果トランジスタは、絶縁誘電体を有するため、低いゲートのリーク電流および高いゲートの耐電圧値を有する。しかし、このような方法によって製造された絶縁ゲート電界効果トランジスタでは、図1に示すように、誘電体層と窒化物半導体との間に高密度の界面状態が存在し、厳しい電流コラプス効果を引き起こす恐れがあり、大きな懸案問題となっている。また、絶縁誘電体層と窒化物半導体層(例えば、AlおよびAlGaN)との間に高い界面状態が存在する場合、図2に示すように、順方向バイアスで、AlGaNの伝導帯のエッジにおける界面状態の充放電によって、デバイスのC−V曲線の遅延効果を引き起こすことになり、即ち、順方向曲線と逆方向曲線とが大きな程度で重ならないことがある。そのため、絶縁ゲート電界効果トランジスタが低い界面状態を有するようにすることにより、最大限に電流コラプス効果を避ける電界効果トランジスタの構造およびその製造方法を見出すことは、非常に難しい。
そこで、上記の技術的課題に対して、III族窒化物半導体デバイスおよびその製造方法を提供する必要がある。
これに鑑み、上記の従来技術における問題を解決するために、本発明は、III族窒化物半導体デバイス、特に、窒化物絶縁ゲート電界効果トランジスタにおけるゲート金属層と窒化物半導体層との間の絶縁誘電体層に、界面状態の増加を引き起こすことなく、窒化物、酸化窒素物、および酸化物の複合誘電体層を用いることを提案している。そのため、従来の単層の絶縁層の窒化物絶縁ゲート電界効果トランジスタに比べ、絶縁ゲート誘電体層として上記の複合誘電体層を用いると、ゲートのリークおよび電流コラプス効果を同時に低減させる目的を達成することができる。
シリコン材料に基づく相補型金属酸化物半導体(CMOS)デバイスでは、シリコンとシリコンの真性酸化物である二酸化ケイ素との間に、極めて低い界面状態密度(1E10/cm)を有する。本発明では、これと類似する概念を用いて、窒化物の表面に窒化アルミニウム誘電体層およびその真性酸化物である酸窒化アルミニウムを導入することにより、誘電体層と半導体層との間の界面状態密度を低減させ、電流コラプス効果を大幅に低減させる。窒化物半導体の表面に、窒化物層、酸化窒素物層、および酸化物層を順次に導入して、複合誘電体層を形成し、窒化物絶縁ゲート電界効果トランジスタのゲート誘電体層とする。例えば、窒化ガリウム絶縁ゲート電界効果トランジスタでは、窒化ガリウムバリア層とゲート金属層との間に、窒化アルミニウム層、酸窒化アルミニウム層、およびアルミナ層を順次に導入する。
ゲート金属層と接触するのは、複合誘電体層の最上位に位置するアルミナ層である。これは、絶縁誘電体層としてアルミナ誘電体層を用いると、上記窒化ガリウム絶縁ゲート電界効果トランジスタが、従来の絶縁ゲート電界効果トランジスタの、ゲートのリーク電流が小さくて、ゲートの耐電圧値が高いため、高い入力電力を有するなどの利点を有するようにすることができるからである。
一方、従来の窒化物絶縁ゲート電界効果トランジスタとの相違点は、複合誘電体層のうち、窒化ガリウム層と接触するのが、複合誘電体層の最下位層に位置する窒化アルミニウム誘電体層である、ことにある。上記窒化アルミニウム誘電体層の厚さは、2ナノメートルより小さくてもよいし、4ナノメートルより小さくてもよい。これは、窒化アルミニウム層の厚さが大きすぎると、窒化ガリウムの極めて強い作りつけ電界によって、二次元電子ガスが著しく増加し、閾値電圧のドリフトを引き起こすからである。
窒化物層と窒化アルミニウム層との界面に低い界面状態を有するため、従来の窒化ガリウム層とアルミナ誘電体層とが接触する構造を用いる場合に比べ、ゲート誘電体層として複合誘電体層を用いると、大きな程度で電流コラプス効果を低減させることができる。また、複合誘電体層の最上位層に位置するアルミナ誘電体層と最下位層の窒化アルミニウム誘電体層との間には、酸窒化アルミニウム誘電体層が存在してもよい。これは、窒化アルミニウム誘電体層を酸化することにより形成されてもよい。酸窒化アルミニウム誘電体層を上記の窒化アルミニウム誘電体層とアルミナ誘電体層との過渡誘電体層として導入することにより、上記の2種類の誘電体層の直接接触に起因する界面状態を低減させることもでき、ある程度電流コラプス効果への影響も低減させる。
ここで、強調すべきものとして、本発明の中心思想は、複合誘電体層を用いて、リークおよび電流コラプス効果を同時に低減させることである。窒化ガリウム絶縁ゲート電界効果トランジスタの絶縁誘電体層として、単に窒化アルミニウムを用いると、窒化ガリウム半導体層と窒化アルミニウム誘電体層との間の界面状態を低減させ、デバイスの動作中の電流コラプス効果を低減させることができるが、デバイスのリークを増大させ、特に、ソース−ドレイン電圧が低い場合(例えば、150Vより小さい)、オフ状態下のソース−ドレイン間のリーク電流を著しく増大させることになる。一方、アルミナ誘電体層は、ゲートのリークが含まれるリークを効果的に低減させることができる。そのため、本発明における複合誘電体層の構造を用いる必要があり、即ち、窒化アルミニウム誘電体層上に酸窒化アルミニウム誘電体層およびアルミナ誘電体層を追加し、または、これら3層のうちの2つの任意の組み合わせを用いて初めて、ゲートのリークおよび電流コラプス効果を同時に低減させる働きをすることができる。
上記目的を達成するために、本発明の実施例で提供された解決手段は、下記の通りである。
III族窒化物半導体デバイスであって、
基板と、
前記基板上に位置し、基板の方向から順次に形成された窒化物核形成層、窒化物バッファ層、窒化物チャネル層、窒化物バリア層を含む窒化物半導体層と、
前記窒化物半導体層上に位置し、窒化ケイ素、ケイ素−アルミニウム−窒素(Si−Al−N)、二酸化ケイ素のうちの1つまたは複数の組み合わせであり、ゲート領域において窒化物バリア層を暴露するまでエッチングされ、ゲート溝が形成されているパッシベーション層と、
前記パッシベーション層および前記ゲート溝の上に位置し、基板の方向から順次に形成された窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層のうちの2つ以上の組み合わせ構造を1つまたは複数含む複合誘電体層と、
前記窒化物バリア層上のソース領域およびドレイン領域に位置するソースおよびドレイン、並びに、ソースとドレインとの間で前記複合誘電体層上の対応のゲート領域に位置するゲートと、を含む。
本発明のさらなる改善として、前記窒化物誘電体層は、結晶体または無定形状態である窒化アルミニウム誘電体層を含む。
本発明のさらなる改善として、前記窒化アルミニウム誘電体層の厚さが4ナノメートルより小さい。
本発明のさらなる改善として、前記窒化アルミニウム誘電体層の厚さが2ナノメートルより小さい。
本発明のさらなる改善として、前記酸化物誘電体層は、アルミナ誘電体層、二酸化ケイ素誘電体層、酸化ハフニウム誘電体層のうちの1つまたは複数の組み合わせを含む。
本発明のさらなる改善として、前記酸窒化物誘電体層は、酸窒化アルミニウム誘電体層を含む。
本発明のさらなる改善として、前記複合誘電体層における複数の、基板の方向から順次に形成された窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層のうちの2つ以上の組み合わせ構造は、複数周期繰り返して交互積層するように設けられる。
本発明のさらなる改善として、前記窒化物バリア層と前記パッシベーション層との間に、窒化物キャップ層をさらに含む。
本発明のさらなる改善として、前記窒化物キャップ層は、窒化ガリウム層を含む。
本発明のさらなる改善として、前記窒化物バリア層は、エッチングによって内部に溝構造が形成されている。
本発明のさらなる改善として、前記窒化物バリア層と前記窒化物チャネル層との間には、窒化物挿入層が設けられている。
本発明のさらなる改善として、前記窒化物半導体層は、窒化ガリウム層、インジウム窒化ガリウム層、窒化アルミニウムガリウム層、窒化アルミニウムインジウムガリウム層の1つまたは複数の組み合わせを含む。
これに相応して、III族窒化物半導体デバイスの製造方法であって、
基板を提供し、
基板の方向から順次に形成された窒化物核形成層、窒化物バッファ層、窒化物チャネル層、窒化物バリア層を含む窒化物半導体層を前記基板上に形成し、
窒化ケイ素、ケイ素−アルミニウム−窒素(Si−Al−N)、二酸化ケイ素のうちの1つまたは複数の組み合わせであり、ゲート領域において窒化物バリア層を暴露するまでエッチングされ、ゲート溝が形成されているパッシベーション層を前記窒化物半導体層上に形成し、
基板の方向から順次に形成された窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層のうちの2つ以上の組み合わせ構造を1つまたは複数含む複合誘電体層を前記パッシベーション層および前記ゲート溝の上に形成し、
前記窒化物バリア層上のソース領域およびドレイン領域にソースおよびドレインを形成し、ソースとドレインとの間で前記複合誘電体層上の対応のゲート領域にゲートを形成する、ことを含む。
本発明のさらなる改善として、前記酸化物誘電体層の形成方法は、原子層堆積を含む。
本発明のさらなる改善として、前記酸窒化物誘電体層の形成方法は、具体的に、
窒化物誘電体層を堆積し、
前記窒化物誘電体層の表面に酸化処理を行って、酸窒化物誘電体層を生成する、ことを含む。
本発明の有益な効果は、下記の通りである。
複合誘電体層のうち、窒化物誘電体層を絶縁誘電体層として用いることにより、III族窒化物半導体デバイスが、従来の絶縁ゲート電界効果トランジスタの、ゲートのリーク電流が小さくて、ゲートの耐電圧値が高いため、高い入力電力を有するなどの利点を有するようにすることができる。
複合誘電体層のうち、窒化物誘電体層を用いて窒化物バリア層と接触させ、窒化ガリウム層と窒化物誘電体層との界面に低い界面状態を有するので、従来の窒化ガリウムバリア層と酸化物誘電体層とが接触する構造を用いる場合に比べ、大きな程度で電流コラプス効果を低減させることができる。また、窒化物誘電体層を用いることは、窒化ガリウムバリア層の表面に対するパッシベーションの働きをすることもできる。酸窒化アルミニウム誘電体層を上記の窒化物誘電体層と酸化物誘電体層との過渡誘電体層として導入することにより、上記の2種類の誘電体層の直接接触に起因する界面状態を低減させることもでき、ある程度電流コラプス効果への影響も低減させる。
ここから分かるように、本発明のIII族窒化物半導体デバイスは、上記の窒化物バリア層とゲート金属層との間に複合誘電体層を用いることにより、絶縁ゲート誘電体層の有効厚さを高めることもできるし、窒化物バリア層の表面とゲート誘電体層との間の界面状態密度を低減させることもでき、リークおよび電流コラプス効果を同時に低減させる働きをする。
従来技術における絶縁ゲート電界効果トランジスタのI/V曲線図である。 従来技術における絶縁ゲート電界効果トランジスタの充放電中の伝達曲線図である。 本発明の第1実施形態における窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層を含む複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。 本発明の第2実施形態における窒化物誘電体層および酸化物誘電体層を含む複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。 本発明の第3実施形態における窒化物誘電体層および酸窒化物誘電体層を含む複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。 本発明の第4実施形態における酸窒化物誘電体層および酸化物誘電体層を含む複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。 本発明の第5実施形態における窒化物誘電体層および酸窒化物誘電体層の交互積層構造を含む複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。 本発明の第6実施形態における酸窒化物誘電体層および酸化物誘電体層の周期的交互積層構造の複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。 本発明の第7実施形態における窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層の周期的交互積層構造の複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。 本発明の第8実施形態における窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層を含む複合誘電体層を有し、ゲートに溝構造が形成されている窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。
本発明の実施例または従来技術の構成をさらに明確に説明するために、以下、実施例または従来技術の説明に使用すべき図面を簡単に紹介する。明らかなように、以下の説明における図面は、本発明に記載された幾つかの実施例にすぎず、当業者にとっては、創造的な労働をしない前提で、これらの図面から他の図面を得ることもできる。
本発明のIII族窒化物半導体デバイスは、
基板と、
基板上に位置し、基板の方向から順次に形成された窒化物核形成層、窒化物バッファ層、窒化物チャネル層、窒化物バリア層を含む窒化物半導体層と、
窒化物半導体層上に位置し、窒化ケイ素、ケイ素−アルミニウム−窒素(Si−Al−N)、二酸化ケイ素のうちの1つまたは複数の組み合わせであり、ゲート領域において窒化物バリア層を暴露するまでエッチングされ、ゲートに溝が形成されているパッシベーション層と、
パッシベーション層および溝の上に位置し、基板の方向から順次に形成された窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層のうちの2つ以上の組み合わせ構造を1つまたは複数含む複合誘電体層と、
窒化物バリア層上のソース領域およびドレイン領域に位置するソースおよびドレイン、並びに、ソースとドレインとの間で複合誘電体層上の対応のゲート領域に位置するゲートと、を含む。
好ましくは、窒化物バリア層とパッシベーション層との間に、窒化物キャップ層をさらに含んでもよい。
好ましくは、窒化物キャップ層は、窒化ガリウム層を含む。
好ましくは、窒化物バリア層と窒化物チャネル層との間には、窒化アルミニウム挿入層が設けられている。
好ましくは、パッシベーション層のゲート領域をエッチングする際に、窒化物バリア層をオーバーエッチングして、窒化物バリア層の内部に溝を形成してもよい。
好ましくは、窒化物バリア層のエッチング深さは、上記の窒化物挿入層または窒化物チャネル層に達してもよい。
これに相応して、III族窒化物半導体デバイスの製造方法は、
基板を提供し、
基板の方向から順次に形成された窒化物核形成層、窒化物バッファ層、窒化物チャネル層、窒化物バリア層を含む窒化物半導体層を基板上に形成し、
窒化ケイ素、ケイ素−アルミニウム−窒素(Si−Al−N)、二酸化ケイ素のうちの1つまたは複数の組み合わせであり、ゲート領域において窒化物バリア層を暴露するまでエッチングされ、ゲートに溝が形成されているパッシベーション層を窒化物半導体層上に形成し、
基板の方向から順次に形成された窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層のうちの2つ以上の組み合わせ構造を1つまたは複数含む複合誘電体層をパッシベーション層および溝の上に形成し、
窒化物バリア層上のソース領域およびドレイン領域にソースおよびドレインを形成し、ソースとドレインとの間で複合誘電体層上の対応のゲート領域にゲートを形成する、ことを含む。
好ましくは、窒化物バリア層とパッシベーション層との間に、窒化物キャップ層をさらに含んでもよい。
好ましくは、窒化物キャップ層は、窒化ガリウム層を含む。
好ましくは、窒化物バリア層と窒化物チャネル層との間には、窒化アルミニウム挿入層が設けられている。
好ましくは、パッシベーション層のゲート領域をエッチングする際に、窒化物バリア層をオーバーエッチングして、窒化物バリア層の内部に溝を形成してもよい。
好ましくは、窒化物バリア層のエッチング深さは、上記の窒化物挿入層または窒化物チャネル層に達してもよい。
本発明では、多層複合誘電体層を用いることにより、界面状態密度を低減させることができ、ゲートのリークおよび電流コラプス効果を同時に低減させる目的を達成する。
以下、図面に示す具体的な実施形態を参照して、本発明を詳しく説明する。しかし、これらの実施形態は、本発明を制限するものではなく、当業者がこれらの実施形態に基づいて行った構造、方法、または機能上の変換は、全て、本発明の保護範囲内に含まれる。
なお、異なる実施例において、重複する符号またはマーキングを使用する可能性がある。これらの重複するのは、簡単で明確に本発明を説明するためのものにすぎず、係る異なる実施例および/または構成の間に何らかの関連性があることを意味するものではない。
下記の各実施形態では、III族窒化物半導体デバイスとして、窒化物絶縁ゲート電界効果トランジスタを選択して説明し、好ましくは、窒化ガリウム絶縁ゲート電界効果トランジスタを選択して説明する。
図3は、本発明の第1実施形態における窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層を含む複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。
図3に示すように、本実施形態にけるIII族窒化物半導体デバイスは、シリコン、サファイア、および炭化ケイ素のうちの1つまたは複数の組み合わせを含むことが可能な基板1と、基板1における、基板の方向から、窒化物核形成層21、窒化物バッファ層22、窒化物チャネル層23、窒化物バリア層24、および窒化物キャップ層25を順次に含む窒化物半導体層2と、窒化物キャップ層25における、窒化ケイ素、ケイ素−アルミニウム−窒素(Si−Al−N)、および二酸化ケイ素のうちの1つまたは複数の組み合わせであることが可能な、ゲート領域における部分が窒化物バリア層24を暴露するまでエッチングされ、ゲート溝が形成されているパッシベーション層3と、パッシベーション層3およびゲート溝の上に形成され、基板の方向から窒化物誘電体層41、酸窒化物誘電体層42、および酸化物誘電体層43を順次に含む複合誘電体層と、窒化物キャップ層25と接触し、それぞれソース領域およびドレイン領域に位置するソース51およびドレイン52、並びに、ソース51とドレイン52との間に位置する、複合誘電体層上の対応のゲート領域のゲート53と、を含む。本実施形態では、従来の窒化物絶縁ゲート電界効果トランジスタとの相違点は、絶縁ゲート誘電体には、基板の方向から窒化物誘電体層41、酸窒化物誘電体層42、および酸化物誘電体層43を順次に含む複合誘電体層が用いられる、ことにある。
本実施例では、窒化物キャップ層25が選択可能なものである。また、パッシベーション層3は、パッシベーションおよび保護の働きをすることができ、窒化物キャップ層25の表面状態をさらに低減させ、電流コラプス効果を効果的に低減させることができる。ゲート53と接触する酸化物誘電体層43によって、窒化物電界効果トランジスタが、低いゲートのリークおよび高い耐電圧値を有するようにすることができる。窒化物誘電体層41および窒化物チャネル層23は、共に窒化物に属するため、両者の界面に低い界面状態を有し、従来の窒化物絶縁ゲート電界効果トランジスタに比べて、電流コラプス効果を低減させることができる。酸窒化物誘電体層42は、窒化物誘電体層41と酸化物誘電体層43との間の過渡層として、界面における界面状態を低減させる。本実施形態では、窒化物誘電体層41は、窒化アルミニウム誘電体層を含み、酸窒化物誘電体層は、酸窒化アルミニウム誘電体層を含み、酸化物誘電体層は、アルミナ誘電体層、二酸化ケイ素誘電体層、酸化ハフニウム誘電体層のうちの1つまたは複数の組み合わせを含む。本実施形態では、窒化アルミニウム誘電体層の厚さは、2ナノメートルより小さく、好ましくは、4ナノメートルより小さい。これは、窒化アルミニウム誘電体層の厚さが大きすぎると、窒化アルミニウムの極めて強い作りつけ電界によって、二次元電子ガスが著しく増加し、閾値電圧のドリフトを引き起こすからである。
本実施形態では、複合誘電体層を有するIII族窒化物半導体デバイスの製造方法は、基板1を提供し、基板の方向から順次に形成された窒化物核形成層21、窒化物バッファ層22、窒化物チャネル層23、窒化物バリア層24、および窒化物キャップ層25を含む窒化物半導体層2を基板上に形成し、窒化ケイ素、ケイ素−アルミニウム−窒素(Si−Al−N)、および二酸化ケイ素のうちの1つまたは複数の組み合わせであることが可能なパッシベーション層3を窒化物キャップ層25上に形成し、パッシベーション層3上のゲート領域においてエッチングしてゲート溝を形成し、基板の方向から窒化物誘電体層41、酸窒化物誘電体層42、および酸化物誘電体層43を順次に含む複合誘電体層をパッシベーション層3上およびゲート溝に形成し、窒化物バリア層上の対応のソース領域およびドレイン領域に、それぞれ、ソース51およびドレイン52を形成し、ソース51とドレイン52との間に位置するゲート53を複合誘電体層上のゲート領域に形成する、ことを含む。
さらに、上記のIII族窒化物半導体デバイスの製造方法では、複合誘電体層は、原子層堆積方法によって、1ステップで製造されてもよい。その製造手順は、下記のステップを含む。まず、窒化物誘電体層41の製造方法として、パッシベーション層3および暴露する窒化物キャップ層25におけるゲート溝に、結晶体または無定形状態である窒化アルミニウムを堆積して、窒化物誘電体層41を形成する。酸窒化物誘電体層42の製造方法として、窒化アルミニウムの表面に対して酸化処理を行って、酸窒化アルミニウムを生成し、酸窒化物誘電体層42を形成する。酸化物誘電体層43の製造方法として、酸窒化アルミニウム誘電体層上にアルミナを堆積して、酸化物誘電体層43を形成することにより、ゲートのリーク電流密度をさらに低減させる。
好ましくは、上記のIII族窒化物半導体デバイスの製造方法では、窒化物誘電体層41の製造方法は、アルミニウム源および窒素源を同時に送り込む(トリメチルアルミニウムを用いてアルミニウム原子を堆積すると同時にアンモニアガスを送り込むことを含む)ことにより、パッシベーション層3の表面およびゲート溝にアルミニウム原子を堆積して、窒化アルミニウム層を形成することを含んでもよいし、パッシベーション層3の表面およびゲート溝に、トリメチルアルミニウムを送り込んでアルミニウム原子を堆積することと、アンモニアガスを送り込むことを交互に行うことを含んでもよいし、パッシベーション層3の表面およびゲート溝に、アンモニアガスの送り込みを開始してから、トリメチルアルミニウムを送り込んでアルミニウム原子を堆積し、堆積が終了したら、アンモニアガスの送り込みを停止することを含んでもよい。ここで、窒化物キャップ層上におけるアルミニウム原子の堆積およびアンモニアガスの送り込みは、繰り返して実行されてもよい。これにより、原子層が1つ以上である窒化アルミニウム誘電体層を生成し、窒化物誘電体層41を形成する。
好ましくは、上記のIII族窒化物半導体デバイスの製造方法では、酸窒化アルミニウム誘電体層42の製造方法は、窒化アルミニウム誘電体層41の表面に対して酸化処理を行って、酸窒化アルミニウムまたはアルミナを生成し、そして、酸窒化アルミニウム層またはアルミナ層上に窒化アルミニウムを堆積し、その窒化アルミニウムに対して酸化処理を行うように繰り返すことにより、窒化アルミニウムと酸窒化アルミニウムとが周期的に交替する構造、または、窒化アルミニウムとアルミナとが周期的に交替する構造を形成することを含んでもよい。窒化アルミニウムの結晶体は、緻密であるため、酸化速度が遅い。薄い窒化アルミニウムを生成してから、この過程を繰り返すことにより、高品質の厚い酸化物誘電体層または酸窒化物誘電体層を形成することができる。
好ましくは、上記のIII族窒化物半導体デバイスの製造方法では、複合誘電体層の製造方法は、窒化アルミニウム誘電体層の製造方法、酸窒化物誘電体層の製造方法、および酸化物誘電体層の製造方法のうちの任意の組み合わせを含んでもよい。
図4は、本発明の第2実施形態における窒化物誘電体層および酸化物誘電体層を含む複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。
第1実施形態に比べ、本実施形態は、窒化物絶縁ゲート電界効果トランジスタの複合誘電体層が、窒化物誘電体層41および酸化物誘電体層43によって構成され、酸窒化物誘電体層を含まない点で異なる。窒化物誘電体層41は、それぞれ、パッシベーション層3、および窒化物キャップ層25の暴露により形成されたゲート溝と接触する界面に、低い界面状態が存在し、電流コラプス効果を大幅に低減させることができる。窒化物誘電体層41上に形成された酸化物誘電体層43は、高い破壊電圧を有し、その高い誘電率に起因して高い等価ゲート誘電体厚さを有し、トンネル降伏によるゲートのリークを効果的に低減させることができる。
第1実施形態に比べ、本実施形態における窒化物絶縁ゲート電界効果トランジスタの製造方法では、複合誘電体層は、窒化物誘電体層41、および、窒化物誘電体層41上に形成された酸化物誘電体層43を含み、酸窒化物誘電体層を含まない。それ以外の構造およびその製造方法は、第1実施形態と同様であり、ここでは説明を省略する。
図5は、本発明の第3実施形態における窒化物誘電体層および酸窒化物誘電体層を含む複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。
第1実施形態に比べ、本実施形態は、窒化物絶縁ゲート電界効果トランジスタの複合誘電体層が、窒化物誘電体層41および酸窒化物誘電体層42によって構成され、酸化物誘電体層を含まない点で異なる。窒化物誘電体層41は、それぞれ、パッシベーション層3、窒化物キャップ層25および窒化物バリア層24の暴露により形成されたゲート溝と接触する界面に、低い界面状態が存在し、電流コラプス効果を大幅に低減させることができる。窒化物誘電体層41上に形成された酸窒化物誘電体層42は、高い破壊電圧を有し、その高い誘電率に起因して高い等価ゲート誘電体厚さを有し、トンネル降伏によるゲートのリークを効果的に低減させることができる。
第1実施形態に比べ、本実施形態における窒化物絶縁ゲート電界効果トランジスタの製造方法では、複合誘電体層は、窒化物誘電体層41、および、窒化物誘電体層41上に形成された酸窒化物誘電体層42を含み、酸化物誘電体層を含まない。上記ゲート溝の形成方法は、窒化物バリア層24までエッチングするまで、ゲートの下方のパッシベーション層3、窒化物キャップ層25を前後してエッチングする、ことを含む。そして、窒化アルミニウム誘電体層を堆積することにより、窒化物誘電体層41を形成する。それ以外の構造およびその製造方法は、第1実施形態と同様であり、ここでは説明を省略する。
図6は、本発明の第4実施形態における酸窒化物誘電体層および酸化物誘電体層を含む複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。
第1実施形態に比べ、本実施形態は、窒化物絶縁ゲート電界効果トランジスタの複合誘電体層が、酸窒化物誘電体層42および酸化物誘電体層43を含み、窒化物誘電体層を含まない点で異なる。単層の酸化物誘電体層を絶縁ゲート誘電体層とする従来の方法に比べ、酸窒化物誘電体層42は、それぞれ、パッシベーション層3、および窒化物バリア層24が暴露する箇所に形成されたゲート溝と接触する界面に、低い界面状態が存在し、電流コラプス効果を大幅に低減させることができる。また、酸窒化物誘電体層42、および、酸窒化物誘電体層42上に形成された酸化物誘電体層43が高い破壊電圧を有し、かつ、酸窒化物および酸化物が高い誘電率を有するので、高い等価ゲート誘電体厚さを有し、トンネル降伏によるゲートのリークを効果的に低減させることができる。
第1実施形態に比べ、本実施形態における窒化物絶縁ゲート電界効果トランジスタの製造方法では、複合誘電体層は、酸窒化物誘電体層42、および、酸窒化物誘電体層42上に形成された酸化物誘電体層43を含み、窒化物誘電体層を含まない。ここで、酸窒化物誘電体層42の製造方法はいろいろ含む。まず、窒化物バリア層に対して酸化処理を行ってから、窒化物バリア層上に酸窒化物を堆積してもよい。窒化物キャップ層が設けられている場合、窒化物キャップ層に対して酸化処理を行ってから、窒化物バリア層上に酸窒化物を堆積する。まず、窒化物誘電体層を堆積してから、窒化物誘電体層に対して酸化処理を行い、かつ、上記の過程を繰り返してもよい。酸化のやり方は、熱酸化や、ウェット酸化や、酸素プラズマを用いた酸化を含んでもよい。酸窒化物誘電体層42の製造方法は、原子層堆積を含んでもよい。窒化物バリア層または窒化物キャップ層上にアンモニアガス、トリメチルアルミニウム、および、オゾンまたは酸素プラズマを導入して、酸窒化物を形成する。その導入の前後順序は、調整可能である。それ以外の構造およびその製造方法は、第1実施形態と同様であり、ここでは説明を省略する。
図7は、本発明の第5実施形態における窒化物誘電体層および酸窒化物誘電体層の交互積層構造を含む複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。
第1実施形態に比べ、本実施形態は、複合誘電体層が、窒化物誘電体層41、酸窒化物誘電体層42、および、窒化物誘電体層43、酸窒化物誘電体層44を周期的に交互積層することによって構成される点で異なる。複合誘電体層は、原子層堆積方法によって、1ステップで製造されてもよい。その製造手順は、下記の通りである。まず、パッシベーション層3、および、暴露する窒化物バリア層24におけるゲート溝に、窒化アルミニウムを堆積して、窒化アルミニウムを含む窒化物誘電体層41を形成する。窒化アルミニウムは、結晶体または無定形状態であってもよい。次に、窒化アルミニウムの表面に対して酸化処理を行って、酸窒化アルミニウムを生成し、酸窒化物層42を形成する。上記のステップを再度繰り返して、窒化物誘電体層43および酸窒化物誘電体層44の複数周期繰り返した交互積層構造を生成する。
好ましくは、窒化物半導体デバイスの製造方法では、複合誘電体層は、原子層堆積方法によって、複数のステップで製造されてもよい。窒化物誘電体層の製造方法および酸窒化物誘電体層の製造方法は、第1実施形態と同様である。本実施形態の製造方法は、ステップを繰り返して、窒化物誘電体層41、酸窒化物誘電体層42、および、窒化物誘電体層43、酸窒化物誘電体層44によって形成された、複数周期繰り返した交互積層構造を形成する点で第1実施形態と異なる。本実施形態では、窒化物絶縁ゲート電界効果トランジスタのそれ以外の構造および製造方法は、第1実施形態と同様であり、ここでは説明を省略する。
図8は、本発明の第6実施形態における酸窒化物誘電体層および酸化物誘電体層の周期的交互積層構造の複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。
第1実施形態に比べ、本実施形態は、複合誘電体層が、酸窒化物誘電体層42、酸化物誘電体層43、および、窒化物誘電体層44、酸化物誘電体層45を周期的に交互積層することによって形成される点で異なる。酸窒化物誘電体層の製造方法および酸化物誘電体層の製造方法は、第1実施形態と同様である。本実施形態は、上記の過程を繰り返して、酸化物誘電体層42、酸化物誘電体層43、および、窒化物誘電体層44、酸化物誘電体層45の複数周期交互積層構造の複合誘電体層を形成する点で第1実施形態と異なる。本実施形態では、窒化物絶縁ゲート電界効果トランジスタのそれ以外の構造および製造方法は、第1実施形態と同様であり、ここでは説明を省略する。
図9は、本発明の第7実施形態における窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層の周期的交互積層構造の複合誘電体層を有する窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。
第1実施形態に比べ、本実施形態は、複合誘電体層が、窒化物誘電体層41、酸窒化物誘電体層42、酸化物誘電体層43、および、窒化物誘電体層44、酸窒化物誘電体層45、酸化物誘電体層46を順次に配列することにより、複数周期交互積層構造に形成された点で異なる。窒化物誘電体層41の製造方法、酸窒化物誘電体層42の製造方法、および酸化物誘電体層43の製造方法は、第1実施形態と同様である。本実施形態は、過程を繰り返して、窒化物誘電体層41、酸窒化物誘電体層42、酸化物誘電体層43、および、窒化物誘電体層44、酸窒化物誘電体層45、酸化物誘電体層46の複数周期交互積層構造の複合誘電体層を形成する点で第1実施形態と異なる。本実施形態では、窒化物絶縁ゲート電界効果トランジスタのそれ以外の構造および製造方法は、第1実施形態と同様であり、ここでは説明を省略する。
図10は、本発明の第8実施形態における窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層を含む複合誘電体層を有し、ゲートに溝構造が形成されている窒化物絶縁ゲート電界効果トランジスタの断面構造の模式図である。第1実施形態に比べ、本実施形態は、ゲートに溝構造が形成されている点で異なる。窒化物バリア層24と窒化物チャネル層23との間に、窒化物挿入層26をさらに含んでもよい。窒化物誘電体層41は、それぞれ、パッシベーション層3、および窒化物キャップ層25の暴露により形成されたゲート溝と接触する界面に、低い界面状態が存在し、電流コラプス効果を大幅に低減させることができる。窒化物誘電体層41上に形成された酸窒化物誘電体層42および酸化物誘電体層43は、高い破壊電圧を有し、それらの高い誘電率に起因して高い等価ゲート誘電体厚さを有し、トンネル降伏によるゲートのリークを効果的に低減させることができる。
第1実施形態に比べ、本実施形態における窒化物絶縁ゲート電界効果トランジスタの製造方法では、ゲート領域のパッシベーション層3、窒化物キャップ層25、および窒化物バリア層24をオーバーエッチングすることにより、溝構造を形成し、そして、パッシベーション層3、およびゲート領域の溝に、窒化物誘電体層41、酸窒化物誘電体層42、および酸化物誘電体層43を含む複合誘電体層を形成する。窒化物キャップ層25をオーバーエッチングする際に、オーバーエッチングの深さは、窒化物バリア層24または窒化物挿入層26に達してもよい。それ以外の構造およびその製造方法は、第1実施形態と同様であり、ここでは説明を省略する。
以上の実施形態から分かるように、本発明のIII族窒化物半導体デバイスの製造方法によって製造されたIII族窒化物半導体デバイスは、下記の有益な効果を有する。
複合誘電体層のうち、窒化物誘電体層を絶縁誘電体層として用いることにより、III族窒化物半導体デバイスが、従来の絶縁ゲート電界効果トランジスタの、ゲートのリーク電流が小さくて、ゲートの耐電圧値が高いため、高い入力電力を有するなどの利点を有するようにすることができる。
複合誘電体層のうち、窒化物誘電体層を用いて窒化物バリア層または窒化物キャップ層と接触させ、窒化ガリウム層と窒化物誘電体層との界面に低い界面状態を有するので、従来の窒化ガリウムバリア層と酸化物誘電体層とが接触する構造を用いる場合に比べ、大きな程度で電流コラプス効果を低減させることができる。また、窒化物誘電体層を用いることは、窒化ガリウムバリア層の表面に対するパッシベーションの働きをすることもできる。酸窒化アルミニウム誘電体層を上記の窒化物誘電体層と酸化物誘電体層との過渡誘電体層として導入することにより、上記の2種類の誘電体層の直接接触に起因する界面状態を低減させることもでき、ある程度電流コラプス効果への影響も低減させる。
ここから分かるように、本発明のIII族窒化物半導体デバイスおよびその製造方法は、窒化物バリア層または窒化物キャップ層とゲート金属層との間に複合誘電体層を用いることにより、絶縁ゲート誘電体層の有効厚さを高めることもできるし、窒化物バリア層の表面とゲート誘電体層との間の界面状態密度を低減させることもでき、リークおよび電流コラプス効果を同時に低減させる働きをする。
当業者にとって明らかなように、本発明は、上記の模範的実施例の細部に限られるものではなく、且つ、本発明の精神または基本的な特徴から乖離しない場合に、他の具体的な形式で本発明を実現することが可能である。従って、いずれにしても、実施例を模範的で非制限的なものと見なすべきであり、本発明の範囲は、上述した説明によって限定されるものではなく、添付の特許請求の範囲によって限定されるので、特許請求の範囲と均等な要件の意味および範囲内にある全ての変化を本発明に含ませることを旨とする。請求項におけるいかなる符号についても、係る請求項を制限するものと見なしてはならない。
また、理解すべきものとして、本明細書では実施形態ごとに説明しているが、各実施形態それぞれに1つのみの独立した構成が含まれることではなく、明細書のこのような説明方式は、明確にするためのものにすぎず、当業者は、明細書を1つの全体とすべきであり、各実施例における構成は、適宜組み合わせられて、当業者に理解できる他の実施形態とされることもできる。

Claims (15)

  1. III族窒化物半導体デバイスであって、
    基板と、
    前記基板上に位置し、基板の方向から順次に形成された窒化物核形成層、窒化物バッファ層、窒化物チャネル層、窒化物バリア層を含む窒化物半導体層と、
    前記窒化物半導体層上に位置し、窒化ケイ素、ケイ素−アルミニウム−窒素(Si−Al−N)、二酸化ケイ素のうちの1つまたは複数の組み合わせであり、ゲート領域において窒化物バリア層を暴露するまでエッチングされ、ゲート溝が形成されているパッシベーション層と、
    前記パッシベーション層および前記ゲート溝の上に位置し、基板の方向から順次に形成された結晶体または無定形状態である窒化アルミニウム誘電体層を含む窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層の組み合わせ構造を1つまたは複数含む複合誘電体層と、
    前記窒化物バリア層上のソース領域およびドレイン領域に位置するソースおよびドレイン、並びに、ソースとドレインとの間で前記複合誘電体層上の対応のゲート領域に位置するゲートと、
    を含むことを特徴とするIII族窒化物半導体デバイス。
  2. III族窒化物半導体デバイスであって、
    基板と、
    前記基板上に位置し、基板の方向から順次に形成された窒化物核形成層、窒化物バッファ層、窒化物チャネル層、窒化物バリア層を含む窒化物半導体層と、
    前記窒化物半導体層上に位置し、窒化ケイ素、ケイ素−アルミニウム−窒素(Si−Al−N)、二酸化ケイ素のうちの1つまたは複数の組み合わせであり、ゲート領域において窒化物バリア層を暴露するまでエッチングされ、ゲート溝が形成されているパッシベーション層と、
    前記パッシベーション層および前記ゲート溝の上に位置し、基板の方向から順次に形成された窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層のうちの2つ以上の組み合わせ構造を複数含む複合誘電体層と、
    前記窒化物バリア層上のソース領域およびドレイン領域に位置するソースおよびドレイン、並びに、ソースとドレインとの間で前記複合誘電体層上の対応のゲート領域に位置するゲートと、
    を含み、
    前記複合誘電体層における複数の、基板の方向から順次に形成された窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層のうちの2つ以上の組み合わせ構造は、複数周期繰り返して交互積層するように設けられる、ことを特徴とするIII族窒化物半導体デバイス。
  3. 前記窒化物誘電体層は、結晶体または無定形状態である窒化アルミニウム誘電体層を含む、ことを特徴とする請求項に記載のIII族窒化物半導体デバイス。
  4. 前記窒化アルミニウム誘電体層の厚さが4ナノメートルより小さいことを特徴とする請求項1又は3に記載のIII族窒化物半導体デバイス。
  5. 前記窒化アルミニウム誘電体層の厚さが2ナノメートルより小さいことを特徴とする請求項4に記載のIII族窒化物半導体デバイス。
  6. 前記酸化物誘電体層は、アルミナ誘電体層、二酸化ケイ素誘電体層、酸化ハフニウム誘電体層のうちの1つまたは複数の組み合わせを含む、ことを特徴とする請求項1又は2に記載のIII族窒化物半導体デバイス。
  7. 前記酸窒化物誘電体層は、酸窒化アルミニウム誘電体層を含む、ことを特徴とする請求項1又は2に記載のIII族窒化物半導体デバイス。
  8. 前記窒化物バリア層と前記パッシベーション層との間に、窒化物キャップ層をさらに含む、ことを特徴とする請求項1又は2に記載のIII族窒化物半導体デバイス。
  9. 前記窒化物キャップ層は、窒化ガリウム層を含む、ことを特徴とする請求項8に記載のIII族窒化物半導体デバイス。
  10. 前記窒化物バリア層は、エッチングによって内部に溝構造が形成されている、ことを特徴とする請求項1又は2に記載のIII族窒化物半導体デバイス。
  11. 前記窒化物バリア層と前記窒化物チャネル層との間には、窒化物挿入層が設けられている、ことを特徴とする請求項1又は2に記載のIII族窒化物半導体デバイス。
  12. 前記窒化物半導体層は、窒化ガリウム層、インジウム窒化ガリウム層、窒化アルミニウムガリウム層、窒化アルミニウムインジウムガリウム層の1つまたは複数の組み合わせを含む、ことを特徴とする請求項1又は2に記載のIII族窒化物半導体デバイス。
  13. 請求項1〜12のいずれか1項に記載のIII族窒化物半導体デバイスの製造方法であって、
    基板を提供し、
    基板の方向から順次に形成された窒化物核形成層、窒化物バッファ層、窒化物チャネル層、窒化物バリア層を含む窒化物半導体層を前記基板上に形成し、
    窒化ケイ素、ケイ素−アルミニウム−窒素(Si−Al−N)、二酸化ケイ素のうちの1つまたは複数の組み合わせであり、ゲート領域において窒化物バリア層を暴露するまでエッチングされ、ゲート溝が形成されているパッシベーション層を前記窒化物半導体層上に形成し、
    基板の方向から順次に形成された窒化物誘電体層、酸窒化物誘電体層、および酸化物誘電体層のうちの2つ以上の組み合わせ構造を1つまたは複数含む複合誘電体層を前記パッシベーション層および前記ゲート溝の上に形成し、
    前記窒化物バリア層上のソース領域およびドレイン領域にソースおよびドレインを形成し、ソースとドレインとの間で前記複合誘電体層上の対応のゲート領域にゲートを形成する、
    ことを含むことを特徴とするIII族窒化物半導体デバイスの製造方法。
  14. 前記酸化物誘電体層の形成方法は、原子層堆積を含む、ことを特徴とする請求項13に記載のIII族窒化物半導体デバイスの製造方法。
  15. 前記酸窒化物誘電体層の形成方法は、具体的に、
    窒化物誘電体層を堆積し、
    前記窒化物誘電体層の表面に酸化処理を行って、酸窒化物誘電体層を生成する、
    ことを含むことを特徴とする請求項13に記載のIII族窒化物半導体デバイスの製造方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103500763B (zh) * 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
CN105336789A (zh) * 2015-10-29 2016-02-17 中山大学 一种高质量MIS结构的GaN基场效应晶体管及其制备方法
CN107230620A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓晶体管的制备方法
JP6772579B2 (ja) * 2016-06-23 2020-10-21 富士通株式会社 半導体装置及び半導体装置の製造方法
CN107785243B (zh) * 2016-08-26 2023-06-20 住友电工光电子器件创新株式会社 形成氮化物半导体层的工艺
TWI612662B (zh) * 2017-01-09 2018-01-21 國立臺灣師範大學 半導體裝置及其製造方法
JP7203727B2 (ja) * 2017-07-07 2023-01-13 パナソニックホールディングス株式会社 半導体装置
US10446681B2 (en) * 2017-07-10 2019-10-15 Micron Technology, Inc. NAND memory arrays, and devices comprising semiconductor channel material and nitrogen
US10068986B1 (en) * 2017-10-27 2018-09-04 Vanguard International Semiconductor Corporation Enhanced-mode high electron mobility transistor and method for forming the same
CN108022833A (zh) * 2017-11-17 2018-05-11 清华大学 制备半导体结构的方法、半导体结构及场效应晶体管
JP6728123B2 (ja) * 2017-11-22 2020-07-22 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
US10297611B1 (en) 2017-12-27 2019-05-21 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
US10559466B2 (en) 2017-12-27 2020-02-11 Micron Technology, Inc. Methods of forming a channel region of a transistor and methods used in forming a memory array
CN110556422B (zh) * 2018-06-01 2023-07-18 苏州捷芯威半导体有限公司 半导体器件及制造方法
CN108831923B (zh) * 2018-06-08 2021-08-27 珠海镓未来科技有限公司 一种增强型高电子迁移率晶体管及其制备方法
JP7071893B2 (ja) * 2018-07-23 2022-05-19 株式会社東芝 半導体装置及びその製造方法
JP2022525635A (ja) 2019-03-22 2022-05-18 アプライド マテリアルズ インコーポレイテッド 金属窒化物の堆積のための方法及び装置
JP2022525617A (ja) * 2019-03-22 2022-05-18 アプライド マテリアルズ インコーポレイテッド 超電導膜を有する多層デバイスの堆積のための方法及び装置
US12027613B2 (en) * 2019-05-22 2024-07-02 Intel Corporation III-N transistor arrangements for reducing nonlinearity of off-state capacitance
EP3973576A1 (en) * 2019-05-23 2022-03-30 Power Integrations, Inc. An enhancement mode metal insulator semiconductor high electron mobility transistor
JP6773873B2 (ja) * 2019-11-19 2020-10-21 株式会社東芝 半導体装置
US20220069113A1 (en) * 2019-11-26 2022-03-03 Enkris Semiconductor, Inc. Semiconductor structures and manufacturing methods thereof
TWI753759B (zh) 2020-02-03 2022-01-21 美商應用材料股份有限公司 具有整合化氮化鋁種晶或波導層的超導奈米線單光子偵測器
TWI780579B (zh) 2020-02-03 2022-10-11 美商應用材料股份有限公司 具有整合化氮化鋁晶種或波導層的超導奈米線單光子偵測器
CN111477536A (zh) 2020-03-31 2020-07-31 华为技术有限公司 一种半导体外延结构及半导体器件
CN216354230U (zh) * 2020-12-01 2022-04-19 深圳市晶相技术有限公司 一种半导体器件及其应用
US11538919B2 (en) 2021-02-23 2022-12-27 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
CN113594036A (zh) * 2021-07-30 2021-11-02 苏州英嘉通半导体有限公司 Ⅲ族氮化物增强型hemt器件及其制造方法
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
CN115579290B (zh) * 2022-12-13 2023-03-10 江苏能华微电子科技发展有限公司 一种p-GaN增强型器件制备方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003026019A1 (fr) * 2001-09-12 2003-03-27 Nec Corporation Dispositif a semi-conducteurs et procede de production correspondant
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
JP2006250968A (ja) 2005-03-08 2006-09-21 Ricoh Co Ltd 投射型表示装置、投射型表示装置の液晶表示素子調整接着方法及び液晶表示素子調整接着装置
JP2007220356A (ja) 2006-02-14 2007-08-30 Toray Eng Co Ltd 固体高分子型燃料電池のセパレータ
US7674573B2 (en) * 2006-08-08 2010-03-09 Canon Kabushiki Kaisha Method for manufacturing layered periodic structures
JP2008072029A (ja) * 2006-09-15 2008-03-27 Sumitomo Chemical Co Ltd 半導体エピタキシャル結晶基板の製造方法
JP4282708B2 (ja) * 2006-10-20 2009-06-24 株式会社東芝 窒化物系半導体装置
US7687856B2 (en) * 2007-05-10 2010-03-30 Texas Instruments Incorporated Body bias to facilitate transistor matching
JP5348364B2 (ja) * 2007-08-27 2013-11-20 サンケン電気株式会社 ヘテロ接合型電界効果半導体装置
JP5301208B2 (ja) * 2008-06-17 2013-09-25 日本電信電話株式会社 半導体装置
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
US8330167B2 (en) * 2008-11-26 2012-12-11 Furukawa Electric Co., Ltd GaN-based field effect transistor and method of manufacturing the same
WO2010084725A1 (ja) * 2009-01-23 2010-07-29 シャープ株式会社 半導体装置およびその製造方法ならびに表示装置
JP4968747B2 (ja) * 2009-02-03 2012-07-04 シャープ株式会社 Iii−v族化合物半導体素子
JP5697456B2 (ja) * 2009-02-16 2015-04-08 ルネサスエレクトロニクス株式会社 電界効果トランジスタ及び電力制御装置
JP5233904B2 (ja) 2009-08-18 2013-07-10 サンケン電気株式会社 Led駆動回路
JP2012099617A (ja) 2010-11-01 2012-05-24 Sharp Corp 化合物半導体装置、および化合物半導体装置の製造方法
JP5919626B2 (ja) * 2011-02-25 2016-05-18 富士通株式会社 化合物半導体装置及びその製造方法
CN102760759B (zh) * 2011-04-29 2016-02-03 比亚迪股份有限公司 一种半导体功率器件
GB201112330D0 (en) * 2011-07-18 2011-08-31 Epigan Nv Method for growing III-V epitaxial layers and semiconductor structure
US8941118B1 (en) * 2011-07-29 2015-01-27 Hrl Laboratories, Llc Normally-off III-nitride transistors with high threshold-voltage and low on-resistance
JP5782947B2 (ja) 2011-09-15 2015-09-24 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
US8633094B2 (en) * 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
JP5785103B2 (ja) * 2012-01-16 2015-09-24 シャープ株式会社 ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
JP5888064B2 (ja) * 2012-03-29 2016-03-16 富士通株式会社 化合物半導体装置及びその製造方法
JP5990976B2 (ja) * 2012-03-29 2016-09-14 富士通株式会社 半導体装置及び半導体装置の製造方法
CN102723358B (zh) * 2012-05-30 2015-01-07 苏州能讯高能半导体有限公司 绝缘栅场效应晶体管及其制造方法
JP6042160B2 (ja) * 2012-10-03 2016-12-14 東京エレクトロン株式会社 成膜方法及び成膜装置
CN203085533U (zh) * 2012-10-26 2013-07-24 京东方科技集团股份有限公司 阵列基板和显示装置
CN103117303B (zh) * 2013-02-07 2016-08-17 苏州晶湛半导体有限公司 一种氮化物功率器件及其制造方法
US9123802B2 (en) * 2013-10-03 2015-09-01 Texas Instruments Incorporated Vertical trench MOSFET device in integrated power technologies
CN103500763B (zh) * 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
CN103887163B (zh) * 2014-04-03 2016-04-20 中国科学院半导体研究所 用于SiC基MOS器件栅介质薄膜的制备方法

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