KR20160106043A - Ⅲ족 질화물 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 Ⅲ족 질화물 반도체 소자 및 그 제조 방법에 관한 것으로서, 상기 Ⅲ족 질화물 반도체 소자는 기판 상에 성장된 질화물 반도체층 및 보호층이 포함되고, 소스 전극과 드레인 전극 및 소스 전극과 드레인 전극 사이의 게이트 전극이 더 포함된다. 상기 질화물 반도체층은 질화물 핵형성층, 질화물 버퍼층, 질화물 채널층, 질화물 장벽층이 포함되고; 질화물 장벽층이 노출될 때까지 상기 보호층은 게이트 전극 영역에 식각되어 게이트 전극 위치에 홈이 형성된다. 본 발명의 질화물 장벽층과 게이트 전극 금속층 사이에 복합 절연층을 적용하되, 기판 측으로부터 순차적으로 형성된 질화물 절연층, 산질화물 절연층 및 산화물 절연층의 조합 구조가 포함된다. 복합 절연층의 구조는 계면 상태 밀도의 증가를 초래하지 않고, 기존의 단층 산화물 절연층의 Ⅲ족 질화물 반도체 소자에 비해, 동시에 반도체 소자의 누전과 전류 붕괴 효과를 낮출 수 있다.

Description

Ⅲ족 질화물 반도체 소자 및 그 제조 방법{GROUP-Ⅲ NITRIDE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 마이크로 전자 기술 분야에 관한 것으로서, 특히 Ⅲ족 질화물 반도체 소자 및 그 제조 방법에 관한 것이다.
본 출원은, 2013년 10월 15일에 중국 특허청에 출원된 출원 번호 제201310482857.7호, "Ⅲ족 질화물 반도체 소자 및 그 제조 방법"을 발명 명칭으로 하는 중국 특허 출원의 우선권을 주장하며, 상기 중국 특허 출원의 전체 내용은 본 출원에 인용 결합된다.
Ⅲ족 질화물 반도체는 넓은 밴드갭, 높은 절연파괴 전계 강도 및 높은 전자 포화 표류 속도 등 특성을 가지며, 고온, 고속 전환 및 대전력 전자 소자에 적용된다. 질화물 전계 효과 트랜지스터에 있어서, 압전 분극 및 자발 분극을 통해 채널층에서 대량의 전하를 생성한다. 2차원 전자 가스는 질화물 표면의 도너 타입 표면 상태의 이온화로부터 유래되므로 질화물 트랜지스터의 전류 밀도가 표면 상태에 대해 극히 민감하며 표면 상태의 존재로 인해 전류 붕괴 효과가 쉽게 일어난다.
질화갈륨계 전계 효과 트랜지스터는 게이트 전극 구조에 따라 통상적으로 크게 쇼트키 게이트 전계 효과 트랜지스터 및 절연 게이트 전계 효과 트랜지스터 등 두 부류로 나눌 수 있다. 쇼트키 게이트 전계 효과 트랜지스터에 있어서, 쇼트키 접촉의 게이트 전극은 제조가 간단하고 표면에 대한 제어가 용이하여 무선 주파수 소자에 대해 아주 이상적이지만, 쇼트키 게이트 금속과 질화물 반도체층 사이에 절연층의 격리가 없어 게이트 전극의 누전류가 상대적으로 높고 역방향 바이어스가 증가됨에 따라 신속하게 커진다. 또한, 쇼트키 접촉의 순방향 도통의 제한을 받아, 게이트 전극의 바이어스가 원칙적으로 2V를 초과하지 말아야 하며, 그렇지 않을 경우 게이트 전극이 채널에 대한 제어 능력을 상실하게 된다. 따라서, 쇼트키 게이트 전계 효과 트랜지스터는 절연 게이트 전극이 결핍하여 지나치게 높은 게이트 전극의 누전류가 지나치게 높음, 게이트 전극의 내전압이 지나치게 낮음 등 문제가 존재한다. 절연 게이트 전계 효과 트랜지스터에 있어서, 통상적으로 게이트 금속 아래에 이산화규소, 산화알루미늄, 산화하프늄, 질화규소 및 산질화규소 등과 같은 절연층을 추가하여 게이트 전극의 누전류를 상대적으로 낮추어, 전력 소자에 매우 적합하다. 따라서, 절연 게이트 전계 효과 트랜지스터는 절연 매질을 갖고 있어 비교적 낮은 게이트 전극 누전류와 비교적 높은 게이트 전극 내전압을 갖는다. 그러나, 도1에 도시된 바와 같이, 이러한 방법으로 제조된 절연 게이트 전계 효과 트랜지스터에 있어서, 절연층과 질화물 반도체 사이에 비교적은 높은 밀도의 계면 상태가 존재하여 심각한 전류 붕괴 효과를 초래할 수 있는바, 이는 하나의 해결되지 않은 큰 과제이다. 또한, 절연층과 질화물 반도체층(Al2O3 및 AlGaN를 비롯함) 사이에 비교적 높은 계면 상태가 존재하는 경우에, 순방향 바이어스의 작용 하에, AlGaN 전도대 가장자리의 계면 상태의 충전 및 방전이 소자의 C-V 곡선의 지연 효과를 초래하게 되는바, 도 2에 도시된 바와 같이 순방향 곡선과 역방향 곡선이 심하게 불일치한 현상으로 나타난다. 따라서, 절연 게이트 전계 효과 트랜지스터가 비교적 낮은 계면 상태를 갖도록 하여 최대한 전류 붕괴 효과를 방지하는 전계 효과 트랜지스터의 구조 및 그 제조 방법을 찾는 데 큰 어려움을 겪고 있다.
따라서, 상기 기술적 문제점을 감안하는 Ⅲ족 질화물 반도체 소자 및 그 제조 방법을 제공할 필요가 있다.
상기 종래 기술의 문제점을 해결하기 위해, 본 발명은 Ⅲ족 질화물 반도체 소자를 제공하고, 특히 질화물 절연 게이트 전계 효과 트랜지스터 내의 게이트 전극 금속층과 질화물 반도체층 사이의 절연층으로서, 질화물, 산질화물 및 산화물의 복합 절연층을 사용하여 계면 상태의 증가를 초래하지 않는다. 종래의 단일층인 절연층의 질화물 절연 게이트 전계 효과 트랜지스터에 비해, 상기 복합 절연층을 게이트 절연층으로서 사용하여 게이트 누전과 전류 붕괴 효과를 동시에 줄이는 목적에 달할 수 있다.
규소 재질 기반의 상보성 금속 산화물 반도체(CMOS) 소자에 있어서, 규소와 규소의 자연산화물 이산화규소 사이에 비교적 낮은 계면 상태 밀도(1E10/cm2)가 존재한다. 본 발명에 있어서, 유사한 개념을 적용하여 질화물 표면에 질화알루미늄 절연층 및 그 자연산화물인 산질화알루미늄을 도입하여 절연층과 반도체층 사이의 계면 상태 밀도를 낮추고 전류 붕괴 효과를 크게 줄이는데 그 목적이 있다. 질화물 반도체 표면에 질화물층, 산질화물층 및 산화물층을 순차적으로 도입하여 복합 절연층을 형성함으로써, 질화물 절연 게이트 전계 효과 트랜지스터의 게이트 전극 절연층으로 간주한다. 예를 들면, 질화갈륨 절연 게이트 전계 효과 트랜지스터에 있어서, 질화갈륨 장벽층과 게이트 전극 금속층 사이에 순차적으로 질화알루미늄층, 산질화알루미늄층 및 산화알루미늄층이 도입된다.
본 발명의 일면에 의하면, 게이트 전극 금속층과 상호 접촉된 것은 복합 절연층의 최상층에 위치된 산화알루미늄층이며, 이는 산화알루미늄 절연층을 절연층으로 사용하면 상기 질화갈륨 절연 게이트 전계 효과 트랜지스터로 하여금, 종래의 절연 게이트 전계 효과 트랜지스터의 게이트 전류가 작고 게이트 전극의 내전압이 높음으로 인해 비교적 높은 입력 전력을 갖는 등 장점을 구비하도록 한다.
본 발명의 다른 면에 의하면, 종래의 질화물 절연 게이트 전계 효과 트랜지스터와의 차이는 복합 절연층에서 질화갈륨층이 질화알루미늄 절연층과 접촉되고, 복합 절연층의 최하층에 위치한다는 점이다. 상기 질화알루미늄 절연층의 두께는 2 나노미터보다 작을 수 있고, 또한, 4 나노미터보다 작을 수 있다. 이는 만약 질화알루미늄층의 두께가 지나치게 크면 질화갈륨의 극히 강한 내장 전계가 2차원 전자 가스의 현저한 증가를 초래하고 임계전압의 표류를 일으킨다.
질화물층과 질화알루미늄층의 계면에 비교적 낮은 계면 상태가 구비되므로, 질화갈륨층과 산화알루미늄층이 상호 접촉되는 종래의 구조에 비해, 복합 절연층을 게이트 절연층으로서 사용하면 전류 붕괴 효과를 크게 줄일 수 있다. 동시에, 복합 절연층의 최상층의 산화알루미늄 절연층과 최하층의 질화알루미늄 절연층 사이에 산질화알루미늄 절연층이 더 형성될 수 있으며, 이는 질화알루미늄 절연층에 대한 산화를 통해 형성될 수 있다. 산질화알루미늄 절연층을 상기 질화알루미늄 절연층과 산화알루미늄 절연층의 과도 절연층으로서 도입함으로써 상기 두 절연층의 직접적인 접촉으로 인해 발생되는 계면 상태도 줄일 수 있고, 전류 붕괴 효과의 영향도 어느 정도 줄일 수 있다.
여기서 강조해야 할 점이라면, 본 발명의 핵심 사상은 복합 절연층을 사용하여 동시에 누전과 전류 붕괴 효과를 줄이는 데 있다. 만약 단지 질화알루미늄을 질화갈륨 절연 게이트 전계 효과 트랜지스터의 절연층으로서 사용하면, 질화갈륨 반도체층과 질화알루미늄 절연층 사이의 계면 상태를 줄이고 소자 동작 시의 전류 붕괴 효과를 줄일 수는 있으나, 소자의 누전이 증가될 수도 있으며, 특히 기존의 소스-드레인 전압이 비교적 낮은 경우(예를 들면 150V보다 작음), 오프 상태에서의 소스와 드레인 사이의 누설 전류가 현저하게 증가된다. 산화알루미늄 절연층은 게이트 전극 누전을 포함한 누전을 효과적으로 줄일 수 있다. 그러므로, 본 발명의 복합 절연층 구조 사용이 필요하며, 즉 질화알루미늄 절연층 상에 산질화알루미늄 절연층 및 산화알루미늄 절연층을 추가하거나, 또는 상기 세개 층의 임의의 두개 층의 조합을 적용해야, 동시에 게이트 전극의 누전과 전류 붕괴 효과를 줄이는 작용을 일으킬 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 기술 방안은 다음과 같다.
Ⅲ족 질화물 반도체 소자는, 기판; 질화물 반도체층; 보호층; 복합 절연층; 소스 전극, 드레인 전극 및 게이트 전극; 이 포함되며,
상기 질화물 반도체층은 상기 기판 상에 위치되고, 상기 질화물 반도체층에는 기판 측으로부터 순차적으로 형성된 질화물 핵형성층, 질화물 버퍼층, 질화물 채널층 및 질화물 장벽층이 포함되며,
상기 보호층은 상기 질화물 반도체층 상에 위치되고, 상기 보호층은 질화규소, 질화알루미늄규소(SiAlN), 이산화규소 중의 한 가지 또는 여러 가지의 조합이고, 상기 보호층은 게이트 전극 영역에서 질화물 장벽층이 노출되도록 식각되어, 게이트 전극 홈이 형성되며,
상기 복합 절연층은 상기 보호층과 게이트 전극 홈 상에 위치되고, 상기 복합 절연층에는 기판 측으로부터 순차적으로 형성된 질화물 절연층, 산질화물 절연층 및 산화물 절연층 중의 두 가지 또는 두 가지 이상의 조합의 구조가 하나 또는 복수 개 포함되며,
상기 소스 전극과 드레인 전극은 상기 질화물 장벽층 상의 소스 전극 영역 및 드레인 전극 영역에 위치되고, 상기 게이트 전극은 소스 전극과 드레인 전극 사이에서 상기 복합 절연층 상의 대응되는 게이트 전극 영역에 위치된다.
또한, 상기 질화물 절연층에는 결정체 또는 비정질상태의 질화알루미늄 절연층이 포함된다.
또한, 상기 질화알루미늄 절연층의 두께는 4 나노미터보다 작다.
또한, 상기 질화알루미늄 절연층의 두께는 2 나노미터보다 작다.
또한, 상기 질화물 절연층에는 산화알루미늄 절연층, 이산화규소 절연층, 산화하프늄 절연층 중의 한 가지 또는 여러 가지의 조합이 포함된다.
또한, 상기 산질화물 절연층에는 산질화알루미늄 절연층이 포함된다.
또한, 상기 복합 절연층 중, 기판 측으로부터 순차적으로 형성된 질화물 절연층, 산질화물 절연층 및 산화물 절연층 중의 두 가지 또는 두 가지 이상의 조합 구조가 복수 개인 경우 다중 주기로 중복적으로 교차 적층되도록 형성된다.
또한, 상기 질화물 장벽층과 보호층 사이에는 질화물 캡층이 더 포함된다.
또한, 상기 질화물 캡층에는 질화갈륨층이 포함된다.
또한, 상기 질화물 장벽층은 식각을 통해 질화물 장벽층 내부에 홈 구조가 형성된다.
또한, 상기 질화물 장벽층과 질화물 채널층 사이에는 질화물 삽입층이 형성된다.
또한, 상기 질화물 반도체층에는 질화갈륨층, 질화인듐갈륨층, 질화알루미늄갈륨층, 질화알루미늄갈륨인듐층 중의 한 가지 또는 여러 가지의 조합이 포함된다.
이와 상응하게, Ⅲ족 질화물 반도체 소자 제조 방법은,
기판을 제공하는 단계;
상기 기판 상에 질화물 반도체층을 형성하되, 상기 질화물 반도체층에는 기판 측으로부터 순차적으로 형성된 질화물 핵형성층, 질화물 버퍼층, 질화물 채널층 및 질화물 장벽층이 포함되는 단계;
상기 질화물 반도체층 상에 보호층을 형성하되, 상기 보호층은 질화규소, 질화알루미늄규소, 이산화규소 중의 한 가지 또는 여러 가지의 조합이고, 게이트 전극 영역에서 질화물 장벽층이 노출되도록 상기 보호층은 식각되어 게이트 전극 홈을 형성하는 단계;
상기 보호층과 게이트 전극 홈 상에 복합 절연층을 형성하되, 상기 복합 절연층에는 기판 측으로부터 순차적으로 형성된 질화물 절연층, 산질화물 절연층 및 산화물 절연층 중의 두 가지 또는 두 가지 이상의 조합의 구조가 하나 또는 복수 개 포함되는 단계; 및
상기 질화물 장벽층 상의 소스 전극 영역 및 드레인 전극 영역에 소스 전극과 드레인 전극을 형성하고, 소스 전극과 드레인 전극 사이에서 상기 복합 절연층 상의 대응되는 게이트 전극 영역에 게이트 전극을 형성하는 단계; 가 포함된다.
또한, 상기 질화물 절연층의 형성 방법에는 원자층 침적이 포함된다.
또한, 상기 질화물 절연층의 형성 방법은 구체적으로,
질화물 절연층을 침적하는 단계; 및
상기 질화물 절연층의 표면에 산화 처리하여 산질화물 절연층을 생성하는 단계; 로 구성된다.
본 발명의 유익한 효과는 다음과 같다.
복합 절연층 내에서 질화물 절연층을 절연층으로 사용함으로써, Ⅲ족 질화물 반도체 소자가 종래의 절연 게이트 전계 효과 트랜지스터의 게이트 전극의 누전 전류가 작고 게이트 전극의 내압이 높아 비교적 높은 입력 전력을 갖는 등 장점을 구비한다.
복합 절연층 내에서 질화물 절연층과 질화물 장벽층이 상호 접촉되어, 질화갈륨층과 질화물 절연층의 계면에 비교적 낮은 계면 상태가 형성됨으로써, 질화갈륨 장벽층과 산화물 절연층이 상호 접촉된 종래의 구조에 비해, 전류 붕괴 효과를 크게 낮출 수 있다. 동시에, 질화물 절연층이 질화갈륨 장벽층의 표면을 보호하는 작용도 있다. 산질화물 절연층을 상기 질화물 절연층과 산화물 절연층의 과도 절연층으로 도입함으로써, 상기 두 절연층의 직접적인 접촉으로 인해 생성된 계면 상태도 낮출 수 있고, 전류 붕괴 효과의 영향을 어느 정도 낮출 수 있다.
보다시피, 본 발명에 따른 Ⅲ족 질화물 반도체 소자는 상기 질화물 장벽층과 게이트 전극 금속층 사이에 복합 절연층을 적용하여, 게이트 전극 절연층의 유효 두께를 증가시킬 수 있을 뿐만 아니라, 또한 질화물 장벽층 표면과 게이트 전극 절연층 사이의 계면 상태 밀도를 낮출 수 있어, 동시에 누전과 전류 붕괴 효과를 낮추는 작용을 한다.
본 발명의 실시예 또는 종래기술의 기술 방안을 보다 명확하게 설명하기 위하여, 이하는 실시예 또는 종래기술 중 필요한 도면에 대해 간단히 설명한다. 분명한 것은, 아래 도면은 단지 본 발명에 기재되는 실시예일뿐이며 해당 분야의 보통 기술자라면 이러한 도면들에 따라 기타 도면을 획득할 수 있다.
도 1은 종래기술에서의 절연 게이트 전계 효과 트랜지스터의 I/V 곡선도이다.
도 2는 종래기술에서의 절연 게이트 전계 효과 트랜지스터의 충전, 방전 과정에서의 전이 곡선도이다.
도 3은 본 발명의 제 1 실시예의, 질화물 절연층, 산질화물 절연층 및 산화물 절연층이 포함되는 복합 절연층을 갖는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
도 4는 본 발명의 제 2 실시예의, 질화물 절연층 및 산화물 절연층이 포함되는 복합 절연층을 갖는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
도 5는 본 발명의 제 3 실시예의, 질화물 절연층 및 산질화물 절연층이 포함되는 복합 절연층을 갖는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조 예시도이다.
도 6은 본 발명의 제 4 실시예의, 산질화물 절연층 및 산화물 절연층이 포함되는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
도 7은 본 발명의 제 5 실시예의, 질화물 절연층 및 산질화물 절연층의 적층 구조가 포함되는 복합 절연층을 갖는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
도 8은 본 발명의 제 6 실시예의, 산질화물 절연층 및 산화물 절연층이 주기적으로 적층된 구조의 복합 절연층을 갖는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
도 9는 본 발명의 제 7 실시예의, 질화물 절연층, 산질화물 절연층 및 산화물 절연층이 주기적으로 적층된 구조의 복합 절연층을 갖는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
도 10은 본 발명의 제 8 실시예의, 질화물 절연층, 산질화물 절연층 및 산화물 절연층을 포함하는 복합 절연층을 갖고 게이트 전극에 홈 구조를 형성한 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
본 발명의 Ⅲ족 질화물 반도체 소자는,
기판; 질화물 반도체층; 보호층; 복합 절연층; 소스 전극, 드레인 전극 및 게이트 전극; 이 포함된다.
질화물 반도체층은 기판 상에 위치되고, 질화물 반도체층에는 기판 측으로부터 순차적으로 형성된 질화물 핵형성층, 질화물 버퍼층, 질화물 채널층 및 질화물 장벽층이 포함된다.
바람직하게, 질화물 장벽층과 보호층 사이에는 질화물 캡층이 더 포함된다.
바람직하게, 질화물 캡층에는 질화갈륨층이 포함된다.
바람직하게, 질화물 장벽층과 질화물 채널층 사이에는 질화알루미늄 삽입층이 형성된다.
보호층은 질화물 반도체층 상에 위치되고, 보호층은 질화규소, 질화알루미늄규소, 이산화규소 중의 한 가지 또는 여러 가지의 조합이고, 보호층은 게이트 전극 영역에서 질화물 장벽층이 노출되도록 식각되어, 게이트 전극에 홈이 형성된다.
바람직하게, 보호층의 게이트 전극 영역을 식각함에 있어서, 질화물 장벽층에 대해 과도 식각을 수행하여 질화물 장벽층 내부에 홈을 형성할 수 있다.
바람직하게, 질화물 장벽층에 대한 식각의 깊이는 상기 질화물 삽입층 또는 질화물 채널층에 달할 수 있다.
복합 절연층은 보호층과 게이트 전극 홈 상에 위치되고, 복합 절연층에는 기판 측으로부터 순차적으로 형성된 질화물 절연층, 산질화물 절연층 및 산화물 절연층 중의 두 가지 또는 두 가지 이상의 조합의 구조가 하나 또는 복수 개 포함된다.
소스 전극과 드레인 전극은 질화물 장벽층 상의 소스 전극 영역 및 드레인 전극 영역에 위치되고, 게이트 전극은 소스 전극과 드레인 전극 사이에서 복합 절연층 상의 대응되는 게이트 전극 영역에 위치된다.
이와 상응하게, Ⅲ족 질화물 반도체 소자 제조 방법은,
기판을 제공하는 단계;
기판 상에 질화물 반도체층을 형성하되, 질화물 반도체층에는 기판 측으로부터 순차적으로 형성된 질화물 핵형성층, 질화물 버퍼층, 질화물 채널층 및 질화물 장벽층이 포함되는 단계;
질화물 반도체층 상에 보호층을 형성하되, 보호층은 질화규소, 질화알루미늄규소, 이산화규소 중의 한 가지 또는 여러 가지의 조합이고, 게이트 전극 영역에서 질화물 장벽층이 노출되도록 보호층은 식각되어 게이트 전극 홈을 형성하는 단계;
보호층과 게이트 전극 홈 상에 복합 절연층을 형성하되, 복합 절연층에는 기판 측으로부터 순차적으로 형성된 질화물 절연층, 산질화물 절연층 및 산화물 절연층 중의 두 가지 또는 두 가지 이상의 조합의 구조가 하나 또는 복수 개 포함되는 단계; 및
질화물 장벽층 상의 소스 전극 영역 및 드레인 전극 영역에 소스 전극과 드레인 전극을 형성하고, 소스 전극과 드레인 전극 사이에서 복합 절연층 상의 대응되는 게이트 전극 영역에 게이트 전극을 형성하는 단계; 가 포함된다.
바람직하게, 질화물 장벽층과 보호층 사이에 질화물 캡층이 더 포함된다.
바람직하게, 질화물 캡층에는 질화갈륨층이 포함된다.
바람직하게, 질화물 장벽층과 질화물 채널층 사이에 질화알루미늄 삽입층이 형성된다.
바람직하게, 보호층의 게이트 전극 영역을 식각함에 있어서, 질화물 장벽층에 대해 과도 식각을 수행하여 질화물 장벽층 내부에 홈을 형성할 수 있다.
바람직하게, 질화물 장벽층에 대한 식각의 깊이는 상기 질화물 삽입층 또는 질화물 채널층에 달할 수 있다.
본 발명에서 다층 복합 절연층을 적용하여 계면 상태 밀도를 낮추어 동시에 게이트 전극 누전과 전류 붕괴 효과를 낮추는 목적을 달성할 수 있다.
이하 실시예는 첨부된 도면과 함께 본 발명에 대해 더욱 상세히 설명한다. 본 발명은 전술한 실시예에 국한하지 않고, 본 발명의 기술사상이 허용되는 범위 내에서 다양하게 변형하여 실시할 수 있다.
이외에, 상이한 실시예에서 중복된 부호 또는 표기가 사용될 수 있다. 이러한 중복은 단지 본 발명을 간단하고 명백하게 설명하기 위한 것이며, 설명되는 상이한 실시예 및/또는 구성 사이에 임의의 관련성이 존재함을 의미하는 것은 아니다.
아래의 각 실시예에서 Ⅲ족 질화물 반도체 소자는 질화물 절연 게이트 전계 효과 트랜지스터를 택하여 설명한다. 바람직하게, 질화갈륨 절연 게이트 전계 효과 트랜지스터를 택하여 설명한다.
도 3은 본 발명의 제 1 실시예에서의, 질화물 절연층, 산질화물 절연층 및 산화물 절연층이 포함되는 복합 절연층을 갖는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
도 3에 도시된 바와 같이, 본 실시예에서의 Ⅲ족 질화물 반도체 소자는, 기판(1); 질화물 반도체층(2); 질화물 캡층(25) 상에 위치한 보호층(3); 보호층(3)과 게이트 전극 홈 상에 형성된 복합 절연층; 소스 전극(51), 드레인 전극(52) 및 게이트 전극(53); 이 포함된다. 기판(1)에는 규소, 사파이어 및 탄화규소 중의 한 가지 또는 여러 가지의 조합이 포함될 수 있다. 질화물 반도체층(2)은 기판(1) 상에 위치되고, 기판 측으로부터 순차적으로 형성된 질화물 핵형성층(21), 질화물 버퍼층(22), 질화물 채널층(23), 질화물 장벽층(24) 및 질화물 캡층(25)이 포함된다. 보호층(3)은 질화규소, 질화알루미늄규소, 이산화규소 중의 한 가지 또는 여러 가지의 조합이고, 그중, 보호층(3)은 게이트 전극 영역의 부분이 질화물 장벽층(24)이 노출되도록 식각되어, 게이트 전극 홈이 형성된다. 복합 절연층에는 기판 측으로부터 순차적으로 질화물 절연층(41), 산질화물 절연층(42) 및 산화물 절연층(43)이 포함된다. 게이트 전극(53)은 복합 절연층 상의 대응되는 게이트 전극 영역에 위치되고, 소스 전극(51)과 드레인 전극(52)은 질화물 캡층(25)과 상호 접촉되고 소스 전극 영역 및 드레인 전극 영역에 위치된다. 그중, 게이트 전극(53)은 소스 전극(51)과 드레인 전극(52) 사이에 위치된다. 본 실시예에서 기존의 질화물 절연 게이트 전계 효과 트랜지스터와의 차이라면, 게이트 절연층으로서 복합 절연층을 사용하고 기판 측으로부터 순차적으로 질화물 절연층(41), 산질화물 절연층(42) 및 산화물 절연층(43)이 포함된다는 점이다.
본 실시예에 있어서, 질화물 캡층(25)은 옵션이다. 동시에, 보호층(3)은 부동태화 및 보호의 작용을 할 수 있으며, 또한 질화물 캡층(25)의 표면 상태를 낮출 수 있어, 전류 붕괴 효과를 효과적으로 낮출 수 있다. 게이트 전극(53)과 상호 접촉된 산화물 절연층(43)은 질화물 전계 효과 트랜지스터로 하여금 비교적 낮은 누전과 비교적 높은 내전압을 갖도록 할 수 있다; 질화물 절연층(41)과 질화물 채널층(23)은 모두 질화물에 속하므로, 양자의 계면에 비교적 낮은 계면 상태가 형성되어, 기존의 질화물 절연 게이트 전계 효과 트랜지스터에 비해, 전류 붕괴 효과를 낮출 수 있으며; 산질화물 절연층(42)은 질화물 절연층(41)과 산화물 절연층(43) 사이의 과도층으로서, 계면 위치의 계면 상태를 낮춘다. 본 실시예에서, 질화물 절연층(41)에는 질화알루미늄 절연층이 포함되고, 산질화물 절연층에는 산질화알루미늄 절연층이 포함되고, 산화물 절연층에는 산화알루미늄 절연층, 이산화규소 절연층 및 산화하프늄 절연층 중의 한 가지 또는 여러 가지의 조합이 포함된다. 본 실시예에서, 질화알루미늄 절연층의 두께는 4 나노미터보다 작고, 바람직하게는 2 나노미터보다 작다. 이는 만약 질화알루미늄 절연층의 두께가 지나치게 크면 질화알루미늄의 극히 강한 내장전계가 2차원 전자 가스의 뚜렷한 증가를 초래하게 되어 임계전압의 표류를 일으키기 때문이다.
본 실시예에서, 복합 절연층을 구비한 Ⅲ족 질화물 반도체 소자의 제조 방법은, 기판(1)을 제공하는 단계; 기판 상에 질화물 반도체층(2)을 형성하되, 질화물 반도체층에는 기판 측으로부터 순차적으로 형성된 질화물 핵형성층(21), 질화물 버퍼층(22), 질화물 채널층(23), 질화물 장벽층(24) 및 질화물 캡층(25)이 포함되는 단계; 질화물 캡층(25) 상에 보호층(3)을 형성하되, 보호층(3)은 질화규소, 질화알루미늄규소, 이산화규소 중의 한 가지 또는 여러 가지의 조합일 수 있고, 보호층(3) 상의 게이트 전극 영역은 식각되어 게이트 전극 홈을 형성하는 단계; 보호층(3)과 게이트 전극 홈 상에 복합 절연층을 형성하되, 복합 절연층에는 기판 측으로부터 순차적으로 질화물 절연층(41), 산질화물 절연층(42) 및 산화물 절연층(43)이 포함되는 단계; 및 복합 절연층 상의 대응되는 게이트 전극 영역에 게이트 전극(53)을 형성하고, 질화물 장벽층 상의 대응되는 소스 전극 영역 및 드레인 전극 영역에 각각 소스 전극(51)과 드레인 전극(52)을 형성하는 단계가 포함되며, 게이트 전극(53)이 소스 전극(51)과 드레인 전극(52) 사이에 위치한다.
또한, 상기 Ⅲ족 질화물 반도체 소자의 제조 방법에서, 복합 절연층은 원자층 침적 방법을 통해 단번에 제작될 수 있다. 그 제조 단계는 다음과 같다. 우선, 질화물 절연층(41)의 제조 방법에 있어서, 보호층(3)과 노출된 질화물 캡층(25) 상의 게이트 전극 홈에 질화알루미늄을 침적하여 질화물 절연층(41)을 형성하되, 질화알루미늄은 결정체 또는 비정질상태일 수 있다; 산질화물 절연층(42)의 제조 방법에 있어서, 질화알루미늄의 표면을 산화 처리하여 산질화알루미늄을 생성하여 산질화물 절연층(42)을 형성한다; 산화물 절연층(43)의 제조 방법에 있어서, 산질화알루미늄 절연층 상에 산화알루미늄을 침적하여 산화물 절연층(43)을 형성한다. 이로써, 게이트 전극의 누전류 밀도를 더 낮춘다.
바람직하게, 상기 Ⅲ족 질화물 반도체 소자 제조 방법에서, 질화물 절연층(41)의 제조 방법은 동시에 알루미늄 소스와 질소 소스를 제공하고, 트리메틸알루미늄을 사용하여 알루미늄 원자를 침적시키는 동시에 암모니아를 입력함으로써 보호층(3)의 표면과 게이트 전극 홈에 알루미늄 원자를 침적하여 질화알루미늄층을 형성하는 단계가 포함될 수 있다; 또한, 보호층(3)의 표면과 게이트 전극 홈에 트리메틸알루미늄을 입력하여 알루미늄 원자를 침적하는 것과 암모니아를 입력하는 것을 교차로 수행하는 단계가 더 포함될 수 있다; 또한, 보호층(3)의 표면과 게이트 전극 홈에 암모니아를 입력한 다음 트리메틸알루미늄을 입력하여 알루미늄 원자를 침적하며 침적이 완료된 후에 암모니아의 입력을 정지시킨다. 그중, 질화물 캡층 상에 알루미늄 원자를 침적시키고 암모니아를 입력하는 과정을 중복적으로 수행함으로써 하나의 원자층 이상의 질화알루미늄 절연층을 생성하여 질화물 절연층(41)을 형성할 수 있다.
바람직하게, 상기 Ⅲ족 질화물 반도체 소자 제조 방법에서, 산질화알루미늄 절연층(42)의 제조 방법은 질화알루미늄 절연층(41)의 표면을 산화 처리하여 산질화알루미늄 또는 산화알루미늄을 생성한 다음 산질화알루미늄층 또는 산화알루미늄층 상에 질화알루미늄을 침적하고 다시 질화알루미늄을 산화 처리하는 과정을 중복하여 질화알루미늄과 산질화알루미늄이 주기적으로 교차되거나 또는 질화알루미늄과 산화알루미늄이 주기적으로 교차되는 구조를 형성하는 단계가 포함될 수 있다. 질화알루미늄 트랜지스터가 비교적 치밀하기에 산화속도가 비교적 느리다. 얇은 질화알루미늄을 생성한 다음 다시 이 과정을 중복하면 높은 품질의 두꺼운 산화물 절연층 또는 산질화물 절연층을 형성할 수 있다.
바람직하게, 상기 Ⅲ족 질화물 반도체 소자 제조 방법에서, 복합 절연층의 제조 방법에는 질화물 절연층의 제조 방법, 산질화물 절연층의 제조 방법 및 산화물 절연층의 제조 방법 중의 임의의 조합이 포함될 수 있다.
도 4는 본 발명의 제2 실시예에서의, 질화물 절연층 및 산화물 절연층이 포함되는 복합 절연층을 갖는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
제1 실시예에 비해, 본 실시예의 차이라면, 질화물 절연 게이트 전계 효과 트랜지스터의 복합 절연층이 질화물 절연층(41)과 산화물 절연층(43)으로 구성되고, 산질화물 절연층이 포함되지 않는다. 질화물 절연층(41)이 보호층(3) 및 질화물 캡층(25)이 노출 형성된 게이트 전극 홈과 상호 접촉되는 계면에 비교적 낮은 계면 상태가 형성되어, 전류 붕괴 효과를 크게 낮출 수 있다. 질화물 절연층(41) 상에 형성된 산화물 절연층(43)은 비교적 높은 절연파괴 전압을 갖고 그의 비교적 높은 유전상수로 인해 비교적 높은 등가 게이트 절연 두께를 갖게 되므로 터널 절연파괴로 생성되는 게이트 누전을 효과적으로 낮출 수 있다.
제1 실시예에 비해, 본 실시예에서 질화물 절연 게이트 전계 효과 트랜지스터의 제조 방법에서, 복합 절연층에는 질화물 절연층(41) 및 질화물 절연층(41) 상의 산화물 절연층(43)이 포함되고, 산질화물 절연층이 포함되지 않는다. 기타 구조 및 그 제조 방법은 제1 실시예와 동일하므로, 여기서 중복하여 설명하지 않는다.
도 5는 본 발명의 제3 실시예에서의, 질화물 절연층 및 산질화물 절연층이 포함되는 복합 절연층을 갖는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
제1 실시예에 비해, 본 실시예의 차이라면, 질화물 절연 게이트 전계 효과 트랜지스터의 복합 절연층이 질화물 절연층(41)과 산질화물 절연층(42)으로 구성되고, 산화물 절연층이 포함되지 않는다. 질화물 절연층(41)이 보호층(3), 질화물 캡층(25) 및 질화물 장벽층(24)의 노출 부위에 형성된 게이트 전극 홈과 상호 접촉되는 계면에 비교적 낮은 계면 상태가 형성되어, 전류 붕괴 효과를 크게 낮출 수 있다. 질화물 절연층(41) 상에 형성된 산질화물 절연층(42)은 비교적 높은 절연파괴 전압을 갖고 그의 비교적 높은 유전상수로 인해 비교적 높은 등가 게이트 절연 두께를 갖게 되므로 터널 절연파괴로 생성되는 게이트 누전을 효과적으로 낮출 수 있다.
제1 실시예에 비해, 본 실시예에서 질화물 절연 게이트 전계 효과 트랜지스터의 제조 방법에서, 복합 절연층에는 질화물 절연층(41) 및 질화물 절연층(41) 상에 형성된 산질화물 절연층(42)이 포함되고, 산화물 절연층이 포함되지 않는다. 상기 게이트 전극 홈의 형성 방법에는, 순차적으로 게이트 전극 하측의 보호층(3), 질화물 캡층(25)을 질화물 장벽층(24)에 이르기까지 식각한 다음 질화알루미늄 절연층의 침적을 통해 질화물 절연층(41)을 형성하는 단계가 포함된다. 기타 구조 및 그 제조 방법은 제1 실시예와 동일하므로, 여기서 중복하여 설명하지 않는다.
도 6은 본 발명의 제4 실시예에서의, 산질화물 절연층 및 산화물 절연층이 포함되는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
제1 실시예에 비해, 본 실시예의 차이라면, 질화물 절연 게이트 전계 효과 트랜지스터의 복합 절연층이 산질화물 절연층(42)과 산화물 절연층(43)으로 구성되고, 질화물 절연층이 포함되지 않는다. 종래의 단층 산화물 절연층으로 게이트 절연층을 형성하는 방법에 비해, 산질화물 절연층(42)이 보호층(3) 및 질화물 장벽층(24)의 노출 부위에 형성된 게이트 전극 홈과 상호 접촉되는 계면에 비교적 낮은 계면 상태가 형성되어, 전류 붕괴 효과를 크게 낮출 수 있다. 동시에, 산질화물 절연층(42)과 산질화물 절연층(42) 상에 형성된 산화물 절연층(43)은 비교적 높은 절연파괴 전압을 갖고 산질화물과 산화물은 비교적 높은 유전상수를 갖고 있어 비교적 높은 등가 게이트 절연 두께를 갖게 되므로 터널 절연파괴로 생성되는 게이트 누전을 효과적으로 낮출 수 있다.
제1 실시예에 비해, 본 실시예에서 질화물 절연 게이트 전계 효과 트랜지스터의 제조 방법에서, 복합 절연층에는 산질화물 절연층(42) 및 산질화물 절연층(42) 상에 형성된 산화물 절연층(43)이 포함되고, 질화물 절연층이 포함되지 않는다. 산질화물 절연층(42)의 제조 방법은 다음과 같다. 우선 질화물 장벽층을 산화 처리하고 질화물 장벽층 상에 산질화물을 침적시킬 수 있다; 질화물 캡층이 형성되어 있는 경우에는, 질화물 캡층을 산화 처리하고 질화물 장벽층 상에 산질화물을 침적시킨다; 또는, 우선 질화물 절연층을 침적시키고 질화물 절연층을 산화 처리하여 상기 과정을 중복할 수도 있다. 산화 방법에는 열산화, 습식 산화 또는 산소 플라즈마를 이용한 산화가 포함될 수 있다. 산질화물 절연층(42)의 제조 방법에는 또한 원자층 침적이 포함될 수 있으며, 질화물 장벽층 또는 질화물 캡층 상에 암모니아, 트리메틸알루미늄 및 오존 또는 산소 플라즈마를 투입하여 산질화물을 형성하며, 투입 선후 순서는 조절 가능하다. 기타 구조 및 그 제조 방법은 제1 실시예와 동일하므로, 여기서 중복하여 설명하지 않는다.
도 7은 본 발명의 제5 실시예에서의, 질화물 절연층 및 산질화물 절연층의 적층 구조가 포함되는 복합 절연층을 갖는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
제1 실시예에 비해, 본 실시예의 차이라면, 복합 절연층이, 질화물 절연층(41), 산질화물 절연층(42), 질화물 절연층(43) 및 산질화물 절연층(44)의 주기적인 교차 적층으로 구성된다는 점이다. 복합 절연층은 원자층 침적 방법을 통해 단번에 제작될 수 있다. 그 제조 단계는, 우선 보호층(3) 및 노출된 질화물 장벽층(24) 상의 게이트 전극 홈에 질화알루미늄을 침적시켜 질화물 절연층(41)을 형성하는바, 질화알루미늄이 포함된다. 질화알루미늄은 결정체 또는 비정질상태일 수 있다; 그 다음 질화알루미늄의 표면을 산화 처리함으로써 산질화알루미늄을 생성하여 산질화물 절연층(42)을 형성하며, 다시 상기 단계를 중복하여 질화물 절연층(43) 및 산질화물 절연층(44)의 다중 주기로 중복되는 교차 적층 구조를 생성한다.
바람직하게, 질화물 반도체 소자 제조 방법에 있어서, 복합 절연층은 원자층 침적 방법을 사용하여 여러 단계를 통해 제작될 수 있다. 질화물 절연층의 제조 방법과 산질화물 절연층의 제조 방법은 제1 실시예와 동일하며, 본 실시예의 제조 방법과의 차이라면, 단계를 중복하여 질화물 절연층(41), 산질화물 절연층(42), 질화물 절연층(43) 및 산질화물 절연층(44)의 다중 주기로 중복되는 교자 적층 구조를 형성한다는 점이다. 본 실시예에서, 질화물 절연 게이트 전계 효과 트랜지스터의 기타 구조와 제조 방법은 제1 실시예과 동일하므로 여기서 중복하여 설명하지 않는다.
도 8은 본 발명의 제6 실시예에서의, 산질화물 절연층 및 산화물 절연층이 주기적으로 적층된 구조의 복합 절연층을 갖는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
제1 실시예에 비해, 본 실시예의 차이라면, 복합 절연층이, 산질화물 절연층(42), 산화물 절연층(43), 산질화물 절연층(44) 및 산화물 절연층(45)의 주기적인 교차 적층으로 구성된다는 점이다. 산질화물 절연층의 제조 방법과 산화물 절연층의 제조 방법은 제1 실시예과 동일하며, 본 실시예의 제조 방법과의 차이라면, 상기 과정을 중복하여 산질화물 절연층(42), 산화물 절연층(43), 산질화물 절연층(44) 및 산화물 절연층(45)의 다중 주기 교차 구조의 복합 절연층을 형성한다는 점이다. 본 실시예에서, 질화물 절연 게이트 전계 효과 트랜지스터의 기타 구조와 제조 방법은 제1 실시예와 동일하므로 여기서 중복하여 설명하지 않는다.
도 9는 본 발명의 제7 실시예에서의, 질화물 절연층, 산질화물 절연층 및 산화물 절연층이 주기적으로 적층된 구조의 복합 절연층을 갖는 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다.
제1 실시예에 비해, 본 실시예의 차이라면, 복합 절연층이, 순차적으로 질화물 절연층(41), 산질화물 절연층(42), 산화물 절연층(43), 질화물 절연층(44) 및 산질화물 절연층(45), 질화물 절연층(46)의 배열로 다중 주기적인 교차 적층으로 구성된다는 점이다. 질화물 절연층(41)의 제조 방법, 산질화물 절연층(42)의 제조 방법과 산화물 절연층(43)의 제조 방법은 제1 실시예와 동일하며, 본 실시예의 차이라면, 상기 과정을 중복하여 질화물 절연층(41), 산질화물 절연층(42), 산화물 절연층(43), 질화물 절연층(44) 및 산질화물 절연층(45), 질화물 절연층(46)의 다중 주기적인 적층 구조의 복합 절연층을 형성한다는 점이다. 본 실시예에서, 질화물 절연 게이트 전계 효과 트랜지스터의 기타 구조와 제조 방법은 제1 실시예와 동일하므로 여기서 중복하여 설명하지 않는다.
도 10은 본 발명의 제8 실시예에서의, 질화물 절연층, 산질화물 절연층 및 산화물 절연층을 포함하는 복합 절연층을 갖고, 게이트 전극에 홈 구조를 형성한 질화물 절연 게이트 전계 효과 트랜지스터의 단면 구조도이다. 제1 실시예에 비해, 본 실시예의 차이라면, 게이트 전극에 홈 구조를 형성한다는 점이다. 질화물 장벽층(24)와 질화물 채널층(23) 사이에 질화물 삽입층(26)이 더 포함될 수 있다. 질화물 절연층(41)은 각각 보호층(3) 및 질화물 캡층(25)의 노출로 형성된 게이트 전극 홈과 상호 접촉되는 계면에 비교적 낮은 계면 상태가 형성되어, 전류 붕괴 효과를 크게 낮출 수 있다. 질화물 절연층(41) 상에 형성된 산질화물 절연층(42)과 산화물 절연층(43)은 비교적 높은 절연파괴 전압을 갖고 그의 비교적 높은 유전상수로 인해 비교적 높은 등가 게이트 절연 두께를 가지므로 터널 절연파괴로 인해 생성되는 게이트 누전을 효과적으로 낮춘다.
제1 실시예에 비해, 본 실시예에서 질화물 절연 게이트 전계 효과 트랜지스터의 제조 방법에서, 게이트 전극 영역의 보호층(3), 질화물 캡층(25) 및 질화물 장벽층(24)에 대한 과도 식각을 통해 홈 구조를 형성한 다음 보호층(3) 및 게이트 전극 영역의 홈에 복합 절연층을 형성하되, 질화물 절연층(41), 산질화물 절연층(42) 및 산화물 절연층(43)이 포함된다. 질화물 캡층(25)에 대해 과도 식각을 수행할 때, 과도 식각의 깊이는 질화물 장벽층(24) 또는 질화물 삽입층(26)까지 달할 수 있다. 기타 구조와 제조 방법은 제1 실시예와 동일하므로 여기서 중복하여 설명하지 않는다.
상기 실시예으로부터 알 수 있다시피, 본 발명의 Ⅲ족 질화물 반도체 소자 제조 방법으로 제조된 Ⅲ족 질화물 반도체 소자는 다음과 같은 유익한 효과를 갖는다.
복합 절연층에서 질화물 절연층을 절연층으로서 사용함으로써, Ⅲ족 질화물 반도체 소자가 종래의 절연 게이트 전계 효과 트랜지스터의 게이트 전극의 누전류가 작고 게이트 전극의 내압이 높아 비교적 높은 입력 전력을 갖는 등 장점을 구비한다.
복합 절연층에서 질화물 절연층과 질화물 장벽층 또는 질화물 캡층이 상호 접촉되어, 질화갈륨층과 질화물 절연층의 계면에 비교적 낮은 계면 상태가 형성됨으로써, 질화갈륨 장벽층과 산화물 절연층이 상호 접촉된 종래의 구조에 비해, 전류 붕괴 효과를 크게 낮출 수 있다. 동시에, 질화물 절연층이 질화갈륨 장벽층의 표면을 보호하는 작용도 할 수 있다. 산질화물 절연층을 상기 질화물 절연층과 산화물 절연층의 과도 절연층으로서 도입함으로써, 상기 두 절연층의 직접적인 접촉으로 인해 생성된 계면 상태도 낮출 수 있고, 전류 붕괴 효과의 영향을 어느 정도 낮출 수 있다.
보다시피, 본 발명의 Ⅲ족 질화물 반도체 소자 및 그 제조방법은 질화물 장벽층 또는 질화물 캡층과 게이트 전극 금속층 사이에 복합 절연층을 적용하여, 게이트 전극 절연층의 유효 두께를 증가시킬 수 있을 뿐만 아니라, 또한 질화물 장벽층 표면과 게이트 전극 절연층 사이의 계면 상태 밀도를 낮출 수 있어, 동시에 누전과 전류 붕괴 효과를 낮추는 작용을 한다.
해당 분야의 기술자라면, 본 발명은 상술한 실시예에 국한되지 않고 본 발명의 사상 또는 기본 특징을 벗어나지 않는 전제하에서 기타 구체적인 형식으로 본 발명을 실현할 수 있다는 점이다. 따라서, 어느 측면으로 보든, 모두 실시예를 예시적이고 비제한적인 것으로 간주해야 하며, 청구항의 동등한 요소의 의미와 범위 내의 모든 변화는 본 발명 내에 포함되어야 한다.
그 외에도 응당 이해해야 할 점이라면, 비록 본 명세서가 실시예에 따라 설명되었으나 각 실시예에 하나의 독립적인 기술 방안을 포함되는 것은 아니며, 명세서의 이러한 서술 방식은 단지 명백하게 하기 위한 것이고, 해당 분야의 기술자라면 명세서를 전체로 보고 각 실시예의 기술 방안의 적당한 조합을 통해 해당 분야의 기술자가 이해 가능한 기타 실시예를 형성할 수 있다는 점이다.

Claims (15)

  1. 기판; 질화물 반도체층; 보호층; 복합 절연층; 소스 전극, 드레인 전극 및 게이트 전극; 을 포함하되,
    상기 질화물 반도체층은 상기 기판 상에 위치되고, 상기 질화물 반도체층에는 기판 측으로부터 순차적으로 형성된 질화물 핵형성층, 질화물 버퍼층, 질화물 채널층 및 질화물 장벽층이 포함되며,
    상기 보호층은 상기 질화물 반도체층 상에 위치되고, 상기 보호층은 질화규소, 질화알루미늄규소(SiAlN), 이산화규소 중의 한 가지 또는 여러 가지의 조합이고, 질화물 장벽층이 노출되도록 상기 보호층은 게이트 전극 영역에서 식각되어 게이트 전극 홈이 형성되며,
    상기 복합 절연층은 상기 보호층과 게이트 전극 홈 상에 위치되고, 상기 복합 절연층에는 기판 측으로부터 순차적으로 형성된 질화물 절연층, 산질화물 절연층 및 산화물 절연층 중의 두 가지 또는 두 가지 이상의 조합의 구조가 하나 또는 복수 개 포함되며,
    상기 소스 전극과 드레인 전극은 상기 질화물 장벽층 상의 소스 전극 영역 및 드레인 전극 영역에 위치되고, 상기 게이트 전극은 소스 전극과 드레인 전극 사이에서 상기 복합 절연층 상의 대응되는 게이트 전극 영역에 위치되는 것을 특징으로 하는 Ⅲ족 질화물 반도체 소자.
  2. 청구항 1에 있어서,
    상기 질화물 절연층에는 결정체 또는 비정질상태의 질화알루미늄 절연층이 포함되는것을 특징으로 하는 Ⅲ족 질화물 반도체 소자.
  3. 청구항 2에 있어서,
    상기 질화알루미늄 절연층의 두께는 4 나노미터보다 작은 것을 특징으로 하는 Ⅲ족 질화물 반도체 소자.
  4. 청구항 3에 있어서,
    상기 질화알루미늄 절연층의 두께는 2 나노미터보다 작은 것을 특징으로 하는 Ⅲ족 질화물 반도체 소자.
  5. 청구항 1에 있어서,
    상기 질화물 절연층에는 산화알루미늄 절연층, 이산화규소 절연층, 산화하프늄 절연층 중의 한 가지 또는 여러 가지의 조합이 포함되는 것을 특징으로 하는 Ⅲ족 질화물 반도체 소자.
  6. 청구항 1에 있어서,
    상기 산질화물 절연층에는 산질화알루미늄 절연층이 포함되는 것을 특징으로 하는 Ⅲ족 질화물 반도체 소자.
  7. 청구항 1에 있어서,
    상기 복합 절연층 중, 기판 측으로부터 순차적으로 형성된 질화물 절연층, 산질화물 절연층 및 산화물 절연층 중의 두 가지 또는 두 가지 이상의 조합 구조가 복수 개인 경우, 다중 주기로 중복적으로 교차 적층되도록 형성되는 것을 특징으로 하는 Ⅲ족 질화물 반도체 소자.
  8. 청구항 1에 있어서,
    상기 질화물 장벽층과 보호층 사이에는 질화물 캡층이 더 포함되는 것을 특징으로 하는 Ⅲ족 질화물 반도체 소자.
  9. 청구항 8에 있어서,
    상기 질화물 캡층에는 질화갈륨층이 포함되는 것을 특징으로 하는 Ⅲ족 질화물 반도체 소자.
  10. 청구항 1에 있어서,
    상기 질화물 장벽층은 식각을 통해 질화물 장벽층 내부에 홈 구조가 형성되는 것을 특징으로 하는 Ⅲ족 질화물 반도체 소자.
  11. 청구항 1에 있어서,
    상기 질화물 장벽층과 질화물 채널층 사이에는 질화물 삽입층이 형성되는
    것을 특징으로 하는 Ⅲ족 질화물 반도체 소자.
  12. 청구항 1에 있어서,
    상기 질화물 반도체층에는 질화갈륨층, 질화인듐갈륨층, 질화알루미늄갈륨층, 질화알루미늄갈륨인듐층 중의 한 가지 또는 여러 가지의 조합이 포함되는 것을 특징으로 하는 Ⅲ족 질화물 반도체 소자.
  13. 청구항 1에 따른 Ⅲ족 질화물 반도체 소자 제조 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에 질화물 반도체층을 형성하되, 상기 질화물 반도체층에는 기판 측으로부터 순차적으로 형성된 질화물 핵형성층, 질화물 버퍼층, 질화물 채널층 및 질화물 장벽층이 포함되는 단계;
    상기 질화물 반도체층 상에 보호층을 형성하되, 상기 보호층은 질화규소, 질화알루미늄규소, 이산화규소 중의 한 가지 또는 여러 가지의 조합이고, 게이트 전극 영역에서 질화물 장벽층이 노출되도록 상기 보호층은 식각되어 게이트 전극 홈을 형성하는 단계;
    상기 보호층과 게이트 전극 홈 상에 복합 절연층을 형성하되, 상기 복합 절연층에는 기판 측으로부터 순차적으로 형성된 질화물 절연층, 산질화물 절연층 및 산화물 절연층 중의 두 가지 또는 두 가지 이상의 조합의 구조가 하나 또는 복수 개 포함되는 단계; 및
    상기 질화물 장벽층 상의 소스 전극 영역 및 드레인 전극 영역에 소스 전극과 드레인 전극을 형성하고, 소스 전극과 드레인 전극 사이에서 상기 복합 절연층 상의 대응되는 게이트 전극 영역에 게이트 전극을 형성하는 단계; 가 포함되는 것을 특징으로 하는 Ⅲ족 질화물 반도체 소자 제조 방법.
  14. 청구항 13에 있어서,
    상기 질화물 절연층의 형성 방법에는 원자층 침적이 포함되는 것을 특징으로 하는 Ⅲ족 질화물 반도체 소자 제조 방법.
  15. 청구항 13에 있어서,
    상기 질화물 절연층의 형성 방법은,
    질화물 절연층을 침적하는 단계; 및
    상기 질화물 절연층의 표면에 산화 처리하여 산질화물 절연층을 생성하는 단계; 로 구성되는것을 특징으로 하는 Ⅲ족 질화물 반도체 소자 제조 방법.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103500763B (zh) * 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
CN105336789A (zh) * 2015-10-29 2016-02-17 中山大学 一种高质量MIS结构的GaN基场效应晶体管及其制备方法
CN107230620A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓晶体管的制备方法
JP6772579B2 (ja) * 2016-06-23 2020-10-21 富士通株式会社 半導体装置及び半導体装置の製造方法
CN107785243B (zh) * 2016-08-26 2023-06-20 住友电工光电子器件创新株式会社 形成氮化物半导体层的工艺
TWI612662B (zh) * 2017-01-09 2018-01-21 國立臺灣師範大學 半導體裝置及其製造方法
WO2019009006A1 (ja) * 2017-07-07 2019-01-10 パナソニック株式会社 半導体装置
US10446681B2 (en) 2017-07-10 2019-10-15 Micron Technology, Inc. NAND memory arrays, and devices comprising semiconductor channel material and nitrogen
US10068986B1 (en) * 2017-10-27 2018-09-04 Vanguard International Semiconductor Corporation Enhanced-mode high electron mobility transistor and method for forming the same
CN108022833A (zh) * 2017-11-17 2018-05-11 清华大学 制备半导体结构的方法、半导体结构及场效应晶体管
JP6728123B2 (ja) * 2017-11-22 2020-07-22 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
US10559466B2 (en) 2017-12-27 2020-02-11 Micron Technology, Inc. Methods of forming a channel region of a transistor and methods used in forming a memory array
US10297611B1 (en) 2017-12-27 2019-05-21 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
CN110556422B (zh) * 2018-06-01 2023-07-18 苏州捷芯威半导体有限公司 半导体器件及制造方法
CN108831923B (zh) * 2018-06-08 2021-08-27 珠海镓未来科技有限公司 一种增强型高电子迁移率晶体管及其制备方法
JP7071893B2 (ja) * 2018-07-23 2022-05-19 株式会社東芝 半導体装置及びその製造方法
EP3942089A4 (en) * 2019-03-22 2023-04-19 Applied Materials, Inc. METHOD AND APPARATUS FOR DEPOSITING A MULTILAYERY DEVICE WITH A SUPERCONDUCTING FILM
JP7541530B2 (ja) 2019-03-22 2024-08-28 アプライド マテリアルズ インコーポレイテッド 金属窒化物の堆積のための方法及び装置
US12027613B2 (en) * 2019-05-22 2024-07-02 Intel Corporation III-N transistor arrangements for reducing nonlinearity of off-state capacitance
WO2020236180A1 (en) * 2019-05-23 2020-11-26 Power Integrations, Inc. An enhancement mode metal insulator semiconductor high electron mobility transistor
JP6773873B2 (ja) * 2019-11-19 2020-10-21 株式会社東芝 半導体装置
US20220069113A1 (en) * 2019-11-26 2022-03-03 Enkris Semiconductor, Inc. Semiconductor structures and manufacturing methods thereof
TWI753759B (zh) 2020-02-03 2022-01-21 美商應用材料股份有限公司 具有整合化氮化鋁種晶或波導層的超導奈米線單光子偵測器
TWI780579B (zh) 2020-02-03 2022-10-11 美商應用材料股份有限公司 具有整合化氮化鋁晶種或波導層的超導奈米線單光子偵測器
CN111477536A (zh) * 2020-03-31 2020-07-31 华为技术有限公司 一种半导体外延结构及半导体器件
CN113889531A (zh) * 2020-12-01 2022-01-04 深圳市晶相技术有限公司 一种半导体器件及其应用与制造方法
US11538919B2 (en) 2021-02-23 2022-12-27 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
CN113594036A (zh) * 2021-07-30 2021-11-02 苏州英嘉通半导体有限公司 Ⅲ族氮化物增强型hemt器件及其制造方法
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
CN115579290B (zh) * 2022-12-13 2023-03-10 江苏能华微电子科技发展有限公司 一种p-GaN增强型器件制备方法
CN118538755A (zh) * 2023-02-21 2024-08-23 东南大学 氮化镓半导体器件及其制备方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1332451C (zh) * 2001-09-12 2007-08-15 日本电气株式会社 半导体器件及其制造方法
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
JP2006250968A (ja) 2005-03-08 2006-09-21 Ricoh Co Ltd 投射型表示装置、投射型表示装置の液晶表示素子調整接着方法及び液晶表示素子調整接着装置
JP2007220356A (ja) 2006-02-14 2007-08-30 Toray Eng Co Ltd 固体高分子型燃料電池のセパレータ
US7674573B2 (en) * 2006-08-08 2010-03-09 Canon Kabushiki Kaisha Method for manufacturing layered periodic structures
JP2008072029A (ja) * 2006-09-15 2008-03-27 Sumitomo Chemical Co Ltd 半導体エピタキシャル結晶基板の製造方法
JP4282708B2 (ja) * 2006-10-20 2009-06-24 株式会社東芝 窒化物系半導体装置
US7687856B2 (en) * 2007-05-10 2010-03-30 Texas Instruments Incorporated Body bias to facilitate transistor matching
JP5348364B2 (ja) * 2007-08-27 2013-11-20 サンケン電気株式会社 ヘテロ接合型電界効果半導体装置
JP5301208B2 (ja) * 2008-06-17 2013-09-25 日本電信電話株式会社 半導体装置
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
US8330167B2 (en) * 2008-11-26 2012-12-11 Furukawa Electric Co., Ltd GaN-based field effect transistor and method of manufacturing the same
WO2010084725A1 (ja) * 2009-01-23 2010-07-29 シャープ株式会社 半導体装置およびその製造方法ならびに表示装置
JP4968747B2 (ja) * 2009-02-03 2012-07-04 シャープ株式会社 Ｉｉｉ−ｖ族化合物半導体素子
US8618578B2 (en) * 2009-02-16 2013-12-31 Renesas Electronics Corporation Field effect transistor
JP5233904B2 (ja) 2009-08-18 2013-07-10 サンケン電気株式会社 Ｌｅｄ駆動回路
JP2012099617A (ja) 2010-11-01 2012-05-24 Sharp Corp 化合物半導体装置、および化合物半導体装置の製造方法
JP5919626B2 (ja) * 2011-02-25 2016-05-18 富士通株式会社 化合物半導体装置及びその製造方法
CN102760759B (zh) * 2011-04-29 2016-02-03 比亚迪股份有限公司 一种半导体功率器件
GB201112330D0 (en) * 2011-07-18 2011-08-31 Epigan Nv Method for growing III-V epitaxial layers and semiconductor structure
WO2015047421A1 (en) * 2013-09-30 2015-04-02 Hrl Laboratories, Llc Normally-off iii-nitride transistors with high threshold-voltage and low on-resistance
JP5782947B2 (ja) 2011-09-15 2015-09-24 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
US8633094B2 (en) * 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
JP5785103B2 (ja) * 2012-01-16 2015-09-24 シャープ株式会社 ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
JP5888064B2 (ja) * 2012-03-29 2016-03-16 富士通株式会社 化合物半導体装置及びその製造方法
JP5990976B2 (ja) * 2012-03-29 2016-09-14 富士通株式会社 半導体装置及び半導体装置の製造方法
CN102723358B (zh) * 2012-05-30 2015-01-07 苏州能讯高能半导体有限公司 绝缘栅场效应晶体管及其制造方法
JP6042160B2 (ja) * 2012-10-03 2016-12-14 東京エレクトロン株式会社 成膜方法及び成膜装置
CN203085533U (zh) * 2012-10-26 2013-07-24 京东方科技集团股份有限公司 阵列基板和显示装置
CN103117303B (zh) * 2013-02-07 2016-08-17 苏州晶湛半导体有限公司 一种氮化物功率器件及其制造方法
US9123802B2 (en) * 2013-10-03 2015-09-01 Texas Instruments Incorporated Vertical trench MOSFET device in integrated power technologies
CN103500763B (zh) * 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
CN103887163B (zh) * 2014-04-03 2016-04-20 中国科学院半导体研究所 用于SiC基MOS器件栅介质薄膜的制备方法

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