JP6224157B2 - 半導体装置の作製方法 - Google Patents

Description

本発明は、電界効果トランジスタ（ＦＥＴ）、ＦＥＴを有する半導体回路、ＦＥＴもしく
は半導体回路を有する半導体装置に関する。

ＦＥＴとは、半導体にソース、ドレインという領域を設け、それぞれに電極を設けて、電
位を与え、絶縁膜（ゲート絶縁膜と呼ばれる）あるいはショットキーバリヤを介してゲー
トとよばれる電極より半導体に電界をかけ、半導体の状態を制御することにより、ソース
とドレイン間に流れる電流を制御するものである。用いられる半導体としては、シリコン
やゲルマニウム等の１４族元素やガリウムヒ素、インジウムリン、窒化ガリウム、硫化亜
鉛、カドミウムテルル等の化合物等が挙げられる。

近年、酸化亜鉛や酸化インジウムガリウム亜鉛系化合物等の酸化物を半導体として用いた
ＦＥＴが報告された（特許文献１および特許文献２）。これらの酸化物半導体を用いたＦ
ＥＴでは、比較的大きな移動度が得られると共に、それらの材料が３電子ボルト以上の大
きなバンドギャップを有するために、酸化物半導体を用いたＦＥＴをディスプレーやパワ
ーデバイス等に応用することが提案されている。

例えば、バンドギャップが３電子ボルト以上ということは、可視光に対して透明であるの
で、ディスプレーとして用いた場合、ＦＥＴ部分も光を透過でき、開口率が向上すること
が期待される。

また、このような大きなバンドギャップという特徴は、パワーデバイスに用いられる炭化
シリコンと同じなので、同様にパワーデバイスとなることが期待される。

さらに、バンドギャップが大きいということは、熱励起キャリアが少ないことを意味する
。例えば、室温において、シリコンでは、バンドギャップが１．１電子ボルトであるので
、熱励起キャリアは１０^１１／ｃｍ^３程度であるが、バンドギャップが３．２電子ボルト
の半導体では、熱励起キャリアは１０^−７／ｃｍ^３程度と計算される。

シリコンの場合、全く、不純物を含まないものを作っても、熱励起によるキャリアが上記
のように存在するため、室温での抵抗率は、１０^５Ωｃｍ以上にできないが、バンドギャ
ップが３．２電子ボルトの半導体では、理論的には、１０^２０Ωｃｍ以上の抵抗率が得ら
れる。このような半導体でＦＥＴを作製し、オフ状態（ゲートの電位がソースの電位と同
じ状態）における高い抵抗率を用いれば、電荷を半永久的に閉じこめることも可能となる
と期待される。

ところで、特に亜鉛もしくはインジウムを有する酸化物半導体においては、これまで、Ｐ
型の導電性を示すものはほとんど報告されていない。そのため、シリコンのＦＥＴのよう
なＰＮ接合を用いたものは報告されておらず、特許文献１および特許文献２にあるように
、Ｎ型あるいはＩ型（本明細書では、キャリア濃度が１０^１２／ｃｍ^３以下の半導体をＩ
型という）の酸化物半導体に導体電極等を接触させた導体半導体接合（学術書では、一般
に金属半導体接合、Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｊｕｎｃｔｉｏｎと言われるが、
本明細書では、文言の解釈をより正確にするため、このように表現する）によって、ソー
ス、ドレインを形成している。

米国特許公開２００５／０１９９８７９号公報 米国特許公開２００７／０１９４３７９号公報

さて、導体半導体接合によって、ソース、ドレインを形成したＦＥＴでは、用いる半導体
のキャリア濃度が大きいと、オフ状態でもソースとドレインの間に電流（オフ電流、本明
細書では、オフ電流とは、ゲートの電位がソースの電位と同じか低い場合のソースとドレ
イン間に流れる電流のことを言う）が流れてしまう。そこで、半導体中のキャリア濃度を
低減させて、Ｉ型とすることにより、オフ電流を低減することが望まれる。しかしながら
、このような試みは、ＦＥＴのチャネル長が短い場合や、半導体層やゲートと半導体層の
間の絶縁膜が厚い場合には適用できないことが発明者の考察で明らかとなった。

一般に、導体半導体接合においては、導体の仕事関数と半導体の電子親和力（あるいはフ
ェルミ準位）の関係によって、オーミック接合になったり、ショットキーバリヤ型接合に
なったりする。例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数３．９電子
ボルトの導体を接触させ、理想的な（界面に何らトラップ準位や化合物が形成されない状
態の）導体半導体接合を形成したとすると、導体から半導体へ電子が流入する。

その場合、半導体では、導体と半導体の接合界面に近いほど電子の濃度が高く、電子濃度
は、大雑把な計算では、導体半導体接合界面から数ｎｍでは１０^２０／ｃｍ^３程度、数十
ｎｍでは１０^１８／ｃｍ^３程度、数百ｎｍでは１０^１６／ｃｍ^３程度、数μｍでも１０^１
４／ｃｍ^３程度である。すなわち、半導体自体がＩ型であっても、導体との接触によって
、キャリア濃度の高い領域ができてしまう。このようなキャリアの多い領域が導体半導体
接合界面近傍にできることにより、導体半導体接合はオーミック接合となる。

一方、例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数４．９電子ボルトの
導体を接触させ、理想的な導体半導体接合を形成したとすると、半導体に存在する電子が
導体へ移動する。電子がなくなった領域では、当然のことながら、電子の濃度は極めて低
くなる。電子が移動する半導体の領域の幅は、半導体の電子濃度に依存し、例えば、もと
もとの半導体の電子濃度が１０^１８／ｃｍ^３であれば、数十ｎｍ程度である。

そして、この部分の電子濃度が著しく低くなるため、バンド図においては、導体と半導体
との接合界面において、バリヤができる。このようなバリヤを有する導体半導体接合をシ
ョットキーバリヤ型接合という。電子は、半導体から導体へは流れやすいが、導体から半
導体へは、バリヤがあるため流れにくい。したがって、ショットキーバリヤ型接合では整
流作用が観測される。

同様のことは、導体が直接、半導体に接していなくても起こる。例えば、半導体と導体と
の間に絶縁膜が存在する場合にも半導体の電子濃度は導体の影響を受ける。もちろん、そ
の程度は、絶縁膜の厚さや誘電率により影響される。絶縁膜が厚くなるか、誘電率が低く
なれば、導体の影響は小さくなる。

ソースと半導体あるいはドレインと半導体との接合は、電流が流れやすいことが好ましい
ので、特許文献１あるいは特許文献２にあるようなＦＥＴにおいては、オーミック接合と
なるように導体材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体
との接合がオーミック接合であると、得られるＦＥＴの特性が安定し、良品率が高くなる
というメリットもある。

また、ゲートの材料としては、半導体の電子を排除する作用を有する材料が選択される。
例えば、タングステンや白金等の仕事関数の大きな材料である。このような材料を用いて
も、チャネル長（典型的には、ソース電極とドレイン電極の間隔）Ｌと実効的なゲート絶
縁膜と半導体の厚さの和Ｔ（以下、典型的な厚さという）の比率Ｌ／Ｔが１０以上であれ
ば、ゲートとソースの電位を等しくしたときのオフ電流（以下、ゼロ電流という）が１×
１０^−１６Ａ以下のＦＥＴを作製できる。ここで、Ｔ＝（ゲート絶縁膜の厚さ×半導体の
誘電率／ゲート絶縁膜の誘電率）＋半導体の厚さ、で算出される。

すなわち、よりＬを大きく、Ｔを薄くすると、よりゼロ電流の低いＦＥＴが得られる。し
かしながら、デバイスの微細化を進めるとＬは小さくなり、また、例えば、ゲート絶縁膜
を過剰に薄くすると、トンネル電流によるリークが生じ、さらに、ゲート絶縁膜や半導体
を過剰に薄くすることは技術的な困難を伴う。一方、パワーデバイスへの応用では、耐圧
を高めるために、ゲート絶縁膜を厚くすることも求められる。

すると、比率Ｌ／Ｔが低下し、特に比率Ｌ／Ｔが４以下となると、ゼロ電流をシリコン半
導体を用いたＦＥＴよりも低く保つことは不可能となる。その原因を図２を用いて説明す
る。図２（Ａ）には導体半導体接合を有する典型的なＦＥＴの構造を示す。すなわち、半
導体層１０１の一方の面にソース電極１０３ａとドレイン電極１０３ｂを有する。また、
半導体層１０１の他方の面にはゲート絶縁膜として機能する絶縁物１０４とゲート１０５
を有する。

ソース電極１０３ａと半導体層１０１、およびドレイン電極１０３ｂと半導体層１０１と
の接合はオーミック接合となるように、導体が選択されており、また、ゲート１０５には
半導体の電子親和力より仕事関数の大きな材料を用いることにより、ソース電極１０３ａ
やドレイン電極１０３ｂから流入する電子を排除するようにする。

それぞれの作用は、ソース電極１０３ａやドレイン電極１０３ｂやゲート１０５からの距
離に依存すると考えられる。話を単純にするため、ソース電極１０３ａやドレイン電極１
０３ｂが半導体層１０１に電子を注入しようとする力と、ゲート１０５が半導体層１０１
から電子を排除しようとする力を等しいものと考える。すなわち、半導体層１０１の中で
双方から同じだけ離れた場所では、それぞれの力が拮抗して、電子濃度は、もともとあっ
た値と等しくなるとする。

また、ソース電極１０３ａやドレイン電極１０３ｂがゲート１０５より近い場所では、前
者の作用が勝り、その地点では、電子濃度がより高くなる。逆に、前者より後者の方が近
い場所では、後者の作用が勝り、その地点では、電子濃度がより低くなる。

ここで、距離について注意しておく。この場合の距離とは、空間的な距離ではなく、電磁
気的な距離であるので、空間的な距離に誘電率をかけた値で比較する必要がある。

上記の前提に基づく、図２（Ａ）のＦＥＴの半導体層１０１中の電子濃度の概念的な等濃
度線を図２（Ｂ）に示す。ここでは、話を簡単にするために、絶縁物１０４の誘電率は半
導体層１０１の誘電率と等しいものとする。また、ソース電極１０３ａ、ドレイン電極１
０３ｂとゲート１０５の電位は等しくしてある。

ソース電極１０３ａやドレイン電極１０３ｂと半導体層１０１との界面付近には電子濃度
の高い領域１０１ａが存在する。そして、その次には、それよりも１桁程度電子濃度の低
い領域１０１ｂ、さらに、その外側には、さらに１桁程度電子濃度の低い領域１０１ｃが
存在し、さらに、その外側には、さらに１桁程度電子濃度の低い領域１０１ｄが存在し、
その、外側には、電子濃度がそれ未満の領域１０１ｅが存在する。

注目すべきは、領域１０１ｄが半導体層１０１のゲート１０５との反対側の面でつながっ
ているということである。これは、その領域まではゲート１０５の力が及ばず、ソース電
極１０３ａやドレイン電極１０３ｂの力により電子が注入されたためである。

この図においては、比率Ｌ／Ｔは２弱である。ソース電極１０３ａとドレイン電極１０３
ｂの間の距離を１２０ｎｍとすれば、半導体層１０１の厚さは５０ｎｍであり、領域１０
１ａと領域１０１ｂとの間の等濃度線は、概ね、電子濃度が１０^２０／ｃｍ^３であり、領
域１０１ｄと領域１０１ｅとの間の等濃度線は、概ね、電子濃度が１０^１７／ｃｍ^３であ
ることを示すと考えてよい。

また、ソース電極１０３ａとドレイン電極１０３ｂの間の距離を１．２μｍとすれば、半
導体層１０１の厚さは０．５μｍであり、領域１０１ａと領域１０１ｂとの間の等濃度線
は、概ね、電子濃度が１０^１８／ｃｍ^３であり、領域１０１ｄと領域１０１ｅとの間の等
濃度線は、電子濃度が概ね、１０^１５／ｃｍ^３であることを示すと考えてよい。

電子濃度が１０^１５／ｃｍ^３という値は、十分に低い値のように思えるが、抵抗率で１ｋ
Ωｃｍ程度である。図に示すように、半導体層の３分の１以上は、電子濃度が１０^１５／
ｃｍ^３以上であるので、チャネル長とチャネル幅が同じＦＥＴにおいては、抵抗は１０Ｍ
Ω程度であり、ソース電極１０３ａとドレイン電極１０３ｂ間の電位差を１Ｖとした場合
ゼロ電流は０．１μＡも流れる。

つまり、ゼロ電流を小さくするには、このようなゲートの反対側の電子濃度が無視できな
い領域をなくすことが必要である。そのためには、半導体層１０１を薄くすることが考え
られる。つまり、ゲート１０５の影響力が及ばない領域を減らすことである。図の場合で
は、厚さを７５％とすればよい。例えば、半導体層１０１を半分の厚さにすれば、ゼロ電
流は１０万分の１まで下げることができると計算される。

しかしながら、例えば、ソース電極１０３ａとドレイン電極１０３ｂの間の距離が２４ｎ
ｍというような極めて小さなデバイスにおいては、半導体層１０１の厚さを３．７５ｎｍ
以下、例えば、２．５ｎｍ以下としなければならず、そのような薄い半導体層１０１を均
質に形成することには技術的な困難が伴う。

第２の方法は絶縁物１０４を薄くすることである。図の絶縁物１０４の厚さを６分の１以
下とすれば、ゲート１０５の影響力を、半導体層１０１の裏面にまで及ぼすことができる
。しかし、上記の例と同様に、ソース電極１０３ａとドレイン電極１０３ｂの間の距離を
２４ｎｍとすると、絶縁物１０４は０．８ｎｍ以下である必要がある。

酸化物半導体上においては、ゲート絶縁膜はスパッタ法やＣＶＤ法によって形成されてい
る。これらの方法は、シリコンの熱酸化法のように、高性能な絶縁膜を均一の厚さで形成
することは困難なので、やはり、現実的ではない。さらに、仮に熱酸化法による高品質な
絶縁膜であったとしても、厚さが１ｎｍ以下のものでは、トンネル電流によるリーク電流
が問題となる。

ソース電極とドレイン電極間の電流が極めて低くても、ソース電極とゲートあるいはドレ
イン電極とゲートの間でのリーク電流がそれ以上に大きければ、電荷を保持するという目
的には使用できない。また、それ以外の目的で使用するにしても、リーク電流は消費電力
の増大をもたらすので好ましくない。

ＦＥＴのゲート電圧（Ｖ_Ｇ）とドレイン電流（Ｉ_Ｄ）の関係（Ｉ_Ｄ−Ｖ_Ｇ曲線）は、図２
（Ｃ）に示すようなチャネル長依存性を示すことが計算から明らかとなる。図２（Ｃ）に
おいて、曲線１１４、曲線１１５、曲線１１６は、いずれも、チャネル長とチャネル幅が
等しいＦＥＴのＩ_Ｄ−Ｖ_Ｇ曲線である。ここで、典型的な厚さＴは一定としている。なお
、図２（Ｃ）に示す曲線はＦＥＴの特性の変動をわかりやすく説明するためのもので、実
測値ではない。

チャネル長とチャネル幅が等しい理想的なＦＥＴではオン電流が、チャネル長によって変
化することはないが、しきい値やサブスレショールド特性値は変化することがある。この
ことは、通常のＭＯＳＦＥＴでも短チャネル効果として知られている。導体半導体接合を
有するＦＥＴでは、図２（Ｃ）のように、チャネル長によるしきい値やサブスレショール
ド特性値（Ｓ値）が変化する。

すなわち、曲線１１６は比較的チャネル長の大きなＦＥＴである。曲線１１５は、チャネ
ル長がその１／１０程度のものである。曲線１１４はチャネル長が曲線１１６の１／１０
０程度のものである。このように、チャネル長が短くなるにしたがって、ゲートの電圧を
ソースと同じ０Ｖとしたときのドレイン電流（すなわち、ゼロ電流）が増加し、また、曲
線の傾きが緩慢になる（Ｓ値が増加する）。

上記の考察は、ソース電極１０３ａやドレイン電極１０３ｂが半導体層１０１に電子を注
入しようとする力と、ゲート１０５が半導体層１０１から電子を排除しようとする力が等
しいという前提であり、前者の力が後者よりも大きければ、より多くの電子がソース電極
１０３ａやドレイン電極１０３ｂから半導体層１０１に注入される。

本発明は、上記の問題に鑑みてなされたものである。本発明は導体半導体接合を有する新
規の半導体装置、あるいは、新規のＦＥＴ、あるいは新規の半導体装置の製造方法、ある
いは新規のＦＥＴの製造方法の少なくともひとつを提供することを課題とする。

また、本発明は、上記に説明したように導体半導体接合を有するＦＥＴのサイズを変更す
ることにより、ＦＥＴのゼロ電流が増大してしまうことに対して有効な対策を提供するこ
とを課題の一つとする。特に、比率Ｌ／Ｔが４以下、あるいは、Ｌが１００ｎｍ未満のＦ
ＥＴにおいて、ゼロ電流が実用的に十分な小ささとなるような新規の構造を提供すること
を課題の一つとする。本発明は上記の課題の少なくとも１つを解決する。

以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず
、ＦＥＴのソースとドレインについては、本明細書においては、Ｎチャネル型ＦＥＴにお
いては、高い電位を与えられる方をドレイン、他方をソースとし、Ｐチャネル型ＦＥＴに
おいては、低い電位を与えられる方をドレイン、他方をソースとする。いずれの電位もお
なじであれば、いずれか一方をソース、他方をドレインとする。また、ソース電極、ドレ
イン電極という用語のかわりに第１の導体電極、第２の導体電極とも表現することがある
。その場合は、電位の高低によって呼び名を変えない。

本発明の態様の一は、半導体層と、その一の面に接して設けられた第１および第２の導体
電極と、半導体層のその面あるいは他の面に設けられたゲートとを有するＦＥＴにおいて
、半導体層とゲートとの間に、絶縁物に周囲を覆われた導体もしくは半導体よりなり、一
定の電荷により帯電したフローティング電極を有し、フローティング電極は、半導体層を
横切るように設けられ、かつ、ＦＥＴにはＰＮ接合が存在しないという構成を有する。

本発明の態様の一は、半導体層と、その一の面に接して設けられた第１および第２の導体
電極と、半導体層のその面あるいは他の面に設けられたゲートとを有するＦＥＴにおいて
、半導体層とゲートとの間に、絶縁物に周囲を覆われた導体もしくは半導体よりなり、一
定の電荷により帯電したフローティング電極を有し、フローティング電極は、半導体層を
横切るように設けられ、かつ、第１および第２の導体電極と半導体層との間には導体半導
体接合が存在するという構成を有する。

上記において、ＦＥＴを有する半導体装置は、フローティング電極を帯電させるための回
路を有しないことが好ましい。また、上記において、フローティング電極に蓄積された電
荷量は製造工程完了後は、使用者が変更できない設定となっていることが好ましい。

本発明の態様の一は、半導体層と、その一の面に接して設けられた第１および第２の導体
電極と、半導体層のその面あるいは他の面に設けられたゲートとを有し、半導体層とゲー
トとの間に、絶縁物に周囲を覆われた導体もしくは半導体よりなるフローティング電極を
有し、フローティング電極は、半導体層を横切るように設けられたＦＥＴを有する半導体
回路を作製する工程と、フローティング電極を帯電させる工程と、その後、遮光性の材料
で半導体回路を覆う工程とを有する、半導体装置の作製方法である。

本発明の態様の一は、半導体層と、その一の面に接して設けられた第１および第２の導体
電極と、半導体層のその面あるいは他の面に設けられたゲートとを有し、半導体層とゲー
トとの間に、絶縁物に周囲を覆われた導体もしくは半導体よりなるフローティング電極を
有し、フローティング電極は、半導体層を横切るように設けられたＦＥＴを有する半導体
回路を作製する工程と、その半導体回路に設けられたパッドを通して、外部より電圧を印
加することにより、フローティング電極を帯電させる工程とを有する、半導体装置の作製
方法である。

上記において、ＦＥＴがＮチャネル型の場合は、フローティング電極は、負に帯電し、Ｆ
ＥＴがＰチャネル型の場合は、フローティング電極は、正に帯電するようにするとよい。
また、半導体層は、インジウム（Ｉｎ）の全金属元素に占める比率、亜鉛（Ｚｎ）の全金
属元素に占める比率、あるいはＩｎとＺｎの全金属元素に占める比率のいずれかが少なく
とも２５％以上である酸化物としてもよい。また、半導体層は、バンドギャップが３．０
ｅＶ以上４．５ｅＶ以下である酸化物としてもよい。また、半導体層は、硫化物等の１６
族化合物でもよい。

なお、本明細書で酸化物とは、その物質（化合物を含む）に含まれる窒素、酸素、フッ素
、硫黄、セレン、塩素、臭素、テルル、ヨウ素の占める割合（モル比）が全体の２５％以
上で、かつ、以上の元素に対する酸素の割合（モル比）が７０％以上のものをいう。

また、本明細書で金属元素とは、希ガス元素、水素、ホウ素、炭素、窒素、１６族元素（
酸素等）、１７族元素（フッ素等）、珪素、燐、ゲルマニウム、砒素、アンチモン以外の
全ての元素のことである。

さらに、本明細書において、ある（１つの）元素（あるいは金属元素）を主たる成分（あ
るいは金属成分）とする、とはその物質中に元素（あるいは金属元素）が複数ある中で、
当該元素（あるいは金属元素）が元素（あるいは金属元素）全体の５０％以上を占める場
合を言う。また、ｎ種の元素（あるいは金属元素）Ｍ_１、Ｍ_２、・・、Ｍ_ｎを主たる成分
（あるいは金属成分）とするとは、元素（あるいは金属元素）Ｍ_１、Ｍ_２、・・、Ｍ_ｎの
それぞれの占める比率の総和が元素（あるいは金属元素）全体の｛（１−２^−ｎ）×１０
０｝［％］以上を占める場合をいう。

なお、本明細書において記載されている膜中の主たる成分でない元素の濃度は、特に断ら
ない限り、二次イオン質量分析法により検出される濃度の最低値である。一般に、二次イ
オン質量分析法により、単層あるいは多層の膜の深さ方向の元素の濃度の分析をおこなう
と、特に微量元素の場合、基板と膜あるいは膜と膜の界面では元素濃度が異常に高くなる
傾向があるが、このような部分の濃度は正確な値ではない上、測定ごとのばらつきも大き
い。

半導体層に酸化物半導体を用いる場合には、少なくともＩｎあるいはＺｎを含むことが好
ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物を用いたトランジスタの
電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇ
ａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが
好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。ま
た、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ
系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸
化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化
物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物
、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、
Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四
元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸
化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ
−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主たる金属
成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、
ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成するとよい。なお、Ｒａは、ＪＩＳ Ｂ０６０１で
定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものである
。

また、上記において、半導体層がドーピングにより、キャリアを高濃度に有する第１のド
ーピング領域と第２のドーピング領域を有するように構成し、第１のドーピング領域は第
１の導体電極に接し、第２のドーピング領域は第２の導体電極に接するようにしてもよい
。第１および第２のドーピング領域におけるキャリア濃度は１×１０^１８／ｃｍ^３以上１
×１０^２１／ｃｍ^３未満、好ましくは１×１０^１９／ｃｍ^３以上１×１０^２０／ｃｍ^３未
満となるように設定すればよい。

上記において、第１および第２の導体電極の半導体層と接する部分の仕事関数は、半導体
層の電子親和力と０．３電子ボルトの和（すなわち、電子親和力＋０．３電子ボルト）よ
りも小さい、あるいは、第１および第２の導体電極と半導体層はオーミック接合であるこ
とが好ましい。また、第１の導体電極と第２の導体電極は同じ材料で構成される必要はな
い。

なお、第１の導体電極をソース電極、第２の導体電極をドレイン電極と読み替えてもよい
し、第１の導体電極をドレイン電極、第２の導体電極をソース電極と読み替えてもよい。

また、上記において、フローティング電極を構成する材料の仕事関数は、第１の導体電極
の仕事関数もしくは第２の導体電極の仕事関数より０．６電子ボルト以上、大きいことが
好ましい。あるいは、フローティング電極を構成する材料の仕事関数は、半導体層の電子
親和力より０．６電子ボルト以上、大きいことが好ましい。

上記の構成のいずれかを採用することにより、前記課題を解決できる。以下、図面を用い
て本発明のＦＥＴの作用効果について説明する。以下で、使用する用語は、上記に使用し
た用語と基本的に同じものを用いる。したがって、それらの用語の示す材料には、上記で
使用した各用語に適用される条件を適用すればよい。例えば、以下の説明でソース電極と
いう説明があった場合には、その仕事関数としては上記の説明で示されたものを用いれば
よい。

図１には本発明のＦＥＴの一例を示す。図１（Ａ）のＦＥＴは半導体層１０１と、その一
方の面にソース電極１０３ａとドレイン電極１０３ｂ、半導体層１０１の他方の面にゲー
ト１０５を有する。さらに、半導体層１０１とゲート１０５の間に、絶縁物１０４で覆わ
れたフローティング電極１０２を有する。

フローティング電極１０２は、外部の導体と接触していない状態（浮遊状態）であり、フ
ローティング電極１０２に電荷が蓄積している場合は、極めて長期にわたって、その電荷
を保持できる。フローティング電極１０２は、公知の書き換え可能ＲＯＭ（ＥＰＲＯＭ）
のフローティングゲートと同等のものである。ただし、図１に示すＦＥＴではフローティ
ング電極１０２に電荷を蓄積する作業をおこなうのは、製造工程中だけである。

フローティング電極１０２に電荷を蓄積するには、ゲート１０５とソース電極１０３ａあ
るいはドレイン電極１０３ｂの一方、あるいは双方に十分に高い電圧を印加すればよい。
また、その際、可視光を照射すると、より低い電圧でも電荷を蓄積できる。また、半導体
層のバンドギャップよりエネルギーの大きな紫外光を照射しつつ、電圧を印加してもよい
。

ＦＥＴがＮチャネル型の場合には、フローティング電極１０２は負に帯電するようにし、
Ｐチャネル型の場合には、フローティング電極１０２は正に帯電するようにする。

いずれにしても、製造後にフローティング電極１０２の電荷を消去することや、再度、電
荷を蓄積する必要はないので、可視光や紫外光を再度、当てることや、高い電圧を印加す
る必要はない。したがって、ＦＥＴに可視光や紫外光があたる構造や、高い電圧を発生さ
せる回路をＦＥＴが含まれる半導体回路あるいは半導体装置に設ける必要はない。

例えば、紫外光を用いてフローティング電極１０２を帯電させた後、ＦＥＴが含まれる半
導体回路を遮光性のパッケージに封入してしまえばよい。とくにＦＥＴに光が当たらない
ようにすることが好ましい。そのことにより、フローティング電極１０２から電荷が漏洩
することを防止でき、ＦＥＴの特性を安定させることができる。

また、高い電圧を用いてフローティング電極１０２を帯電させるには、電圧を供給するた
めの装置から半導体回路に設けられたパッドを通して、半導体回路中のＦＥＴに高い電圧
を印加すればよい。さらに、フローティング電極１０２を帯電させた後、半導体回路を遮
光性のパッケージに封入すればよい。

いずれにしても、フローティング電極１０２を帯電させる回数は限られており、また、紫
外光を用いる場合には、過剰に高い電圧を用いないので、絶縁物１０４に与えられるダメ
ージは極めて限定的であり、フローティング電極１０２に蓄積された電荷は長期にわたっ
て保持される。

図１（Ｂ）は、ＦＥＴがＮチャネル型の場合を示している。図１（Ｂ）に示すように、フ
ローティング電極１０２は負に帯電している。そのため、ソース電極１０３ａやドレイン
電極１０３ｂから半導体層１０１に流入した電子が影響を受け、図２（Ｂ）との比較から
明らかなように、電子の濃度の高い領域は後退あるいは縮小する。

その結果、図２（Ｂ）では、半導体層１０１のゲート１０５の反対の面でつながっていた
領域１０１ｄが、図１（Ｂ）では途切れてしまい、ソース電極１０３ａとドレイン電極１
０３ｂとの間の絶縁性が著しく向上する。すなわち、ゼロ電流を下げることができる。そ
のことは図１（Ｃ）に示す計算の結果からも明らかである。

図１（Ｃ）の曲線１１１は、フローティング電極１０２を帯電させない場合のＩ_Ｄ−Ｖ_Ｇ
曲線であり、図２（Ｃ）の曲線１１４に相当するものである。Ｖ_Ｇ＝０［Ｖ］でのドレイ
ン電流（ゼロ電流）は１×１０^−１０Ａ程度である。しかしながら、フローティング電極
１０２を適度に帯電させると、曲線１１２のようになり、ゼロ電流が１×１０^−２４Ａま
で低下する。

さらに、フローティング電極１０２を過剰に帯電させると、曲線１１３のようになり、ゼ
ロ電流は１×１０^−２９Ａ程度で曲線１１２の場合より低下するが、しきい値が高くなり
、十分なオン電流を得るためにゲートに大きな電圧を印加する必要が生じる。このような
ことは半導体回路に過剰な負担を与えるので、特殊な目的以外には避けることが望ましい
。なお、図１（Ｃ）に示す曲線はＦＥＴの特性の変動をわかりやすく説明するためのもの
であり、実測値ではない。

ゼロ電流は、ＦＥＴの用途によって異なる。例えば、インバータ等の論理回路では、貫通
電流による消費電力の低減のためには、１×１０^−１２Ａ以下であればよく、通常は、１
×１０^−１５Ａ以下は必要とされない。一方、後述するような半永久的にデータを保存す
るメモリの用途であれば、１×１０^−２１Ａ以下、好ましくは、１×１０^−２４Ａ以下で
あることが求められる。

また、電荷を微調整することにより、複数のＦＥＴの特性をそろえることができる。上記
の説明から明らかなように、導体半導体接合を有するＦＥＴでは、半導体層の厚さ、ゲー
ト絶縁膜の厚さ、チャネル長等の大きさによって、ゼロ電流やしきい値が変動する。その
ような量を、すべてのＦＥＴで等しくすることは困難であり、ＦＥＴ間でばらつくことは
避けられない。そのためＦＥＴのゼロ電流やしきい値がばらつくこととなる。

また、ＦＥＴの特性のばらつきは、製造プロセスの条件等によっても変動する。例えば、
半導体として酸化物半導体を用いる場合、多くはスパッタリング法で半導体層が形成され
るが、用いるターゲットは同じでも、使い始め（新品）のときと長期間使用した後とで、
形成される半導体層に微妙な差が生じることがある。

このような特性のばらつきは、個々のＦＥＴのフローティング電極１０２に蓄積する電荷
の量を調整することで小さくできる。その結果、それまでであれば不良品となるＦＥＴを
使用できるようになる。このことは特に集積度の高い半導体回路において効果が大である
。すなわち、集積度の高い回路では、１つのＦＥＴが不良となった場合、それを代替する
手段が限られるので、半導体回路全体が不良となることがある。すなわち、歩留まりの低
下となる。上記の方法で、不良となるべきＦＥＴが救済されるのであれば、歩留まりは向
上する。

上記の効果は、フローティング電極１０２の半導体層１０１から電子を排除する力がソー
ス電極１０３ａやドレイン電極１０３ｂが半導体層１０１に電子を注入する力より大きい
場合に顕著である。このような力の大小は、仕事関数や電子親和力によって決定される。

具体的には、フローティング電極１０２の仕事関数が、ソース電極１０３ａやドレイン電
極１０３ｂの仕事関数より０．６電子ボルト以上大きいとよい。あるいは、フローティン
グ電極１０２の仕事関数が、半導体層の電子親和力より０．６電子ボルト以上大きいとよ
い。

一般に、仕事関数の大きな材料を用いれば、フローティング電極１０２に蓄積する電荷量
が少なくても十分に低いゼロ電流が得られる。しかし、仕事関数の小さな材料であっても
、フローティング電極１０２に蓄積する電荷量を大きくすれば十分に低いゼロ電流が得ら
れるので、通常の使用では問題はない。ただし、仕事関数の大きな材料を用いると、蓄積
された電荷が漏洩しにくいので、長期かつ高温での保存時にＦＥＴの特性を劣化させない
効果がある。

また、フローティング電極１０２に用いる材料の仕事関数を、ゲート１０５あるいは半導
体層１０１に用いる材料の仕事関数より大きくすると、フローティング電極１０２を帯電
させる工程において、フローティング電極１０２をより効果的に帯電させることができる
。

フローティング電極１０２を負に帯電させる場合、ゲート１０５に正の電圧を印加するこ
とにより、半導体層１０１の表面にできるチャネルから電子をフローティング電極１０２
に移動させるのであるが、その際、一度、フローティング電極１０２に入った電子がゲー
ト１０５に出てしまうこともある。

その際、フローティング電極１０２の材料の仕事関数が大きい場合には、絶縁物１０４の
伝導帯がより高くなるため、フローティング電極１０２に入った電子がゲート１０５に出
てしまう確率が低下する。そのため、効果的にフローティング電極１０２を帯電させるこ
とができる。

同様な効果は、フローティング電極１０２とゲート１０５の間の絶縁物１０４の厚さを、
フローティング電極１０２と半導体層１０１の間のものより大きくすることでも得られる
。ただし、その際にはゲート１０５と半導体層１０１との間の容量が低下するため、オン
電流は減少する。

図３（Ａ）は、図１（Ａ）に示すＦＥＴを立体的に示すものである。また、図３（Ｂ）は
、図３（Ａ）の線分Ａ−Ａ’と線分Ｂ−Ｂ’を含む面の断面図であり、図１（Ａ）に相当
する。また、図３（Ｃ）は、図３（Ａ）の線分Ｂ−Ｂ’と線分Ｄ−Ｄ’（点Ｄ’は図３（
Ａ）では、ＦＥＴの背後にあり表示できない）を含む面の断面図である。

図３（Ｃ）に示すように、フローティング電極１０２の長さＷ_ＦはＦＥＴのチャネル幅Ｗ
よりも大きく、半導体層１０１のチャネル幅方向の両端を覆うことが必要である。これに
対し、図３（Ｂ）では、フローティング電極１０２の幅Ｌ_ＦがＦＥＴのチャネル長Ｌより
も大きく描かれているが、それに限定されない。例えば、フローティング電極１０２の幅
Ｌ_ＦはＦＥＴのチャネル長Ｌよりも小さくてもよい。ただし、少なくとも、フローティン
グ電極１０２の一端がソース電極１０３ａとドレイン電極１０３ｂの間にあることが必要
である。

なお、本発明によって十分に低いゼロ電流を得るには、導体に接触しない状態での半導体
層のキャリア濃度を１０^１２／ｃｍ^３以下とすることが好ましい。なお、半導体層のキャ
リア濃度は導体に接すると、上記の説明のように、導体の近傍では導体からキャリアが注
入されたり、導体にキャリアが吸収されたりして、本来のキャリア濃度を知ることは困難
である。したがって、導体から十分に離れた（少なくとも１００μｍ以上離れた）部分で
の測定とすることが必要である。

上記に関連して、半導体層１０１が酸化物半導体である場合は、酸素欠損や水素濃度が小
さい方が好ましい。酸素欠損や水素の混入はキャリアの源泉となるためである。また、水
素を含有すると、ＦＥＴの動作を不安定にする。水素濃度は１０^１８／ｃｍ^３以下とする
ことが好ましい。

上記の議論は導体半導体接合を有するＦＥＴに関するものであるが、キャリア濃度の濃度
勾配を有するＦＥＴにおいても適応できる。特に、ＰＮ接合によってソースドレイン間の
分離ができないＦＥＴにおいては本発明によってソースドレイン間の分離ができる。

導体と半導体との接合においては、上記の説明のように、仕事関数と電子親和力等によっ
て導体から半導体に電子が供給されたり、半導体から導体に電子が吸収されたりする。同
じことが高濃度のキャリアを有する領域と、低濃度のキャリアを有する領域で起こる。

例えば、２つの領域、第１の領域と第２の領域があるとして、第１の領域は、電子濃度が
１×１０^２０／ｃｍ^３で、第２の領域は、電子濃度が１×１０^１２／ｃｍ^３であるとする
。その場合、第１の領域のフェルミ準位はバンド図では伝導帯の下端近辺に存在するのに
対し、第２の領域のフェルミ準位はバンドギャップの中央付近に存在する。すなわち、第
１の領域の電子の多くは、第２の領域の電子よりもポテンシャルが高い。

もし、第１の領域と第２の領域を接合すると、ポテンシャルの差により、第１の領域の電
子は第２の領域に流入する。第１の領域の電子濃度が１×１０^２０／ｃｍ^３というような
比較的、高濃度であれば、電子の供給は、導体と第２の領域が接した場合と同様と考えら
れ、第２の領域の相当、深い部分にまで電子が流入する。

その程度は、第２の領域のフェルミ準位と第１の領域のフェルミ準位の差、すなわち、第
２の領域の電子濃度と第１の領域の電子濃度の比率に依存し、第２の領域の電子濃度が低
ければ、より深い部分にまで第１の領域から電子が注入される。いうまでもなく、このよ
うに注入された電子は、ゼロ電流を増加させる。

特に、シリコンの場合と、シリコンよりバンドギャップの大きな半導体の場合とを比較す
ると、後者の方が、第２の領域のより深い部分まで電子が注入される。これは、後者の方
がバンドギャップが大きいため、第１の領域のフェルミ準位と第２の領域のフェルミ準位
の差が大きいためである。

このような、高濃度のキャリアを有する領域からのキャリアの流入を防ぐには、上記のよ
うな帯電したフローティング電極によって流入する電子を排除し、半導体層中に電子濃度
の極めて低い領域を形成すればよい。その原理は図１（Ｂ）に示されるものと同様である
。

なお、上記の説明で、導体の仕事関数について議論した。もっとも簡単な仮定では、導体
の仕事関数は半導体との界面で決定される値を用いればよいが、現実には界面は、化学的
反応により半導体と導体の化合物が生成されたり、あるいは界面に電荷や異種元素がトラ
ップされたりして複雑な物性を示すことも多い。

また、例えば、半導体層と厚さが数ｎｍ以下の極めて薄い第１の導体層と、それに重なる
ある程度の厚みのある第２の導体層が積層している場合は、第１の導体層の仕事関数の影
響度がかなり低下する。したがって、本発明を適用するに当たっては、界面から５ｎｍ離
れた部分での各種材料の仕事関数が、本発明で好ましいとする条件を満たすように設計し
てもよい。

本発明は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導
体材料（ドーピングによって導電型を制御できない半導体材料）において効果が顕著であ
る。すなわち、電子あるいはホールの一方の移動度は、１ｃｍ^２／Ｖｓ以上であるのに対
し、他方の移動度が０．０１ｃｍ^２／Ｖｓ以下であるとか、他方がキャリアとして存在し
ないとか、あるいは、他方の有効質量が自由電子の１００倍以上であるとか、という場合
において好ましい結果が得られる。

本発明のＦＥＴの一例および動作原理を示す図である。 従来のＦＥＴの例および動作を示す図である。 本発明のＦＥＴの例を示す図である。 実施の形態１のＦＥＴの作製工程を示す図である。 実施の形態１のＦＥＴの作製工程を示す図である。 実施の形態１のＦＥＴの作製工程を示す図である。 実施の形態２のＦＥＴを有する半導体装置の作製工程を示す図である。 実施の形態２のＦＥＴを有する半導体装置の回路を示す図である。 実施の形態３のＦＥＴを有する半導体装置の作製工程を示す図である。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。ゆえに本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。

また、以下の実施の形態のいずれかで開示された構造や条件等の項目は、他の実施の形態
においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様
のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を
有する部分の詳細な説明は省略することもある。

なお、本明細書で酸化物というのは、その物質（化合物を含む）に含まれる窒素、酸素、
フッ素、硫黄、セレン、塩素、臭素、テルル、ヨウ素の占める割合（モル比）が全体の２
５％以上で、かつ、以上の元素に対する酸素の割合（モル比）が７０％以上のものをいう
。

また、本明細書で金属元素とは、希ガス元素、水素、ホウ素、炭素、窒素、１６族元素（
酸素等）、１７族元素（フッ素等）、シリコン、燐、ゲルマニウム、砒素、アンチモン以
外の全ての元素のことである。

（実施の形態１）
本実施の形態を図４乃至図６を用いて説明する。まず、基板２０１上に、導体膜と絶縁膜
、導体膜を形成し、これを選択的にエッチングして、図４（Ａ）に示すように、ゲート２
０２、第１のゲート絶縁膜２０３、フローティング電極２０４を形成する。基板２０１と
しては、様々なものが用いられるが、その後の処理に耐えられる物性を有していることが
必要である。また、その表面は絶縁性であることが好ましい。すなわち、基板２０１は絶
縁体単独、あるいは絶縁体や導体や半導体の表面に絶縁層を形成したもの等であることが
好ましい。

絶縁体としては、各種ガラスやサファイヤ、石英、セラミックス等を用いることができる
。導体としては、アルミニウム、銅、ステンレス鋼、銀等を用いることができる。半導体
としては、シリコン、ゲルマニウム、炭化シリコン、窒化ガリウム等を用いることができ
る。本実施の形態では、基板２０１としてバリウム硼珪酸ガラスを用いる。

ゲート２０２の材料としては、各種の金属材料あるいは導電性酸化物等の導体を用いるこ
とができる。ゲート２０２はそのような材料単独で構成してもよいし、多層構造としても
よい。本実施の形態では、厚さ２５０ｎｍのチタン／アルミニウム／チタンの３層構造の
多層膜をスパッタリング法で形成したものを用いる。

なお、従来は、ゲートの材料としては、仕事関数の大きいものを用いることがゼロ電流を
低減する上で好ましかった。それは、仕事関数の大きい材料は、半導体層の電子を排除す
る力が強かったためであるが、本実施の形態ではフローティング電極２０４を帯電させて
用いるため、ゲート２０２の仕事関数はほとんど影響しない。

仕事関数の高い材料は、高価であるとか、作製が困難であるとか、導電性がよくない等の
問題があるものが多く、実用上の障害となるが、本実施の形態では、安価で作製も容易で
、導電性も優れた材料を使用しても十分に低いゼロ電流が得られる。

第１のゲート絶縁膜２０３の材料としては、酸化シリコン、酸化アルミニウム、窒化アル
ミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等を用いることができる。
厚さは、その後の使用においてフローティング電極２０４から電荷が漏洩しない程度に厚
いことが好ましい。本実施の形態では、第１のゲート絶縁膜２０３の材料として、ＣＶＤ
法により形成した厚さ３０ｎｍ乃至１００ｎｍの酸化窒化シリコンを用いる。

フローティング電極２０４の材料としては、ゲート２０２と同様な各種導電性材料を用い
ることができる。一般に、仕事関数の大きな材料を用いることが好ましいが、それに限ら
ない。なお、上述のとおり、仕事関数の大きな材料は導電性が十分でないものもあるが、
フローティング電極２０４では限られた領域（具体的には、フローティング電極の一方の
面から他方の面）を電子が移動するので、導電性はほとんど問題とならない。また、その
厚さは５ｎｍ乃至１００ｎｍ、好ましくは１０ｎｍ乃至３０ｎｍとするとよい。

さらに、図４（Ａ）に示すように、ゲート２０２、第１のゲート絶縁膜２０３、フローテ
ィング電極２０４を覆って、厚い絶縁物２０５を形成する。絶縁物２０５は、段差被覆性
に優れた方法や材料で形成されることが好ましい。例えば、ＣＶＤ法あるいはスピンコー
ト法による酸化シリコン、窒化シリコン、酸化窒化シリコンなどを絶縁物２０５の材料と
して用いるとよい。また、その厚さは、少なくともゲート２０２、第１のゲート絶縁膜２
０３、フローティング電極２０４の厚さの総和よりも大きいことが求められる。

図４（Ａ）で断面が示されるＦＥＴを上方より見た様子を図６（Ａ）に示す。図６では、
絶縁物２０５は省略してある。図６（Ａ）のＸ−Ｘ’の断面が図４（Ａ）に示され、また
、Ｙ−Ｙ’の断面が図５（Ａ）に示される。

その後、例えば、化学的機械的研磨（ＣＭＰ）法により、表面を平坦化させる。この研磨
はフローティング電極２０４の表面が露出するまでおこなうとよい。なお、例えば、スピ
ンコート法によって絶縁物２０５を形成した場合、既に、その表面が十分に平坦な平面で
あれば、ＣＭＰ法を用いるまでもなく、通常のドライエッチング法で、フローティング電
極２０４の表面が露出するまで絶縁物２０５をエッチングすればよい。かくして、ゲート
２０２、第１のゲート絶縁膜２０３、フローティング電極２０４が絶縁物２０５ａに埋め
込まれた状態となる。

その後、図４（Ｂ）に示すように、第２のゲート絶縁膜２０６、半導体層２０７、保護絶
縁層２０８を形成する。十分に平坦な平面上に形成するので、これらの成膜にはスパッタ
法のような段差被覆性が十分でない方法を用いてもよい。また、これらの形成に際して、
途中で基板２０１を大気中に触れされることなく、連続的におこなうことが求められる。
これは、半導体層２０７が大気と接し、特に大気中の水蒸気が半導体層に吸収されること
を防止する上で効果がある。

なお、第２のゲート絶縁膜２０６と保護絶縁層２０８は、第１のゲート絶縁膜２０３に用
いられる材料を用いて形成すればよいが、その水素濃度が十分に低いことが望ましい。そ
のためには成膜時の雰囲気における水素および水素を含む化合物（水等）の濃度を十分に
低くすることが好ましい。

第２のゲート絶縁膜２０６の厚さは、その後の工程において、フローティング電極２０４
に電荷を蓄積するのに十分に薄く、かつ、その後の使用においてフローティング電極２０
４から電荷が漏洩しない程度に厚いことが好ましい。本実施の形態では、第２のゲート絶
縁膜２０６を厚さ１０ｎｍ乃至２０ｎｍとする。

保護絶縁層２０８の厚さは、量産性に問題がない限り、厚い方が好ましい。かつ、保護絶
縁層には過剰な酸素が存在することが好ましい。本実施の形態では、保護絶縁層２０８を
厚さ５０ｎｍ乃至１００ｎｍとする。

半導体層２０７の材料としてはＩｎあるいはＧａを有する酸化物半導体を用いる。酸化物
半導体としては、上記以外にも各種のものが用いられる。本実施の形態では、ＩｎとＧａ
とＺｎが等しく含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ５ｎ
ｍ乃至２０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を形成する。半導体層２０７もその水素濃
度が十分に低いことが望ましい。そのためには成膜時の雰囲気における水素および水素を
含む化合物（水蒸気等）の濃度を十分に低くすることが好ましい。図５（Ｂ）には、図４
（Ｂ）に相当する断面のＦＥＴのＹ−Ｙ’の断面を示す。

その後、フローティング電極２０４、第２のゲート絶縁膜２０６、半導体層２０７、保護
絶縁層２０８を選択的にエッチングする。エッチングの結果、それぞれ、形状が変化し、
フローティング電極２０４ａ、第２のゲート絶縁膜２０６ａ、半導体層２０７ａ、保護絶
縁層２０８ａとなる。このときのＦＥＴの上面図を図６（Ｂ）に示す。また、Ｘ−Ｘ’の
断面を図４（Ｃ）に、Ｙ−Ｙ’の断面を図５（Ｃ）にそれぞれ示す。なお、図６では第１
のゲート絶縁膜２０３、絶縁物２０５ａ、第２のゲート絶縁膜２０６ａと保護絶縁層２０
８ａは省略してある。

このエッチングにより、半導体層２０７ａの領域が確定するが、これは段階的におこなう
ことが好ましい。半導体層２０７ａとする部分にはレジストマスクを形成し、エッチング
されないようにする。最初に保護絶縁層２０８、半導体層２０７、第２のゲート絶縁膜２
０６をエッチングする。このエッチングは連続的におこなってもよい。このエッチングに
より、第２のゲート絶縁膜２０６ａ、半導体層２０７ａ、保護絶縁層２０８ａが形成され
、第２のゲート絶縁膜２０６ａと保護絶縁層２０８ａは、半導体層２０７ａと、概略同一
形状となる。また、フローティング電極２０４の一部と絶縁物２０５ａの一部が露出する
。

次に、フローティング電極２０４のエッチングをおこなう。このエッチングは、フローテ
ィング電極２０４が優先的にエッチングされる条件でおこなう。その結果、絶縁物２０５
ａはほとんどエッチングされない状態となる。このエッチングによりフローティング電極
２０４がエッチングされ、半導体層２０７ａの下にのみフローティング電極２０４ａとし
て残る。

図６（Ｂ）から明らかなように、フローティング電極２０４ａは半導体層２０７ａの形状
に合わせて、すなわち、自己整合的に形成され、半導体層２０７ａのチャネル幅方向の長
さと概略同じ長さを有し、チャネル幅方向の一端から他端までと重なる構造となる。この
ような構造は、特に微細化という点で効果が大きい。

上記のエッチング工程の後、もしくは、それ以前で半導体層２０７を形成後において適切
な熱処理を１回あるいは複数回おこなうとよい。これは、半導体層２０７あるいは２０７
ａ中の水素濃度や酸素欠損を低減させるためである。

その後、層間絶縁物２０９を形成する（図４（Ｄ）および図５（Ｄ）参照）。層間絶縁物
２０９は、単層もしくは多層の絶縁物よりなり、スパッタ法、ＣＶＤ法、スピンコート法
等による酸化シリコン、窒化シリコン、酸化窒化シリコン等の無機絶縁物やポリイミド等
の有機絶縁物を用いて形成することができる。

例えば、最初にスパッタ法により、水素濃度の極めて低い酸化シリコン膜を５０ｎｍ乃至
２００ｎｍ形成し、その後、スピンコート法で厚さ５００ｎｍ乃至１μｍのポリイミド膜
を形成してもよい。スピンコート法により形成すると、平坦な表面を有するので好ましい
。

そして、図４（Ｄ）および図６（Ｃ）に示すように、層間絶縁物２０９にコンタクトホー
ル２１０ａおよび２１０ｂを形成する。なお、図６（Ｃ）には層間絶縁物２０９は示され
ていない。そして、金属等の導体膜を形成し、これを選択的にエッチングして、ソース電
極２１１ａ、ドレイン電極２１１ｂとする。ソース電極２１１ａ、ドレイン電極２１１ｂ
に用いる材料としては、各種金属材料あるいは導電性酸化物等が挙げられる。以上で、フ
ローティング電極２０４ａを有するＦＥＴが完成する。

（実施の形態２）
本実施の形態では、シリコンによるＦＥＴ上に別の半導体層を有し、かつ、フローティン
グ電極を有するＦＥＴを形成する半導体回路の作製方法について図７（Ａ）乃至（Ｄ）を
用いて説明する。まず、公知のシリコンＭＯＳＦＥＴ作製技術により、シリコン基板３０
１に、素子分離領域３０２を形成し、ゲート絶縁膜３０３、ゲート３０４、ソース３０６
ａ、およびドレイン３０６ｂを有するシリコンＦＥＴを形成する。ゲート３０４には、図
に示すようなサイドウォールを設けてもよい。また、ゲート３０４は素子分離領域上にも
延在する。さらに、ソース３０６ａ、およびドレイン３０６ｂの表面には、導電性を高め
るためのシリサイド層３０５ａ、３０５ｂを設けてもよい（図７（Ａ）参照）。

その後、絶縁物を形成し、その表面をＣＭＰ法で研磨することで、表面が平坦な絶縁物３
０７を得る。ＣＭＰ法はゲート３０４の表面が露出するまでおこなうとよい。さらに、酸
化物半導体膜を形成し、これをエッチングして、必要な形状（例えば、島状）の酸化物半
導体層３０８を形成する（図７（Ｂ）参照）。

そして、ソース３０６ａに達するコンタクトホールを形成して、導体膜を堆積し、その表
面を平坦化した後、選択的にエッチングすることで、第１の電極３０９ａ、第２の電極３
０９ｂを形成する。さらに、絶縁膜と導体膜を堆積し、これをエッチングすることで、第
１のゲート絶縁層３１０とフローティング電極３１１を形成する（図７（Ｃ）参照）。こ
こで、本実施の形態の第１のゲート絶縁層３１０は、実施の形態１の第２のゲート絶縁膜
２０６ａに相当することに注意が必要である。

その後、第２のゲート絶縁層３１２、導体膜を堆積し、導体膜を選択的にエッチングして
、配線３１３ａと配線３１３ｂを形成する。配線３１３ａは酸化物半導体を半導体層とす
るＦＥＴ３１７のゲートをも兼ねる。また、配線３１３ｂは第２の電極３０９ｂとの間で
、第２のゲート絶縁層３１２を誘電体とする容量素子３１８を形成する（図７（Ｄ）参照
）。

さらに、層間絶縁物３１４を形成し、これにコンタクトホールを形成し、第１の電極３０
９ａに達するコンタクトプラグ３１５を埋め込む。さらに、コンタクトプラグ３１５に接
続する配線を設けてもよい。以上で、シリコンＭＯＳＦＥＴ３１６、酸化物半導体のＦＥ
Ｔ３１７、容量素子３１８を有する半導体回路が形成される（図７（Ｄ）参照）。

上記のような半導体回路は図８（Ａ）に示されるようなメモリ素子に用いることができる
。このメモリ素子は、２つのＦＥＴ３１６と３１７と１つの容量素子３１８よりなる。図
に示されているのは第ｎ行第ｍ列のメモリ素子である。

メモリ素子にデータを書き込む際には書き込みワード線Ｑ_ｎの電位をハイとすることで、
ＦＥＴ３１７をオンとし、その際にビット線Ｒ_ｍにデータを与えると、データに応じた電
荷がＦＥＴ３１７を通過し、容量素子３１８に蓄積される。

メモリ素子からデータを読み出す際には、読み出しワード線Ｐ_ｎの電位を適切な値とする
ことで、容量素子３１８に蓄積された電荷の量に応じて、ＦＥＴ３１６がオンとなったり
オフとなったりするので、ビット線Ｒ_ｍの電位とソース線Ｓ_ｍの電位と比較することでデ
ータを読み出せる。

このように、読み出しに際して、データが消滅することはない。そのためＦＥＴ３１７の
ゼロ電流が十分に低ければ、半永久的にデータを保存することができる。ゼロ電流を十分
に低くするには、フローティング電極３１１を負に帯電させる。このことにより、ＦＥＴ
３１７のゼロ電流を１×１０^−２１Ａ以下、好ましくは、１×１０^−２４Ａ以下とするこ
とができ、極めて長期にわたりデータを保持できる。

図８（Ａ）に示すメモリ素子では、ＦＥＴ３１６によってデータを増幅して読み出すため
、容量素子３１８の容量を、１×１０^−１６Ｆ以下、好ましくは１×１０^−１７Ｆ以下と
することもでき、容量素子３１８の構造を単純にできること、およびその面積を縮小でき
るという特徴を有する。これらのことから、メモリ素子も小さくでき、高集積化が可能で
ある。

一方で、そのような容量の小さな容量素子３１８を用いる場合には、ＦＥＴ３１７のゼロ
電流が大きな場合には、データが瞬時に失われてしまう。上述のように、ＦＥＴ３１７の
ゼロ電流を１×１０^−２１Ａとすると、容量素子３１８の容量が１×１０^−１６Ｆの場合
には１日、１×１０^−１７Ｆの場合には３時間しかデータを保持できないが、ゼロ電流を
１×１０^−２４Ａとすると、容量素子３１８の容量が１×１０^−１６Ｆの場合には３年、
１×１０^−１７Ｆの場合でも１００余日、データを保持できる。さらに、ゼロ電流を１×
１０^−２６Ａとすると、容量素子３１８の容量が１×１０^−１７Ｆの場合でも３１年もの
長期にわたりデータを保持できる。

一方、図７に示した作製工程を援用して、図８（Ｂ）に示すような、１つのＦＥＴ３１７
ａと１つの容量素子３１８ａよりなるＤＲＡＭ型メモリ素子を形成してもよい。このメモ
リ素子では、容量素子３１８ａの容量は、ノイズを防止する観点から１×１０^−１５Ｆ以
上が必要であり、そのために、スタック型の容量を用いるとよい。

データの書き込みはワード線Ｑ_ｎにハイの信号を与えて、ＦＥＴ３１７ａをオンにしたと
きに、ビット線Ｒ_ｍにデータを印加することにより容量素子３１８ａに電荷を蓄積させて
おこない、読み出しはワード線Ｑ_ｎにハイの信号を与えて、ＦＥＴ３１７ａをオンにした
ときに、容量素子３１８ａよりビット線Ｒ_ｍに放出される電荷量を測定することによりお
こなう。なお、ソース線Ｓ_ｎは通常は一定の電位に保持されるが、ビット線Ｒ_ｍあるいは
ワード線Ｑ_ｎに同期する信号を与えてもよい。

当然のことながら、ＦＥＴ３１７ａのゼロ電流が小さいほど、容量素子３１８ａに長期に
電荷を蓄積できるので、データを長期にわたり保持できる。例えば、容量素子３１８ａの
容量が１×１０^−１５Ｆの場合には、ＦＥＴ３１７ａのゼロ電流を１×１０^−２１Ａとす
ると１１日、ゼロ電流を１×１０^−２４Ａ以下とすると３１年間以上データを保持できる
。後者の場合は実質的に半永久的にデータを保存することができる。

（実施の形態３）
実施の形態１あるいは２ではＦＥＴの作製方法について説明したが、本実施の形態では、
フローティング電極に電荷を蓄積する方法について図９を用いて説明する。本実施の形態
では、図８（Ａ）に示されるようなメモリ素子に電荷を蓄積する方法について説明する。
なお、メモリ素子のＲＴｒ_{（ｎ，ｍ）}、ＷＴｒ_{（ｎ，ｍ）}、Ｃ_{（ｎ，ｍ）}は、それぞれ、
図８（Ａ）のＦＥＴ３１６、ＦＥＴ３１７、容量素子３１８に相当する。

＜図９（Ａ）＞
まず、メモリ素子を含む半導体回路が完成したら、メモリ素子の初期特性を測定する。こ
の段階では、ＷＴｒ_{（ｎ，ｍ）}のフローティング電極は帯電していない。ここで、メモリ
素子として機能するかどうかを判定し、かつ、メモリ素子の特性を記録する。

＜図９（Ｂ）＞
この段階では、ＷＴｒ_{（ｎ，ｍ）}のフローティング電極に電荷を蓄積する。ＷＴｒ_{（ｎ，
ｍ）}のフローティング電極に蓄積する電荷の量は、ＷＴｒ_{（ｎ，ｍ）}のゲートとソース電
極（あるいはドレイン電極）の電位差で制御できる。具体的には、書き込みワード線Ｑ_ｎ
とビット線Ｒ_ｍとの間の電位差を制御することで、メモリ素子のＷＴｒ_{（ｎ，ｍ）}のフロ
ーティング電極に蓄積される電荷を制御できる。先の測定結果をもとに、メモリ素子のＷ
Ｔｒ_{（ｎ，ｍ）}のフローティング電極に適切な量の電荷を蓄積する。なお、電荷の蓄積に
は十分な時間をかけておこなうことができ、そのため、蓄積される電荷量の誤差を十分に
小さくできる。

＜図９（Ｃ）＞
この段階で再度、メモリ素子の特性を測定する。ここで、必要な量のメモリ素子で十分な
特性が得られていれば、半導体回路を樹脂等で封止し、パッケージ化する。しかしながら
、必要な量のメモリ素子で十分な特性が得られていない場合には、この測定データを元に
再度、フローティング電極に適切な量の電荷を蓄積する工程へ戻る。

このようなサイクルを繰り返すことで、良品率の高い半導体回路および半導体装置（メモ
リ装置）を得ることができる。上記では、高い電圧を用いて電荷を蓄積したが、その際に
用いる電圧は、外部の回路より供給すればよい。

（実施の形態４）
上記実施の形態１乃至実施の形態３で示した半導体装置は、半導体メモリをはじめ、さま
ざまな電子機器に用いることができる。例えば、テレビジョン、パーソナルコンピュータ
、携帯電話等の通信機器、電子手帳、携帯音楽プレーヤ等である。

１０１ 半導体層
１０２ フローティング電極
１０３ａ ソース電極
１０３ｂ ドレイン電極
１０４ 絶縁物
１０５ ゲート
１１１ Ｉ_Ｄ−Ｖ_Ｇ曲線
１１２ Ｉ_Ｄ−Ｖ_Ｇ曲線
１１３ Ｉ_Ｄ−Ｖ_Ｇ曲線
１１４ Ｉ_Ｄ−Ｖ_Ｇ曲線
１１５ Ｉ_Ｄ−Ｖ_Ｇ曲線
１１６ Ｉ_Ｄ−Ｖ_Ｇ曲線
２０１ 基板
２０２ ゲート
２０３ 第１のゲート絶縁膜
２０４ フローティング電極
２０４ａ フローティング電極
２０５ 絶縁物
２０５ａ 絶縁物
２０６ 第２のゲート絶縁膜
２０６ａ 第２のゲート絶縁膜
２０７ 半導体層
２０７ａ 半導体層
２０８ 保護絶縁層
２０８ａ 保護絶縁層
２０９ 層間絶縁物
２１０ａ コンタクトホール
２１０ｂ コンタクトホール
２１１ａ ソース電極
２１１ｂ ドレイン電極
３０１ 基板
３０２ 素子分離領域
３０３ ゲート絶縁膜
３０４ ゲート
３０５ａ シリサイド層
３０５ｂ シリサイド層
３０６ａ ソース
３０６ｂ ドレイン
３０７ 絶縁物
３０８ 半導体層
３０９ａ 第１の電極
３０９ｂ 第２の電極
３１０ 第１のゲート絶縁層
３１１ フローティング電極
３１２ 第２のゲート絶縁層
３１３ａ 配線
３１３ｂ 配線
３１４ 層間絶縁物
３１５ コンタクトプラグ
３１６ ＦＥＴ
３１７ ＦＥＴ
３１７ａ ＦＥＴ
３１８ 容量素子
３１８ａ 容量素子

Claims (6)

1. 電界効果トランジスタを有する半導体回路を形成する工程と、
   前記電界効果トランジスタのフローティング電極に電荷を帯電させる工程と、
   前記帯電工程の後、前記半導体回路を遮光膜で覆う工程と、を有し、
   前記電界効果トランジスタは、
   半導体層と、
   前記半導体層と接する領域を有する第１の導電層と、
   前記半導体層と接する領域を有する第２の導電層と、
   前記半導体層上方に設けられ、且つ前記半導体層と重なる領域を有する第３の導電層と、を有し、
   前記フローティング電極は、前記半導体層と前記第３の導電層との間に設けられ、
   前記フローティング電極は、前記半導体層を横切るように設けられ、
   前記帯電工程の後、前記フローティング電極に蓄積された電荷量は、変更されないことを特徴とする半導体装置の作製方法。
2. 請求項１において、
   前記半導体層は、インジウム及び亜鉛を含む酸化物を有し、
   前記酸化物において、インジウム及び亜鉛の全金属元素に占める比率が、２５％以上である酸化物を有することを特徴とする半導体装置の作製方法。
3. 請求項１又は２において、
   前記半導体層は、バンドギャップが３．０ｅｖ以上４．５ｅＶ以下である酸化物を有することを特徴とする半導体装置の作製方法。
4. 請求項１乃至３のいずれか一において、
   前記半導体層は、第１のドーピング領域と、第２のドーピング領域と、を有し、
   前記半導体層において、前記第１のドーピング領域のキャリア濃度と、前記第２のドーピング領域のキャリア濃度とは、前記第１のドーピング領域及び前記第２のドーピング領域以外の領域のキャリア濃度よりも高く、
   前記第１のドーピング領域は、前記第１の導電層と接する領域を有し、
   前記第２のドーピング領域は、前記第２の導電層と接する領域を有することを特徴とする半導体装置の作製方法。
5. 請求項１乃至４のいずれか一において、
   前記帯電工程において、前記フローティング電極に蓄積させる電荷量は、前記半導体回路の特性のばらつきが低減するように、決定することを特徴とする半導体装置の作製方法。
6. 請求項１乃至５のいずれか一において、
   前記フローティング電極は、絶縁物で覆われた導体、又は、絶縁物で覆われた半導体を有することを特徴とする半導体装置の作製方法。

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