JP2016131261A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1のトランジスタと、第1のトランジスタ上の第2のトランジスタと、を有し、第1のトランジスタは、半導体基板に設けられたチャネル形成領域、高濃度不純物領域、低濃度不純物領域を有し、半導体基板に接する第1のゲート絶縁膜及び層間絶縁膜を有し、第1のゲート絶縁膜上に第1のゲート電極を有し、第2のトランジスタは、酸化物半導体層を有し、酸化物半導体層上にソース電極、ドレイン電極及び第2のゲート絶縁膜を有し、第2のゲート絶縁膜上に第2のゲート電極を有し、層間絶縁膜の上面は平坦であり、層間絶縁膜の上面に酸化物半導体層を有し、第1のゲート電極上に接し、第2のゲート電極と電気的に接続する電極を有する、半導体装置。
【選択図】図3
Description
または半導体素子を含むものをいい、このような半導体素子として、例えば薄膜トランジ
スタが挙げられる。従って、液晶表示装置及び記憶装置なども半導体装置に含まれるもの
である。
置(回路)として、情報の処理を行う中央演算処理装置(CPU:Central Pr
ocessing Unit)が挙げられる。CPUには低消費電力化が求められている
。
な記憶装置の一例として、ラッチ型メモリが挙げられる。
れている。酸化物半導体は、トランジスタに適用することができる(特許文献1及び特許
文献2)。
理毎に記憶する方式(以下、常時記憶方式と呼ぶ。)と、データを記憶素子に処理終了時
のみ記憶する方式(以下、終了時記憶方式と呼ぶ。)が挙げられる。
てデータを記憶するため、すぐに電源をオフすることができる。しかし、記憶素子に順次
アクセスするため、記憶素子への書き込みや消去による消費電力が大きい。
スしないため、消費電力を小さくすることができる。しかし、処理終了時にのみ記憶素子
にすべてのデータを記憶するため、電源をオフするに際して常時記憶方式よりも長い時間
を要する。
常時記憶方式においてもオーバーヘッドは存在するが、非常に短い。
容に応じて常時記憶方式と終了時記憶方式のいずれかを選択し、ラッチ型メモリが搭載さ
れたCPUの消費電力を低減することを課題とする。
オンオフの繰り返し動作が多い場合には常時記憶方式とし、電源のオンオフの繰り返し動
作が少ない場合には終了時記憶方式とするCPUの動作方法である。
におけるデータの記憶と読み出しのトータルの消費電力により行う。すなわち、常時記憶
方式においては、処理実行中に、常に記憶素子の充放電による消費電力が存在するが、オ
ーバーヘッド時間は短いため、オーバーヘッドにおける消費電力は小さい。一方で、終了
時記憶方式においては、処理実行中に記憶素子の充放電による消費電力が存在しないが、
オーバーヘッド時間が長いため、オーバーヘッドにおける消費電力が大きい。そのため、
CPUの処理内容に応じて、記憶素子の充放電による消費電力とオーバーヘッドにおける
消費電力のトータルの消費電力が小さい方式を選択する。
のいずれかが行えばよい。CPUが行う処理内容が予め決定されている場合には製造者が
行えばよいし、CPUが行う処理内容が予め決定されておらずCPUが搭載される半導体
装置の構成及び動作に応じて適宜変更の必要がある場合などは使用者が行えばよい。
作に応じて、CPUが自動で行う方式としてもよい。
御回路は、少なくとも、モニター回路と、信号制御回路と、第1の記憶素子と、を有し、
前記中央演算処理装置は、少なくとも、複数の第2の記憶素子と、複数のフリップフロッ
プ回路と、を有し、前記モニター回路は、前記信号制御回路のオンまたはオフする回数を
検知し、前記信号制御回路は、前記中央演算処理装置が有する前記複数の第2の記憶素子
及び前記複数のフリップフロップ回路に入力する信号を生成し、且つ前記検知した回数が
しきい値以上である場合には前記第1の記憶素子に常時記憶方式のデータを記憶し、また
は前記検知した回数がしきい値未満である場合には前記第1の記憶素子に終了時記憶方式
のデータを記憶し、前記複数の第2の記憶素子は一定の電位に保持された配線に一方の電
極が電気的に接続された容量素子と、前記容量素子の他方の電極にソース及びドレインの
一方が電気的に接続されたトランジスタと、を有し、チャネル幅1μmあたりの前記トラ
ンジスタのオフ電流が10aA/μm以下であることを特徴とする半導体装置である。
演算処理装置が論理回路を有するとよい。
スタを用いることができる。すなわち、オフ電流が極めて小さいトランジスタのソース及
びドレインの一方と容量素子の一方の電極の間にフローティングとなるノードを設け、該
ノードの電位をHレベルまたはLレベルにすることによりデータを保持することができる
。オフ電流が極めて小さいトランジスタを用いることで、電源をオフしてもデータを保持
することができる。
mあたりのオフ電流値を室温下において10aA/μm(1×10−17A/μm)以下
にすること、好ましくは、1aA/μm(1×10−18A/μm)以下、より好ましく
は1zA/μm(1×10−21A/μm)以下、最も好ましくは1yA/μm(1×1
0−24A/μm)以下にすることが可能なトランジスタをいう。
.0eV〜3.5eV)によりチャネル形成領域が設けられたトランジスタであることが
好ましく、少数キャリアが実質的に存在しないものとみなせるトランジスタ(少数キャリ
アが実質的に存在しないトランジスタ)であるとよい。このようなオフ電流が極めて小さ
いトランジスタに用いられる半導体材料としては、真性キャリア密度がシリコンよりも低
い炭化シリコン若しくは窒化ガリウムなどの化合物半導体または酸化亜鉛などの酸化物半
導体などが挙げられる。例えば、チャネル形成領域が酸化物半導体により設けられたトラ
ンジスタでは、少数キャリア密度が低く、少数キャリアが誘起されにくい。そのため、チ
ャネル形成領域が酸化物半導体により設けられたトランジスタにおいては、リーク電流が
発生し難く、オフ電流が小さい。
とができる。
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
、制御回路102と、CPU104と、を有し、制御回路102は、タイマー106と、
モニター回路108と、EN信号制御回路110と、方式記憶用記憶素子112と、イン
ターフェース114と、を有し、CPU104は、データ記憶用記憶素子116と、フリ
ップフロップ回路118と、論理回路120と、を有する。
0は、複数設けられている。また、データ記憶用記憶素子116は図1に示すようにm個
(mは自然数)設けられており、フリップフロップ回路118もm個設けられている。た
だし、フリップフロップ回路118(k)とフリップフロップ回路118(k+1)の間
には論理回路120が配されている(kは自然数)が、論理回路120はランダムに配置
されており、例えば、フリップフロップ回路118(k)とフリップフロップ回路118
(k+1)の間には論理回路120が配され、フリップフロップ回路118(k−1)と
フリップフロップ回路118(k)の間には論理回路120が配されていなくてもよい。
従って、論理回路120はn個(nは自然数であって、n<m)設けられている。
の回数(H信号がL信号に、L信号がH信号に遷移した回数)を計測する回路である。
了時記憶方式のいずれかを選択し、選択された方式に応じてEN信号を生成して出力する
回路である(初期)。また、モニター回路108により計測されたEN信号の変化の回数
により、常時記憶方式と終了時記憶方式のいずれかを選択する(動作時)。EN信号の変
化の回数のしきい値(基準値)は、消費電力に応じて所定の値とする。EN信号の変化の
回数がしきい値以上である場合には常時記憶方式とし、EN信号の変化の回数がしきい値
未満である場合には終了時記憶方式とする。常時記憶方式とするか、または終了時記憶方
式とするかは、方式記憶用記憶素子112に記憶すればよい。
le)信号とWEN(Write ENable)信号がある。すなわち、EN信号と呼
ぶ場合には、REN信号とWEN信号の双方を含む。
る素子である。方式記憶用記憶素子112は、常時記憶方式と終了時記憶方式のいずれで
あるかを記憶すれば足りるため、少なくとも1ビットのデータを記憶できればよい。
100の動作方式を常時記憶方式と終了時記憶方式のいずれにするかを入力するために用
いられるものである。CPU104が行う処理内容が予め決定されている場合には製造者
がインターフェース114を介して入力すればよいし、CPU104が行う処理内容が予
め決定されておらず半導体装置100の構成及び動作に応じて適宜変更の必要がある場合
などは使用者がインターフェース114を介して入力すればよい。
れたデータを記憶する。すべてのデータ記憶用記憶素子116にはEN信号制御回路11
0が電気的に接続されており、WEN信号が入力されている。
フリップフロップ回路118にはEN信号制御回路110が電気的に接続されており、R
EN及び反転したREN信号(RENB)が入力されている。
間に設けられている。
には、データ記憶用記憶素子116(1)とフリップフロップ回路118(1)が設けら
れている。
、データ記憶用記憶素子116(1)とフリップフロップ回路118(1)から構成され
ている。
を有し、容量素子166の一方の電極は低電位側電源線(Vss)に電気的に接続され、
容量素子166の他方の電極はトランジスタ164のソース及びドレインの一方に電気的
に接続され、トランジスタ164のソース及びドレインの他方はフリップフロップ回路1
18(1)に電気的に接続されている。なお、トランジスタ164のゲートはEN信号制
御回路110に電気的に接続されており、トランジスタ164のゲートにはWEN信号が
入力される。
1のクロックドインバータ回路154と、第2のクロックドインバータ回路156と、第
2のトランスミッションゲート158と、インバータ回路160と、第3のクロックドイ
ンバータ回路162と、を有する。フリップフロップ回路118(1)の入力端子は、第
1のトランスミッションゲート152の第1の端子に電気的に接続され、第1のトランス
ミッションゲート152の第2の端子は、第1のクロックドインバータ回路154の第1
の端子及び第2のクロックドインバータ回路156の第2の端子に電気的に接続され、第
1のクロックドインバータ回路154の第2の端子は、第2のクロックドインバータ回路
156の第1の端子、第2のトランスミッションゲート158の第1の端子及びトランジ
スタ164のソース及びドレインの他方に電気的に接続され、第2のトランスミッション
ゲート158の第2の端子は、インバータ回路160の第1の端子と第3のクロックドイ
ンバータ回路162の第2の端子に電気的に接続され、インバータ回路160の第2の端
子及び第3のクロックドインバータ回路162の第1の端子は、フリップフロップ回路1
18(1)の出力端子に電気的に接続されている。
にはクロック信号(CLK)が入力され、pチャネル型トランジスタのゲートには反転し
たクロック信号(CLKB)が入力されている。第1のクロックドインバータ回路154
には、REN信号及びRENB信号が入力されている。第2のクロックドインバータ回路
156のnチャネル型トランジスタのゲートには反転したクロック信号(CLKB)が入
力され、pチャネル型トランジスタのゲートにはクロック信号(CLK)が入力されてい
る。第2のトランスミッションゲート158のnチャネル型トランジスタのゲートには反
転したクロック信号(CLKB)が入力され、pチャネル型トランジスタのゲートにはク
ロック信号(CLK)が入力されている。第3のクロックドインバータ回路162のnチ
ャネル型トランジスタのゲートには反転したクロック信号(CLKB)が入力され、pチ
ャネル型トランジスタのゲートにはクロック信号(CLK)が入力されている。
(B−2)、(C−1)及び(C−2)に示す。
す。図2(B−1)に示すS1〜S4のそれぞれが図2(B−2)に示すS1〜S4のそ
れぞれに対応する。
す。図2(C−1)に示すS1〜S4のそれぞれが図2(C−2)に示すS1〜S4のそ
れぞれに対応する。
ース及びドレインの一方と容量素子166の一方の電極の間にデータを保持することがで
きる。このように、電源をオフするに際しても、データを、データ記憶用記憶素子116
及びフリップフロップ回路118の外部の不揮発性記憶素子ではなくデータ記憶用記憶素
子116に記憶するため、データの記憶に長い時間を要することなく、且つ電源をオフし
てもデータを保持することができる。
値を室温下において10aA/μm(1×10−17A/μm)以下にすること、さらに
は、1aA/μm(1×10−18A/μm)以下、さらには1zA/μm(1×10−
21A/μm)以下、さらには1yA/μm(1×10−24A/μm)以下にすること
が可能なトランジスタをいう。
V〜3.5eV)によりチャネル形成領域が設けられたトランジスタであることが好まし
く、少数キャリアが実質的に存在しないものとみなせるトランジスタ(少数キャリアが実
質的に存在しないトランジスタ)であるとよい。このようなオフ電流が極めて小さいトラ
ンジスタに用いられる半導体材料としては、真性キャリア密度がシリコンよりも低い炭化
シリコン若しくは窒化ガリウムなどの化合物半導体または酸化亜鉛などの酸化物半導体な
どが挙げられる。例えば、チャネル形成領域が酸化物半導体により設けられたトランジス
タでは、少数キャリア密度が低く、少数キャリアが誘起されにくい。そのため、チャネル
形成領域が酸化物半導体により設けられたトランジスタにおいては、リーク電流が発生し
難く、オフ電流が小さい。
ランジスタを用いることで、記憶保持部からの電荷のリークを防止することができると同
時に、消費電力を小さくすることができる。
、Dフリップフロップ回路であればよい。
ましい。
のものを用いることができる。従って、トランジスタは、多結晶シリコンにより構成され
るトランジスタであってもよいし、SOI(Silicon On Insulator
)基板に設けられるトランジスタであってもよい。
れに限定されず、適宜pチャネル型トランジスタを用いてもよい。
。オフ電流の小さいトランジスタとしては、半導体特性を示す金属酸化物により設けられ
たトランジスタが挙げられる。オフ電流の小さいトランジスタ以外のトランジスタとして
は、半導体基板に設けられたトランジスタが挙げられる。
である。図3においては、半導体基板に設けられたトランジスタ上にオフ電流の小さいト
ランジスタが形成されている。半導体基板に設けられたトランジスタは、pチャネル型ト
ランジスタとnチャネル型トランジスタの双方を含んでいてもよいし、一方のみが設けら
れていてもよい。
一般的な方法により形成すればよい。半導体基板に設けられたpチャネル型トランジスタ
及び半導体基板に設けられたnチャネル型トランジスタを形成した後に、これらの上にオ
フ電流の小さいトランジスタを形成する。すなわち、pチャネル型トランジスタ及びnチ
ャネル型トランジスタが設けられた半導体基板200を被形成基板として、該基板上にオ
フ電流の小さいトランジスタを形成する。オフ電流の小さいトランジスタとしては、酸化
物半導体層にチャネル形成領域を有するトランジスタが挙げられる。
板200は、ソース領域及びドレイン領域として機能する高濃度不純物領域201、低濃
度不純物領域202、ゲート絶縁膜203、ゲート電極204、層間絶縁膜205を有す
る(図3)。
ンジスタ及びnチャネル型トランジスタが設けられた半導体基板200上に設けられた酸
化物半導体層211と、酸化物半導体層211に接して離間して設けられたソース電極2
12a及びドレイン電極212bと、酸化物半導体層211の少なくともチャネル形成領
域上に設けられたゲート絶縁膜213と、酸化物半導体層211に重畳してゲート絶縁膜
213上に設けられたゲート電極214bと、を有する(図4(D))。なお、図示して
いないが電極214aとゲート電極214bは電気的に接続され、ゲート電極204と電
極214aは電気的に接続されている。
する絶縁性酸化物により形成するとよい。酸素の一部が加熱処理により脱離する絶縁性酸
化物としては、化学量論比よりも多くの酸素を含むものを用いることが好ましい。これは
、該加熱処理により、層間絶縁膜205に接する酸化物半導体膜に酸素を供給することが
できるためである。
>2である酸化シリコンが挙げられる。ただし、これに限定されず、層間絶縁膜205は
、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガ
リウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。
205は、例えば、窒化シリコン膜上に酸化シリコン膜が設けられた積層構造であっても
よい。
理により脱離しやすい。酸素の一部が加熱処理により脱離しやすいときのTDS分析によ
る酸素の脱離量(酸素原子に換算した値)は、1.0×1018atoms/cm3以上
、好ましくは1.0×1020atoms/cm3以上、より好ましくは3.0×102
0atoms/cm3以上であるとよい。
オン強度の時間積分値に比例する。このため、酸化物におけるイオン強度の時間積分値と
標準試料の基準値から、気体の脱離量を計算することができる。標準試料の基準値は、あ
る特定の原子を含む試料(標準試料)におけるスペクトルの積分値に対する原子密度の割
合である。
イオン強度から、酸化物の酸素分子(O2)の脱離量(NO2)は、NO2=NH2/S
H2×SO2×αの式で求めることができる。
は、標準試料の水素分子(H2)のイオン強度の時間積分値である。すなわち、NH2/
SH2を標準試料の基準値とする。SO2は、絶縁性酸化物の酸素分子(O2)のイオン
強度の時間積分値である。αは、イオン強度に影響する係数である。前記式の詳細に関し
ては、特開平06−275697号公報を参照されたい。
製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試料として1×1016
atoms/cm3の水素原子を含むシリコンウェハを用いて測定した場合の値を示して
いる。
原子の比率は、酸素分子のイオン化率から算出することができる。なお、前記係数αは酸
素分子のイオン化率を含んでいるため、酸素分子の放出量を評価することで、酸素原子の
放出量についても算出することができる。
の脱離量は、酸素分子(O2)の脱離量の2倍である。
好ましくはスパッタリング法を用いて形成する。層間絶縁膜205として、酸化シリコン
膜を形成する場合には、ターゲットとして石英(好ましくは合成石英)ターゲット、スパ
ッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコン
ターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含
むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであって
もよい。
る前に、第1の加熱処理を行う。第1の加熱処理は、層間絶縁膜205中に含まれる水及
び水素を除去するための工程である。第1の加熱処理の温度は、層間絶縁膜205中に含
まれる水及び水素が脱離する温度(脱離量のピークを有する温度)以上pチャネル型トラ
ンジスタ及びnチャネル型トランジスタが設けられた半導体基板200の変質または変形
する温度未満とするとよく、好ましくは400℃以上750℃以下とし、後に行う第2の
加熱処理よりも低い温度とすればよい。
間絶縁膜205を酸素の供給源として酸化物半導体膜に酸素を供給する工程である。ただ
し、第2の加熱処理を行うタイミングはこれに限定されず、酸化物半導体膜を加工して酸
化物半導体層211を形成した後に行ってもよい。
希ガス雰囲気中で行い、該雰囲気中に、水素、水、水酸基または水素化物などが含まれて
いないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウム、ネ
オン、アルゴンなどの希ガスの純度を、6N(99.9999%)以上、好ましくは7N
(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましくは0.1pp
m以下)とすることが好ましい。
材料によっては、酸化物半導体膜若しくは酸化物半導体層211が結晶化され、微結晶層
または多結晶層となる場合もある。例えば、結晶化率が90%以上または80%以上の微
結晶層となる場合もある。また、第2の加熱処理の条件、または酸化物半導体膜若しくは
酸化物半導体層211の材料によっては、結晶成分を含まない非晶質となる場合もある。
また、非晶質層中に微結晶(結晶粒径1nm以上20nm以下)が混在することもある。
1nm以上0.5nm未満であることが好ましい。酸化物半導体膜が結晶性である場合に
結晶方位を実質的に同一な方向に揃えることができるためである。
7:1997)で定義されている中心線平均粗さ(Ra)を、測定面に対して適用できる
よう三次元に拡張したものをいう。平均面粗さ(Ra)は、基準面から指定面までの偏差
の絶対値を平均した値で表現される。
分を抜き取り、この抜き取り部の中心線の方向をX軸、縦倍率の方向(X軸に垂直な方向
)をY軸とし、粗さ曲線をY=F(X)で表すとき、下記の式(1)で与えられる。
で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、下記の式(
2)で与えられる。
)(X2,Y1)(X2,Y2)で表される4点により囲まれる長方形の領域とし、指定
面が理想的にフラットであるとしたときの面積をS0とする。
指定面の高さの平均値をZ0とするとき、基準面の高さもZ0で表される。
めには、化学的機械的研磨(Chemical Mechanical Polishi
ng:CMP)処理を行えばよい。CMP処理は、酸化物半導体膜の形成前に行えばよい
が、第1の加熱処理の前に行うことが好ましい。
は、高い研磨レートで一次研磨を行った後、低い研磨レートで仕上げ研磨を行うことが好
ましい。
グなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリ
コンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素な
どのフッ素系ガスなどを用いればよい。
どを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理
により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面
の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
えば、逆スパッタのみを行ってもよいし、CMP処理を行った後にドライエッチングを行
ってもよい。ただし、酸化物半導体膜の被形成面である層間絶縁膜205に水などを混入
させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、
第1の加熱処理を行った後に平坦化処理を行う場合には、ドライエッチングまたは逆スパ
ッタを用いることが好ましい。
ッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、イ
ンクジェット法などを用いてもよい。
ましい。特に、InとZnの双方を含むことが好ましい。さらには、ガリウム(Ga)を
有することが好ましい。ガリウム(Ga)を有すると、トランジスタ特性のばらつきを低
減することができる。このようなトランジスタ特性のばらつきを低減することができる元
素をスタビライザーと呼ぶ。スタビライザーとしては、スズ(Sn)、ハフニウム(Hf
)またはアルミニウム(Al)が挙げられる。
リウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウ
ロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy
)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Y
b)、ルテチウム(Lu)が挙げられる。これらのいずれか一種または複数種を有しても
よい。
化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg
系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属
の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn
系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系
酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸
化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化
物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物
、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、
In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、I
n−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、
In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al
−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を
例示することができる。
して有する酸化物という意味であり、InとGaとZnの比率は問わない。また、Inと
GaとZn以外の金属元素が入っていてもよい。
In:Ga:Zn=2:2:1(=2/5:2/5:1/5)のIn−Ga−Zn系酸化
物やその組成の近傍の酸化物を用いることができる。または、原子数比In:Sn:Zn
=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3
:1/6:1/2)若しくはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8
)のIn−Sn−Zn系酸化物やその近傍の組成の酸化物を用いるとよい。
されるものではなく、必要とする半導体特性(移動度、しきい値、ばらつきなど)に応じ
て適切な組成のものを用いればよい。必要とするトランジスタ特性(半導体特性)に応じ
て、キャリア密度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離
及び密度などを適宜調整すればよい。
In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げる
ことができる。
晶質でもよいし、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造であ
ってもよい。または、非アモルファスであってもよい。
好ましい。酸素を過剰に含ませると、形成される酸化物半導体膜の酸素欠損によるキャリ
アの生成を抑制することができる。
、ターゲットの組成を原子数比で、In/Zn=1〜100、好ましくはIn/Zn=1
〜20、さらに好ましくはIn/Zn=1〜10とする。Znの原子数比を好ましい前記
範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含
ませるために、金属酸化物の原子数比In:Zn:O=X:Y:Zを、Z>1.5X+Y
とすることが好ましい。
99.9%以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物
半導体膜を緻密なものとすることができる。
eV以上、好ましくは2.5eV以上、更に好ましくは3eV以上であるとよい。このよ
うに、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減する
ことができる。
水、水酸基、またはその他の水素化物として含まれる場合もある。酸化物半導体膜に含ま
れる水素は、極力少ないことが好ましい。
く、これらの濃度は、好ましくは1×1018atoms/cm3以下、更に好ましくは
2×1016atoms/cm3以下とする。アルカリ金属及びアルカリ土類金属は、酸
化物半導体と結合するとキャリアを生成することがあり、トランジスタのオフ電流を増大
させる原因となるからである。
サイズなどに応じて決めればよい。酸化物半導体膜の形成方法としては、例えば、スパッ
タリング法、分子線エピタキシー法、塗布法、印刷法またはパルスレーザー蒸着法などが
挙げられる。酸化物半導体膜の厚さは、3nm以上50nm以下とすればよい。50nm
より厚くするとノーマリーオンとなるおそれがあるためである。また、トランジスタのチ
ャネル長を30μmとしたときには、酸化物半導体膜の厚さは5nm以下とすると、短チ
ャネル効果を抑制することができる。
パッタリング法により酸化物半導体膜を形成する。ここで、スパッタリングガスとしては
、希ガス(例えばアルゴンガス)、酸素ガス、または希ガスと酸素ガスの混合ガスを用い
ればよい。
水酸基または水素化物などが除去された高純度ガスを用いることが好ましい。スパッタリ
ングガスを高純度ガスとするためには、処理室の内壁などに付着したガスを除去し、酸化
物半導体膜を形成する前にpチャネル型トランジスタ及びnチャネル型トランジスタが設
けられた半導体基板200を加熱処理すればよい。また、処理室に導入するスパッタリン
グガスを高純度ガスとしてもよく、このとき、アルゴンガスにおいて、純度は9N(99
.9999999%)以上、露点は−121℃以下、水は0.1ppb以下、水素は0.
5ppb以下とすればよい。酸素ガスにおいて、純度は8N(99.999999%)以
上、露点は−112℃以下、水は1ppb以下、水素は1ppb以下とすればよい。また
、pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板20
0を加熱しつつ高温に保持した状態で酸化物半導体膜を形成すると、酸化物半導体膜に含
まれる水などの不純物の濃度を低減することができる。さらには、スパッタリング法を適
用したことにより酸化物半導体膜に混入する損傷を少なくすることができる。ここで、p
チャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200の
温度は、100℃以上600℃以下、好ましくは200℃以上400℃以下とすればよい
。
てもよい。
。結晶構造を有している場合の好ましい一態様として、c軸方向に配向した結晶性の(C
Axis Aligned Crystalline:CAAC)酸化物半導体膜が挙
げられる。酸化物半導体膜をCAAC酸化物半導体膜とすることで、トランジスタの信頼
性を高めることができる。
の方向から見て三角形状または六角形状の原子配列を有し、c軸においては、金属原子が
層状に配列し、または金属原子と酸素原子が層状に配列し、ab面(あるいは表面または
界面)においては、a軸またはb軸の向きが異なる(c軸を中心に回転した)結晶を含む
酸化物半導体膜をいう。
な方向から見て、三角形若しくは六角形、または正三角形若しくは正六角形の原子配列を
有し、且つc軸に垂直な方向から見て、金属原子が層状に配列した相、または金属原子と
酸素原子が層状に配列した相を含む酸化物半導体膜をいう。
のでもない。また、CAAC酸化物半導体膜は結晶化した部分(結晶部分)を含むが、一
つの結晶部分と他の結晶部分の境界を明確に判別できなくてもよい。
また、CAAC酸化物半導体膜を構成する個々の結晶部分のc軸は一定の方向(例えば、
CAAC酸化物半導体膜を支持する基板面またはCAAC酸化物半導体膜の表面若しくは
界面などに垂直な方向)に揃えられていてもよい。または、CAAC酸化物半導体膜を構
成する個々の結晶部分のab面の法線は一定の方向(例えば、基板面、表面若しくは界面
などに垂直な方向)であってもよい。
導体であってもよいし、絶縁体であってもよい。また、CAAC酸化物半導体膜は、その
組成などに応じて、可視光に対して透明であってもよいし、不透明であってもよい。
たは界面に垂直な方向から観察すると三角形または六角形の原子配列が確認され、且つそ
の膜の断面に金属原子または金属原子と酸素原子(あるいは窒素原子)の層状配列が観察
される材料などを挙げることができる。
用いて詳細に説明する。なお、原則として、図5乃至図7は上方向をc軸方向とし、c軸
方向と垂直な面をab面とする。なお、単に上半分または下半分という場合、ab面を境
界とする。また、図5において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれた
Oは3配位のOを示す。
位の酸素(以下4配位のO)と、を有する構造を示す。Inが1個に対して、近接の酸素
のみ示した構造を、ここではサブユニットと呼ぶ。図5(A)の構造は、八面体構造をと
るが、簡単のため平面構造で示している。なお、図5(A)の上半分及び下半分にはそれ
ぞれ3個ずつ4配位のOがある。図5(A)に示すサブユニットは電荷が0である。
の酸素(以下3配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。
3配位のOは、いずれもab面に存在する。図5(B)の上半分及び下半分にはそれぞれ
1個ずつ4配位のOがある。また、Inも5配位をとるため、図5(B)に示す構造をと
りうる。図5(B)に示すサブユニットは電荷が0である。
と、を有する構造を示す。図5(C)の上半分には1個の4配位のOがあり、下半分には
3個の4配位のOがある。または、図10(C)の上半分に3個の4配位のOがあり、下
半分に1個の4配位のOがあってもよい。図5(C)に示すサブユニットは電荷が0であ
る。
と、を有する構造を示す。図5(D)の上半分には3個の4配位のOがあり、下半分には
3個の4配位のOがある。図5(D)に示すサブユニットは電荷が+1となる。
の4配位のOがあり、下半分には1個の4配位のOがある。図5(E)に示すサブユニッ
トは電荷が−1となる。
なる1周期分を1ユニットと呼ぶ。
す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の
3個のOは、上方向にそれぞれ3個の近接Inを有する。図5(B)に示す5配位のGa
の上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個
の近接Gaを有する。図5(C)に示す4配位のZnの上半分の1個のOは下方向に1個
の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。こ
のように、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の
数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金
属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にあ
る近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と
、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二
種のサブユニット同士は結合することができる。例えば、6配位の金属原子(Inまたは
Sn)が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配
位の金属原子(GaまたはIn)、4配位の金属原子(Zn)のいずれかと結合すること
になる。
。また、このほかにも、層構造の合計の電荷が0となるようにサブユニット同士が結合し
て1グループを構成する。
。図6(B)には、3のグループで構成されるユニットを示す。なお、図6(C)は、図
6(B)の層構造をc軸方向から観察した場合の配列を示す。
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
3として示している。同様に、図6(A)において、Inの上半分及び下半分にはそれぞ
れ1個ずつ4配位のOがあり、丸枠1として示している。また、同様に、図6(A)にお
いて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、
上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnと、を示し
ている。
4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半分及び
下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し
、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分
にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなるサ
ブユニットと結合し、このサブユニットの下半分の1個の4配位のOを介して4配位のO
が3個ずつ上半分及び下半分にあるSnと結合している構成である。このグループを複数
結合して1周期分であるユニットを構成する。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含むサブユニットは電荷が+1となる。そのため、Snを含む層構造を形成す
るためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図
5(E)に示すように、2個のZnを含むサブユニットが挙げられる。例えば、Snを含
むサブユニットが1個に対し、2個のZnを含むサブユニットが1個あれば、電荷が打ち
消されるため、層構造の合計の電荷を0とすることができる。
)に示したユニットとすることで、In−Sn−Zn系の結晶(In2SnZn3O8)
を得ることができる。なお、得られるIn−Sn−Zn系の結晶の層構造は、In2Sn
Zn2O7(ZnO)m(mは0または自然数。)の組成式で表すことができる。
n−Ga−Zn系の結晶の層構造を構成する1グループのモデル図を示す。
4配位のOが3個ずつ上半分および下半分にあるInが、Znの上半分にある1個の4配
位のOと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ
上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して
、4配位のOが3個ずつ上半分及び下半分にあるInと結合している構成である。このグ
ループを複数結合して1周期分であるユニットを構成する。
7(B)の層構造をc軸方向から観察した場合の配列を示す。
それぞれ+3、+2、+3であるため、In、Zn及びGaのいずれかを含むサブユニッ
トでは、電荷が0となる。そのため、これらのサブユニットの組み合わせであればグルー
プの合計の電荷は常に0となる。
グループに限定されない。
トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200を高温に保持
しつつ酸化物半導体膜の形成を行うことで、非晶質部分よりも結晶部分の占める割合を大
きくすることができる。このとき、pチャネル型トランジスタ及びnチャネル型トランジ
スタが設けられた半導体基板200の温度は、例えば、150℃以上450℃以下とすれ
ばよく、好ましくは200℃以上350℃以下とする。
よって、非晶質部分よりも結晶部分の占める割合を大きくすることができる。この加熱処
理時のpチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板
200の温度は、例えば、200℃以上pチャネル型トランジスタ及びnチャネル型トラ
ンジスタが設けられた半導体基板200自体が変質または変形しない程度の温度未満とす
ればよく、好ましくは250℃以上450℃以下とすればよい。この加熱処理の時間は3
分以上とすればよく、24時間以下とすることが好ましい。この加熱処理の時間を長くす
ると非晶質部分よりも結晶部分の占める割合を大きくすることができるが、生産性の低下
を招くことになるからである。なお、この加熱処理は、酸化性雰囲気または不活性雰囲気
で行えばよいが、これらに限定されるものではない。また、この加熱処理は減圧下で行わ
れてもよい。
、オゾンまたは亜酸化窒素などを例示することができる。酸化性雰囲気からは、酸化物半
導体膜に含まれないことが好ましい成分(例えば、水及び水素)が極力除去されているこ
とが好ましい。例えば、酸素、オゾン、亜酸化窒素の純度を、8N(99.999999
%)以上、好ましくは9N(99.9999999%)以上とすればよい。
化性雰囲気には、10ppm以上の酸化性ガスが含まれているものとする。不活性雰囲気
には、不活性ガス(窒素ガスまたは希ガスなど)が含まれ、酸化性ガスなどの反応性ガス
が10ppm未満で含まれているものとする。
置を用いて行えばよい。RTA装置を用いることで、短時間であれば、高い温度で熱処理
を行うこともできる。そのため、非晶質部分よりも結晶部分の占める割合の大きい酸化物
半導体膜を形成することができ、生産性の低下を抑制することができる。
発熱体などからの熱伝導または熱輻射によって、被処理物を加熱する機構が備えられた装
置を用いればよい。すべての加熱処理に用いられる加熱処理装置として、例えば、電気炉
や、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(
Lamp Rapid Thermal Anneal)装置などのRTA(Rapid
Thermal Anneal)装置などを挙げることができる。なお、LRTA装置
は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークラ
ンプ、高圧ナトリウムランプまたは高圧水銀ランプなどのランプから発せられる光(電磁
波)の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガス
を熱媒体として用いて被処理物を加熱する装置である。ここで、高温のガスは、被処理物
の加熱温度よりも高いことが好ましい。
m3以下であるIn−Ga−Zn系金属酸化物を用いると、c軸配向した六方晶の結晶構
造を含む金属酸化物膜が形成され、一または複数のGa及びZnを有する層が、二層のI
n−Oの結晶面(インジウムと酸素を含む結晶面)の間に配される。
比で、1:2:2、2:1:3、1:1:1、または20:45:35のターゲットを用
いればよい。
合の秩序性が高い。すなわち、酸化物半導体膜が非晶質構造の場合には、隣接する金属に
よって金属原子に配位している酸素原子の数が異なるが、CAAC酸化物半導体膜では金
属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的なレベルにおい
ても酸素欠損がほぼ見られず、水素原子(水素イオンを含む)やアルカリ金属原子などに
よる電荷の移動や電気伝導性の不安定さを抑制することができる。
と、トランジスタへの光照射またはバイアス−熱ストレス(BT)の付加を行った後に生
じる、トランジスタのしきい値電圧の変化を抑制することができ、安定した電気的特性を
有するトランジスタを作製することができる。
酸化物半導体層211を形成する(図4(A))。
レイン電極212bを形成する(図4(B))。
導電膜(例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など)を形
成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成す
ればよい。または、インクジェット法などを用いてもよい。なお、ソース電極212a及
びドレイン電極212bとなる導電膜は、単層で形成してもよいし、複数の層を積層して
形成してもよい。例えば、Ti層によりAl層を挟持した3層の積層構造とすればよい。
なお、ソース電極212a及びドレイン電極212bとなる層は、信号線としても機能す
る。
形成し、ゲート絶縁膜213の形成後に開口部を形成する(図4(C))。該開口部はゲ
ート電極204と重畳する部分に形成する。
、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど)膜を形
成すればよい。なお、ゲート絶縁膜213は、単層で形成してもよいし、複数の層を積層
して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層
された2層の積層構造とする。なお、ゲート絶縁膜213をスパッタリング法により形成
すると、酸化物半導体層211に水素及び水分が混入することを防ぐことができる。また
、ゲート絶縁膜213を絶縁性酸化物膜とすると、酸素を供給して酸素欠損を埋めること
ができるため好ましい。
のをいう。なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量
が多いものをいう。
ングに用いるエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素
ガスの混合ガスを用いればよい。ただし、これに限定されず、ウエットエッチングを用い
てもよいし、酸化物半導体膜を加工することができる他の手段を用いてもよい。
酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。すなわち
、層間絶縁膜205の材料として例示列挙したものを用いることが好ましい。ゲート絶縁
膜213の酸化物半導体層211と接する部分を酸化シリコンにより形成すると、酸化物
半導体層211に酸素を拡散させることができ、トランジスタの低抵抗化を防止すること
ができる。
加されたハフニウムシリケート(HfSixOyNz)、窒素が添加されたハフニウムア
ルミネート(HfAlxOyNz)、酸化ハフニウム、酸化イットリウムまたは酸化ラン
タンなどのhigh−k材料を用いると、ゲートリーク電流を低減することができる。こ
こで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れる
リーク電流をいう。さらには、前記high−k材料により形成される層と、酸化シリコ
ン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化
アルミニウム及び酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲ
ート絶縁膜213を積層構造とする場合であっても、酸化物半導体層211に接する部分
は、絶縁性酸化物であることが好ましい。
213の厚さは、1nm以上300nm以下、好ましくは5nm以上50nm以下とすれ
ばよい。ゲート絶縁膜213の厚さを5nm以上とすると、ゲートリーク電流を特に小さ
くすることができる。
しくは200℃以上400℃以下、例えば250℃以上350℃以下)を行ってもよい。
第3の加熱処理により、酸化物半導体層211中に残留する水素若しくは水分をゲート絶
縁膜に拡散させることができる。さらには、第3の加熱処理を行うことで、ゲート絶縁膜
213を供給源として酸化物半導体層211に酸素を供給することができる。
した後に行ったが、タイミングはこれに限定されない。電極214a及びゲート電極21
4b、または電極214a及びゲート電極214bとなる導電膜を形成した後に行っても
よい。
以下、好ましくは5.0×1018atoms/cm3以下とするとよい。このように水
素濃度を低くすることで、トランジスタのしきい値電圧がマイナスにシフトすることを防
止することができる。
くすることが好ましい。キャリア濃度を小さくするとオフ電流を低く抑えることができる
。
してエッチングを行うことにより、電極214a及びゲート電極214bを形成する(図
4(D))。
bと同様の材料及び方法により形成すればよい。
体層211にソース領域及びドレイン領域を形成することが好ましい。
法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うこと
でドーパントの添加を行ってもよい。また、添加するドーパントとしては、窒素、リンま
たはホウ素などを用いればよい。
導体トランジスタを作製することができる。
しい。酸化物半導体を用いたトランジスタでは、電界効果移動度も高くすることができる
。
よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜と
の界面の欠陥がある。Levinsonモデルを用いると、半導体内部に欠陥がないと仮
定した場合の電界効果移動度を理論的に導き出せる。
ポテンシャル障壁(粒界など)が存在すると仮定すると、下記の式(3)で表現できる。
た、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、ポ
テンシャル障壁は下記の式(4)で表される。
の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当た
りの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半
導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
、Vdはドレイン電圧である。式(5)の両辺をVgで割り、更に両辺の対数をとると、
下記の式(6)が得られる。
Vg)、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠
陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価
できる。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比
率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度
である。
m2/Vsが導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は40
cm2/Vs程度である。しかし、上記導出された結果より、半導体内部及び半導体と絶
縁膜の界面に欠陥がない場合の酸化物半導体の移動度μ0は120cm2/Vsとなる。
縁膜との界面での散乱による影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れ
た場所における移動度μ1は、下記の式(7)で表される。
り求めることができ、上記の測定結果からは、B=4.75×107cm/s、l=10
nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)
と数7の第2項が増加するため、移動度μ1は低下することがわかる。
度μ2を計算した結果を図8に示す。なお、計算にはデバイスシミュレーションソフトS
entaurus Device(シノプシス社製)を使用し、酸化物半導体のバンドギ
ャップを2.8eV、電子親和力を4.7eV、比誘電率を15、厚さを15nmとした
。さらに、ゲートの仕事関数を5.5eV、ソースの仕事関数を4.6eV、ドレインの
仕事関数を4.6eVとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.
1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vと
した。
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、上記式(1)などを示して説明したように、半導体
層表面を原子レベルで平坦にすること(Atomic Layer Flatness)
が好ましい。
特性の計算結果を図9乃至図11に示す。ここで、計算に用いたトランジスタの断面構造
を図12に示す。図12に示すトランジスタは、酸化物半導体層にn+の導電型を呈する
半導体領域303a及び半導体領域303cを有する。計算において、半導体領域303
a及び半導体領域303cの抵抗率は2×10−3Ωcmとした。
まれるように形成された酸化アルミニウムよりなる埋め込み絶縁膜302の上に形成され
ており、半導体領域303a及び半導体領域303cと、それらに挟まれておりチャネル
形成領域となる真性の半導体領域303bと、ゲート305と、を有する。計算において
、ゲート305の幅は33nmとした。
ト305の両側面には側壁絶縁物306aおよび側壁絶縁物306b、ゲート305の上
部には、ゲート305と他の配線との短絡を防止するための絶縁膜307を有する。側壁
絶縁物の幅は5nmとした。また、半導体領域303aおよび半導体領域303cに接し
て、ソース308aおよびドレイン308bを有する。なお、このトランジスタにおける
チャネル幅を40nmとする。
埋め込み絶縁膜302の上に形成されており、半導体領域303a及び半導体領域303
cと、それらに挟まれておりチャネル形成領域となる真性の半導体領域303bと、ゲー
ト絶縁膜304と、ゲート305と、側壁絶縁物306a及び側壁絶縁物306bと、絶
縁膜307と、ソース308a及びドレイン308bと、を有する。
06a及び側壁絶縁物306b直下の半導体領域の導電型が異なる。側壁絶縁物306a
及び側壁絶縁物306b直下の半導体領域は、図12(A)に示すトランジスタではn+
の導電型を呈する領域であるが、図12(B)に示すトランジスタでは真性の半導体領域
である。すなわち、半導体領域303a(半導体領域303c)とゲート305がLof
fだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loff
をオフセット長という。オフセット長は、側壁絶縁物306a(側壁絶縁物306b)の
幅と同じである。
イスシミュレーションソフト、Sentaurus Deviceを使用した。図9は、
図12(A)に示される構造のトランジスタのドレイン電流(Id、実線)及び移動度(
μ、点線)のゲート電圧(Vg:ソースを基準としたゲートとの電位差)依存性を示す。
ドレイン電流Idは、ドレイン電圧(Vd:ソースを基準としたドレインとの電位差)を
+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。
としており、図9(C)は5nmとしている。ゲート絶縁膜が薄くなるほど、特にオフ状
態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度μのピーク値やオ
ン状態でのドレイン電流Id(オン電流)には目立った変化が無い。
ときのドレイン電流Id(実線)及び移動度μ(点線)のゲート電圧Vg依存性を示す。
ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1V
として計算したものである。ゲート絶縁膜の厚さは、図10(A)では15nmとしてお
り、図10(B)では10nmとしており、図10(C)は5nmとしている。
たもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧依存性を示す。
ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1V
として計算したものである。ゲート絶縁膜の厚さは、図11(A)では15nmとしてお
り、図11(B)では10nmとしており、図11(C)は5nmとしている。
ーク値やオン電流には目立った変化が無い。
cm2/Vs程度、図11では40cm2/Vs程度と、オフセット長Loffが増加す
るほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長
Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかであ
る。
動度とすることができる。
酸化物半導体トランジスタはこれに限定されず、様々な形態とすることができる。
は、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜
を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組
成比で5atomic%以上含まれる元素をいう。
とで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジス
タのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜
を用いたトランジスタの特性である。なお、Vdは10Vとした。
分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移
動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、
Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させること
が可能となる。図13(B)は基板を200℃に加熱してIn、Sn、Znを主成分とす
る酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.
2cm2/Vsecが得られている。
処理をすることによって、さらに高めることができる。図13(C)は、In、Sn、Z
nを主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱
処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/
Vsecが得られている。
込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、
酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよ
うに電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱
水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるた
めとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化
を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には1
00cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される
。
酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又は
その後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再
結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与し
ている。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物
半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトして
しまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた
場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラ
ンジスタがノーマリ・オフとなる方向に動き、このような傾向は図13(A)と図13(
B)の対比からも確認することができる。
が可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタの
ノーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Z
n=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
、より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトラン
ジスタのノーマリ・オフ化を図ることが可能となる。
イアス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150
℃、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0
V未満を得ることができる。
理を行った試料2のトランジスタに対してBT試験を行った。
を行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁膜
に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時
間保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、Vdを10Vとし、
トランジスタのVg−Id測定を行った。これをプラスBT試験と呼ぶ。
性の測定を行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲー
ト絶縁膜に印加される電界強度が−2MV/cmとなるようにVgに−20Vを印加し、
そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、Vdを
10Vとし、トランジスタのVg−Id測定を行った。これをマイナスBT試験と呼ぶ。
B)に示す。また、試料2のプラスBT試験の結果を図15(A)に、マイナスBT試験
の結果を図15(B)に示す。
れ1.80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナ
スBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった
。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信
頼性が高いことがわかる。
む雰囲気中、または減圧下での熱処理による脱水化・脱水素化を行ってから酸素を含む雰
囲気中で熱処理を行い酸化物半導体に酸素を加えても良い。最初に脱水化・脱水素化を行
ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。
また、熱処理後に酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入
する方法を適用しても良い。
が、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生
成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子
間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm
3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる
。
で、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=
1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸
化物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパ
タンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させ
ることができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X
線回折により明確な回折ピークを観測することができる。
r AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法
で測定した。
試料Bの作製方法を説明する。
た。
(DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]の
In−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とし
た。このようにして作製した試料を試料Aとした。
加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気
でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
クが観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38d
egに結晶由来のピークが観測された。
ること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることが
できる。
中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物
半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それに
よってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化され
ることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値
の単位は、チャネル幅1μmあたりの電流値を示す。
示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000
/T)を横軸としている。
1×10−19A/μm)以下、85℃の場合には10zA/μm(1×10−20A/
μm)以下であった。電流値の対数が温度の逆数に比例することから、室温(27℃)の
場合には0.1zA/μm(1×10−22A/μm)以下であると予想される。従って
、オフ電流を125℃において1aA/μm(1×10−18A/μm)以下に、85℃
において100zA/μm(1×10−19A/μm)以下に、室温において1zA/μ
m(1×10−21A/μm)以下にすることができる。
部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図
ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃
以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの
不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい
。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去する
ことができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度
が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
て、基板温度と電気的特性の関係について評価した。
vが0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は−40
℃、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジス
タにおいて、ゲート電極と一対の電極とチャネル長方向に重畳する幅をLovと呼び、酸
化物半導体膜に対する一対の電極のチャネル幅方向へのはみ出しをdWと呼ぶ。
17(A)に基板温度としきい値電圧の関係を、図17(B)に基板温度と電界効果移動
度の関係を示す。
その範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
。なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった
。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
トランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30
cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm
2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば
、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0V
のとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められ
る温度範囲においても、十分な電気的特性を確保することができる。
102 制御回路
104 CPU
106 タイマー
108 モニター回路
110 EN信号制御回路
112 方式記憶用記憶素子
114 インターフェース
116 データ記憶用記憶素子
118 フリップフロップ回路
120 論理回路
122 部分
152 第1のトランスミッションゲート
154 第1のクロックドインバータ回路
156 第2のクロックドインバータ回路
158 第2のトランスミッションゲート
160 インバータ回路
162 第3のクロックドインバータ回路
164 トランジスタ
166 容量素子
200 pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体
基板
201 高濃度不純物領域
202 低濃度不純物領域
203 ゲート絶縁膜
204 ゲート電極
205 層間絶縁膜
210 酸化物半導体層にチャネル形成領域を有するトランジスタ
211 酸化物半導体層
212a ソース電極
212b ドレイン電極
213 ゲート絶縁膜
214a 電極
214b ゲート電極
301 下地絶縁膜
302 埋め込み絶縁膜
303a 半導体領域
303b 半導体領域
303c 半導体領域
304 ゲート絶縁膜
305 ゲート
306a 側壁絶縁物
306b 側壁絶縁物
307 絶縁膜
308a ソース
308b ドレイン
Claims (1)
- 第1のトランジスタと、前記第1のトランジスタ上の第2のトランジスタと、を有し、
前記第1のトランジスタは、
半導体基板に設けられたチャネル形成領域、高濃度不純物領域、低濃度不純物領域を有し、
前記半導体基板に接する第1のゲート絶縁膜及び層間絶縁膜を有し、
前記第1のゲート絶縁膜上に第1のゲート電極を有し、
前記第2のトランジスタは、
酸化物半導体層を有し、
前記酸化物半導体層上にソース電極、ドレイン電極及び第2のゲート絶縁膜を有し、
前記第2のゲート絶縁膜上に第2のゲート電極を有し、
前記層間絶縁膜の上面は平坦であり、
前記層間絶縁膜の上面に前記酸化物半導体層を有し、
前記第1のゲート電極上に接し、前記第2のゲート電極と電気的に接続する電極を有する、半導体装置。
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