JP6109235B2 - 半導体メモリ装置 - Google Patents
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Description
クセス・メモリ(DRAM)やスタティック・ランダム・アクセス・メモリ(SRAM)
、電子的消去可能プログラマブル・リード・オンリー・メモリ(EEPROM)やフラッ
シュメモリ等である(特許文献1および特許文献2参照)。
る。しかしながら、スイッチングに用いるトランジスタはオフ状態であっても、わずかに
ソースとドレイン間にリーク電流が生じるため、データは比較的短時間で失われる。その
ため、一定周期(一般的には数十ミリ秒に一度)でデータを再書き込み(リフレッシュ)
する必要がある。
Mのフリップフロップ回路には、通常、CMOSインバータを用いるが、ひとつのメモリ
セルに6つのトランジスタを用いるため、集積率がDRAMより低くなる。また、電源が
供給されないとデータが失われてしまう。
ャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを
保持する。本明細書では、特に、EEPROMやフラッシュメモリ等、フローティングゲ
ートを有するメモリを、フローティングゲート型不揮発性メモリ(FGNVM)という。
フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた後でも保持
されるので、これらのメモリは不揮発性メモリと呼ばれる。
くできる。加えて、NAND型フラッシュメモリはコンタクトホールの数を大幅に減らせ
るため、ある程度まで集積度を高めることができる。
圧を必要とし、また、そのせいもあってゲート絶縁膜の劣化が避けられず、無制限に書き
込みや消去を繰り返せなかった。
要件すべてを満たすものはなかった。半導体メモリ装置において求められる特徴はいくつ
かある。例えば、低消費電力、書き換え回数等である。消費電力が大きいと、電源を供給
するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。さ
らに、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合
もある。また、半導体メモリ装置においては、書き換え回数の制限がないことが好ましく
、10億回以上の書き換えができることが望まれる。
シュをおこなっているため消費電力の点で難があった。一方、SRAMでは、1つのメモ
リセルに6つのトランジスタを有するため集積度を上げられないという別の問題がある。
また、FGNVMにおいては消費電力の点では問題はなかったが、書き換え回数が10万
回以下に制限されていた。
すること、1つのメモリセルに用いるトランジスタの数を5つ以下とすること、書き換え
回数を100万回以上とすること、という3つの条件を同時に克服することが課題となる
。
の駆動方法を提供することを課題とする。特に、そのために可能な限り消費電力を低減で
きる方法を提供することを課題とする。また、そのような駆動をおこなうのに必要な回路
等を開示することを課題とする。
とする。また、新規の半導体装置の駆動方法(特に、半導体メモリ装置の駆動方法)を提
供することを課題とする。さらに、新規の半導体装置の作製方法(特に、半導体メモリ装
置の作製方法)を提供することを課題とする。また、新規の半導体装置の検査方法(特に
、半導体メモリ装置の検査方法)を提供することを課題とする。本発明では以上の課題の
少なくとも1つを解決する。
、トランジスタのソースとドレインは、構造や機能が同じもしくは同等である、また、仮
に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の
理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレ
インと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされてい
るものをドレインと読み替えることも可能である。
意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図におい
て直交する、という意味であり、「(マトリクスにおいて)平行である」とは、2つの配
線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平
行である、という意味である。
いては、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば
、絶縁ゲート型電界効果トランジスタ(MISFET)の回路では、一本の配線が複数の
MISFETのゲートを兼ねている場合もある。その場合、回路図では、一本の配線から
ゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場
合でも、「配線がゲートに接続する」という表現を用いることがある。
れは必ずしも、ゲートの電位が特定の値にあるときの電流値であるわけではないことに注
意すべきである。すなわち、トランジスタの使用方法によってオフ状態が異なり、あるト
ランジスタではゲートの電位を0Vとするときをオフ状態と定義することがあり、他のト
ランジスタではゲートの電位を−1Vとするときをオフ状態と定義することがある。
メモリ装置において、前記メモリセルに、データが確実に保持されていることを判定する
ために、定期的あるいは不定期的にメモリセルに蓄えられた電荷量を検査する工程と、電
荷量が当初の値から変動していると判定されたメモリセルの電荷量を該メモリセルに保持
されるべき量にする工程と、を有する半導体メモリ装置の駆動方法である。
メモリ装置において、前記メモリセルに、データが確実に保持されていることを判定する
ために、定期的あるいは不定期的にメモリセルに蓄えられた電荷量を検査する工程と、電
荷量が一定の基準以上に変動していると判定されたメモリセルは、メモリセルとして使用
しないようにメモリセルの駆動回路を設定する工程と、を有する半導体メモリ装置の駆動
方法である。
つは、オフ電流が1×10−18A以下、好ましくは1×10−21A以下、より好まし
くは1×10−24A以下である低オフ電流トランジスタである。
ット線)に、ゲートは行選択信号の送られる配線(例えば、ワード線)に、さらに、ソー
スは、容量素子の電極の一に接続されていることが好ましい。
トに接続していることが好ましい。さらに他のトランジスタの少なくとも1つは、単結晶
半導体より形成されていることが好ましい。単結晶半導体としては、単結晶シリコン、単
結晶ゲルマニウム、単結晶シリコンゲルマニウム、単結晶ガリウム砒素等、公知の材料を
用いることができる。
および図1(B)に示す。図1(A)は、書き込みトランジスタ101と素子トランジス
タ103という2つのトランジスタと、1つの容量素子102よりなる。書き込みトラン
ジスタ101はオフ電流が1×10−18A以下、好ましくは1×10−21A以下、よ
り好ましくは1×10−24A以下である。
−3以下、好ましくは、1×1011cm−3以下で、バンドギャップが2.5電子ボル
ト以上、好ましくは3.0電子ボルト以上4.0電子ボルト以下の材料を用いることによ
り得られる。
一方を含む酸化物が好ましい。特にInとZnを含むことが好ましい。また、該酸化物半
導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、
それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとして
スズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)
を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有するこ
とが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO5
(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1
:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1
/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の
原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、
(a―A)2+(b―B)2+(c―C)2≦r2
を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様
である。
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下の表面上に形成するとよい。
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は
測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
上、好ましくは、10cm2/Vs以上であることが必要である。なお、酸化物半導体に
限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理
由によって本来の移動度よりも低くなる。
るが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電
界効果移動度を理論的に導き出せる。
テンシャル障壁(粒界等)が存在すると仮定すると、
絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levins
onモデルでは、
εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単
位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30n
m以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない
。
線形領域におけるドレイン電流Idは、
である。また、Vdはドレイン電圧である。
上式の両辺をVgで割り、さらに両辺の対数を取ると、
Vg)、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠
陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価
できる。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比
率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度
である。
が導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は35cm2/V
s程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μ0は120cm2/Vsとなると予想できる。
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からxだけ離れ
た場所における移動度μ1は、
の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/
s、l=10nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧
が高くなる)と数6の第2項が増加するため、移動度μ1は低下することがわかる。
μ2を計算した結果を図11に示す。なお、計算にはシノプシス社製デバイスシミュレー
ションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギャ
ップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、
15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定し
て得られたものである。
子ボルト、4.6電子ボルトとした。また、ゲート絶縁物の厚さは100nm、比誘電率
は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0
.1Vである。
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(At
omic Layer Flatness)が望ましい。
性を計算した結果を図12乃至図14に示す。なお、計算に用いたトランジスタの断面構
造を図10に示す。図10に示すトランジスタは酸化物半導体層にn+の導電型を呈する
半導体領域13aおよび半導体領域13cを有する。半導体領域13aおよび半導体領域
13cの抵抗率は2×10−3Ωcmとする。
ように形成された酸化アルミニウムよりなる埋め込み絶縁物12の上に形成される。トラ
ンジスタは半導体領域13a、半導体領域13cと、それらに挟まれ、チャネル形成領域
となる真性の半導体領域13bと、ゲート15を有する。ゲート15の幅を33nmとす
る。
両側面には側壁絶縁物16aおよび側壁絶縁物16b、ゲート15の上部には、ゲート1
5と他の配線との短絡を防止するための絶縁物17を有する。側壁絶縁物の幅は5nmと
する。また、半導体領域13aおよび半導体領域13cに接して、ソース18aおよびド
レイン18bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。
込み絶縁物12の上に形成され、半導体領域13a、半導体領域13cと、それらに挟ま
れた真性の半導体領域13bと、幅33nmのゲート15とゲート絶縁物14と側壁絶縁
物16aおよび側壁絶縁物16bと絶縁物17とソース18aおよびドレイン18bを有
する点で図10(A)に示すトランジスタと同じである。
縁物16aおよび側壁絶縁物16bの下の半導体領域の導電型である。図10(A)に示
すトランジスタでは、側壁絶縁物16aおよび側壁絶縁物16bの下の半導体領域はn+
の導電型を呈する半導体領域13aおよび半導体領域13cであるが、図10(B)に示
すトランジスタでは、真性の半導体領域13bである。すなわち、半導体領域13a(半
導体領域13c)とゲート15がLoffだけ重ならない領域ができている。この領域を
オフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、
オフセット長は、側壁絶縁物16a(側壁絶縁物16b)の幅と同じである。
スシミュレーションソフト、Sentaurus Deviceを使用した。図12は、
図10(A)に示される構造のトランジスタのドレイン電流(Id、実線)および移動度
(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレイン電
流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μはドレイ
ン電圧を+0.1Vとして計算したものである。
mとしたものであり、図12(C)は5nmとしたものである。ゲート絶縁物が薄くなる
ほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。ゲ
ート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えること
が示された。
mとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存
性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を
+0.1Vとして計算したものである。図13(A)はゲート絶縁物の厚さを15nmと
したものであり、図13(B)は10nmとしたものであり、図13(C)は5nmとし
たものである。
を15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧
依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電
圧を+0.1Vとして計算したものである。図14(A)はゲート絶縁物の厚さを15n
mとしたものであり、図14(B)は10nmとしたものであり、図14(C)は5nm
としたものである。
ク値やオン電流には目立った変化が無い。
cm2/Vs程度、図14では40cm2/Vs程度と、オフセット長Loffが増加す
るほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長L
offの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである
。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる1
0μAを超えることが示された。
ので、単結晶半導体を用いることが好ましい。
抵抗)を考慮して決定され、容量を大きくするとデータを保存する期間を長くできる。例
えば、書き込みトランジスタ101のオフ電流が1×10−18Aで容量素子102の容
量が1×10−13Fであれば、データの保存期間は30時間程度であり、書き込みトラ
ンジスタ101のオフ電流が1×10−24Aで容量素子102の容量が1×10−15
Fであれば、データの保存期間は30年程度である(電荷量が初期の40%となるまでの
期間を保存期間とした場合)。
する。まず、端子C、E、Fは適切な電位に保つ。消費電力を低減する目的からは、端子
Eと端子Fの電位は同じとすることが好ましい。例えば、全て0Vとする。次に、端子B
に適切な正の電位を与え、また、端子Aに信号に応じた0または正の電位を与える。この
とき、端子Bの電位は端子Aの電位よりも高く、その差は、書き込みトランジスタ101
のしきい値以上であることが好ましい。
通って、容量素子102に電荷が蓄えられる。また、書き込みトランジスタ101のソー
スと容量素子102の電極の一と素子トランジスタ103のゲートで構成されるノードD
はある電位となる。例えば、ノードDの電位が+1Vと0Vの2種類の値をとるものとす
る。
とする。すると、容量素子102に蓄えられた電荷は書き込みトランジスタ101を通る
ことができず、ノードDは浮遊状態となる。以上で書き込みが終了する。
の電位は0あるいは負に維持することにより、書き込みトランジスタ101がオンとなら
ないようにする。特に、端子Bの電位を、端子Aの電位よりも1V以上低くすると、書き
込みトランジスタ101のリーク電流を十分に低くできるので好ましい。
端子Cに適切な負の電位を与える。例えば、ノードDの電位が0Vであれば、素子トラン
ジスタ103をオフ状態とし、ノードDの電位が+1Vであれば、素子トランジスタ10
3をオン状態とできるような電位を端子Cに与える。
流れる電流あるいは端子Eや端子Fの電位の変動により判定することができるので、素子
トランジスタ103の状態を知ることにより、ノードDの電位、すなわち、書き込まれた
データを知ることができる。通常、素子トランジスタ103の状態を知るために端子E(
あるいは端子F)は読み出し回路に接続される。
、素子トランジスタ103がオンあるいはオフとなるような電位とする。消費電力を減ら
すためには、NOR型メモリ装置では素子トランジスタ103は、当該メモリセルの読出
し時以外はオフ状態であることが好ましい。一方、NAND型メモリ装置ではNAND回
路内の当該メモリセル以外のメモリセルはすべてオン状態であることが求められる。
き込みの際の端子Aの電圧を3段階以上とすることにより、3種類以上(多値)のデータ
のいずれかを記憶させることもできる。1つのメモリセルに多値のデータを記憶できると
実質的には集積度を上げたことと同じ効果が得られる。
ある。図1(B)に示す回路図では、書き込みトランジスタ101、容量素子102は図
1(A)のものと同じであるが、素子トランジスタをPチャネル型のトランジスタ104
とするものである。
示されるものに限らない。図1(A)あるいは図1(B)に示される回路を改良して、端
子数を減らしたものを用いてもよい。また、他の回路構成のメモリセルを用いてもよい。
本発明に用いるのに好ましい構成は、メモリセルが容量素子を有していることと、容量素
子に蓄積されている電荷の量を非破壊で計量できることである。
が流れるため、容量素子に蓄積された電荷が時間とともに減少する。その程度はオフ電流
の大きさや容量素子の容量によって決定される。また、それ以外の経路を通じたリーク電
流も要因となる。
が1×10−18Aで容量素子102の容量が1×10−13Fであれば、データの保存
期間は3時間程度である。しかしながら、データが失われてしまう前にリフレッシュをお
こなえば、より長期にわたりデータを保存できる。
る。容量を小さくすることでメモリセルの面積を縮小できる。また、容量素子の容量を小
さくすることは消費電力を削減する上でも効果がある。上記の例であれば、容量素子10
2の容量を2桁小さい、1×10−15Fとすると、データの保存期間は2分程度である
が、データが失われてしまう前にリフレッシュをおこなえば、より長期にわたりデータを
保存できる。
は失われない(データを読み出すことができる)が、4値のデータを書き込む場合には、
当初の電荷の25%が失われるとデータは消失してしまう(データを読み出すことができ
なくなる)。したがって、その分、リフレッシュの頻度を高めることが好ましい。
。
例えば、書き込みトランジスタ101等に由来するオフ電流が1×10−21Aで容量素
子102の容量が1×10−15Fであれば2値のデータの保存期間は10日程度となり
、書き込みトランジスタ101等に由来するオフ電流が1×10−24Aで容量素子10
2の容量が1×10−15Fであればデータの保存期間は30年程度となる。データの保
存期間に応じて、リフレッシュの間隔が長くできる。
えるが、電荷の保存状態がメモリセルごとに異なる場合があるため、定期的あるいは非定
期的にリフレッシュをおこなうことによりデータを安定して保持できる。
、あるメモリセルでは、リフレッシュを必要とするほど、電荷が減少しているが、別のメ
モリセルでは、十分に電荷が保持されている、ということが起こりえる。
)の回路において、ノードDの電位が端子Aの電位よりも高い(すなわち、容量素子10
2に保持されている電荷量が多い)場合には、電位差以上に書き込みトランジスタのオフ
電流が増加する傾向がある。このようなばらつきはデータ依存のばらつきである。
、例えば、トランジスタの大きさや形状が異なることが要因となることが多い。同様に、
容量素子の面積が異なるために、容量がばらつくことも要因の一である。さらには、トラ
ンジスタのしきい値のばらつきも要因のひとつである。このようなばらつきはメモリセル
依存のばらつきである。
ンジスタの電流輸送特性(電界効果移動度等)やしきい値がばらつく要因となる。
用いる場合には、トランジスタを微小化して、チャネルのサイズを100nm×100n
m×10nm=1×10−16cm−3とすると、1つのトランジスタに含まれるドナー
原子の数は0.01個である。すなわち、99個のトランジスタのチャネルはドナーが全
く存在しない真性半導体であるが、1個のトランジスタには1つのドナー原子が存在する
N型半導体である。その濃度は1×1016cm−3であり、当然、トランジスタのしき
い値が他のものと異なる。
つかないことである。酸化物半導体を用いたトランジスタではサブスレショールド値が0
.1V/decであるため、しきい値が0.1ボルト変動すると、オフ電流が1桁程度変
動することが有り得る。
体からN型半導体となることもある。特に、酸化物半導体においては水素がドナーとなる
ことが知られているが、水素イオン(陽子)は極めて小さいため、移動が容易である。
、半導体メモリ装置が製造された直後の検査で動作が不十分なメモリセルは不良ビットと
して判断できる。しかし、オフ電流が1桁大きいメモリセルであれば、データの保存期間
は3年であるので、それが不良であるかどうかを数時間データを保存しただけで判断する
ことは困難である。
間、データを保存するテストをおこなう必要があるため現実的でない。また、出荷後にド
ナーが移動することによりもたらされる変動については、対処できない。
メモリセルを良品として出荷し、データを10年保存すると、データの多くが失われてし
まうこととなる。すなわち、半導体メモリ装置としての信頼性が低下する。しかしながら
、定期的あるいは非定期的にリフレッシュをおこなうことにより半導体メモリ装置の信頼
性を向上させることができる。
リセルをリフレッシュするが、その場合は、リフレッシュが不要なメモリセルまでリフレ
ッシュするため消費電力を増大させることとなる。特にリフレッシュの周期は、特性の悪
いメモリセルに合わせることが必要であるので、他の正常なメモリセルまで不要なリフレ
ッシュを必要とする。
メモリセルに書き込むため、もし、リフレッシュ動作時点において、すでにデータが失わ
れている場合には、そのデータは失われたままとなる。
できる。さらに、その状態が正常値からどの程度ずれているのかも知ることができる。そ
れらの情報をもとにすれば、リフレッシュが不要な行のメモリセルまでリフレッシュする
必要はない。従来、リフレッシュが必要なメモリはDRAMのみでかつ、DRAMでは、
蓄積されている電荷量を、電荷を取り出さずに知ることができなかったので、このような
技術思想は存在しなかった。
は可能な限り早期に知ることが好ましい。上記の技術思想によれば、それが可能となる。
フレッシュをおこない、あるいは、そのメモリセルが使用するにふさわしくない場合には
、予備のメモリセルで置き換えることで、より長期の信頼性を確保できる。
Cに通常の読み出しに用いる第1の電位を与え、そのときの素子トランジスタ103の状
態を判定する(第1の判定)。次に端子Cに第1の電位よりも低い第2の電位を与え、そ
のときの素子トランジスタ103の状態を判定する(第2の判定)。第1の判定および第
2の判定は、通常、オンかオフのいずれかとなる。
していると判断しリフレッシュをおこなう。同じ場合にはリフレッシュをおこなわない。
このような操作により、不必要なリフレッシュ動作を行なわずに長期間データの保持が可
能な半導体メモリ装置を提供することができる。
の状態を判定する(第3の判定)。第3の判定が第1の判定と異なった場合には、メモリ
セルが蓄えている電荷がデータ変動を起こすほど低下していると判断しリフレッシュをお
こなう。このとき、該当するメモリセルのオフ電流が規定値よりも大きいと判断できるた
め、不良メモリセルとして予備のメモリセルに差し替えても良い。
の例に限られず、その他の態様も可能であることは、以下の実施の形態に示される例を見
れば明らかであろう。
特に上記の態様の半導体メモリ装置は、FGNVMで書き込みや消去の際に必要な高い電
圧を必要としない上、書き換え回数の制限がない。また、リフレッシュ間隔も従来のDR
AMよりもはるかに長く、かつ、必要な行のみリフレッシュできるので、消費電力の削減
に役立つ。また、用いるトランジスタを5つ以下とでき、また、適度なリフレッシュをお
こなうことにより容量素子の面積を削減できるので、集積度を高める上でも有利である。
体メモリ装置)であり、また、これまでの技術思想にない新規の半導体装置の駆動方法(
特に、半導体メモリ装置の駆動方法)である。それらは、省電力や高い集積度といった特
徴を呈する。
もなく、上記に示した態様のそれぞれが、上記に示した効果の全てを奏する必要はない。
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指
す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分
の詳細な説明は省略することもある。
本実施の形態の半導体メモリ装置の動作を図2(A)を用いて説明する。図2(A)は図
1(A)で示したメモリセル100に読み出し回路200、読み出した値を保持するレジ
スタ210を加えたものである。
を含み、レジスタ210には、第1のレジスタ210Aおよび第2のレジスタ210Bを
有する。図2(A)に示すように、図1(A)のメモリセル100のNチャネル型の素子
トランジスタ103のソースを接地し、そのドレインを読み出しトランジスタ202のド
レインと接続する。
る。素子トランジスタ103のドレインと読み出しトランジスタ202のドレインには、
インバータ201の入力端子を接続する。これらの交点を以下ではノードEと呼ぶ。また
、インバータ201の出力はレジスタ210に接続される。なお、読み出しトランジスタ
202のオン電流は、同じ条件(ゲート電位、ドレイン電位等)での素子トランジスタ1
03のオン電流よりも低くなるように設計するとよい。
ための電位を与えると、メモリセルのノードDの電位に応じて、素子トランジスタ103
が何らかの状態となる。そのときの状態に応じて、読み出し回路200のノードEの電位
が変動する。この電位が電源電位VDDと接地電位の中間値(平均値)よりも高ければイ
ンバータ201の出力は接地電位となり、中間値よりも低ければインバータ201の出力
は電源電位VDDとなる。このような動作により、素子トランジスタがオン状態であるか
オフ状態であるかを判断できる。
き込まれている場合には、ノードEの電位は接地電位となり、したがって、インバータ2
01の出力は電源電位VDDとなる。また、Lのデータが書き込まれている場合には、ノ
ードEの電位は電源電位VDDとなり、したがって、インバータ201の出力は接地電位
となる。以下では、インバータ201の出力が、接地電位のときはF(False、偽)
、電源電位VDDのときはT(True、真)と呼ぶ。
るかを判定する。これは、端子Cに2種類の読み出し電位を与えて読み出し動作を行ない
、そのときの読み出し結果を比較することでおこなわれる。具体的には、通常の読み出し
電位V1を与えて読み出し動作をおこない、その結果を第1のレジスタ210Aに格納す
る。
を第2のレジスタ210Bに格納する。そして、第1のレジスタに格納されたデータと第
2のレジスタに格納されたデータを比較することで読み出し結果を比較する。なお、レジ
スタ210Aおよびレジスタ210Bは上記の目的にかなうものであればよく、その種類
は問わない。
場合の、端子Cの電位VCと素子トランジスタ103のドレイン電流(端子Eと端子F間
の電流)IEFの関係を示す。曲線301はHの信号が書き込まれた場合の、曲線302
はLの信号が書き込まれた場合のものである。
とソースの電位を接地電位とした場合のドレイン電流である。端子Cの電位VCをある値
としたときに、素子トランジスタ103の電流の曲線がI0を上回っている場合は、図2
(A)のノードEの電位は、電源電位VDDと接地電位の中間値よりも低くなる。したが
って、インバータ201の出力はTである。逆に素子トランジスタ103の電流の曲線が
I0を下回っている場合はインバータ201の出力はFである。
_Lとする。例えば、VCがVth_Hよりも低ければ、書き込まれたデータに関わらず
、常に、インバータ201の出力はFとなり、VCがVth_Lよりも高ければ、書き込
まれたデータに関わらず、常に、インバータ201の出力はTとなる。例えば、読み出し
をおこなわないメモリセルには、VCをVth_Hより低い電位(例えば、VA)か、V
th_Lより高い電位(例えば、VB)を与えるとよい(図3(B)参照)。
書き込まれた場合は、IEFがI0よりも小さく、したがって、インバータ201の出力
はFである。また、Hのデータが書き込まれた場合は、IEFがI0よりも大きく、した
がって、インバータ201の出力はTとなる。V1が上記のような条件を満たすためには
、V1をVth_Hを超え、Vth_Lより小さい電位とするとよい。
Dの電位が端子Aの電位よりも高ければ電荷量は減少し、ノードDの電位は低下する。そ
の場合には、図3(C)に示すように電位VCとドレイン電流IEFの関係は曲線301
から曲線303に変動する。
階では、端子Cに通常の読み出し電位V1を与えると、書き込み直後と同様に素子トラン
ジスタのドレイン電流IEFがI0よりも大きいため、書き込み時と同じくHのデータが
読み出されるためである。
段階では、端子Cに通常の読み出し電位V1を与えると、素子トランジスタのドレイン電
流IEFがI0よりも小さいため、書き込み時とは逆にLのデータが読み出されてしまう
。したがって、曲線303の段階でデータが失われようとしていることを事前に知ること
が望まれる。
い電位V2とすることで、データの保存状態を調べる。データの書き込み直後(曲線30
1)では、端子Cの電位をV2としても、ドレイン電流がI0以上であるので、通常の読
み出し電位V1を与えた場合と同じくHのデータが読み出される。
し電位V1を与えた場合はHのデータが読み出されるものの、電位をV2とすると、ドレ
イン電流がI0より低いため、Lのデータが読み出される。このように電位をV1とした
場合とV2とした場合で読み出されるデータが異なる場合は、メモリセルに蓄積されてい
る電荷が減少しつつあることを示す。このような場合には、リフレッシュをおこなうこと
で当初の状態(曲線301)に戻すことでデータを失うリスクを減らせる。
を調べてもよい。例えば、曲線303で示される状態は、電位V3であっても、ドレイン
電流がI0よりも小さいため、通常の読み出し電流で得られるデータとは逆のLのデータ
が読み出される。このようなメモリセルはデータの失われるリスクが高いメモリセルであ
ると判断して、予備のメモリセルに差し替えるとよい。
の状況を調べてもよい。図2(A)の端子Aの電位は書き込み時には変動するが、データ
を保存している状態では一定の値となる。Lのデータを書き込んだときのノードDの電位
が、端子Aの平均の電位と実質的に同じ場合には、容量素子102から電荷が流出するこ
とはなく、また、電荷が流入することもない。上記の条件の下では、Lのデータが書き込
まれたメモリセルの特性を示す曲線302は時間が経過してもほとんど変化しない。
Cとドレイン電流IEFの関係が曲線304のようになった場合を考える。このようなメ
モリセルにおいて、端子Cに電位V1およびV4を与えて、読み出されるデータを比較す
ると、それぞれ、L、Hという結果が得られる。
Cとドレイン電流IEFの関係が曲線302のままであり、読み出されるデータはいずれ
もLである。また、データが正常あるいは許容範囲内に保存されているメモリセル(曲線
301、曲線303)においては、読み出されるデータはいずれもHである。
、そのメモリセルはデータの失われるリスクが極めて高いメモリセルであると判断して、
予備のメモリセルに差し替えるとよい。また、そのメモリセルに保存されていたデータは
Hであると判断されるので、差し替えられた予備のメモリセルにはHのデータを書き込む
とよい。
の1/10000乃至1/10の間隔でおこなってもよい。例えば、10年間のデータの
保存を保証する半導体メモリ装置においては、1年に一度以上の頻度で、上記のようなチ
ェックおよび必要であればリフレッシュをおこなう。
をおこなうことで、その期間内における電荷の流出状況を判定でき、そのデータをもとに
、各メモリセルの信頼性を知り、また、信頼性を高める措置を取ることができる。
、リフレッシュをおこなうとよいし、あるいは、そのメモリセルを使用しないようにして
、予備のメモリセルに置き換える処置をおこなってもよい。
本実施の形態の半導体メモリ装置の動作を図2(B)を用いて説明する。図2(B)は図
1(B)で示したメモリセル100に読み出し回路200、読み出した値を保持するレジ
スタ210を加えたものである。図2(A)との違いは、素子トランジスタおよび読み出
しトランジスタの極性がともに逆であるという点である。なお、読み出しトランジスタ2
03のオン電流は、同じ条件(ゲート電位、ドレイン電位等)での素子トランジスタ10
4のオン電流よりも低くなるように設計するとよい。
インバータ201の出力は電源電位VDDとなる。また、Lのデータが書き込まれている
場合には接地電位となる。以下では、インバータ201の出力が接地電位のときはF(F
alse、偽)、電源電位のときはT(True、真)ということとする。
るかを判定する。これは、実施の形態1と同様に、端子Cに2種類の読み出し電位(通常
の読み出し電位V1およびそれより低い電位V2)を与えて読み出し動作をおこない、そ
れぞれの結果を第1のレジスタ210A、第2のレジスタ210Bに格納する。そして、
第1のレジスタに格納されたデータと第2のレジスタに格納されたデータを比較すること
で読み出し結果を比較する。なお、レジスタ210Aおよびレジスタ210Bは上記の目
的にかなうものであればよく、その種類は問わない。
場合の、端子Cの電位VCと素子トランジスタ104のドレイン電流(端子Eと端子F間
の電流)IEFの関係を示す。曲線401はHの信号が書き込まれた場合の、曲線402
はLの信号が書き込まれた場合のものである。
とソースの電位を接地電位とした場合のドレイン電流である。端子Cの電位VCをある値
としたときに、素子トランジスタ104の電流の曲線が、この値を上回っている場合は、
図2(B)のノードEの電位は、電源電位VDDと接地電位の中間値よりも高くなる。し
たがって、インバータ201の出力はFである。逆に、素子トランジスタ104の電流の
曲線がI0を下回っている場合はインバータ201の出力はTである。
書き込まれた場合は、IEFがI0よりも大きく、したがって、インバータ201の出力
はFである。また、Hのデータが書き込まれた場合は、IEFがI0よりも小さく、した
がって、インバータ201の出力はTである。
_Lとする。例えば、VCがVth_Hよりも低ければ、書き込まれたデータに関わらず
、常に、インバータ201の出力はFとなり、VCがVth_Lよりも高ければ、書き込
まれたデータに関わらず、常に、インバータ201の出力はTとなる。例えば、読み出し
をおこなわないメモリセルには、VCをVth_Hより低い電位(例えば、VA)か、V
th_Lより高い電位(例えば、VB)を与えるとよい(図4(B)参照)。
Dの電位が端子Aの電位よりも高ければ電荷量は減少し、ノードDの電位は低下する。そ
の場合には、図4(C)に示すように電位VCとドレイン電流IEFの関係は曲線401
から曲線403に変動する。
トランジスタのドレイン電流IEFがI0よりも小さいため、書き込み時と同じくHのデ
ータが読み出される。一方、端子Cの電位を通常の読み出し電位V1よりも低く、かつ、
Vth_Hよりも高い電位V2として、データの保存状態を調べると、ドレイン電流がI
0より高いため、Lのデータが読み出される。
、メモリセルに蓄積されている電荷が減少しつつあるので、リフレッシュをおこない、当
初の状態(曲線401)に戻すことでデータを失うリスクを減らせる。
み出し電位V1を与えた場合と、V2を与えた場合とで読み出されるデータが変わること
はない。
高い電位でメモリセルのデータの保存状態を調べてもよい。
の状況を調べてもよい。図2(B)のノードDの電位が、端子Aの平均の電位と実質的に
同じ場合には、容量素子102から電荷が流出することはなく、また、電荷が流入するこ
ともない。例えば、端子Aの電位が、多くの期間で、メモリセルにLのデータが書き込ま
れたときのノードDの電位と同じであるならば、Lのデータが書き込まれたメモリセルの
特性を示す曲線402は時間が経過してもほとんど変化しない。
Cとドレイン電流IEFの関係が曲線404のようになった場合を考える。このようなメ
モリセルにおいて、端子Cに電位V1およびV4を与えて、読み出されるデータを比較す
ると、それぞれ、L、Hという結果が得られる。
ので、電位VCとドレイン電流IEFの関係は曲線402のままであり、読み出されるデ
ータはいずれもLである。また、データが正常あるいは許容範囲内に保存されているメモ
リセル(曲線401、曲線403)においては、読み出されるデータはいずれもHである
。
、そのメモリセルはデータの失われるリスクが極めて高いメモリセルであると判断して、
予備のメモリセルに差し替えるとよい。また、そのメモリセルに保存されていたデータは
Hであると判断されるので、差し替えられた予備のメモリセルにはHのデータを書き込む
とよい。
実施の形態1および2では、通常の読み出しに用いる電位V1以外の電位(V2、V3、
V4)を用いて、メモリセルのデータの保存状態をチェックする例を示したが、電源電位
VDDを変化させることによっても同様なことをおこなえる。その原理を図5(A)およ
び図5(B)を用いて説明する。
A)において、曲線401、曲線402、曲線403は、それぞれ、Hのデータが書き込
まれた直後、Lのデータが書き込まれた直後、および、Hのデータが書き込まれてしばら
くしてからの素子トランジスタ103のドレイン電流の端子Cの電位に対する依存性を示
す。図中のI0、Vth_H、Vth_L、V1は実施の形態2で説明したものである。
DDに、また、ソースの電位が接地電位に保たれた読み出しトランジスタ203のドレイ
ン電流は減少し、図5(A)に示すようにI1(<I0)となる。曲線401、曲線40
2、曲線403が、I1を上回る場合には、インバータ201の出力は接地電位となる。
、曲線402はI1を上回るので、それぞれインバータ201の出力は電源電位(以下、
Tという)、接地電位(以下、Fという)となる。これは、通常の読み出し(すなわち、
I0を用いた読み出し)と同じ結果である。
(I0を用いた読み出し)ではインバータ201の出力はTであるものの、I1を用いた
読み出しではFとなる。このように結果が異なるのは、電荷量が初期の値から減少してい
るためであり、このままでは、データが失われるリスクが大きい。したがって、このよう
なメモリセルにはリフレッシュを実行し、電荷量を初期の値とするとよい。
レインの電位が電源電位VDDに、また、ソースの電位が接地電位に保たれた読み出しト
ランジスタ203のドレイン電流は増加し、図5(B)に示すようにI2(>I0)とな
る。
、曲線402はI2を上回るので、インバータ201の出力は、それぞれT、Fとなる。
これは、通常の読み出し(すなわち、I0を用いた読み出し)と同じ結果である。
み出し(I0を用いた読み出し)では、インバータ201の出力はFであるものの、I2
を用いた読み出しではTとなる。このように結果が異なるのは、電荷量が初期の値から減
少しているためであり、このままでは、データが失われるリスクが非常に大きい。したが
って、このようなメモリセルにはリフレッシュを実行し、電荷量を初期の値とするか、予
備のメモリセルと置き換える操作を実行するとよい。
量素子102から電荷が流出することはなく、また、電荷が流入することもなく、曲線4
02は時間が経過してもほとんど変化しない。例えば、Lが書き込まれたメモリセルは、
十分な時間が経過しても、通常の読み出し、I2を用いた読み出しともインバータ201
の出力はFとなる。
るのは、Hのデータの書き込まれたメモリセルから電荷が多量に流出したためであると考
えられるので、リフレッシュを実行する際、あるいは予備のメモリセルに書き込む際には
Hのデータを書き込むとよい。
ジスタがPチャネル型である場合であっても、電源電位VDDを変動させると、そのトラ
ンジスタのドレイン電流が変動することは同じである。したがって、図2(A)の回路で
あっても同様に実施できる。
実施の形態1乃至3においては、メモリセルに記憶されるデータはHとLの2値であった
が、3値以上のデータを記憶させる場合においても同様に実施できる。本実施の形態では
、3値のデータを扱う例について、図6を用いて説明する。同様に4値以上のデータを扱
うこともできる。用いる回路は、図2(A)に示されるものである。
憶させる場合である。図6(A)に示す曲線501、曲線502、曲線503は図1(A
)の素子トランジスタ103のドレイン電流の端子Cの電位VCに対する依存性(ソース
(端子F)の電位は接地電位、ドレイン(端子E)の電位は電源電位VDD)を示す。曲
線501はHのデータが書き込まれた場合であり、曲線502はMのデータが書き込まれ
た場合であり、曲線503はLのデータが書き込まれた場合である。
たときの読み出しトランジスタ202のドレイン電流である。実施の形態1で説明したよ
うに、曲線501乃至曲線503がI0を上回っている場合は、インバータ201の出力
は電源電位VDDとなり、下回っている場合は接地電位となる。本実施の形態では、イン
バータ201の出力が電源電位VDDの場合をT(True、真)、接地電位の場合をF
(False、偽)ということとする。
H、Vth_M、Vth_Lと称する。一般に、N値のデータの読み出しの際には端子C
には、(N−1)種類の電位を与える必要がある。本実施の形態ではN=3であるので、
2種類の電位を用いる必要がある。一方、実施の形態1乃至3では、N=2であるので、
1種類の電位で判断できる。
V1_Hであり、他の1つはVth_MとVth_Lの間の電位V1_Lである。図6(
A)から明らかなように、電位V1_Hでは、セルにHのデータが書き込まれた場合には
、インバータの出力はTとなるが、MあるいはLのデータが書き込まれた場合には、イン
バータの出力はFとなる。したがって、端子Cに電位V1_Hを与えて、インバータの出
力がTとなった場合には、書き込まれたデータはHであると判断できる。
もしれない。そこで、第2の電位V1_Lを用いて判断する。図6(A)から明らかなよ
うに、電位V1_Lでは、セルにMのデータの書き込まれた場合には、インバータの出力
はTとなるが、Lのデータの書き込まれた場合には、インバータの出力はFとなる。
位V1_Lを与えて、インバータの出力がTとなった場合には、書き込まれたデータはM
であると判断できる。また、端子Cに電位V1_Hを与えても電位V1_Lを与えても、
いずれもインバータの出力がFとなった場合には、書き込まれたデータはLであると判断
できる。
h_L以上のいずれかとするとよい。例えば、端子Cの電位をVth_H以下とするとメ
モリセルに記憶されたデータに関わらず、インバータの出力がFとなり、また、端子Cの
電位をVth_L以上とするとメモリセルに記憶されたデータに関わらず、インバータの
出力がTとなる。
1乃至3に示したように変動する。例えば、当初、Hのデータが書き込まれたメモリセル
の電荷が減少し、図6(B)に曲線504で示されるような特性を示すとなったとする。
この段階では、通常の読み出しに使用する電位V1_Hを用いて、読み出しても、書き込
み直後と同じく、インバータの出力はTとなるので、そのままでは電荷の減少を把握でき
ない。
こなうと、図6(B)から明らかなように、インバータの出力はFとなる。このようにイ
ンバータの出力が電位V1_Hと電位V2で異なる場合は、データを失うリスクが高くな
っているので、そのようなメモリセルに対してはリフレッシュをおこなうとよい。
な特性を示すとなったとする。この段階では、通常の読み出しに使用する電位V1_Hを
用いて、読み出すと、書き込み直後と異なって、インバータの出力はFとなる。
こなうと、図6(C)から明らかなように、インバータの出力はTとなる。このようにイ
ンバータの出力が電位V1_Hと電位V4で異なる場合は、データを失うリスクが非常に
高くなっているので、そのようなメモリセルに対してはリフレッシュをおこなう。あるい
は、そのメモリセルにデータを記憶させないような措置を取るとともに、予備のメモリセ
ルに置き換える措置を取るとよい。
たデータはHであると判断できるので、リフレッシュをおこなう、あるいは予備のメモリ
セルにデータを書き込むに際しては、Hのデータを書き込むとよい。メモリセルにMのデ
ータやLのデータが書き込まれていた場合も同様にチェックできる。
曲線505は、図3(B)および図3(C)の、曲線301、曲線302、曲線303、
曲線304に対応する。また、図6(B)および図6(C)の電位V1_H、電位Vth
_Mは、ぞれぞれ、図3(B)および図3(C)の電位V1、電位Vth_Lと読み替え
ることもできる。
実施の形態2で示した方法が適用できる。また、実施の形態3で示したように、電源電位
VDDを変動させてメモリセルのデータの保存状況を知る方法も本実施の形態で示すよう
な3値以上のデータが記憶される場合に適用できる。
半導体メモリ装置のマトリクスでの駆動の例を図7を用いて説明する。図7に示されるの
は、半導体メモリ装置の一部であり、第n行第m列から第(n+2)行第(m+1)列(
n、mは自然数)までの6つのメモリセルが示されている。また、各メモリセルには、P
チャネル型の素子トランジスタ104_n_m、104_n_m+1、104_n+1_
m、104_n+1_m+1、104_n+2_m、104_n+2_m+1が設けられ
ている。各メモリセルには、その他にも書き込みトランジスタ、容量素子が設けられてい
るが、詳細は図1(B)を参照すればよい。
1_n+1、読み出しワード線601_n+2を含むすべての読み出しワード線の電位、
および、読み出しビット線604_m、読み出しビット線604_m+1を含むすべての
読み出しビット線の電位を接地電位とする。
接続される読み出しトランジスタ(読み出しトランジスタ203_m、読み出しトランジ
スタ203_m+1を含む)のゲートが接続する配線605は接地電位として、すべての
読み出しトランジスタがオフとなるようにする。
1や602_n+2を含むその他の行の書き込みワード線の電位は非選択電位とする。さ
らに、ビット線603_m、ビット線603_m+1を含むすべての書き込みビット線に
、それぞれの第n行のメモリセルに書き込むデータに応じた信号を与える。信号は2値で
も多値でもよい。この操作により、第n行の書き込みトランジスタのみがオンとなり、第
n行のメモリセルにデータが書き込まれる。
に非選択の電位を与え、書き込みワード線602_n+1のみに選択の電位を与える。さ
らに、ビット線603_m、ビット線603_m+1を含むすべての書き込みビット線に
、それぞれの第(n+1)行のメモリセルに書き込むデータに応じた信号を与える。この
操作により、第(n+1)行のメモリセルにデータが書き込まれる。
線に非選択の電位を与え、書き込みワード線602_n+2のみに選択の電位を与える。
さらに、ビット線603_m、ビット線603_m+1を含むすべての書き込みビット線
に、それぞれの第(n+2)行のメモリセルに書き込むデータに応じた信号を与える。こ
の操作により、第(n+2)行のメモリセルにデータが書き込まれる。
の例では、全ての行のメモリセルに書き込みをおこなったが、特定の行にのみ書き込みを
おこなう操作や特定の行には書き込みをおこなわない操作をおこなってもよい。
ルに2値のデータが保存されている場合について説明するが、多値以上のデータが保存さ
れている場合であっても同様に実施できる。
線602_n+2を含むすべての書き込みワード線に非選択の信号を与える。また、ビッ
ト線603_m、ビット線603_m+1を含むすべての書き込みビット線の電位を浮遊
電位とする。
ンジスタ(読み出しトランジスタ203_m、読み出しトランジスタ203_m+1を含
む)のゲートの電位が上記電位となる。
行の素子トランジスタがオフとなるような電位VAを与える。以下の操作は実施の形態2
で示されるものと同様となる。第n行の読み出しワード線601_nには、通常の読み出
しに使う電位V1を与え、その結果、得られるインバータ201_m、インバータ201
_m+1を含む全てのインバータの出力(第1の結果)をそれぞれのレジスタ(レジスタ
210_m、レジスタ210_m+1を含む)に格納する。
い電位V4を与え、得られるインバータ201_m、インバータ201_m+1を含む全
てのインバータの出力(第2の結果)をそれぞれのレジスタ(レジスタ210_m、レジ
スタ210_m+1を含む)に格納する。
異なるものがあれば、そのメモリセルは著しく特性が悪いものであるので、今後はそのメ
モリセルを使用せず、予備のメモリセルに置き換える操作をおこなう。
い電位V2を与え、得られるインバータ201_m、インバータ201_m+1を含む全
てのインバータの出力(第3の結果)をそれぞれのレジスタ(レジスタ210_m、レジ
スタ210_m+1を含む)に格納する。
判定されたメモリセル以外の第n行のメモリセルに結果が異なるものが1つでもあれば、
第n行の全てのメモリセルに対してリフレッシュをおこなう。この場合は、第1の結果を
もとに、前記に示した書き込み操作をおこなえばよい。なお、この際には、第1の判定で
劣化していると判定されたメモリセルにはデータを書き込まず、予備のメモリセルにHの
データを書き込む。
行のメモリセルに著しく特性が悪いものが1つでもあった場合には、第n行のメモリセル
全てを、予備の同数のメモリセルに置き換えてもよい。第(n+1)行以降のメモリセル
のリフレッシュ操作についても同様におこなえばよい。
の保存状態のチェックおよびリフレッシュをおこなうとよい。上述のように、不良メモリ
セルを予備のメモリセルに置き換えるという操作に際しては、予備のメモリセルが良品で
あることが前提である。しかしながら、予備のメモリセルが良品であるか不良であるかは
、出荷時の検査だけでは必ずしも明らかとならないことは、先に述べたとおりである。
るタイミングで、データの保存されたメモリセルのリフレッシュの前に、上述のようなメ
モリセルのデータの保存状態のチェックをおこなう。そのチェックにおいて、不良である
と判断されたメモリセルは使用しないような措置を取り、良品であるメモリセルのみを、
予備のメモリセルとする。このメモリセルは、データの保存されたメモリセルのデータの
保存状態のチェックによって、不良とされたメモリセルを置き換えるのに使用できる。
NAND型半導体メモリ装置の駆動の例を図8を用いて説明する。図8に示されるのは、
NAND半導体メモリ装置の一部であり、図では、第1行第m列から第4行第(m+1)
列(mは自然数)までの8つのメモリセルが示されている。また、各メモリセルには、N
チャネル型の素子トランジスタ、書き込みトランジスタ、容量素子が設けられているが、
詳細は図1(A)を参照すればよい。
置とは異なる回路構成となっており、同じ列の第1行乃至第4行の書き込みトランジスタ
および第1行乃至第4行の素子トランジスタが直列に接続されている。
のゲートと接続する。さらに、第1行の書き込みトランジスタとビット線603_m、6
03_m+1の間には選択トランジスタ610_m、610_m+1を第4行の素子トラ
ンジスタとソース線608の間に選択トランジスタ611_m、611_m+1を、それ
ぞれ直列に設ける。
ンジスタ611_m、611_m+1のゲートは配線607に接続する。また、各メモリ
セルの書き込みトランジスタのゲートは書き込みワード線602_1、602_2、60
2_3、602_4に接続する。
を高める上で効果があるが、ビット線と平行に設けてもよい。また、ソース線608は、
常に接地電位としておいてもよい。以下の説明では、ソース線608は常に接地電位とす
る。
なくとも5個のデータを格納することが必要である。
3、601_4の電位を非選択電位とする。また、書き込みワード線602_1、602
_2、602_3、602_4の電位を選択電位とする。その結果、図8に示されるメモ
リセルの書き込みトランジスタはオン状態となる。
タ202_m、202_m+1がオフとなるようにする。さらに、配線606に選択の電
位を与え、第1の選択トランジスタ行の選択トランジスタ610_m、610_m+1を
オンとする。
書き込むデータに応じた信号を与える。信号は2値でも多値でもよい。この操作により第
1行乃至第4行のメモリセルにデータが書き込まれる。続いて、第4行の書き込みワード
線602_4に非選択の電位を与え、第4行の書き込みトランジスタをオフとする。この
結果、第4行のメモリセルにデータが保存される。
込むデータに応じた信号を与える。この操作により第1行乃至第3行のメモリセルにデー
タが書き込まれる。そして、第3行の書き込みワード線602_3に非選択の電位を与え
、第3行の書き込みトランジスタをオフとする。この結果、第3行のメモリセルにデータ
が保存される。
ルに書き込むデータに応じた信号を与え、その後、当該行の書き込みワード線に非選択の
電位を与え、当該行の書き込みトランジスタをオフとする操作を繰り返し、第1行乃至第
4行のメモリセルにデータが保存される。その後、配線606に非選択の電位を与え、第
1の選択トランジスタ行の選択トランジスタ610_m、610_m+1をオフとする。
ルに2値のデータが保存されている場合について説明するが、多値以上のデータが保存さ
れている場合であっても同様に実施できる。以下の操作は、多くの部分で実施の形態1で
示されるものと同様となる。
択の電位とする。また、ビット線603_m、603_m+1の電位を浮遊電位とする。
また、配線607に選択の電位を与え、第2の選択トランジスタ行の選択トランジスタ6
11_m、611_m+1がオンとなるようにする。
しトランジスタ202_m、202_m+1のゲートの電位が上記電位となる。また、配
線609には適切な正の電位(例えば、電源電位)を与える。
れらの行の素子トランジスタがオンとなるような電位VBを与える。一方、第4行の読み
出しワード線601_4には、通常の読み出しに使う電位V1を与え、その結果、得られ
るインバータ201_m、201_m+1の出力(第1の結果)をそれぞれのレジスタ(
レジスタ210_m、レジスタ210_m+1)に格納する。
い電位V4を与え、得られるインバータ201_m、インバータ201_m+1の出力(
第2の結果)をそれぞれのレジスタ(レジスタ210_m、レジスタ210_m+1)に
格納する。
異なるものがあれば、そのメモリセルは著しく特性が悪いものであるので、今後はそのメ
モリセルを使用せず、予備のメモリセルに置き換える操作をおこなう。この段階で第2の
結果は削除してもよいが、レジスタには第1の結果を残しておくことが求められる。
4に電位VBを与える。一方、第3行の読み出しワード線601_3には、通常の読み出
しに使う電位V1を与え、その結果、得られるインバータ201_m、201_m+1の
出力(第3の結果)をそれぞれのレジスタ(レジスタ210_m、レジスタ210_m+
1)に格納する。
い電位V4を与え、得られるインバータ201_m、201_m+1の出力(第4の結果
)をそれぞれのレジスタ(レジスタ210_m、レジスタ210_m+1)に格納する。
れば、そのメモリセルは著しく特性が悪いものであるので、今後はそのメモリセルを使用
せず、予備のメモリセルに置き換える操作をおこなう。この段階で第4の結果は削除して
もよい。
悪いメモリセルは使用しないような操作をおこなう。この段階で、各列のレジスタには第
1行乃至第4行のメモリセルの通常の読み出し操作で得られる4つの結果が残されている
。
い電位V2を与え、また、その他の行の読み出しワード線には電位VBを与え、インバー
タ201_m、201_m+1の出力をそれぞれのレジスタ(レジスタ210_m、レジ
スタ210_m+1)に格納する。
結果と電位V2で得られた結果が異なれば、第1行乃至第4行の全てのメモリセルのリフ
レッシュをおこなう。リフレッシュ後は、当然のことながら、第1乃至第3行のメモリセ
ルのチェックの必要はない。
リセルのチェックをおこなう。第3行の読み出しワード線601_3に、通常の読み出し
に使う電位V1より低い電位V2を与え、また、その他の行の読み出しワード線には電位
VBを与え、インバータ201_m、201_m+1の出力をそれぞれのレジスタ(レジ
スタ210_m、レジスタ210_m+1)に格納する。
結果と電位V2で得られた結果が異なれば、第1行乃至第3行の全てのメモリセルのリフ
レッシュをおこなう。リフレッシュ後は、当然のことながら、第1乃至第2行のメモリセ
ルのチェックの必要はない。
して、第2行、第1行のチェックをおこない、リフレッシュの必要を検討する。以上は、
説明をわかりやすくするために小規模なマトリクスを用いて説明したが、より大規模なマ
トリクスであっても同様におこなえる。
上記の実施の形態においては、図2(A)あるいは図2(B)における読み出し回路20
0に、インバータ201を設ける構成としたが、図9(A)あるいは図9(B)のように
センスアンプ204を用いてもよい。ノードEの電位と参照電位VREFの大小に応じて
、センスアンプ204の出力が変化し、メモリセルに保持されているデータを知ることが
できる。図9(A)あるいは図9(B)に示す回路を用いても、実施の形態1乃至6で示
されるのと同等なメモリセルのデータの保存状態のチェックをおこなうことができる。
9(B)以外のものとすることも可能である。すなわち、素子トランジスタ103あるい
は素子トランジスタ104の導通状態を判断できるものであればよい。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図15を用いて説明する。本実施の形態では、コンピュータ、電子ペーパー、テ
レビジョン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述
の半導体装置を適用する場合について説明する。
02、表示部703、キーボード704などによって構成されている。筐体701と筐体
702の少なくとも一には、先の実施の形態に示す半導体装置を設けるとよい。そのため
、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコ
ンピュータが実現される。
2の2つの筐体で構成されている。筐体711および筐体712には、それぞれ表示部7
13および表示部714が設けられている。筐体711と筐体712は、軸部715によ
り接続されており、該軸部715を軸として開閉動作をおこなうことができる。また、筐
体711は、操作キー716、電源ボタン717、スピーカー718などを備えている。
筐体711、筐体712の少なくとも一には、先の実施の形態に示す半導体装置を設ける
とよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書
籍が実現される。
723などで構成されている。筐体721には、先の実施の形態に示す半導体装置が搭載
できる。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビ
ジョン装置が実現される。
)に示すパーソナルコンピュータ700においては、主として使用される電池(大抵は充
電池)が取り外された状態であってもクロック信号を出すために予備の電源が内蔵されて
いる。実施の形態1乃至7で説明した半導体メモリ装置は定期的(例えば、1ヶ月に一度
や1年に一度というように半導体メモリ装置で設定されるデータ保存期間に依存する間隔
)にリフレッシュ操作をおこなうことが求められる。
、リフレッシュが必要なタイミングにおいては、上記の予備の電源を使用してリフレッシ
ュをおこなうように設計してもよい。そのためには、半導体メモリ装置にリフレッシュを
制御する演算回路を内蔵するとよい。
してもよい。例えば、1年に1度リフレッシュをおこなうように設計された半導体メモリ
装置であれば、10ヶ月が経過して、最初に主たる電源が投入されたときにリフレッシュ
をおこない、10ヶ月から1年の間に主たる電源が投入されることがなかった場合には、
1年経過した時点で、上記の予備の電源を用いてリフレッシュをおこなうように設計して
もよい。
れないまま放置されることはまれであるので、予備の電源を使用する可能性は十分に少な
い。一方、各種メモリカードは何年も放置される可能性が高い。そのような電子機器につ
いては、内部にリフレッシュ用の電源を設けるとよい。
あるいはUSB Stick、Pen Drive等とも言う)730である。このメモ
リカードは主たる筐体731とキャップ732を有する。筐体731には、基板733と
USBコネクタ737が設けられる。基板733には、本実施の形態1乃至7で示した半
導体メモリ装置735と、その制御回路734と電源736を設ける。
パシタ(リチウムイオンキャパシタ等)を用いるとよい。リフレッシュの間隔が1年以上
で、半導体メモリ装置の保証期間が10年であれば、リフレッシュは10回以下ですむ。
そのために使用する電力は微々たるものであるので、電源は十分に小さくすることが可能
である。
おこなう際に使用される回路のみならず、リフレッシュをおこなうための回路も内蔵する
。さらには、クロックを発生させる回路をも有して、電源736を用いて、電子機器に接
続されていない状態であっても時刻を記録し、次のリフレッシュのタイミングを知らせる
機能を有する。
載されている。このため、長期間のデータの保存に耐え、消費電力を低減した電子機器が
実現される。もちろん、図15に示された電子機器以外においても、先の実施の形態に係
る半導体装置を搭載することにより同様の効果が得られる。
12 埋め込み絶縁物
13a 半導体領域
13b 半導体領域
13c 半導体領域
14 ゲート絶縁物
15 ゲート
16a 側壁絶縁物
16b 側壁絶縁物
17 絶縁物
18a ソース
18b ドレイン
100 メモリセル
101 書き込みトランジスタ
102 容量素子
103 素子トランジスタ
104 素子トランジスタ
200 読み出し回路
201 インバータ
202 読み出しトランジスタ
203 読み出しトランジスタ
204 センスアンプ
210A レジスタ
210B レジスタ
210 レジスタ
301 Hのデータが書き込まれたメモリセルの特性を示す曲線
302 Lのデータが書き込まれたメモリセルの特性を示す曲線
303 Hのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
304 Hのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
401 Hのデータが書き込まれたメモリセルの特性を示す曲線
402 Lのデータが書き込まれたメモリセルの特性を示す曲線
403 Hのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
404 Hのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
501 Hのデータが書き込まれたメモリセルの特性を示す曲線
502 Mのデータが書き込まれたメモリセルの特性を示す曲線
503 Lのデータが書き込まれたメモリセルの特性を示す曲線
504 Hのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
505 Hのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
601 読み出しワード線
602 書き込みワード線
603 ビット線
604 読み出しビット線
605 配線
606 配線
607 配線
608 ソース線
609 配線
610 選択トランジスタ
611 選択トランジスタ
700 パーソナルコンピュータ
701 筐体
702 筐体
703 表示部
704 キーボード
710 電子書籍
711 筐体
712 筐体
713 表示部
714 表示部
715 軸部
716 操作キー
717 電源ボタン
718 スピーカー
720 テレビジョン装置
721 筐体
722 表示部
723 スタンド
730 メモリカード
731 筐体
732 キャップ
733 基板
734 制御回路
735 半導体メモリ装置
736 電源
737 USBコネクタ
Claims (3)
- 第1のトランジスタと第2のトランジスタと容量素子とを有するメモリセルと、
第3のトランジスタとインバータとを有する読み出し回路と、を有し、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記容量素子の第1の端子に電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記インバータの入力端子に電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、電源電位に電気的に接続され、
前記第3のトランジスタは、Pチャネル型のトランジスタであり、
前記第3のトランジスタのゲートは接地され、
前記電源電位が第1の電源電位であり、且つ前記容量素子の第2の端子に読み出し電位を与えたときの、前記第2のトランジスタのソース又はドレインの一方の電位を第1の電位とし、前記電源電位が第2の電源電位であり、且つ前記容量素子の前記第2の端子に前記読み出し電位を与えたときの、前記第2のトランジスタのソース又はドレインの一方の電位を第2の電位とした場合において、前記第1の電位と前記第2の電位とが異なるときは、前記メモリセルにリフレッシュを行い、
前記第2の電源電位は、前記第1の電源電位よりも低いことを特徴とする半導体メモリ装置。 - 第1のトランジスタと第2のトランジスタと容量素子とを有するメモリセルと、
第3のトランジスタとインバータとを有する読み出し回路と、を有し、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記容量素子の第1の端子に電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記インバータの入力端子に電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、電源電位に電気的に接続され、
前記第3のトランジスタは、Pチャネル型のトランジスタであり、
前記第3のトランジスタのゲートは接地され、
前記電源電位が第1の電源電位であり、且つ前記容量素子の第2の端子に読み出し電位を与えたときの、前記第2のトランジスタのソース又はドレインの一方の電位を第1の電位とし、前記電源電位が第2の電源電位であり、且つ前記容量素子の前記第2の端子に前記読み出し電位を与えたときの、前記第2のトランジスタのソース又はドレインの一方の電位を第2の電位とした場合において、前記第1の電位と前記第2の電位とが異なるときは、前記メモリセルにリフレッシュを行い、
前記第2の電源電位は、前記第1の電源電位よりも高いことを特徴とする半導体メモリ装置。 - 請求項1又は請求項2において、
前記第1のトランジスタはチャネルとして酸化物半導体を有し、
前記第2のトランジスタはチャネルとして単結晶シリコンを有し、
前記酸化物半導体は、インジウムと亜鉛とを有することを特徴とする半導体メモリ装置。
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