JP5712310B2 - 半導体装置、表示装置、表示モジュール及び電子機器 - Google Patents
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Description
本発明は、半導体装置に関する。特に、トランジスタを用いて構成されるシフトレジスタ
に関する。また、半導体装置を具備する表示装置、及び当該表示装置を具備する電子機器
に関する。
に関する。また、半導体装置を具備する表示装置、及び当該表示装置を具備する電子機器
に関する。
近年、液晶表示装置や発光装置などの表示装置は、液晶テレビなどの大型表示装置の増加
から、活発に開発が進められている。特に絶縁体上に非結晶半導体により形成されたトラ
ンジスタを用いて、画素回路、及びシフトレジスタ回路等を含む駆動回路（以下、内部回
路という）を一体形成する技術は、低消費電力化、低コスト化に大きく貢献するため、活
発に開発が進められている。絶縁体上に形成された内部回路は、ＦＰＣ等を介して絶縁体
の外に配置されたコントローラＩＣ等に（以下、外部回路という）接続され、その動作が
制御されている。
から、活発に開発が進められている。特に絶縁体上に非結晶半導体により形成されたトラ
ンジスタを用いて、画素回路、及びシフトレジスタ回路等を含む駆動回路（以下、内部回
路という）を一体形成する技術は、低消費電力化、低コスト化に大きく貢献するため、活
発に開発が進められている。絶縁体上に形成された内部回路は、ＦＰＣ等を介して絶縁体
の外に配置されたコントローラＩＣ等に（以下、外部回路という）接続され、その動作が
制御されている。
また、絶縁体上に一体形成された内部回路として、非結晶半導体のトランジスタを用いて
構成されるシフトレジスタ回路が考案されている（特許文献１参照）。
構成されるシフトレジスタ回路が考案されている（特許文献１参照）。
しかしながら、上記シフトレジスタ回路は、出力端子がフローティング状態になる期間が
あるため、ノイズが出力端子に発生しやすくなっていた。この出力端子に発生したノイズ
によって、シフトレジスタ回路が誤動作していた。
あるため、ノイズが出力端子に発生しやすくなっていた。この出力端子に発生したノイズ
によって、シフトレジスタ回路が誤動作していた。
上記問題点を解決するために、出力端子がフローティング状態にならないシフトレジスタ
回路が考案されている。いわゆるスタティック駆動によって、このシフトレジスタ回路は
動作する（特許文献２参照）。
回路が考案されている。いわゆるスタティック駆動によって、このシフトレジスタ回路は
動作する（特許文献２参照）。
特許文献２に示すシフトレジスタ回路は、スタティック駆動を可能にしている。そのため
、このシフトレジスタ回路は、出力端子がフローティング状態にならないため、出力端子
に発生するノイズを減らすことができる。
、このシフトレジスタ回路は、出力端子がフローティング状態にならないため、出力端子
に発生するノイズを減らすことができる。
上記、特許文献２に示すシフトレジスタ回路では、その動作期間が１選択信号を出力する
選択期間と、非選択信号を出力する非選択期間とに分かれており、この動作期間のうちほ
とんどの期間が非選択期間になる。非選択期間においては、出力端子にトランジスタを介
して低電位を供給している。つまり、この出力端子に低電位を供給するためのトランジス
タは、シフトレジスタ回路の動作期間のうちほとんどの期間においてオンしている。
選択期間と、非選択信号を出力する非選択期間とに分かれており、この動作期間のうちほ
とんどの期間が非選択期間になる。非選択期間においては、出力端子にトランジスタを介
して低電位を供給している。つまり、この出力端子に低電位を供給するためのトランジス
タは、シフトレジスタ回路の動作期間のうちほとんどの期間においてオンしている。
非結晶半導体を用いて作製されるトランジスタの特性は、オンする時間、及び印加する電
位に従って、劣化することが知られている。中でも、トランジスタのしきい値電位が上昇
するしきい値電位シフトは、トランジスタ特性が劣化するときに顕著に表れる。このしき
い値電位シフトがシフトレジスタ回路の誤動作の大きな原因の１つであった。
位に従って、劣化することが知られている。中でも、トランジスタのしきい値電位が上昇
するしきい値電位シフトは、トランジスタ特性が劣化するときに顕著に表れる。このしき
い値電位シフトがシフトレジスタ回路の誤動作の大きな原因の１つであった。
このような問題点に鑑み、本発明では、非選択期間においてもノイズが少なく、且つトラ
ンジスタの劣化を抑制できるシフトレジスタ回路、当該シフトレジスタ回路を具備する半
導体装置又は表示装置、若しくは当該表示装置を具備する電子機器を提供することを目的
とする。
ンジスタの劣化を抑制できるシフトレジスタ回路、当該シフトレジスタ回路を具備する半
導体装置又は表示装置、若しくは当該表示装置を具備する電子機器を提供することを目的
とする。
本発明は、半導体装置が有するトランジスタが常時オンしていることをなくして、当該ト
ランジスタの特性劣化を抑制することを特徴としている。
ランジスタの特性劣化を抑制することを特徴としている。
本発明の半導体装置の一は、第１のトランジスタと、第２のトランジスタと、第３のトラ
ンジスタと、インバータと、第１の配線と、第２の配線と、第３の配線とを有し、前記第
１のトランジスタは、第１端子が前記第１の配線に電気的に接続され、第２端子が前記第
２のトランジスタの第２端子に電気的に接続され、ゲート端子が前記インバータの第１端
子に電気的に接続され、前記第２のトランジスタは、第１端子が前記第２の配線に電気的
に接続され、ゲート端子が前記第３のトランジスタの第２端子に電気的に接続され、前記
第３のトランジスタは、第１端子が前記第３の配線に電気的に接続され、ゲート端子が前
記インバータの第２端子に電気的に接続され、前記第１のトランジスタのゲート端子は、
当該ゲート端子を浮遊状態にするためのトランジスタに電気的に接続されていることを特
徴とする。
ンジスタと、インバータと、第１の配線と、第２の配線と、第３の配線とを有し、前記第
１のトランジスタは、第１端子が前記第１の配線に電気的に接続され、第２端子が前記第
２のトランジスタの第２端子に電気的に接続され、ゲート端子が前記インバータの第１端
子に電気的に接続され、前記第２のトランジスタは、第１端子が前記第２の配線に電気的
に接続され、ゲート端子が前記第３のトランジスタの第２端子に電気的に接続され、前記
第３のトランジスタは、第１端子が前記第３の配線に電気的に接続され、ゲート端子が前
記インバータの第２端子に電気的に接続され、前記第１のトランジスタのゲート端子は、
当該ゲート端子を浮遊状態にするためのトランジスタに電気的に接続されていることを特
徴とする。
本発明の半導体装置の一は、第１のトランジスタと、第２のトランジスタと、第３のトラ
ンジスタと、第４のトランジスタと、第５のトランジスタと、第１の配線と、第２の配線
と、第３の配線と、第４の配線とを有し、前記第１のトランジスタは、第１端子が前記第
１の配線に電気的に接続され、第２端子が前記第２のトランジスタの第２端子に電気的に
接続され、ゲート端子が前記第４のトランジスタのゲート端子に電気的に接続され、前記
第２のトランジスタは、第１端子が前記第２の配線に電気的に接続され、ゲート端子が前
記第３のトランジスタの第２端子に電気的に接続され、前記第３のトランジスタは、第１
端子が前記第３の配線に電気的に接続され、ゲート端子が前記第４のトランジスタの第２
端子、及び前記第５のトランジスタの第２端子に電気的に接続され、前記第４のトランジ
スタは、第１端子が前記第２の配線に電気的に接続され、前記第５のトランジスタは、第
１端子が前記第４の配線に電気的に接続され、ゲート端子が前記第４の配線に電気的に接
続され、前記第１のトランジスタのゲート端子は、当該ゲート端子を浮遊状態にするため
のトランジスタに電気的に接続されていることを特徴とする。
ンジスタと、第４のトランジスタと、第５のトランジスタと、第１の配線と、第２の配線
と、第３の配線と、第４の配線とを有し、前記第１のトランジスタは、第１端子が前記第
１の配線に電気的に接続され、第２端子が前記第２のトランジスタの第２端子に電気的に
接続され、ゲート端子が前記第４のトランジスタのゲート端子に電気的に接続され、前記
第２のトランジスタは、第１端子が前記第２の配線に電気的に接続され、ゲート端子が前
記第３のトランジスタの第２端子に電気的に接続され、前記第３のトランジスタは、第１
端子が前記第３の配線に電気的に接続され、ゲート端子が前記第４のトランジスタの第２
端子、及び前記第５のトランジスタの第２端子に電気的に接続され、前記第４のトランジ
スタは、第１端子が前記第２の配線に電気的に接続され、前記第５のトランジスタは、第
１端子が前記第４の配線に電気的に接続され、ゲート端子が前記第４の配線に電気的に接
続され、前記第１のトランジスタのゲート端子は、当該ゲート端子を浮遊状態にするため
のトランジスタに電気的に接続されていることを特徴とする。
本発明の半導体装置の一は、第１のトランジスタと、第２のトランジスタと、第３のトラ
ンジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第
１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線とを有し、前記第
１のトランジスタは、第１端子が前記第１の配線に電気的に接続され、第２端子が前記第
２のトランジスタの第２端子に電気的に接続され、ゲート端子が前記第４のトランジスタ
のゲート端子、及び前記第６のトランジスタの第２端子に電気的に接続され、前記第２の
トランジスタは、第１端子が前記第２の配線に電気的に接続され、ゲート端子が前記第３
のトランジスタの第２端子に電気的に接続され、前記第３のトランジスタは、第１端子が
前記第３の配線に電気的に接続され、ゲート端子が前記第４のトランジスタの第２端子、
及び前記第５のトランジスタの第２端子に電気的に接続され、前記第４のトランジスタは
、第１端子が前記第２の配線に電気的に接続され、前記第５のトランジスタは、第１端子
が前記第４の配線に電気的に接続され、ゲート端子が前記第４の配線に電気的に接続され
、前記第６のトランジスタは、第１端子が前記第４のトランジスタに電気的に接続され、
ゲート端子が前記第５の配線に電気的に接続されていることを特徴とする。
ンジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第
１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線とを有し、前記第
１のトランジスタは、第１端子が前記第１の配線に電気的に接続され、第２端子が前記第
２のトランジスタの第２端子に電気的に接続され、ゲート端子が前記第４のトランジスタ
のゲート端子、及び前記第６のトランジスタの第２端子に電気的に接続され、前記第２の
トランジスタは、第１端子が前記第２の配線に電気的に接続され、ゲート端子が前記第３
のトランジスタの第２端子に電気的に接続され、前記第３のトランジスタは、第１端子が
前記第３の配線に電気的に接続され、ゲート端子が前記第４のトランジスタの第２端子、
及び前記第５のトランジスタの第２端子に電気的に接続され、前記第４のトランジスタは
、第１端子が前記第２の配線に電気的に接続され、前記第５のトランジスタは、第１端子
が前記第４の配線に電気的に接続され、ゲート端子が前記第４の配線に電気的に接続され
、前記第６のトランジスタは、第１端子が前記第４のトランジスタに電気的に接続され、
ゲート端子が前記第５の配線に電気的に接続されていることを特徴とする。
本発明の半導体装置の一は、第１のトランジスタと、第２のトランジスタと、第３のトラ
ンジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第
７のトランジスタと、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５
の配線とを有し、前記第１のトランジスタは、第１端子が前記第１の配線に電気的に接続
され、第２端子が前記第２のトランジスタの第２端子に電気的に接続され、ゲート端子が
前記第４のトランジスタのゲート端子、前記第６のトランジスタの第２端子、及び前記第
７のトランジスタの第２端子に電気的に接続され、前記第２のトランジスタは、第１端子
が前記第２の配線に電気的に接続され、ゲート端子が前記第３のトランジスタの第２端子
、及び前記第７のトランジスタのゲート端子に電気的に接続され、前記第３のトランジス
タは、第１端子が前記第３の配線に電気的に接続され、ゲート端子が前記第４のトランジ
スタの第２端子、及び前記第５のトランジスタの第２端子に電気的に接続され、前記第４
のトランジスタは、第１端子が前記第２の配線に電気的に接続され、前記第５のトランジ
スタは、第１端子が前記第４の配線に電気的に接続され、ゲート端子が前記第４の配線に
電気的に接続され、前記第６のトランジスタは、第１端子が前記第４のトランジスタに電
気的に接続され、ゲート端子が前記第５の配線に電気的に接続され、前記第７のトランジ
スタは、第１端子が前記第２の配線に電気的に接続されていることを特徴とする。
ンジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第
７のトランジスタと、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５
の配線とを有し、前記第１のトランジスタは、第１端子が前記第１の配線に電気的に接続
され、第２端子が前記第２のトランジスタの第２端子に電気的に接続され、ゲート端子が
前記第４のトランジスタのゲート端子、前記第６のトランジスタの第２端子、及び前記第
７のトランジスタの第２端子に電気的に接続され、前記第２のトランジスタは、第１端子
が前記第２の配線に電気的に接続され、ゲート端子が前記第３のトランジスタの第２端子
、及び前記第７のトランジスタのゲート端子に電気的に接続され、前記第３のトランジス
タは、第１端子が前記第３の配線に電気的に接続され、ゲート端子が前記第４のトランジ
スタの第２端子、及び前記第５のトランジスタの第２端子に電気的に接続され、前記第４
のトランジスタは、第１端子が前記第２の配線に電気的に接続され、前記第５のトランジ
スタは、第１端子が前記第４の配線に電気的に接続され、ゲート端子が前記第４の配線に
電気的に接続され、前記第６のトランジスタは、第１端子が前記第４のトランジスタに電
気的に接続され、ゲート端子が前記第５の配線に電気的に接続され、前記第７のトランジ
スタは、第１端子が前記第２の配線に電気的に接続されていることを特徴とする。
本発明の半導体装置の一は、第１のトランジスタと、第２のトランジスタと、第３のトラ
ンジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第
７のトランジスタと、第８のトランジスタと、第１の配線と、第２の配線と、第３の配線
と、第４の配線と、第５の配線と第６の配線とを有し、前記第１のトランジスタは、第１
端子が前記第１の配線に電気的に接続され、第２端子が前記第２のトランジスタの第２端
子に電気的に接続され、ゲート端子が前記第４のトランジスタのゲート端子、前記第６の
トランジスタの第２端子、前記第７のトランジスタの第２端子、及び前記第８のトランジ
スタの第２端子に電気的に接続され、前記第２のトランジスタは、第１端子が前記第２の
配線に電気的に接続され、ゲート端子が前記第３のトランジスタの第２端子、及び前記第
７のトランジスタのゲート端子に電気的に接続され、前記第３のトランジスタは、第１端
子が前記第３の配線に電気的に接続され、ゲート端子が前記第４のトランジスタの第２端
子、及び前記第５のトランジスタの第２端子に電気的に接続され、前記第４のトランジス
タは、第１端子が前記第２の配線に電気的に接続され、前記第５のトランジスタは、第１
端子が前記第４の配線に電気的に接続され、ゲート端子が前記第４の配線に電気的に接続
され、前記第６のトランジスタは、第１端子が前記第４のトランジスタに電気的に接続さ
れ、ゲート端子が前記第５の配線に電気的に接続され、前記第７のトランジスタは、第１
端子が前記第２の配線に電気的に接続され、前記第８のトランジスタは、第１端子が前記
第２の配線に電気的に接続され、ゲート端子が前記第６の配線に電気的に接続されている
ことを特徴とする。
ンジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第
７のトランジスタと、第８のトランジスタと、第１の配線と、第２の配線と、第３の配線
と、第４の配線と、第５の配線と第６の配線とを有し、前記第１のトランジスタは、第１
端子が前記第１の配線に電気的に接続され、第２端子が前記第２のトランジスタの第２端
子に電気的に接続され、ゲート端子が前記第４のトランジスタのゲート端子、前記第６の
トランジスタの第２端子、前記第７のトランジスタの第２端子、及び前記第８のトランジ
スタの第２端子に電気的に接続され、前記第２のトランジスタは、第１端子が前記第２の
配線に電気的に接続され、ゲート端子が前記第３のトランジスタの第２端子、及び前記第
７のトランジスタのゲート端子に電気的に接続され、前記第３のトランジスタは、第１端
子が前記第３の配線に電気的に接続され、ゲート端子が前記第４のトランジスタの第２端
子、及び前記第５のトランジスタの第２端子に電気的に接続され、前記第４のトランジス
タは、第１端子が前記第２の配線に電気的に接続され、前記第５のトランジスタは、第１
端子が前記第４の配線に電気的に接続され、ゲート端子が前記第４の配線に電気的に接続
され、前記第６のトランジスタは、第１端子が前記第４のトランジスタに電気的に接続さ
れ、ゲート端子が前記第５の配線に電気的に接続され、前記第７のトランジスタは、第１
端子が前記第２の配線に電気的に接続され、前記第８のトランジスタは、第１端子が前記
第２の配線に電気的に接続され、ゲート端子が前記第６の配線に電気的に接続されている
ことを特徴とする。
また、本発明において、前記第４のトランジスタのチャネル長Ｌとチャネル幅Ｗの比Ｗ／
Ｌは、前記第５のトランジスタのチャネル長Ｌとチャネル幅Ｗの比Ｗ／Ｌの１０倍以上で
あってもよい。
Ｌは、前記第５のトランジスタのチャネル長Ｌとチャネル幅Ｗの比Ｗ／Ｌの１０倍以上で
あってもよい。
また、本発明において、前記第１のトランジスタ、及び前記第３のトランジスタは、同じ
導電型でもよい。
導電型でもよい。
また、本発明において、前記第１のトランジスタ、及び前記第４のトランジスタは、Ｎチ
ャネル型でもよいし、Ｐチャネル型でもよい。
ャネル型でもよいし、Ｐチャネル型でもよい。
また、本発明において、前記第１のトランジスタの第２端子と、ゲート端子との間に電気
的に接続された容量素子が設けられていてもよい。
的に接続された容量素子が設けられていてもよい。
また、本発明において、前記容量素子の代わりに、ＭＯＳトランジスタを用いて、容量が
形成されていてもよい。
形成されていてもよい。
また、本発明において、前記容量素子は、第１の電極と、第２の電極と、第１の電極と第
２の電極とに挟持された絶縁体とを有し、前記第１の電極が半導体層であり、前記第２の
電極がゲート配線層であり、前記絶縁体がゲート絶縁膜でもよい。
２の電極とに挟持された絶縁体とを有し、前記第１の電極が半導体層であり、前記第２の
電極がゲート配線層であり、前記絶縁体がゲート絶縁膜でもよい。
また、本発明において、前記第１の配線には、クロック信号が供給され、前記第３の配線
には、前記クロック信号と位相が１８０度異なる反転クロック信号が供給されていてもよ
い。
には、前記クロック信号と位相が１８０度異なる反転クロック信号が供給されていてもよ
い。
本発明の表示装置の一は、複数の画素と、駆動回路とを有する表示装置であって、前記画
素は、駆動回路によって制御され、前記駆動回路は、複数のトランジスタと、前記トラン
ジスタを常時オンしないようにする回路とを有することを特徴とする。
素は、駆動回路によって制御され、前記駆動回路は、複数のトランジスタと、前記トラン
ジスタを常時オンしないようにする回路とを有することを特徴とする。
また、本発明において、駆動回路は上記説明した半導体装置を有していてもよい。
また、本発明において、前記画素は、少なくとも１つのトランジスタを有し、前記画素が
有するトランジスタと、前記駆動回路が有するトランジスタとは、同じ導電型であっても
よい。
有するトランジスタと、前記駆動回路が有するトランジスタとは、同じ導電型であっても
よい。
また、本発明において、前記画素は、前記駆動回路と同一基板上に形成されてもよい。
また、本発明の表示装置は電子機器に適用されたものであってもよい。
以上、本発明は、前記第２のトランジスタ、及び前記第７のトランジスタを常時オンしな
いようにするために、前記第３の配線に供給されている信号によって、前記第２のトラン
ジスタ、及び前記第７のトランジスタのオンあるいはオフを制御するものである。
いようにするために、前記第３の配線に供給されている信号によって、前記第２のトラン
ジスタ、及び前記第７のトランジスタのオンあるいはオフを制御するものである。
また、前記第１のトランジスタがオンするときに、前記第２のトランジスタがオンしない
ように、前記第１のトランジスタのゲート端子をインバータを介して前記第２のトランジ
スタのゲート端子に接続することで、前記第３のトランジスタをオフしている。この前記
第３のトランジスタがオフする前に、前記第２のトランジスタがオフしていれば、前記第
２のトランジスタは引き続きオフする。したがって、前記第１の配線と第２の配線とが前
記第１のトランジスタ、及び前記第２のトランジスタを介して導通することはない。
ように、前記第１のトランジスタのゲート端子をインバータを介して前記第２のトランジ
スタのゲート端子に接続することで、前記第３のトランジスタをオフしている。この前記
第３のトランジスタがオフする前に、前記第２のトランジスタがオフしていれば、前記第
２のトランジスタは引き続きオフする。したがって、前記第１の配線と第２の配線とが前
記第１のトランジスタ、及び前記第２のトランジスタを介して導通することはない。
なお、前記第１のトランジスタがオンして、前記第２のトランジスタがオフしているとき
に、前記第１の配線の電位が変化すれば、前記第１のトランジスタの第２端子の電位も変
化する。このとき、前記第１のトランジスタのゲート端子が浮遊状態であれば、前記第１
のトランジスタのゲート端子の電位は、前記容量素子の容量結合によって同時に変化する
。ここで、前記第１のトランジスタのゲート端子の電位は、前記第１の配線の電位と前記
第１のトランジスタのしきい値電位との和以上、又は以下の値まで変化すれば、前記第１
のトランジスタは引き続きオンする。このように、前記第１の配線の電位が変化しても、
前記第１のトランジスタがオンし、前記第１のトランジスタの第１端子と第２端子とを同
電位にする機能も有する。
に、前記第１の配線の電位が変化すれば、前記第１のトランジスタの第２端子の電位も変
化する。このとき、前記第１のトランジスタのゲート端子が浮遊状態であれば、前記第１
のトランジスタのゲート端子の電位は、前記容量素子の容量結合によって同時に変化する
。ここで、前記第１のトランジスタのゲート端子の電位は、前記第１の配線の電位と前記
第１のトランジスタのしきい値電位との和以上、又は以下の値まで変化すれば、前記第１
のトランジスタは引き続きオンする。このように、前記第１の配線の電位が変化しても、
前記第１のトランジスタがオンし、前記第１のトランジスタの第１端子と第２端子とを同
電位にする機能も有する。
なお、明細書に示すスイッチは、例えば電気的スイッチ、機械的なスイッチを用いること
ができる。つまり電流の流れを制御できるものであればよく、特定のものに限定されない
。トランジスタでもよいし、ダイオード（ＰＮダイオード、ＰＩＮダイオード、ショット
キーダイオード、ダイオード接続のトランジスタなど）でもよいし、それらを組み合わせ
た論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジ
スタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定
されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のト
ランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領
域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして
動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖな
ど）に近い状態の場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（
Ｖｄｄなど）に近い状態の場合はＰチャネル型を用いることが望ましい。なぜなら、ゲー
トとソースの間の電圧の絶対値を大きくできるため、スイッチとして機能させる際に動作
させやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型
のスイッチにしてもよい。
ができる。つまり電流の流れを制御できるものであればよく、特定のものに限定されない
。トランジスタでもよいし、ダイオード（ＰＮダイオード、ＰＩＮダイオード、ショット
キーダイオード、ダイオード接続のトランジスタなど）でもよいし、それらを組み合わせ
た論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジ
スタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定
されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のト
ランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領
域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして
動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖな
ど）に近い状態の場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（
Ｖｄｄなど）に近い状態の場合はＰチャネル型を用いることが望ましい。なぜなら、ゲー
トとソースの間の電圧の絶対値を大きくできるため、スイッチとして機能させる際に動作
させやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型
のスイッチにしてもよい。
なお、本発明において接続されているとは、電気的に接続されていることと同義である。
したがって、間に別の素子やスイッチなどが配置されていてもよい。
したがって、間に別の素子やスイッチなどが配置されていてもよい。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する装
置である発光装置は、様々な形態を用いたり、様々な素子を有することが出来る。例えば
、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子
放出素子、液晶素子、電子インクなど、電気磁気的作用によりコントラストが変化する表
示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプ
レイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（Ｆ
ＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏ
ｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）など、液晶素子を用いた表示
装置としては液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがあ
る。
置である発光装置は、様々な形態を用いたり、様々な素子を有することが出来る。例えば
、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子
放出素子、液晶素子、電子インクなど、電気磁気的作用によりコントラストが変化する表
示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプ
レイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（Ｆ
ＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏ
ｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）など、液晶素子を用いた表示
装置としては液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがあ
る。
なお、本発明において、適用可能なトランジスタの種類に限定はなく、非結晶シリコンや
多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半
導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型
トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導
体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、そ
の他のトランジスタを適用することができる。また、トランジスタが配置されている基板
の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板などに配
置することが出来る。
多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半
導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型
トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導
体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、そ
の他のトランジスタを適用することができる。また、トランジスタが配置されている基板
の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板などに配
置することが出来る。
なお、すでに述べたように、本発明におけるトランジスタは、どのようなタイプのトラン
ジスタでもよいし、どのような基板上に形成されていてもよい。したがって、回路の全て
ガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、
単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのよ
うな基板上に形成されていてもよい。あるいは、回路の一部が、ある基板に形成されてお
り、回路の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ基
板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にトランジスタ
を用いて形成し、回路の別の一部は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（
Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そ
のＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基
板を用いてガラス基板と接続してもよい。
ジスタでもよいし、どのような基板上に形成されていてもよい。したがって、回路の全て
ガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、
単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのよ
うな基板上に形成されていてもよい。あるいは、回路の一部が、ある基板に形成されてお
り、回路の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ基
板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にトランジスタ
を用いて形成し、回路の別の一部は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（
Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そ
のＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基
板を用いてガラス基板と接続してもよい。
なお、トランジスタの構成は、特に限定されない。例えば、ゲート本数が２本以上になっ
ているマルチゲート構造になっていてもよいし、チャネルの上下にゲート電極が配置され
ている構造でもよいし、チャネルの上にゲート電極が配置されている構造でもよいし、チ
ャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよい
し、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列
に接続されていてもよいし、直列に接続されていてもよいし、チャネル（もしくはその一
部）にソース電極やドレイン電極が重なっていてもよいし、ＬＤＤ領域があってもよい。
ているマルチゲート構造になっていてもよいし、チャネルの上下にゲート電極が配置され
ている構造でもよいし、チャネルの上にゲート電極が配置されている構造でもよいし、チ
ャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよい
し、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列
に接続されていてもよいし、直列に接続されていてもよいし、チャネル（もしくはその一
部）にソース電極やドレイン電極が重なっていてもよいし、ＬＤＤ領域があってもよい。
なお、本明細書においては、一画素とは画像の最小単位を示すものとする。よって、Ｒ（
赤）Ｇ（緑）Ｂ（青）の色要素からなるフルカラー表示装置の場合には、一画素とはＲの
色要素のドットとＧの色要素のドットとＢの色要素のドットとから構成されるものとする
。
赤）Ｇ（緑）Ｂ（青）の色要素からなるフルカラー表示装置の場合には、一画素とはＲの
色要素のドットとＧの色要素のドットとＢの色要素のドットとから構成されるものとする
。
なお、本明細書において、画素がマトリクスに配置されているとは、縦縞と横縞を組み合
わせたいわゆる格子状に配置されている場合はもちろんのこと、三色の色要素（例えばＲ
ＧＢ）でフルカラー表示を行う場合に、三つの色要素のドットがいわゆるデルタ配置され
ている場合も含むものとする。また、色要素のドット毎にその発光領域の大きさが異なっ
ていてもよい。
わせたいわゆる格子状に配置されている場合はもちろんのこと、三色の色要素（例えばＲ
ＧＢ）でフルカラー表示を行う場合に、三つの色要素のドットがいわゆるデルタ配置され
ている場合も含むものとする。また、色要素のドット毎にその発光領域の大きさが異なっ
ていてもよい。
トランジスタとは、それぞれ、ゲート電極と、ドレイン領域と、ソース領域とを含む少な
くとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル形成領
域を有する。ここで、ソース領域とドレイン領域とは、トランジスタの構造や動作条件等
によって変わるため、いずれがソース領域またはドレイン領域であるかを限定することが
困難である。そこで、本明細書においては、ソース領域及びドレイン領域として機能する
領域を、それぞれ第１端子、第２端子と表記する。
くとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル形成領
域を有する。ここで、ソース領域とドレイン領域とは、トランジスタの構造や動作条件等
によって変わるため、いずれがソース領域またはドレイン領域であるかを限定することが
困難である。そこで、本明細書においては、ソース領域及びドレイン領域として機能する
領域を、それぞれ第１端子、第２端子と表記する。
なお、本明細書において、半導体装置とは半導体素子（トランジスタやダイオードなど）
を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般
でもよい。また、表示装置とは、基板上に液晶素子やＥＬ素子などの表示素子を含む複数
の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体だけでなく
、それにフレキシブルプリントサーキット（ＦＰＣ）やプリント配線基板（ＰＷＢ）が取
り付けられたものも含む。また、発光装置とは、ＥＬ素子やＦＥＤで用いる素子などの自
発光型の表示素子を用いている表示装置をいう。
を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般
でもよい。また、表示装置とは、基板上に液晶素子やＥＬ素子などの表示素子を含む複数
の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体だけでなく
、それにフレキシブルプリントサーキット（ＦＰＣ）やプリント配線基板（ＰＷＢ）が取
り付けられたものも含む。また、発光装置とは、ＥＬ素子やＦＥＤで用いる素子などの自
発光型の表示素子を用いている表示装置をいう。
本発明の半導体装置は、第３の配線に供給されている信号によってオン、オフが制御され
るトランジスタを一定時間毎にオンさせることができる。こうすることで、本発明の半導
体装置を用いたシフトレジスタ回路の該トランジスタは非選択期間において常時オンして
いないので、該トランジスタのしきい値電位のシフトを抑制することができる。また、本
発明の半導体装置を用いたシフトレジスタ回路の出力端子は、該トランジスタを介して一
定期間毎に電源電位が供給される。そのため、本発明の半導体装置を用いたシフトレジス
タ回路は、出力端子に発生するノイズを抑制することができる。
るトランジスタを一定時間毎にオンさせることができる。こうすることで、本発明の半導
体装置を用いたシフトレジスタ回路の該トランジスタは非選択期間において常時オンして
いないので、該トランジスタのしきい値電位のシフトを抑制することができる。また、本
発明の半導体装置を用いたシフトレジスタ回路の出力端子は、該トランジスタを介して一
定期間毎に電源電位が供給される。そのため、本発明の半導体装置を用いたシフトレジス
タ回路は、出力端子に発生するノイズを抑制することができる。
以下、本発明の実施の形態及び実施例において図面を参照しながら説明する。但し、本発
明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱
することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解され
る。従って、本実施の形態及び実施例の記載内容に限定して解釈されるものではない。
明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱
することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解され
る。従って、本実施の形態及び実施例の記載内容に限定して解釈されるものではない。
（実施の形態１）
図１に、本発明のシフトレジスタ回路が有するフリップフロップ回路１０の一形態を示す
。本発明のシフトレジスタ回路はフリップフロップ回路１０を複数段有している。図１に
示すフリップフロップ回路１０は、トランジスタ１１、トランジスタ１２、トランジスタ
１３、トランジスタ１４、トランジスタ１５、トランジスタ１６、トランジスタ１７、ト
ランジスタ１８、及び２つの電極を持つ容量素子１９を有している。ただし、容量素子１
９は、トランジスタ１２のゲート容量で代用できる場合には、必ずしも必要ではない。
図１に、本発明のシフトレジスタ回路が有するフリップフロップ回路１０の一形態を示す
。本発明のシフトレジスタ回路はフリップフロップ回路１０を複数段有している。図１に
示すフリップフロップ回路１０は、トランジスタ１１、トランジスタ１２、トランジスタ
１３、トランジスタ１４、トランジスタ１５、トランジスタ１６、トランジスタ１７、ト
ランジスタ１８、及び２つの電極を持つ容量素子１９を有している。ただし、容量素子１
９は、トランジスタ１２のゲート容量で代用できる場合には、必ずしも必要ではない。
フリップフロップ回路１０に示すように、トランジスタ１１のゲート端子が入力端子ＩＮ
１に接続され、第１端子が第１の電源に接続され、第２端子がトランジスタ１２のゲート
端子、トランジスタ１４の第２端子、トランジスタ１５のゲート端子、トランジスタ１７
の第２端子、及び容量素子１９の第２電極に接続されている。トランジスタ１５の第１端
子が第２の電源に接続され、第２端子がトランジスタ１６の第２端子、及びトランジスタ
１８のゲート端子に接続されている。トランジスタ１６のゲート端子、及び第１端子が第
１の電源に接続されている。トランジスタ１８の第１端子が入力端子ＩＮ３に接続され、
第２端子がトランジスタ１３のゲート端子、及びトランジスタ１４のゲート端子に接続さ
れている。トランジスタ１３の第１端子が第２の電源に接続され、第２端子が容量素子１
９の第１電極、トランジスタ１２の第２端子、及び出力端子ＯＵＴに接続されている。ト
ランジスタ１２の第１端子が入力端子ＩＮ２に接続されている。トランジスタ１４の第１
端子が第２の電源に接続されている。トランジスタ１７のゲート端子が入力端子ＩＮ４に
接続され、第１端子が第２の電源に接続されている。
１に接続され、第１端子が第１の電源に接続され、第２端子がトランジスタ１２のゲート
端子、トランジスタ１４の第２端子、トランジスタ１５のゲート端子、トランジスタ１７
の第２端子、及び容量素子１９の第２電極に接続されている。トランジスタ１５の第１端
子が第２の電源に接続され、第２端子がトランジスタ１６の第２端子、及びトランジスタ
１８のゲート端子に接続されている。トランジスタ１６のゲート端子、及び第１端子が第
１の電源に接続されている。トランジスタ１８の第１端子が入力端子ＩＮ３に接続され、
第２端子がトランジスタ１３のゲート端子、及びトランジスタ１４のゲート端子に接続さ
れている。トランジスタ１３の第１端子が第２の電源に接続され、第２端子が容量素子１
９の第１電極、トランジスタ１２の第２端子、及び出力端子ＯＵＴに接続されている。ト
ランジスタ１２の第１端子が入力端子ＩＮ２に接続されている。トランジスタ１４の第１
端子が第２の電源に接続されている。トランジスタ１７のゲート端子が入力端子ＩＮ４に
接続され、第１端子が第２の電源に接続されている。
なお、フリップフロップ回路１０では、トランジスタ１１の第２端子、トランジスタ１２
のゲート端子、トランジスタ１４の第２端子、トランジスタ１５のゲート端子、トランジ
スタ１７の第２端子、及び容量素子１９の第２電極の節点をＮ１とする。トランジスタ１
５の第２端子、及びトランジスタ１６の第２端子の節点をＮ２とする。トランジスタ１３
のゲート端子、トランジスタ１４のゲート端子、及びトランジスタ１８の第２端子の節点
をＮ３とする。
のゲート端子、トランジスタ１４の第２端子、トランジスタ１５のゲート端子、トランジ
スタ１７の第２端子、及び容量素子１９の第２電極の節点をＮ１とする。トランジスタ１
５の第２端子、及びトランジスタ１６の第２端子の節点をＮ２とする。トランジスタ１３
のゲート端子、トランジスタ１４のゲート端子、及びトランジスタ１８の第２端子の節点
をＮ３とする。
また、第１の電源には、電源電位ＶＤＤが供給され、第２の電源には電源電位ＶＳＳが供
給されている。第１の電源の電源電位ＶＤＤと第２の電源の電源電位ＶＳＳとの電位差（
ＶＤＤ−ＶＳＳ）が、フリップフロップ回路１０の電源電圧に相当する。また、電源電位
ＶＤＤは、電源電位ＶＳＳよりも高い電位である。
給されている。第１の電源の電源電位ＶＤＤと第２の電源の電源電位ＶＳＳとの電位差（
ＶＤＤ−ＶＳＳ）が、フリップフロップ回路１０の電源電圧に相当する。また、電源電位
ＶＤＤは、電源電位ＶＳＳよりも高い電位である。
また、入力端子ＩＮ１〜入力端子ＩＮ４には、それぞれ制御信号が供給されている。また
、出力端子ＯＵＴは、出力信号を出力している。入力端子ＩＮ１には、制御信号として前
の段のフリップフロップ回路１０の出力信号が供給されている。入力端子ＩＮ４には、制
御信号として次の段のフリップフロップ回路１０の出力信号が供給されている。
、出力端子ＯＵＴは、出力信号を出力している。入力端子ＩＮ１には、制御信号として前
の段のフリップフロップ回路１０の出力信号が供給されている。入力端子ＩＮ４には、制
御信号として次の段のフリップフロップ回路１０の出力信号が供給されている。
また、トランジスタ１１〜トランジスタ１８は、それぞれＮチャネル型である。ただし、
トランジスタ１１〜トランジスタ１８は、それぞれＰチャネル型でもよい。
トランジスタ１１〜トランジスタ１８は、それぞれＰチャネル型でもよい。
次に、図２に示すタイミングチャートを用いて、図１に示すフリップフロップ回路１０の
動作について説明する。図２は、図１に示した入力端子ＩＮ１〜入力端子ＩＮ４にそれぞ
れ供給される制御信号と、出力端子ＯＵＴから出力される出力信号と、節点Ｎ１〜節点Ｎ
３の電位のタイミングチャートを示している。また、図２に示すタイミングチャートは、
便宜上、期間Ｔ１〜期間Ｔ４に分割している。
動作について説明する。図２は、図１に示した入力端子ＩＮ１〜入力端子ＩＮ４にそれぞ
れ供給される制御信号と、出力端子ＯＵＴから出力される出力信号と、節点Ｎ１〜節点Ｎ
３の電位のタイミングチャートを示している。また、図２に示すタイミングチャートは、
便宜上、期間Ｔ１〜期間Ｔ４に分割している。
なお、期間Ｔ４以降の期間では、期間Ｔ３と期間Ｔ４とを順に繰り返している。また、図
２では、期間Ｔ１を選択準備期間と定義し、期間Ｔ２を選択期間と定義し、期間Ｔ３、及
び期間Ｔ４を非選択期間と定義する。つまり、１つの選択準備期間と、１つの選択期間と
、複数の非選択期間とを順に繰り返している。
２では、期間Ｔ１を選択準備期間と定義し、期間Ｔ２を選択期間と定義し、期間Ｔ３、及
び期間Ｔ４を非選択期間と定義する。つまり、１つの選択準備期間と、１つの選択期間と
、複数の非選択期間とを順に繰り返している。
また、図２に示すタイミングチャートでは、制御信号、及び出力信号は２値の値をもって
いる。つまり、これらの信号はデジタル信号であり、これらのデジタル信号の電位はＨ信
号のときは第１の電源の電源電位と同電位であるＶＤＤ（以下、電位ＶＤＤ、又はＨレベ
ルともいう）であり、Ｌ信号のときは第２の電源の電源電位と同電位であるＶＳＳ（以下
、電位ＶＳＳ、又はＬレベルともいう）である。
いる。つまり、これらの信号はデジタル信号であり、これらのデジタル信号の電位はＨ信
号のときは第１の電源の電源電位と同電位であるＶＤＤ（以下、電位ＶＤＤ、又はＨレベ
ルともいう）であり、Ｌ信号のときは第２の電源の電源電位と同電位であるＶＳＳ（以下
、電位ＶＳＳ、又はＬレベルともいう）である。
また、図３〜図６は、それぞれ期間Ｔ１〜期間Ｔ４の動作に対応したフリップフロップ回
路１０を示している。
路１０を示している。
また、図３〜図６では、実線で示したトランジスタがオンしていることを示している。破
線で示したトランジスタがオフしていることを示している。実線で示した配線は電源、又
は入力端子に接続されていることを示している。破線で示した配線が電源、又は入力端子
に接続されていないことを示している。
線で示したトランジスタがオフしていることを示している。実線で示した配線は電源、又
は入力端子に接続されていることを示している。破線で示した配線が電源、又は入力端子
に接続されていないことを示している。
次に、図３〜図６を用いて、各期間ごとの動作について説明する。
まず、期間Ｔ１におけるフリップフロップ回路１０の動作について、図３を用いて説明す
る。図３は、期間Ｔ１におけるフリップフロップ回路１０の接続状態を示す図である。
る。図３は、期間Ｔ１におけるフリップフロップ回路１０の接続状態を示す図である。
期間Ｔ１では、入力端子ＩＮ１はＨレベルになり、トランジスタ１１がオンする。入力端
子ＩＮ４はＬレベルになり、トランジスタ１７がオフする。節点Ｎ３は後に説明する期間
Ｔ３で得たＶＳＳを維持しているため、トランジスタ１４がオフする。節点Ｎ１はトラン
ジスタ１１を介して第１の電源と導通し、節点Ｎ１の電位が上昇してＶｎ１１になる。節
点Ｎ１がＶｎ１１になると、トランジスタ１１がオフする。ここで、Ｖｎ１１は、電源電
位ＶＤＤからトランジスタ１１のしきい値電位Ｖｔｈ１１を引いた値（ＶＤＤ−Ｖｔｈ１
１）である。なお、Ｖｎ１１は、トランジスタ１２、及びトランジスタ１５をオンできる
電位である。
子ＩＮ４はＬレベルになり、トランジスタ１７がオフする。節点Ｎ３は後に説明する期間
Ｔ３で得たＶＳＳを維持しているため、トランジスタ１４がオフする。節点Ｎ１はトラン
ジスタ１１を介して第１の電源と導通し、節点Ｎ１の電位が上昇してＶｎ１１になる。節
点Ｎ１がＶｎ１１になると、トランジスタ１１がオフする。ここで、Ｖｎ１１は、電源電
位ＶＤＤからトランジスタ１１のしきい値電位Ｖｔｈ１１を引いた値（ＶＤＤ−Ｖｔｈ１
１）である。なお、Ｖｎ１１は、トランジスタ１２、及びトランジスタ１５をオンできる
電位である。
節点Ｎ１の電位はＶｎ１１になり、トランジスタ１１がオフし、トランジスタ１２、及び
トランジスタ１５がオンする。節点Ｎ２はトランジスタ１５を介して第２の電源と導通、
及びトランジスタ１６を介して第１の電源と導通し、節点Ｎ２の電位がＶｎ２１になる。
ここで、Ｖｎ２１は、トランジスタ１６とトランジスタ１５との動作点によって決定され
る。なお、トランジスタ１５とトランジスタ１６は、その２つのトランジスタを用いてイ
ンバータを構成している。よって、トランジスタ１５のゲート端子（節点Ｎ１）にＨレベ
ルの信号が入力されたときには、節点Ｎ２にはＬレベルの信号が入力される。ここで、Ｖ
ｎ２１は、トランジスタ１８をオフできる電位である。したがって、入力端子ＩＮ３がＨ
レベルであっても、トランジスタ１８がオフしているので、節点Ｎ３はＶＳＳを維持する
ことができる。入力端子ＩＮ２はＬレベルになっており、出力端子ＯＵＴはトランジスタ
１２を介して入力端子ＩＮ２と導通し、出力端子ＯＵＴの電位がＶＳＳになる。
トランジスタ１５がオンする。節点Ｎ２はトランジスタ１５を介して第２の電源と導通、
及びトランジスタ１６を介して第１の電源と導通し、節点Ｎ２の電位がＶｎ２１になる。
ここで、Ｖｎ２１は、トランジスタ１６とトランジスタ１５との動作点によって決定され
る。なお、トランジスタ１５とトランジスタ１６は、その２つのトランジスタを用いてイ
ンバータを構成している。よって、トランジスタ１５のゲート端子（節点Ｎ１）にＨレベ
ルの信号が入力されたときには、節点Ｎ２にはＬレベルの信号が入力される。ここで、Ｖ
ｎ２１は、トランジスタ１８をオフできる電位である。したがって、入力端子ＩＮ３がＨ
レベルであっても、トランジスタ１８がオフしているので、節点Ｎ３はＶＳＳを維持する
ことができる。入力端子ＩＮ２はＬレベルになっており、出力端子ＯＵＴはトランジスタ
１２を介して入力端子ＩＮ２と導通し、出力端子ＯＵＴの電位がＶＳＳになる。
節点Ｎ２の電位はＶｎ２１になり、トランジスタ１８がオフしているので、節点Ｎ３はＶ
ＳＳを維持し、トランジスタ１３、及びトランジスタ１４がオフする。
ＳＳを維持し、トランジスタ１３、及びトランジスタ１４がオフする。
以上の動作により、期間Ｔ１では、トランジスタ１２をオンしており、出力端子ＯＵＴを
Ｌレベルにしている。また、トランジスタ１１がオフなので、節点Ｎ１をフローティング
状態にしている。
Ｌレベルにしている。また、トランジスタ１１がオフなので、節点Ｎ１をフローティング
状態にしている。
次に、期間Ｔ２におけるフリップフロップ回路１０の動作について、図４を用いて説明す
る。図４は、期間Ｔ２におけるフリップフロップ回路１０の接続状態を示す図である。
る。図４は、期間Ｔ２におけるフリップフロップ回路１０の接続状態を示す図である。
期間Ｔ２では、入力端子ＩＮ１はＬレベルになり、トランジスタ１１がオフしている。入
力端子ＩＮ４はＬレベルのままであり、トランジスタ１７がオフしている。そのため、節
点Ｎ１は期間Ｔ１に引き続きフローティング状態になり、期間Ｔ１の電位Ｖｎ１１を維持
する。
力端子ＩＮ４はＬレベルのままであり、トランジスタ１７がオフしている。そのため、節
点Ｎ１は期間Ｔ１に引き続きフローティング状態になり、期間Ｔ１の電位Ｖｎ１１を維持
する。
節点Ｎ１の電位はＶｎ１１を維持しているため、トランジスタ１２がオンしている。そし
て、入力端子ＩＮ２がＨレベルになる。すると、出力端子ＯＵＴはトランジスタ１２を介
して入力端子ＩＮ２と導通しているため、出力端子ＯＵＴの電位がＶＳＳから上昇する。
節点Ｎ１の電位は容量素子１９の容量結合によってＶｎ１２に変化し、トランジスタ１２
がオンし続ける。いわゆるブートストラップ動作が行われる。その結果、出力端子ＯＵＴ
は入力端子ＩＮ２の電位であるＶＤＤと等しい電位まで上昇する。なお、Ｖｎ１２は、電
位ＶＤＤとトランジスタ１２のしきい値電位Ｖｔｈ１２との和以上の値である。
て、入力端子ＩＮ２がＨレベルになる。すると、出力端子ＯＵＴはトランジスタ１２を介
して入力端子ＩＮ２と導通しているため、出力端子ＯＵＴの電位がＶＳＳから上昇する。
節点Ｎ１の電位は容量素子１９の容量結合によってＶｎ１２に変化し、トランジスタ１２
がオンし続ける。いわゆるブートストラップ動作が行われる。その結果、出力端子ＯＵＴ
は入力端子ＩＮ２の電位であるＶＤＤと等しい電位まで上昇する。なお、Ｖｎ１２は、電
位ＶＤＤとトランジスタ１２のしきい値電位Ｖｔｈ１２との和以上の値である。
節点Ｎ１の電位がＶｎ１２になっても、トランジスタ１５は引き続きオンのままである。
そのため、節点Ｎ２の電位、及び節点Ｎ３の電位は、期間Ｔ１のときの電位と同じ電位に
なる。
そのため、節点Ｎ２の電位、及び節点Ｎ３の電位は、期間Ｔ１のときの電位と同じ電位に
なる。
以上の動作により、期間Ｔ２では、ブートストラップ動作により、フローティング状態の
節点Ｎ１の電位を上昇させることで、トランジスタ１２がオンし続けている。よって、出
力端子ＯＵＴの電位をＶＤＤにし、出力端子ＯＵＴをＨレベルにしている。
節点Ｎ１の電位を上昇させることで、トランジスタ１２がオンし続けている。よって、出
力端子ＯＵＴの電位をＶＤＤにし、出力端子ＯＵＴをＨレベルにしている。
次に、期間Ｔ３におけるフリップフロップ回路１０の動作について、図５を用いて説明す
る。図５は、期間Ｔ３におけるフリップフロップ回路１０の接続状態を示す図である。
る。図５は、期間Ｔ３におけるフリップフロップ回路１０の接続状態を示す図である。
期間Ｔ３では、入力端子ＩＮ１はＬレベルのままであり、トランジスタ１１がオフしてい
る。入力端子ＩＮ４はＨレベルになり、トランジスタ１７がオンする。すると、節点Ｎ１
はトランジスタ１７を介して第２の電源と導通し、節点Ｎ１の電位がＶＳＳになる。
る。入力端子ＩＮ４はＨレベルになり、トランジスタ１７がオンする。すると、節点Ｎ１
はトランジスタ１７を介して第２の電源と導通し、節点Ｎ１の電位がＶＳＳになる。
節点Ｎ１の電位はＶＳＳになり、トランジスタ１２、及びトランジスタ１５がオフする。
節点Ｎ２はトランジスタ１６を介して第１の電源と導通しているので、節点Ｎ２の電位が
上昇してＶｎ２２になる。ここで、Ｖｎ２２は、電源電位ＶＤＤからトランジスタ１６の
しきい値電位Ｖｔｈ１６を引いた値（ＶＤＤ−Ｖｔｈ１６）である。なお、Ｖｎ２２は、
トランジスタ１８をオンできる電位である。
節点Ｎ２はトランジスタ１６を介して第１の電源と導通しているので、節点Ｎ２の電位が
上昇してＶｎ２２になる。ここで、Ｖｎ２２は、電源電位ＶＤＤからトランジスタ１６の
しきい値電位Ｖｔｈ１６を引いた値（ＶＤＤ−Ｖｔｈ１６）である。なお、Ｖｎ２２は、
トランジスタ１８をオンできる電位である。
節点Ｎ２の電位はＶｎ２２になり、トランジスタ１８がオンする。そして、入力端子ＩＮ
３はＨレベルになっているので、節点Ｎ３はトランジスタ１８を介して入力端子ＩＮ３と
導通し、節点Ｎ３の電位がＶｎ３１になる。ここで、Ｖｎ３１は、節点Ｎ２の電位Ｖｎ２
２からトランジスタ１８のしきい値電位Ｖｔｈ１８を引いた値（Ｖｎ２２−Ｖｔｈ１８）
になる。なお、Ｖｎ３１は、電源電位ＶＤＤからトランジスタ１６のしきい値電位Ｖｔｈ
１６、及びトランジスタ１８のしきい値電位Ｖｔｈ１８を引いた値（ＶＤＤ−Ｖｔｈ１６
−Ｖｔｈ１８）に相当する。また、Ｖｎ３１は、トランジスタ１３、及びトランジスタ１
４をオンできる電位である。
３はＨレベルになっているので、節点Ｎ３はトランジスタ１８を介して入力端子ＩＮ３と
導通し、節点Ｎ３の電位がＶｎ３１になる。ここで、Ｖｎ３１は、節点Ｎ２の電位Ｖｎ２
２からトランジスタ１８のしきい値電位Ｖｔｈ１８を引いた値（Ｖｎ２２−Ｖｔｈ１８）
になる。なお、Ｖｎ３１は、電源電位ＶＤＤからトランジスタ１６のしきい値電位Ｖｔｈ
１６、及びトランジスタ１８のしきい値電位Ｖｔｈ１８を引いた値（ＶＤＤ−Ｖｔｈ１６
−Ｖｔｈ１８）に相当する。また、Ｖｎ３１は、トランジスタ１３、及びトランジスタ１
４をオンできる電位である。
節点Ｎ３の電位はＶｎ３１になり、トランジスタ１３がオンする。そして、出力端子ＯＵ
Ｔはトランジスタ１３を介して第２の電源と導通しているので、出力端子ＯＵＴの電位が
ＶＳＳになる。
Ｔはトランジスタ１３を介して第２の電源と導通しているので、出力端子ＯＵＴの電位が
ＶＳＳになる。
以上の動作により、期間Ｔ３では、節点Ｎ１にＶＳＳを供給し、トランジスタ１２、及び
トランジスタ１５をオフしている。また、節点Ｎ３をＨレベルにし、トランジスタ１３、
及びトランジスタ１４をオンしている。よって、出力端子ＯＵＴの電位をＶＳＳにし、出
力端子ＯＵＴをＬレベルにしている。
トランジスタ１５をオフしている。また、節点Ｎ３をＨレベルにし、トランジスタ１３、
及びトランジスタ１４をオンしている。よって、出力端子ＯＵＴの電位をＶＳＳにし、出
力端子ＯＵＴをＬレベルにしている。
次に、期間Ｔ４におけるフリップフロップ回路１０の動作について、図６を用いて説明す
る。図６は、期間Ｔ４におけるフリップフロップ回路１０の接続状態を示す図である。
る。図６は、期間Ｔ４におけるフリップフロップ回路１０の接続状態を示す図である。
期間Ｔ４では、入力端子ＩＮ３はＬレベルになり、節点Ｎ３の電位がＶＳＳになる。よっ
て、トランジスタ１３がオフする。また、トランジスタ１４もオフする。入力端子ＩＮ４
はＬレベルになり、トランジスタ１７がオフする。すると、節点Ｎ１はフローティング状
態になり、節点Ｎ１の電位はＶＳＳを維持する。
て、トランジスタ１３がオフする。また、トランジスタ１４もオフする。入力端子ＩＮ４
はＬレベルになり、トランジスタ１７がオフする。すると、節点Ｎ１はフローティング状
態になり、節点Ｎ１の電位はＶＳＳを維持する。
節点Ｎ１の電位はＶＳＳのままなので、トランジスタ１２がオフのままであり、トランジ
スタ１５もオフのままである。よって、節点Ｎ２はＶｎ２２のままであり、トランジスタ
１８がオフのままである。
スタ１５もオフのままである。よって、節点Ｎ２はＶｎ２２のままであり、トランジスタ
１８がオフのままである。
トランジスタ１２、及びトランジスタ１３はオフするため、出力端子ＯＵＴはフローティ
ング状態になる。よって、出力端子ＯＵＴの電位は、ＶＳＳを維持する。
ング状態になる。よって、出力端子ＯＵＴの電位は、ＶＳＳを維持する。
以上の動作により、期間Ｔ４では、出力端子ＯＵＴの電位をＶＳＳに維持し、トランジス
タ１３、及びトランジスタ１４をオフできる。このようにトランジスタ１３、及びトラン
ジスタ１４は常時、オンにならないので、トランジスタ１３、及びトランジスタ１４の特
性劣化を抑制することができる。
タ１３、及びトランジスタ１４をオフできる。このようにトランジスタ１３、及びトラン
ジスタ１４は常時、オンにならないので、トランジスタ１３、及びトランジスタ１４の特
性劣化を抑制することができる。
期間Ｔ１〜期間Ｔ４の関係について説明する。期間Ｔ１の次の期間は期間Ｔ２であり、期
間Ｔ２の次の期間は期間Ｔ３であり、期間Ｔ３の次の期間は期間Ｔ４である。ここで、期
間Ｔ４の次の期間は期間Ｔ１、又は期間Ｔ３である。つまり、期間Ｔ４の次の期間は、入
力端子ＩＮ１がＨレベルになれば期間Ｔ１になり、入力端子ＩＮ１がＬレベルのままであ
れば期間Ｔ３になる。また、期間Ｔ３が期間Ｔ４の次の期間だった場合は、入力端子ＩＮ
４はＬレベルのままであり、トランジスタ１７がオフのままである。
間Ｔ２の次の期間は期間Ｔ３であり、期間Ｔ３の次の期間は期間Ｔ４である。ここで、期
間Ｔ４の次の期間は期間Ｔ１、又は期間Ｔ３である。つまり、期間Ｔ４の次の期間は、入
力端子ＩＮ１がＨレベルになれば期間Ｔ１になり、入力端子ＩＮ１がＬレベルのままであ
れば期間Ｔ３になる。また、期間Ｔ３が期間Ｔ４の次の期間だった場合は、入力端子ＩＮ
４はＬレベルのままであり、トランジスタ１７がオフのままである。
ここで、トランジスタ１１〜トランジスタ１８、及び容量素子１９が有する機能を以下に
説明する。
説明する。
トランジスタ１１は、入力端子ＩＮ１に供給される制御信号に応じて、第１の電源と節点
Ｎ１とを接続するかしないかを選択するスイッチとしての機能を有する。期間Ｔ１におい
て、トランジスタ１１は節点Ｎ１に電源電位ＶＤＤを供給し、節点Ｎ１の電位がＶｎ１１
になるとオフする機能を有する。
Ｎ１とを接続するかしないかを選択するスイッチとしての機能を有する。期間Ｔ１におい
て、トランジスタ１１は節点Ｎ１に電源電位ＶＤＤを供給し、節点Ｎ１の電位がＶｎ１１
になるとオフする機能を有する。
また、トランジスタ１１は、入力端子ＩＮ１に供給される制御信号に応じて、節点Ｎ１を
フローティング状態（浮遊状態）にする機能を有する。期間Ｔ１、及び期間Ｔ２において
、節点Ｎ１の電位がＶｎ１１以上になるとオフする機能を有する。
フローティング状態（浮遊状態）にする機能を有する。期間Ｔ１、及び期間Ｔ２において
、節点Ｎ１の電位がＶｎ１１以上になるとオフする機能を有する。
トランジスタ１２は、節点Ｎ１の電位に応じて、入力端子ＩＮ２と出力端子ＯＵＴとを接
続するかしないかを選択するスイッチしての機能を有する。期間Ｔ１において、トランジ
スタ１２は、出力端子ＯＵＴにＶＳＳを供給する機能を有する。期間Ｔ２において、トラ
ンジスタ１２は、出力端子ＯＵＴにＶＤＤを供給する機能を有する。
続するかしないかを選択するスイッチしての機能を有する。期間Ｔ１において、トランジ
スタ１２は、出力端子ＯＵＴにＶＳＳを供給する機能を有する。期間Ｔ２において、トラ
ンジスタ１２は、出力端子ＯＵＴにＶＤＤを供給する機能を有する。
トランジスタ１３は、節点Ｎ３の電位に応じて、第２の電源と出力端子ＯＵＴとを接続す
るかしないかを選択するスイッチとしての機能を有する。期間Ｔ３において、トランジス
タ１３は出力端子ＯＵＴに電源電位ＶＳＳを供給する機能を有する。
るかしないかを選択するスイッチとしての機能を有する。期間Ｔ３において、トランジス
タ１３は出力端子ＯＵＴに電源電位ＶＳＳを供給する機能を有する。
トランジスタ１４は、節点Ｎ３の電位に応じて、第２の電源と節点Ｎ１とを接続するかし
ないかを選択するスイッチとしての機能を有する。期間Ｔ３において、トランジスタ１３
は、節点Ｎ１に電源電位ＶＳＳを供給する機能を有する。
ないかを選択するスイッチとしての機能を有する。期間Ｔ３において、トランジスタ１３
は、節点Ｎ１に電源電位ＶＳＳを供給する機能を有する。
トランジスタ１５は、節点Ｎ１の電位に応じて、第２の電源と節点Ｎ２とを接続するかし
ないかを選択するスイッチとしての機能を有する。期間Ｔ１、及び期間Ｔ２において、ト
ランジスタ１５は、節点Ｎ２に電源電位ＶＳＳを供給する機能を有する。
ないかを選択するスイッチとしての機能を有する。期間Ｔ１、及び期間Ｔ２において、ト
ランジスタ１５は、節点Ｎ２に電源電位ＶＳＳを供給する機能を有する。
トランジスタ１６は、入力端子を第１の電源、出力端子を節点Ｎ２とするダイオードとし
ての機能を有する。
ての機能を有する。
トランジスタ１７は、入力端子ＩＮ４に供給される制御信号に応じて、第２の電源と節点
Ｎ１とを接続するかしないかを選択するスイッチとしての機能を有する。期間Ｔ２の後の
期間Ｔ３において、トランジスタ１７は、電源電位ＶＳＳを節点Ｎ１に供給するための機
能を有する。
Ｎ１とを接続するかしないかを選択するスイッチとしての機能を有する。期間Ｔ２の後の
期間Ｔ３において、トランジスタ１７は、電源電位ＶＳＳを節点Ｎ１に供給するための機
能を有する。
トランジスタ１８は、節点Ｎ２の電位に応じて、入力端子ＩＮ３と節点Ｎ３とを接続する
かしないかを選択するスイッチとしての機能を有する。期間Ｔ３において、トランジスタ
１８は、節点Ｎ３にＶＤＤを供給するための機能を有する。また、期間Ｔ４において、ト
ランジスタ１８は、節点Ｎ３にＶＳＳを供給する機能を有する。
かしないかを選択するスイッチとしての機能を有する。期間Ｔ３において、トランジスタ
１８は、節点Ｎ３にＶＤＤを供給するための機能を有する。また、期間Ｔ４において、ト
ランジスタ１８は、節点Ｎ３にＶＳＳを供給する機能を有する。
容量素子１９は、出力端子ＯＵＴの電位に応じて、節点Ｎ１の電位を変化させるための機
能を有する。期間Ｔ２において、容量素子１９は、出力端子ＯＵＴの電位の上昇によって
、節点Ｎ１の電位を上昇させる機能を有する。
能を有する。期間Ｔ２において、容量素子１９は、出力端子ＯＵＴの電位の上昇によって
、節点Ｎ１の電位を上昇させる機能を有する。
このように、図１に示すフリップフロップ回路１０では、トランジスタ１３、及びトラン
ジスタ１４が期間Ｔ３においてオンし、期間Ｔ４においてオフすることで、トランジスタ
１３、及びトランジスタ１４が常時オンすることを避けられる。従って、トランジスタ１
３、及びトランジスタ１４の特性劣化が抑制される。そのため、図１に示すフリップフロ
ップ回路１０は、トランジスタ１３、及びトランジスタ１４の特性劣化による誤動作も抑
制することができる。
ジスタ１４が期間Ｔ３においてオンし、期間Ｔ４においてオフすることで、トランジスタ
１３、及びトランジスタ１４が常時オンすることを避けられる。従って、トランジスタ１
３、及びトランジスタ１４の特性劣化が抑制される。そのため、図１に示すフリップフロ
ップ回路１０は、トランジスタ１３、及びトランジスタ１４の特性劣化による誤動作も抑
制することができる。
また、トランジスタ１３、及びトランジスタ１４がオンすると、電源電位ＶＳＳが出力端
子ＯＵＴ、及び節点Ｎ１に供給される。そのため、図１に示すフリップフロップ回路１０
は、一定期間毎に出力端子ＯＵＴ、及び節点Ｎ１に電源電位ＶＳＳを供給でき、出力端子
ＯＵＴ、及び節点Ｎ１の電位の変動を減らすことができる。
子ＯＵＴ、及び節点Ｎ１に供給される。そのため、図１に示すフリップフロップ回路１０
は、一定期間毎に出力端子ＯＵＴ、及び節点Ｎ１に電源電位ＶＳＳを供給でき、出力端子
ＯＵＴ、及び節点Ｎ１の電位の変動を減らすことができる。
また、図１に示したフリップフロップ回路１０は、全てＮチャネル型のトランジスタで構
成されているので、半導体層にアモルファスシリコンを用いることができ、製造工程の簡
略化を図ることができる。したがって、製造コストの削減や歩留まりの向上を図ることが
できる。さらに、大型の表示パネルを作成することも可能となる。また、本発明のフリッ
プフロップ回路を用いることにより、特性が劣化しやすいアモルファスシリコンのトラン
ジスタを用いても、半導体装置の寿命を長くすることができる。
成されているので、半導体層にアモルファスシリコンを用いることができ、製造工程の簡
略化を図ることができる。したがって、製造コストの削減や歩留まりの向上を図ることが
できる。さらに、大型の表示パネルを作成することも可能となる。また、本発明のフリッ
プフロップ回路を用いることにより、特性が劣化しやすいアモルファスシリコンのトラン
ジスタを用いても、半導体装置の寿命を長くすることができる。
なお、期間Ｔ１〜期間Ｔ４において、フリップフロップ回路１０がそれぞれ図３〜図６の
状態を満たすようにトランジスタ、又はスイッチなどの素子を入れてればよい。
状態を満たすようにトランジスタ、又はスイッチなどの素子を入れてればよい。
なお、容量素子１９は、ゲート配線層と半導体層とによって形成されることが望ましい。
ゲート配線層と半導体層とは、ゲート絶縁膜を介して堆積されている。ゲート絶縁膜の膜
圧は層間膜などの他の絶縁層に比べて非常に薄いため、容量素子は絶縁体としてゲート絶
縁膜を用いると小面積、大容量になる。
ゲート配線層と半導体層とは、ゲート絶縁膜を介して堆積されている。ゲート絶縁膜の膜
圧は層間膜などの他の絶縁層に比べて非常に薄いため、容量素子は絶縁体としてゲート絶
縁膜を用いると小面積、大容量になる。
なお、トランジスタ１５のサイズ（Ｗ／Ｌ）は、トランジスタ１６のサイズよりも大きい
ことが望ましい。ここで、「Ｗ」はトランジスタのチャネル幅を示し、「Ｌ」はトランジ
スタのチャネル長を示す。トランジスタ１５がオンする場合、節点Ｎ２の電位はトランジ
スタ１５、トランジスタ１６との動作点によって決定される。つまり、トランジスタ１５
のサイズがトランジスタ１６のサイズよりも十分大きくないと、節点Ｎ２の電位が高くな
り、トランジスタ１８がオフできなくなる。したがって、トランジスタ１８がオフするよ
うにするために、トランジスタ１５のサイズは、トランジスタ１６のサイズよりも十分大
きくしておく必要がある。
ことが望ましい。ここで、「Ｗ」はトランジスタのチャネル幅を示し、「Ｌ」はトランジ
スタのチャネル長を示す。トランジスタ１５がオンする場合、節点Ｎ２の電位はトランジ
スタ１５、トランジスタ１６との動作点によって決定される。つまり、トランジスタ１５
のサイズがトランジスタ１６のサイズよりも十分大きくないと、節点Ｎ２の電位が高くな
り、トランジスタ１８がオフできなくなる。したがって、トランジスタ１８がオフするよ
うにするために、トランジスタ１５のサイズは、トランジスタ１６のサイズよりも十分大
きくしておく必要がある。
また、トランジスタ１５のサイズは、トランジスタ１６のサイズの４倍以上であることが
望ましい。より望ましくは、１０倍以上である。電源電圧が小さいときは、トランジスタ
のサイズ比は４倍程度でいいが、電源電圧が大きくなると、トランジスタのサイズ比は１
０倍程度必要となる。
望ましい。より望ましくは、１０倍以上である。電源電圧が小さいときは、トランジスタ
のサイズ比は４倍程度でいいが、電源電圧が大きくなると、トランジスタのサイズ比は１
０倍程度必要となる。
ここで、レベルシフト回路などがフリップフロップ回路１０の出力端子ＯＵＴに接続され
ている場合は、トランジスタのサイズ比は４倍以上が望ましい。なぜなら、フリップフロ
ップ回路１０の出力信号の振幅電圧はレベルシフト回路などによって大きくなるため、フ
リップフロップ回路１０が小さい電源電圧で動作することが多いからである。
ている場合は、トランジスタのサイズ比は４倍以上が望ましい。なぜなら、フリップフロ
ップ回路１０の出力信号の振幅電圧はレベルシフト回路などによって大きくなるため、フ
リップフロップ回路１０が小さい電源電圧で動作することが多いからである。
また、レベルシフト回路などがフリップフロップ回路１０の出力端子ＯＵＴに接続されて
いない場合は、トランジスタのサイズ比は１０倍以上が望ましい。なぜなら、フリップフ
ロップ回路１０の出力信号はレベルシフトせずに、なんらかの動作に適用されるため、フ
リップフロップ回路１０が大きい電源電圧で動作することが多いからである。
いない場合は、トランジスタのサイズ比は１０倍以上が望ましい。なぜなら、フリップフ
ロップ回路１０の出力信号はレベルシフトせずに、なんらかの動作に適用されるため、フ
リップフロップ回路１０が大きい電源電圧で動作することが多いからである。
なお、各電源電位、及び制御信号の電位は、対象とするトランジスタのオン・オフを制御
できれば、どんな電位でもよい。
できれば、どんな電位でもよい。
例えば、電源電位ＶＤＤは、制御信号のＨレベルの電位よりも高くてもよい。なぜなら、
節点Ｎ３の電位はＶｎ３１（ＶＤＤ−Ｖｔｈ１６−Ｖｔｈ１８）であるため、電源電位Ｖ
ＤＤが高くなれば、節点Ｎ３の電位Ｖｎ３１も高くなるからである。したがって、節点Ｎ
３の電位Ｖｎ３１が高くなることで、トランジスタ１３、及びトランジスタ１４のしきい
値電位が特性劣化によって高くなっても、トランジスタ１３、及びトランジスタ１４は確
実にオンすることができる。
節点Ｎ３の電位はＶｎ３１（ＶＤＤ−Ｖｔｈ１６−Ｖｔｈ１８）であるため、電源電位Ｖ
ＤＤが高くなれば、節点Ｎ３の電位Ｖｎ３１も高くなるからである。したがって、節点Ｎ
３の電位Ｖｎ３１が高くなることで、トランジスタ１３、及びトランジスタ１４のしきい
値電位が特性劣化によって高くなっても、トランジスタ１３、及びトランジスタ１４は確
実にオンすることができる。
また、電源電位ＶＤＤは、各トランジスタのオン・オフを制御できれば、制御信号のＨレ
ベルの電位よりも低くてもよい。
ベルの電位よりも低くてもよい。
なお、容量素子１９は、トランジスタ１２のゲート端子と第２端子との間のゲート容量（
寄生容量）が十分大きければ、必ずしも必要ではない。
寄生容量）が十分大きければ、必ずしも必要ではない。
例えば、図７のフリップフロップ回路７０のように、容量素子１９を接続しなくてもよい
。したがって、フリップフロップ回路７０の素子数がフリップフロップ回路１０の素子数
に比べて１つ少なくなるので、フリップフロップ回路７０は各素子を高密度に配置するこ
とができる。
。したがって、フリップフロップ回路７０の素子数がフリップフロップ回路１０の素子数
に比べて１つ少なくなるので、フリップフロップ回路７０は各素子を高密度に配置するこ
とができる。
また、別の例として、図１０のフリップフロップ回路１００のように、トランジスタ１０
１を用いて容量素子を形成してもよい。なぜなら、トランジスタ１０１がオンしていれば
、トランジスタ１０１のゲート容量は容量素子として十分に機能するからである。
１を用いて容量素子を形成してもよい。なぜなら、トランジスタ１０１がオンしていれば
、トランジスタ１０１のゲート容量は容量素子として十分に機能するからである。
なお、期間Ｔ１、及び期間Ｔ２（ブートストラップ動作時）において、トランジスタ１０
１はオンしているため、チャネル領域がトランジスタ１０１に形成され、トランジスタ１
０１が容量素子として機能する。一方、期間Ｔ３、期間Ｔ４（ブートストラップ動作をし
ていないとき）において、トランジスタ１０１はオフしているため、チャネル領域がトラ
ンジスタ１０１に形成されず、トランジスタ１０１は容量素子として機能しないか、小さ
い容量素子として機能する。
１はオンしているため、チャネル領域がトランジスタ１０１に形成され、トランジスタ１
０１が容量素子として機能する。一方、期間Ｔ３、期間Ｔ４（ブートストラップ動作をし
ていないとき）において、トランジスタ１０１はオフしているため、チャネル領域がトラ
ンジスタ１０１に形成されず、トランジスタ１０１は容量素子として機能しないか、小さ
い容量素子として機能する。
ここで、先ほど述べた図７のフリップフロップ回路７０のように、トランジスタ１０１を
用いて容量素子を形成することで、トランジスタ１０１は必要なとき（期間Ｔ１、及び期
間Ｔ２）だけ容量素子として機能し、不必要なとき（期間Ｔ３、及び期間Ｔ４）には容量
素子として機能しないので、フリップフロップ回路１００は節点Ｎ１や出力端子ＯＵＴの
電位の変化によって誤動作しにくくなる。
用いて容量素子を形成することで、トランジスタ１０１は必要なとき（期間Ｔ１、及び期
間Ｔ２）だけ容量素子として機能し、不必要なとき（期間Ｔ３、及び期間Ｔ４）には容量
素子として機能しないので、フリップフロップ回路１００は節点Ｎ１や出力端子ＯＵＴの
電位の変化によって誤動作しにくくなる。
なお、トランジスタ１０１は、トランジスタ１２と同じ極性である。
なお、トランジスタ１１の第１端子は、期間Ｔ１、及び期間Ｔ２において、節点Ｎ１をフ
ローティング状態にできれば、どこに接続されていてもよい。
ローティング状態にできれば、どこに接続されていてもよい。
例えば、図８のフリップフロップ回路８０のように、トランジスタ１１の第１端子は、入
力端子ＩＮ１に接続されていてもよい。なぜなら、トランジスタ１１の第１端子が入力端
子ＩＮ１に接続されていても、期間Ｔ１、及び期間Ｔ２において、節点Ｎ１をフローティ
ング状態にできるからである。
力端子ＩＮ１に接続されていてもよい。なぜなら、トランジスタ１１の第１端子が入力端
子ＩＮ１に接続されていても、期間Ｔ１、及び期間Ｔ２において、節点Ｎ１をフローティ
ング状態にできるからである。
なお、図１のフリップフロップ回路１０において、入力端子ＩＮ１の電位が変化すると、
ノイズがトランジスタ１１の第１端子とゲート端子との間の寄生容量によって第１の電源
に発生する。また、電流がトランジスタ１１のオン、オフによって第１の電源から節点Ｎ
１に流れると、ノイズがその電流の電圧降下によって第１の電源に発生する。これらのノ
イズは入力端子ＩＮ１の電位の変化によって発生する。
ノイズがトランジスタ１１の第１端子とゲート端子との間の寄生容量によって第１の電源
に発生する。また、電流がトランジスタ１１のオン、オフによって第１の電源から節点Ｎ
１に流れると、ノイズがその電流の電圧降下によって第１の電源に発生する。これらのノ
イズは入力端子ＩＮ１の電位の変化によって発生する。
ここで、先ほど述べた図８のフリップフロップ回路８０のように接続することにより、先
ほど述べたノイズを抑制することができる。また、第１の電源のノイズが抑制されること
により、第１の電源を用いている他の回路が安定して動作することができる。
ほど述べたノイズを抑制することができる。また、第１の電源のノイズが抑制されること
により、第１の電源を用いている他の回路が安定して動作することができる。
なお、第１の電源を用いている他の回路とは、フリップフロップ回路８０の出力端子ＯＵ
Ｔに接続されるインバータ回路、レベルシフト回路、ラッチ回路、又はＰＷＣ回路などで
ある。
Ｔに接続されるインバータ回路、レベルシフト回路、ラッチ回路、又はＰＷＣ回路などで
ある。
なお、トランジスタ１６は、トランジスタ１５とでインバータ回路を構成できれば、様々
なものを用いることができる。トランジスタ１６は必ずしも整流性を有している必要はな
く、電流が流れると、電圧が発生する素子であれば様々なものを用いることができる。
なものを用いることができる。トランジスタ１６は必ずしも整流性を有している必要はな
く、電流が流れると、電圧が発生する素子であれば様々なものを用いることができる。
例えば、図９のフリップフロップ回路９０のように、トランジスタ１６の代わりに抵抗素
子９１を接続してもよい。なぜなら、トランジスタ１６の代わりに抵抗素子９１を接続し
ても、抵抗素子９１とトランジスタ１５とで、インバータ回路を構成できるからである。
子９１を接続してもよい。なぜなら、トランジスタ１６の代わりに抵抗素子９１を接続し
ても、抵抗素子９１とトランジスタ１５とで、インバータ回路を構成できるからである。
なお、トランジスタ１５がオフのときに、節点Ｎ２の電位は第１の電源の電位と同じＶＤ
Ｄになる。また、このときの節点Ｎ３の電位は電源電位ＶＤＤからトランジスタ１８のし
きい値電位Ｖｔｈ１８を引いた値（ＶＤＤ−Ｖｔｈ１８）になる。
Ｄになる。また、このときの節点Ｎ３の電位は電源電位ＶＤＤからトランジスタ１８のし
きい値電位Ｖｔｈ１８を引いた値（ＶＤＤ−Ｖｔｈ１８）になる。
ここで、先ほど述べた図９のフリップフロップ回路９０のように、トランジスタ１６の代
わりに抵抗素子９１を用いることで、各トランジスタのしきい値電位が特性劣化によって
高くなっても、節点Ｎ２の電位はＶＤＤになり、節点Ｎ３の電位はトランジスタ１８のし
きい値電位分だけＶＤＤよりも小さくなるだけなので、トランジスタ１３、及びトランジ
スタ１４がオンしやすくできる。
わりに抵抗素子９１を用いることで、各トランジスタのしきい値電位が特性劣化によって
高くなっても、節点Ｎ２の電位はＶＤＤになり、節点Ｎ３の電位はトランジスタ１８のし
きい値電位分だけＶＤＤよりも小さくなるだけなので、トランジスタ１３、及びトランジ
スタ１４がオンしやすくできる。
なお、入力端子ＩＮ１、入力端子ＩＮ２、入力端子ＩＮ３、及び入力端子ＩＮ４は制御信
号を供給されているが、本発明は必ずしもこれに限定しない。
号を供給されているが、本発明は必ずしもこれに限定しない。
例えば、入力端子ＩＮ１、入力端子ＩＮ２、入力端子ＩＮ３、及び入力端子ＩＮ４は、電
源電位ＶＤＤを供給されていてもよいし、電源電位ＶＳＳを供給されていてもよいし、他
の電位を供給されていてもよい。
源電位ＶＤＤを供給されていてもよいし、電源電位ＶＳＳを供給されていてもよいし、他
の電位を供給されていてもよい。
なお、トランジスタ１１の第１端子、及びトランジスタ１６の第１端子は第１の電源に接
続されているが、本発明は必ずしもこれに限定しない。
続されているが、本発明は必ずしもこれに限定しない。
例えば、トランジスタ１１の第１端子、及びトランジスタ１６の第１端子はそれぞれ別の
電源に接続されていてもよい。このとき、トランジスタ１６の第１端子に接続する電源の
電位は、トランジスタ１１の第１端子に接続されている電源の電位よりも高いことが望ま
しい。
電源に接続されていてもよい。このとき、トランジスタ１６の第１端子に接続する電源の
電位は、トランジスタ１１の第１端子に接続されている電源の電位よりも高いことが望ま
しい。
別の例として、トランジスタ１１の第１端子、及びトランジスタ１６の第１端子はそれぞ
れ制御信号が供給されていてもよい。
れ制御信号が供給されていてもよい。
なお、トランジスタ１３の第１端子、トランジスタ１４の第１端子、及びトランジスタ１
７の第１端子は第２の電源に接続されているが、本発明は必ずしもこれに限定しない。
７の第１端子は第２の電源に接続されているが、本発明は必ずしもこれに限定しない。
例えば、トランジスタ１３の第１端子、トランジスタ１４の第１端子、及びトランジスタ
１７の第１端子はそれぞれ別の電源に接続されていてもよい。
１７の第１端子はそれぞれ別の電源に接続されていてもよい。
別の例として、トランジスタ１３の第１端子、トランジスタ１４の第１端子、及びトラン
ジスタ１７の第１端子はそれぞ制御信号が供給されていてもよい。
ジスタ１７の第１端子はそれぞ制御信号が供給されていてもよい。
図１で示したフリップフロップ回路１０では、すべてＮチャネル型のトランジスタで構成
しているが、すべてＰチャネル型のトランジスタで構成していてもよい。ここで、すべて
Ｐチャネル型のトランジスタで構成した場合のフリップフロップ回路を図１１に示す。
しているが、すべてＰチャネル型のトランジスタで構成していてもよい。ここで、すべて
Ｐチャネル型のトランジスタで構成した場合のフリップフロップ回路を図１１に示す。
図１１に、本発明のシフトレジスタ回路が有するフリップフロップ回路１１０の一形態を
示す。本発明のシフトレジスタ回路はフリップフロップ回路１１０を複数段有している。
図１１に示すフリップフロップ回路１１０は、トランジスタ１１１、トランジスタ１１２
、トランジスタ１１３、トランジスタ１１４、トランジスタ１１５、トランジスタ１１６
、トランジスタ１１７、トランジスタ１１８、及び２つの電極を持つ容量素子１１９を有
している。ただし、容量素子１１９は、トランジスタ１１２のゲート容量で代用できる場
合には、必ずしも必要ではない。
示す。本発明のシフトレジスタ回路はフリップフロップ回路１１０を複数段有している。
図１１に示すフリップフロップ回路１１０は、トランジスタ１１１、トランジスタ１１２
、トランジスタ１１３、トランジスタ１１４、トランジスタ１１５、トランジスタ１１６
、トランジスタ１１７、トランジスタ１１８、及び２つの電極を持つ容量素子１１９を有
している。ただし、容量素子１１９は、トランジスタ１１２のゲート容量で代用できる場
合には、必ずしも必要ではない。
フリップフロップ回路１１０に示すように、トランジスタ１１１のゲート端子が入力端子
ＩＮ１に接続され、第１端子が第１の電源に接続され、第２端子がトランジスタ１１２の
ゲート端子、トランジスタ１１４の第２端子、トランジスタ１１５のゲート端子、トラン
ジスタ１１７の第２端子、及び容量素子１１９の第２電極に接続されている。トランジス
タ１１５の第１端子が第２の電源に接続され、第２端子がトランジスタ１１６の第２端子
、及びトランジスタ１１８のゲート端子に接続されている。トランジスタ１１６のゲート
端子、及び第１端子が第１の電源に接続されている。トランジスタ１１８の第１端子が入
力端子ＩＮ３に接続され、第２端子がトランジスタ１１３のゲート端子、及びトランジス
タ１１４のゲート端子に接続されている。トランジスタ１１３の第１端子が第２の電源に
接続され、第２端子が容量素子１１９の第１電極、トランジスタ１１２の第２端子、及び
出力端子ＯＵＴに接続されている。トランジスタ１１２の第１端子が入力端子ＩＮ２に接
続されている。トランジスタ１１４の第１端子が第２の電源に接続されている。トランジ
スタ１１７のゲート端子が入力端子ＩＮ４に接続され、第１端子が第２の電源に接続され
ている。
ＩＮ１に接続され、第１端子が第１の電源に接続され、第２端子がトランジスタ１１２の
ゲート端子、トランジスタ１１４の第２端子、トランジスタ１１５のゲート端子、トラン
ジスタ１１７の第２端子、及び容量素子１１９の第２電極に接続されている。トランジス
タ１１５の第１端子が第２の電源に接続され、第２端子がトランジスタ１１６の第２端子
、及びトランジスタ１１８のゲート端子に接続されている。トランジスタ１１６のゲート
端子、及び第１端子が第１の電源に接続されている。トランジスタ１１８の第１端子が入
力端子ＩＮ３に接続され、第２端子がトランジスタ１１３のゲート端子、及びトランジス
タ１１４のゲート端子に接続されている。トランジスタ１１３の第１端子が第２の電源に
接続され、第２端子が容量素子１１９の第１電極、トランジスタ１１２の第２端子、及び
出力端子ＯＵＴに接続されている。トランジスタ１１２の第１端子が入力端子ＩＮ２に接
続されている。トランジスタ１１４の第１端子が第２の電源に接続されている。トランジ
スタ１１７のゲート端子が入力端子ＩＮ４に接続され、第１端子が第２の電源に接続され
ている。
なお、フリップフロップ回路１１０では、トランジスタ１１１の第２端子、トランジスタ
１１２のゲート端子、トランジスタ１１４の第２端子、トランジスタ１１５のゲート端子
、トランジスタ１１７の第２端子、及び容量素子１１９の第２電極の節点をＮ１とする。
トランジスタ１１５の第２端子、及びトランジスタ１１６の第２端子の節点をＮ２とする
。トランジスタ１１３のゲート端子、トランジスタ１１４のゲート端子、及びトランジス
タ１１８の第２端子の節点をＮ３とする。
１１２のゲート端子、トランジスタ１１４の第２端子、トランジスタ１１５のゲート端子
、トランジスタ１１７の第２端子、及び容量素子１１９の第２電極の節点をＮ１とする。
トランジスタ１１５の第２端子、及びトランジスタ１１６の第２端子の節点をＮ２とする
。トランジスタ１１３のゲート端子、トランジスタ１１４のゲート端子、及びトランジス
タ１１８の第２端子の節点をＮ３とする。
また、第１の電源には、電源電位ＶＳＳが供給され、第２の電源には電源電位ＶＤＤが供
給されている。第１の電源の電源電位ＶＳＳと第２の電源の電源電位ＶＤＤとの電位差（
ＶＤＤ−ＶＳＳ）が、フリップフロップ回路１１０の電源電圧に相当する。また、電源電
位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。
給されている。第１の電源の電源電位ＶＳＳと第２の電源の電源電位ＶＤＤとの電位差（
ＶＤＤ−ＶＳＳ）が、フリップフロップ回路１１０の電源電圧に相当する。また、電源電
位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。
また、入力端子ＩＮ１〜入力端子ＩＮ４には、それぞれ制御信号が供給されている。また
、出力端子ＯＵＴは、出力信号を出力している。入力端子ＩＮ１には、制御信号として前
の段のフリップフロップ回路１１０の出力信号が供給されている。入力端子ＩＮ４には、
制御信号として次の段のフリップフロップ回路１１０の出力信号が供給されている。
、出力端子ＯＵＴは、出力信号を出力している。入力端子ＩＮ１には、制御信号として前
の段のフリップフロップ回路１１０の出力信号が供給されている。入力端子ＩＮ４には、
制御信号として次の段のフリップフロップ回路１１０の出力信号が供給されている。
また、トランジスタ１１１〜トランジスタ１１８は、それぞれＰチャネル型である。ただ
し、トランジスタ１１１〜トランジスタ１１８は、それぞれＮチャネル型でもよい。
し、トランジスタ１１１〜トランジスタ１１８は、それぞれＮチャネル型でもよい。
次に、図１２に示すタイミングチャートを用いて、図１１に示すフリップフロップ回路１
１０の動作について説明する。図１２は、図１１に示した入力端子ＩＮ１〜入力端子ＩＮ
４にそれぞれ供給される制御信号と、出力端子ＯＵＴから出力される出力信号と、節点Ｎ
１〜節点Ｎ３の電位のタイミングチャートを示している。なお、制御信号、及び出力信号
のタイミングについては、すべてＮチャネル型のトランジスタで構成される場合（図１）
に対してＨレベル、及びＬレベルが反転している。また、図１２に示すタイミングチャー
トは、便宜上、期間Ｔ１〜期間Ｔ４に分割している。
１０の動作について説明する。図１２は、図１１に示した入力端子ＩＮ１〜入力端子ＩＮ
４にそれぞれ供給される制御信号と、出力端子ＯＵＴから出力される出力信号と、節点Ｎ
１〜節点Ｎ３の電位のタイミングチャートを示している。なお、制御信号、及び出力信号
のタイミングについては、すべてＮチャネル型のトランジスタで構成される場合（図１）
に対してＨレベル、及びＬレベルが反転している。また、図１２に示すタイミングチャー
トは、便宜上、期間Ｔ１〜期間Ｔ４に分割している。
なお、期間Ｔ４以降の期間では、期間Ｔ３と期間Ｔ４とを順に繰り返している。また、図
１２では、期間Ｔ１を選択準備期間と定義し、期間Ｔ２を選択期間と定義し、期間Ｔ３、
及び期間Ｔ４を非選択期間と定義する。つまり、１つの選択準備期間と、１つの選択期間
と、複数の非選択期間とを順に繰り返している。
１２では、期間Ｔ１を選択準備期間と定義し、期間Ｔ２を選択期間と定義し、期間Ｔ３、
及び期間Ｔ４を非選択期間と定義する。つまり、１つの選択準備期間と、１つの選択期間
と、複数の非選択期間とを順に繰り返している。
また、図１２に示すタイミングチャートでは、制御信号、及び出力信号を２値の値を持っ
たデジタル信号とする。このデジタル信号の持つ２値の電位は、Ｈ信号のときは第２の電
源の電源電位と同電位であるＶＤＤ（以下、電位ＶＤＤ、又はＨレベルともいう）であり
、Ｌ信号のときは第１の電源の電源電位と同電位であるＶＳＳ（以下、電位ＶＳＳ、又は
Ｌレベルともいう）である。
たデジタル信号とする。このデジタル信号の持つ２値の電位は、Ｈ信号のときは第２の電
源の電源電位と同電位であるＶＤＤ（以下、電位ＶＤＤ、又はＨレベルともいう）であり
、Ｌ信号のときは第１の電源の電源電位と同電位であるＶＳＳ（以下、電位ＶＳＳ、又は
Ｌレベルともいう）である。
次に、フリップフロップ回路１１０の各期間ごとの動作について説明する。
まず、期間Ｔ１におけるフリップフロップ回路１１０の動作について説明する。
期間Ｔ１では、入力端子ＩＮ１はＬレベルになり、トランジスタ１１１がオンする。入力
端子ＩＮ４はＨレベルになり、トランジスタ１１７がオフする。節点Ｎ３は後に説明する
期間Ｔ３で得たＶＤＤを維持しているため、トランジスタ１１４がオフする。節点Ｎ１は
トランジスタ１１１を介して第１の電源と導通し、節点Ｎ１の電位が下がってＶｎ１１に
なる。節点Ｎ１がＶｎ１１になると、トランジスタ１１１がオフする。ここで、Ｖｎ１１
は、電源電位ＶＳＳとトランジスタ１１１のしきい値電位Ｖｔｈ１１１の絶対値との和と
なる値（ＶＳＳ＋｜Ｖｔｈ１１１｜）である。なお、Ｖｎ１１は、トランジスタ１１２、
及びトランジスタ１１５をオンできる電位である。
端子ＩＮ４はＨレベルになり、トランジスタ１１７がオフする。節点Ｎ３は後に説明する
期間Ｔ３で得たＶＤＤを維持しているため、トランジスタ１１４がオフする。節点Ｎ１は
トランジスタ１１１を介して第１の電源と導通し、節点Ｎ１の電位が下がってＶｎ１１に
なる。節点Ｎ１がＶｎ１１になると、トランジスタ１１１がオフする。ここで、Ｖｎ１１
は、電源電位ＶＳＳとトランジスタ１１１のしきい値電位Ｖｔｈ１１１の絶対値との和と
なる値（ＶＳＳ＋｜Ｖｔｈ１１１｜）である。なお、Ｖｎ１１は、トランジスタ１１２、
及びトランジスタ１１５をオンできる電位である。
節点Ｎ１の電位はＶｎ１１になり、トランジスタ１１１がオフし、トランジスタ１１２、
及びトランジスタ１１５がオンする。節点Ｎ２はトランジスタ１１５を介して第２の電源
と導通、及びトランジスタ１１６を介して第１の電源と導通し、節点Ｎ２の電位がＶｎ２
１になる。ここで、Ｖｎ２１は、トランジスタ１１６とトランジスタ１１５との動作点に
よって決定される。なお、トランジスタ１１５とトランジスタ１１６は、その２つのトラ
ンジスタを用いてインバータを構成している。よって、トランジスタ１１５のゲート端子
（節点Ｎ１）にＬレベルの信号が入力されたときには、節点Ｎ２にはＨレベルの信号が入
力される。ここで、Ｖｎ２１は、トランジスタ１１８をオフできる電位である。したがっ
て、入力端子ＩＮ３がＬレベルであっても、トランジスタ１１８はオフしているので、節
点Ｎ３はＶＤＤを維持することができる。入力端子ＩＮ２はＨレベルになり、出力端子Ｏ
ＵＴはトランジスタ１１２を介して入力端子ＩＮ２と導通しているので、出力端子ＯＵＴ
の電位がＶＤＤになる。
及びトランジスタ１１５がオンする。節点Ｎ２はトランジスタ１１５を介して第２の電源
と導通、及びトランジスタ１１６を介して第１の電源と導通し、節点Ｎ２の電位がＶｎ２
１になる。ここで、Ｖｎ２１は、トランジスタ１１６とトランジスタ１１５との動作点に
よって決定される。なお、トランジスタ１１５とトランジスタ１１６は、その２つのトラ
ンジスタを用いてインバータを構成している。よって、トランジスタ１１５のゲート端子
（節点Ｎ１）にＬレベルの信号が入力されたときには、節点Ｎ２にはＨレベルの信号が入
力される。ここで、Ｖｎ２１は、トランジスタ１１８をオフできる電位である。したがっ
て、入力端子ＩＮ３がＬレベルであっても、トランジスタ１１８はオフしているので、節
点Ｎ３はＶＤＤを維持することができる。入力端子ＩＮ２はＨレベルになり、出力端子Ｏ
ＵＴはトランジスタ１１２を介して入力端子ＩＮ２と導通しているので、出力端子ＯＵＴ
の電位がＶＤＤになる。
節点Ｎ２の電位はＶｎ２１になり、トランジスタ１１８がオフしているので、節点Ｎ３は
ＶＤＤを維持し、トランジスタ１１３、及びトランジスタ１１４がオフする。
ＶＤＤを維持し、トランジスタ１１３、及びトランジスタ１１４がオフする。
以上の動作により、期間Ｔ１では、トランジスタ１１２をオンしており、出力端子ＯＵＴ
をＨレベルにしている。また、トランジスタ１１１がオフなので、節点Ｎ１をフローティ
ング状態にしている。
をＨレベルにしている。また、トランジスタ１１１がオフなので、節点Ｎ１をフローティ
ング状態にしている。
次に、期間Ｔ２におけるフリップフロップ回路１１０の動作について説明する。
期間Ｔ２では、入力端子ＩＮ１はＨレベルになり、トランジスタ１１１がオフしている。
入力端子ＩＮ４はＨレベルのままであり、トランジスタ１１７がオフしている。そのため
、節点Ｎ１は期間Ｔ１に引き続きフローティング状態になり、期間Ｔ１の電位Ｖｎ１１を
維持する。
入力端子ＩＮ４はＨレベルのままであり、トランジスタ１１７がオフしている。そのため
、節点Ｎ１は期間Ｔ１に引き続きフローティング状態になり、期間Ｔ１の電位Ｖｎ１１を
維持する。
節点Ｎ１の電位はＶｎ１１を維持しているため、トランジスタ１１２がオンしている。そ
して、入力端子ＩＮ２がＨレベルになる。すると、出力端子ＯＵＴはトランジスタ１１２
を介して入力端子ＩＮ２と導通し、出力端子ＯＵＴの電位がＶＤＤから減少する。節点Ｎ
１の電位は容量素子１１９の容量結合によってＶｎ１２に変化し、トランジスタ１１２が
オンし続ける。いわゆるブートストラップ動作が行われる。その結果、出力端子ＯＵＴは
入力端子ＩＮ２の電位であるＶＳＳと等しい電位まで減少する。なお、Ｖｎ１２は、電位
ＶＳＳからトランジスタ１１２のしきい値電位Ｖｔｈ１１２の絶対値を引いた値（ＶＳＳ
−｜Ｖｔｈ１１２｜）以下である。入力端子ＩＮ２はＬレベルになっており、出力端子Ｏ
ＵＴはトランジスタ１１２を介して入力端子ＩＮ２と導通しているので、出力端子ＯＵＴ
の電位がＶＳＳになる。
して、入力端子ＩＮ２がＨレベルになる。すると、出力端子ＯＵＴはトランジスタ１１２
を介して入力端子ＩＮ２と導通し、出力端子ＯＵＴの電位がＶＤＤから減少する。節点Ｎ
１の電位は容量素子１１９の容量結合によってＶｎ１２に変化し、トランジスタ１１２が
オンし続ける。いわゆるブートストラップ動作が行われる。その結果、出力端子ＯＵＴは
入力端子ＩＮ２の電位であるＶＳＳと等しい電位まで減少する。なお、Ｖｎ１２は、電位
ＶＳＳからトランジスタ１１２のしきい値電位Ｖｔｈ１１２の絶対値を引いた値（ＶＳＳ
−｜Ｖｔｈ１１２｜）以下である。入力端子ＩＮ２はＬレベルになっており、出力端子Ｏ
ＵＴはトランジスタ１１２を介して入力端子ＩＮ２と導通しているので、出力端子ＯＵＴ
の電位がＶＳＳになる。
節点Ｎ１の電位がＶｎ１２になっても、トランジスタ１１５は引き続きオフのままである
。そのため、節点Ｎ２の電位、及び節点Ｎ３の電位は、期間Ｔ１のときの電位と同じ電位
になる。
。そのため、節点Ｎ２の電位、及び節点Ｎ３の電位は、期間Ｔ１のときの電位と同じ電位
になる。
以上の動作により、期間Ｔ２では、ブートストラップ動作により、フローティング状態の
節点Ｎ１の電位を下げることで、出力端子ＯＵＴをＶＳＳにしている。
節点Ｎ１の電位を下げることで、出力端子ＯＵＴをＶＳＳにしている。
次に、期間Ｔ３におけるフリップフロップ回路１１０の動作について説明する。
期間Ｔ３では、入力端子ＩＮ１はＨレベルのままであり、トランジスタ１１１がオフして
いる。入力端子ＩＮ４はＬレベルになり、トランジスタ１１７がオンする。すると、節点
Ｎ１はトランジスタ１１７を介して第２の電源と導通し、節点Ｎ１の電位がＶＤＤになる
。
いる。入力端子ＩＮ４はＬレベルになり、トランジスタ１１７がオンする。すると、節点
Ｎ１はトランジスタ１１７を介して第２の電源と導通し、節点Ｎ１の電位がＶＤＤになる
。
節点Ｎ１の電位はＶＤＤになり、トランジスタ１１２、及びトランジスタ１１５がオフす
る。節点Ｎ２はトランジスタ１１６を介して第１の電源と導通しているので、節点Ｎ２の
電位が減少してＶｎ２２になる。ここで、Ｖｎ２２は、電源電位ＶＳＳとトランジスタ１
１６のしきい値電位Ｖｔｈ１１６の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ１１６｜）
である。なお、Ｖｎ２２は、トランジスタ１１８をオンできる電位である。
る。節点Ｎ２はトランジスタ１１６を介して第１の電源と導通しているので、節点Ｎ２の
電位が減少してＶｎ２２になる。ここで、Ｖｎ２２は、電源電位ＶＳＳとトランジスタ１
１６のしきい値電位Ｖｔｈ１１６の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ１１６｜）
である。なお、Ｖｎ２２は、トランジスタ１１８をオンできる電位である。
節点Ｎ２の電位はＶｎ２２になり、トランジスタ１１８がオンする。そして、入力端子Ｉ
Ｎ３はＬレベルになっているので、節点Ｎ３はトランジスタ１１８を介して入力端子ＩＮ
３と導通し、節点Ｎ３の電位がＶｎ３１になる。ここで、Ｖｎ３１は、節点Ｎ２の電位Ｖ
ｎ２２とトランジスタ１１８のしきい値電位Ｖｔｈ１１８の絶対値との和となる値（Ｖｎ
２２＋｜Ｖｔｈ１１８｜）になる。なお、Ｖｎ３１は、電源電位ＶＳＳとトランジスタ１
１６のしきい値電位Ｖｔｈ１１６の絶対値、及びトランジスタ１１８のしきい値電位Ｖｔ
ｈ１１８の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ１１６｜＋｜Ｖｔｈ１１８｜）に相
当する。また、Ｖｎ３１は、トランジスタ１１３、及びトランジスタ１１４をオンできる
電圧である。
Ｎ３はＬレベルになっているので、節点Ｎ３はトランジスタ１１８を介して入力端子ＩＮ
３と導通し、節点Ｎ３の電位がＶｎ３１になる。ここで、Ｖｎ３１は、節点Ｎ２の電位Ｖ
ｎ２２とトランジスタ１１８のしきい値電位Ｖｔｈ１１８の絶対値との和となる値（Ｖｎ
２２＋｜Ｖｔｈ１１８｜）になる。なお、Ｖｎ３１は、電源電位ＶＳＳとトランジスタ１
１６のしきい値電位Ｖｔｈ１１６の絶対値、及びトランジスタ１１８のしきい値電位Ｖｔ
ｈ１１８の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ１１６｜＋｜Ｖｔｈ１１８｜）に相
当する。また、Ｖｎ３１は、トランジスタ１１３、及びトランジスタ１１４をオンできる
電圧である。
節点Ｎ３の電位はＶｎ３１になり、トランジスタ１１３がオンする。そして、出力端子Ｏ
ＵＴはトランジスタ１１３を介して第２の電源と導通しているので、出力端子ＯＵＴの電
位がＶＤＤになる。
ＵＴはトランジスタ１１３を介して第２の電源と導通しているので、出力端子ＯＵＴの電
位がＶＤＤになる。
以上の動作により、期間Ｔ３では、節点Ｎ１にＶＤＤを供給し、トランジスタ１１２、及
びトランジスタ１１５をオフしている。また、節点Ｎ３をＬレベルにし、トランジスタ１
１３、及びトランジスタ１１４をオンしている。よって、出力端子ＯＵＴの電位をＶＤＤ
にし、出力端子ＯＵＴをＨレベルにしている。
びトランジスタ１１５をオフしている。また、節点Ｎ３をＬレベルにし、トランジスタ１
１３、及びトランジスタ１１４をオンしている。よって、出力端子ＯＵＴの電位をＶＤＤ
にし、出力端子ＯＵＴをＨレベルにしている。
次に、期間Ｔ４におけるフリップフロップ回路１１０の動作について説明する。
期間Ｔ４では、入力端子ＩＮ３はＨレベルになり、節点Ｎ３の電位がＶＤＤになる。よっ
て、トランジスタ１１３がオフする。また、トランジスタ１１４もオフする。入力端子Ｉ
Ｎ４はＨレベルになり、トランジスタ１１７がオフする。すると、節点Ｎ１はフローティ
ング状態になり、節点Ｎ１の電位がＶＤＤを維持する。
て、トランジスタ１１３がオフする。また、トランジスタ１１４もオフする。入力端子Ｉ
Ｎ４はＨレベルになり、トランジスタ１１７がオフする。すると、節点Ｎ１はフローティ
ング状態になり、節点Ｎ１の電位がＶＤＤを維持する。
節点Ｎ１の電位はＶＤＤのままなので、トランジスタ１１２がオフのままであり、トラン
ジスタ１１５もオフのままである。よって、節点Ｎ２はＶｎ２２のままであり、トランジ
スタ１１８がオフのままである。
ジスタ１１５もオフのままである。よって、節点Ｎ２はＶｎ２２のままであり、トランジ
スタ１１８がオフのままである。
トランジスタ１１２、及びトランジスタ１１３はオフするため、出力端子ＯＵＴはフロー
ティング状態になる。よって、出力端子ＯＵＴの電位がＶＤＤを維持する。
ティング状態になる。よって、出力端子ＯＵＴの電位がＶＤＤを維持する。
以上の動作により、期間Ｔ４では、出力端子ＯＵＴの電位をＶＤＤに維持し、トランジス
タ１１３、及びトランジスタ１１４をオフできる。このようにトランジスタ１１３、及び
トランジスタ１１４は常時、オンにならないので、トランジスタ１１３、及びトランジス
タ１１４の特性劣化を抑制することができる。
タ１１３、及びトランジスタ１１４をオフできる。このようにトランジスタ１１３、及び
トランジスタ１１４は常時、オンにならないので、トランジスタ１１３、及びトランジス
タ１１４の特性劣化を抑制することができる。
期間Ｔ１〜期間Ｔ４の関係について説明する。期間Ｔ１の次の期間は期間Ｔ２であり、期
間Ｔ２の次の期間は期間Ｔ３であり、期間Ｔ３の次の期間は期間Ｔ４である。ここで、期
間Ｔ４の次の期間は期間Ｔ１、又は期間Ｔ３である。つまり、期間Ｔ４の次の期間は、入
力端子ＩＮ１がＬレベルになれば期間Ｔ１になり、入力端子ＩＮ１がＨレベルのままであ
れば期間Ｔ３になる。また、期間Ｔ３が期間Ｔ４の次の期間だった場合は、入力端子ＩＮ
４はＨレベルのままであり、トランジスタ１１７がオフのままである。
間Ｔ２の次の期間は期間Ｔ３であり、期間Ｔ３の次の期間は期間Ｔ４である。ここで、期
間Ｔ４の次の期間は期間Ｔ１、又は期間Ｔ３である。つまり、期間Ｔ４の次の期間は、入
力端子ＩＮ１がＬレベルになれば期間Ｔ１になり、入力端子ＩＮ１がＨレベルのままであ
れば期間Ｔ３になる。また、期間Ｔ３が期間Ｔ４の次の期間だった場合は、入力端子ＩＮ
４はＨレベルのままであり、トランジスタ１１７がオフのままである。
ここで、トランジスタ１１１〜トランジスタ１１８、及び容量素子１１９が有する機能は
、それぞれ図１に示したトランジスタ１１〜トランジスタ１８、及び容量素子１９と同じ
機能を有する。
、それぞれ図１に示したトランジスタ１１〜トランジスタ１８、及び容量素子１９と同じ
機能を有する。
このように、図１１に示すフリップフロップ回路１１０では、トランジスタ１１３、及び
トランジスタ１１４が期間Ｔ３においてオンし、期間Ｔ４においてオフすることで、トラ
ンジスタ１１３、及びトランジスタ１１４が常時オンしていることを避けられる。従って
、トランジスタ１１３、及びトランジスタ１１４の特性劣化が抑制される。そのため、図
１１に示すフリップフロップ回路１１０は、トランジスタ１１３、及びトランジスタ１１
４の特性劣化による誤動作も抑制することができる。
トランジスタ１１４が期間Ｔ３においてオンし、期間Ｔ４においてオフすることで、トラ
ンジスタ１１３、及びトランジスタ１１４が常時オンしていることを避けられる。従って
、トランジスタ１１３、及びトランジスタ１１４の特性劣化が抑制される。そのため、図
１１に示すフリップフロップ回路１１０は、トランジスタ１１３、及びトランジスタ１１
４の特性劣化による誤動作も抑制することができる。
また、トランジスタ１１３、及びトランジスタ１１４がオンすると、電源電位ＶＤＤが出
力端子ＯＵＴ、及び節点Ｎ１に供給される。そのため、図１１に示すフリップフロップ回
路１１０は、一定期間毎に出力端子ＯＵＴ、及び節点Ｎ１に電源電位ＶＤＤを供給でき、
出力端子ＯＵＴ、及び節点Ｎ１の電位の変動を減らすことができる。
力端子ＯＵＴ、及び節点Ｎ１に供給される。そのため、図１１に示すフリップフロップ回
路１１０は、一定期間毎に出力端子ＯＵＴ、及び節点Ｎ１に電源電位ＶＤＤを供給でき、
出力端子ＯＵＴ、及び節点Ｎ１の電位の変動を減らすことができる。
また、図１１に示したフリップフロップ回路１１０は、半導体層にポリシリコンを用いる
ことができ、製造工程の簡略化を図ることができる。したがって、製造コストの削減や歩
留まりの向上を図ることができる。さらに、ポリシリコンの特性は劣化しにくいため、半
導体層にアモルファスシリコンを用いた場合よりも、半導体装置の長寿命を長くすること
ができる。また、本発明のフリップフロップ回路を用いることにより、半導体装置の寿命
をさらに長くすることができる。さらに、ポリシリコンを用いたトランジスタの移動度は
大きいため、フリップフロップ回路１１０は高速動作が可能となる。
ことができ、製造工程の簡略化を図ることができる。したがって、製造コストの削減や歩
留まりの向上を図ることができる。さらに、ポリシリコンの特性は劣化しにくいため、半
導体層にアモルファスシリコンを用いた場合よりも、半導体装置の長寿命を長くすること
ができる。また、本発明のフリップフロップ回路を用いることにより、半導体装置の寿命
をさらに長くすることができる。さらに、ポリシリコンを用いたトランジスタの移動度は
大きいため、フリップフロップ回路１１０は高速動作が可能となる。
なお、容量素子１１９は、ゲート配線層と半導体層とによって形成されることが望ましい
。ゲート配線層と半導体層とは、ゲート絶縁膜を介して堆積されている。ゲート絶縁膜の
膜圧は層間膜などの他の絶縁層に比べて非常に薄いため、容量素子は絶縁体としてゲート
絶縁膜を用いると小面積、大容量になる。
。ゲート配線層と半導体層とは、ゲート絶縁膜を介して堆積されている。ゲート絶縁膜の
膜圧は層間膜などの他の絶縁層に比べて非常に薄いため、容量素子は絶縁体としてゲート
絶縁膜を用いると小面積、大容量になる。
なお、トランジスタ１１５のサイズ（Ｗ／Ｌ）は、トランジスタ１１６のサイズよりも大
きいことが望ましい。ここで、「Ｗ」はトランジスタのチャネル幅を示し、「Ｌ」はトラ
ンジスタのチャネル長を示す。トランジスタ１１５がオンする場合、節点Ｎ２の電位はト
ランジスタ１１５、トランジスタ１１６との動作点によって決定される。つまり、トラン
ジスタ１１５のサイズはトランジスタ１１６のサイズよりも十分大きくないと、節点Ｎ２
の電位が高くなり、トランジスタ１１８がオフできなくなる。したがって、トランジスタ
１１８がオフするようにするために、トランジスタ１１５のサイズは、トランジスタ１１
６のサイズよりも十分大きくしておく必要がある。
きいことが望ましい。ここで、「Ｗ」はトランジスタのチャネル幅を示し、「Ｌ」はトラ
ンジスタのチャネル長を示す。トランジスタ１１５がオンする場合、節点Ｎ２の電位はト
ランジスタ１１５、トランジスタ１１６との動作点によって決定される。つまり、トラン
ジスタ１１５のサイズはトランジスタ１１６のサイズよりも十分大きくないと、節点Ｎ２
の電位が高くなり、トランジスタ１１８がオフできなくなる。したがって、トランジスタ
１１８がオフするようにするために、トランジスタ１１５のサイズは、トランジスタ１１
６のサイズよりも十分大きくしておく必要がある。
また、トランジスタ１１５のサイズは、トランジスタ１１６のサイズの４倍以上であるこ
とが望ましい。より望ましくは、１０倍以上である。電源電圧が小さいときは、トランジ
スタのサイズ比は４倍程度でいいが、電源電圧が大きくなると、トランジスタのサイズ比
は１０倍程度必要となる。
とが望ましい。より望ましくは、１０倍以上である。電源電圧が小さいときは、トランジ
スタのサイズ比は４倍程度でいいが、電源電圧が大きくなると、トランジスタのサイズ比
は１０倍程度必要となる。
ここで、レベルシフト回路などがフリップフロップ回路１１０の出力端子ＯＵＴに接続さ
れている場合は、トランジスタのサイズ比は４倍以上が望ましい。なぜなら、フリップフ
ロップ回路１１０の出力信号の振幅電圧はレベルシフト回路などによって大きくなるため
、フリップフロップ回路１１０が小さい電源電圧で動作することが多いからである。
れている場合は、トランジスタのサイズ比は４倍以上が望ましい。なぜなら、フリップフ
ロップ回路１１０の出力信号の振幅電圧はレベルシフト回路などによって大きくなるため
、フリップフロップ回路１１０が小さい電源電圧で動作することが多いからである。
また、レベルシフト回路などがフリップフロップ回路１１０の出力端子ＯＵＴに接続され
ていない場合は、トランジスタのサイズ比は１０倍以上が望ましい。なぜなら、フリップ
フロップ回路１１０の出力信号はレベルシフトせずに、なんらかの動作に適用されるため
、フリップフロップ回路１１０が大きい電源電圧で動作することが多いからである。
ていない場合は、トランジスタのサイズ比は１０倍以上が望ましい。なぜなら、フリップ
フロップ回路１１０の出力信号はレベルシフトせずに、なんらかの動作に適用されるため
、フリップフロップ回路１１０が大きい電源電圧で動作することが多いからである。
なお、各電源電位、及び制御信号の電位は、対象とするトランジスタのオン・オフを制御
できれば、どんな電位でもよい。
できれば、どんな電位でもよい。
例えば、電源電位ＶＳＳは、制御信号のＬレベルの電位よりも低くてもよい。なぜなら、
節点Ｎ３の電位はＶｎ３１（ＶＳＳ＋｜Ｖｔｈ１６｜＋｜Ｖｔｈ１８｜）であるため、電
源電位ＶＳＳが低くなれば、節点Ｎ３の電位Ｖｎ３１も低くなるからである。したがって
、節点Ｎ３の電位Ｖｎ３１が低くなることで、トランジスタ１１３、及びトランジスタ１
１４のしきい値電位が特性劣化によって低くなっても、トランジスタ１１３、及びトラン
ジスタ１１４は確実にオンすることができる。
節点Ｎ３の電位はＶｎ３１（ＶＳＳ＋｜Ｖｔｈ１６｜＋｜Ｖｔｈ１８｜）であるため、電
源電位ＶＳＳが低くなれば、節点Ｎ３の電位Ｖｎ３１も低くなるからである。したがって
、節点Ｎ３の電位Ｖｎ３１が低くなることで、トランジスタ１１３、及びトランジスタ１
１４のしきい値電位が特性劣化によって低くなっても、トランジスタ１１３、及びトラン
ジスタ１１４は確実にオンすることができる。
また、電源電位ＶＳＳは、各トランジスタのオン・オフを制御できれば、制御信号のＬレ
ベルの電位よりも高くてもよい。
ベルの電位よりも高くてもよい。
なお、容量素子１１９は、トランジスタ１１２のゲート端子と第２端子との間のゲート容
量（寄生容量）が十分大きければ、必ずしも必要ではない。
量（寄生容量）が十分大きければ、必ずしも必要ではない。
例えば、図１３のフリップフロップ回路１３０のように、容量素子１１９を接続しなくて
もよい。したがって、フリップフロップ回路１３０の素子数がフリップフロップ回路１１
０の素子数に比べて１つ少なくなるので、フリップフロップ回路１３０は各素子を高密度
に配置することができる。
もよい。したがって、フリップフロップ回路１３０の素子数がフリップフロップ回路１１
０の素子数に比べて１つ少なくなるので、フリップフロップ回路１３０は各素子を高密度
に配置することができる。
また、別の例として、図１６のフリップフロップ回路１６０のように、トランジスタ１６
１を用いて容量素子を形成してもよい。なぜなら、トランジスタ１６１がオンしていれば
、トランジスタ１６１のゲート容量は容量素子として十分に機能するからである。
１を用いて容量素子を形成してもよい。なぜなら、トランジスタ１６１がオンしていれば
、トランジスタ１６１のゲート容量は容量素子として十分に機能するからである。
なお、期間Ｔ１、及び期間Ｔ２（ブートストラップ動作時）において、トランジスタ１６
１はオンしているため、チャネル領域がトランジスタ１６１に形成され、トランジスタ１
６１が容量素子として機能する。一方、期間Ｔ３、期間Ｔ４（ブートストラップ動作をし
ていないとき）において、トランジスタ１６１はオフしているため、チャネル領域がトラ
ンジスタ１０１に形成されず、トランジスタ１６１は容量素子として機能しないか、小さ
い容量素子として機能する。
１はオンしているため、チャネル領域がトランジスタ１６１に形成され、トランジスタ１
６１が容量素子として機能する。一方、期間Ｔ３、期間Ｔ４（ブートストラップ動作をし
ていないとき）において、トランジスタ１６１はオフしているため、チャネル領域がトラ
ンジスタ１０１に形成されず、トランジスタ１６１は容量素子として機能しないか、小さ
い容量素子として機能する。
ここで、先ほど述べた図１６のフリップフロップ回路１６０のように、トランジスタ１６
１を用いて容量素子を形成することで、トランジスタ１６１は必要なとき（期間Ｔ１、及
び期間Ｔ２）だけ容量素子として機能し、不必要なとき（期間Ｔ３、及び期間Ｔ４）には
容量素子として機能しないので、フリップフロップ回路１６０は節点Ｎ１や出力端子ＯＵ
Ｔの電位の変化によって誤動作しにくくなる。
１を用いて容量素子を形成することで、トランジスタ１６１は必要なとき（期間Ｔ１、及
び期間Ｔ２）だけ容量素子として機能し、不必要なとき（期間Ｔ３、及び期間Ｔ４）には
容量素子として機能しないので、フリップフロップ回路１６０は節点Ｎ１や出力端子ＯＵ
Ｔの電位の変化によって誤動作しにくくなる。
なお、トランジスタ１６１は、トランジスタ１１２と同じ極性である。
なお、トランジスタ１１１の第１端子は、期間Ｔ１、及び期間Ｔ２において、節点Ｎ１を
フローティング状態にできれば、どこに接続されていてもよい。
フローティング状態にできれば、どこに接続されていてもよい。
例えば、図１４のフリップフロップ回路１４０のように、トランジスタ１１１の第１端子
は、入力端子ＩＮ１に接続されていてもよい。なぜなら、トランジスタ１１１の第１端子
が入力端子ＩＮ１に接続されていても、期間Ｔ１、及び期間Ｔ２において、節点Ｎ１をフ
ローティング状態にできるからである。
は、入力端子ＩＮ１に接続されていてもよい。なぜなら、トランジスタ１１１の第１端子
が入力端子ＩＮ１に接続されていても、期間Ｔ１、及び期間Ｔ２において、節点Ｎ１をフ
ローティング状態にできるからである。
なお、図１１のフリップフロップ回路１１０において、入力端子ＩＮ１の電位が変化する
と、ノイズがトランジスタ１１１の第１端子とゲート端子との間の寄生容量によって第１
の電源に発生する。また、電流がトランジスタ１１１のオン、オフによって第１の電源か
ら節点Ｎ１に流れると、ノイズがその電流の電圧降下によって第１の電源に発生する。こ
れらのノイズが入力端子ＩＮ１の電位の変化によって発生する。
と、ノイズがトランジスタ１１１の第１端子とゲート端子との間の寄生容量によって第１
の電源に発生する。また、電流がトランジスタ１１１のオン、オフによって第１の電源か
ら節点Ｎ１に流れると、ノイズがその電流の電圧降下によって第１の電源に発生する。こ
れらのノイズが入力端子ＩＮ１の電位の変化によって発生する。
ここで、先ほど述べた図１４のフリップフロップ回路１４０のように接続することにより
、先ほど述べたノイズを抑制することができる。また、第１の電源のノイズが抑制される
ことにより、第１の電源を用いている他の回路が安定して動作することができる。
、先ほど述べたノイズを抑制することができる。また、第１の電源のノイズが抑制される
ことにより、第１の電源を用いている他の回路が安定して動作することができる。
なお、第１の電源を用いている他の回路とは、フリップフロップ回路１４０の出力端子Ｏ
ＵＴに接続されるインバータ回路、レベルシフト回路、ラッチ回路、又はＰＷＣ回路など
である。
ＵＴに接続されるインバータ回路、レベルシフト回路、ラッチ回路、又はＰＷＣ回路など
である。
なお、トランジスタ１１６は、トランジスタ１１５とでインバータ回路を構成できれば、
様々なものを用いることができる。トランジスタ１１６は必ずしも整流性を有している必
要はなく、電流が流れると、電圧が発生する素子であれば様々なものを用いることができ
る。
様々なものを用いることができる。トランジスタ１１６は必ずしも整流性を有している必
要はなく、電流が流れると、電圧が発生する素子であれば様々なものを用いることができ
る。
例えば、図１５のフリップフロップ回路１５０のように、トランジスタ１１６の代わりに
抵抗素子１５１を接続してもよい。なぜなら、トランジスタ１１６の代わりに抵抗素子１
５１を接続しても、抵抗素子１５１とトランジスタ１１５とで、インバータ回路を構成で
きるからである。
抵抗素子１５１を接続してもよい。なぜなら、トランジスタ１１６の代わりに抵抗素子１
５１を接続しても、抵抗素子１５１とトランジスタ１１５とで、インバータ回路を構成で
きるからである。
なお、トランジスタ１１５がオフのときに、節点Ｎ２の電位は第１の電源の電位と同じＶ
ＳＳになる。また、このときの節点Ｎ３の電位は電源電位ＶＳＳとトランジスタ１１８の
しきい値電位Ｖｔｈ１１８の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ１１８｜）になる
。
ＳＳになる。また、このときの節点Ｎ３の電位は電源電位ＶＳＳとトランジスタ１１８の
しきい値電位Ｖｔｈ１１８の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ１１８｜）になる
。
ここで、先ほど述べた図１５のフリップフロップ回路１５０のように、トランジスタ１１
６の代わりに抵抗素子１５１を用いることで、各トランジスタのしきい値電位が特性劣化
によって高くなっても、節点Ｎ２の電位はＶＳＳになり、節点Ｎ３の電位はトランジスタ
１１８のしきい値電位分だけＶＳＳよりも高くなるだけなので、トランジスタ１１３、及
びトランジスタ１１４がオンしやすくできる。
６の代わりに抵抗素子１５１を用いることで、各トランジスタのしきい値電位が特性劣化
によって高くなっても、節点Ｎ２の電位はＶＳＳになり、節点Ｎ３の電位はトランジスタ
１１８のしきい値電位分だけＶＳＳよりも高くなるだけなので、トランジスタ１１３、及
びトランジスタ１１４がオンしやすくできる。
なお、入力端子ＩＮ１、入力端子ＩＮ２、入力端子ＩＮ３、及び入力端子ＩＮ４は制御信
号を供給されているが、本発明は必ずしもこれに限定しない。
号を供給されているが、本発明は必ずしもこれに限定しない。
例えば、入力端子ＩＮ１、入力端子ＩＮ２、入力端子ＩＮ３、及び入力端子ＩＮ４は、電
源電位ＶＤＤを供給されていてもよいし、電源電位ＶＳＳを供給されていてもよいし、他
の電位を供給されていてもよい。
源電位ＶＤＤを供給されていてもよいし、電源電位ＶＳＳを供給されていてもよいし、他
の電位を供給されていてもよい。
なお、トランジスタ１１１の第１端子、及びトランジスタ１１６の第１端子は第１の電源
に接続されているが、本発明は必ずしもこれに限定しない。
に接続されているが、本発明は必ずしもこれに限定しない。
例えば、トランジスタ１１１の第１端子、及びトランジスタ１１６の第１端子はそれぞれ
別の電源に接続されていてもよい。このとき、トランジスタ１１６の第１端子に接続する
電源の電位は、トランジスタ１１１の第１端子に接続されている電源の電位よりも高いこ
とが望ましい。
別の電源に接続されていてもよい。このとき、トランジスタ１１６の第１端子に接続する
電源の電位は、トランジスタ１１１の第１端子に接続されている電源の電位よりも高いこ
とが望ましい。
別の例として、トランジスタ１１１の第１端子、及びトランジスタ１１６の第１端子はそ
れぞれ制御信号が供給されていてもよい。
れぞれ制御信号が供給されていてもよい。
なお、トランジスタ１１３の第１端子、トランジスタ１１４の第１端子、及びトランジス
タ１１７の第１端子は第２の電源に接続されているが、本発明は必ずしもこれに限定しな
い。
タ１１７の第１端子は第２の電源に接続されているが、本発明は必ずしもこれに限定しな
い。
例えば、トランジスタ１１３の第１端子、トランジスタ１１４の第１端子、及びトランジ
スタ１１７の第１端子はそれぞれ別の電源に接続されていてもよい。
スタ１１７の第１端子はそれぞれ別の電源に接続されていてもよい。
なお、本実施形態は、本明細書中の他の実施形態、実施例のいかなる記載とも自由に組み
合わせて実施することができる。すなわち、本発明のシフトレジスタ回路は、非選択期間
において、トランジスタが一定時間毎にオンすることで、出力端子に電源電位を供給する
。こうすることで、シフトレジスタ回路の出力端子は、該トランジスタを介して電源電位
が供給される。該トランジスタは非選択期間において常時オンしていないので、該トラン
ジスタのしきい値電位のシフトは、抑制される。また、シフトレジスタ回路の出力端子は
、該トランジスタを介して一定期間毎に電源電位が供給される。そのため、シフトレジス
タ回路は、ノイズが出力端子に発生することを抑制できる。
合わせて実施することができる。すなわち、本発明のシフトレジスタ回路は、非選択期間
において、トランジスタが一定時間毎にオンすることで、出力端子に電源電位を供給する
。こうすることで、シフトレジスタ回路の出力端子は、該トランジスタを介して電源電位
が供給される。該トランジスタは非選択期間において常時オンしていないので、該トラン
ジスタのしきい値電位のシフトは、抑制される。また、シフトレジスタ回路の出力端子は
、該トランジスタを介して一定期間毎に電源電位が供給される。そのため、シフトレジス
タ回路は、ノイズが出力端子に発生することを抑制できる。
（実施の形態２）
本実施の形態では、本発明のシフトレジスタ回路の構成について説明する。
本実施の形態では、本発明のシフトレジスタ回路の構成について説明する。
図１７に、本発明のシフトレジスタ回路の一形態を示す。図１７に示すシフトレジスタ回
路は、複数のフリップフロップ回路１７１、制御信号線１７２、制御信号線１７３、及び
制御信号線１７４を有している。
路は、複数のフリップフロップ回路１７１、制御信号線１７２、制御信号線１７３、及び
制御信号線１７４を有している。
図１７のシフトレジスタ回路に示すように、各フリップフロップ回路１７１は、入力端子
ＩＮ１が前段のフリップフロップ回路１７１の出力端子ＯＵＴに接続されている。出力端
子ＯＵＴが次の段のフリップフロップ回路１７１の入力端子ＩＮ１、前段のフリップフロ
ップ回路１７１の入力端子ＩＮ４、及びシフトレジスタ回路の出力端子ＳＲｏｕｔに接続
されている。ただし、１段目のフリップフロップ回路１７１の入力端子ＩＮ１は、制御信
号線１７２に接続されている。また、最終段のフリップフロップ回路１７１の入力端子Ｉ
Ｎ４は、電源と接続されている。奇数段のフリップフロップ回路１７１では、入力端子Ｉ
Ｎ２が制御信号線１７３に接続され、入力端子ＩＮ３が制御信号線１７４に接続されてい
る。一方で、偶数段のフリップフロップ回路１７１では、入力端子ＩＮ２が制御信号線１
７４に接続され、入力端子ＩＮ３が制御信号線１７３に接続されている。
ＩＮ１が前段のフリップフロップ回路１７１の出力端子ＯＵＴに接続されている。出力端
子ＯＵＴが次の段のフリップフロップ回路１７１の入力端子ＩＮ１、前段のフリップフロ
ップ回路１７１の入力端子ＩＮ４、及びシフトレジスタ回路の出力端子ＳＲｏｕｔに接続
されている。ただし、１段目のフリップフロップ回路１７１の入力端子ＩＮ１は、制御信
号線１７２に接続されている。また、最終段のフリップフロップ回路１７１の入力端子Ｉ
Ｎ４は、電源と接続されている。奇数段のフリップフロップ回路１７１では、入力端子Ｉ
Ｎ２が制御信号線１７３に接続され、入力端子ＩＮ３が制御信号線１７４に接続されてい
る。一方で、偶数段のフリップフロップ回路１７１では、入力端子ＩＮ２が制御信号線１
７４に接続され、入力端子ＩＮ３が制御信号線１７３に接続されている。
なお、フリップフロップ回路１７１は、実施の形態１で示したフリップフロップ回路と同
様なものを用いることができる。
様なものを用いることができる。
また、フリップフロップ回路１７１の入力端子ＩＮ１〜入力端子ＩＮ４、及び出力端子Ｏ
ＵＴは、実施の形態１で説明したものと同様なものを用いることができる。
ＵＴは、実施の形態１で説明したものと同様なものを用いることができる。
また、本発明のシフトレジスタ回路の１段目の出力端子ＳＲｏｕｔを出力端子ＳＲｏｕｔ
１とし、２段目の出力端子ＳＲｏｕｔを出力端子ＳＲｏｕｔ２とし、３段目の出力端子Ｓ
Ｒｏｕｔを出力端子ＳＲｏｕｔ３とし、４段目の出力端子ＳＲｏｕｔを出力端子ＳＲｏｕ
ｔ４とし、ｎ段目の出力端子ＳＲｏｕｔを出力端子ＳＲｏｕｔｎとする。
１とし、２段目の出力端子ＳＲｏｕｔを出力端子ＳＲｏｕｔ２とし、３段目の出力端子Ｓ
Ｒｏｕｔを出力端子ＳＲｏｕｔ３とし、４段目の出力端子ＳＲｏｕｔを出力端子ＳＲｏｕ
ｔ４とし、ｎ段目の出力端子ＳＲｏｕｔを出力端子ＳＲｏｕｔｎとする。
また、フリップフロップ回路１７１は、便宜上、電源、及び電源線を図示していない。電
源、及び電源線は、実施の形態１で説明した第１の電源、及び第２の電源を用いることが
できる。よって、第１の電源の電源電位ＶＤＤと第２の電源の電源電位ＶＳＳとの電位差
（ＶＤＤ−ＶＳＳ）が、フリップフロップ回路１７１の電源電圧に相当する。
源、及び電源線は、実施の形態１で説明した第１の電源、及び第２の電源を用いることが
できる。よって、第１の電源の電源電位ＶＤＤと第２の電源の電源電位ＶＳＳとの電位差
（ＶＤＤ−ＶＳＳ）が、フリップフロップ回路１７１の電源電圧に相当する。
また、制御信号線１７２〜制御信号線１７４には、それぞれ制御信号ＳＳＰ、ＣＫ、ＣＫ
Ｂが供給されている。また、シフトレジスタ回路の出力端子ＳＲｏｕｔ１〜出力端子ＳＲ
ｏｕｔ４、及び出力端子ＳＲｏｕｔｎには、それぞれ１段目〜４段目、及びｎ段目のフリ
ップフロップ回路１７１の出力信号が供給されている。
Ｂが供給されている。また、シフトレジスタ回路の出力端子ＳＲｏｕｔ１〜出力端子ＳＲ
ｏｕｔ４、及び出力端子ＳＲｏｕｔｎには、それぞれ１段目〜４段目、及びｎ段目のフリ
ップフロップ回路１７１の出力信号が供給されている。
次に、図１８に示すタイミングチャートを用いて、図１７に示すシフトレジスタ回路の動
作について説明する。図１８は、図１７に示した制御信号線１７２〜制御信号線１７４に
それぞれ供給される制御信号ＳＳＰ、制御信号ＣＫ、制御信号ＣＫＢと、出力端子ＳＲｏ
ｕｔ１〜出力端子ＳＲｏｕｔ４、及び出力端子ＳＲｏｕｔｎの出力信号のタイミングチャ
ートを示している。また、図１８に示すタイミングチャートは、便宜上、期間Ｔ０〜期間
Ｔ５、期間Ｔｎ、及び期間Ｔｎ＋１に分割している。
作について説明する。図１８は、図１７に示した制御信号線１７２〜制御信号線１７４に
それぞれ供給される制御信号ＳＳＰ、制御信号ＣＫ、制御信号ＣＫＢと、出力端子ＳＲｏ
ｕｔ１〜出力端子ＳＲｏｕｔ４、及び出力端子ＳＲｏｕｔｎの出力信号のタイミングチャ
ートを示している。また、図１８に示すタイミングチャートは、便宜上、期間Ｔ０〜期間
Ｔ５、期間Ｔｎ、及び期間Ｔｎ＋１に分割している。
なお、図１８は、フリップフロップ回路１７１のトランジスタがそれぞれＮチャネル型の
場合のタイミングチャートである。つまり、図１８は、フリップフロップ回路１７１とし
て、図１、図７、図８、図９、及び図１０に示したフリップフロップ回路を用いた場合の
タイミングチャートである。
場合のタイミングチャートである。つまり、図１８は、フリップフロップ回路１７１とし
て、図１、図７、図８、図９、及び図１０に示したフリップフロップ回路を用いた場合の
タイミングチャートである。
なお、図１８に示すタイミングチャートでは、制御信号、及び出力信号を実施の形態１と
同様な２値の値を持ったデジタル信号とする。
同様な２値の値を持ったデジタル信号とする。
図１７に示すシフトレジスタ回路の動作について図１８を参照して、説明する。
まず、期間Ｔ０におけるシフトレジスタ回路の動作について説明する。期間Ｔ０では、制
御信号ＳＳＰがＨレベルになり、制御信号ＣＫがＬレベルになり、制御信号ＣＫＢがＨレ
ベルになる。
御信号ＳＳＰがＨレベルになり、制御信号ＣＫがＬレベルになり、制御信号ＣＫＢがＨレ
ベルになる。
１段目のフリップフロップ回路１７１において、入力端子ＩＮ１がＨレベルになり、入力
端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４がＬレ
ベルになる。よって、出力端子ＯＵＴは、Ｌレベルになる。この状態は、図２に示すタイ
ミングチャートの期間Ｔ１と同様である。
端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４がＬレ
ベルになる。よって、出力端子ＯＵＴは、Ｌレベルになる。この状態は、図２に示すタイ
ミングチャートの期間Ｔ１と同様である。
１段目を除く奇数段のフリップフロップ回路１７１において、入力端子ＩＮ１がＬレベル
になり、入力端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子
ＩＮ４がＬレベルになる。よって、出力端子ＯＵＴは、Ｌレベルになる。この状態は、図
２に示すタイミングチャートの期間Ｔ３と同様である。
になり、入力端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子
ＩＮ４がＬレベルになる。よって、出力端子ＯＵＴは、Ｌレベルになる。この状態は、図
２に示すタイミングチャートの期間Ｔ３と同様である。
偶数段のフリップフロップ回路１７１において、入力端子ＩＮ１がＬレベルになり、入力
端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４がＬレ
ベルになる。よって、出力端子ＯＵＴは、Ｌレベルになる。この状態は、図２に示すタイ
ミングチャートの期間Ｔ４と同様である。
端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４がＬレ
ベルになる。よって、出力端子ＯＵＴは、Ｌレベルになる。この状態は、図２に示すタイ
ミングチャートの期間Ｔ４と同様である。
こうして、全てのシフトレジスタ回路の出力端子ＳＲｏｕｔがＬレベルになっている。
次に、期間Ｔ１におけるシフトレジスタ回路の動作について説明する。期間Ｔ１では、制
御信号ＳＳＰがＬレベルになり、制御信号ＣＫがＨレベルになり、制御信号ＣＫＢがＬレ
ベルになる。
御信号ＳＳＰがＬレベルになり、制御信号ＣＫがＨレベルになり、制御信号ＣＫＢがＬレ
ベルになる。
１段目のフリップフロップ回路１７１において、入力端子ＩＮ１がＬレベルになり、入力
端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４がＬレ
ベルのままである。よって、出力端子ＯＵＴは、Ｈレベルになる。この状態は、図２に示
すタイミングチャートの期間Ｔ２と同様である。
端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４がＬレ
ベルのままである。よって、出力端子ＯＵＴは、Ｈレベルになる。この状態は、図２に示
すタイミングチャートの期間Ｔ２と同様である。
２段目のフリップフロップ回路１７１において、入力端子ＩＮ１がＨレベルになり、入力
端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４がＬレ
ベルのままである。よって、出力端子ＯＵＴは、Ｌレベルのままである。この状態は、図
２に示すタイミングチャートの期間Ｔ１と同様である。
端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４がＬレ
ベルのままである。よって、出力端子ＯＵＴは、Ｌレベルのままである。この状態は、図
２に示すタイミングチャートの期間Ｔ１と同様である。
１段目を除く奇数段のフリップフロップ回路１７１において、入力端子ＩＮ１がＬレベル
のままであり、入力端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入
力端子ＩＮ４がＬレベルのままである。よって、出力端子ＯＵＴは、Ｌレベルのままであ
る。この状態は、図２に示すタイミングチャートの期間Ｔ４と同様である。
のままであり、入力端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入
力端子ＩＮ４がＬレベルのままである。よって、出力端子ＯＵＴは、Ｌレベルのままであ
る。この状態は、図２に示すタイミングチャートの期間Ｔ４と同様である。
２段目を除く偶数段のフリップフロップ回路１７１において、入力端子ＩＮ１がＬレベル
のままであり、入力端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入
力端子ＩＮ４がＬレベルのままである。よって、出力端子ＯＵＴは、Ｌレベルのままであ
る。この状態は、図２に示すタイミングチャートの期間Ｔ３と同様である。
のままであり、入力端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入
力端子ＩＮ４がＬレベルのままである。よって、出力端子ＯＵＴは、Ｌレベルのままであ
る。この状態は、図２に示すタイミングチャートの期間Ｔ３と同様である。
こうして、シフトレジスタ回路の出力端子ＳＲｏｕｔ１がＨレベルになり、他の出力端子
ＳＲｏｕｔがＬレベルのままである。
ＳＲｏｕｔがＬレベルのままである。
次に、期間Ｔ２におけるシフトレジスタ回路の動作について説明する。期間Ｔ２では、制
御信号ＳＳＰがＬレベルになり、制御信号ＣＫがＬレベルになり、制御信号ＣＫＢがＨレ
ベルになる。
御信号ＳＳＰがＬレベルになり、制御信号ＣＫがＬレベルになり、制御信号ＣＫＢがＨレ
ベルになる。
１段目のフリップフロップ回路１７１において、入力端子ＩＮ１がＬレベルのままであり
、入力端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４
がＨレベルになる。よって、出力端子ＯＵＴは、Ｌレベルになる。この状態は、図２に示
すタイミングチャートの期間Ｔ３と同様である。
、入力端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４
がＨレベルになる。よって、出力端子ＯＵＴは、Ｌレベルになる。この状態は、図２に示
すタイミングチャートの期間Ｔ３と同様である。
２段目のフリップフロップ回路１７１において、入力端子ＩＮ１がＬレベルになり、入力
端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４がＬレ
ベルのままである。よって、出力端子ＯＵＴは、Ｈレベルになる。この状態は、図２に示
すタイミングチャートの期間Ｔ２と同様である。
端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４がＬレ
ベルのままである。よって、出力端子ＯＵＴは、Ｈレベルになる。この状態は、図２に示
すタイミングチャートの期間Ｔ２と同様である。
３段目のフリップフロップ回路１７１において、入力端子ＩＮ１がＨレベルになり、入力
端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４がＬレ
ベルのままである。よって、出力端子ＯＵＴは、Ｌレベルのままである。この状態は、図
２に示すタイミングチャートの期間Ｔ１と同様である。
端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４がＬレ
ベルのままである。よって、出力端子ＯＵＴは、Ｌレベルのままである。この状態は、図
２に示すタイミングチャートの期間Ｔ１と同様である。
１段目、及び３段目を除く奇数段のフリップフロップ回路１７１において、入力端子ＩＮ
１がＬレベルのままであり、入力端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベ
ルになり、入力端子ＩＮ４がＬレベルのままである。よって、出力端子ＯＵＴはＬレベル
のままである。この状態は、図２に示すタイミングチャートの期間Ｔ３と同様である。
１がＬレベルのままであり、入力端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベ
ルになり、入力端子ＩＮ４がＬレベルのままである。よって、出力端子ＯＵＴはＬレベル
のままである。この状態は、図２に示すタイミングチャートの期間Ｔ３と同様である。
２段目を除く偶数段のフリップフロップ回路１７１において、入力端子ＩＮ１がＬレベル
のままであり、入力端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入
力端子ＩＮ４がＬレベルのままである。よって、出力端子ＯＵＴはＬレベルのままである
。この状態は、図２に示すタイミングチャートの期間Ｔ４と同様である。
のままであり、入力端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入
力端子ＩＮ４がＬレベルのままである。よって、出力端子ＯＵＴはＬレベルのままである
。この状態は、図２に示すタイミングチャートの期間Ｔ４と同様である。
こうして、シフトレジスタ回路の出力端子ＳＲｏｕｔ１がＬレベルになり、出力端子ＳＲ
ｏｕｔ２がＨレベルになり、他の出力端子ＳＲｏｕｔがＬレベルのままである。
ｏｕｔ２がＨレベルになり、他の出力端子ＳＲｏｕｔがＬレベルのままである。
後の期間でも同様に、期間Ｔ３ではシフトレジスタ回路の出力端子ＳＲｏｕｔ３がＨレベ
ルになり、期間Ｔ４ではシフトレジスタ回路の出力端子ＳＲｏｕｔ４がＨレベルになり、
期間Ｔ５ではシフトレジスタ回路の５段目の出力端子ＳＲｏｕｔ５がＨレベルになり、期
間Ｔｎではシフトレジスタ回路のｎ段目の出力端子ＳＲｏｕｔｎがＨレベルになる。この
ように、シフトレジスタ回路の出力端子は１期間だけ順にＨレベルになる。また、１期間
分とは、制御信号ＣＫ、又は制御信号ＣＫＢの半周期である。
ルになり、期間Ｔ４ではシフトレジスタ回路の出力端子ＳＲｏｕｔ４がＨレベルになり、
期間Ｔ５ではシフトレジスタ回路の５段目の出力端子ＳＲｏｕｔ５がＨレベルになり、期
間Ｔｎではシフトレジスタ回路のｎ段目の出力端子ＳＲｏｕｔｎがＨレベルになる。この
ように、シフトレジスタ回路の出力端子は１期間だけ順にＨレベルになる。また、１期間
分とは、制御信号ＣＫ、又は制御信号ＣＫＢの半周期である。
以上の動作により、図１７に示すシフトレジスタ回路の出力端子ＳＲｏｕｔを一段ずつＨ
レベルにすることができる。また、フリップフロップ回路１７１として、実施の形態１で
示したフリップフロップ回路を用いることによって、図１７に示すフリップフロップ回路
はトランジスタの特性劣化による誤動作を起こしにくく、出力信号のノイズが少なくなる
。
レベルにすることができる。また、フリップフロップ回路１７１として、実施の形態１で
示したフリップフロップ回路を用いることによって、図１７に示すフリップフロップ回路
はトランジスタの特性劣化による誤動作を起こしにくく、出力信号のノイズが少なくなる
。
図１８はフリップフロップ回路１７１のトランジスタがＮチャネル型の場合のタイミング
チャートを示したが、図１９はフリップフロップ回路１７１のトランジスタがＰチャネル
型の場合のタイミングチャートを示している。つまり、図１９は、フリップフロップ回路
１７１として、図１１、図１３、図１４、図１５、及び図１６に示したフリップフロップ
回路を用いた場合のタイミングチャートである。
チャートを示したが、図１９はフリップフロップ回路１７１のトランジスタがＰチャネル
型の場合のタイミングチャートを示している。つまり、図１９は、フリップフロップ回路
１７１として、図１１、図１３、図１４、図１５、及び図１６に示したフリップフロップ
回路を用いた場合のタイミングチャートである。
次に、図１９に示すタイミングチャートを用いて、図１７に示すシフトレジスタ回路の動
作について説明する。図１９は、図１７に示した制御信号線１７２〜制御信号線１７４に
それぞれ供給される制御信号ＳＳＰ、制御信号ＣＫ、制御信号ＣＫＢと、出力端子ＳＲｏ
ｕｔ１〜出力端子ＳＲｏｕｔ４、及び出力端子ＳＲｏｕｔｎの出力信号のタイミングチャ
ートを示している。また、図１９に示すタイミングチャートは、便宜上、期間Ｔ０〜期間
Ｔ５、期間Ｔｎ、及び期間Ｔｎ＋１に分割している。なお、制御信号、及び出力信号のタ
イミングについては、フリップフロップ回路１７１がすべてＮチャネル型のトランジスタ
で構成される場合（図１８）に対してＨレベル、及びＬレベルが反転している。
作について説明する。図１９は、図１７に示した制御信号線１７２〜制御信号線１７４に
それぞれ供給される制御信号ＳＳＰ、制御信号ＣＫ、制御信号ＣＫＢと、出力端子ＳＲｏ
ｕｔ１〜出力端子ＳＲｏｕｔ４、及び出力端子ＳＲｏｕｔｎの出力信号のタイミングチャ
ートを示している。また、図１９に示すタイミングチャートは、便宜上、期間Ｔ０〜期間
Ｔ５、期間Ｔｎ、及び期間Ｔｎ＋１に分割している。なお、制御信号、及び出力信号のタ
イミングについては、フリップフロップ回路１７１がすべてＮチャネル型のトランジスタ
で構成される場合（図１８）に対してＨレベル、及びＬレベルが反転している。
なお、図１９に示すタイミングチャートでは、制御信号、及び出力信号を実施の形態１と
同様な２値の値を持ったデジタル信号とする。
同様な２値の値を持ったデジタル信号とする。
図１７に示すシフトレジスタ回路の動作について図１９を参照して、説明する。
まず、期間Ｔ０におけるシフトレジスタ回路の動作について説明する。期間Ｔ０では、制
御信号ＳＳＰがＬレベルになり、制御信号ＣＫがＨレベルになり、制御信号ＣＫＢがＬレ
ベルになる。
御信号ＳＳＰがＬレベルになり、制御信号ＣＫがＨレベルになり、制御信号ＣＫＢがＬレ
ベルになる。
１段目のフリップフロップ回路１７１において、入力端子ＩＮ１がＬレベルになり、入力
端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４がＨレ
ベルになる。よって、出力端子ＯＵＴは、Ｈレベルになる。この状態は、図１２に示すタ
イミングチャートの期間Ｔ１と同様である。
端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４がＨレ
ベルになる。よって、出力端子ＯＵＴは、Ｈレベルになる。この状態は、図１２に示すタ
イミングチャートの期間Ｔ１と同様である。
１段目を除く奇数段のフリップフロップ回路１７１において、入力端子ＩＮ１がＨレベル
になり、入力端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子
ＩＮ４がＨレベルになる。よって、出力端子ＯＵＴは、Ｈレベルになる。この状態は、図
１２に示すタイミングチャートの期間Ｔ３と同様である。
になり、入力端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子
ＩＮ４がＨレベルになる。よって、出力端子ＯＵＴは、Ｈレベルになる。この状態は、図
１２に示すタイミングチャートの期間Ｔ３と同様である。
偶数段のフリップフロップ回路１７１において、入力端子ＩＮ１がＨレベルになり、入力
端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４がＨレ
ベルになる。よって、出力端子ＯＵＴは、Ｈレベルになる。この状態は、図１２に示すタ
イミングチャートの期間Ｔ４と同様である。
端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４がＨレ
ベルになる。よって、出力端子ＯＵＴは、Ｈレベルになる。この状態は、図１２に示すタ
イミングチャートの期間Ｔ４と同様である。
こうして、全てのシフトレジスタ回路の出力端子ＳＲｏｕｔがＨレベルになっている。
次に、期間Ｔ１におけるシフトレジスタ回路の動作について説明する。期間Ｔ１では、制
御信号ＳＳＰがＨレベルになり、制御信号ＣＫがＬレベルになり、制御信号ＣＫＢがＨレ
ベルになる。
御信号ＳＳＰがＨレベルになり、制御信号ＣＫがＬレベルになり、制御信号ＣＫＢがＨレ
ベルになる。
１段目のフリップフロップ回路１７１において、入力端子ＩＮ１がＨレベルになり、入力
端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４がＨレ
ベルのままである。よって、出力端子ＯＵＴは、Ｌレベルになる。この状態は、図１２に
示すタイミングチャートの期間Ｔ２と同様である。
端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４がＨレ
ベルのままである。よって、出力端子ＯＵＴは、Ｌレベルになる。この状態は、図１２に
示すタイミングチャートの期間Ｔ２と同様である。
２段目のフリップフロップ回路１７１において、入力端子ＩＮ１がＬレベルになり、入力
端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４がＨレ
ベルのままである。よって、出力端子ＯＵＴは、Ｈレベルのままである。この状態は、図
１２に示すタイミングチャートの期間Ｔ１と同様である。
端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４がＨレ
ベルのままである。よって、出力端子ＯＵＴは、Ｈレベルのままである。この状態は、図
１２に示すタイミングチャートの期間Ｔ１と同様である。
１段目を除く奇数段のフリップフロップ回路１７１において、入力端子ＩＮ１がＨレベル
のままであり、入力端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入
力端子ＩＮ４がＨレベルのままである。よって、出力端子ＯＵＴは、Ｈレベルのままであ
る。この状態は、図１２に示すタイミングチャートの期間Ｔ４と同様である。
のままであり、入力端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入
力端子ＩＮ４がＨレベルのままである。よって、出力端子ＯＵＴは、Ｈレベルのままであ
る。この状態は、図１２に示すタイミングチャートの期間Ｔ４と同様である。
２段目を除く偶数段のフリップフロップ回路１７１において、入力端子ＩＮ１がＨレベル
のままであり、入力端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入
力端子ＩＮ４がＨレベルのままである。よって、出力端子ＯＵＴは、Ｈレベルのままであ
る。この状態は、図１２に示すタイミングチャートの期間Ｔ３と同様である。
のままであり、入力端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入
力端子ＩＮ４がＨレベルのままである。よって、出力端子ＯＵＴは、Ｈレベルのままであ
る。この状態は、図１２に示すタイミングチャートの期間Ｔ３と同様である。
こうして、シフトレジスタ回路の出力端子ＳＲｏｕｔ１がＬレベルになり、他の出力端子
ＳＲｏｕｔがＨレベルのままである。
ＳＲｏｕｔがＨレベルのままである。
次に、期間Ｔ２におけるシフトレジスタ回路の動作について説明する。期間Ｔ２では、制
御信号ＳＳＰがＨレベルになり、制御信号ＣＫがＨレベルになり、制御信号ＣＫＢがＬレ
ベルになる。
御信号ＳＳＰがＨレベルになり、制御信号ＣＫがＨレベルになり、制御信号ＣＫＢがＬレ
ベルになる。
１段目のフリップフロップ回路１７１において、入力端子ＩＮ１がＨレベルのままであり
、入力端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４
がＬレベルになる。よって、出力端子ＯＵＴは、Ｈレベルになる。この状態は、図１２に
示すタイミングチャートの期間Ｔ３と同様である。
、入力端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４
がＬレベルになる。よって、出力端子ＯＵＴは、Ｈレベルになる。この状態は、図１２に
示すタイミングチャートの期間Ｔ３と同様である。
２段目のフリップフロップ回路１７１において、入力端子ＩＮ１がＨレベルになり、入力
端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４がＨレ
ベルのままである。よって、出力端子ＯＵＴは、Ｌレベルになる。この状態は、図１２に
示すタイミングチャートの期間Ｔ２と同様である。
端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入力端子ＩＮ４がＨレ
ベルのままである。よって、出力端子ＯＵＴは、Ｌレベルになる。この状態は、図１２に
示すタイミングチャートの期間Ｔ２と同様である。
３段目のフリップフロップ回路１７１において、入力端子ＩＮ１がＬレベルになり、入力
端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４がＨレ
ベルのままである。よって、出力端子ＯＵＴは、Ｈレベルのままである。この状態は、図
１２に示すタイミングチャートの期間Ｔ１と同様である。
端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベルになり、入力端子ＩＮ４がＨレ
ベルのままである。よって、出力端子ＯＵＴは、Ｈレベルのままである。この状態は、図
１２に示すタイミングチャートの期間Ｔ１と同様である。
１段目、及び３段目を除く奇数段のフリップフロップ回路１７１において、入力端子ＩＮ
１がＨレベルのままであり、入力端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベ
ルになり、入力端子ＩＮ４がＨレベルのままである。よって、出力端子ＯＵＴはＨレベル
のままである。この状態は、図１２に示すタイミングチャートの期間Ｔ３と同様である。
１がＨレベルのままであり、入力端子ＩＮ２がＨレベルになり、入力端子ＩＮ３がＬレベ
ルになり、入力端子ＩＮ４がＨレベルのままである。よって、出力端子ＯＵＴはＨレベル
のままである。この状態は、図１２に示すタイミングチャートの期間Ｔ３と同様である。
２段目を除く偶数段のフリップフロップ回路１７１において、入力端子ＩＮ１がＨレベル
のままであり、入力端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入
力端子ＩＮ４がＨレベルのままである。よって、出力端子ＯＵＴはＨレベルのままである
。この状態は、図１２に示すタイミングチャートの期間Ｔ４と同様である。
のままであり、入力端子ＩＮ２がＬレベルになり、入力端子ＩＮ３がＨレベルになり、入
力端子ＩＮ４がＨレベルのままである。よって、出力端子ＯＵＴはＨレベルのままである
。この状態は、図１２に示すタイミングチャートの期間Ｔ４と同様である。
こうして、シフトレジスタ回路の出力端子ＳＲｏｕｔ１がＨレベルになり、出力端子ＳＲ
ｏｕｔ２がＬレベルになり、他の出力端子ＳＲｏｕｔがＨレベルのままである。
ｏｕｔ２がＬレベルになり、他の出力端子ＳＲｏｕｔがＨレベルのままである。
後の期間でも同様に、期間Ｔ３ではシフトレジスタ回路の出力端子ＳＲｏｕｔ３がＬレベ
ルになり、期間Ｔ４ではシフトレジスタ回路の出力端子ＳＲｏｕｔ４がＬレベルになり、
期間Ｔ５ではシフトレジスタ回路の５段目の出力端子ＳＲｏｕｔ５がＬレベルになり、期
間Ｔｎではシフトレジスタ回路のｎ段目の出力端子ＳＲｏｕｔｎがＬレベルになる。この
ように、シフトレジスタ回路の出力端子は１期間だけ順にＬレベルになる。また、１期間
分とは、制御信号ＣＫ、又は制御信号ＣＫＢの半周期である。
ルになり、期間Ｔ４ではシフトレジスタ回路の出力端子ＳＲｏｕｔ４がＬレベルになり、
期間Ｔ５ではシフトレジスタ回路の５段目の出力端子ＳＲｏｕｔ５がＬレベルになり、期
間Ｔｎではシフトレジスタ回路のｎ段目の出力端子ＳＲｏｕｔｎがＬレベルになる。この
ように、シフトレジスタ回路の出力端子は１期間だけ順にＬレベルになる。また、１期間
分とは、制御信号ＣＫ、又は制御信号ＣＫＢの半周期である。
以上の動作により、図１７に示すシフトレジスタ回路の出力端子ＳＲｏｕｔを一段ずつＬ
レベルにすることができる。また、フリップフロップ回路１７１として、実施の形態１で
示したフリップフロップ回路を用いることによって、図１７に示すフリップフロップ回路
はトランジスタの特性劣化による誤動作を起こしにくく、出力信号のノイズが少なくなる
。
レベルにすることができる。また、フリップフロップ回路１７１として、実施の形態１で
示したフリップフロップ回路を用いることによって、図１７に示すフリップフロップ回路
はトランジスタの特性劣化による誤動作を起こしにくく、出力信号のノイズが少なくなる
。
なお、フリップフロップ回路１７１は１段目から順に選択信号をシフトレジスタ回路の出
力端子ＳＲｏｕｔに供給できれば、どんなフリップフロップ回路でもよい。
力端子ＳＲｏｕｔに供給できれば、どんなフリップフロップ回路でもよい。
なお、フリップフロップ回路１７１の出力端子ＯＵＴは、いかなる素子、及び回路を介し
てシフトレジスタ回路の出力端子ＳＲｏｕｔに接続されていてもよい。いかなる素子、及
び回路とは、インバータ回路、バッファ回路、ＮＡＮＤ回路、ＮＯＲ回路、トライステー
トバッファ回路、ＰＷＣ回路などの論理回路、スイッチ、抵抗素子、容量素子、他の素子
などである。また、これらの素子、回路を組み合わせることによって、様々な回路を構成
することができる。
てシフトレジスタ回路の出力端子ＳＲｏｕｔに接続されていてもよい。いかなる素子、及
び回路とは、インバータ回路、バッファ回路、ＮＡＮＤ回路、ＮＯＲ回路、トライステー
トバッファ回路、ＰＷＣ回路などの論理回路、スイッチ、抵抗素子、容量素子、他の素子
などである。また、これらの素子、回路を組み合わせることによって、様々な回路を構成
することができる。
なお、制御信号線１７２〜制御信号線１７４にはそれぞれ制御信号が供給されているが、
本発明は必ずしもこれに限定しない。
本発明は必ずしもこれに限定しない。
例えば、制御信号線１７２〜制御信号線１７４は、電源電位ＶＤＤを供給されていてもよ
いし、電源電位ＶＳＳを供給されていてもよいし、他の電位を供給されていてもよい。
いし、電源電位ＶＳＳを供給されていてもよいし、他の電位を供給されていてもよい。
なお、制御信号線１７３には制御信号ＣＫが供給され、制御信号線１７４には制御信号Ｃ
ＫＢが供給されているが、本発明は必ずしもこれに限定しない。
ＫＢが供給されているが、本発明は必ずしもこれに限定しない。
例えば、制御信号線１７３には制御信号ＣＫを供給し、制御信号線１７４にはインバータ
回路を介して制御信号ＣＫの反転信号を供給してもよい。また、制御信号線１７３にはイ
ンバータ回路を介して制御信号ＣＫＢの反転信号を供給し、制御信号線１７４には制御信
号ＣＫＢを供給してもよい。なお、このインバータ回路は、シフトレジスタ回路と同一基
板上に形成することが望ましい。
回路を介して制御信号ＣＫの反転信号を供給してもよい。また、制御信号線１７３にはイ
ンバータ回路を介して制御信号ＣＫＢの反転信号を供給し、制御信号線１７４には制御信
号ＣＫＢを供給してもよい。なお、このインバータ回路は、シフトレジスタ回路と同一基
板上に形成することが望ましい。
なお、最終段のフリップフロップ回路１７１の入力端子ＩＮ４は電源と接続されているが
、本発明は必ずしもこれに限定しない。
、本発明は必ずしもこれに限定しない。
例えば、最終段のフリップフロップ回路１７１の入力端子ＩＮ４は制御信号線１７２〜制
御信号線１７４のいずれかに接続されていてもよいし、他の制御信号に接続されていても
よいし、他の段のフリップフロップ回路１７１の出力端子ＯＵＴに接続されていてもよい
。
御信号線１７４のいずれかに接続されていてもよいし、他の制御信号に接続されていても
よいし、他の段のフリップフロップ回路１７１の出力端子ＯＵＴに接続されていてもよい
。
なお、本実施形態は、本明細書中の他の実施形態、実施例のいかなる記載とも自由に組み
合わせて実施することができる。すなわち、本発明のシフトレジスタ回路は、非選択期間
において、トランジスタが一定時間毎にオンすることで、出力端子に電源電位を供給する
。こうすることで、シフトレジスタ回路の出力端子は、該トランジスタを介して電源電位
が供給される。該トランジスタは非選択期間において常時オンしていないので、該トラン
ジスタのしきい値電位のシフトは、抑制される。また、シフトレジスタ回路の出力端子は
、該トランジスタを介して一定期間毎に電源電位が供給される。そのため、シフトレジス
タ回路は、ノイズが出力端子に発生することを抑制できる。
合わせて実施することができる。すなわち、本発明のシフトレジスタ回路は、非選択期間
において、トランジスタが一定時間毎にオンすることで、出力端子に電源電位を供給する
。こうすることで、シフトレジスタ回路の出力端子は、該トランジスタを介して電源電位
が供給される。該トランジスタは非選択期間において常時オンしていないので、該トラン
ジスタのしきい値電位のシフトは、抑制される。また、シフトレジスタ回路の出力端子は
、該トランジスタを介して一定期間毎に電源電位が供給される。そのため、シフトレジス
タ回路は、ノイズが出力端子に発生することを抑制できる。
（実施の形態３）
本実施形態では、駆動回路の一部に、実施の形態１で説明したフリップフロップ回路、及
び実施の形態２で説明したシフトレジスタ回路などを用いた場合の構成例について説明す
る。
本実施形態では、駆動回路の一部に、実施の形態１で説明したフリップフロップ回路、及
び実施の形態２で説明したシフトレジスタ回路などを用いた場合の構成例について説明す
る。
駆動回路として、ゲートドライバに適応できる駆動回路の構成例を図２０〜２７を参照し
て説明する。しかし、図２０〜図２７の駆動回路は、ゲートドライバだけに適応できるも
のではなく、いかなる回路構成においても適応可能である。
て説明する。しかし、図２０〜図２７の駆動回路は、ゲートドライバだけに適応できるも
のではなく、いかなる回路構成においても適応可能である。
図２０に、本発明のゲートドライバの一形態を示す。本発明のゲートドライバは、シフト
レジスタ回路２００、及びバッファ回路２０１を有している。
レジスタ回路２００、及びバッファ回路２０１を有している。
図２０のゲートドライバに示すように、シフトレジスタ回路２００の出力端子ＳＲｏｕｔ
がバッファ回路２０１を介してゲートドライバの出力端子ＧＤｏｕｔに接続されている。
がバッファ回路２０１を介してゲートドライバの出力端子ＧＤｏｕｔに接続されている。
なお、シフトレジスタ回路２００は、実施の形態２で説明したものと同様なものとする。
また、シフトレジスタ回路２００の出力端子ＳＲｏｕｔ１〜出力端子ＳＲｏｕｔ４、出力
端子ＳＲｏｕｔｎは、実施の形態２で説明したものと同様なものとする。
端子ＳＲｏｕｔｎは、実施の形態２で説明したものと同様なものとする。
また、本発明のゲートドライバの１段目の出力端子ＧＤｏｕｔを出力端子ＧＤｏｕｔ１と
し、２段目の出力端子ＧＤｏｕｔを出力端子ＧＤｏｕｔ２とし、３段目の出力端子ＧＤｏ
ｕｔを出力端子ＧＤｏｕｔとし、ｎ段目の出力端子ＧＤｏｕｔを出力端子ＧＤｏｕｔｎと
する。
し、２段目の出力端子ＧＤｏｕｔを出力端子ＧＤｏｕｔ２とし、３段目の出力端子ＧＤｏ
ｕｔを出力端子ＧＤｏｕｔとし、ｎ段目の出力端子ＧＤｏｕｔを出力端子ＧＤｏｕｔｎと
する。
また、バッファ回路２０１は、インバータ回路、バッファ回路、ＮＡＮＤ回路、ＮＯＲ回
路、トライステートバッファ回路、ＰＷＣ回路などの論理回路、スイッチ、抵抗素子、容
量素子、又は他の素子などを有している。また、これらの素子、及び回路を組み合わせる
ことによって、様々な回路を構成することができる。
路、トライステートバッファ回路、ＰＷＣ回路などの論理回路、スイッチ、抵抗素子、容
量素子、又は他の素子などを有している。また、これらの素子、及び回路を組み合わせる
ことによって、様々な回路を構成することができる。
また、図２０のゲートドライバには、電源線、及び制御信号線を便宜上、図示していない
。
。
また、シフトレジスタ回路２００がＮチャネル型のトランジスタで構成されている場合、
バッファ回路２０１もＮチャネル型のトランジスタで構成されていることが望ましい。シ
フトレジスタ回路２００がＰチャネル型のトランジスタで構成されている場合、バッファ
回路２０１もＰチャネル型のトランジスタで構成されていることが望ましい。
バッファ回路２０１もＮチャネル型のトランジスタで構成されていることが望ましい。シ
フトレジスタ回路２００がＰチャネル型のトランジスタで構成されている場合、バッファ
回路２０１もＰチャネル型のトランジスタで構成されていることが望ましい。
また、シフトレジスタ回路２００がＮチャネル型のトランジスタで構成されている場合、
シフトレジスタ回路２００の出力信号は図１８のタイミングチャートと同様である。シフ
トレジスタ回路２００がＰチャネル型のトランジスタで構成されている場合、シフトレジ
スタ回路２００の出力信号は図１９のタイミングチャートと同様である。
シフトレジスタ回路２００の出力信号は図１８のタイミングチャートと同様である。シフ
トレジスタ回路２００がＰチャネル型のトランジスタで構成されている場合、シフトレジ
スタ回路２００の出力信号は図１９のタイミングチャートと同様である。
ここで、バッファ回路２０１の具体的な構成例について説明する。図２１〜図２７は、バ
ッファ回路を含むゲートドライバの構成例である。ただし、バッファ回路２０１は、図２
１〜図２７の構成に限定されない。
ッファ回路を含むゲートドライバの構成例である。ただし、バッファ回路２０１は、図２
１〜図２７の構成に限定されない。
図２１に、本発明のバッファ回路を含むゲートドライバの一形態を具体的に説明する。図
２１のゲートドライバは、シフトレジスタ回路２００、及びバッファ回路２１０を有して
いる。バッファ回路２１０は、１段目のインバータ回路２１１Ａ、及び２段目のインバー
タ回路２１１Ｂを有している。
２１のゲートドライバは、シフトレジスタ回路２００、及びバッファ回路２１０を有して
いる。バッファ回路２１０は、１段目のインバータ回路２１１Ａ、及び２段目のインバー
タ回路２１１Ｂを有している。
図２１のゲートドライバに示すように、シフトレジスタ回路２００の出力端子ＳＲｏｕｔ
は、バッファ回路２１０を介してゲートドライバの出力端子ＧＤｏｕｔに接続されている
。
は、バッファ回路２１０を介してゲートドライバの出力端子ＧＤｏｕｔに接続されている
。
バッファ回路２１０の接続関係について説明する。インバータ回路２１１Ａの入力端子Ｉ
Ｎがシフトレジスタ回路２００の出力端子ＳＲｏｕｔに接続され、出力端子ＯＵＴがイン
バータ回路２１１Ｂの入力端子ＩＮに接続されている。インバータ回路２１１Ｂの出力端
子ＯＵＴがゲートドライバの出力端子ＧＤｏｕｔに接続されている。つまり、バッファ回
路２１０において、２つのインバータ回路２１１が各段のシフトレジスタ回路２００の出
力端子ＳＲｏｕｔごとに、直列に接続されている。
Ｎがシフトレジスタ回路２００の出力端子ＳＲｏｕｔに接続され、出力端子ＯＵＴがイン
バータ回路２１１Ｂの入力端子ＩＮに接続されている。インバータ回路２１１Ｂの出力端
子ＯＵＴがゲートドライバの出力端子ＧＤｏｕｔに接続されている。つまり、バッファ回
路２１０において、２つのインバータ回路２１１が各段のシフトレジスタ回路２００の出
力端子ＳＲｏｕｔごとに、直列に接続されている。
図２１のゲートドライバの動作について、出力端子ＳＲｏｕｔがＨレベルの場合と、Ｌレ
ベルの場合について、それぞれ説明する。
ベルの場合について、それぞれ説明する。
まず、出力端子ＳＲｏｕｔがＨレベルの場合について説明する。出力端子ＳＲｏｕｔは２
つのインバータ回路２１１を介して出力端子ＧＤｏｕｔに接続されているので、出力端子
ＧＤｏｕｔがＨレベルになる。
つのインバータ回路２１１を介して出力端子ＧＤｏｕｔに接続されているので、出力端子
ＧＤｏｕｔがＨレベルになる。
次に、出力端子ＳＲｏｕｔがＬレベルの場合について説明する。出力端子ＳＲｏｕｔは２
つのインバータ回路２１１を介して出力端子ＧＤｏｕｔに接続されているので、出力端子
ＧＤｏｕｔがＬレベルになる。
つのインバータ回路２１１を介して出力端子ＧＤｏｕｔに接続されているので、出力端子
ＧＤｏｕｔがＬレベルになる。
以上の動作により、出力端子ＳＲｏｕｔはＨレベルになると、出力端子ＧＤｏｕｔがＨレ
ベルになる。また、出力端子ＳＲｏｕｔはＬレベルになると、出力端子ＧＤｏｕｔがＬレ
ベルになる。
ベルになる。また、出力端子ＳＲｏｕｔはＬレベルになると、出力端子ＧＤｏｕｔがＬレ
ベルになる。
また、インバータ回路２１１は整流作用をもつので、出力端子ＳＲｏｕｔのノイズがゲー
トドライバの出力端子ＧＤｏｕｔに影響することを抑制することができる。
トドライバの出力端子ＧＤｏｕｔに影響することを抑制することができる。
なお、バッファ回路２１０において、２つのインバータ回路２１１が直列に接続されてい
るが、複数のインバータ回路２１１が直列に接続されていてもよい。例えば、奇数個のイ
ンバータ回路２１１が直列に接続されている場合、出力端子ＧＤｏｕｔは出力端子ＳＲｏ
ｕｔと逆のレベルになる。偶数個のインバータ回路２１１が直列に接続されている場合、
出力端子ＧＤｏｕｔは出力端子ＳＲｏｕｔと同じレベルになる。
るが、複数のインバータ回路２１１が直列に接続されていてもよい。例えば、奇数個のイ
ンバータ回路２１１が直列に接続されている場合、出力端子ＧＤｏｕｔは出力端子ＳＲｏ
ｕｔと逆のレベルになる。偶数個のインバータ回路２１１が直列に接続されている場合、
出力端子ＧＤｏｕｔは出力端子ＳＲｏｕｔと同じレベルになる。
また、バッファ回路２１０において、２つのインバータ回路２１１が直列に接続されてい
るが、複数のインバータ回路２１１が並列に接続されていてもよい。こうすれば、インバ
ータ回路２１１の電流密度は小さくなるため、インバータ回路２１１を構成する素子の特
性劣化が抑制される。
るが、複数のインバータ回路２１１が並列に接続されていてもよい。こうすれば、インバ
ータ回路２１１の電流密度は小さくなるため、インバータ回路２１１を構成する素子の特
性劣化が抑制される。
図２２に、本発明のバッファ回路を含むゲートドライバの別の一形態を具体的に説明する
。図２２のゲートドライバは、シフトレジスタ回路２００、バッファ回路２２０、及び制
御信号線２２２を有している。バッファ回路２１０は、ＮＡＮＤ回路２２１を有している
。
。図２２のゲートドライバは、シフトレジスタ回路２００、バッファ回路２２０、及び制
御信号線２２２を有している。バッファ回路２１０は、ＮＡＮＤ回路２２１を有している
。
図２２のゲートドライバに示すように、シフトレジスタ回路２００の出力端子ＳＲｏｕｔ
は、バッファ回路２２０を介してゲートドライバの出力端子ＧＤｏｕｔに接続されている
。
は、バッファ回路２２０を介してゲートドライバの出力端子ＧＤｏｕｔに接続されている
。
バッファ回路２２０の接続関係について説明する。ＮＡＮＤ回路２２１の入力端子ＩＮ１
が制御信号線２２２に接続され、入力端子ＩＮ２がシフトレジスタ回路２００の出力端子
ＳＲｏｕｔに接続され、出力端子ＯＵＴがゲートドライバの出力端子ＧＤｏｕｔに接続さ
れている。
が制御信号線２２２に接続され、入力端子ＩＮ２がシフトレジスタ回路２００の出力端子
ＳＲｏｕｔに接続され、出力端子ＯＵＴがゲートドライバの出力端子ＧＤｏｕｔに接続さ
れている。
また、制御信号線２２２には、イネーブル信号Ｅｎが供給されている。イネーブル信号Ｅ
ｎは、デジタル信号である。
ｎは、デジタル信号である。
図２２のゲートドライバの動作について、制御信号線２２２がＨレベルの場合と、Ｌレベ
ルの場合と、出力端子ＳＲｏｕｔがＨレベルの場合と、Ｌレベルの場合について、それぞ
れ説明する。
ルの場合と、出力端子ＳＲｏｕｔがＨレベルの場合と、Ｌレベルの場合について、それぞ
れ説明する。
まず、制御信号線２２２がＨレベル、出力端子ＳＲｏｕｔがＨレベルの場合について説明
する。ＮＡＮＤ回路２２１の入力端子ＩＮ１がＨレベルになり、入力端子ＩＮ２がＨレベ
ルになる。よって、ＮＡＮＤ回路２２１の出力端子ＯＵＴはＬレベルになるので、出力端
子ＧＤｏｕｔがＬレベルになる。
する。ＮＡＮＤ回路２２１の入力端子ＩＮ１がＨレベルになり、入力端子ＩＮ２がＨレベ
ルになる。よって、ＮＡＮＤ回路２２１の出力端子ＯＵＴはＬレベルになるので、出力端
子ＧＤｏｕｔがＬレベルになる。
次に、制御信号線２２２がＨレベル、出力端子ＳＲｏｕｔがＬレベルの場合について説明
する。ＮＡＮＤ回路２２１の入力端子ＩＮ１がＨレベルになり、入力端子ＩＮ２がＬレベ
ルになる。よって、ＮＡＮＤ回２２１路の出力端子ＯＵＴはＨレベルになるので、出力端
子ＧＤｏｕｔがＨレベルになる。
する。ＮＡＮＤ回路２２１の入力端子ＩＮ１がＨレベルになり、入力端子ＩＮ２がＬレベ
ルになる。よって、ＮＡＮＤ回２２１路の出力端子ＯＵＴはＨレベルになるので、出力端
子ＧＤｏｕｔがＨレベルになる。
次に、制御信号線２２２がＬレベル、出力端子ＳＲｏｕｔがＨレベルの場合について説明
する。ＮＡＮＤ回路２２１の入力端子ＩＮ１がＬレベルになり、入力端子ＩＮ２がＨレベ
ルになる。よって、ＮＡＮＤ回路２２１の出力端子ＯＵＴはＨレベルになるので、出力端
子ＧＤｏｕｔがＨレベルになる。
する。ＮＡＮＤ回路２２１の入力端子ＩＮ１がＬレベルになり、入力端子ＩＮ２がＨレベ
ルになる。よって、ＮＡＮＤ回路２２１の出力端子ＯＵＴはＨレベルになるので、出力端
子ＧＤｏｕｔがＨレベルになる。
次に、制御信号線２２２がＬレベル、出力端子ＳＲｏｕｔがＬレベルの場合について説明
する。ＮＡＮＤ回路２２１の入力端子ＩＮ１がＬレベルになり、入力端子ＩＮ２がＬレベ
ルになる。よって、ＮＡＮＤ回路２２１の出力端子ＯＵＴはＨレベルになるので、出力端
子ＧＤｏｕｔがＨレベルになる。
する。ＮＡＮＤ回路２２１の入力端子ＩＮ１がＬレベルになり、入力端子ＩＮ２がＬレベ
ルになる。よって、ＮＡＮＤ回路２２１の出力端子ＯＵＴはＨレベルになるので、出力端
子ＧＤｏｕｔがＨレベルになる。
以上の動作により、制御信号線２２２がＨレベルであれば、出力端子ＳＲｏｕｔがＨレベ
ルのときに、出力端子ＧＤｏｕｔがＬレベルになり、出力端子ＳＲｏｕｔがＬレベルのと
きに、出力端子ＧＤｏｕｔはＨレベルになる。制御信号線２２２がＬレベルであれば、出
力端子ＳＲｏｕｔに関係なく、出力端子ＧＤｏｕｔはＨレベルになる。
ルのときに、出力端子ＧＤｏｕｔがＬレベルになり、出力端子ＳＲｏｕｔがＬレベルのと
きに、出力端子ＧＤｏｕｔはＨレベルになる。制御信号線２２２がＬレベルであれば、出
力端子ＳＲｏｕｔに関係なく、出力端子ＧＤｏｕｔはＨレベルになる。
このように、ゲートドライバの出力信号は、イネーブル信号Ｅｎによって任意に変更する
ことができる。図２２のゲートドライバは、いわゆるパルス幅制御（ＰＷＣ）を行うこと
ができる。
ことができる。図２２のゲートドライバは、いわゆるパルス幅制御（ＰＷＣ）を行うこと
ができる。
ここで、パルス幅制御は、イネーブル信号ＥｎがＬレベルのときに出力端子ＳＲｏｕｔに
関係なく、出力端子がＨレベルになることを利用して、行われる。つまり、シフトレジス
タ回路２００の出力信号があるＬレベルのパルス幅（周期）でも、イネーブル信号Ｅｎを
Ｌレベルにすることで、その出力信号を短くすることができる。
関係なく、出力端子がＨレベルになることを利用して、行われる。つまり、シフトレジス
タ回路２００の出力信号があるＬレベルのパルス幅（周期）でも、イネーブル信号Ｅｎを
Ｌレベルにすることで、その出力信号を短くすることができる。
なお、ＮＡＮＤ回路２２１は２つの入力端子を有しているが、シフトレジスタ回路２００
の出力信号がいずれかの入力端子に供給されていれば、ＮＡＮＤ回路２２１の入力端子の
数はいくつでもよい。ＮＡＮＤ回路２２１の入力端子が複数あれば、バッファ回路２２０
はより正確にゲートドライバの出力信号を制御できる。
の出力信号がいずれかの入力端子に供給されていれば、ＮＡＮＤ回路２２１の入力端子の
数はいくつでもよい。ＮＡＮＤ回路２２１の入力端子が複数あれば、バッファ回路２２０
はより正確にゲートドライバの出力信号を制御できる。
なお、図２４のバッファ回路２４０ように、出力端子ＳＲｏｕｔは、インバータ回路２１
１を介してＮＡＮＤ回路２２１の入力端子ＩＮ２に接続されてもよい。この場合、制御信
号線２２２がＨレベルであれば、出力端子ＳＲｏｕｔがＨレベルのときに、出力端子ＧＤ
ｏｕｔはＨレベルになり、出力端子ＳＲｏｕｔがＬレベルのときに、出力端子ＧＤｏｕｔ
はＬレベルになる。制御信号線２２２がＬレベルであれば、出力端子ＳＲｏｕｔに関係な
く、出力端子ＧＤｏｕｔはＨレベルになる。
１を介してＮＡＮＤ回路２２１の入力端子ＩＮ２に接続されてもよい。この場合、制御信
号線２２２がＨレベルであれば、出力端子ＳＲｏｕｔがＨレベルのときに、出力端子ＧＤ
ｏｕｔはＨレベルになり、出力端子ＳＲｏｕｔがＬレベルのときに、出力端子ＧＤｏｕｔ
はＬレベルになる。制御信号線２２２がＬレベルであれば、出力端子ＳＲｏｕｔに関係な
く、出力端子ＧＤｏｕｔはＨレベルになる。
なお、図２６のバッファ回路２６０ように、ＮＡＮＤ回路２２１の出力端子ＯＵＴは、イ
ンバータ回路２１１を介して出力端子ＧＤｏｕｔに接続されていてもよい。この場合、制
御信号線２２２がＨレベルであれば、出力端子ＳＲｏｕｔがＨレベルのときに、出力端子
ＧＤｏｕｔはＨレベルになり、出力端子ＳＲｏｕｔがＬレベルのときに、出力端子ＧＤｏ
ｕｔはＬレベルになる。制御信号線２２２がＬレベルであれば、出力端子ＳＲｏｕｔに関
係なく、出力端子ＧＤｏｕｔはＬレベルになる。
ンバータ回路２１１を介して出力端子ＧＤｏｕｔに接続されていてもよい。この場合、制
御信号線２２２がＨレベルであれば、出力端子ＳＲｏｕｔがＨレベルのときに、出力端子
ＧＤｏｕｔはＨレベルになり、出力端子ＳＲｏｕｔがＬレベルのときに、出力端子ＧＤｏ
ｕｔはＬレベルになる。制御信号線２２２がＬレベルであれば、出力端子ＳＲｏｕｔに関
係なく、出力端子ＧＤｏｕｔはＬレベルになる。
なお、制御信号線２２２には、イネーブル信号Ｅｎが供給されているが、本発明はこれに
限定されない。
限定されない。
例えば、制御信号線２２２には、別の制御信号が供給されていてもよい。
別の例として、制御信号線２２２には、電源が供給されていてもよい。
図２３に、本発明のバッファ回路を含むゲートドライバの別の一形態を具体的に説明する
。図２３のゲートドライバは、シフトレジスタ回路２００、バッファ回路２３０、及び制
御信号線２２２を有している。バッファ回路２３０は、ＮＯＲ回路２３１を有している。
。図２３のゲートドライバは、シフトレジスタ回路２００、バッファ回路２３０、及び制
御信号線２２２を有している。バッファ回路２３０は、ＮＯＲ回路２３１を有している。
図２３のゲートドライバに示すように、シフトレジスタ回路２００の出力端子ＳＲｏｕｔ
は、バッファ回路２３０を介してゲートドライバの出力端子ＧＤｏｕｔに接続されている
。
は、バッファ回路２３０を介してゲートドライバの出力端子ＧＤｏｕｔに接続されている
。
バッファ回路２３０の接続関係について説明する。ＮＯＲ回路２３１の入力端子ＩＮ１が
制御信号線２２２に接続され、入力端子ＩＮ２がシフトレジスタ回路２００の出力端子Ｓ
Ｒｏｕｔに接続され、出力端子ＯＵＴがゲートドライバの出力端子ＧＤｏｕｔに接続され
ている。
制御信号線２２２に接続され、入力端子ＩＮ２がシフトレジスタ回路２００の出力端子Ｓ
Ｒｏｕｔに接続され、出力端子ＯＵＴがゲートドライバの出力端子ＧＤｏｕｔに接続され
ている。
また、制御信号線２２２には、イネーブル信号Ｅｎが供給されている。
図２３のゲートドライバの動作について、制御信号線２２２がＨレベルの場合と、Ｌレベ
ルの場合と、シフトレジスタ回路２００の出力端子ＳＲｏｕｔがＨレベルの場合と、Ｌレ
ベルの場合について、それぞれ説明する。。
ルの場合と、シフトレジスタ回路２００の出力端子ＳＲｏｕｔがＨレベルの場合と、Ｌレ
ベルの場合について、それぞれ説明する。。
まず、制御信号線２２２がＨレベル、シフトレジスタ回路２００の出力端子ＳＲｏｕｔが
Ｈレベルの場合について説明する。ＮＯＲ回路２３１の入力端子ＩＮ１がＨレベルになり
、入力端子ＩＮ２がＨレベルになる。よって、ＮＯＲ回路の出力端子ＯＵＴはＬレベルに
なるので、出力端子ＧＤｏｕｔがＬレベルになる。
Ｈレベルの場合について説明する。ＮＯＲ回路２３１の入力端子ＩＮ１がＨレベルになり
、入力端子ＩＮ２がＨレベルになる。よって、ＮＯＲ回路の出力端子ＯＵＴはＬレベルに
なるので、出力端子ＧＤｏｕｔがＬレベルになる。
次に、制御信号線２２２がＨレベル、シフトレジスタ回路２００の出力端子ＳＲｏｕｔが
Ｌレベルの場合について説明する。ＮＯＲ回路２３１の入力端子ＩＮ１がＨレベルになり
、入力端子ＩＮ２がＬレベルになる。よって、ＮＯＲ回路の出力端子ＯＵＴはＬレベルに
なるので、出力端子ＧＤｏｕｔがＬレベルになる。
Ｌレベルの場合について説明する。ＮＯＲ回路２３１の入力端子ＩＮ１がＨレベルになり
、入力端子ＩＮ２がＬレベルになる。よって、ＮＯＲ回路の出力端子ＯＵＴはＬレベルに
なるので、出力端子ＧＤｏｕｔがＬレベルになる。
次に、制御信号線２２２がＬレベル、シフトレジスタ回路２００の出力端子ＳＲｏｕｔが
Ｈレベルの場合について説明する。ＮＯＲ回路２３１の入力端子ＩＮ１がＬレベルになり
、入力端子ＩＮ２がＨレベルになる。よって、ＮＯＲ回路の出力端子ＯＵＴはＬレベルに
なるので、出力端子ＧＤｏｕｔがＬレベルになる。
Ｈレベルの場合について説明する。ＮＯＲ回路２３１の入力端子ＩＮ１がＬレベルになり
、入力端子ＩＮ２がＨレベルになる。よって、ＮＯＲ回路の出力端子ＯＵＴはＬレベルに
なるので、出力端子ＧＤｏｕｔがＬレベルになる。
次に、制御信号線２２２がＬレベル、シフトレジスタ回路２００の出力端子ＳＲｏｕｔが
Ｌレベルの場合について説明する。ＮＯＲ回路２３１の入力端子ＩＮ１がＬレベルになり
、入力端子ＩＮ２がＬレベルになる。よって、ＮＯＲ回路の出力端子ＯＵＴはＨレベルに
なるので、出力端子ＧＤｏｕｔがＨレベルになる。
Ｌレベルの場合について説明する。ＮＯＲ回路２３１の入力端子ＩＮ１がＬレベルになり
、入力端子ＩＮ２がＬレベルになる。よって、ＮＯＲ回路の出力端子ＯＵＴはＨレベルに
なるので、出力端子ＧＤｏｕｔがＨレベルになる。
以上の動作により、制御信号線２２２がＨレベルであれば、出力端子ＳＲｏｕｔに関係な
く、出力端子ＧＤｏｕｔがＬレベルになる。制御信号線２２２がＬレベルであれば、出力
端子ＳＲｏｕｔがＨレベルのときに、出力端子ＧＤｏｕｔがＬレベルになり、出力端子Ｓ
ＲｏｕｔがＬレベルのときに、出力端子ＧＤｏｕｔがＨレベルになる。
く、出力端子ＧＤｏｕｔがＬレベルになる。制御信号線２２２がＬレベルであれば、出力
端子ＳＲｏｕｔがＨレベルのときに、出力端子ＧＤｏｕｔがＬレベルになり、出力端子Ｓ
ＲｏｕｔがＬレベルのときに、出力端子ＧＤｏｕｔがＨレベルになる。
このように、ゲートドライバの出力端子ＧＤｏｕｔはイネーブル信号Ｅｎによって任意に
変更することができる。図２２のゲートドライバは、いわゆるパルス幅制御（ＰＷＣ）を
行うことができる。
変更することができる。図２２のゲートドライバは、いわゆるパルス幅制御（ＰＷＣ）を
行うことができる。
ここで、パルス幅制御は、イネーブル信号ＥｎがＨレベルのときに出力端子ＳＲｏｕｔに
関係なく、出力端子がＬレベルになることを利用して、行うことができる。つまり、シフ
トレジスタ回路２００の出力信号があるＨレベルのパルス幅（周期）でも、イネーブル信
号ＥｎをＨレベルにすることで、その出力信号を短くすることができる。
関係なく、出力端子がＬレベルになることを利用して、行うことができる。つまり、シフ
トレジスタ回路２００の出力信号があるＨレベルのパルス幅（周期）でも、イネーブル信
号ＥｎをＨレベルにすることで、その出力信号を短くすることができる。
なお、ＮＯＲ回路２３１は２つの入力端子を有しているが、シフトレジスタ回路２００の
出力信号がいずれかの入力端子に供給されていれば、ＮＯＲ回路２３１の入力端子はいく
でもよい。ＮＯＲ回路２３１の入力端子が複数れば、バッファ回路２３０はより正確にゲ
ートドライバの出力信号制御できる。
出力信号がいずれかの入力端子に供給されていれば、ＮＯＲ回路２３１の入力端子はいく
でもよい。ＮＯＲ回路２３１の入力端子が複数れば、バッファ回路２３０はより正確にゲ
ートドライバの出力信号制御できる。
なお、図２５のバッファ回路２５０ように、シフトレジスタ回路２００の出力端子ＳＲｏ
ｕｔは、インバータ回路２１１を介してＮＯＲ回路２３１の入力端子ＩＮ２に接続されて
いてもよい。この場合、制御信号線２２２がＨレベルであれば、出力端子ＳＲｏｕｔに関
係なく、出力端子ＧＤｏｕｔはＨレベルになる。制御信号線２２２がＬレベルであれば、
出力端子ＳＲｏｕｔがＨレベルのときに、出力端子ＧＤｏｕｔはＨレベルになり、出力端
子ＳＲｏｕｔがＬレベルのときに、出力端子ＧＤｏｕｔはＬレベルになる。
ｕｔは、インバータ回路２１１を介してＮＯＲ回路２３１の入力端子ＩＮ２に接続されて
いてもよい。この場合、制御信号線２２２がＨレベルであれば、出力端子ＳＲｏｕｔに関
係なく、出力端子ＧＤｏｕｔはＨレベルになる。制御信号線２２２がＬレベルであれば、
出力端子ＳＲｏｕｔがＨレベルのときに、出力端子ＧＤｏｕｔはＨレベルになり、出力端
子ＳＲｏｕｔがＬレベルのときに、出力端子ＧＤｏｕｔはＬレベルになる。
なお、図２７のバッファ回路２７０ように、ＮＯＲ回路２３１の出力端子ＯＵＴは、イン
バータ回路２１１を介してゲートドライバの出力端子ＧＤｏｕｔに接続されていてもよい
。この場合、制御信号線２２２がＨレベルであれば、出力端子ＳＲｏｕｔに関係なく、出
力端子ＧＤｏｕｔはＬレベルになる。制御信号線２２２がＬレベルであれば、出力端子Ｓ
ＲｏｕｔがＨレベルのときに、出力端子ＧＤｏｕｔはＨレベルになり、出力端子ＳＲｏｕ
ｔがＬレベルのときに、出力端子ＧＤｏｕｔはＬレベルの信号を出力する。
バータ回路２１１を介してゲートドライバの出力端子ＧＤｏｕｔに接続されていてもよい
。この場合、制御信号線２２２がＨレベルであれば、出力端子ＳＲｏｕｔに関係なく、出
力端子ＧＤｏｕｔはＬレベルになる。制御信号線２２２がＬレベルであれば、出力端子Ｓ
ＲｏｕｔがＨレベルのときに、出力端子ＧＤｏｕｔはＨレベルになり、出力端子ＳＲｏｕ
ｔがＬレベルのときに、出力端子ＧＤｏｕｔはＬレベルの信号を出力する。
ここで、インバータ回路２１１に適応可能な構成例について説明する。
図２８に、インバータ回路２１１の一形態を示す。図２８のインバータ回路２８０はトラ
ンジスタ２８１、及びトランジスタ２８２を有している。
ンジスタ２８１、及びトランジスタ２８２を有している。
図２８のインバータ回路２８０に示すように、トランジスタ２８１の第１端子が第２の電
源に接続され、第２端子がトランジスタ２８２の第２端子、及び出力端子ＯＵＴに接続さ
れ、ゲート端子が入力端子ＩＮに接続されている。トランジスタ２８２の第１端子が第１
の電源に接続され、ゲート端子が第１の電源に接続されている。
源に接続され、第２端子がトランジスタ２８２の第２端子、及び出力端子ＯＵＴに接続さ
れ、ゲート端子が入力端子ＩＮに接続されている。トランジスタ２８２の第１端子が第１
の電源に接続され、ゲート端子が第１の電源に接続されている。
なお、第１の電源には、電源電位ＶＤＤが供給され、第２の電源には電源電位ＶＳＳが供
給されている。第１の電源の電源電位ＶＤＤと第２の電源の電源電位ＶＳＳとの電位差（
ＶＤＤ−ＶＳＳ）が、インバータ回路２８０の電源電圧に相当する。また、電源電位ＶＤ
Ｄは、電源電位ＶＳＳよりも高い電位である。
給されている。第１の電源の電源電位ＶＤＤと第２の電源の電源電位ＶＳＳとの電位差（
ＶＤＤ−ＶＳＳ）が、インバータ回路２８０の電源電圧に相当する。また、電源電位ＶＤ
Ｄは、電源電位ＶＳＳよりも高い電位である。
なお、入力端子ＩＮには、デジタルの制御信号が供給されている。また、出力端子ＯＵＴ
は、出力信号を出力している。
は、出力信号を出力している。
また、トランジスタ２８１、及びトランジスタ２８２は、それぞれＮチャネル型である。
図２８のインバータ回路２８０の動作について、入力端子ＩＮがＨレベルの場合と、Ｌレ
ベルの場合について、それぞれ説明する。
ベルの場合について、それぞれ説明する。
まず、入力端子ＩＮがＨレベルの場合について説明する。入力端子ＩＮはＨレベルになる
と、トランジスタ２８１がオンする。出力端子ＯＵＴはトランジスタ２８１を介して第２
の電源と導電、及びトランジスタ２８２を介して第１の電源と導通し、出力端子ＯＵＴの
電位が下がる。このときの出力端子ＯＵＴの電位はトランジスタ２８１とトランジスタ２
８２との動作点によって決定され、出力端子ＯＵＴがＬレベルになる。
と、トランジスタ２８１がオンする。出力端子ＯＵＴはトランジスタ２８１を介して第２
の電源と導電、及びトランジスタ２８２を介して第１の電源と導通し、出力端子ＯＵＴの
電位が下がる。このときの出力端子ＯＵＴの電位はトランジスタ２８１とトランジスタ２
８２との動作点によって決定され、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮがＬレベルの場合について説明する。入力端子ＩＮはＬレベルになる
と、トランジスタ２８１がオフする。出力端子ＯＵＴはトランジスタ２８２を介して第１
の電源と導通し、出力端子ＯＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位は
電源電位ＶＤＤからトランジスタ２８２のしきい値電位Ｖｔｈ２８２を引いた値（ＶＤＤ
−Ｖｔｈ２８２）になり、出力端子ＯＵＴがＨレベルになる。
と、トランジスタ２８１がオフする。出力端子ＯＵＴはトランジスタ２８２を介して第１
の電源と導通し、出力端子ＯＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位は
電源電位ＶＤＤからトランジスタ２８２のしきい値電位Ｖｔｈ２８２を引いた値（ＶＤＤ
−Ｖｔｈ２８２）になり、出力端子ＯＵＴがＨレベルになる。
なお、トランジスタ２８２は整流性を有している必要はなく、電流が流れると電圧が発生
する素子であれば様々なものを用いることができる。例えば、図３２のインバータ回路３
２０のように、トランジスタ２８２の代わりに抵抗素子３２１を接続してもよい。
する素子であれば様々なものを用いることができる。例えば、図３２のインバータ回路３
２０のように、トランジスタ２８２の代わりに抵抗素子３２１を接続してもよい。
ここで、トランジスタ２８１、及びトランジスタ２８２が有する機能を以下に説明する。
トランジスタ２８１は、入力端子ＩＮの電位に応じて、第２の電源と、出力端子ＯＵＴと
を接続するかしないかを選択するスイッチとしての機能を有する。入力端子ＩＮがＨレベ
ルのときに、トランジスタ２８１は出力端子ＯＵＴに電源電位ＶＳＳを供給する機能を有
する。
を接続するかしないかを選択するスイッチとしての機能を有する。入力端子ＩＮがＨレベ
ルのときに、トランジスタ２８１は出力端子ＯＵＴに電源電位ＶＳＳを供給する機能を有
する。
トランジスタ２８２は、ダイオードとしての機能を有する。
図２９に、インバータ回路２１１の別の一形態を示す。図２９のインバータ回路２９０は
トランジスタ２９１、トランジスタ２９２、トランジスタ２９３、及び２つの電極を持つ
容量素子２９４を有している。なお、容量素子２９４は必ずしも必要ではない。
トランジスタ２９１、トランジスタ２９２、トランジスタ２９３、及び２つの電極を持つ
容量素子２９４を有している。なお、容量素子２９４は必ずしも必要ではない。
図２９のインバータ回路２９０に示すように、トランジスタ２９１の第１端子が第２の電
源に接続され、第２端子がトランジスタ２９２の第２端子、容量素子２９４の第２電極、
及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮに接続されている。トランジ
スタ２９２の第１端子が第１の電源に接続され、ゲート端子がトランジスタ２９３の第２
端子、及び容量素子２９４の第１電極に接続されている。トランジスタ２９３の第１端子
が第１の電源に接続され、ゲート端子が第１の電源に接続されている。
源に接続され、第２端子がトランジスタ２９２の第２端子、容量素子２９４の第２電極、
及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮに接続されている。トランジ
スタ２９２の第１端子が第１の電源に接続され、ゲート端子がトランジスタ２９３の第２
端子、及び容量素子２９４の第１電極に接続されている。トランジスタ２９３の第１端子
が第１の電源に接続され、ゲート端子が第１の電源に接続されている。
なお、第１の電源、第２の電源、入力端子ＩＮ、及び出力端子ＯＵＴは図２８と同様なも
のを用いることができる。
のを用いることができる。
また、トランジスタ２９１〜トランジスタ２９３は、それぞれＮチャネル型である。
図２９のインバータ回路２９０の動作について、入力端子ＩＮがＨレベルの場合と、Ｌレ
ベルの場合について、それぞれ説明する。
ベルの場合について、それぞれ説明する。
まず、入力端子ＩＮがＨレベルの場合について説明する。入力端子ＩＮはＨレベルになる
と、トランジスタ２９１がオンする。トランジスタ２９２のゲート端子の電位は電源電位
ＶＤＤからトランジスタ２９３のしきい値電位Ｖｔｈ２９３を引いた値（ＶＤＤ−Ｖｔｈ
２９３）になっており、トランジスタ２９２がオンしている。また、トランジスタ２９２
のゲート端子は、フローティング状態になっている。
と、トランジスタ２９１がオンする。トランジスタ２９２のゲート端子の電位は電源電位
ＶＤＤからトランジスタ２９３のしきい値電位Ｖｔｈ２９３を引いた値（ＶＤＤ−Ｖｔｈ
２９３）になっており、トランジスタ２９２がオンしている。また、トランジスタ２９２
のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ２９１を介して第２の電源と導通、及びトランジ
スタ２９２を介して第１の電源と導通し、出力端子ＯＵＴの電位が下がる。このときの出
力端子ＯＵＴの電位はトランジスタ２９１とトランジスタ２９２との動作点によって決定
され、出力端子ＯＵＴがＬレベルになる。
スタ２９２を介して第１の電源と導通し、出力端子ＯＵＴの電位が下がる。このときの出
力端子ＯＵＴの電位はトランジスタ２９１とトランジスタ２９２との動作点によって決定
され、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮがＬレベルの場合について説明する。入力端子ＩＮはＬレベルになる
と、トランジスタ２９１がオフする。トランジスタ２９２のゲート端子の電位は電源電位
ＶＤＤからトランジスタ２９３のしきい値電位Ｖｔｈ２９３を引いた値（ＶＤＤ−Ｖｔｈ
２９３）になっており、トランジスタ２９２がオンしている。また、トランジスタ２９２
のゲート端子は、フローティング状態になっている。
と、トランジスタ２９１がオフする。トランジスタ２９２のゲート端子の電位は電源電位
ＶＤＤからトランジスタ２９３のしきい値電位Ｖｔｈ２９３を引いた値（ＶＤＤ−Ｖｔｈ
２９３）になっており、トランジスタ２９２がオンしている。また、トランジスタ２９２
のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ２９２を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が上昇する。トランジスタ２９２のゲート端子の電位は容量素子２９４の容量
結合によって、電源電位ＶＤＤとトランジスタ２９２のしきい値電位Ｖｔｈ２９２との和
以上の値まで上昇し、トランジスタ２９２がオンし続ける。いわゆるブートストラップ動
作が行われる。このときの出力端子ＯＵＴの電位はＶＤＤになり、出力端子ＯＵＴがＨレ
ベルになる。
ＵＴの電位が上昇する。トランジスタ２９２のゲート端子の電位は容量素子２９４の容量
結合によって、電源電位ＶＤＤとトランジスタ２９２のしきい値電位Ｖｔｈ２９２との和
以上の値まで上昇し、トランジスタ２９２がオンし続ける。いわゆるブートストラップ動
作が行われる。このときの出力端子ＯＵＴの電位はＶＤＤになり、出力端子ＯＵＴがＨレ
ベルになる。
このように、図２９のインバータ回路２９０では、ブートストラップ動作によって、Ｈレ
ベルの出力端子ＯＵＴの電位を第１の電源の電源電位ＶＤＤまで上昇させることができる
。
ベルの出力端子ＯＵＴの電位を第１の電源の電源電位ＶＤＤまで上昇させることができる
。
なお、図２９のインバータ回路２９０は、入力端子ＩＮがＬレベルのときに、ブートスト
ラップ動作を行うことができれば、図２９の回路構成に限定されない。入力端子ＩＮがＨ
レベルのときは、トランジスタ２９２のゲート端子に電位を供給していてもよい。
ラップ動作を行うことができれば、図２９の回路構成に限定されない。入力端子ＩＮがＨ
レベルのときは、トランジスタ２９２のゲート端子に電位を供給していてもよい。
例えば、図３３のインバータ回路３３０のように、トランジスタ３３１を追加してもよい
。なぜなら、出力端子ＯＵＴがＬレベルのときに、出力端子ＯＵＴの電位をＶＳＳにでき
るからである。つまり、入力端子ＩＮがＨレベルのときに、トランジスタ３３１がオンす
るため、トランジスタ２９２のゲート端子がＬレベルになる。そして、トランジスタ２９
２はオフして、出力端子ＯＵＴはトランジスタ２９１を介して第２の電源のみと導通する
からである。
。なぜなら、出力端子ＯＵＴがＬレベルのときに、出力端子ＯＵＴの電位をＶＳＳにでき
るからである。つまり、入力端子ＩＮがＨレベルのときに、トランジスタ３３１がオンす
るため、トランジスタ２９２のゲート端子がＬレベルになる。そして、トランジスタ２９
２はオフして、出力端子ＯＵＴはトランジスタ２９１を介して第２の電源のみと導通する
からである。
なお、トランジスタ３３１は、Ｎチャネル型である。
別の例として、図３６のインバータ回路３６０のように、トランジスタ２９３の第１端子
が入力端子ＩＮｂに接続されていてもよい。なぜなら、出力端子ＯＵＴがＬレベルのとき
に、出力端子ＯＵＴの電位をＶＳＳにできるからである。つまり、入力端子ＩＮがＨレベ
ルのときに、入力端子ＩＮｂがＬレベルになるため、トランジスタ２９２のゲート端子が
Ｌレベルになる。そして、トランジスタ２９２はオフして、出力端子ＯＵＴはトランジス
タ２９１を介して第２の電源のみと導通するからである。
が入力端子ＩＮｂに接続されていてもよい。なぜなら、出力端子ＯＵＴがＬレベルのとき
に、出力端子ＯＵＴの電位をＶＳＳにできるからである。つまり、入力端子ＩＮがＨレベ
ルのときに、入力端子ＩＮｂがＬレベルになるため、トランジスタ２９２のゲート端子が
Ｌレベルになる。そして、トランジスタ２９２はオフして、出力端子ＯＵＴはトランジス
タ２９１を介して第２の電源のみと導通するからである。
なお、入力端子ＩＮｂは入力端子ＩＮの信号の反転信号が供給されている。また、入力端
子ＩＮｂに供給される信号を生成する方法について説明する。
子ＩＮｂに供給される信号を生成する方法について説明する。
例えば、図１２４に示すように、入力端子ＩＮｂには、入力端子ＩＮの信号をインバータ
回路１２４１を介して供給していてもよい。また、インバータ回路１２４１は、図２８〜
図３５で説明したインバータ回路を適用することができる。
回路１２４１を介して供給していてもよい。また、インバータ回路１２４１は、図２８〜
図３５で説明したインバータ回路を適用することができる。
なお、入力端子ＩＮｂは入力端子ＩＮの信号の反転信号が供給されているとは限らない。
また、入力信号ＩＮｂに供給される信号について説明する。
また、入力信号ＩＮｂに供給される信号について説明する。
例えば、入力端子ＩＮがｎ段目の出力端子ＳＲｏｕｔｎに接続されている場合、入力端子
ＩＮｂはｎ−１段目の出力端子ＳＲｏｕｔｎ−１に接続されていてもよい。
ＩＮｂはｎ−１段目の出力端子ＳＲｏｕｔｎ−１に接続されていてもよい。
別の例として、入力端子ＩＮがｎ段目の出力端子ＳＲｏｕｔｎに接続されている場合、入
力端子ＩＮｂはｎ＋１段目の出力端子ＳＲｏｕｔｎ＋１に接続されていてもよい。
力端子ＩＮｂはｎ＋１段目の出力端子ＳＲｏｕｔｎ＋１に接続されていてもよい。
別の例として、入力端子ＩＮがｎ段目の出力端子ＳＲｏｕｔに接続されている場合、入力
端子ＩＮｂはｎ段目のフリップフロップ回路の節点Ｎ２に接続されていてもよい。なぜな
ら、非選択期間において、フリップフロップ回路の節点Ｎ２の電位は出力端子ＳＲｏｕｔ
の電位と反転した関係にあるため、フリップフロップ回路の節点Ｎ２の電位は反転信号と
して利用できるからである。したがって、インバータ回路３６０の入力端子ＩＮｂにフリ
ップフロップ回路の節点Ｎ２の電位を供給することで、反転信号を生成するためのインバ
ータ回路を不要にすることができる。
端子ＩＮｂはｎ段目のフリップフロップ回路の節点Ｎ２に接続されていてもよい。なぜな
ら、非選択期間において、フリップフロップ回路の節点Ｎ２の電位は出力端子ＳＲｏｕｔ
の電位と反転した関係にあるため、フリップフロップ回路の節点Ｎ２の電位は反転信号と
して利用できるからである。したがって、インバータ回路３６０の入力端子ＩＮｂにフリ
ップフロップ回路の節点Ｎ２の電位を供給することで、反転信号を生成するためのインバ
ータ回路を不要にすることができる。
別の例として、入力端子ＩＮｂには制御信号（デジタル値）を供給すれば、図３６のイン
バータ回路は、トライステートバッファ回路として動作することができる。なぜなら、入
力端子ＩＮがＬレベル、入力端子ＩＮｂがＬレベルになれば、トランジスタ２９１、及び
トランジスタ２９２がオフするため、出力端子ＯＵＴはどの電源とも接続されないからで
ある。したがって、インバータ回路３６０がトライステートバッファ回路、又はインバー
タ回路としての機能を有することができる。
バータ回路は、トライステートバッファ回路として動作することができる。なぜなら、入
力端子ＩＮがＬレベル、入力端子ＩＮｂがＬレベルになれば、トランジスタ２９１、及び
トランジスタ２９２がオフするため、出力端子ＯＵＴはどの電源とも接続されないからで
ある。したがって、インバータ回路３６０がトライステートバッファ回路、又はインバー
タ回路としての機能を有することができる。
このように、インバータ回路３６０の入力端子ＩＮｂには、様々な方法で、信号を供給す
ることができる。
ることができる。
以下に、再び、図２９の応用例について説明する。
別の例として、図３９のインバータ回路３９０のように、トランジスタ２９３の第１端子
、及びゲート端子が入力端子ＩＮｂに接続され、トランジスタ３９１を追加してもよい。
なぜなら、出力端子ＯＵＴがＬレベルのときに、出力端子ＯＵＴの電位がＶＳＳにできる
からである。つまり、入力端子ＩＮｂがＬレベルのときに、トランジスタ２９２のゲート
端子がＬレベルになる。そして、トランジスタ２９２はオフして、出力端子ＯＵＴはトラ
ンジスタ２９１を介して第２の電源のみと導通するからである。
、及びゲート端子が入力端子ＩＮｂに接続され、トランジスタ３９１を追加してもよい。
なぜなら、出力端子ＯＵＴがＬレベルのときに、出力端子ＯＵＴの電位がＶＳＳにできる
からである。つまり、入力端子ＩＮｂがＬレベルのときに、トランジスタ２９２のゲート
端子がＬレベルになる。そして、トランジスタ２９２はオフして、出力端子ＯＵＴはトラ
ンジスタ２９１を介して第２の電源のみと導通するからである。
なお、容量素子２９４は、容量性を持つ素子であれば様々なものを用いることができる。
例えば、図３０のインバータ回路３００、図３４のインバータ回路３４０、図３７のイン
バータ回路３７０、及び図４０のインバータ回路４００のように、容量素子２９４の代わ
りにそれぞれトランジスタ３０１、トランジスタ３４１、トランジスタ３７１、トランジ
スタ４０１を接続してもよい。
例えば、図３０のインバータ回路３００、図３４のインバータ回路３４０、図３７のイン
バータ回路３７０、及び図４０のインバータ回路４００のように、容量素子２９４の代わ
りにそれぞれトランジスタ３０１、トランジスタ３４１、トランジスタ３７１、トランジ
スタ４０１を接続してもよい。
なお、容量素子２９４は、トランジスタ２９２の第２端子とゲート端子との間の容量値が
十分大きければ、必ずしも必要ではない。例えば、図３１のインバータ回路３１０、図３
５のインバータ回路３５０、図３８のインバータ回路３８０、及び図４１のインバータ回
路４１０のように、容量素子２９４を接続しなくてもよい。
十分大きければ、必ずしも必要ではない。例えば、図３１のインバータ回路３１０、図３
５のインバータ回路３５０、図３８のインバータ回路３８０、及び図４１のインバータ回
路４１０のように、容量素子２９４を接続しなくてもよい。
ここで、トランジスタ２９１〜トランジスタ２９３、トランジスタ３０１、トランジスタ
３３１、トランジスタ３４１、及び容量素子２９４が有する機能を以下に説明する。
３３１、トランジスタ３４１、及び容量素子２９４が有する機能を以下に説明する。
トランジスタ２９１は、入力端子ＩＮの電位に応じて、第２の電源と、出力端子ＯＵＴと
を接続するかしないかを選択するスイッチしての機能を有する。入力端子ＩＮがＨレベル
のときに、トランジスタ２９１は出力端子ＯＵＴに電源電位ＶＳＳを供給する機能を有す
る。
を接続するかしないかを選択するスイッチしての機能を有する。入力端子ＩＮがＨレベル
のときに、トランジスタ２９１は出力端子ＯＵＴに電源電位ＶＳＳを供給する機能を有す
る。
トランジスタ２９２は、第１の電源と、出力端子ＯＵＴとを接続するかしないかを選択す
るスイッチとしての機能を有する。
るスイッチとしての機能を有する。
トランジスタ２９３は、ダイオードとしての機能を有する。また、トランジスタ２９３は
、トランジスタ２９２のゲート端子をフローティング状態にする機能を有する。
、トランジスタ２９２のゲート端子をフローティング状態にする機能を有する。
トランジスタ３０１は、出力端子ＯＵＴと、トランジスタ２９２のゲート端子との間に接
続された容量素子としての機能を有する。入力端子ＩＮがＬレベルのときに、トランジス
タ３０１はトランジスタ２９２のゲート端子の電位を上昇させる機能を有する。
続された容量素子としての機能を有する。入力端子ＩＮがＬレベルのときに、トランジス
タ３０１はトランジスタ２９２のゲート端子の電位を上昇させる機能を有する。
トランジスタ３３１は、入力端子ＩＮの電位に応じて、第２の電源と、トランジスタ２９
２のゲート端子とを接続するかしないかを選択するスイッチとしての機能を有する。
２のゲート端子とを接続するかしないかを選択するスイッチとしての機能を有する。
トランジスタ３４１は、出力端子ＯＵＴと、トランジスタ２９２のゲート端子との間に接
続された容量素子としての機能を有する。入力端子ＩＮがＬレベルのときに、容量素子３
４１は出力端子ＯＵＴの電位の上昇によって、トランジスタ２９２のゲート端子の電位を
上昇させる機能を有する。
続された容量素子としての機能を有する。入力端子ＩＮがＬレベルのときに、容量素子３
４１は出力端子ＯＵＴの電位の上昇によって、トランジスタ２９２のゲート端子の電位を
上昇させる機能を有する。
容量素子２９４は、出力端子ＯＵＴの電位に応じて、トランジスタ２９２のゲート端子の
電位を変化させるための機能を有する。入力端子ＩＮがＬレベルのときに、容量素子２９
４は出力端子ＯＵＴの電位の上昇によって、トランジスタ２９２のゲート端子の電位を上
昇させる機能を有する。
電位を変化させるための機能を有する。入力端子ＩＮがＬレベルのときに、容量素子２９
４は出力端子ＯＵＴの電位の上昇によって、トランジスタ２９２のゲート端子の電位を上
昇させる機能を有する。
このように、図２８〜図４１のインバータ回路はＨレベルの信号を出力するときに、電源
電位ＶＤＤを変化することによって、出力端子ＯＵＴの電位を自由に変えることができる
。つまり、図２８〜図４１のインバータ回路は、インバータ回路として動作するだけでな
く、レベルシフト回路としても動作することができる。
電位ＶＤＤを変化することによって、出力端子ＯＵＴの電位を自由に変えることができる
。つまり、図２８〜図４１のインバータ回路は、インバータ回路として動作するだけでな
く、レベルシフト回路としても動作することができる。
図２８〜図４１のインバータ回路では、すべてＮチャネル型のトランジスタで構成されて
いる場合について説明したが、すべてＰチャネル型のトランジスタで構成されていてもよ
い。ここで、すべてＰチャネル型のトランジスタで構成された場合のインバータ回路を図
５８〜図７１に示す。
いる場合について説明したが、すべてＰチャネル型のトランジスタで構成されていてもよ
い。ここで、すべてＰチャネル型のトランジスタで構成された場合のインバータ回路を図
５８〜図７１に示す。
図５８に、インバータ回路２１１の一形態を示す。図５８のインバータ回路５８０はトラ
ンジスタ５８１、及びトランジスタ５８２を有している。
ンジスタ５８１、及びトランジスタ５８２を有している。
図５８のインバータ回路５８０に示すように、トランジスタ５８１の第１端子が第２の電
源に接続され、第２端子がトランジスタ５８２の第２端子、及び出力端子ＯＵＴに接続さ
れ、ゲート端子が入力端子ＩＮに接続されている。トランジスタ５８２の第１端子が第１
の電源に接続され、ゲート端子が第１の電源に接続されている。
源に接続され、第２端子がトランジスタ５８２の第２端子、及び出力端子ＯＵＴに接続さ
れ、ゲート端子が入力端子ＩＮに接続されている。トランジスタ５８２の第１端子が第１
の電源に接続され、ゲート端子が第１の電源に接続されている。
なお、第１の電源には、電源電位ＶＳＳが供給され、第２の電源には電源電位ＶＤＤが供
給されている。第１の電源の電源電位ＶＳＳと第２の電源の電源電位ＶＤＤとの電位差（
ＶＤＤ−ＶＳＳ）が、インバータ回路５８０の電源電圧に相当する。また、電源電位ＶＤ
Ｄは、電源電位ＶＳＳよりも高い電位である。
給されている。第１の電源の電源電位ＶＳＳと第２の電源の電源電位ＶＤＤとの電位差（
ＶＤＤ−ＶＳＳ）が、インバータ回路５８０の電源電圧に相当する。また、電源電位ＶＤ
Ｄは、電源電位ＶＳＳよりも高い電位である。
なお、入力端子ＩＮには、デジタルの制御信号が供給されている。また、出力端子ＯＵＴ
は、出力信号を出力している。
は、出力信号を出力している。
また、トランジスタ５８１、及びトランジスタ５８２は、それぞれＰチャネル型である。
図５８のインバータ回路５８０の動作について、入力端子ＩＮがＨレベルの場合と、Ｌレ
ベルの場合について、それぞれ説明する。
ベルの場合について、それぞれ説明する。
まず、入力端子ＩＮがＨレベルの場合について説明する。入力端子ＩＮはＨレベルになる
と、トランジスタ５８１がオフする。出力端子ＯＵＴはトランジスタ５８２を介して第１
の電源と導通し、出力端子ＯＵＴの電位が下がる。このときの出力端子ＯＵＴの電位は電
源電位ＶＳＳとトランジスタ５８２のしきい値電位Ｖｔｈ５８２の絶対値との和となる値
（ＶＳＳ＋｜Ｖｔｈ５８２｜）になり、出力端子ＯＵＴがＬレベルになる。
と、トランジスタ５８１がオフする。出力端子ＯＵＴはトランジスタ５８２を介して第１
の電源と導通し、出力端子ＯＵＴの電位が下がる。このときの出力端子ＯＵＴの電位は電
源電位ＶＳＳとトランジスタ５８２のしきい値電位Ｖｔｈ５８２の絶対値との和となる値
（ＶＳＳ＋｜Ｖｔｈ５８２｜）になり、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮがＬレベルの場合について説明する。入力端子ＩＮはＬレベルになる
と、トランジスタ５８１がオンする。出力端子ＯＵＴはトランジスタ５８１を介して第２
の電源と導通、及びトランジスタ５８２を介して第１の電源と導通し、出力端子ＯＵＴの
電位が上昇する。このときの出力端子ＯＵＴの電位はトランジスタ５８１とトランジスタ
５８２との動作点によって決定され、出力端子ＯＵＴがＨレベルになる。
と、トランジスタ５８１がオンする。出力端子ＯＵＴはトランジスタ５８１を介して第２
の電源と導通、及びトランジスタ５８２を介して第１の電源と導通し、出力端子ＯＵＴの
電位が上昇する。このときの出力端子ＯＵＴの電位はトランジスタ５８１とトランジスタ
５８２との動作点によって決定され、出力端子ＯＵＴがＨレベルになる。
なお、トランジスタ５８２は整流性を有している必要はなく、電流が流れると電圧が発生
する素子であれば様々なものを用いることができる。例えば、図６２のインバータ回路６
２０のように、トランジスタ５８２の代わりに抵抗素子６２１を接続してもよい。
する素子であれば様々なものを用いることができる。例えば、図６２のインバータ回路６
２０のように、トランジスタ５８２の代わりに抵抗素子６２１を接続してもよい。
ここで、トランジスタ５８１、及びトランジスタ５８２が有する機能を以下に説明する。
トランジスタ５８１は、入力端子ＩＮの電位に応じて、第２の電源と、出力端子ＯＵＴと
を接続するかしないかを選択するスイッチとしての機能を有する。入力端子ＩＮがＬレベ
ルのときに、トランジスタ５８１は出力端子ＯＵＴに電源電位ＶＤＤを供給する機能を有
する。
を接続するかしないかを選択するスイッチとしての機能を有する。入力端子ＩＮがＬレベ
ルのときに、トランジスタ５８１は出力端子ＯＵＴに電源電位ＶＤＤを供給する機能を有
する。
トランジスタ５８２は、ダイオードとしての機能を有する。
図５９に、インバータ回路２１１の別の一形態を示す。図５９のインバータ回路５９０は
トランジスタ５９１、トランジスタ５９２、トランジスタ５９３、及び２つの電極を持つ
容量素子５９４を有している。なお、容量素子５９４は必ずしも必要ではない。
トランジスタ５９１、トランジスタ５９２、トランジスタ５９３、及び２つの電極を持つ
容量素子５９４を有している。なお、容量素子５９４は必ずしも必要ではない。
図５９のインバータ回路５９０に示すように、トランジスタ５９１の第１端子が第２の電
源に接続され、第２端子がトランジスタ５９２の第２端子、容量素子５９４の第２電極、
及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮに接続されている。トランジ
スタ５９２の第１端子が第１の電源に接続され、ゲート端子がトランジスタ５９３の第２
端子、及び容量素子５９４の第１電極に接続されている。トランジスタ５９３の第１端子
が第１の電源に接続され、ゲート端子が第１の電源に接続されている。
源に接続され、第２端子がトランジスタ５９２の第２端子、容量素子５９４の第２電極、
及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮに接続されている。トランジ
スタ５９２の第１端子が第１の電源に接続され、ゲート端子がトランジスタ５９３の第２
端子、及び容量素子５９４の第１電極に接続されている。トランジスタ５９３の第１端子
が第１の電源に接続され、ゲート端子が第１の電源に接続されている。
なお、第１の電源、第２の電源、入力端子ＩＮ、及び出力端子ＯＵＴは図５８と同様なも
のを用いることができる。
のを用いることができる。
また、トランジスタ５９１〜トランジスタ５９３は、それぞれＰチャネル型である。
図５９のインバータ回路５９０の動作について、入力端子ＩＮがＨレベルの場合と、Ｌレ
ベルの場合について、それぞれ説明する。
ベルの場合について、それぞれ説明する。
まず、入力端子ＩＮがＨレベルの場合について説明する。入力端子ＩＮはＨレベルになる
と、トランジスタ５９１がオフする。トランジスタ５９２のゲート端子の電位は電源電位
ＶＳＳとトランジスタ５９３のしきい値電位Ｖｔｈ５９３の絶対値との和となる値（ＶＳ
Ｓ＋｜Ｖｔｈ５９３｜）になっており、トランジスタ５９２がオンしている。また、トラ
ンジスタ５９２のゲート端子は、フローティング状態になっている。
と、トランジスタ５９１がオフする。トランジスタ５９２のゲート端子の電位は電源電位
ＶＳＳとトランジスタ５９３のしきい値電位Ｖｔｈ５９３の絶対値との和となる値（ＶＳ
Ｓ＋｜Ｖｔｈ５９３｜）になっており、トランジスタ５９２がオンしている。また、トラ
ンジスタ５９２のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ５９２を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。トランジスタ５９２のゲート端子の電位は容量素子５９４の容量結
合によって、電源電位ＶＳＳからトランジスタ５９２のしきい値電位Ｖｔｈ５９２の絶対
値｜Ｖｔｈ５９２｜を引いた値（ＶＳＳ−｜Ｖｔｈ５９２｜）以下まで下がり、トランジ
スタ５９２がオンし続ける。いわゆるブートストラップ動作が行われる。このときの出力
端子ＯＵＴの電位はＶＳＳになり、出力端子ＯＵＴがＬレベルになる。
ＵＴの電位が下がる。トランジスタ５９２のゲート端子の電位は容量素子５９４の容量結
合によって、電源電位ＶＳＳからトランジスタ５９２のしきい値電位Ｖｔｈ５９２の絶対
値｜Ｖｔｈ５９２｜を引いた値（ＶＳＳ−｜Ｖｔｈ５９２｜）以下まで下がり、トランジ
スタ５９２がオンし続ける。いわゆるブートストラップ動作が行われる。このときの出力
端子ＯＵＴの電位はＶＳＳになり、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮがＬレベルの場合について説明する。入力端子ＩＮはＬレベルになる
と、トランジスタ５９１がオンする。トランジスタ５９２のゲート端子の電位は電源電位
ＶＳＳとトランジスタ５９３のしきい値電位の絶対値｜Ｖｔｈ５９３｜との和となる値（
ＶＳＳ＋｜Ｖｔｈ５９３｜）になっており、トランジスタ５９２がオンしている。また、
トランジスタ５９２のゲート端子は、フローティング状態になっている。
と、トランジスタ５９１がオンする。トランジスタ５９２のゲート端子の電位は電源電位
ＶＳＳとトランジスタ５９３のしきい値電位の絶対値｜Ｖｔｈ５９３｜との和となる値（
ＶＳＳ＋｜Ｖｔｈ５９３｜）になっており、トランジスタ５９２がオンしている。また、
トランジスタ５９２のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ５９１を介して第２の電源と導通、及びトランジ
スタ５９２を介して第１の電源と導通し、出力端子ＯＵＴの電位が上昇する。このときの
出力端子ＯＵＴの電位はトランジスタ５９１とトランジスタ５９２との動作点によって決
定され、出力端子ＯＵＴがＨレベルになる。
スタ５９２を介して第１の電源と導通し、出力端子ＯＵＴの電位が上昇する。このときの
出力端子ＯＵＴの電位はトランジスタ５９１とトランジスタ５９２との動作点によって決
定され、出力端子ＯＵＴがＨレベルになる。
このように、図５９のインバータ回路５９０では、ブートストラップ動作によって、Ｌレ
ベルの出力端子ＯＵＴの電位を第１の電源の電源電位ＶＳＳまで下げることができる。
ベルの出力端子ＯＵＴの電位を第１の電源の電源電位ＶＳＳまで下げることができる。
なお、図５９のインバータ回路５９０は、入力端子ＩＮがＨレベルのときに、ブートスト
ラップ動作を行うことができれば、図５９の回路構成に限定されない。入力端子ＩＮがＬ
レベルのときは、トランジスタ５９２のゲート端子に電位を供給していてもよい。
ラップ動作を行うことができれば、図５９の回路構成に限定されない。入力端子ＩＮがＬ
レベルのときは、トランジスタ５９２のゲート端子に電位を供給していてもよい。
例えば、図６３のインバータ回路６３０のように、トランジスタ６３１を追加してもよい
。なぜなら、出力端子ＯＵＴがＨレベルのときに、出力端子ＯＵＴの電位をＶＤＤにでき
るからである。つまり、入力端子ＩＮがＬレベルのときに、トランジスタ６３１がオンす
るため、トランジスタ５９２のゲート端子がＨレベルになる。そして、トランジスタ５９
２はオフして、出力端子ＯＵＴはトランジスタ５９１を介して第２の電源のみと導通する
からである。
。なぜなら、出力端子ＯＵＴがＨレベルのときに、出力端子ＯＵＴの電位をＶＤＤにでき
るからである。つまり、入力端子ＩＮがＬレベルのときに、トランジスタ６３１がオンす
るため、トランジスタ５９２のゲート端子がＨレベルになる。そして、トランジスタ５９
２はオフして、出力端子ＯＵＴはトランジスタ５９１を介して第２の電源のみと導通する
からである。
なお、トランジスタ６３１は、Ｐチャネル型である。
別の例として、図６６のインバータ回路６６０のように、トランジスタ５９３の第１端子
が入力端子ＩＮｂに接続されていてもよい。なぜなら、出力端子ＯＵＴがＨレベルのとき
に、出力端子ＯＵＴの電位をＶＤＤにできるからである。つまり、入力端子ＩＮがＬレベ
ルのときに、入力端子ＩＮｂがＨレベルになるため、トランジスタ５９２のゲート端子が
Ｈレベルになる。そして、トランジスタ５９２はオフして、出力端子ＯＵＴはトランジス
タ５９１を介して第２の電源のみと導通するからである。
が入力端子ＩＮｂに接続されていてもよい。なぜなら、出力端子ＯＵＴがＨレベルのとき
に、出力端子ＯＵＴの電位をＶＤＤにできるからである。つまり、入力端子ＩＮがＬレベ
ルのときに、入力端子ＩＮｂがＨレベルになるため、トランジスタ５９２のゲート端子が
Ｈレベルになる。そして、トランジスタ５９２はオフして、出力端子ＯＵＴはトランジス
タ５９１を介して第２の電源のみと導通するからである。
なお、入力端子ＩＮｂは入力端子ＩＮの信号の反転信号が供給されている。また、図３６
の入力端子ＩＮｂと同様なものを用いることができる。
の入力端子ＩＮｂと同様なものを用いることができる。
例えば、図１２５に示すように、入力端子ＩＮｂには、入力端子ＩＮの信号をインバータ
回路１２５１を介して供給していてもよい。また、インバータ回路１２５１は、図５８〜
図６５で説明したインバータ回路を適用することができる。
回路１２５１を介して供給していてもよい。また、インバータ回路１２５１は、図５８〜
図６５で説明したインバータ回路を適用することができる。
また、図３６では、入力端子ＩＮｂに制御信号を供給することで、インバータ回路３６０
がトライステートバッファ回路としても機能することを示した。ここで、図６６のインバ
ータ回路６６０も同様に、入力端子ＩＮｂに制御信号を供給することで、トライステート
バッファ回路としても機能することができる。つまり、入力端子ＩＮがＨレベル、入力端
子ＩＮｂがＨレベルになれば、トランジスタ５９１、及びトランジスタ５９２がオフすた
め、出力端子ＯＵＴはどの電源とも接続されないため、インバータ回路６６０はトライス
テートバッファ回路として機能することができる。
がトライステートバッファ回路としても機能することを示した。ここで、図６６のインバ
ータ回路６６０も同様に、入力端子ＩＮｂに制御信号を供給することで、トライステート
バッファ回路としても機能することができる。つまり、入力端子ＩＮがＨレベル、入力端
子ＩＮｂがＨレベルになれば、トランジスタ５９１、及びトランジスタ５９２がオフすた
め、出力端子ＯＵＴはどの電源とも接続されないため、インバータ回路６６０はトライス
テートバッファ回路として機能することができる。
以下に、再び、図５９の応用例について説明する。
別の例として、図６９のインバータ回路６９０のように、トランジスタ５９３の第１端子
、及びゲート端子が入力端子ＩＮｂに接続され、トランジスタ６３１を追加してもよい。
なぜなら、出力端子ＯＵＴがＨレベルのときに、出力端子ＯＵＴの電位をＶＤＤにできる
からである。つまり、入力端子ＩＮｂがＨレベルのときに、トランジスタ５９２のゲート
端子がＨレベルになる。そして、トランジスタ５９２はオフして、出力端子ＯＵＴはトラ
ンジスタ５９１を介して第２の電源のみと導通するからである。
、及びゲート端子が入力端子ＩＮｂに接続され、トランジスタ６３１を追加してもよい。
なぜなら、出力端子ＯＵＴがＨレベルのときに、出力端子ＯＵＴの電位をＶＤＤにできる
からである。つまり、入力端子ＩＮｂがＨレベルのときに、トランジスタ５９２のゲート
端子がＨレベルになる。そして、トランジスタ５９２はオフして、出力端子ＯＵＴはトラ
ンジスタ５９１を介して第２の電源のみと導通するからである。
なお、容量素子５９４は、容量性を持つ素子であれば様々なものを用いることができる。
例えば、図６０のインバータ回路６００、図６４のインバータ回路６４０、図６７のイン
バータ回路６７０、及び図７０のインバータ回路７００のように、容量素子５９４の代わ
りにそれぞれトランジスタ６０１、トランジスタ６４１、トランジスタ６７１、トランジ
スタ７０１を接続してもよい。
例えば、図６０のインバータ回路６００、図６４のインバータ回路６４０、図６７のイン
バータ回路６７０、及び図７０のインバータ回路７００のように、容量素子５９４の代わ
りにそれぞれトランジスタ６０１、トランジスタ６４１、トランジスタ６７１、トランジ
スタ７０１を接続してもよい。
なお、容量素子５９４は、トランジスタ５９２の第２端子とゲート端子との間の容量値が
十分大きければ、必ずしも必要ではない。例えば、図６１のインバータ回路６１０、図６
５のインバータ回路６５０、図６８のインバータ回路６８０、及び図７１のインバータ回
路７１０のように、容量素子５９４を接続しなくてもよい。
十分大きければ、必ずしも必要ではない。例えば、図６１のインバータ回路６１０、図６
５のインバータ回路６５０、図６８のインバータ回路６８０、及び図７１のインバータ回
路７１０のように、容量素子５９４を接続しなくてもよい。
ここで、トランジスタ５９１〜トランジスタ５９３、トランジスタ６０１、トランジスタ
６３１、トランジスタ６４１、及び容量素子５９４が有する機能を以下に説明する。
６３１、トランジスタ６４１、及び容量素子５９４が有する機能を以下に説明する。
トランジスタ５９１は、入力端子ＩＮの電位に応じて、第２の電源と、出力端子ＯＵＴと
を接続するかしないかを選択するスイッチしての機能を有する。入力端子ＩＮがＬレベル
のときに、トランジスタ５９１は出力端子ＯＵＴに電源電位ＶＤＤを供給する機能を有す
る。
を接続するかしないかを選択するスイッチしての機能を有する。入力端子ＩＮがＬレベル
のときに、トランジスタ５９１は出力端子ＯＵＴに電源電位ＶＤＤを供給する機能を有す
る。
トランジスタ５９２は、第１の電源と、出力端子ＯＵＴとを接続するかしないかを選択す
るスイッチとしての機能を有する。
るスイッチとしての機能を有する。
トランジスタ５９３は、ダイオードとしての機能を有する。また、トランジスタ５９３は
、トランジスタ５９２のゲート端子をフローティング状態にする機能を有する。
、トランジスタ５９２のゲート端子をフローティング状態にする機能を有する。
トランジスタ６０１は、出力端子ＯＵＴと、トランジスタ５９２のゲート端子との間に接
続された容量素子としての機能を有する。入力端子ＩＮがＨレベルのときに、トランジス
タ６０１はトランジスタ５９２のゲート端子の電位を下げる機能を有する。
続された容量素子としての機能を有する。入力端子ＩＮがＨレベルのときに、トランジス
タ６０１はトランジスタ５９２のゲート端子の電位を下げる機能を有する。
トランジスタ６３１は、入力端子ＩＮの電位に応じて、第２の電源と、トランジスタ５９
２のゲート端子とを接続するかしないかを選択するスイッチとしての機能を有する。入力
端子ＩＮがＬレベルのときに、トランジスタ６３１はトランジスタ５９２のゲート端子に
電源電位ＶＤＤを供給する機能を有する。
２のゲート端子とを接続するかしないかを選択するスイッチとしての機能を有する。入力
端子ＩＮがＬレベルのときに、トランジスタ６３１はトランジスタ５９２のゲート端子に
電源電位ＶＤＤを供給する機能を有する。
トランジスタ６４１は、出力端子ＯＵＴと、トランジスタ５９２のゲート端子との間に接
続された容量素子としての機能を有する。入力端子ＩＮがＬレベルのときに、容量素子５
９４は出力端子ＯＵＴの電位の上昇によって、トランジスタ５９２のゲート端子の電位を
上昇させる機能を有する。
続された容量素子としての機能を有する。入力端子ＩＮがＬレベルのときに、容量素子５
９４は出力端子ＯＵＴの電位の上昇によって、トランジスタ５９２のゲート端子の電位を
上昇させる機能を有する。
容量素子５９４は、出力端子ＯＵＴの電位に応じて、トランジスタ５９２のゲート端子の
電位を変化させるための機能を有する。入力端子ＩＮがＨレベルのときに、容量素子５９
４は出力端子ＯＵＴの電位の上昇によって、トランジスタ５９２のゲート端子の電位を下
げる機能を有する。
電位を変化させるための機能を有する。入力端子ＩＮがＨレベルのときに、容量素子５９
４は出力端子ＯＵＴの電位の上昇によって、トランジスタ５９２のゲート端子の電位を下
げる機能を有する。
このように、図５８〜図７１のインバータ回路はＬレベルの信号を出力するときに、電源
電位ＶＳＳを変化することによって、出力端子ＯＵＴの電位を自由に変えることができる
。つまり、図５８〜図７１のインバータ回路は、インバータ回路として動作するだけでな
く、レベルシフト回路としても動作することができる。
電位ＶＳＳを変化することによって、出力端子ＯＵＴの電位を自由に変えることができる
。つまり、図５８〜図７１のインバータ回路は、インバータ回路として動作するだけでな
く、レベルシフト回路としても動作することができる。
ここで、ＮＡＮＤ回路２２１に適用可能な構成例についていくつか説明する。
図４２に、ＮＡＮＤ回路２２１の一形態を示す。図４２のＮＡＮＤ回路４２０はトランジ
スタ４２１、トランジスタ４２２、及びトランジスタ４２３を有している。
スタ４２１、トランジスタ４２２、及びトランジスタ４２３を有している。
図４２のＮＡＮＤ回路４２０に示すように、トランジスタ４２１の第１端子が第２の電源
に接続され、第２端子がトランジスタ４２２の第１端子に接続され、ゲート端子が入力端
子ＩＮ１に接続されている。トランジスタ４２２の第２端子がトランジスタ４２３の第１
端子、及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮ２に接続されている。
トランジスタ４２３の第２端子が第１の電源に接続され、ゲート端子が第１の電源に接続
されている。
に接続され、第２端子がトランジスタ４２２の第１端子に接続され、ゲート端子が入力端
子ＩＮ１に接続されている。トランジスタ４２２の第２端子がトランジスタ４２３の第１
端子、及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮ２に接続されている。
トランジスタ４２３の第２端子が第１の電源に接続され、ゲート端子が第１の電源に接続
されている。
なお、第１の電源には、電源電位ＶＤＤが供給され、第２の電源には電源電位ＶＳＳが供
給されている。第１の電源の電源電位ＶＤＤと第２の電源の電源電位ＶＳＳとの電位差（
ＶＤＤ−ＶＳＳ）が、ＮＡＮＤ回路４２０の電源電圧に相当する。また、電源電位ＶＤＤ
は、電源電位ＶＳＳよりも高い電位である。
給されている。第１の電源の電源電位ＶＤＤと第２の電源の電源電位ＶＳＳとの電位差（
ＶＤＤ−ＶＳＳ）が、ＮＡＮＤ回路４２０の電源電圧に相当する。また、電源電位ＶＤＤ
は、電源電位ＶＳＳよりも高い電位である。
なお、入力端子ＩＮ１、及び入力端子ＩＮ２には、それぞれデジタルの制御信号が供給さ
れている。また、出力端子ＯＵＴは、出力信号を出力している。
れている。また、出力端子ＯＵＴは、出力信号を出力している。
また、トランジスタ４２１〜トランジスタ４２３は、それぞれＮチャネル型である。
図４２のＮＡＮＤ回路４２０の動作について、入力端子ＩＮ１がＨレベルの場合と、Ｌレ
ベルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合について、それぞれ
説明する。
ベルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合について、それぞれ
説明する。
まず、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＨレベルの場合について説明する。
入力端子ＩＮ１がＨレベルになると、トランジスタ４２１がオンする。入力端子ＩＮ２が
Ｈレベルになるとトランジスタ４２２がオンする。
入力端子ＩＮ１がＨレベルになると、トランジスタ４２１がオンする。入力端子ＩＮ２が
Ｈレベルになるとトランジスタ４２２がオンする。
よって、出力端子ＯＵＴはトランジスタ４２１とトランジスタ４２２を介して第２の電源
と導通、及びトランジスタ４２３を介して第１の電源と導通し、出力端子ＯＵＴの電位が
下がる。このときの出力端子ＯＵＴの電位はトランジスタ４２１とトランジスタ４２２と
トランジスタ４２３との動作点によって決定され、出力端子ＯＵＴはＬレベルになる。
と導通、及びトランジスタ４２３を介して第１の電源と導通し、出力端子ＯＵＴの電位が
下がる。このときの出力端子ＯＵＴの電位はトランジスタ４２１とトランジスタ４２２と
トランジスタ４２３との動作点によって決定され、出力端子ＯＵＴはＬレベルになる。
次に、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１がＨレベルになると、トランジスタ４２１がオンする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ４２２がオフする。
入力端子ＩＮ１がＨレベルになると、トランジスタ４２１がオンする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ４２２がオフする。
よって、出力端子ＯＵＴはトランジスタ４２３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位は電源電位ＶＤＤからトランジ
スタ４２３のしきい値電位Ｖｔｈ４２３を引いた値（ＶＤＤ−Ｖｔｈ４２３）になり、出
力端子ＯＵＴがＨレベルになる。
ＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位は電源電位ＶＤＤからトランジ
スタ４２３のしきい値電位Ｖｔｈ４２３を引いた値（ＶＤＤ−Ｖｔｈ４２３）になり、出
力端子ＯＵＴがＨレベルになる。
次に、入力端子ＩＮ１がＬレベル、入力端子ＩＮ２がＨレベルの場合について説明する。
入力端子ＩＮ１がＬレベルになると、トランジスタ４２１がオフする。入力端子ＩＮ２が
Ｈレベルになると、トランジスタ４２２がオンする。
入力端子ＩＮ１がＬレベルになると、トランジスタ４２１がオフする。入力端子ＩＮ２が
Ｈレベルになると、トランジスタ４２２がオンする。
よって、出力端子ＯＵＴはトランジスタ４２３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位は電源電位ＶＤＤからトランジ
スタ４２３のしきい値電位Ｖｔｈ４２３を引いた値（ＶＤＤ−Ｖｔｈ４２３）になり、出
力端子ＯＵＴがＨレベルになる。
ＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位は電源電位ＶＤＤからトランジ
スタ４２３のしきい値電位Ｖｔｈ４２３を引いた値（ＶＤＤ−Ｖｔｈ４２３）になり、出
力端子ＯＵＴがＨレベルになる。
次に、入力端子ＩＮ１がＬレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１がＬレベルになると、トランジスタ４２１がオフする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ４２２がオフする。
入力端子ＩＮ１がＬレベルになると、トランジスタ４２１がオフする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ４２２がオフする。
よって、出力端子ＯＵＴはトランジスタ４２３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位は電源電位ＶＤＤからトランジ
スタ４２３のしきい値電位Ｖｔｈ４２３を引いた値（ＶＤＤ−Ｖｔｈ４２３）になり、出
力端子ＯＵＴがＨレベルになる。
ＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位は電源電位ＶＤＤからトランジ
スタ４２３のしきい値電位Ｖｔｈ４２３を引いた値（ＶＤＤ−Ｖｔｈ４２３）になり、出
力端子ＯＵＴがＨレベルになる。
なお、トランジスタ４２３は整流性を有している必要はなく、電流が流れると電圧が発生
する素子であれば様々なものを用いることができる。例えば、図４６のＮＡＮＤ回路４６
０のように、トランジスタ４２３の代わりに抵抗素子４６１を接続してもよい。
する素子であれば様々なものを用いることができる。例えば、図４６のＮＡＮＤ回路４６
０のように、トランジスタ４２３の代わりに抵抗素子４６１を接続してもよい。
ここで、トランジスタ４２１〜トランジスタ４２３が有する機能を以下に説明する。
トランジスタ４２１は、入力端子ＩＮ１の電位に応じて、第２の電源と、トランジスタ４
２２の第１端子とを接続するかしないかを選択するスイッチしての機能を有する。
２２の第１端子とを接続するかしないかを選択するスイッチしての機能を有する。
トランジスタ４２２は、入力端子ＩＮ２の電位に応じて、トランジスタ４２１の第２端子
と、出力端子ＯＵＴとを接続するかしないかを選択するスイッチとしての機能を有する。
と、出力端子ＯＵＴとを接続するかしないかを選択するスイッチとしての機能を有する。
トランジスタ４２３は、ダイオードとしての機能を有する。
図４３に、ＮＡＮＤ回路２２１の一形態を示す。図４３のＮＡＮＤ回路４３０はトランジ
スタ４３１、トランジスタ４３２、トランジスタ４３３、トランジスタ４３４、及び容量
素子４３５を有している。
スタ４３１、トランジスタ４３２、トランジスタ４３３、トランジスタ４３４、及び容量
素子４３５を有している。
図４３のＮＡＮＤ回路４３０に示すように、トランジスタ４３１の第１端子が第２の電源
に接続され、第２端子がトランジスタ４３２の第１端子に接続され、ゲート端子が入力端
子ＩＮ１に接続されている。トランジスタ４３２の第２端子がトランジスタ４３３の第２
端子、容量素子４３５の第２電極、及び出力端子ＯＵＴに接続され、ゲート端子が入力端
子ＩＮ２に接続されている。トランジスタ４３３の第１端子が第１の電源に接続され、ゲ
ート端子がトランジスタ４３４の第２端子、容量素子４３５の第１電極に接続されている
。トランジスタ４３４の第１端子が第１の電源に接続され、ゲート端子が第１の電源に接
続されている。
に接続され、第２端子がトランジスタ４３２の第１端子に接続され、ゲート端子が入力端
子ＩＮ１に接続されている。トランジスタ４３２の第２端子がトランジスタ４３３の第２
端子、容量素子４３５の第２電極、及び出力端子ＯＵＴに接続され、ゲート端子が入力端
子ＩＮ２に接続されている。トランジスタ４３３の第１端子が第１の電源に接続され、ゲ
ート端子がトランジスタ４３４の第２端子、容量素子４３５の第１電極に接続されている
。トランジスタ４３４の第１端子が第１の電源に接続され、ゲート端子が第１の電源に接
続されている。
なお、第１の電源、第２の電源、入力端子ＩＮ１、入力端子ＩＮ２、及び出力端子ＯＵＴ
は図４２と同様なものを用いることができる。
は図４２と同様なものを用いることができる。
また、トランジスタ４３１〜トランジスタ４３４は、それぞれＮチャネル型である。
図４３のＮＡＮＤ回路４３０の動作について、入力端子ＩＮ１がＨレベルの場合と、Ｌレ
ベルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合について、それぞれ
説明する。
ベルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合について、それぞれ
説明する。
まず、入力端子ＩＮがＨレベル、入力端子ＩＮ２がＨレベルの場合について説明する。入
力端子ＩＮ１はＨレベルになると、トランジスタ４３１がオンする。入力端子ＩＮ２はＨ
レベルになると、トランジスタ４３２がオンする。トランジスタ４３３のゲート端子の電
位は電源電位ＶＤＤからトランジスタ４３４のしきい値電位Ｖｔｈ４３４を引いた値（Ｖ
ＤＤ−Ｖｔｈ４３４）になっており、トランジスタ４３３がオンしている。
力端子ＩＮ１はＨレベルになると、トランジスタ４３１がオンする。入力端子ＩＮ２はＨ
レベルになると、トランジスタ４３２がオンする。トランジスタ４３３のゲート端子の電
位は電源電位ＶＤＤからトランジスタ４３４のしきい値電位Ｖｔｈ４３４を引いた値（Ｖ
ＤＤ−Ｖｔｈ４３４）になっており、トランジスタ４３３がオンしている。
よって、出力端子ＯＵＴはトランジスタ４３１とトランジスタ４３２を介して第２の電源
と導通、トランジスタ４３３を介して第１の電源と導通し、出力端子ＯＵＴの電位が下が
る。このときの出力端子ＯＵＴの電位はトランジスタ４３１とトランジスタ４３２とトラ
ンジスタ４３３との動作点によって決定され、出力端子ＯＵＴがＬレベルになる。
と導通、トランジスタ４３３を介して第１の電源と導通し、出力端子ＯＵＴの電位が下が
る。このときの出力端子ＯＵＴの電位はトランジスタ４３１とトランジスタ４３２とトラ
ンジスタ４３３との動作点によって決定され、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１はＨレベルになると、トランジスタ４３１がオンする。入力端子ＩＮ２は
Ｌレベルになると、トランジスタ４３２がオフする。トランジスタ４３３のゲート端子の
電位は電源電位ＶＤＤからトランジスタ４３４のしきい値電位Ｖｔｈ４３４を引いた値（
ＶＤＤ−Ｖｔｈ４３４）になっており、トランジスタ４３３がオンしている。また、トラ
ンジスタ４３３のゲート端子は、フローティング状態になっている。
入力端子ＩＮ１はＨレベルになると、トランジスタ４３１がオンする。入力端子ＩＮ２は
Ｌレベルになると、トランジスタ４３２がオフする。トランジスタ４３３のゲート端子の
電位は電源電位ＶＤＤからトランジスタ４３４のしきい値電位Ｖｔｈ４３４を引いた値（
ＶＤＤ−Ｖｔｈ４３４）になっており、トランジスタ４３３がオンしている。また、トラ
ンジスタ４３３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ４３３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が上昇する。トランジスタ４３３のゲート端子の電位は容量素子４３５の容量
結合によって、電源電位ＶＤＤとトランジスタ４３３のしきい値電位Ｖｔｈ４３３との和
以上の値まで上昇し、トランジスタ４３３がオンし続ける。いわゆるブートストラップ動
作が行われる。このときの出力端子ＯＵＴの電位はＶＤＤになり、出力端子ＯＵＴがＨレ
ベルになる。
ＵＴの電位が上昇する。トランジスタ４３３のゲート端子の電位は容量素子４３５の容量
結合によって、電源電位ＶＤＤとトランジスタ４３３のしきい値電位Ｖｔｈ４３３との和
以上の値まで上昇し、トランジスタ４３３がオンし続ける。いわゆるブートストラップ動
作が行われる。このときの出力端子ＯＵＴの電位はＶＤＤになり、出力端子ＯＵＴがＨレ
ベルになる。
次に、入力端子ＩＮ１がＬレベル、入力端子ＩＮ２がＨレベルの場合について説明する。
入力端子ＩＮ１はＬレベルになると、トランジスタ４３１がオフする。入力端子ＩＮ２は
Ｈレベルになると、トランジスタ４３２がオンする。トランジスタ４３３のゲート端子の
電位は電源電位ＶＤＤからトランジスタ４３４のしきい値電位Ｖｔｈ４３４を引いた値（
ＶＤＤ−Ｖｔｈ４３４）になっており、トランジスタ４３３がオンしている。また、トラ
ンジスタ４３３のゲート端子は、フローティング状態になっている。
入力端子ＩＮ１はＬレベルになると、トランジスタ４３１がオフする。入力端子ＩＮ２は
Ｈレベルになると、トランジスタ４３２がオンする。トランジスタ４３３のゲート端子の
電位は電源電位ＶＤＤからトランジスタ４３４のしきい値電位Ｖｔｈ４３４を引いた値（
ＶＤＤ−Ｖｔｈ４３４）になっており、トランジスタ４３３がオンしている。また、トラ
ンジスタ４３３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ４３３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が上昇する。トランジスタ４３３のゲート端子の電位は容量素子４３５の容量
結合によって、電源位ＶＤＤとトランジスタ４３３のしきい値電位Ｖｔｈ４３３との和以
上の値まで上昇し、トランジスタ４３３がオンし続ける。いわゆるブートストラップ動作
が行われる。このときの出力端子ＯＵＴの電位はＶＤＤになり、出力端子ＯＵＴがＨレベ
ルになる。
ＵＴの電位が上昇する。トランジスタ４３３のゲート端子の電位は容量素子４３５の容量
結合によって、電源位ＶＤＤとトランジスタ４３３のしきい値電位Ｖｔｈ４３３との和以
上の値まで上昇し、トランジスタ４３３がオンし続ける。いわゆるブートストラップ動作
が行われる。このときの出力端子ＯＵＴの電位はＶＤＤになり、出力端子ＯＵＴがＨレベ
ルになる。
次に、入力端子ＩＮ１がＬレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１はＬレベルになると、トランジスタ４３１がオフする。入力端子ＩＮ２は
Ｌレベルになると、トランジスタ４３２がオフする。トランジスタ４３３のゲート端子の
電位は電源電位ＶＤＤからトランジスタ４３４のしきい値電位Ｖｔｈ４３４を引いた値（
ＶＤＤ−Ｖｔｈ４３４）になっており、トランジスタ４３３がオンしている。また、トラ
ンジスタ４３３のゲート端子はフローティング状態になっている。
入力端子ＩＮ１はＬレベルになると、トランジスタ４３１がオフする。入力端子ＩＮ２は
Ｌレベルになると、トランジスタ４３２がオフする。トランジスタ４３３のゲート端子の
電位は電源電位ＶＤＤからトランジスタ４３４のしきい値電位Ｖｔｈ４３４を引いた値（
ＶＤＤ−Ｖｔｈ４３４）になっており、トランジスタ４３３がオンしている。また、トラ
ンジスタ４３３のゲート端子はフローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ４３３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が上昇する。トランジスタ４３３のゲート端子の電位は容量素子４３５の容量
結合によって、電源位ＶＤＤとトランジスタ４３３のしきい値電位Ｖｔｈ４３３との和以
上の値まで上昇し、トランジスタ４３３がオンし続ける。いわゆるブートストラップ動作
が行われる。このときの出力端子ＯＵＴの電位はＶＤＤになり、出力端子ＯＵＴがＨレベ
ルになる。
ＵＴの電位が上昇する。トランジスタ４３３のゲート端子の電位は容量素子４３５の容量
結合によって、電源位ＶＤＤとトランジスタ４３３のしきい値電位Ｖｔｈ４３３との和以
上の値まで上昇し、トランジスタ４３３がオンし続ける。いわゆるブートストラップ動作
が行われる。このときの出力端子ＯＵＴの電位はＶＤＤになり、出力端子ＯＵＴがＨレベ
ルになる。
このように、図４３のＮＡＮＤ回路４３０では、ブートストラップ動作によって、Ｈレベ
ルの出力端子ＯＵＴの電位を第１の電源の電源電位ＶＤＤまで上昇することができる。
ルの出力端子ＯＵＴの電位を第１の電源の電源電位ＶＤＤまで上昇することができる。
なお、図４３のＮＡＮＤ回路４３０は、入力端子ＩＮ１、又は入力端子ＩＮ２がＬレベル
のときに、ブートストラップ動作を行うことができれば、図４３の回路構成に限定されな
い。入力端子ＩＮ１、及び入力端子ＩＮ２がＨレベルのときは、トランジスタ４３３のゲ
ート端子に電位を供給してもよい。
のときに、ブートストラップ動作を行うことができれば、図４３の回路構成に限定されな
い。入力端子ＩＮ１、及び入力端子ＩＮ２がＨレベルのときは、トランジスタ４３３のゲ
ート端子に電位を供給してもよい。
例えば、図４７のＮＡＮＤ回路４７０のように、トランジスタ４７１、及びトランジスタ
４７２を追加してもよい。なぜなら、出力端子ＯＵＴがＬレベルのときに、出力端子ＯＵ
Ｔの電位をＶＳＳにできるからである。つまり、入力端子ＩＮ１、及び入力端子ＩＮ２が
Ｈレベルのときに、トランジスタ４７１、及びトランジスタ４７２がオンするため、トラ
ンジスタ４３３のゲート端子がＬレベルになる。そして、トランジスタ４３３はオフして
、出力端子ＯＵＴはトランジスタ４３１、及びトランジスタ４３２を介して第２の電源の
みと導通するからである。
４７２を追加してもよい。なぜなら、出力端子ＯＵＴがＬレベルのときに、出力端子ＯＵ
Ｔの電位をＶＳＳにできるからである。つまり、入力端子ＩＮ１、及び入力端子ＩＮ２が
Ｈレベルのときに、トランジスタ４７１、及びトランジスタ４７２がオンするため、トラ
ンジスタ４３３のゲート端子がＬレベルになる。そして、トランジスタ４３３はオフして
、出力端子ＯＵＴはトランジスタ４３１、及びトランジスタ４３２を介して第２の電源の
みと導通するからである。
なお、トランジスタ４７１、及びトランジスタ４７２は、それぞれＮチャネル型である。
なお、容量素子４３５は、容量性を持つ素子であれば様々なものを用いることができる。
例えば、図４４のＮＡＮＤ回路４４０、及び図４８のＮＡＮＤ回路４８０のように、容量
素子４３５の代わりにそれぞれトランジスタ４４１、トランジスタ４８１を接続してもよ
い。
例えば、図４４のＮＡＮＤ回路４４０、及び図４８のＮＡＮＤ回路４８０のように、容量
素子４３５の代わりにそれぞれトランジスタ４４１、トランジスタ４８１を接続してもよ
い。
なお、容量素子４３５は、トランジスタ４３３の第２端子とゲート端子との間の容量値が
十分大きければ、必ずしも必要ではない。例えば、図４５のＮＡＮＤ回路４５０、及び図
４９のＮＡＮＤ回路４９０のように、容量素子４３５を接続しなくてもよい。
十分大きければ、必ずしも必要ではない。例えば、図４５のＮＡＮＤ回路４５０、及び図
４９のＮＡＮＤ回路４９０のように、容量素子４３５を接続しなくてもよい。
ここで、トランジスタ４３１〜トランジスタ４３４、トランジスタ４４１、トランジスタ
４７１、トランジスタ４７２、トランジスタ４８１、容量素子４３５が有する機能を以下
に説明する。
４７１、トランジスタ４７２、トランジスタ４８１、容量素子４３５が有する機能を以下
に説明する。
トランジスタ４３１は、入力端子ＩＮ１の電位に応じて、第２の電源と、トランジスタ４
３２の第１端子とを接続するかしないかを選択するスイッチとしての機能を有する。
３２の第１端子とを接続するかしないかを選択するスイッチとしての機能を有する。
トランジスタ４３２は、入力端子ＩＮ２の電位に応じて、トランジスタ４３２の第２端子
と、出力端子ＯＵＴとを接続するかしないを選択するスイッチとしての機能を有する。
と、出力端子ＯＵＴとを接続するかしないを選択するスイッチとしての機能を有する。
トランジスタ４３３は、第１の電源と、出力端子ＯＵＴとを接続するかしないかを選択す
るスイッチしての機能を有する。
るスイッチしての機能を有する。
トランジスタ４３４は、ダイオードとしての機能を有する。また、トランジスタ４３４は
、トランジスタ４３３のゲート端子をフローティング状態にする機能を有する。
、トランジスタ４３３のゲート端子をフローティング状態にする機能を有する。
トランジスタ４４１は、出力端子ＯＵＴと、トランジスタ４３３のゲート端子との間に接
続された容量素子としての機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２がＬレベ
ルのときに、トランジスタ４４１はトランジスタ４３３のゲート端子の電位を上昇させる
機能を有する。
続された容量素子としての機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２がＬレベ
ルのときに、トランジスタ４４１はトランジスタ４３３のゲート端子の電位を上昇させる
機能を有する。
トランジスタ４７１は、入力端子ＩＮ１の電位に応じて、第２の電源と、トランジスタ４
７２の第１端子と接続するかしないかを選択するスイッチしての機能を有する。
７２の第１端子と接続するかしないかを選択するスイッチしての機能を有する。
トランジスタ４７２は、入力端子ＩＮ２の電位に応じて、トランジスタ４７１の第１端子
と、トランジスタ４３３のゲート端子とを接続するかしないかを選択するスイッチしての
機能を有する。
と、トランジスタ４３３のゲート端子とを接続するかしないかを選択するスイッチしての
機能を有する。
トランジスタ４８１は、出力端子ＯＵＴと、トランジスタ４３３のゲート端子との間に接
続された容量素子としての機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２がＬレベ
ルのときに、トランジスタ４４１はトランジスタ４３３のゲート端子の電位を上昇させる
機能を有する。
続された容量素子としての機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２がＬレベ
ルのときに、トランジスタ４４１はトランジスタ４３３のゲート端子の電位を上昇させる
機能を有する。
容量素子４３５は、出力端子ＯＵＴの電位に応じて、トランジスタ４３３のゲート端子の
電位を変化させるための機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２がＬレベル
のときに、容量素子４３５はトランジスタ４３３のゲート端子の電位を上昇させる機能を
有する。
電位を変化させるための機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２がＬレベル
のときに、容量素子４３５はトランジスタ４３３のゲート端子の電位を上昇させる機能を
有する。
このように、図４２〜図４９のＮＡＮＤ回路はＨレベルの信号を出力するときに、電源電
位ＶＤＤを変化することによって、出力端子ＯＵＴの電位を自由に変えることができる。
つまり、図４２〜図４９のＮＡＮＤ回路は、ＮＡＮＤ回路として動作するだけでなく、レ
ベルシフト回路としても動作することができる。
位ＶＤＤを変化することによって、出力端子ＯＵＴの電位を自由に変えることができる。
つまり、図４２〜図４９のＮＡＮＤ回路は、ＮＡＮＤ回路として動作するだけでなく、レ
ベルシフト回路としても動作することができる。
図４２〜図４９のＮＡＮＤ回路では、すべてＮチャネル型のトランジスタで構成されてい
る場合について説明したが、すべてＰチャネル型のトランジスタで構成されていてもよい
。ここで、すべてＰチャネル型のトランジスタで構成された場合のＮＡＮＤ回路を図８０
〜図８７に示す。
る場合について説明したが、すべてＰチャネル型のトランジスタで構成されていてもよい
。ここで、すべてＰチャネル型のトランジスタで構成された場合のＮＡＮＤ回路を図８０
〜図８７に示す。
図８０に、ＮＡＮＤ回路２２１の別の一形態を示す。図８０のＮＡＮＤ回路８００はトラ
ンジスタ８０１、トランジスタ８０２、及びトランジスタ８０３を有している。
ンジスタ８０１、トランジスタ８０２、及びトランジスタ８０３を有している。
図８０のＮＡＮＤ回路８００に示すように、トランジスタ８０１の第１端子が第２の電源
に接続され、第２端子がトランジスタ８０２の第２端子、トランジスタ８０３の第２端子
、及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮ１に接続されている。トラ
ンジスタ８０２の第１端子が第２の電源に接続され、ゲート端子が入力端子ＩＮ２に接続
されている。トランジスタ８０３の第１端子が第１の電源に接続され、ゲート端子が第１
の電源に接続されている。
に接続され、第２端子がトランジスタ８０２の第２端子、トランジスタ８０３の第２端子
、及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮ１に接続されている。トラ
ンジスタ８０２の第１端子が第２の電源に接続され、ゲート端子が入力端子ＩＮ２に接続
されている。トランジスタ８０３の第１端子が第１の電源に接続され、ゲート端子が第１
の電源に接続されている。
なお、第１の電源には、電源電位ＶＳＳが供給され、第２の電源には電源電位ＶＤＤが供
給されている。第１の電源の電源電位ＶＳＳと第２の電源の電源電位ＶＤＤとの電位差（
ＶＤＤ−ＶＳＳ）が、ＮＡＮＤ回路８００の電源電圧に相当する。また、電源電位ＶＤＤ
は、電源電位ＶＳＳよりも高い電位である。
給されている。第１の電源の電源電位ＶＳＳと第２の電源の電源電位ＶＤＤとの電位差（
ＶＤＤ−ＶＳＳ）が、ＮＡＮＤ回路８００の電源電圧に相当する。また、電源電位ＶＤＤ
は、電源電位ＶＳＳよりも高い電位である。
なお、入力端子ＩＮ１、及び入力端子ＩＮ２には、それぞれデジタルの制御信号が供給さ
れている。また、出力端子ＯＵＴは、出力信号を出力している。
れている。また、出力端子ＯＵＴは、出力信号を出力している。
また、トランジスタ８０１〜トランジスタ８０３は、それぞれＰチャネル型である。
図８０のＮＡＮＤ回路８００の動作について、入力端子ＩＮ１がＨレベルの場合と、Ｌレ
ベルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合について、それぞれ
説明する。
ベルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合について、それぞれ
説明する。
まず、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＨレベルの場合について説明する。
入力端子ＩＮ１がＨレベルになると、トランジスタ８０１がオフする。入力端子ＩＮ２が
Ｈレベルになると、トランジスタ８０２がオフする。
入力端子ＩＮ１がＨレベルになると、トランジスタ８０１がオフする。入力端子ＩＮ２が
Ｈレベルになると、トランジスタ８０２がオフする。
よって、出力端子ＯＵＴはトランジスタ８０３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。このときの出力端子ＯＵＴの電位は電源電位ＶＳＳとトランジスタ
８０３のしきい値電位Ｖｔｈ８０３の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ８０３｜
）になり、出力端子ＯＵＴがＬレベルになる。
ＵＴの電位が下がる。このときの出力端子ＯＵＴの電位は電源電位ＶＳＳとトランジスタ
８０３のしきい値電位Ｖｔｈ８０３の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ８０３｜
）になり、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１がＨレベルになると、トランジスタ８０１がオフする。入力端子ＩＮ２が
Ｌレベルになるとトランジスタ８０２がオンする。
入力端子ＩＮ１がＨレベルになると、トランジスタ８０１がオフする。入力端子ＩＮ２が
Ｌレベルになるとトランジスタ８０２がオンする。
よって、出力端子ＯＵＴはトランジスタ８０２を介して第２の電源と導通、及びトランジ
スタ８０３を介して第１の電源と導通し、出力端子ＯＵＴの電位が上昇する。このときの
出力端子ＯＵＴの電位はトランジスタ８０２とトランジスタ８０３との動作点によって決
定され、出力端子ＯＵＴがＨレベルになる。
スタ８０３を介して第１の電源と導通し、出力端子ＯＵＴの電位が上昇する。このときの
出力端子ＯＵＴの電位はトランジスタ８０２とトランジスタ８０３との動作点によって決
定され、出力端子ＯＵＴがＨレベルになる。
次に、入力端子ＩＮ１がＬレベル、入力端子ＩＮ２がＨレベルの場合について説明する。
入力端子ＩＮ１がＬレベルになると、トランジスタ８０１がオンする。入力端子ＩＮ２が
Ｈレベルになるとトランジスタ８０２がオフする。
入力端子ＩＮ１がＬレベルになると、トランジスタ８０１がオンする。入力端子ＩＮ２が
Ｈレベルになるとトランジスタ８０２がオフする。
よって、出力端子ＯＵＴはトランジスタ８０１を介して第２の電源と導通、及びトランジ
スタ８０３を介して第１の電源と導通し、出力端子ＯＵＴの電位が上昇する。このときの
出力端子ＯＵＴの電位はトランジスタ８０１とトランジスタ８０３との動作点によって決
定され、出力端子ＯＵＴがＨレベルになる。
スタ８０３を介して第１の電源と導通し、出力端子ＯＵＴの電位が上昇する。このときの
出力端子ＯＵＴの電位はトランジスタ８０１とトランジスタ８０３との動作点によって決
定され、出力端子ＯＵＴがＨレベルになる。
次に、入力端子ＩＮ１がＬレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１がＬレベルになると、トランジスタ８０１がオンする。入力端子ＩＮ２が
Ｌレベルになるとトランジスタ８０２がオンする。
入力端子ＩＮ１がＬレベルになると、トランジスタ８０１がオンする。入力端子ＩＮ２が
Ｌレベルになるとトランジスタ８０２がオンする。
よって、出力端子ＯＵＴはトランジスタ８０１を介して第２の電源と導通、トランジスタ
８０２を介して第２の電源、及びトランジスタ８０３を介して第１の電源と導通し、出力
端子ＯＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位はトランジスタ８０１と
トランジスタ８０２とトランジスタ８０３との動作点によって決定され、出力端子ＯＵＴ
がＨレベルになる。
８０２を介して第２の電源、及びトランジスタ８０３を介して第１の電源と導通し、出力
端子ＯＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位はトランジスタ８０１と
トランジスタ８０２とトランジスタ８０３との動作点によって決定され、出力端子ＯＵＴ
がＨレベルになる。
なお、トランジスタ８０３は整流性を有している必要はなく、電流が流れると電圧が発生
する素子であれば様々なものを用いることができる。例えば、図８４のＮＡＮＤ回路８４
０のように、トランジスタ８０３の代わりに抵抗素子８４１を接続してもよい。
する素子であれば様々なものを用いることができる。例えば、図８４のＮＡＮＤ回路８４
０のように、トランジスタ８０３の代わりに抵抗素子８４１を接続してもよい。
ここで、トランジスタ８０１〜トランジスタ８０３が有する機能を以下に説明する。
トランジスタ８０１は、入力端子ＩＮ１の電位に応じて、第２の電源と、出力端子ＯＵＴ
とを接続するかしないかを選択するスイッチとしての機能を有する。入力端子ＩＮ１がＬ
レベルのときに、トランジスタ８０１は出力端子ＯＵＴに電源電位ＶＤＤを供給する機能
を有する。
とを接続するかしないかを選択するスイッチとしての機能を有する。入力端子ＩＮ１がＬ
レベルのときに、トランジスタ８０１は出力端子ＯＵＴに電源電位ＶＤＤを供給する機能
を有する。
トランジスタ８０２は、入力端子ＩＮ２の電位に応じて、第２の電源と、出力端子ＯＵＴ
とを接続するかしないかを選択するスイッチしての機能を有する。入力端子ＩＮ２がＬレ
ベルのときに、トランジスタ８０２は出力端子ＯＵＴに電源電位ＶＤＤを供給する機能を
有する。
とを接続するかしないかを選択するスイッチしての機能を有する。入力端子ＩＮ２がＬレ
ベルのときに、トランジスタ８０２は出力端子ＯＵＴに電源電位ＶＤＤを供給する機能を
有する。
トランジスタ８０３は、ダイオードとしての機能を有する。
図８１に、ＮＡＮＤ回路２２１の別の一形態を示す。図８１のＮＡＮＤ回路８１０はトラ
ンジスタ８１１、トランジスタ８１２、トランジスタ８１３、トランジスタ８１４、及び
容量素子８１５を有している。
ンジスタ８１１、トランジスタ８１２、トランジスタ８１３、トランジスタ８１４、及び
容量素子８１５を有している。
図８１のＮＡＮＤ回路８１０に示すように、トランジスタ８１１の第１端子が第２の電源
に接続され、第２端子がトランジスタ８１２の第２端子、トランジスタ８１３の第２端子
、容量素子８１５の第１電極に接続され、ゲート端子が入力端子ＩＮ１に接続されている
。トランジスタ８１２の第１端子が第２の電源に接続され、ゲート端子が入力端子ＩＮ２
に接続されている。トランジスタ８１３の第１端子が第１の電源に接続され、ゲート端子
がトランジスタ８１４の第２端子、及び容量素子８１５の第２電極に接続されている。ト
ランジスタ８１４の第１端子が第１の電源に接続され、ゲート端子が第１の電源に接続さ
れている。
に接続され、第２端子がトランジスタ８１２の第２端子、トランジスタ８１３の第２端子
、容量素子８１５の第１電極に接続され、ゲート端子が入力端子ＩＮ１に接続されている
。トランジスタ８１２の第１端子が第２の電源に接続され、ゲート端子が入力端子ＩＮ２
に接続されている。トランジスタ８１３の第１端子が第１の電源に接続され、ゲート端子
がトランジスタ８１４の第２端子、及び容量素子８１５の第２電極に接続されている。ト
ランジスタ８１４の第１端子が第１の電源に接続され、ゲート端子が第１の電源に接続さ
れている。
なお、第１の電源、第２の電源、入力端子ＩＮ１、入力端子ＩＮ２、及び出力端子ＯＵＴ
は図８０と同様なものを用いることができる。
は図８０と同様なものを用いることができる。
また、トランジスタ８１１〜トランジスタ８１４は、それぞれＰチャネル型である。
図８１のＮＡＮＤ回路８１０の動作について、入力端子ＩＮ１がＨレベルの場合と、Ｌレ
ベルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合について、それぞれ
説明する。
ベルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合について、それぞれ
説明する。
まず、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＨレベルの場合について説明する。
入力端子ＩＮ１はＨレベルになると、トランジスタ８１１がオフする。入力端子ＩＮ２は
Ｈレベルになると、トランジスタ８１２がオフする。トランジスタ８１３のゲート端子の
電位は電源電位ＶＳＳとトランジスタ８１４のしきい値電位Ｖｔｈ８１４の絶対値との和
となる値（ＶＳＳ＋｜Ｖｔｈ８１４｜）になっており、トランジスタ８１３がオンしてい
る。また、トランジスタ８１３のゲート端子は、フローティング状態になっている。
入力端子ＩＮ１はＨレベルになると、トランジスタ８１１がオフする。入力端子ＩＮ２は
Ｈレベルになると、トランジスタ８１２がオフする。トランジスタ８１３のゲート端子の
電位は電源電位ＶＳＳとトランジスタ８１４のしきい値電位Ｖｔｈ８１４の絶対値との和
となる値（ＶＳＳ＋｜Ｖｔｈ８１４｜）になっており、トランジスタ８１３がオンしてい
る。また、トランジスタ８１３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ８１３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。トランジスタ８１３のゲート端子の電位は容量素子８１５の容量結
合によって、電源位ＶＳＳからトランジスタ８１３のしきい値電位Ｖｔｈ８１３の絶対値
を引いた値（ＶＳＳ−｜Ｖｔｈ８１３｜）以下まで下がり、トランジスタ８１３がオンし
続ける。いわゆるブートストラップ動作が行われる。このときの出力端子ＯＵＴの電位は
ＶＳＳになり、出力端子ＯＵＴがＬレベルになる。
ＵＴの電位が下がる。トランジスタ８１３のゲート端子の電位は容量素子８１５の容量結
合によって、電源位ＶＳＳからトランジスタ８１３のしきい値電位Ｖｔｈ８１３の絶対値
を引いた値（ＶＳＳ−｜Ｖｔｈ８１３｜）以下まで下がり、トランジスタ８１３がオンし
続ける。いわゆるブートストラップ動作が行われる。このときの出力端子ＯＵＴの電位は
ＶＳＳになり、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮがＨレベル、入力端子ＩＮ２がＬレベルの場合について説明する。入
力端子ＩＮ１はＨレベルになると、トランジスタ８１１がオフする。入力端子ＩＮ２はＬ
レベルになると、トランジスタ８１２がオンする。トランジスタ８１３のゲート端子の電
位は電源電位ＶＳＳとトランジスタ８１４のしきい値電位Ｖｔｈ８１４の絶対値との和と
なる値（Ｖｓｓ＋｜Ｖｔｈ８１４｜）になっており、トランジスタ８１３がオンしている
。また、トランジスタ８１３のゲート端子は、フローティング状態になっている。
力端子ＩＮ１はＨレベルになると、トランジスタ８１１がオフする。入力端子ＩＮ２はＬ
レベルになると、トランジスタ８１２がオンする。トランジスタ８１３のゲート端子の電
位は電源電位ＶＳＳとトランジスタ８１４のしきい値電位Ｖｔｈ８１４の絶対値との和と
なる値（Ｖｓｓ＋｜Ｖｔｈ８１４｜）になっており、トランジスタ８１３がオンしている
。また、トランジスタ８１３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ８１２を介して第２の電源と導通、トランジスタ
８１３を介して第１の電源と導通し、出力端子ＯＵＴの電位が上昇する。このときの出力
端子ＯＵＴの電位はトランジスタ８１２とトランジスタ８１３との動作点によって決定さ
れ、出力端子ＯＵＴがＨレベルになる。
８１３を介して第１の電源と導通し、出力端子ＯＵＴの電位が上昇する。このときの出力
端子ＯＵＴの電位はトランジスタ８１２とトランジスタ８１３との動作点によって決定さ
れ、出力端子ＯＵＴがＨレベルになる。
次に、入力端子ＩＮがＬレベル、入力端子ＩＮ２がＨレベルの場合について説明する。入
力端子ＩＮ１はＨレベルになると、トランジスタ８１１がオンする。入力端子ＩＮ２はＨ
レベルになると、トランジスタ８１２がオフする。トランジスタ８１３のゲート端子の電
位は電源電位ＶＳＳとトランジスタ８１４のしきい値電位Ｖｔｈ８１４の絶対値との和と
なる値（Ｖｓｓ＋｜Ｖｔｈ８１４｜）になっており、トランジスタ８１３がオンしている
。また、トランジスタ８１３のゲート端子は、フローティング状態になっている。
力端子ＩＮ１はＨレベルになると、トランジスタ８１１がオンする。入力端子ＩＮ２はＨ
レベルになると、トランジスタ８１２がオフする。トランジスタ８１３のゲート端子の電
位は電源電位ＶＳＳとトランジスタ８１４のしきい値電位Ｖｔｈ８１４の絶対値との和と
なる値（Ｖｓｓ＋｜Ｖｔｈ８１４｜）になっており、トランジスタ８１３がオンしている
。また、トランジスタ８１３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ８１１を介して第２の電源と導通、トランジスタ
８１３を介して第１の電源と導通し、出力端子ＯＵＴの電位が上昇する。このときの出力
端子ＯＵＴの電位はトランジスタ８１１とトランジスタ８１３との動作点によって決定さ
れ、出力端子ＯＵＴがＨレベルになる。
８１３を介して第１の電源と導通し、出力端子ＯＵＴの電位が上昇する。このときの出力
端子ＯＵＴの電位はトランジスタ８１１とトランジスタ８１３との動作点によって決定さ
れ、出力端子ＯＵＴがＨレベルになる。
次に、入力端子ＩＮがＬレベル、入力端子ＩＮ２がＬレベルの場合について説明する。入
力端子ＩＮ１はＬレベルになると、トランジスタ８１１がオンする。入力端子ＩＮ２はＬ
レベルになると、トランジスタ８１２がオンする。トランジスタ８１３のゲート端子の電
位は電源電位ＶＳＳとトランジスタ８１４のしきい値電位Ｖｔｈ８１４の絶対値との和と
なる値（Ｖｓｓ＋｜Ｖｔｈ８１４｜）になっており、トランジスタ８１３がオンしている
。また、トランジスタ８１３のゲート端子は、フローティング状態になっている。
力端子ＩＮ１はＬレベルになると、トランジスタ８１１がオンする。入力端子ＩＮ２はＬ
レベルになると、トランジスタ８１２がオンする。トランジスタ８１３のゲート端子の電
位は電源電位ＶＳＳとトランジスタ８１４のしきい値電位Ｖｔｈ８１４の絶対値との和と
なる値（Ｖｓｓ＋｜Ｖｔｈ８１４｜）になっており、トランジスタ８１３がオンしている
。また、トランジスタ８１３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ８１１を介して第２の電源と導通、トランジスタ
８１２を介して第２の電源と導通、トランジスタ８１３を介して第１の電源と導通し、出
力端子ＯＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位はトランジスタ８１１
とトランジスタ８１２とトランジスタ８１３との動作点によって決定され、出力端子ＯＵ
ＴがＨレベルになる。
８１２を介して第２の電源と導通、トランジスタ８１３を介して第１の電源と導通し、出
力端子ＯＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位はトランジスタ８１１
とトランジスタ８１２とトランジスタ８１３との動作点によって決定され、出力端子ＯＵ
ＴがＨレベルになる。
このように、図８１のＮＡＮＤ回路８１０では、ブートストラップ動作によって、Ｌレベ
ルの出力端子ＯＵＴの電位を第１の電源の電源電位ＶＳＳまで下げることができる。
ルの出力端子ＯＵＴの電位を第１の電源の電源電位ＶＳＳまで下げることができる。
なお、図８１のＮＡＮＤ回路８１０は、入力端子ＩＮ１、及び入力端子ＩＮ２がＨレベル
のときに、ブートストラップ動作を行うことができれば、図８１の回路構成に限定されな
い。入力端子ＩＮ１、又は入力端子ＩＮ２がＬレベルのときは、トランジスタ８１３のゲ
ート端子に電位を供給してもよい。
のときに、ブートストラップ動作を行うことができれば、図８１の回路構成に限定されな
い。入力端子ＩＮ１、又は入力端子ＩＮ２がＬレベルのときは、トランジスタ８１３のゲ
ート端子に電位を供給してもよい。
例えば、図８５のＮＡＮＤ回路８５０のように、トランジスタ８５１、及びトランジスタ
８５２を追加してもよい。なぜなら、出力端子ＯＵＴがＨレベルのときに、出力端子ＯＵ
Ｔの電位をＶＤＤにできるからである。つまり、入力端子ＩＮ１、又は入力端子ＩＮ２が
Ｌレベルのときに、トランジスタ８５１、又はトランジスタ８５２がオンするため、トラ
ンジスタ８１３のゲート端子がＨレベルになる。そして、トランジスタ８１３はオフして
、出力端子ＯＵＴはトランジスタ８１１、又はトランジスタ８１２を介して第２の電源の
みと導通するからである。
８５２を追加してもよい。なぜなら、出力端子ＯＵＴがＨレベルのときに、出力端子ＯＵ
Ｔの電位をＶＤＤにできるからである。つまり、入力端子ＩＮ１、又は入力端子ＩＮ２が
Ｌレベルのときに、トランジスタ８５１、又はトランジスタ８５２がオンするため、トラ
ンジスタ８１３のゲート端子がＨレベルになる。そして、トランジスタ８１３はオフして
、出力端子ＯＵＴはトランジスタ８１１、又はトランジスタ８１２を介して第２の電源の
みと導通するからである。
なお、トランジスタ８５１、及びトランジスタ８５２は、それぞれＰチャネル型である。
なお、容量素子８１５は、容量性を持つ素子であれば様々なものを用いることができる。
例えば、図８２のＮＡＮＤ回路８２０、及び図８６のＮＡＮＤ回路８６０のように、容量
素子８１５の代わりにそれぞれトランジスタ８２１、トランジスタ８６１を接続してもよ
い。
例えば、図８２のＮＡＮＤ回路８２０、及び図８６のＮＡＮＤ回路８６０のように、容量
素子８１５の代わりにそれぞれトランジスタ８２１、トランジスタ８６１を接続してもよ
い。
なお、容量素子８１５は、トランジスタ８１３の第２端子とゲート端子との間の容量値が
十分大きければ、必ずしも必要ではない。例えば、図８３のＮＡＮＤ回路８３０、及び図
８７のＮＡＮＤ回路８７０のように、容量素子８１５を接続しなくてもよい。
十分大きければ、必ずしも必要ではない。例えば、図８３のＮＡＮＤ回路８３０、及び図
８７のＮＡＮＤ回路８７０のように、容量素子８１５を接続しなくてもよい。
ここで、トランジスタ８１１〜トランジスタ８１４、トランジスタ８２１、トランジスタ
８５１、トランジスタ４５２、トランジスタ８６１、容量素子８１５が有する機能を以下
に説明する。
８５１、トランジスタ４５２、トランジスタ８６１、容量素子８１５が有する機能を以下
に説明する。
トランジスタ８１１は、入力端子ＩＮ１の電位に応じて、第２の電源と、出力端子ＯＵＴ
とを接続するかしないかを選択するスイッチしての機能を有する。入力端子ＩＮ１がＬレ
ベルのときに、トランジスタ８１１は出力端子ＯＵＴに電源電位ＶＤＤを供給する機能を
有する。
とを接続するかしないかを選択するスイッチしての機能を有する。入力端子ＩＮ１がＬレ
ベルのときに、トランジスタ８１１は出力端子ＯＵＴに電源電位ＶＤＤを供給する機能を
有する。
トランジスタ８１２は、入力端子ＩＮ２の電位に応じて、第２の電源と、出力端子ＯＵＴ
とを接続するかしないかを選択するスイッチそしての機能を有する。入力端子ＩＮ２がＬ
レベルのときに、トランジスタ８１２は出力端子ＯＵＴに電源電位ＶＤＤを供給する機能
を有する。
とを接続するかしないかを選択するスイッチそしての機能を有する。入力端子ＩＮ２がＬ
レベルのときに、トランジスタ８１２は出力端子ＯＵＴに電源電位ＶＤＤを供給する機能
を有する。
トランジスタ８１３は、第１の電源と、出力端子ＯＵＴとを接続するかしないかを選択す
るスイッチとしての機能を有する。
るスイッチとしての機能を有する。
トランジスタ８１４は、ダイオードとしての機能を有する。また、トランジスタ８１４は
、トランジスタ８１３のゲート端子をフローティング状態にする機能を有する。
、トランジスタ８１３のゲート端子をフローティング状態にする機能を有する。
トランジスタ８２１は、出力端子ＯＵＴと、トランジスタ８１３のゲート端子との間に接
続された容量素子としての機能を有する。入力端子ＩＮ１、及び入力端子ＩＮ２がＨレベ
ルのときに、トランジスタ８２１はトランジスタ８１３のゲート端子の電位を下げる機能
を有する。
続された容量素子としての機能を有する。入力端子ＩＮ１、及び入力端子ＩＮ２がＨレベ
ルのときに、トランジスタ８２１はトランジスタ８１３のゲート端子の電位を下げる機能
を有する。
トランジスタ８５１は、入力端子ＩＮ１の電位に応じて、第２の電源と、トランジスタ８
１３のゲート端子とを接続するかしないかを選択するスイッチとしての機能を有する。入
力端子ＩＮ１がＬレベルのときに、トランジスタ８５１はトランジスタ８１３のゲート端
子に電源電位ＶＤＤを供給する機能を有する。
１３のゲート端子とを接続するかしないかを選択するスイッチとしての機能を有する。入
力端子ＩＮ１がＬレベルのときに、トランジスタ８５１はトランジスタ８１３のゲート端
子に電源電位ＶＤＤを供給する機能を有する。
トランジスタ８５２は、入力端子ＩＮ２の電位に応じて、第２の電源と、トランジスタ８
１３のゲート端子とを接続するかしないかを選択するスイッチとしての機能を有する。入
力端子ＩＮ２がＬレベルのときに、トランジスタ８５２はトランジスタ８１３のゲート端
子に電源電位ＶＤＤを供給する機能を有する。
１３のゲート端子とを接続するかしないかを選択するスイッチとしての機能を有する。入
力端子ＩＮ２がＬレベルのときに、トランジスタ８５２はトランジスタ８１３のゲート端
子に電源電位ＶＤＤを供給する機能を有する。
トランジスタ８６１は、出力端子ＯＵＴと、トランジスタ８１３のゲート端子との間に接
続された容量素子としての機能を有する。入力端子ＩＮ１、及び入力端子ＩＮ２がＨレベ
ルのときに、トランジスタ８６１はトランジスタ８１３のゲート端子の電位を下げる機能
を有する。
続された容量素子としての機能を有する。入力端子ＩＮ１、及び入力端子ＩＮ２がＨレベ
ルのときに、トランジスタ８６１はトランジスタ８１３のゲート端子の電位を下げる機能
を有する。
容量素子８１５は、出力端子ＯＵＴの電位に応じて、トランジスタ８１３のゲート端子の
電位を変化させるための機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２がＨレベル
のときに、容量素子８１５はトランジスタ８１３のゲート端子の電位を下げる機能を有す
る。
電位を変化させるための機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２がＨレベル
のときに、容量素子８１５はトランジスタ８１３のゲート端子の電位を下げる機能を有す
る。
このように、図８１〜図８７のＮＡＮＤ回路はＬレベルの信号を出力するときに、電源電
位ＶＳＳを変化することによって、出力端子ＯＵＴの電位を自由に変えることができる。
つまり、図８１〜図８７のＮＡＮＤ回路は、ＮＡＮＤ回路として動作するだけでなく、レ
ベルシフト回路としても動作することができる。
位ＶＳＳを変化することによって、出力端子ＯＵＴの電位を自由に変えることができる。
つまり、図８１〜図８７のＮＡＮＤ回路は、ＮＡＮＤ回路として動作するだけでなく、レ
ベルシフト回路としても動作することができる。
ここで、ＮＯＲ回路２３１に適応可能な構成例についていくつか説明する。
図５０に、ＮＯＲ回路２３１の一形態を示す。図５０のＮＯＲ回路５００は、トランジス
タ５０１、トランジスタ５０２、及びトランジスタ５０３を有している。
タ５０１、トランジスタ５０２、及びトランジスタ５０３を有している。
図５０のＮＯＲ回路５００に示すように、トランジスタ５０１の第１端子が第２の電源に
接続され、第２端子がトランジスタ５０２の第２端子、トランジスタ５０３の第２端子、
及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮ１に接続されている。トラン
ジスタ５０２の第１端子が第２の電源に接続され、ゲート端子が入力端子ＩＮ２に接続さ
れている。トランジスタ５０３の第１端子が第１の電源に接続され、ゲート端子が第１の
電源に接続されている。
接続され、第２端子がトランジスタ５０２の第２端子、トランジスタ５０３の第２端子、
及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮ１に接続されている。トラン
ジスタ５０２の第１端子が第２の電源に接続され、ゲート端子が入力端子ＩＮ２に接続さ
れている。トランジスタ５０３の第１端子が第１の電源に接続され、ゲート端子が第１の
電源に接続されている。
なお、第１の電源には、電源電位ＶＤＤが供給され、第２の電源には電源電位ＶＳＳが供
給されている。第１の電源の電源電位ＶＤＤと第２の電源の電源電位ＶＳＳとの電位差（
ＶＤＤ−ＶＳＳ）が、ＮＯＲ回路５００の電源電圧に相当する。また、電源電位ＶＤＤは
、電源電位ＶＳＳよりも高い電位である。
給されている。第１の電源の電源電位ＶＤＤと第２の電源の電源電位ＶＳＳとの電位差（
ＶＤＤ−ＶＳＳ）が、ＮＯＲ回路５００の電源電圧に相当する。また、電源電位ＶＤＤは
、電源電位ＶＳＳよりも高い電位である。
なお、入力端子ＩＮ１、及び入力端子ＩＮ２には、それぞれデジタルの制御信号が供給さ
れている。また、出力端子ＯＵＴは、出力信号を出力している。
れている。また、出力端子ＯＵＴは、出力信号を出力している。
また、トランジスタ５０１〜トランジスタ５０３は、それぞれＮチャネル型である。
図５０のＮＯＲ回路５００の動作について、入力端子ＩＮ１がＨレベルの場合と、Ｌレベ
ルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合について、それぞれ説
明する。
ルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合について、それぞれ説
明する。
まず、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＨレベルの場合について説明する。
入力端子ＩＮ１がＨレベルになると、トランジスタ５０１がオンする。入力端子ＩＮ２が
Ｈレベルになると、トランジスタ５０２がオンする。
入力端子ＩＮ１がＨレベルになると、トランジスタ５０１がオンする。入力端子ＩＮ２が
Ｈレベルになると、トランジスタ５０２がオンする。
よって、出力端子ＯＵＴはトランジスタ５０１を介して第２の電源、トランジスタ５０２
を介して第２の電源、及びトランジスタ５０３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。このときの出力端子ＯＵＴの電位はトランジスタ５０１とトランジ
スタ５０２とトランジスタ５０３との動作点によって決定され、出力端子ＯＵＴがＬレベ
ルになる。
を介して第２の電源、及びトランジスタ５０３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。このときの出力端子ＯＵＴの電位はトランジスタ５０１とトランジ
スタ５０２とトランジスタ５０３との動作点によって決定され、出力端子ＯＵＴがＬレベ
ルになる。
次に、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１がＨレベルになると、トランジスタ５０１がオンする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ５０２がオフする。
入力端子ＩＮ１がＨレベルになると、トランジスタ５０１がオンする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ５０２がオフする。
よって、出力端子ＯＵＴはトランジスタ５０１を介して第２の電源、及びトランジスタ５
０３を介して第１の電源と導通し、出力端子ＯＵＴの電位が下がる。このときの出力端子
ＯＵＴの電位はトランジスタ５０１とトランジスタ５０３との動作点によって決定され、
出力端子ＯＵＴがＬレベルになる。
０３を介して第１の電源と導通し、出力端子ＯＵＴの電位が下がる。このときの出力端子
ＯＵＴの電位はトランジスタ５０１とトランジスタ５０３との動作点によって決定され、
出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮ１がＬレベル、入力端子ＩＮ２がＨレベルの場合について説明する。
入力端子ＩＮ１がＬレベルになると、トランジスタ５０１がオフする。入力端子ＩＮ２が
Ｈレベルになると、トランジスタ５０２がオンする。
入力端子ＩＮ１がＬレベルになると、トランジスタ５０１がオフする。入力端子ＩＮ２が
Ｈレベルになると、トランジスタ５０２がオンする。
よって、出力端子ＯＵＴはトランジスタ５０２を介して第２の電源、及びトランジスタ５
０３を介して第１の電源と導通し、出力端子ＯＵＴの電位が下がる。このときの出力端子
ＯＵＴの電位はトランジスタ５０２とトランジスタ５０３との動作点によって決定され、
出力端子ＯＵＴがＬレベルになる。
０３を介して第１の電源と導通し、出力端子ＯＵＴの電位が下がる。このときの出力端子
ＯＵＴの電位はトランジスタ５０２とトランジスタ５０３との動作点によって決定され、
出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮ１がＬレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１がＬレベルになると、トランジスタ５０１がオフする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ５０２がオフする。
入力端子ＩＮ１がＬレベルになると、トランジスタ５０１がオフする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ５０２がオフする。
よって、出力端子ＯＵＴはトランジスタ５０３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位は電源電位ＶＤＤからトランジ
スタ５０３のしきい値電位Ｖｔｈ５０３を引いた値（ＶＤＤ−Ｖｔｈ５０３）になり、出
力端子ＯＵＴがＨレベルになる。
ＵＴの電位が上昇する。このときの出力端子ＯＵＴの電位は電源電位ＶＤＤからトランジ
スタ５０３のしきい値電位Ｖｔｈ５０３を引いた値（ＶＤＤ−Ｖｔｈ５０３）になり、出
力端子ＯＵＴがＨレベルになる。
なお、トランジスタ５０３は整流性を有している必要はなく、電流が流れると電圧が発生
する素子であれば様々なものを用いることができる。例えば、図５４のＮＯＲ回路５４０
のように、トランジスタ５０３の代わりに抵抗素子５４１を接続してもよい。
する素子であれば様々なものを用いることができる。例えば、図５４のＮＯＲ回路５４０
のように、トランジスタ５０３の代わりに抵抗素子５４１を接続してもよい。
ここで、トランジスタ５０１〜トランジスタ５０３が有する機能を以下に説明する。
トランジスタ５０１は、入力端子ＩＮ１の電位に応じて、第２の電源と、出力端子ＯＵＴ
とを接続するかしないかを選択するスイッチしての機能を有する。
とを接続するかしないかを選択するスイッチしての機能を有する。
トランジスタ５０２は、入力端子ＩＮ２の電位に応じて、第２の電源と、出力端子ＯＵＴ
とを接続するかしないかを選択するスイッチとしての機能を有する。
とを接続するかしないかを選択するスイッチとしての機能を有する。
トランジスタ５０３は、ダイオードとしての機能を有する。
図５１に、ＮＯＲ回路２３１の別の一形態を示す。図５１のＮＯＲ回路５１０は、トラン
ジスタ５１１、トランジスタ５１２、トランジスタ５１３、トランジスタ５１４、及び２
つの電極を持つ容量素子５１５を有している。
ジスタ５１１、トランジスタ５１２、トランジスタ５１３、トランジスタ５１４、及び２
つの電極を持つ容量素子５１５を有している。
図５１のＮＯＲ回路５１０に示すように、トランジスタ５１１の第１端子が第２の電源に
接続され、第２端子がトランジスタ５１２の第２端子、トランジスタ５１３の第２端子、
容量素子５１５の第２電極、及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮ
１に接続されている。トランジスタ５１２の第１端子が第２の電源に接続され、ゲート端
子が入力端子ＩＮ２に接続されている。トランジスタ５１３の第１端子が第１の電源に接
続され、ゲート端子がトランジスタ５１４の第２端子、及び容量素子５１５の第１電極に
接続されている。トランジスタ５１４の第１端子が第１の電源に接続され、ゲート端子が
第１の電源に接続されている。
接続され、第２端子がトランジスタ５１２の第２端子、トランジスタ５１３の第２端子、
容量素子５１５の第２電極、及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮ
１に接続されている。トランジスタ５１２の第１端子が第２の電源に接続され、ゲート端
子が入力端子ＩＮ２に接続されている。トランジスタ５１３の第１端子が第１の電源に接
続され、ゲート端子がトランジスタ５１４の第２端子、及び容量素子５１５の第１電極に
接続されている。トランジスタ５１４の第１端子が第１の電源に接続され、ゲート端子が
第１の電源に接続されている。
なお、第１の電源、第２の電源、入力端子ＩＮ１、入力端子ＩＮ２、及び出力端子ＯＵＴ
は図５０と同様なものを用いることができる。
は図５０と同様なものを用いることができる。
また、トランジスタ５１１〜トランジスタ５１４は、それぞれＮチャネル型である。
図５１のＮＯＲ回路５１０の動作について、入力端子ＩＮ１がＨレベルの場合と、Ｌレベ
ルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合とについて、それぞれ
説明する。
ルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合とについて、それぞれ
説明する。
まず、入力端子ＩＮがＨレベル、入力端子ＩＮ２がＨレベルの場合について説明する。入
力端子ＩＮ１はＨレベルになると、トランジスタ５１１がオンする。入力端子ＩＮ２がＨ
レベルになると、トランジスタ５１２がオンする。トランジスタ５１３のゲート端子の電
位は電源電位ＶＤＤからトランジスタ５１４のしきい値電位Ｖｔｈ５１４を引いた値（Ｖ
ＤＤ−Ｖｔｈ５１４）になっており、トランジスタ５１３がオンしている。また、トラン
ジスタ５１３のゲート端子は、フローティング状態になっている。
力端子ＩＮ１はＨレベルになると、トランジスタ５１１がオンする。入力端子ＩＮ２がＨ
レベルになると、トランジスタ５１２がオンする。トランジスタ５１３のゲート端子の電
位は電源電位ＶＤＤからトランジスタ５１４のしきい値電位Ｖｔｈ５１４を引いた値（Ｖ
ＤＤ−Ｖｔｈ５１４）になっており、トランジスタ５１３がオンしている。また、トラン
ジスタ５１３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ５１１を介して第２の電源、トランジスタ５１２
を介して第２の電源、及びトランジスタ５１３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。このときの出力端子ＯＵＴの電位はトランジスタ５１１とトランジ
スタ５１２とトランジスタ５１３との動作点によって決定され、出力端子ＯＵＴがＬレベ
ルになる。
を介して第２の電源、及びトランジスタ５１３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。このときの出力端子ＯＵＴの電位はトランジスタ５１１とトランジ
スタ５１２とトランジスタ５１３との動作点によって決定され、出力端子ＯＵＴがＬレベ
ルになる。
次に、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１はＨレベルになると、トランジスタ５１１がオンする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ５１２がオフする。トランジスタ５１３のゲート端子の
電位は電源電位ＶＤＤからトランジスタ５１４のしきい値電位Ｖｔｈ５１４を引いた値（
ＶＤＤ−Ｖｔｈ５１４）になっており、トランジスタ５１３がオンしている。また、トラ
ンジスタ５１３のゲート端子は、フローティング状態になっている。
入力端子ＩＮ１はＨレベルになると、トランジスタ５１１がオンする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ５１２がオフする。トランジスタ５１３のゲート端子の
電位は電源電位ＶＤＤからトランジスタ５１４のしきい値電位Ｖｔｈ５１４を引いた値（
ＶＤＤ−Ｖｔｈ５１４）になっており、トランジスタ５１３がオンしている。また、トラ
ンジスタ５１３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ５１１を介して第２の電源、及びトランジスタ５
１３を介して第１の電源と導通し、出力端子ＯＵＴの電位が下がる。このときの出力端子
ＯＵＴの電位はトランジスタ５１１とトランジスタ５１２とトランジスタ５１３との動作
点によって決定され、出力端子ＯＵＴがＬレベルになる。
１３を介して第１の電源と導通し、出力端子ＯＵＴの電位が下がる。このときの出力端子
ＯＵＴの電位はトランジスタ５１１とトランジスタ５１２とトランジスタ５１３との動作
点によって決定され、出力端子ＯＵＴがＬレベルになる。
まず、入力端子ＩＮがＬレベル、入力端子ＩＮ２がＨレベルの場合について説明する。入
力端子ＩＮ１はＬレベルになると、トランジスタ５１１がオフする。入力端子ＩＮ２がＨ
レベルになると、トランジスタ５１２がオンする。トランジスタ５１３のゲート端子の電
位は電源電位ＶＤＤからトランジスタ５１４のしきい値電位Ｖｔｈ５１４を引いた値（Ｖ
ＤＤ−Ｖｔｈ５１４）になっており、トランジスタ５１３がオンしている。また、トラン
ジスタ５１３のゲート端子は、フローティング状態になっている。
力端子ＩＮ１はＬレベルになると、トランジスタ５１１がオフする。入力端子ＩＮ２がＨ
レベルになると、トランジスタ５１２がオンする。トランジスタ５１３のゲート端子の電
位は電源電位ＶＤＤからトランジスタ５１４のしきい値電位Ｖｔｈ５１４を引いた値（Ｖ
ＤＤ−Ｖｔｈ５１４）になっており、トランジスタ５１３がオンしている。また、トラン
ジスタ５１３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ５１２を介して第２の電源、及びトランジスタ５
１３を介して第１の電源と導通し、出力端子ＯＵＴの電位が下がる。このときの出力端子
ＯＵＴの電位はトランジスタ５１１とトランジスタ５１２とトランジスタ５１３との動作
点によって決定され、出力端子ＯＵＴがＬレベルになる。
１３を介して第１の電源と導通し、出力端子ＯＵＴの電位が下がる。このときの出力端子
ＯＵＴの電位はトランジスタ５１１とトランジスタ５１２とトランジスタ５１３との動作
点によって決定され、出力端子ＯＵＴがＬレベルになる。
まず、入力端子ＩＮがＬレベル、入力端子ＩＮ２がＬレベルの場合について説明する。入
力端子ＩＮ１はＬレベルになると、トランジスタ５１１がオフする。入力端子ＩＮ２がＬ
レベルになると、トランジスタ５１２がオフする。トランジスタ５１３のゲート端子の電
位は電源電位ＶＤＤからトランジスタ５１４のしきい値電位Ｖｔｈ５１４を引いた値（Ｖ
ＤＤ−Ｖｔｈ５１４）になっており、トランジスタ５１３がオンしている。また、トラン
ジスタ５１３のゲート端子は、フローティング状態になっている。
力端子ＩＮ１はＬレベルになると、トランジスタ５１１がオフする。入力端子ＩＮ２がＬ
レベルになると、トランジスタ５１２がオフする。トランジスタ５１３のゲート端子の電
位は電源電位ＶＤＤからトランジスタ５１４のしきい値電位Ｖｔｈ５１４を引いた値（Ｖ
ＤＤ−Ｖｔｈ５１４）になっており、トランジスタ５１３がオンしている。また、トラン
ジスタ５１３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ５１３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が上昇する。トランジスタ５１３のゲート端子の電位は容量素子５１５の容量
結合によって、電源電位ＶＤＤとトランジスタ５１３のしきい値電位Ｖｔｈ５１３との和
以上の値まで上昇し、トランジスタ５１３がオンし続ける。いわゆるブートストラップ動
作が行われる。このときの出力端子ＯＵＴの電位はＶＤＤになり、出力端子ＯＵＴがＨレ
ベルになる。
ＵＴの電位が上昇する。トランジスタ５１３のゲート端子の電位は容量素子５１５の容量
結合によって、電源電位ＶＤＤとトランジスタ５１３のしきい値電位Ｖｔｈ５１３との和
以上の値まで上昇し、トランジスタ５１３がオンし続ける。いわゆるブートストラップ動
作が行われる。このときの出力端子ＯＵＴの電位はＶＤＤになり、出力端子ＯＵＴがＨレ
ベルになる。
このように、図５１のＮＯＲ回路５１０では、ブートストラップ動作によって、Ｈレベル
の出力端子ＯＵＴの電位を第１の電源の電源電位ＶＤＤまで上昇することができる。
の出力端子ＯＵＴの電位を第１の電源の電源電位ＶＤＤまで上昇することができる。
なお、図５１のＮＯＲ回路５１０は、入力端子ＩＮ１、及び入力端子ＩＮ２がＬレベルの
ときに、ブートストラップ動作を行うことができれば、図５１の回路構成に限定されない
。入力端子ＩＮ１、又は入力端子ＩＮ２がＨレベルのときは、トランジスタ５１３のゲー
ト端子に電位を供給してもよい。
ときに、ブートストラップ動作を行うことができれば、図５１の回路構成に限定されない
。入力端子ＩＮ１、又は入力端子ＩＮ２がＨレベルのときは、トランジスタ５１３のゲー
ト端子に電位を供給してもよい。
例えば、図５５のＮＯＲ回路５５０のように、トランジスタ５５１、及びトランジスタ５
５２を追加してもよい。なぜなら、出力端子ＯＵＴがＬレベルのときに、出力端子ＯＵＴ
の電位をＶＳＳにできるからである。つまり、入力端子ＩＮ１、又は入力端子ＩＮ２の一
方または両方がＨレベルのときに、トランジスタ５５１、トランジスタ５５２がオンする
ため、トランジスタ５１３のゲート端子がＬレベルになる。そして、トランジスタ５１３
はオフして、出力端子ＯＵＴはトランジスタ５１１、又はトランジスタ５１２を介して第
２の電源のみと導通するからである。
５２を追加してもよい。なぜなら、出力端子ＯＵＴがＬレベルのときに、出力端子ＯＵＴ
の電位をＶＳＳにできるからである。つまり、入力端子ＩＮ１、又は入力端子ＩＮ２の一
方または両方がＨレベルのときに、トランジスタ５５１、トランジスタ５５２がオンする
ため、トランジスタ５１３のゲート端子がＬレベルになる。そして、トランジスタ５１３
はオフして、出力端子ＯＵＴはトランジスタ５１１、又はトランジスタ５１２を介して第
２の電源のみと導通するからである。
なお、トランジスタ５５１、及びトランジスタ５５２は、それぞれＮチャネル型である。
なお、容量素子５１５は、容量性を持つ素子であれば様々なものを用いることができる。
例えば、図５２のＮＯＲ回路５２０、及び図５６のＮＯＲ回路５６０のように、容量素子
５１５の代わりにそれぞれ、トランジスタ５２１、トランジスタ５６１を接続してもよい
。
例えば、図５２のＮＯＲ回路５２０、及び図５６のＮＯＲ回路５６０のように、容量素子
５１５の代わりにそれぞれ、トランジスタ５２１、トランジスタ５６１を接続してもよい
。
なお、容量素子５１５は、トランジスタ５１３の第２端子とゲート端子との間の容量値が
十分大きければ、必ずしも必要ではない。例えば、図５３のＮＯＲ回路５３０、及び図５
７のＮＯＲ回路５７０のように、容量素子５１５を接続しなくてもよい。
十分大きければ、必ずしも必要ではない。例えば、図５３のＮＯＲ回路５３０、及び図５
７のＮＯＲ回路５７０のように、容量素子５１５を接続しなくてもよい。
ここで、トランジスタ５１１〜トランジスタ５１４、トランジスタ５２１、トランジスタ
５５１、トランジスタ５５２、トランジスタ５６１、容量素子５１５が有する機能をそれ
ぞれ以下に説明する。
５５１、トランジスタ５５２、トランジスタ５６１、容量素子５１５が有する機能をそれ
ぞれ以下に説明する。
トランジスタ５１１は、入力端子ＩＮ１の電位に応じて、第２の電源と、出力端子ＯＵＴ
とを接続するかしないかを選択するスイッチとしての機能を有する。入力端子ＩＮ１がＨ
レベルのときに出力端子ＯＵＴに電源電位ＶＳＳを供給する。
とを接続するかしないかを選択するスイッチとしての機能を有する。入力端子ＩＮ１がＨ
レベルのときに出力端子ＯＵＴに電源電位ＶＳＳを供給する。
トランジスタ５１２は、入力端子ＩＮ２の電位に応じて、第２の電源と、出力端子ＯＵＴ
とを接続するかしないかを選択するスイッチしての機能を有する。入力端子ＩＮ２がＨレ
ベルのときの出力端子ＯＵＴに電源電位ＶＳＳを供給する。
とを接続するかしないかを選択するスイッチしての機能を有する。入力端子ＩＮ２がＨレ
ベルのときの出力端子ＯＵＴに電源電位ＶＳＳを供給する。
トランジスタ５１３は、第１の電源と、出力端子ＯＵＴとを接続するかしないかを選択す
るスイッチとしての機能を有する。
るスイッチとしての機能を有する。
トランジスタ５１４は、ダイオードとしての機能を有する。また、トランジスタ５１４は
、トランジスタ５１３のゲート端子をフローティング状態にする機能を有する。
、トランジスタ５１３のゲート端子をフローティング状態にする機能を有する。
トランジスタ５２１は、出力端子ＯＵＴと、トランジスタ５１３のゲート端子との間に接
続された容量素子としての機能を有する。入力端子ＩＮ１、及び入力端子ＩＮ２がＬレベ
ルのときに、トランジスタ５２１はトランジスタ５１３のゲート端子の電位を上昇させる
能を有する。
続された容量素子としての機能を有する。入力端子ＩＮ１、及び入力端子ＩＮ２がＬレベ
ルのときに、トランジスタ５２１はトランジスタ５１３のゲート端子の電位を上昇させる
能を有する。
トランジスタ５５１は、入力端子ＩＮ１の電位に応じて、第２の電源と、トランジスタ５
１３のゲート端子とを接続すかしないかを選択するスイッチとしての機能を有する。入力
端子ＩＮ１がＨレベルのときに、トランジスタ５５１はトランジスタ５１３のゲート端子
に電源電位ＶＳＳを供給する機能を有する。
１３のゲート端子とを接続すかしないかを選択するスイッチとしての機能を有する。入力
端子ＩＮ１がＨレベルのときに、トランジスタ５５１はトランジスタ５１３のゲート端子
に電源電位ＶＳＳを供給する機能を有する。
トランジスタ５５２は、入力端子ＩＮ２の電位に応じて、第２の電源と、トランジスタ５
１３のゲート端子とを接続すかしないかを選択するスイッチとしての機能を有する。入力
端子ＩＮ２がＨレベルのときに、トランジスタ５５２はトランジスタ５１３のゲート端子
に電源電位ＶＳＳを供給する機能を有する。
１３のゲート端子とを接続すかしないかを選択するスイッチとしての機能を有する。入力
端子ＩＮ２がＨレベルのときに、トランジスタ５５２はトランジスタ５１３のゲート端子
に電源電位ＶＳＳを供給する機能を有する。
トランジスタ５６１は、出力端子ＯＵＴと、トランジスタ５１３のゲート端子との間に接
続された容量素子としての機能を有する。入力端子ＩＮ１、及び入力端子ＩＮ２がＬレベ
ルのときに、トランジスタ５６１はトランジスタ５１３のゲート端子の電位を上昇させる
能を有する。
続された容量素子としての機能を有する。入力端子ＩＮ１、及び入力端子ＩＮ２がＬレベ
ルのときに、トランジスタ５６１はトランジスタ５１３のゲート端子の電位を上昇させる
能を有する。
容量素子５１５は、出力端子ＯＵＴの電位に応じて、トランジスタ５１３のゲート端子の
電位を変化させるための機能を有する。入力端子ＩＮ１、及び入力端子ＩＮ２がＬレベル
のときに、容量素子５１５はトランジスタ５１３のゲート端子の電位を上昇させる機能を
有する。
電位を変化させるための機能を有する。入力端子ＩＮ１、及び入力端子ＩＮ２がＬレベル
のときに、容量素子５１５はトランジスタ５１３のゲート端子の電位を上昇させる機能を
有する。
このように、図５０〜図５７のＮＯＲ回路はＨレベルの信号を出力するときに、電源電位
ＶＤＤを変化させることによって、出力端子ＯＵＴの電位を自由に変えることができる。
つまり、図５０〜図５７ＮＯＲ回路は、インバータ回路として動作するだけでなく、レベ
ルシフト回路としても動作することができる。
ＶＤＤを変化させることによって、出力端子ＯＵＴの電位を自由に変えることができる。
つまり、図５０〜図５７ＮＯＲ回路は、インバータ回路として動作するだけでなく、レベ
ルシフト回路としても動作することができる。
図５０〜図５７のＮＯＲ回路では、すべてＮチャネル型のトランジスタで構成されている
場合について説明したが、すべてＰチャネル型のトランジスタで構成されていてもよい。
ここで、すべてＰチャネル型のトランジスタで構成された場合のインバータ回路を図７２
〜図７９に示す。
場合について説明したが、すべてＰチャネル型のトランジスタで構成されていてもよい。
ここで、すべてＰチャネル型のトランジスタで構成された場合のインバータ回路を図７２
〜図７９に示す。
図７２に、ＮＯＲ回路２３１の別の一形態を示す。図７２のＮＯＲ回路７２０は、トラン
ジスタ７２１、トランジスタ７２２、及びトランジスタ７２３を有している。
ジスタ７２１、トランジスタ７２２、及びトランジスタ７２３を有している。
図７２のＮＯＲ回路７２０に示すように、トランジスタ７２１の第１端子が第２の電源に
接続され、第２端子がトランジスタ７２２の第１端子に接続され、ゲート端子が入力端子
ＩＮ１に接続されている。トランジスタ７２２の第２端子がトランジスタ７２３の第２端
子、及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮ２に接続されている。ト
ランジスタ７２３の第１端子が第１の電源に接続され、ゲート端子が第１の電源に接続さ
れている。
接続され、第２端子がトランジスタ７２２の第１端子に接続され、ゲート端子が入力端子
ＩＮ１に接続されている。トランジスタ７２２の第２端子がトランジスタ７２３の第２端
子、及び出力端子ＯＵＴに接続され、ゲート端子が入力端子ＩＮ２に接続されている。ト
ランジスタ７２３の第１端子が第１の電源に接続され、ゲート端子が第１の電源に接続さ
れている。
なお、第１の電源には、電源電位ＶＳＳが供給され、第２の電源には電源電位ＶＤＤが供
給されている。第１の電源の電源電位ＶＳＳと第２の電源の電源電位ＶＤＤとの電位差（
ＶＤＤ−ＶＳＳ）が、ＮＯＲ回路７２０の電源電圧に相当する。また、電源電位ＶＤＤは
、電源電位ＶＳＳよりも高い電位である。
給されている。第１の電源の電源電位ＶＳＳと第２の電源の電源電位ＶＤＤとの電位差（
ＶＤＤ−ＶＳＳ）が、ＮＯＲ回路７２０の電源電圧に相当する。また、電源電位ＶＤＤは
、電源電位ＶＳＳよりも高い電位である。
なお、入力端子ＩＮ１、及び入力端子ＩＮ２には、それぞれ制御信号が供給されている。
また、出力端子ＯＵＴは、出力信号を出力している。
また、出力端子ＯＵＴは、出力信号を出力している。
また、トランジスタ７２１〜トランジスタ７２３は、それぞれＰチャネル型である。
図７２のＮＯＲ回路７２０の動作について、入力端子ＩＮ１がＨレベルの場合と、Ｌレベ
ルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合について、それぞれ説
明する。
ルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合について、それぞれ説
明する。
まず、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＨレベルの場合について説明する。
入力端子ＩＮ１がＨレベルになると、トランジスタ７２１がオフする。入力端子ＩＮ２が
Ｈレベルになると、トランジスタ７２２がオフする。
入力端子ＩＮ１がＨレベルになると、トランジスタ７２１がオフする。入力端子ＩＮ２が
Ｈレベルになると、トランジスタ７２２がオフする。
よって、出力端子ＯＵＴはトランジスタ７２３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。このときの出力端子ＯＵＴの電位は電源電位ＶＳＳとトランジスタ
７２３のしきい値電位Ｖｔｈ７２３の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ７２３｜
）になり、出力端子ＯＵＴがＬレベルになる。
ＵＴの電位が下がる。このときの出力端子ＯＵＴの電位は電源電位ＶＳＳとトランジスタ
７２３のしきい値電位Ｖｔｈ７２３の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ７２３｜
）になり、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１がＨレベルになると、トランジスタ７２１がオフする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ７２２がオンする。
入力端子ＩＮ１がＨレベルになると、トランジスタ７２１がオフする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ７２２がオンする。
よって、出力端子ＯＵＴはトランジスタ７２３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。このときの出力端子ＯＵＴの電位は電源電位ＶＳＳとトランジスタ
７２３のしきい値電位Ｖｔｈ７２３の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ７２３｜
）になり、出力端子ＯＵＴがＬレベルになる。
ＵＴの電位が下がる。このときの出力端子ＯＵＴの電位は電源電位ＶＳＳとトランジスタ
７２３のしきい値電位Ｖｔｈ７２３の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ７２３｜
）になり、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮ１がＬレベル、入力端子ＩＮ２がＨレベルの場合について説明する。
入力端子ＩＮ１がＬレベルになると、トランジスタ７２１がオンする。入力端子ＩＮ２が
Ｈレベルになると、トランジスタ７２２がオフする。
入力端子ＩＮ１がＬレベルになると、トランジスタ７２１がオンする。入力端子ＩＮ２が
Ｈレベルになると、トランジスタ７２２がオフする。
よって、出力端子ＯＵＴはトランジスタ７２３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。このときの出力端子ＯＵＴの電位は電源電位ＶＳＳとトランジスタ
７２３のしきい値電位Ｖｔｈ７２３の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ７２３｜
）になり、出力端子ＯＵＴがＬレベルになる。
ＵＴの電位が下がる。このときの出力端子ＯＵＴの電位は電源電位ＶＳＳとトランジスタ
７２３のしきい値電位Ｖｔｈ７２３の絶対値との和となる値（ＶＳＳ＋｜Ｖｔｈ７２３｜
）になり、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮ１がＬレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１がＬレベルになると、トランジスタ７２１がオンする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ７２２がオンする。
入力端子ＩＮ１がＬレベルになると、トランジスタ７２１がオンする。入力端子ＩＮ２が
Ｌレベルになると、トランジスタ７２２がオンする。
よって、出力端子ＯＵＴはトランジスタ７２１、及びトランジスタ７２２を介して第２の
電源、及びトランジスタ７２３を介して第１の電源と導通し、出力端子ＯＵＴの電位が上
昇する。このときの出力端子ＯＵＴの電位はトランジスタ７２１とトランジスタ７２２と
トランジスタ７２３との動作点によって決定され、出力端子ＯＵＴがＨレベルになる。
電源、及びトランジスタ７２３を介して第１の電源と導通し、出力端子ＯＵＴの電位が上
昇する。このときの出力端子ＯＵＴの電位はトランジスタ７２１とトランジスタ７２２と
トランジスタ７２３との動作点によって決定され、出力端子ＯＵＴがＨレベルになる。
なお、トランジスタ７２３は整流性を有している必要はなく、電流が流れると電圧が発生
する素子であれば様々なものを用いることができる。例えば、図７６のＮＯＲ回路７６０
のように、トランジスタ７２３の代わりに抵抗素子７６１を接続してもよい。
する素子であれば様々なものを用いることができる。例えば、図７６のＮＯＲ回路７６０
のように、トランジスタ７２３の代わりに抵抗素子７６１を接続してもよい。
ここで、トランジスタ７２１〜トランジスタ７２３が有する機能を以下に説明する。
トランジスタ７２１は、入力端子ＩＮ１の電位に応じて、第２の電源と、トランジスタ７
２２の第２端子とを接続するかしないかを選択するスイッチしての機能を有する。
２２の第２端子とを接続するかしないかを選択するスイッチしての機能を有する。
トランジスタ７２２は、入力端子ＩＮ２の電位に応じて、トランジスタ７２１の第２端子
と、出力端子ＯＵＴとを接続するかしないかを選択するスイッチとしての機能を有する。
と、出力端子ＯＵＴとを接続するかしないかを選択するスイッチとしての機能を有する。
トランジスタ７２３は、ダイオードとしての機能を有する。
図７３に、ＮＯＲ回路２３１の別の一例を示す。図７３のＮＯＲ回路７３０はトランジス
タ７３１、トランジスタ７３２、トランジスタ７３３、トランジスタ７３４、及び２つの
電極を持つ容量素子７３５を有している。
タ７３１、トランジスタ７３２、トランジスタ７３３、トランジスタ７３４、及び２つの
電極を持つ容量素子７３５を有している。
図７３のＮＯＲ回路７３０に示すように、トランジスタ７３１の第１端子が第２の電源に
接続され、第２端子がトランジスタ７３２の第１端子に接続され、ゲート端子が入力端子
ＩＮ１に接続されている。トランジスタ７３２の第２端子がトランジスタ７３３の第２端
子、容量素子７３５の第２電極、及び出力端子ＯＵＴに接続され、ゲート端子が入力端子
ＩＮ２に接続されている。トランジスタ７３３の第１端子が第１の電源に接続され、ゲー
ト端子がトランジスタ７３４の第２端子に接続され、容量素子７３５の第１電極に接続さ
れている。トランジスタ７３４の第１端子が第１の電源に接続され、ゲート端子が第１の
電源に接続されている。
接続され、第２端子がトランジスタ７３２の第１端子に接続され、ゲート端子が入力端子
ＩＮ１に接続されている。トランジスタ７３２の第２端子がトランジスタ７３３の第２端
子、容量素子７３５の第２電極、及び出力端子ＯＵＴに接続され、ゲート端子が入力端子
ＩＮ２に接続されている。トランジスタ７３３の第１端子が第１の電源に接続され、ゲー
ト端子がトランジスタ７３４の第２端子に接続され、容量素子７３５の第１電極に接続さ
れている。トランジスタ７３４の第１端子が第１の電源に接続され、ゲート端子が第１の
電源に接続されている。
なお、第１の電源、第２の電源、入力端子ＩＮ１、入力端子ＩＮ２、及び出力端子ＯＵＴ
は図７２と同様なものを用いることができる。
は図７２と同様なものを用いることができる。
また、トランジスタ７３１〜トランジスタ７３４は、それぞれＰチャネル型である。
図７３のＮＯＲ回路７３０の動作について、入力端子ＩＮ１がＨレベルの場合と、Ｌレベ
ルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合とについて、それぞれ
説明する。
ルの場合と、入力端子ＩＮ２がＨレベルの場合と、Ｌレベルの場合とについて、それぞれ
説明する。
まず、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＨレベルの場合について説明する。
入力端子ＩＮ１はＨレベルになると、トランジスタ７３１がオフする。入力端子ＩＮ２は
Ｈレベルになると、トランジスタ７３２がオフする。トランジスタ７３３のゲート端子の
電位は電源電位ＶＳＳとトランジスタ７３４のしきい値電位Ｖｔｈ７３４の絶対値との和
た値（ＶＳＳ＋｜Ｖｔｈ７３４｜）になっており、トランジスタ７３３がオンしている。
また、トランジスタ７３３のゲート端子は、フローティング状態になっている。
入力端子ＩＮ１はＨレベルになると、トランジスタ７３１がオフする。入力端子ＩＮ２は
Ｈレベルになると、トランジスタ７３２がオフする。トランジスタ７３３のゲート端子の
電位は電源電位ＶＳＳとトランジスタ７３４のしきい値電位Ｖｔｈ７３４の絶対値との和
た値（ＶＳＳ＋｜Ｖｔｈ７３４｜）になっており、トランジスタ７３３がオンしている。
また、トランジスタ７３３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ７３３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。トランジスタ７３３のゲート端子の電位は容量素子７３５の容量結
合によって、電源電位ＶＳＳからトランジスタ７３３のしきい値電位Ｖｔｈ７３３の絶対
値を引いた値（ＶＳＳ−｜Ｖｔｈ７３３｜）以下まで下がり、トランジスタ７３３がオン
し続ける。いわゆるブートストラップ動作が行われる。このときの出力端子ＯＵＴの電位
はＶＳＳになり、出力端子ＯＵＴがＬレベルになる。
ＵＴの電位が下がる。トランジスタ７３３のゲート端子の電位は容量素子７３５の容量結
合によって、電源電位ＶＳＳからトランジスタ７３３のしきい値電位Ｖｔｈ７３３の絶対
値を引いた値（ＶＳＳ−｜Ｖｔｈ７３３｜）以下まで下がり、トランジスタ７３３がオン
し続ける。いわゆるブートストラップ動作が行われる。このときの出力端子ＯＵＴの電位
はＶＳＳになり、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮ１がＨレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１はＨレベルになると、トランジスタ７３１がオフする。入力端子ＩＮ２は
Ｌレベルになると、トランジスタ７３２がオンする。トランジスタ７３３のゲート端子の
電位は電源電位ＶＳＳとトランジスタ７３４のしきい値電位Ｖｔｈ７３４の絶対値との和
となる値（ＶＳＳ＋｜Ｖｔｈ７３４｜）になっており、トランジスタ７３３がオンしてい
る。また、トランジスタ７３３のゲート端子は、フローティング状態になっている。
入力端子ＩＮ１はＨレベルになると、トランジスタ７３１がオフする。入力端子ＩＮ２は
Ｌレベルになると、トランジスタ７３２がオンする。トランジスタ７３３のゲート端子の
電位は電源電位ＶＳＳとトランジスタ７３４のしきい値電位Ｖｔｈ７３４の絶対値との和
となる値（ＶＳＳ＋｜Ｖｔｈ７３４｜）になっており、トランジスタ７３３がオンしてい
る。また、トランジスタ７３３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ７３３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。トランジスタ７３３のゲート端子の電位は容量素子７３５の容量結
合によって、電源電位ＶＳＳからトランジスタ７３３のしきい値電位Ｖｔｈ７３３の絶対
値を引いた値（ＶＳＳ−｜Ｖｔｈ７３３｜）以下まで下がり、トランジスタ７３３がオン
し続ける。いわゆるブートストラップ動作が行われる。このときの出力端子ＯＵＴの電位
はＶＳＳになり、出力端子ＯＵＴがＬレベルになる。
ＵＴの電位が下がる。トランジスタ７３３のゲート端子の電位は容量素子７３５の容量結
合によって、電源電位ＶＳＳからトランジスタ７３３のしきい値電位Ｖｔｈ７３３の絶対
値を引いた値（ＶＳＳ−｜Ｖｔｈ７３３｜）以下まで下がり、トランジスタ７３３がオン
し続ける。いわゆるブートストラップ動作が行われる。このときの出力端子ＯＵＴの電位
はＶＳＳになり、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮ１がＬレベル、入力端子ＩＮ２がＨレベルの場合について説明する。
入力端子ＩＮ１はＬレベルになると、トランジスタ７３１がオンする。入力端子ＩＮ２は
Ｈレベルになると、トランジスタ７３２がオフする。トランジスタ７３３のゲート端子の
電位は電源電位ＶＳＳとトランジスタ７３４のしきい値電位Ｖｔｈ７３４の絶対値との和
となる値（ＶＳＳ＋｜Ｖｔｈ７３４｜）になっており、トランジスタ７３３がオンしてい
る。また、トランジスタ７３３のゲート端子は、フローティング状態になっている。
入力端子ＩＮ１はＬレベルになると、トランジスタ７３１がオンする。入力端子ＩＮ２は
Ｈレベルになると、トランジスタ７３２がオフする。トランジスタ７３３のゲート端子の
電位は電源電位ＶＳＳとトランジスタ７３４のしきい値電位Ｖｔｈ７３４の絶対値との和
となる値（ＶＳＳ＋｜Ｖｔｈ７３４｜）になっており、トランジスタ７３３がオンしてい
る。また、トランジスタ７３３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ７３３を介して第１の電源と導通し、出力端子Ｏ
ＵＴの電位が下がる。トランジスタ７３３のゲート端子の電位は容量素子７３５の容量結
合によって、電源電位ＶＳＳからトランジスタ７３３のしきい値電位Ｖｔｈ７３３の絶対
値を引いた値（ＶＳＳ−｜Ｖｔｈ７３３｜）以下まで下がり、トランジスタ７３３がオン
し続ける。いわゆるブートストラップ動作が行われる。このときの出力端子ＯＵＴの電位
はＶＳＳになり、出力端子ＯＵＴがＬレベルになる。
ＵＴの電位が下がる。トランジスタ７３３のゲート端子の電位は容量素子７３５の容量結
合によって、電源電位ＶＳＳからトランジスタ７３３のしきい値電位Ｖｔｈ７３３の絶対
値を引いた値（ＶＳＳ−｜Ｖｔｈ７３３｜）以下まで下がり、トランジスタ７３３がオン
し続ける。いわゆるブートストラップ動作が行われる。このときの出力端子ＯＵＴの電位
はＶＳＳになり、出力端子ＯＵＴがＬレベルになる。
次に、入力端子ＩＮ１がＬレベル、入力端子ＩＮ２がＬレベルの場合について説明する。
入力端子ＩＮ１はＬレベルになると、トランジスタ７３１がオンする。入力端子ＩＮ２は
Ｌレベルになると、トランジスタ７３２がオンする。トランジスタ７３３のゲート端子の
電位は電源電位ＶＳＳとトランジスタ７３４のしきい値電位Ｖｔｈ７３４の絶対値との和
となる値（ＶＳＳ＋｜Ｖｔｈ７３４｜）になっており、トランジスタ７３３がオンしてい
る。また、トランジスタ７３３のゲート端子は、フローティング状態になっている。
入力端子ＩＮ１はＬレベルになると、トランジスタ７３１がオンする。入力端子ＩＮ２は
Ｌレベルになると、トランジスタ７３２がオンする。トランジスタ７３３のゲート端子の
電位は電源電位ＶＳＳとトランジスタ７３４のしきい値電位Ｖｔｈ７３４の絶対値との和
となる値（ＶＳＳ＋｜Ｖｔｈ７３４｜）になっており、トランジスタ７３３がオンしてい
る。また、トランジスタ７３３のゲート端子は、フローティング状態になっている。
よって、出力端子ＯＵＴはトランジスタ７３１、及びトランジスタ７３２を介して第２の
電源、並びにトランジスタ７３３を介して第１の電源と導通し、出力端子ＯＵＴの電位が
上昇する。このときの出力端子ＯＵＴの電位はトランジスタ７３１とトランジスタ７３２
とトランジスタ７３３との動作点によって決定され、出力端子ＯＵＴがＨレベルになる。
電源、並びにトランジスタ７３３を介して第１の電源と導通し、出力端子ＯＵＴの電位が
上昇する。このときの出力端子ＯＵＴの電位はトランジスタ７３１とトランジスタ７３２
とトランジスタ７３３との動作点によって決定され、出力端子ＯＵＴがＨレベルになる。
このように、図７３のＮＯＲ回路７３０では、ブートストラップ動作によって、Ｌレベル
の出力端子ＯＵＴの電位を第１の電源の電源電位ＶＳＳまで下げることができる。
の出力端子ＯＵＴの電位を第１の電源の電源電位ＶＳＳまで下げることができる。
なお、図７３のＮＯＲ回路７３０は、入力端子ＩＮ１、又は入力端子ＩＮ２がＨレベルの
ときに、ブートストラップ動作を行うことができれば、図７３の回路構成に限定されない
。入力端子ＩＮ１、及び入力端子ＩＮ２がＬレベルのときは、トランジスタ７３３のゲー
ト端子に電位を供給してもよい。
ときに、ブートストラップ動作を行うことができれば、図７３の回路構成に限定されない
。入力端子ＩＮ１、及び入力端子ＩＮ２がＬレベルのときは、トランジスタ７３３のゲー
ト端子に電位を供給してもよい。
例えば、図７７のＮＯＲ回路７７０のように、トランジスタ７７１、及びトランジスタ７
７２を追加してもよい。なぜなら、出力端子ＯＵＴがＨレベルのときに、出力端子ＯＵＴ
の電位をＶＤＤにできるからである。つまり、入力端子ＩＮ１、及び入力端子ＩＮ２がＬ
レベルのときに、トランジスタ７７１、又はトランジスタ７７２がオンするため、トラン
ジスタ７３３のゲート端子がＨレベルになる。そして、トランジスタ７３３はオフして、
出力端子ＯＵＴはトランジスタ７３１、及びトランジスタ７３２を介して第２の電源のみ
と導通するからである。
７２を追加してもよい。なぜなら、出力端子ＯＵＴがＨレベルのときに、出力端子ＯＵＴ
の電位をＶＤＤにできるからである。つまり、入力端子ＩＮ１、及び入力端子ＩＮ２がＬ
レベルのときに、トランジスタ７７１、又はトランジスタ７７２がオンするため、トラン
ジスタ７３３のゲート端子がＨレベルになる。そして、トランジスタ７３３はオフして、
出力端子ＯＵＴはトランジスタ７３１、及びトランジスタ７３２を介して第２の電源のみ
と導通するからである。
なお、トランジスタ７７１、及びトランジスタ７７２は、それぞれＰチャネル型である。
なお、容量素子７３５は、容量性を持つ素子であれば様々なものを用いることができる。
例えば、図７４のＮＯＲ回路７４０、及び図７８のＮＡＮＤ回路７８０のように、容量素
子７３５の代わりにそれぞれトランジスタ７４１、トランジスタ７８１を接続してもよい
。
例えば、図７４のＮＯＲ回路７４０、及び図７８のＮＡＮＤ回路７８０のように、容量素
子７３５の代わりにそれぞれトランジスタ７４１、トランジスタ７８１を接続してもよい
。
なお、容量素子７３５は、トランジスタ７３３の第２端子とゲート端子との間の容量値が
十分大きければ、必ずしも必要ではない。例えば、図７５のＮＯＲ回路７５０、及び図７
９のＮＯＲ回路７９０のように、容量素子７３５を接続しなくてもよい。
十分大きければ、必ずしも必要ではない。例えば、図７５のＮＯＲ回路７５０、及び図７
９のＮＯＲ回路７９０のように、容量素子７３５を接続しなくてもよい。
ここで、トランジスタ７３１〜トランジスタ７３４、トランジスタ７４１、トランジスタ
７７１、トランジスタ７７２、トランジスタ７８１、容量素子７３５が有する機能を以下
に説明する。
７７１、トランジスタ７７２、トランジスタ７８１、容量素子７３５が有する機能を以下
に説明する。
トランジスタ７３１は、入力端子ＩＮ１の電位に応じて、第２の電源と、トランジスタ７
３２の第１端子とを接続するかしないかを選択するスイッチとしての機能を有する。
３２の第１端子とを接続するかしないかを選択するスイッチとしての機能を有する。
トランジスタ７３２は、入力端子ＩＮ２の電位に応じて、トランジスタ７３１の第２端子
と、出力端子ＯＵＴとを選択するスイッチそしての機能を有する。
と、出力端子ＯＵＴとを選択するスイッチそしての機能を有する。
トランジスタ７３３は、第１の電源と、出力端子ＯＵＴとを接続するかしないかを選択す
るスイッチとしての機能を有する。
るスイッチとしての機能を有する。
トランジスタ７３４は、ダイオードとしての機能を有する。また、トランジスタ７３４は
、トランジスタ７３３のゲート端子をフローティング状態にする機能を有する。
、トランジスタ７３３のゲート端子をフローティング状態にする機能を有する。
トランジスタ７４１は、出力端子ＯＵＴと、トランジスタ７３３のゲート端子との間に接
続された容量素子としての機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２の一方ま
たは両方がＨレベルのときに、トランジスタ７４１はトランジスタ７３３のゲート端子の
電位を下げる機能を有する。
続された容量素子としての機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２の一方ま
たは両方がＨレベルのときに、トランジスタ７４１はトランジスタ７３３のゲート端子の
電位を下げる機能を有する。
トランジスタ７７１は、入力端子ＩＮ１の電位に応じて、第２の電源と、トランジスタ７
７２の第１端子と接続するかしないかを選択するスイッチしての機能を有する。
７２の第１端子と接続するかしないかを選択するスイッチしての機能を有する。
トランジスタ７７２は、入力端子ＩＮ２の電位に応じて、トランジスタ７７１の第１端子
と、トランジスタ７３３のゲート端子とを接続するかしないかを選択するスイッチしての
機能を有する。
と、トランジスタ７３３のゲート端子とを接続するかしないかを選択するスイッチしての
機能を有する。
トランジスタ７８１は、出力端子ＯＵＴと、トランジスタ７３３のゲート端子との間に接
続された容量素子としての機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２の一方ま
たは両方がＨレベルのときに、トランジスタ７８１はトランジスタ７３３のゲート端子の
電位を下げる機能を有する。
続された容量素子としての機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２の一方ま
たは両方がＨレベルのときに、トランジスタ７８１はトランジスタ７３３のゲート端子の
電位を下げる機能を有する。
容量素子７３５は、出力端子ＯＵＴの電位に応じて、トランジスタ７３３のゲート端子の
電位を変化させるための機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２の一方また
は両方がＨレベルのときに、容量素子７３５はトランジスタ７３３のゲート端子の電位を
下げる機能を有する。
電位を変化させるための機能を有する。入力端子ＩＮ１、又は入力端子ＩＮ２の一方また
は両方がＨレベルのときに、容量素子７３５はトランジスタ７３３のゲート端子の電位を
下げる機能を有する。
このように、図７３〜図７８のＮＯＲ回路はＬレベルの信号を出力するときに、電源電位
ＶＳＳを変化することによって、出力端子ＯＵＴの電位を自由に変えることができる。つ
まり、図７３〜図７８のＮＯＲ回路は、ＮＡＮＤ回路として動作するだけでなく、レベル
シフト回路としても動作することができる。
ＶＳＳを変化することによって、出力端子ＯＵＴの電位を自由に変えることができる。つ
まり、図７３〜図７８のＮＯＲ回路は、ＮＡＮＤ回路として動作するだけでなく、レベル
シフト回路としても動作することができる。
また、インバータ回路２１１、ＮＡＮＤ回路２２１、及びＮＯＲ回路２３１として、図２
８〜図８７の回路構成を用いることによって、シフトレジスタ回路２００を動作させるた
めのマージンが大きくなる。なぜなら、上記のインバータ回路２１１、ＮＡＮＤ回路２２
１、及びＮＯＲ回路２３１では、１つのトランジスタのゲート端子が出力端子ＳＲｏｕｔ
に接続されていることを特徴としているからである。よって、出力端子ＳＲｏｕｔの負荷
容量は小さくなるため、シフトレジスタ回路２００を動作させるためのマージンを大きく
できる。
８〜図８７の回路構成を用いることによって、シフトレジスタ回路２００を動作させるた
めのマージンが大きくなる。なぜなら、上記のインバータ回路２１１、ＮＡＮＤ回路２２
１、及びＮＯＲ回路２３１では、１つのトランジスタのゲート端子が出力端子ＳＲｏｕｔ
に接続されていることを特徴としているからである。よって、出力端子ＳＲｏｕｔの負荷
容量は小さくなるため、シフトレジスタ回路２００を動作させるためのマージンを大きく
できる。
また、図２８〜図８７に示したインバータ回路、ＮＡＮＤ回路、及びＮＯＲ回路では、そ
れぞれ同一の極性のトランジスタで構成されている。よって、これらのトランジスタの極
性が同一基板上の他のトランジスタの極性と同じであれば、製造工程の簡略化を図ること
ができる。したがって、製造コストの削減や歩留まりの向上を図ることができる。
れぞれ同一の極性のトランジスタで構成されている。よって、これらのトランジスタの極
性が同一基板上の他のトランジスタの極性と同じであれば、製造工程の簡略化を図ること
ができる。したがって、製造コストの削減や歩留まりの向上を図ることができる。
なお、図２８〜図８７に示した第１の電源、及び第２の電源には、電源電位ＶＤＤ、又は
電源電位ＶＳＳが供給されているが、本発明は必ずしもこれに限定しない。
電源電位ＶＳＳが供給されているが、本発明は必ずしもこれに限定しない。
例えば、図２８〜図８７の第１の電源、及び第２の電源には、それぞれ別の電位が供給さ
れていてもよい。
れていてもよい。
別の例として、図２８〜図８７の第１の電源、及び第２の電源には、制御信号が供給され
ていてもよい。
ていてもよい。
なお、図２８〜図８７の入力端子には、それぞれ制御信号が供給されているが、本発明は
必ずしもこれに限定しない。
必ずしもこれに限定しない。
例えば、図２８〜図８７の入力端子には、電源電圧が供給されていてもよい。
なお、本実施形態は、本明細書中の他の実施形態、実施例のいかなる記載とも自由に組み
合わせて実施することができる。すなわち、本発明のシフトレジスタ回路は、非選択期間
において、トランジスタが一定時間毎にオンすることで、出力端子に電源電位を供給する
。こうすることで、シフトレジスタ回路の出力端子は、該トランジスタを介して電源電位
が供給される。該トランジスタは非選択期間において常時オンしていないので、該トラン
ジスタのしきい値電位のシフトは、抑制される。また、シフトレジスタ回路の出力端子は
、該トランジスタを介して一定期間毎に電源電位が供給される。そのため、シフトレジス
タ回路は、ノイズが出力端子に発生することを抑制できる。
（実施の形態４）
合わせて実施することができる。すなわち、本発明のシフトレジスタ回路は、非選択期間
において、トランジスタが一定時間毎にオンすることで、出力端子に電源電位を供給する
。こうすることで、シフトレジスタ回路の出力端子は、該トランジスタを介して電源電位
が供給される。該トランジスタは非選択期間において常時オンしていないので、該トラン
ジスタのしきい値電位のシフトは、抑制される。また、シフトレジスタ回路の出力端子は
、該トランジスタを介して一定期間毎に電源電位が供給される。そのため、シフトレジス
タ回路は、ノイズが出力端子に発生することを抑制できる。
（実施の形態４）
本実施形態では、実施の形態３で述べた駆動回路とは別の構成について説明する。
駆動回路として、ソースドライバに適応できる構成例を図８８〜図９１を参照して説明す
る。図８８〜図９１の駆動回路は、ソースドライバだけに適応できるものではなく、いか
なる回路構成においても適応可能である。
る。図８８〜図９１の駆動回路は、ソースドライバだけに適応できるものではなく、いか
なる回路構成においても適応可能である。
図８８に、本発明のソースドライバの一形態を示す。本発明のソースドライバは、シフト
レジスタ回路８８０、複数のスイッチＳＷ、及びビデオ信号線８８１を有している。
レジスタ回路８８０、複数のスイッチＳＷ、及びビデオ信号線８８１を有している。
図８８のソースドライバに示すように、ビデオ信号線８８１がスイッチＳＷの第１端子に
接続され、スイッチＳＷの第２端子が出力端子ＳＤｏｕｔに接続されている。スイッチＳ
Ｗの制御端子は、シフトレジスタ回路８８０の出力端子ＳＲｏｕｔに接続されている。
接続され、スイッチＳＷの第２端子が出力端子ＳＤｏｕｔに接続されている。スイッチＳ
Ｗの制御端子は、シフトレジスタ回路８８０の出力端子ＳＲｏｕｔに接続されている。
なお、シフトレジスタ回路８８０は、実施の形態２で説明したものと同様なものとする。
また、シフトレジスタ回路８８０には、実施の形態３で説明したゲートドライバを適応し
てもよい。
また、シフトレジスタ回路８８０には、実施の形態３で説明したゲートドライバを適応し
てもよい。
また、シフトレジスタ回路８８０の出力端子ＳＲｏｕｔ１〜ＳＲｏｕｔ４、出力端子ＳＲ
ｏｕｔｎは、実施の形態２で説明したものと同様なものを用いることができる。
ｏｕｔｎは、実施の形態２で説明したものと同様なものを用いることができる。
また、本発明のゲートドライバの１段目の出力端子ＳＤｏｕｔを出力端子ＳＤｏｕｔ１と
し、２段目の出力端子ＳＤｏｕｔを出力端子ＳＤｏｕｔ２とし、３段目の出力端子ＳＤｏ
ｕｔを出力端子ＳＤｏｕｔ３とし、ｎ段目の出力端子ＳＤｏｕｔを出力端子ＳＤｏｕｔｎ
とする。
し、２段目の出力端子ＳＤｏｕｔを出力端子ＳＤｏｕｔ２とし、３段目の出力端子ＳＤｏ
ｕｔを出力端子ＳＤｏｕｔ３とし、ｎ段目の出力端子ＳＤｏｕｔを出力端子ＳＤｏｕｔｎ
とする。
また、図８８のソースドライバには、電源線、及び制御信号線を便宜上、図示していない
。
。
また、シフトレジスタ回路８８０がＮチャネル型のトランジスタで構成されている場合、
シフトレジスタ回路８８０の出力信号は図１８のタイミングチャートと同様である。シフ
トレジスタ回路８８０がＰチャネル型のトランジスタで構成されている場合、シフトレジ
スタ回路８８０の出力信号は図１９のタイミングチャートと同様である。
シフトレジスタ回路８８０の出力信号は図１８のタイミングチャートと同様である。シフ
トレジスタ回路８８０がＰチャネル型のトランジスタで構成されている場合、シフトレジ
スタ回路８８０の出力信号は図１９のタイミングチャートと同様である。
また、ビデオ信号線８８１には、ビデオ信号が供給されている。また、ビデオ信号は電流
でも電圧でもよいし、アナログでもデジタルでもよい。望ましくは、ビデオ信号はアナロ
グ電圧であることが望ましい。なぜなら、多くの外部回路は、液晶表示装置用のものが多
いからである。つまり、ビデオ信号がアナログ電圧であれば、外部回路として既存の安価
なものを用いることができるからである。
でも電圧でもよいし、アナログでもデジタルでもよい。望ましくは、ビデオ信号はアナロ
グ電圧であることが望ましい。なぜなら、多くの外部回路は、液晶表示装置用のものが多
いからである。つまり、ビデオ信号がアナログ電圧であれば、外部回路として既存の安価
なものを用いることができるからである。
図８８のソースドライバの動作について、シフトレジスタ回路８８０の出力端子ＳＲｏｕ
ｔがＨレベル、Ｌレベルの場合について、それぞれ説明する。
ｔがＨレベル、Ｌレベルの場合について、それぞれ説明する。
なお、図８８のスイッチＳＷは、便宜上、制御端子がＨレベルのときにオンし、制御端子
がＬレベルのときにオフするものとする。もちろん、スイッチＳＷは、制御端子がＨレベ
ルのときにオフし、制御端子がＬレベルのときにオンしてもよい。
がＬレベルのときにオフするものとする。もちろん、スイッチＳＷは、制御端子がＨレベ
ルのときにオフし、制御端子がＬレベルのときにオンしてもよい。
まず、出力端子ＳＲｏｕｔがＨレベルの場合について説明する。シフトレジスタ回路の出
力端子ＳＲｏｕｔはＨレベルになると、スイッチＳＷがオンする。スイッチＳＷはオンす
ると、ビデオ信号線８８１がスイッチＳＷを介してソースドライバの出力端子ＳＲｏｕｔ
に接続される。
力端子ＳＲｏｕｔはＨレベルになると、スイッチＳＷがオンする。スイッチＳＷはオンす
ると、ビデオ信号線８８１がスイッチＳＷを介してソースドライバの出力端子ＳＲｏｕｔ
に接続される。
よって、ソースドライバの出力端子ＳＤｏｕｔはビデオ信号線８８１と同じ電位、又は同
じ電流になるため、ソースドライバがビデオ信号を出力する。
じ電流になるため、ソースドライバがビデオ信号を出力する。
次に、出力端子ＳＲｏｕｔがＬレベルの場合について説明する。シフトレジスタ回路の出
力端子ＳＲｏｕｔはＬレベルになると、スイッチＳＷがオフする。スイッチＳＷはオフす
ると、ビデオ信号線８８１がソースドライバの出力端子ＳＲｏｕｔに接続されなくなる。
力端子ＳＲｏｕｔはＬレベルになると、スイッチＳＷがオフする。スイッチＳＷはオフす
ると、ビデオ信号線８８１がソースドライバの出力端子ＳＲｏｕｔに接続されなくなる。
よって、ソースドライバの出力端子ＳＤｏｕｔはビデオ信号線８８１の電位に影響されな
くなるため、ソースドライバがビデオ信号を出力しなくなる。
くなるため、ソースドライバがビデオ信号を出力しなくなる。
実施の形態２で説明したように、シフトレジスタ回路８８０はＮチャネル型のトランジス
タで構成されている場合、シフトレジスタ回路８８０が出力端子ＳＲｏｕｔ１から順に、
Ｈレベルになる。つまり、図８８に示すスイッチＳＷは、スイッチＳＷ１（１列目）から
順にオンし、ソースドライバの出力端子ＳＤｏｕｔが出力端子ＳＤｏｕｔ１（１列目）か
ら順にビデオ信号と同じ電位、又は同じ電流になる。
タで構成されている場合、シフトレジスタ回路８８０が出力端子ＳＲｏｕｔ１から順に、
Ｈレベルになる。つまり、図８８に示すスイッチＳＷは、スイッチＳＷ１（１列目）から
順にオンし、ソースドライバの出力端子ＳＤｏｕｔが出力端子ＳＤｏｕｔ１（１列目）か
ら順にビデオ信号と同じ電位、又は同じ電流になる。
なお、ビデオ信号はシフトレジスタ回路８８０がＨレベルの信号を出力するごとに変える
ことによって、図８８に示すソースドライバが出力端子ＳＤｏｕｔ１から順に異なったビ
デオ信号を出力できる。
ことによって、図８８に示すソースドライバが出力端子ＳＤｏｕｔ１から順に異なったビ
デオ信号を出力できる。
なお、シフトレジスタ回路８８０の１つの出力端子ＳＲｏｕｔは、それぞれ、１つのスイ
ッチを制御しているが、本発明は必ずしもこれに限定されない。シフトレジスタ回路８８
０の１つの出力端子ＳＲｏｕｔは、それぞれ、複数のスイッチＳＷを制御してもよい。そ
の場合、ビデオ信号線も複数にして、それぞれスイッチＳＷの第１端子に接続すればよい
。
ッチを制御しているが、本発明は必ずしもこれに限定されない。シフトレジスタ回路８８
０の１つの出力端子ＳＲｏｕｔは、それぞれ、複数のスイッチＳＷを制御してもよい。そ
の場合、ビデオ信号線も複数にして、それぞれスイッチＳＷの第１端子に接続すればよい
。
例えば、図８９のソースドライバのように、シフトレジスタ回路８８０の１つの出力端子
ＳＲｏｕｔが３つのスイッチＳＷを制御していてもよい。なぜなら、３つのスイッチの第
１端子にはそれぞれビデオ信号線８９１、ビデオ信号線８９２、及びビデオ信号線８９３
が接続されているため、３つのソースドライバの出力端子ＳＤｏｕｔが同時にビデオ信号
を出力できるからである。よって、シフトレジスタ回路８８０の動作周波数が遅くできる
ため、シフトレジスタ回路８８０の消費電力が抑制される。
ＳＲｏｕｔが３つのスイッチＳＷを制御していてもよい。なぜなら、３つのスイッチの第
１端子にはそれぞれビデオ信号線８９１、ビデオ信号線８９２、及びビデオ信号線８９３
が接続されているため、３つのソースドライバの出力端子ＳＤｏｕｔが同時にビデオ信号
を出力できるからである。よって、シフトレジスタ回路８８０の動作周波数が遅くできる
ため、シフトレジスタ回路８８０の消費電力が抑制される。
なお、スイッチＳＷは、例えば電気的スイッチ、機械的なスイッチを用いることができる
。つまり電流の流れを制御できるものであればよく、特定のものに限定されない。トラン
ジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい。よ
って、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチ
として動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ
電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いること
が望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマ
ルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタ
のソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態の場合は
Ｎチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態
の場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートとソースの間の電圧の
絶対値を大きくできるため、スイッチとして機能させる際に動作させやすいからである。
なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい
。
。つまり電流の流れを制御できるものであればよく、特定のものに限定されない。トラン
ジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい。よ
って、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチ
として動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ
電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いること
が望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマ
ルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタ
のソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態の場合は
Ｎチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態
の場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートとソースの間の電圧の
絶対値を大きくできるため、スイッチとして機能させる際に動作させやすいからである。
なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい
。
例えば、図９０のソースドライバのように、スイッチＳＷとしてトランジスタ９０１を接
続してもよい。トランジスタ９０１は、シフトレジスタ回路８８０によってオン・オフが
制御されている。トランジスタ９０１がオンしたときに、ソースドライバの出力端子ＳＤ
ｏｕｔがビデオ信号を出力する。
続してもよい。トランジスタ９０１は、シフトレジスタ回路８８０によってオン・オフが
制御されている。トランジスタ９０１がオンしたときに、ソースドライバの出力端子ＳＤ
ｏｕｔがビデオ信号を出力する。
なお、トランジスタ９０１は、Ｎチャネル型である。
なお、トランジスタ９０１は、シフトレジスタ回路８８０の出力端子ＳＲｏｕｔの電位に
応じて、ビデオ信号線８８１と、ソースドライバの出力端子ＳＤｏｕｔとを接続するかし
ないかを選択するスイッチとしての機能を有する。シフトレジスタ回路８８０の出力端子
ＳＲｏｕｔがＨレベルのときに、トランジスタ９０１はソースドライバの出力端子ＳＤｏ
ｕｔにビデオ信号を供給する。
応じて、ビデオ信号線８８１と、ソースドライバの出力端子ＳＤｏｕｔとを接続するかし
ないかを選択するスイッチとしての機能を有する。シフトレジスタ回路８８０の出力端子
ＳＲｏｕｔがＨレベルのときに、トランジスタ９０１はソースドライバの出力端子ＳＤｏ
ｕｔにビデオ信号を供給する。
なお、このときのシフトレジスタ回路８８０は、Ｎチャネル型のトランジスタで構成され
ていることが望ましい。シフトレジスタ回路８８０がＮチャネル型のトランジスタで構成
されていれば、製造工程の簡略化を図ることができる。したがって、製造コストの削減や
歩留まりの向上を図ることができる。
ていることが望ましい。シフトレジスタ回路８８０がＮチャネル型のトランジスタで構成
されていれば、製造工程の簡略化を図ることができる。したがって、製造コストの削減や
歩留まりの向上を図ることができる。
別の例として、図９１のソースドライバのように、スイッチＳＷとしてトランジスタ９１
１を接続してもよい。トランジスタ９１１は、シフトレジスタ回路８８０によってオン・
オフが制御されている。トランジスタ９１１がオンしたときに、ソースドライバ回路の出
力端子ＳＤｏｕｔがビデオ信号を出力する。
１を接続してもよい。トランジスタ９１１は、シフトレジスタ回路８８０によってオン・
オフが制御されている。トランジスタ９１１がオンしたときに、ソースドライバ回路の出
力端子ＳＤｏｕｔがビデオ信号を出力する。
なお、トランジスタ９１１は、Ｐチャネル型である。
なお、トランジスタ９１１は、シフトレジスタ回路８８０の出力端子ＳＲｏｕｔの電位に
応じて、ビデオ信号線８８１と、ソースドライバの出力端子ＳＤｏｕｔとを接続するかし
ないかを選択するスイッチとしての機能を有する。シフトレジスタ回路８８０の出力端子
ＳＲｏｕｔがＬレベルのときに、トランジスタ９１１はソースドライバの出力端子ＳＤｏ
ｕｔにビデオ信号を供給する。
応じて、ビデオ信号線８８１と、ソースドライバの出力端子ＳＤｏｕｔとを接続するかし
ないかを選択するスイッチとしての機能を有する。シフトレジスタ回路８８０の出力端子
ＳＲｏｕｔがＬレベルのときに、トランジスタ９１１はソースドライバの出力端子ＳＤｏ
ｕｔにビデオ信号を供給する。
なお、このときのシフトレジスタ回路８８０は、Ｐチャネル型のトランジスタで構成され
ていることが望ましい。シフトレジスタ回路８８０がＰチャネル型のトランジスタで構成
されていれば、製造工程の簡略化を図ることができる。したがって、製造コストの削減や
歩留まりの向上を図ることができる。
ていることが望ましい。シフトレジスタ回路８８０がＰチャネル型のトランジスタで構成
されていれば、製造工程の簡略化を図ることができる。したがって、製造コストの削減や
歩留まりの向上を図ることができる。
なお、本実施形態は、本明細書中の他の実施形態、実施例のいかなる記載とも自由に組み
合わせて実施することができる。すなわち、本発明のシフトレジスタ回路は、非選択期間
において、トランジスタが一定時間毎にオンすることで、出力端子に電源電位を供給する
。こうすることで、シフトレジスタ回路の出力端子は、該トランジスタを介して電源電位
が供給される。該トランジスタは非選択期間において常時オンしていないので、該トラン
ジスタのしきい値電位のシフトは、抑制される。また、シフトレジスタ回路の出力端子は
、該トランジスタを介して一定期間毎に電源電位が供給される。そのため、シフトレジス
タ回路は、ノイズが出力端子に発生することを抑制できる。
合わせて実施することができる。すなわち、本発明のシフトレジスタ回路は、非選択期間
において、トランジスタが一定時間毎にオンすることで、出力端子に電源電位を供給する
。こうすることで、シフトレジスタ回路の出力端子は、該トランジスタを介して電源電位
が供給される。該トランジスタは非選択期間において常時オンしていないので、該トラン
ジスタのしきい値電位のシフトは、抑制される。また、シフトレジスタ回路の出力端子は
、該トランジスタを介して一定期間毎に電源電位が供給される。そのため、シフトレジス
タ回路は、ノイズが出力端子に発生することを抑制できる。
（実施の形態５）
本実施形態では、実施の形態１に示したフリップフロップ回路のレイアウト図を説明する
。
本実施形態では、実施の形態１に示したフリップフロップ回路のレイアウト図を説明する
。
図１に示したフリップフロップ回路１０のレイアウト図を図１２２に示す。
なお、図１２２に示すフリップフロップ回路のレイアウト図は、アモルファスシリコンの
トランジスタによって構成されている場合である。
トランジスタによって構成されている場合である。
図１２２のフリップフロップ回路は、電源線１２２０１、制御線１２２０２、制御線１２
２０３、制御線１２２０４、制御線１２２０５、電源線１２２０６、出力端子１２２０７
、トランジスタ１１、トランジスタ１２、トランジスタ１３、トランジスタ１４、トラン
ジスタ１５、トランジスタ１６、トランジスタ１７、及びトランジスタ１８を有している
。
２０３、制御線１２２０４、制御線１２２０５、電源線１２２０６、出力端子１２２０７
、トランジスタ１１、トランジスタ１２、トランジスタ１３、トランジスタ１４、トラン
ジスタ１５、トランジスタ１６、トランジスタ１７、及びトランジスタ１８を有している
。
なお、１２２０８は半導体層であり、１２２０９はゲート電極、及びゲート配線層であり
、１２２１０は第２の配線層であり、１２２１１はコンタクト層である。
、１２２１０は第２の配線層であり、１２２１１はコンタクト層である。
図１２２に示すフリップフロップ回路の接続関係について説明する。フリップフロップ回
路１０に示すように、トランジスタ１１のゲート端子が入力端子ＩＮ１に接続され、第１
端子が第１の電源に接続され、第２端子がトランジスタ１２のゲート端子、トランジスタ
１４の第２端子、トランジスタ１５のゲート端子、トランジスタ１７の第２端子、及び容
量素子１９の第２電極に接続されている。トランジスタ１５の第１端子が第２の電源に接
続され、第２端子がトランジスタ１６の第２端子、及びトランジスタ１８のゲート端子に
接続されている。トランジスタ１６のゲート端子、及び第１端子が第１の電源に接続され
ている。トランジスタ１８の第１端子が入力端子ＩＮ３に接続され、第２端子がトランジ
スタ１３のゲート端子、及びトランジスタ１４のゲート端子に接続されている。トランジ
スタ１３の第１端子が第２の電源に接続され、第２端子が容量素子１９の第１電極、トラ
ンジスタ１２の第２端子、及び出力端子ＯＵＴに接続されている。トランジスタ１２の第
１端子が入力端子ＩＮ２に接続されている。トランジスタ１４の第１端子が第２の電源に
接続されている。トランジスタ１７のゲート端子が入力端子ＩＮ４に接続され、第１端子
が第２の電源に接続されている。
路１０に示すように、トランジスタ１１のゲート端子が入力端子ＩＮ１に接続され、第１
端子が第１の電源に接続され、第２端子がトランジスタ１２のゲート端子、トランジスタ
１４の第２端子、トランジスタ１５のゲート端子、トランジスタ１７の第２端子、及び容
量素子１９の第２電極に接続されている。トランジスタ１５の第１端子が第２の電源に接
続され、第２端子がトランジスタ１６の第２端子、及びトランジスタ１８のゲート端子に
接続されている。トランジスタ１６のゲート端子、及び第１端子が第１の電源に接続され
ている。トランジスタ１８の第１端子が入力端子ＩＮ３に接続され、第２端子がトランジ
スタ１３のゲート端子、及びトランジスタ１４のゲート端子に接続されている。トランジ
スタ１３の第１端子が第２の電源に接続され、第２端子が容量素子１９の第１電極、トラ
ンジスタ１２の第２端子、及び出力端子ＯＵＴに接続されている。トランジスタ１２の第
１端子が入力端子ＩＮ２に接続されている。トランジスタ１４の第１端子が第２の電源に
接続されている。トランジスタ１７のゲート端子が入力端子ＩＮ４に接続され、第１端子
が第２の電源に接続されている。
なお、図１２２のトランジスタ１１〜トランジスタ１８は、図１のトランジスタ１１〜ト
ランジスタ１８にそれぞれ対応する。図１２２の制御線１２２０４、制御線１２２０２、
制御線１２２０３、及び制御線１２２０５は、図１の入力端子ＩＮ１〜入力端子ＩＮ４に
それぞれ対応する。出力端子１２２０７は、図１の出力端子ＯＵＴに対応する。
ランジスタ１８にそれぞれ対応する。図１２２の制御線１２２０４、制御線１２２０２、
制御線１２２０３、及び制御線１２２０５は、図１の入力端子ＩＮ１〜入力端子ＩＮ４に
それぞれ対応する。出力端子１２２０７は、図１の出力端子ＯＵＴに対応する。
なお、図１２２のフリップフロップ回路のレイアウト図において、トランジスタ１５のチ
ャネル領域の形状がＵ字型をしていることを特徴とする。なお、前にも述べたように、ト
ランジスタ１５のサイズは大きい必要がある。したがって、図１２２のトランジスタ１５
のように、チャネル領域をＵ字型にすることで、トランジスタ１５を小面積、且つトラン
ジスタ１５のサイズ（Ｗ／Ｌ比でもよい）を大きくすることができる。
ャネル領域の形状がＵ字型をしていることを特徴とする。なお、前にも述べたように、ト
ランジスタ１５のサイズは大きい必要がある。したがって、図１２２のトランジスタ１５
のように、チャネル領域をＵ字型にすることで、トランジスタ１５を小面積、且つトラン
ジスタ１５のサイズ（Ｗ／Ｌ比でもよい）を大きくすることができる。
なお、制御線１２２０２、及び制御線１２２０３の配線幅は、少なくとも電源線１２２０
１よりも大きいことを特徴とする。なお、図１２２のフリップフロップ回路では、制御線
１２２０２、及び制御線１２２０３によって、フリップフリップフロップ回路に電源線１
２２０１よりも多くの電流、又は電圧を供給している。したがって、制御線１２２０２、
及び制御線１２２０３の配線幅が大きければ、制御線１２２０２、及び制御線１２２０３
の電圧降下の影響を小さくすることができる。
１よりも大きいことを特徴とする。なお、図１２２のフリップフロップ回路では、制御線
１２２０２、及び制御線１２２０３によって、フリップフリップフロップ回路に電源線１
２２０１よりも多くの電流、又は電圧を供給している。したがって、制御線１２２０２、
及び制御線１２２０３の配線幅が大きければ、制御線１２２０２、及び制御線１２２０３
の電圧降下の影響を小さくすることができる。
なお、図１２２のフリップフロップ回路は、アモルファスシリコンのトランジスタを用い
て構成されているが、本発明はこれに限定しされない。
て構成されているが、本発明はこれに限定しされない。
例えば、図１２３のフリップフロップ回路のように、フリップフロップ回路はポリシリコ
ンのトランジスタによって構成されていてもよい。
ンのトランジスタによって構成されていてもよい。
ここで、フリップフロップ回路がポリシリコンのトランジスタで構成されている場合につ
いて説明する。
いて説明する。
図１２２のフリップフロップ回路は、電源線１２２０１、制御線１２２０２、制御線１２
２０３、制御線１２２０４、制御線１２２０５、電源線１２２０６、出力端子１２２０７
、トランジスタ１１、トランジスタ１２、トランジスタ１３、トランジスタ１４、トラン
ジスタ１５、トランジスタ１６、トランジスタ１７、及びトランジスタ１８を有している
。
２０３、制御線１２２０４、制御線１２２０５、電源線１２２０６、出力端子１２２０７
、トランジスタ１１、トランジスタ１２、トランジスタ１３、トランジスタ１４、トラン
ジスタ１５、トランジスタ１６、トランジスタ１７、及びトランジスタ１８を有している
。
なお、１２２０８は半導体層であり、１２２０９はゲート電極、及びゲート配線層であり
、１２２１０は第２の配線層であり、１２２１１はコンタクト層である。
、１２２１０は第２の配線層であり、１２２１１はコンタクト層である。
図１２２に示すフリップフロップ回路の接続関係について説明する。フリップフロップ回
路１０に示すように、トランジスタ１１のゲート端子が入力端子ＩＮ１に接続され、第１
端子が第１の電源に接続され、第２端子がトランジスタ１２のゲート端子、トランジスタ
１４の第２端子、トランジスタ１５のゲート端子、トランジスタ１７の第２端子、及び容
量素子１９の第２電極に接続されている。トランジスタ１５の第１端子が第２の電源に接
続され、第２端子がトランジスタ１６の第２端子、及びトランジスタ１８のゲート端子に
接続されている。トランジスタ１６のゲート端子、及び第１端子が第１の電源に接続され
ている。トランジスタ１８の第１端子が入力端子ＩＮ３に接続され、第２端子がトランジ
スタ１３のゲート端子、及びトランジスタ１４のゲート端子に接続されている。トランジ
スタ１３の第１端子が第２の電源に接続され、第２端子が容量素子１９の第１電極、トラ
ンジスタ１２の第２端子、及び出力端子ＯＵＴに接続されている。トランジスタ１２の第
１端子が入力端子ＩＮ２に接続されている。トランジスタ１４の第１端子が第２の電源に
接続されている。トランジスタ１７のゲート端子が入力端子ＩＮ４に接続され、第１端子
が第２の電源に接続されている。
路１０に示すように、トランジスタ１１のゲート端子が入力端子ＩＮ１に接続され、第１
端子が第１の電源に接続され、第２端子がトランジスタ１２のゲート端子、トランジスタ
１４の第２端子、トランジスタ１５のゲート端子、トランジスタ１７の第２端子、及び容
量素子１９の第２電極に接続されている。トランジスタ１５の第１端子が第２の電源に接
続され、第２端子がトランジスタ１６の第２端子、及びトランジスタ１８のゲート端子に
接続されている。トランジスタ１６のゲート端子、及び第１端子が第１の電源に接続され
ている。トランジスタ１８の第１端子が入力端子ＩＮ３に接続され、第２端子がトランジ
スタ１３のゲート端子、及びトランジスタ１４のゲート端子に接続されている。トランジ
スタ１３の第１端子が第２の電源に接続され、第２端子が容量素子１９の第１電極、トラ
ンジスタ１２の第２端子、及び出力端子ＯＵＴに接続されている。トランジスタ１２の第
１端子が入力端子ＩＮ２に接続されている。トランジスタ１４の第１端子が第２の電源に
接続されている。トランジスタ１７のゲート端子が入力端子ＩＮ４に接続され、第１端子
が第２の電源に接続されている。
なお、電源線１２２０１、制御線１２２０２、制御線１２２０３、制御線１２２０４、制
御線１２２０５、電源線１２２０６、出力端子１２２０７、トランジスタ１１、トランジ
スタ１２、トランジスタ１３、トランジスタ１４、トランジスタ１５、トランジスタ１６
、トランジスタ１７、及びトランジスタ１８は、図１２２と同様なものを用いることがで
きる。
御線１２２０５、電源線１２２０６、出力端子１２２０７、トランジスタ１１、トランジ
スタ１２、トランジスタ１３、トランジスタ１４、トランジスタ１５、トランジスタ１６
、トランジスタ１７、及びトランジスタ１８は、図１２２と同様なものを用いることがで
きる。
なお、半導体層１２２０８、ゲート配線層１２２０９（ゲート電極層）、第２の配線層１
２２１０、及びコンタクト層１２２１１は図１２２と同様なものを用いることができる。
２２１０、及びコンタクト層１２２１１は図１２２と同様なものを用いることができる。
なお、図１２３のフリップフロップ回路のレイアウト図において、トランジスタ１３のゲ
ート端子とトランジスタ１４のゲート端子とが第２の配線層１２２１０を介して接続され
ていることを特徴とする。このように、トランジスタ１３のゲート端子とトランジスタ１
４のゲート端子とを第２の配線層１２２１０を介して接続することで、ゲート配線層１２
２０９を短くすることができる。なお、ゲート配線層１２２０９が長いと、半導体装置の
製造工程において、ゲート配線層１２２０９を介して静電破壊が起こりやすくなることが
知られている。したがって、トランジスタ１３のゲート端子とトランジスタ１４のゲート
端子とを第２の配線層１２２１０を介して接続することで、ゲート配線層１２２０９を介
した静電破壊を抑制することができる。また、静電破壊を抑制することで、歩留まりの向
上、生産性の向上、半導体装置の長寿命化などのメリットがある。
ート端子とトランジスタ１４のゲート端子とが第２の配線層１２２１０を介して接続され
ていることを特徴とする。このように、トランジスタ１３のゲート端子とトランジスタ１
４のゲート端子とを第２の配線層１２２１０を介して接続することで、ゲート配線層１２
２０９を短くすることができる。なお、ゲート配線層１２２０９が長いと、半導体装置の
製造工程において、ゲート配線層１２２０９を介して静電破壊が起こりやすくなることが
知られている。したがって、トランジスタ１３のゲート端子とトランジスタ１４のゲート
端子とを第２の配線層１２２１０を介して接続することで、ゲート配線層１２２０９を介
した静電破壊を抑制することができる。また、静電破壊を抑制することで、歩留まりの向
上、生産性の向上、半導体装置の長寿命化などのメリットがある。
なお、トランジスタ１５はチャネル領域が複数に分割されていることを特徴とする。この
ように、チャネル領域を複数に分割することで、トランジスタ１５の発熱を小さくするこ
とができ、トランジスタ１５の特性劣化を抑制することができる。
ように、チャネル領域を複数に分割することで、トランジスタ１５の発熱を小さくするこ
とができ、トランジスタ１５の特性劣化を抑制することができる。
なお、本実施形態は、本明細書中の他の実施形態、実施例のいかなる記載とも自由に組み
合わせて実施することができる。すなわち、本発明のシフトレジスタ回路は、非選択期間
において、トランジスタが一定時間毎にオンすることで、出力端子に電源電位を供給する
。こうすることで、シフトレジスタ回路の出力端子は、該トランジスタを介して電源電位
が供給される。該トランジスタは非選択期間において常時オンしていないので、該トラン
ジスタのしきい値電位のシフトは、抑制される。また、シフトレジスタ回路の出力端子は
、該トランジスタを介して一定期間毎に電源電位が供給される。そのため、シフトレジス
タ回路は、ノイズが出力端子に発生することを抑制できる。
合わせて実施することができる。すなわち、本発明のシフトレジスタ回路は、非選択期間
において、トランジスタが一定時間毎にオンすることで、出力端子に電源電位を供給する
。こうすることで、シフトレジスタ回路の出力端子は、該トランジスタを介して電源電位
が供給される。該トランジスタは非選択期間において常時オンしていないので、該トラン
ジスタのしきい値電位のシフトは、抑制される。また、シフトレジスタ回路の出力端子は
、該トランジスタを介して一定期間毎に電源電位が供給される。そのため、シフトレジス
タ回路は、ノイズが出力端子に発生することを抑制できる。
本実施例では、表示装置、ゲートドライバ、及びソースドライバなどの構成について、説
明する。なお、本発明の半導体装置は、ゲートドライバの一部に適用することができる。
また、ソースドライバの一部に適用することができる。
明する。なお、本発明の半導体装置は、ゲートドライバの一部に適用することができる。
また、ソースドライバの一部に適用することができる。
図９２に、本発明を適用した表示装置の一形態を示す。本発明を適用した表示装置９２０
は、画素領域９２１、ゲートドライバ９２２、制御信号線９２３、及びＦＰＣ９２６を有
している。画素領域９２１は画素を有しており、画素は表示素子、及び表示素子を制御す
る回路を有している。
は、画素領域９２１、ゲートドライバ９２２、制御信号線９２３、及びＦＰＣ９２６を有
している。画素領域９２１は画素を有しており、画素は表示素子、及び表示素子を制御す
る回路を有している。
図９２において、ＦＰＣ９２６が制御信号線９２３、及びソース信号線９２４に接続され
ている。ゲートドライバが制御信号線９２３、及びゲート信号線９２５と接続されている
。
ている。ゲートドライバが制御信号線９２３、及びゲート信号線９２５と接続されている
。
なお、ゲートドライバ９２２は、第３の実施の形態で説明したものと同様なものを用いる
ことができる。
ことができる。
また、ゲートドライバ９２２は、複数配置されていてもよい。
また、既に述べているように、表示素子を有する装置である表示装置、又は発光素子を有
する装置である発光装置は、様々な形態を用いたり、様々な素子を有することが出来る。
例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）
、電子放出素子、液晶素子、電子インクなど、電気又は磁気的作用によりコントラストが
変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥ
Ｌディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディス
プレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄ
ｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）など、液晶素子を
用いた表示装置としては液晶ディスプレイ、電子インクを用いた表示装置としては電子ペ
ーパーがある。
する装置である発光装置は、様々な形態を用いたり、様々な素子を有することが出来る。
例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）
、電子放出素子、液晶素子、電子インクなど、電気又は磁気的作用によりコントラストが
変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥ
Ｌディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディス
プレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄ
ｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）など、液晶素子を
用いた表示装置としては液晶ディスプレイ、電子インクを用いた表示装置としては電子ペ
ーパーがある。
表示装置９２０の動作について簡単に説明する。
ゲートドライバ９２２は、ゲート信号線９２５を介して、画素領域９２１に選択信号を順
次出力する。外部回路がＦＰＣ９２６、及びソース信号線９２４を介して、画素領域９２
１にビデオ信号を順次出力する。また、外部回路は図示していない。画素領域９２１では
、ビデオ信号に従って、光の状態を制御することにより、画像を表示する。
次出力する。外部回路がＦＰＣ９２６、及びソース信号線９２４を介して、画素領域９２
１にビデオ信号を順次出力する。また、外部回路は図示していない。画素領域９２１では
、ビデオ信号に従って、光の状態を制御することにより、画像を表示する。
なお、制御信号線９２３に外部回路から制御信号が供給され、ゲートドライバ９２２の制
御はその制御信号によって行われている。例えば、制御信号として、スタートパルス、ク
ロック信号、反転クロック信号などがある。
御はその制御信号によって行われている。例えば、制御信号として、スタートパルス、ク
ロック信号、反転クロック信号などがある。
なお、ビデオ信号は電圧値の入力でもよいし、電流値の入力でもよい。例えば、表示素子
として液晶素子を用いる場合、ビデオ信号は電圧値の入力であることが望ましい。なぜな
ら、液晶素子は電界によって液晶素子の配勾が制御されるため、電圧値のビデオ信号のほ
うが液晶素子を容易に制御できるからである。
として液晶素子を用いる場合、ビデオ信号は電圧値の入力であることが望ましい。なぜな
ら、液晶素子は電界によって液晶素子の配勾が制御されるため、電圧値のビデオ信号のほ
うが液晶素子を容易に制御できるからである。
なお、ビデオ信号はデジタル値でもアナログ値でもよい。例えば、表示素子として液晶素
子を用いる場合、ビデオ信号はアナログ値であることが望ましい。なぜなら、液晶素子の
応答速度が遅いため、液晶素子は１フレーム期間に一度だけアナログ値のビデオ信号を供
給することによって制御できるからである。
子を用いる場合、ビデオ信号はアナログ値であることが望ましい。なぜなら、液晶素子の
応答速度が遅いため、液晶素子は１フレーム期間に一度だけアナログ値のビデオ信号を供
給することによって制御できるからである。
なお、ＦＰＣ９２６は、１つのＦＰＣ９２６によって構成されているが、本発明は必ずし
もこれに限定されない。ＦＰＣ９２６は、複数に分割されていてもよい。
もこれに限定されない。ＦＰＣ９２６は、複数に分割されていてもよい。
例えば、図９３の表示装置９２０のように、ＦＰＣ９２６が３つに分割されていてもよい
。なぜなら、表示装置が大きい場合、又はＦＰＣ９２６と表示装置９２０との接続数が多
い場合でも、既存のＦＰＣ、及び既存のＦＰＣ圧着装置を利用できるからである。つまり
、既存のＦＰＣ、及び既存のＦＰＣ圧着装置を利用することによって、製造コストを抑え
ることができる。また、ＦＰＣ９２６と表示装置９２０との接続が失敗した場合、その失
敗したＦＰＣ９２６だけ変えればよいので、製造コストを抑えることができる。
。なぜなら、表示装置が大きい場合、又はＦＰＣ９２６と表示装置９２０との接続数が多
い場合でも、既存のＦＰＣ、及び既存のＦＰＣ圧着装置を利用できるからである。つまり
、既存のＦＰＣ、及び既存のＦＰＣ圧着装置を利用することによって、製造コストを抑え
ることができる。また、ＦＰＣ９２６と表示装置９２０との接続が失敗した場合、その失
敗したＦＰＣ９２６だけ変えればよいので、製造コストを抑えることができる。
なお、ビデオ信号はどんな回路、及びどんな素子を介して画素領域９２１に出力されてい
てもよい。
てもよい。
例えば、図９４のように、ビデオ信号は信号線制御回路９４１を介して画素領域９２１に
出力されていてもよい。なぜなら、信号線制御回路９４１が様々な機能を持っていれば、
外部回路の構成が簡単になるため、表示装置全体としてのコストが安くなるからである。
また、ＦＰＣ９２６と表示装置９２０との接続数が大幅に少なくなるからである。
出力されていてもよい。なぜなら、信号線制御回路９４１が様々な機能を持っていれば、
外部回路の構成が簡単になるため、表示装置全体としてのコストが安くなるからである。
また、ＦＰＣ９２６と表示装置９２０との接続数が大幅に少なくなるからである。
なお、信号線制御回路９４１は、制御信号線９４２によって、ビデオ信号や制御信号が供
給されている。
給されている。
このように、本発明の表示装置には、様々な構成を適用することができる。
なお、本実施例では、様々な表示装置の構成を示したが、本発明の表示装置の構成は、こ
れらの表示装置に限定されない。
れらの表示装置に限定されない。
なお、本実施例は、本明細書中の他の実施形態、実施例のいかなる記載とも自由に組み合
わせて実施することができる。すなわち、本発明のシフトレジスタ回路を具備するゲート
ドライバ、ソースドライバは、非選択期間において、トランジスタが一定時間毎にオンす
ることで、出力端子に電源電位を供給する。こうすることで、シフトレジスタ回路の出力
端子は、該トランジスタを介して電源電位が供給される。該トランジスタは非選択期間に
おいて常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑制される
。また、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎に電源電
位が供給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生することを
抑制できる。
わせて実施することができる。すなわち、本発明のシフトレジスタ回路を具備するゲート
ドライバ、ソースドライバは、非選択期間において、トランジスタが一定時間毎にオンす
ることで、出力端子に電源電位を供給する。こうすることで、シフトレジスタ回路の出力
端子は、該トランジスタを介して電源電位が供給される。該トランジスタは非選択期間に
おいて常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑制される
。また、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎に電源電
位が供給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生することを
抑制できる。
次に、実施例１において説明した信号線制御回路９４１の具体的な構成を説明する。
また、信号線制御回路９４１として、実施の形態４で説明したソースドライバを適用する
ことができる。
ことができる。
図９５に、実施の形態４で説明したソースドライバとは別の信号線制御回路９４１の一形
態を示す。図９５の信号線制御回路９５０は、複数のスイッチＳＷを有している。
態を示す。図９５の信号線制御回路９５０は、複数のスイッチＳＷを有している。
図９５に示すように、ビデオ信号線９５４がスイッチＳＷ１の第１端子、スイッチＳＷ２
の第１端子、及びスイッチＳＷ３の第１端子に接続されている。スイッチＳＷ１の第２端
子がソース信号線９５５に接続され、スイッチＳＷ２の第２端子がソース信号線９５６に
接続され、スイッチＳＷ３の第２端子がソース信号線９５７に接続されている。スイッチ
ＳＷ１の制御端子は制御信号線９５１に接続され、スイッチＳＷ２の制御端子は制御信号
線９５２に接続され、スイッチＳＷ３の制御端子は制御信号線９５３に接続されている。
また、ビデオ信号線９５４、制御信号線９５１、制御信号線９５２及び制御信号線９５３
はＦＰＣを介して外部回路に接続されている。
の第１端子、及びスイッチＳＷ３の第１端子に接続されている。スイッチＳＷ１の第２端
子がソース信号線９５５に接続され、スイッチＳＷ２の第２端子がソース信号線９５６に
接続され、スイッチＳＷ３の第２端子がソース信号線９５７に接続されている。スイッチ
ＳＷ１の制御端子は制御信号線９５１に接続され、スイッチＳＷ２の制御端子は制御信号
線９５２に接続され、スイッチＳＷ３の制御端子は制御信号線９５３に接続されている。
また、ビデオ信号線９５４、制御信号線９５１、制御信号線９５２及び制御信号線９５３
はＦＰＣを介して外部回路に接続されている。
なお、制御信号線９５１には制御信号Ａが供給され、制御信号線９５２には制御信号Ｂが
供給され、制御信号線９５３には制御信号Ｃが供給されている。ビデオ信号線９５４には
ビデオ信号が供給されている。
供給され、制御信号線９５３には制御信号Ｃが供給されている。ビデオ信号線９５４には
ビデオ信号が供給されている。
また、スイッチＳＷ１〜スイッチＳＷ３は、既に述べているように、例えば電気的スイッ
チ、機械的なスイッチを用いることができる。つまり電流の流れを制御できるものであれ
ばよく、特定のものに限定されない。トランジスタでもよいし、ダイオードでもよいし、
それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる
場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（
導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が
少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタ
としては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。ま
た、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓ
ｓ、ＧＮＤ、０Ｖなど）に近い状態の場合はＮチャネル型を、反対に、ソース端子の電位
が、高電位側電源（Ｖｄｄなど）に近い状態の場合はＰチャネル型を用いることが望まし
い。なぜなら、ゲートとソースの間の電圧の絶対値を大きくできるため、スイッチとして
機能させる際に動作させやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を
用いて、ＣＭＯＳ型のスイッチにしてもよい。
チ、機械的なスイッチを用いることができる。つまり電流の流れを制御できるものであれ
ばよく、特定のものに限定されない。トランジスタでもよいし、ダイオードでもよいし、
それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる
場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（
導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が
少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタ
としては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。ま
た、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓ
ｓ、ＧＮＤ、０Ｖなど）に近い状態の場合はＮチャネル型を、反対に、ソース端子の電位
が、高電位側電源（Ｖｄｄなど）に近い状態の場合はＰチャネル型を用いることが望まし
い。なぜなら、ゲートとソースの間の電圧の絶対値を大きくできるため、スイッチとして
機能させる際に動作させやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を
用いて、ＣＭＯＳ型のスイッチにしてもよい。
図９５の信号線制御回路９５０の動作について説明する。
制御信号Ａ、制御信号Ｂ、及び制御信号Ｃは、スイッチＳＷ１、スイッチＳＷ２、及びス
イッチＳＷ３が順にオンするような信号である。ビデオ信号は、スイッチＳＷ１、スイッ
チＳＷ２、及びスイッチＳＷ３のオン・オフに応じて、値を変化させる。
イッチＳＷ３が順にオンするような信号である。ビデオ信号は、スイッチＳＷ１、スイッ
チＳＷ２、及びスイッチＳＷ３のオン・オフに応じて、値を変化させる。
まず、スイッチＳＷ１が制御信号Ａによってオンする。そのとき、スイッチＳＷ２が制御
信号Ｂによってオフし、スイッチＳＷ３が制御信号Ｃによってオフしている。よって、ビ
デオ信号は、ビデオ信号線９５４、及びスイッチＳＷ１を介してソース信号線９５５に供
給される。このとき、スイッチＳＷ２、及びスイッチＳＷ３はオフしているため、ビデオ
信号がソース信号線９５６、及びソース信号線９５７に供給されない。
信号Ｂによってオフし、スイッチＳＷ３が制御信号Ｃによってオフしている。よって、ビ
デオ信号は、ビデオ信号線９５４、及びスイッチＳＷ１を介してソース信号線９５５に供
給される。このとき、スイッチＳＷ２、及びスイッチＳＷ３はオフしているため、ビデオ
信号がソース信号線９５６、及びソース信号線９５７に供給されない。
次に、スイッチＳＷ２が制御信号Ｂによってオンする。そのとき、スイッチＳＷ１が制御
信号Ａによってオフし、スイッチＳＷ３が制御信号Ｃによってオフしている。よって、ビ
デオ信号は、ビデオ信号線９５４、及びスイッチＳＷ２を介してソース信号線９５６に供
給される。このとき、スイッチＳＷ１、及びスイッチＳＷ３はオフしているため、ビデオ
信号がソース信号線９５５、及びソース信号線９５７に供給されない。
信号Ａによってオフし、スイッチＳＷ３が制御信号Ｃによってオフしている。よって、ビ
デオ信号は、ビデオ信号線９５４、及びスイッチＳＷ２を介してソース信号線９５６に供
給される。このとき、スイッチＳＷ１、及びスイッチＳＷ３はオフしているため、ビデオ
信号がソース信号線９５５、及びソース信号線９５７に供給されない。
次に、スイッチＳＷ３が制御信号Ｃによってオンする。そのとき、スイッチＳＷ１が制御
信号Ａによってオフし、スイッチＳＷ３が制御信号Ｂによってオフしている。よって、ビ
デオ信号は、ビデオ信号線９５４、及びスイッチＳＷ３を介してソース信号線９５７に供
給される。このとき、スイッチＳＷ１、及びスイッチＳＷ２はオフしているため、ビデオ
信号がソース信号線９５５、及びソース信号線９５６に供給されない。
信号Ａによってオフし、スイッチＳＷ３が制御信号Ｂによってオフしている。よって、ビ
デオ信号は、ビデオ信号線９５４、及びスイッチＳＷ３を介してソース信号線９５７に供
給される。このとき、スイッチＳＷ１、及びスイッチＳＷ２はオフしているため、ビデオ
信号がソース信号線９５５、及びソース信号線９５６に供給されない。
以上のような動作によって、ビデオ信号は、１つのビデオ信号線９５４でソース信号線９
５５、ソース信号線９５６、及びソース信号線９５７の３本に供給される。つまり、ビデ
オ信号線９５４の数はソース信号線の数に比べて１／３になるため、ＦＰＣと表示装置と
の接続数が大幅に低減される。よって、ＦＰＣと表示装置との接続の失敗の確率が大幅に
小さくなる。
５５、ソース信号線９５６、及びソース信号線９５７の３本に供給される。つまり、ビデ
オ信号線９５４の数はソース信号線の数に比べて１／３になるため、ＦＰＣと表示装置と
の接続数が大幅に低減される。よって、ＦＰＣと表示装置との接続の失敗の確率が大幅に
小さくなる。
なお、図９５の信号線制御回路９５０は、３つのスイッチＳＷを有しているが、本発明は
これに限定されない。スイッチＳＷは、いくつでもよい。そのとき、制御信号の数は、ス
イッチＳＷの数に対応して変える必要がある。例えば、スイッチＳＷが４つの場合、制御
信号は４つにする。
これに限定されない。スイッチＳＷは、いくつでもよい。そのとき、制御信号の数は、ス
イッチＳＷの数に対応して変える必要がある。例えば、スイッチＳＷが４つの場合、制御
信号は４つにする。
なお、図９５の信号線制御回路９５０は、スイッチＳＷ１〜スイッチＳＷ３がいずれもオ
ンしない期間を設けてもよい。なぜなら、クロストークなどの画像不良が抑制されるから
である。つまり、新たなビデオ信号がソース信号線に供給されても、ソース信号線の電位
はすぐには変化しない。よって、ソース信号線の前の電位の影響がソース信号線に残って
いることがあるため、クロストークなどの画像不良が発生するからである。この期間は、
次の行の書き込みのための準備期間である。
ンしない期間を設けてもよい。なぜなら、クロストークなどの画像不良が抑制されるから
である。つまり、新たなビデオ信号がソース信号線に供給されても、ソース信号線の電位
はすぐには変化しない。よって、ソース信号線の前の電位の影響がソース信号線に残って
いることがあるため、クロストークなどの画像不良が発生するからである。この期間は、
次の行の書き込みのための準備期間である。
なお、制御信号Ａ、制御信号Ｂ、及び制御信号Ｃは、実施の形態２のシフトレジスタ回路
によって供給されていてもよい。このとき、シフトレジスタ回路は、３つ以上のフリップ
フロップ回路を有している。望ましくは、シフトレジスタ回路は、３つ以上のフリップフ
ロップ回路、５つ以下のフリップフロップ回路を有していることが望ましい。
によって供給されていてもよい。このとき、シフトレジスタ回路は、３つ以上のフリップ
フロップ回路を有している。望ましくは、シフトレジスタ回路は、３つ以上のフリップフ
ロップ回路、５つ以下のフリップフロップ回路を有していることが望ましい。
なお、表示装置９２０において信号線制御回路９５０を同じ基板上に形成することによっ
て、ＦＰＣと表示装置９２０との接続数をより少なくすることができる。
て、ＦＰＣと表示装置９２０との接続数をより少なくすることができる。
このように、本発明の表示装置には、様々な信号制御回路を用いることができる。
なお、本実施例では、様々な信号制御回路を示したが、本発明の表示装置に用いることが
できる信号制御回路は、これらの信号制御回路に限定されない。
できる信号制御回路は、これらの信号制御回路に限定されない。
なお、本実施例は、本明細書中の他の実施形態、実施例のいかなる記載とも自由に組み合
わせて実施することができる。すなわち、本発明のシフトレジスタ回路を具備する信号制
御回路は、非選択期間において、トランジスタが一定時間毎にオンすることで、出力端子
に電源電位を供給する。こうすることで、シフトレジスタ回路の出力端子は、該トランジ
スタを介して電源電位が供給される。該トランジスタは非選択期間において常時オンして
いないので、該トランジスタのしきい値電位のシフトは、抑制される。また、シフトレジ
スタ回路の出力端子は、該トランジスタを介して一定期間毎に電源電位が供給される。そ
のため、シフトレジスタ回路は、ノイズが出力端子に発生することを抑制できる。
わせて実施することができる。すなわち、本発明のシフトレジスタ回路を具備する信号制
御回路は、非選択期間において、トランジスタが一定時間毎にオンすることで、出力端子
に電源電位を供給する。こうすることで、シフトレジスタ回路の出力端子は、該トランジ
スタを介して電源電位が供給される。該トランジスタは非選択期間において常時オンして
いないので、該トランジスタのしきい値電位のシフトは、抑制される。また、シフトレジ
スタ回路の出力端子は、該トランジスタを介して一定期間毎に電源電位が供給される。そ
のため、シフトレジスタ回路は、ノイズが出力端子に発生することを抑制できる。
次に、実施例１において説明した画素の具体的な構成を説明する。
図９６に、画素の一形態を示す。図９６の画素９６０は、トランジスタ９６１、２つの電
極を持つ液晶素子９６２、２つの電極を持つ容量素子９６３を有している。
極を持つ液晶素子９６２、２つの電極を持つ容量素子９６３を有している。
図９６の画素９６０に示すように、トランジスタ９６１の第１端子がソース信号線９２４
に接続され、第２端子が液晶素子９６２の第１電極、及び容量素子９６３の第１電極に接
続され、ゲート端子がゲート信号線９２５に接続されている。液晶素子９６２の第２電極
が対向電極９６４である。容量素子９６３の第２電極がコモン線９６５に接続されている
。
に接続され、第２端子が液晶素子９６２の第１電極、及び容量素子９６３の第１電極に接
続され、ゲート端子がゲート信号線９２５に接続されている。液晶素子９６２の第２電極
が対向電極９６４である。容量素子９６３の第２電極がコモン線９６５に接続されている
。
なお、ソース信号線９２４には、ビデオ信号が供給されている。ゲート信号線９２５には
、選択信号が供給されている。また、ソース信号線９２４、及びゲート信号線９２５は、
実施例１と同様なものを用いることができる。
、選択信号が供給されている。また、ソース信号線９２４、及びゲート信号線９２５は、
実施例１と同様なものを用いることができる。
なお、コモン線９６５には、コモン電位が供給されている。また、対向電極９６４には基
板電位が供給されている。コモン電位、及び基板電位は、一定の電位である。
板電位が供給されている。コモン電位、及び基板電位は、一定の電位である。
また、トランジスタ９６１は、Ｎチャネル型である。
図９６の画素９６０の動作について、ゲート信号線９２５に、選択信号が供給されている
場合（Ｈレベル）と、選択信号が供給されていない場合（Ｌレベル）について、それぞれ
説明する。また、ゲート信号線９２５に選択信号が供給されている期間を第１の期間、選
択信号が供給されていない期間を第２の期間とする。
場合（Ｈレベル）と、選択信号が供給されていない場合（Ｌレベル）について、それぞれ
説明する。また、ゲート信号線９２５に選択信号が供給されている期間を第１の期間、選
択信号が供給されていない期間を第２の期間とする。
まず、第１の期間について説明する。ゲート信号線９２５がＨレベルになり、トランジス
タ９６１がオンする。ソース信号線９２４は液晶素子９６２の第１電極、及び容量素子９
６３の第１電極と導通し、液晶素子９６２の第１電極、及び容量素子９６３の第１電極の
電位がソース信号線９２４の電位と同電位になる。
タ９６１がオンする。ソース信号線９２４は液晶素子９６２の第１電極、及び容量素子９
６３の第１電極と導通し、液晶素子９６２の第１電極、及び容量素子９６３の第１電極の
電位がソース信号線９２４の電位と同電位になる。
ここで、ソース信号線９２４の電位は、ビデオ信号に対応した電位である。
液晶素子９６２はビデオ信号に対応した電位によって光の透過率が決定する。容量素子９
６３はビデオ信号に対応した電位を保持する。
６３はビデオ信号に対応した電位を保持する。
次に、第２の期間について説明する。ゲート信号線９２５がＬレベルになり、トランジス
タ９６１がオフする。ソース信号線９２４は液晶素子９６２の第１電極、及び容量素子９
６３の第１電極と導通しなくなる。よって、液晶素子９６２の第１電極、及び容量素子９
６３の第１電極の電位は、前に入力されたビデオ信号に対応した電位を維持するため、液
晶素子９６２の光の透過率も維持される。
タ９６１がオフする。ソース信号線９２４は液晶素子９６２の第１電極、及び容量素子９
６３の第１電極と導通しなくなる。よって、液晶素子９６２の第１電極、及び容量素子９
６３の第１電極の電位は、前に入力されたビデオ信号に対応した電位を維持するため、液
晶素子９６２の光の透過率も維持される。
ここで、トランジスタ９６１、及び容量素子９６３が有する機能を以下に説明する。
トランジスタ９６１は、ゲート信号線９２５の電位に応じて、ソース信号線９２４と、液
晶素子９６２の第１電極、及び容量素子９６３の第１電極とを接続するかしないかを選択
するスイッチとしての機能を有する。第１の期間において、トランジスタ９６１は、画素
９６０にビデオ信号を供給する機能を有する。
晶素子９６２の第１電極、及び容量素子９６３の第１電極とを接続するかしないかを選択
するスイッチとしての機能を有する。第１の期間において、トランジスタ９６１は、画素
９６０にビデオ信号を供給する機能を有する。
容量素子９６３は、ビデオ信号を保持する機能を有する。第１の期間において、ビデオ信
号が容量素子９６３に供給され、容量素子９６３は、ビデオ信号を保持する機能を有する
。第２の期間において、容量素子９６３は次の第１の期間までビデオ信号を保持する機能
を有する。
号が容量素子９６３に供給され、容量素子９６３は、ビデオ信号を保持する機能を有する
。第２の期間において、容量素子９６３は次の第１の期間までビデオ信号を保持する機能
を有する。
このように、画素９６０はアクティブ駆動ができる。また、画素９６０と同一基板上の他
のトランジスタがＮチャネル型であれば、製造工程の簡略化を図ることができる。したが
って、製造コストの削減や歩留まりの向上を図ることができる。
のトランジスタがＮチャネル型であれば、製造工程の簡略化を図ることができる。したが
って、製造コストの削減や歩留まりの向上を図ることができる。
なお、容量素子９６３の第２電極は、画素９６０の動作期間中に一定の電位になっていれ
ば、どこに接続されていてもよい。例えば、容量素子９６３の第２電極は、前行のゲート
信号線９２５に接続されていてもよい。なぜなら、コモン線９６５が必要なくなるため、
画素９６０の開口率が上がるからである。
ば、どこに接続されていてもよい。例えば、容量素子９６３の第２電極は、前行のゲート
信号線９２５に接続されていてもよい。なぜなら、コモン線９６５が必要なくなるため、
画素９６０の開口率が上がるからである。
なお、対向電極９６４は、一定の電位が供給されているが、本発明はこれに限定されない
。例えば、画素９６０が反転駆動する場合、対向電極９６４の電位は、反転駆動に対応し
て変化してもよい。そのとき、ビデオ信号が正の電位だった場合、対向電極９６４の電位
が負の電位になる。また、ビデオ信号が負の電位だった場合、対向電極９６４の電位が正
の電位になる。
。例えば、画素９６０が反転駆動する場合、対向電極９６４の電位は、反転駆動に対応し
て変化してもよい。そのとき、ビデオ信号が正の電位だった場合、対向電極９６４の電位
が負の電位になる。また、ビデオ信号が負の電位だった場合、対向電極９６４の電位が正
の電位になる。
図９６の画素では、Ｎチャネル型のトランジスタで構成されている場合について説明した
が、Ｐチャネル型のトランジスタで構成されていてもよい。ここで、Ｐチャネル型のトラ
ンジスタで構成された場合の画素を図１２０に示す。
が、Ｐチャネル型のトランジスタで構成されていてもよい。ここで、Ｐチャネル型のトラ
ンジスタで構成された場合の画素を図１２０に示す。
図１２０に、画素の一形態を示す。図１２０の画素１２００は、トランジスタ１２０１、
２つの電極を持つ液晶素子９６２、２つの電極を持つ容量素子９６３を有している。
２つの電極を持つ液晶素子９６２、２つの電極を持つ容量素子９６３を有している。
図１２０の画素１２００に示すように、トランジスタ１２０１の第１端子がソース信号線
９２４に接続され、第２端子が液晶素子９６２の第１電極、及び容量素子９６３の第１電
極に接続され、ゲート端子がゲート信号線９２５に接続されている。液晶素子９６２の第
２電極が対向電極９６４である。容量素子９６３の第２電極がコモン線９６５に接続され
ている。
９２４に接続され、第２端子が液晶素子９６２の第１電極、及び容量素子９６３の第１電
極に接続され、ゲート端子がゲート信号線９２５に接続されている。液晶素子９６２の第
２電極が対向電極９６４である。容量素子９６３の第２電極がコモン線９６５に接続され
ている。
なお、ソース信号線９２４には、ビデオ信号が供給されている。ゲート信号線９２５には
、選択信号が供給されている。また、ソース信号線９２４、及びゲート信号線９２５は、
実施例１と同様なものを用いることができる。
、選択信号が供給されている。また、ソース信号線９２４、及びゲート信号線９２５は、
実施例１と同様なものを用いることができる。
なお、コモン線９６５には、コモン電位が供給されている。また、対向電極９６４には基
板電位が供給されている。コモン電位、基板電位は、一定の電位である。
板電位が供給されている。コモン電位、基板電位は、一定の電位である。
なお、液晶素子９６２、容量素子９６３、対向電極９６４、及びコモン線９６５は図９６
と同様なものを用いることができる。
と同様なものを用いることができる。
また、トランジスタ１２０１は、Ｐチャネル型である。
図１２０の画素１２００の動作について、ゲート信号線９２５に、選択信号が供給されて
いる場合（Ｌレベル）と、選択信号が供給されていない場合（Ｈレベル）について、それ
ぞれ説明する。また、ゲート信号線９２５に選択信号が供給されている期間を第１の期間
、選択信号が供給されていない期間を第２の期間とする。
いる場合（Ｌレベル）と、選択信号が供給されていない場合（Ｈレベル）について、それ
ぞれ説明する。また、ゲート信号線９２５に選択信号が供給されている期間を第１の期間
、選択信号が供給されていない期間を第２の期間とする。
まず、第１の期間について説明する。ゲート信号線９２５がＬレベルになり、トランジス
タ１２０１がオンする。ソース信号線９２４は液晶素子９６２の第１電極、及び容量素子
９６３の第１電極と導通し、液晶素子９６２の第１電極、及び容量素子９６３の第１電極
の電位がソース信号線９２４の電位と同電位になる。
タ１２０１がオンする。ソース信号線９２４は液晶素子９６２の第１電極、及び容量素子
９６３の第１電極と導通し、液晶素子９６２の第１電極、及び容量素子９６３の第１電極
の電位がソース信号線９２４の電位と同電位になる。
ここで、ソース信号線９２４の電位は、ビデオ信号に対応した電位である。
液晶素子９６２はビデオ信号に対応した電位によって光の透過率が決定する。容量素子９
６３はビデオ信号に対応した電位を保持する。
６３はビデオ信号に対応した電位を保持する。
次に、第２の期間について説明する。ゲート信号線９２５がＨレベルになり、トランジス
タ１２０１がオフする。ソース信号線９２４は液晶素子９６２の第１電極、及び容量素子
９６３の第１電極と導通しなくなる。よって、液晶素子９６２の第１電極、及び容量素子
９６３の第１電極の電位は、前に入力されたビデオ信号に対応した電位を維持するため、
液晶素子９６２の光の透過率も維持される。
タ１２０１がオフする。ソース信号線９２４は液晶素子９６２の第１電極、及び容量素子
９６３の第１電極と導通しなくなる。よって、液晶素子９６２の第１電極、及び容量素子
９６３の第１電極の電位は、前に入力されたビデオ信号に対応した電位を維持するため、
液晶素子９６２の光の透過率も維持される。
ここで、トランジスタ１２０１、及び容量素子９６３が有する機能を以下に説明する。
トランジスタ１２０１は、ゲート信号線９２５の電位に応じて、ソース信号線９２４と、
液晶素子９６２の第１端子、及び容量素子９６３の第１電極とを接続するかしないかを選
択するスイッチとしての機能を有する。第１の期間において、トランジスタ１２０１は、
画素１２００にビデオ信号を供給する機能を有する。
液晶素子９６２の第１端子、及び容量素子９６３の第１電極とを接続するかしないかを選
択するスイッチとしての機能を有する。第１の期間において、トランジスタ１２０１は、
画素１２００にビデオ信号を供給する機能を有する。
このように、画素１２００はアクティブ駆動ができる。また、画素１２００と同一基板上
の他のトランジスタがＰチャネル型であれば、製造工程の簡略化を図ることができる。し
たがって、製造コストの削減や歩留まりの向上を図ることができる。
の他のトランジスタがＰチャネル型であれば、製造工程の簡略化を図ることができる。し
たがって、製造コストの削減や歩留まりの向上を図ることができる。
なお、容量素子９６３の第２電極は、画素１２００の動作期間中に一定の電位になってい
れば、どこに接続されていてもよい。例えば、容量素子９６３の第２電極は、前列のゲー
ト信号線９２５に接続されていてもよい。なぜなら、コモン線９６５が必要なくなるため
、画素１２００の開口率が上がるからである。
れば、どこに接続されていてもよい。例えば、容量素子９６３の第２電極は、前列のゲー
ト信号線９２５に接続されていてもよい。なぜなら、コモン線９６５が必要なくなるため
、画素１２００の開口率が上がるからである。
なお、対向電極９６４は、一定の電位が供給されているが、本発明はこれに限定されない
。例えば、画素１２００が反転駆動する場合、対向電極９６４の電位は、反転駆動に対応
して変化してもよい。そのとき、ビデオ信号が正の電位だった場合、対向電極９６４の電
位が負の電位になる。また、ビデオ信号が負の電位だった場合、対向電極９６４の電位が
正の電位になる。
。例えば、画素１２００が反転駆動する場合、対向電極９６４の電位は、反転駆動に対応
して変化してもよい。そのとき、ビデオ信号が正の電位だった場合、対向電極９６４の電
位が負の電位になる。また、ビデオ信号が負の電位だった場合、対向電極９６４の電位が
正の電位になる。
図９７に、画素の別の一形態を示す。図９７の画素９７０は、トランジスタ９７１、トラ
ンジスタ９７２、２つの電極を持つ表示素子９７３、及び２つの電極を持つ容量素子９７
４を有している。
ンジスタ９７２、２つの電極を持つ表示素子９７３、及び２つの電極を持つ容量素子９７
４を有している。
図９７の画素９７０に示すように、トランジスタ９７１の第１端子がソース信号線９２４
に接続され、第２端子がトランジスタ９７２のゲート端子、及び容量素子９７４の第１電
極に接続され、ゲート端子がゲート信号線９２５に接続されている。容量素子９７４の第
２電極が電源線９７６に接続されている。トランジスタ９７２の第１端子が電源線９７６
に接続され、第２端子が表示素子９７３の第１電極に接続されている。表示素子９７３の
第２電極が共通電極９７５である。
に接続され、第２端子がトランジスタ９７２のゲート端子、及び容量素子９７４の第１電
極に接続され、ゲート端子がゲート信号線９２５に接続されている。容量素子９７４の第
２電極が電源線９７６に接続されている。トランジスタ９７２の第１端子が電源線９７６
に接続され、第２端子が表示素子９７３の第１電極に接続されている。表示素子９７３の
第２電極が共通電極９７５である。
なお、ソース信号線９２４には、ビデオ信号が供給されている。ゲート信号線９２５には
、選択信号が供給されている。また、ソース信号線９２４、及びゲート信号線９２５は、
実施例１と同様なものを用いることができる。
できる。
、選択信号が供給されている。また、ソース信号線９２４、及びゲート信号線９２５は、
実施例１と同様なものを用いることができる。
できる。
なお、電源線９７６には、アノード電位が供給されている。また、共通電極９７５には、
カソード電位が供給されている。また、アノード電位は、カソード電位よりも高い電位で
ある。
カソード電位が供給されている。また、アノード電位は、カソード電位よりも高い電位で
ある。
また、トランジスタ９７１、及びトランジスタ９７２は、それぞれＮチャネル型である。
図９７の画素９７０の動作について、ゲート信号線９２５に選択信号が供給されている場
合（Ｈレベル）と、供給されていない場合（Ｌレベル）について、それぞれ説明する。ま
た、ゲート信号線９２５に選択信号が供給されている期間を第１の期間、選択信号が供給
されていない期間を第２の期間とする。
合（Ｈレベル）と、供給されていない場合（Ｌレベル）について、それぞれ説明する。ま
た、ゲート信号線９２５に選択信号が供給されている期間を第１の期間、選択信号が供給
されていない期間を第２の期間とする。
まず、第１の期間について説明する。ゲート信号線９２５がＨレベルになり、トランジス
タ９７１がオンする。ソース信号線９２４はトランジスタ９７２のゲート端子、及び容量
素子９７４の第１電極と導通し、トランジスタ９７２のゲート端子、及び容量素子９７４
の第１電極の電位がソース信号線９２４の電位はソース信号線９２４の電位と同電位にな
る。
タ９７１がオンする。ソース信号線９２４はトランジスタ９７２のゲート端子、及び容量
素子９７４の第１電極と導通し、トランジスタ９７２のゲート端子、及び容量素子９７４
の第１電極の電位がソース信号線９２４の電位はソース信号線９２４の電位と同電位にな
る。
ここで、ソース信号線９２４の電位は、ビデオ信号に対応した電位である。
トランジスタ９７２の電流値はビデオ信号に対応した電位とトランジスタ９７２の第２端
子との間の電位差（Ｖｇｓ）によって決定し、トランジスタ９７２と同じ電流が表示素子
９７３に流れる。また、その場合、トランジスタ９７２と表示素子９７３の動作点が飽和
領域で動作する必要がある。こうして、ビデオ信号によって、表示素子９７３の電流値が
自由に決定することができる。
子との間の電位差（Ｖｇｓ）によって決定し、トランジスタ９７２と同じ電流が表示素子
９７３に流れる。また、その場合、トランジスタ９７２と表示素子９７３の動作点が飽和
領域で動作する必要がある。こうして、ビデオ信号によって、表示素子９７３の電流値が
自由に決定することができる。
なお、トランジスタ９７２と表示素子９７３の動作点が線形領域で動作する場合、表示素
子９７３の第１電極はトランジスタ９７２を介して電源線９７６と導通し、電源線９７６
の電位とおおむね等しい電圧が表示素子９７３の第１電極に印加される。また、トランジ
スタ９７２と表示素子９７３の動作点が線形領域で動作すると、トランジスタ９７２の電
流値はトランジスタ９７２の特性のばらつき、劣化の影響を受けないため有利である。
子９７３の第１電極はトランジスタ９７２を介して電源線９７６と導通し、電源線９７６
の電位とおおむね等しい電圧が表示素子９７３の第１電極に印加される。また、トランジ
スタ９７２と表示素子９７３の動作点が線形領域で動作すると、トランジスタ９７２の電
流値はトランジスタ９７２の特性のばらつき、劣化の影響を受けないため有利である。
次に、ゲート信号線９２５に選択信号が供給されていない場合について説明する。ゲート
信号線９２５がＬレベルになり、トランジスタ９７１がオフする。ソース信号線９２４は
、トランジスタ９７２の第２端子と導通しなくなる。よって、トランジスタ９７２の第２
端子の電位は、前に入力されたビデオ信号に対応した電位を維持するため、トランジスタ
９７２のＶｇｓはそのまま維持される。そのため、表示素子９７３の電流値も、そのまま
維持される。
信号線９２５がＬレベルになり、トランジスタ９７１がオフする。ソース信号線９２４は
、トランジスタ９７２の第２端子と導通しなくなる。よって、トランジスタ９７２の第２
端子の電位は、前に入力されたビデオ信号に対応した電位を維持するため、トランジスタ
９７２のＶｇｓはそのまま維持される。そのため、表示素子９７３の電流値も、そのまま
維持される。
ここで、トランジスタ９７１、トランジスタ９７２、及び容量素子９７４が有する機能を
以下に説明する。
以下に説明する。
トランジスタ９７１は、ゲート信号線９２５の電位に応じて、ソース信号線９２４と、ト
ランジスタ９７２のゲート端子、及び容量素子９７４の第１電極とを接続するかしないか
を選択するスイッチとしての機能を有する。第１の期間において、トランジスタ９７１は
、画素９７０にビデオ信号を供給する機能を有する。
ランジスタ９７２のゲート端子、及び容量素子９７４の第１電極とを接続するかしないか
を選択するスイッチとしての機能を有する。第１の期間において、トランジスタ９７１は
、画素９７０にビデオ信号を供給する機能を有する。
トランジスタ９７２は、トランジスタ９７２のゲート端子、及び容量素子９７４の第１電
極の電位に応じて、表示素子９７３に電流、又は電圧を供給する駆動トランジスタとして
の機能を有する。また、トランジスタ９７２と表示素子９７３との動作点が飽和領域で動
作する場合、トランジスタ９７２は表示素子９７３に電流を供給する電流源としての機能
を有する。また、トランジスタ９７２と表示素子９７３との動作点が線形領域で動作する
場合、トランジスタ９７２は電源線９７６と、表示素子９７３の第１電極とを接続するか
しないかを選択するスイッチしての機能を有する。
極の電位に応じて、表示素子９７３に電流、又は電圧を供給する駆動トランジスタとして
の機能を有する。また、トランジスタ９７２と表示素子９７３との動作点が飽和領域で動
作する場合、トランジスタ９７２は表示素子９７３に電流を供給する電流源としての機能
を有する。また、トランジスタ９７２と表示素子９７３との動作点が線形領域で動作する
場合、トランジスタ９７２は電源線９７６と、表示素子９７３の第１電極とを接続するか
しないかを選択するスイッチしての機能を有する。
容量素子９７４は、ビデオ信号を保持する機能を有する。第１の期間において、ビデオ信
号が容量素子９７４に供給され、容量素子９７４はビデオ信号を保持する機能を有する。
第２の期間において、容量素子９７４は次の第１の期間までビデオ信号を保持する機能を
有する。
号が容量素子９７４に供給され、容量素子９７４はビデオ信号を保持する機能を有する。
第２の期間において、容量素子９７４は次の第１の期間までビデオ信号を保持する機能を
有する。
このように、画素９７０はアクティブ駆動ができる。また、画素９７０と同一基板上の他
のトランジスタがＮチャネル型であれば、製造工程の簡略化を図ることができる。したが
って、製造コストの削減や歩留まりの向上を図ることができる。
のトランジスタがＮチャネル型であれば、製造工程の簡略化を図ることができる。したが
って、製造コストの削減や歩留まりの向上を図ることができる。
なお、容量素子９７４の第２電極は、画素９７０の動作期間中に一定の電位になっていれ
ば、どこに接続されていてもよい。例えば、容量素子９７４の第２電極は、前列のゲート
信号線９２５に接続されていてもよい。
ば、どこに接続されていてもよい。例えば、容量素子９７４の第２電極は、前列のゲート
信号線９２５に接続されていてもよい。
別の例として、図９８の画素９８０のように、トランジスタ９７２の第２端子に接続され
ていてもよい。なぜなら、トランジスタ９７２のゲート端子の電位はトランジスタ９７２
の第２端子の電位の変化に応じて変化するため、より正確な電流が表示素子に供給される
からである。つまり、トランジスタ９７２の第２端子の電位が変動すると、トランジスタ
のゲート端子の電位は容量素子９７４の容量結合によって同時に変動する。いわゆるブー
トストラップ動作を行っている。
ていてもよい。なぜなら、トランジスタ９７２のゲート端子の電位はトランジスタ９７２
の第２端子の電位の変化に応じて変化するため、より正確な電流が表示素子に供給される
からである。つまり、トランジスタ９７２の第２端子の電位が変動すると、トランジスタ
のゲート端子の電位は容量素子９７４の容量結合によって同時に変動する。いわゆるブー
トストラップ動作を行っている。
図９７の画素では、全てＮチャネル型のトランジスタで構成されている場合について説明
したが、すべてＰチャネル型のトランジスタで構成されていてもよい。ここで、すべてＰ
チャネル型のトランジスタで構成された場合の画素を図１２１に示す。
したが、すべてＰチャネル型のトランジスタで構成されていてもよい。ここで、すべてＰ
チャネル型のトランジスタで構成された場合の画素を図１２１に示す。
図１２１に、画素の別の一形態を示す。図１２１の画素１２１０は、トランジスタ１２１
１、トランジスタ１２１２、２つの電極を持つ表示素子９７３、及び２つの電極を持つ容
量素子９７４を有している。
１、トランジスタ１２１２、２つの電極を持つ表示素子９７３、及び２つの電極を持つ容
量素子９７４を有している。
図１２１の画素１２１０に示すように、トランジスタ１２１１の第１端子がソース信号線
９２４に接続され、第２端子がトランジスタ１２１２のゲート端子、及び容量素子９７４
の第１電極に接続され、ゲート端子がゲート信号線９２５に接続されている。容量素子９
７４の第２電極が電源線９７６に接続されている。トランジスタ１２１２の第１端子が電
源線９７６に接続され、第２端子が表示素子９７３の第１電極に接続されている。表示素
子９７３の第２電極が共通電極９７５である。
９２４に接続され、第２端子がトランジスタ１２１２のゲート端子、及び容量素子９７４
の第１電極に接続され、ゲート端子がゲート信号線９２５に接続されている。容量素子９
７４の第２電極が電源線９７６に接続されている。トランジスタ１２１２の第１端子が電
源線９７６に接続され、第２端子が表示素子９７３の第１電極に接続されている。表示素
子９７３の第２電極が共通電極９７５である。
なお、ソース信号線９２４には、ビデオ信号が供給されている。ゲート信号線９２５には
、選択信号が供給されている。また、ソース信号線９２４、及びゲート信号線９２５は、
実施例１と同様なものを用いることができる。
できる。
、選択信号が供給されている。また、ソース信号線９２４、及びゲート信号線９２５は、
実施例１と同様なものを用いることができる。
できる。
なお、電源線９７６には、アノード電位が供給されている。また、共通電極９７５には、
カソード電位が供給されている。また、アノード電位は、カソード電位よりも高い電位で
ある。
カソード電位が供給されている。また、アノード電位は、カソード電位よりも高い電位で
ある。
なお、表示素子９７３、容量素子９７４、共通電極９７５、電源線９７６は図９７と同様
なものを用いることができる。
なものを用いることができる。
また、トランジスタ１２１１、及びトランジスタ１２１２は、それぞれＰチャネル型であ
る。
る。
図１２１の画素１２１０の動作について、ゲート信号線９２５に選択信号が供給されてい
る場合（Ｌレベル）と、供給されていない場合（Ｈレベル）について、それぞれ説明する
。また、ゲート信号線９２５に選択信号が供給されている期間を第１の期間、選択信号が
供給されていない期間を第２の期間とする。
る場合（Ｌレベル）と、供給されていない場合（Ｈレベル）について、それぞれ説明する
。また、ゲート信号線９２５に選択信号が供給されている期間を第１の期間、選択信号が
供給されていない期間を第２の期間とする。
まず、第１の期間について説明する。ゲート信号線９２５がＬレベルになり、トランジス
タ１２１１がオンする。ソース信号線９２４はトランジスタ１２１２のゲート端子、及び
容量素子９７４の第１電極と導通し、トランジスタ１２１２のゲート端子、及び容量素子
９７４の第１電極の電位がソース信号線９２４の電位はソース信号線９２４の電位と同電
位になる。
タ１２１１がオンする。ソース信号線９２４はトランジスタ１２１２のゲート端子、及び
容量素子９７４の第１電極と導通し、トランジスタ１２１２のゲート端子、及び容量素子
９７４の第１電極の電位がソース信号線９２４の電位はソース信号線９２４の電位と同電
位になる。
ここで、ソース信号線９２４の電位は、ビデオ信号に対応した電位である。
トランジスタ１２１２の電流値はビデオ信号に対応した電位と電源線９７６の電位との間
の電位差（Ｖｇｓ）によって決定し、同じ電流が表示素子９７３に流れる。また、その場
合、トランジスタ１２１２と表示素子９７３の動作点が飽和領域で動作する必要がある。
こうして、ビデオ信号によって、表示素子９７３の電流値が自由に決定することができる
。
の電位差（Ｖｇｓ）によって決定し、同じ電流が表示素子９７３に流れる。また、その場
合、トランジスタ１２１２と表示素子９７３の動作点が飽和領域で動作する必要がある。
こうして、ビデオ信号によって、表示素子９７３の電流値が自由に決定することができる
。
なお、トランジスタ１２１２と表示素子９７３の動作点が線形領域で動作する場合、表示
素子９７３の第１電極はトランジスタ１２１２を介して電源線９７６と導通し、表示素子
９７３の第１電極の電位が印加される。また、トランジスタ１２１２と表示素子９７３の
動作点が線形領域で動作すると、トランジスタ１２１２の電流値はトランジスタ１２１２
の特性のばらつき、劣化の影響を受けないため有利である。
素子９７３の第１電極はトランジスタ１２１２を介して電源線９７６と導通し、表示素子
９７３の第１電極の電位が印加される。また、トランジスタ１２１２と表示素子９７３の
動作点が線形領域で動作すると、トランジスタ１２１２の電流値はトランジスタ１２１２
の特性のばらつき、劣化の影響を受けないため有利である。
次に、ゲート信号線９２５に選択信号が供給されていない場合について説明する。ゲート
信号線９２５がＨレベルになり、トランジスタ１２１１がオフする。ソース信号線９２４
は、トランジスタ１２１２の第２端子と導通しなくなる。よって、トランジスタ１２１２
の第２端子の電位は、前に入力されたビデオ信号に対応した電位を維持するため、トラン
ジスタ１２１２のＶｇｓはそのまま維持される。そのため、表示素子９７３の電流値も、
そのまま維持される。
信号線９２５がＨレベルになり、トランジスタ１２１１がオフする。ソース信号線９２４
は、トランジスタ１２１２の第２端子と導通しなくなる。よって、トランジスタ１２１２
の第２端子の電位は、前に入力されたビデオ信号に対応した電位を維持するため、トラン
ジスタ１２１２のＶｇｓはそのまま維持される。そのため、表示素子９７３の電流値も、
そのまま維持される。
ここで、トランジスタ１２１１、及びトランジスタ１２１２が有する機能を以下に説明す
る。
る。
トランジスタ１２１１は、ゲート信号線９２５の電位に応じて、ソース信号線９２４と、
トランジスタ１２１２のゲート端子、及び容量素子９７４の第１端子とを接続するかしな
いかを選択するスイッチとしての機能を有する。第１の期間において、トランジスタ１２
１１は、画素１２１０にビデオ信号を供給する機能を有する。
トランジスタ１２１２のゲート端子、及び容量素子９７４の第１端子とを接続するかしな
いかを選択するスイッチとしての機能を有する。第１の期間において、トランジスタ１２
１１は、画素１２１０にビデオ信号を供給する機能を有する。
トランジスタ１２１２は、トランジスタ１２１２のゲート端子、及び容量素子９７４の第
２電極の電位に応じて、表示素子９７３に電流、又は電圧を供給する駆動トランジスタと
しての機能を有する。また、トランジスタ１２１２と表示素子９７３との動作点が飽和領
域で動作する場合、トランジスタ１２１２は表示素子９７３に電流を供給する電流源とし
ての機能を有する。また、トランジスタ１２１２と表示素子９７３との動作点が線形領域
で動作する場合、トランジスタ１２１２は電源線９７６と、表示素子９７３の第１電極と
を接続するかしないかを選択するスイッチしての機能を有する。
２電極の電位に応じて、表示素子９７３に電流、又は電圧を供給する駆動トランジスタと
しての機能を有する。また、トランジスタ１２１２と表示素子９７３との動作点が飽和領
域で動作する場合、トランジスタ１２１２は表示素子９７３に電流を供給する電流源とし
ての機能を有する。また、トランジスタ１２１２と表示素子９７３との動作点が線形領域
で動作する場合、トランジスタ１２１２は電源線９７６と、表示素子９７３の第１電極と
を接続するかしないかを選択するスイッチしての機能を有する。
このように、画素９７０はアクティブ駆動ができる。また、画素９７０と同一基板上の他
のトランジスタがＮチャネル型であれば、製造工程の簡略化を図ることができる。したが
って、製造コストの削減や歩留まりの向上を図ることができる。
のトランジスタがＮチャネル型であれば、製造工程の簡略化を図ることができる。したが
って、製造コストの削減や歩留まりの向上を図ることができる。
なお、容量素子９７４の第２電極は、画素１２１０の動作期間中に一定の電位になってい
れば、どこに接続されていてもよい。例えば、容量素子９７４の第２電極は、前列のゲー
ト信号線９２５に接続されていてもよい。
れば、どこに接続されていてもよい。例えば、容量素子９７４の第２電極は、前列のゲー
ト信号線９２５に接続されていてもよい。
図９９に、画素の別の一形態を示す。図９９の画素９９０は、トランジスタ９９１、トラ
ンジスタ９９２、トランジスタ９９３、２つの電極を持つ表示素子９７３、２つの電極を
持つ容量素子９９４を有している。
ンジスタ９９２、トランジスタ９９３、２つの電極を持つ表示素子９７３、２つの電極を
持つ容量素子９９４を有している。
図９９の画素９９０に示すように、トランジスタ９９１の第１端子がソース信号線９２４
に接続され、第２端子がトランジスタ９９２の第２端子、容量素子９９４の第１電極、及
び表示素子９７３の第１電極に接続されている。トランジスタ９９２の第１端子が電源線
９９５に接続され、ゲート端子がトランジスタ９９３の第２端子、及び容量素子９９４の
第２電極に接続されている。トランジスタ９９３の第１端子がゲート信号線９２５に接続
され、ゲート端子が電源線９９５に接続されている。表示素子９７３の第２電極が共通電
極９７５である。
に接続され、第２端子がトランジスタ９９２の第２端子、容量素子９９４の第１電極、及
び表示素子９７３の第１電極に接続されている。トランジスタ９９２の第１端子が電源線
９９５に接続され、ゲート端子がトランジスタ９９３の第２端子、及び容量素子９９４の
第２電極に接続されている。トランジスタ９９３の第１端子がゲート信号線９２５に接続
され、ゲート端子が電源線９９５に接続されている。表示素子９７３の第２電極が共通電
極９７５である。
なお、ソース信号線９２４には、ビデオ信号が供給されている。ゲート信号線９２５には
、選択信号が供給されている。また、ソース信号線９２４、及びゲート信号線９２５は、
実施例１と同様なものを用いることができる。
、選択信号が供給されている。また、ソース信号線９２４、及びゲート信号線９２５は、
実施例１と同様なものを用いることができる。
なお、ビデオ信号は、アナログの電流である。
なお、電源線９９５には、制御電位が供給されている。また、共通電極には、カソード電
位が供給されている。また、制御電位は、画素９９０の動作によって変化する。
位が供給されている。また、制御電位は、画素９９０の動作によって変化する。
なお、表示素子９７３、及び共通電極９７５は、図９７と同様なものを用いることができ
る。
る。
また、トランジスタ９９１〜トランジスタ９９３は、それぞれＮチャネル型である。
図９９の画素９９０の動作について、ゲート信号線９２５に選択信号が供給されている場
合（Ｈレベル）と、供給されていない場合（Ｌレベル）について、それぞれ説明する。ま
た、ゲート信号線９２５に選択信号が供給されている期間を第１の期間、選択信号が供給
されていない期間を第２の期間とする。
合（Ｈレベル）と、供給されていない場合（Ｌレベル）について、それぞれ説明する。ま
た、ゲート信号線９２５に選択信号が供給されている期間を第１の期間、選択信号が供給
されていない期間を第２の期間とする。
まず、第１の期間について説明する。ゲート信号線９２５がＨレベルになり、トランジス
タ９９１、及びトランジスタ９９３がオンする。トランジスタ９９２の第１端子とゲート
端子とがトランジスタ９９３を介して導通し、トランジスタ９９２がダイオード接続され
る。また、ソース信号線９２４とトランジスタ９９２の第２端子、容量素子９９４の第１
電極、及び表示素子９７３の第１電極とが導通する。
タ９９１、及びトランジスタ９９３がオンする。トランジスタ９９２の第１端子とゲート
端子とがトランジスタ９９３を介して導通し、トランジスタ９９２がダイオード接続され
る。また、ソース信号線９２４とトランジスタ９９２の第２端子、容量素子９９４の第１
電極、及び表示素子９７３の第１電極とが導通する。
このとき、電源線９９５は、表示素子９７３の第１電極の電位が共通電極９７５の電位よ
りも低い電位になるような電位に設定される。
りも低い電位になるような電位に設定される。
ビデオ信号は、電流が電源線９９５からソース信号線９２４に、トランジスタ９９２、及
びトランジスタ９９１を介して流れるようなアナログの電流を画素９９０に供給する。そ
して、トランジスタ９９２には、ビデオ信号と同じ電流が流れる。トランジスタ９９２は
ダイオード接続になっているので、容量素子９９４には、そのときのトランジスタ９９２
の第１端子とゲート端子との間の電圧（Ｖｇｓ）が保持される。
びトランジスタ９９１を介して流れるようなアナログの電流を画素９９０に供給する。そ
して、トランジスタ９９２には、ビデオ信号と同じ電流が流れる。トランジスタ９９２は
ダイオード接続になっているので、容量素子９９４には、そのときのトランジスタ９９２
の第１端子とゲート端子との間の電圧（Ｖｇｓ）が保持される。
なお、表示素子９７３の第１電極は共通電極の電位よりも低いため、表示素子９７３が発
光することはない。
光することはない。
次に、第２の期間について説明する。ゲート信号線９２５がＬレベルになり、トランジス
タ９９１、及びトランジスタ９９３がオフする。トランジスタ９９２の第１端子とゲート
端子とがトランジスタ９９３を介して導通しなくなり、トランジスタ９９２はダイオード
接続されなくなる。また、ソース信号線９２４とトランジスタ９９２の第２端子、容量素
子９９４の第１電極、及び表示素子９７３の第１電極とが導通しなくなる。
タ９９１、及びトランジスタ９９３がオフする。トランジスタ９９２の第１端子とゲート
端子とがトランジスタ９９３を介して導通しなくなり、トランジスタ９９２はダイオード
接続されなくなる。また、ソース信号線９２４とトランジスタ９９２の第２端子、容量素
子９９４の第１電極、及び表示素子９７３の第１電極とが導通しなくなる。
このとき、電源線９９５は、表示素子９７３の第１電極の電位が共通電極９７５の電位よ
りも高い電位になるような電位に設定される。
りも高い電位になるような電位に設定される。
容量素子９９４には、トランジスタ９９２がビデオ信号と同様の電流を流すような電圧が
保持されている。電源線９９５の電位が上昇すると、容量素子９９４の第１電極の電位も
上昇する。ここで、トランジスタ９９２のゲート端子の電位は容量素子９９４の容量結合
によって上昇し、トランジスタ９９２のＶｇｓはそのまま維持される。よって、表示素子
９７３には、ビデオ信号と同じ電流が流れる。
保持されている。電源線９９５の電位が上昇すると、容量素子９９４の第１電極の電位も
上昇する。ここで、トランジスタ９９２のゲート端子の電位は容量素子９９４の容量結合
によって上昇し、トランジスタ９９２のＶｇｓはそのまま維持される。よって、表示素子
９７３には、ビデオ信号と同じ電流が流れる。
ここで、トランジスタ９９１〜トランジスタ９９３、及び容量素子９９４が有する機能を
以下に説明する。
以下に説明する。
トランジスタ９９１は、ゲート信号線９２５の電位に応じて、ソース信号線９２４と、ト
ランジスタ９９２の第２端子、容量素子９９４の第１電極、及び表示素子９７３の第１電
極とを接続するかしないかを選択するスイッチとしての機能を有する。第１の期間におい
て、トランジスタ９９１は、画素９９０にビデオ信号を供給する機能を有する。
ランジスタ９９２の第２端子、容量素子９９４の第１電極、及び表示素子９７３の第１電
極とを接続するかしないかを選択するスイッチとしての機能を有する。第１の期間におい
て、トランジスタ９９１は、画素９９０にビデオ信号を供給する機能を有する。
トランジスタ９９２は、トランジスタ９９２のゲート端子、トランジスタ９９３の第２端
子、及び容量素子９９４の第２電極の電位に応じて、表示素子９７３に電流を供給する電
流源としての機能を有する。
子、及び容量素子９９４の第２電極の電位に応じて、表示素子９７３に電流を供給する電
流源としての機能を有する。
トランジスタ９９３は、トランジスタ９９２の第１端子と、トランジスタ９９２のゲート
端子とを接続するかしないかを選択するスイッチとしての機能を有する。第１の期間にお
いて、トランジスタ９９３は、トランジスタ９９２をダイオード接続にする機能を有する
。
端子とを接続するかしないかを選択するスイッチとしての機能を有する。第１の期間にお
いて、トランジスタ９９３は、トランジスタ９９２をダイオード接続にする機能を有する
。
容量素子９９４は、表示素子９７３の第１電極に応じて、トランジスタ９９２のゲート端
子の電位を変化させるための機能を有する。第２の期間において、容量素子９９４は、表
示素子９７３の第１電極の電位の上昇によって、トランジスタ９９２のゲート端子の電位
を上昇させる機能を有する。
子の電位を変化させるための機能を有する。第２の期間において、容量素子９９４は、表
示素子９７３の第１電極の電位の上昇によって、トランジスタ９９２のゲート端子の電位
を上昇させる機能を有する。
このように、画素９９０はアクティブ駆動ができる。また、画素９９０と同一基板上の他
のトランジスタがＮチャネル型であれば、製造工程の簡略化を図ることができる。したが
って、製造コストの削減や歩留まりの向上を図ることができる。
のトランジスタがＮチャネル型であれば、製造工程の簡略化を図ることができる。したが
って、製造コストの削減や歩留まりの向上を図ることができる。
図１１８に、画素の別の一形態を示す。図１１８の画素１１８０は、トランジスタ１１８
１、トランジスタ１１８２、トランジスタ１１８３、トランジスタ１１８４、２つの電極
を持つ表示素子９７３、２つの電極を持つ容量素子９７４を有している。
１、トランジスタ１１８２、トランジスタ１１８３、トランジスタ１１８４、２つの電極
を持つ表示素子９７３、２つの電極を持つ容量素子９７４を有している。
図１１８の画素１１８０に示すように、トランジスタ１１８１の第１端子がソース信号線
９２４に接続され、第２端子がトランジスタ１１８２の第２端子、トランジスタ１１８３
のゲート端子、トランジスタ１１８４のゲート端子、及び容量素子９７４の第２電極に接
続され、ゲート端子がゲート信号線９２５に接続されている。トランジスタ１１８２の第
１端子がトランジスタ１１８３の第１端子に接続され、ゲート端子がゲート信号線９２５
に接続されている。トランジスタ１１８３の第２端子がトランジスタ１１８４の第２端子
、及び表示素子９７３の第１電極に接続されている。トランジスタ１１８４の第１端子が
電源線９７６に接続されている。容量素子９７４の第２電極が電源線９７６に接続されて
いる。表示素子９７３の第２電極が共通電極９７５である。
９２４に接続され、第２端子がトランジスタ１１８２の第２端子、トランジスタ１１８３
のゲート端子、トランジスタ１１８４のゲート端子、及び容量素子９７４の第２電極に接
続され、ゲート端子がゲート信号線９２５に接続されている。トランジスタ１１８２の第
１端子がトランジスタ１１８３の第１端子に接続され、ゲート端子がゲート信号線９２５
に接続されている。トランジスタ１１８３の第２端子がトランジスタ１１８４の第２端子
、及び表示素子９７３の第１電極に接続されている。トランジスタ１１８４の第１端子が
電源線９７６に接続されている。容量素子９７４の第２電極が電源線９７６に接続されて
いる。表示素子９７３の第２電極が共通電極９７５である。
なお、ソース信号線９２４には、ビデオ信号が供給されている。ゲート信号線９２５には
、選択信号が供給されている。また、ソース信号線９２４、及びゲート信号線９２５は、
実施例１と同様なものを用いることができる。
、選択信号が供給されている。また、ソース信号線９２４、及びゲート信号線９２５は、
実施例１と同様なものを用いることができる。
なお、ビデオ信号は、アナログの電流である。
なお、電源線９７６には、アノード電位が供給されている。また、共通電極９７５には、
カソード電位が供給されている。また、アノード電位は、カソード電位よりも高い電位で
ある。
カソード電位が供給されている。また、アノード電位は、カソード電位よりも高い電位で
ある。
なお、表示素子９７３、共通電極９７５、及び電源線９７６は、図９７と同様なものを用
いることができる。
いることができる。
また、トランジスタ１１８１〜トランジスタ１１８４は、それぞれＮチャネル型である。
図１１８の画素１１８０の動作について、ゲート信号線９２５に選択信号が供給されてい
る場合（Ｈレベル）と、供給されていない場合（Ｌレベル）について、それぞれ説明する
。また、ゲート信号線９２５に選択信号が供給されている期間を第１の期間、選択信号が
供給されていない期間を第２の期間とする。
る場合（Ｈレベル）と、供給されていない場合（Ｌレベル）について、それぞれ説明する
。また、ゲート信号線９２５に選択信号が供給されている期間を第１の期間、選択信号が
供給されていない期間を第２の期間とする。
まず、第１の期間について説明する。ゲート信号線９２５がＨレベルになり、トランジス
タ１１８１、及びトランジスタ１１８２がオンする。トランジスタ１１８３の第１端子と
ゲート端子とがトランジスタ１１８２を介して導通し、トランジスタ１１８３がダイオー
ド接続される。また、ソース信号線９２４とトランジスタ１１８２の第１端子、トランジ
スタ１１８３のゲート端子、トランジスタ１１８４のゲート端子、及び容量素子９７４の
第２電極とが導通する。
タ１１８１、及びトランジスタ１１８２がオンする。トランジスタ１１８３の第１端子と
ゲート端子とがトランジスタ１１８２を介して導通し、トランジスタ１１８３がダイオー
ド接続される。また、ソース信号線９２４とトランジスタ１１８２の第１端子、トランジ
スタ１１８３のゲート端子、トランジスタ１１８４のゲート端子、及び容量素子９７４の
第２電極とが導通する。
ビデオ信号は、電流がソース信号線９２４から共通電極９７５に、トランジスタ１１８１
、トランジスタ１１８２、トランジスタ１１８３、及び表示素子９７３を介して流れるよ
うなアナログの電流を画素１１８０に供給する。そして、トランジスタ１１８３には、ビ
デオ信号と同じ電流が流れる。トランジスタ１１８３のゲート端子とトランジスタ１１８
４のゲート端子と容量素子９７４の第２電極とが接続されているので、容量素子９７４の
第２電極には、そのときのトランジスタ１１８３のゲート端子の電位が保持される。
、トランジスタ１１８２、トランジスタ１１８３、及び表示素子９７３を介して流れるよ
うなアナログの電流を画素１１８０に供給する。そして、トランジスタ１１８３には、ビ
デオ信号と同じ電流が流れる。トランジスタ１１８３のゲート端子とトランジスタ１１８
４のゲート端子と容量素子９７４の第２電極とが接続されているので、容量素子９７４の
第２電極には、そのときのトランジスタ１１８３のゲート端子の電位が保持される。
次に、第２の期間について説明する。ゲート信号線９２５がＬレベルになり、トランジス
タ１１８１、及びトランジスタ１１８２がオフする。トランジスタ１１８３の第１端子と
ゲート端子とがトランジスタ１１８２を介して導通しなくなる。また、ソース信号線９２
４とトランジスタ１１８２の第１端子、トランジスタ１１８３のゲート端子、トランジス
タ１１８４のゲート端子、及び容量素子９７４の第２電極とが導通しなくなる。
タ１１８１、及びトランジスタ１１８２がオフする。トランジスタ１１８３の第１端子と
ゲート端子とがトランジスタ１１８２を介して導通しなくなる。また、ソース信号線９２
４とトランジスタ１１８２の第１端子、トランジスタ１１８３のゲート端子、トランジス
タ１１８４のゲート端子、及び容量素子９７４の第２電極とが導通しなくなる。
容量素子９７４には、ビデオ信号に対応した電位が保持されている。つまり、トランジス
タ１１８３のゲート端子の電位は、第１の期間で取得した電位と同様である。よって、ト
ランジスタ１１８４のゲート端子の電位も容量素子９７４の第２電極の電位と同様である
ため、トランジスタ１１８４は表示素子９７３にビデオ信号に対応した電流を供給するこ
とができる。
タ１１８３のゲート端子の電位は、第１の期間で取得した電位と同様である。よって、ト
ランジスタ１１８４のゲート端子の電位も容量素子９７４の第２電極の電位と同様である
ため、トランジスタ１１８４は表示素子９７３にビデオ信号に対応した電流を供給するこ
とができる。
ここで、トランジスタ１１８１〜トランジスタ１１８４が有する機能を以下に説明する。
トランジスタ１１８１は、ゲート信号線９２５の電位に応じて、ソース信号線９２４と、
トランジスタ１１８２の第１端子、トランジスタ１１８３のゲート端子、トランジスタ１
１８４のゲート端子、及び容量素子９７４の第２電極とを接続するかしないかを選択する
スイッチしての機能を有する。第１の期間において、トランジスタ１１８１は、画素１１
８０にビデオ信号を供給する機能を有する。
トランジスタ１１８２の第１端子、トランジスタ１１８３のゲート端子、トランジスタ１
１８４のゲート端子、及び容量素子９７４の第２電極とを接続するかしないかを選択する
スイッチしての機能を有する。第１の期間において、トランジスタ１１８１は、画素１１
８０にビデオ信号を供給する機能を有する。
トランジスタ１１８２は、ゲート信号線９２５の電位に応じて、トランジスタ１１８３の
第１端子と、トランジスタ１１８３のゲート端子とを接続するかしないかを選択するスイ
ッチとしての機能を有する。第１の期間において、トランジスタ１１８２は、トランジス
タ１１８３をダイオード接続する機能を有する。
第１端子と、トランジスタ１１８３のゲート端子とを接続するかしないかを選択するスイ
ッチとしての機能を有する。第１の期間において、トランジスタ１１８２は、トランジス
タ１１８３をダイオード接続する機能を有する。
トランジスタ１１８３は、ビデオ信号に応じて、表示素子９７３の第１電極の電位とトラ
ンジスタ１１８４のゲート端子の電位とを決定する機能を有する。
ンジスタ１１８４のゲート端子の電位とを決定する機能を有する。
トランジスタ１１８４は、容量素子９７４の第２電極の電位に応じて、表示素子９７３に
電流を供給する電流源としての機能を有する。
電流を供給する電流源としての機能を有する。
このように、画素１１８０はアクティブ駆動ができる。また、画素１１８０と同一基板上
の他のトランジスタがＮチャネル型であれば、製造工程の簡略化を図ることができる。し
たがって、製造コストの削減や歩留まりの向上を図ることができる。
の他のトランジスタがＮチャネル型であれば、製造工程の簡略化を図ることができる。し
たがって、製造コストの削減や歩留まりの向上を図ることができる。
なお、容量素子９７４の第１電極は、画素１１８０の動作期間中に一定の電位になってい
れば、どこに接続されていてもよい。例えば、容量素子９７４の第１電極は、前列のゲー
ト信号線９２５に接続されていてもよい。
れば、どこに接続されていてもよい。例えば、容量素子９７４の第１電極は、前列のゲー
ト信号線９２５に接続されていてもよい。
別の例として、容量素子９７４の第１電極は、図１１９の画素１１９０のように、トラン
ジスタ１１８４の第２端子に接続されていてもよい。なぜなら、トランジスタ１１８４の
ゲート端子の電位はトランジスタ１１８４の第２端子の電位の変化に応じて変化するため
、より正確な電流が表示素子に供給されるからである。つまり、トランジスタ１１８３と
トランジスタ１１８４とのトランジスタのサイズが違えば、表示素子９７３の電流も違っ
てくるため、表示素子９７３の第１電極の電位が第１の期間と第２の期間とで異なる。よ
って、トランジスタ１１８４のゲート端子の電位は容量素子９７４の容量結合によって同
時に変動する。いわゆるブートストラップ動作を行っている。
ジスタ１１８４の第２端子に接続されていてもよい。なぜなら、トランジスタ１１８４の
ゲート端子の電位はトランジスタ１１８４の第２端子の電位の変化に応じて変化するため
、より正確な電流が表示素子に供給されるからである。つまり、トランジスタ１１８３と
トランジスタ１１８４とのトランジスタのサイズが違えば、表示素子９７３の電流も違っ
てくるため、表示素子９７３の第１電極の電位が第１の期間と第２の期間とで異なる。よ
って、トランジスタ１１８４のゲート端子の電位は容量素子９７４の容量結合によって同
時に変動する。いわゆるブートストラップ動作を行っている。
このように、本発明の表示装置には、様々な画素を用いることができる。
なお、本実施例では、様々な画素を示したが、本発明の表示装置に用いることができる画
素は、これらの画素に限定されない。
素は、これらの画素に限定されない。
なお、本実施例は、本明細書中の他の実施形態、実施例のいかなる記載とも自由に組み合
わせて実施することができる。すなわち、本実施例において示した画素に接続される本発
明のシフトレジスタ回路は、非選択期間において、トランジスタが一定時間毎にオンする
ことで、出力端子に電源電位を供給する。こうすることで、シフトレジスタ回路の出力端
子は、該トランジスタを介して電源電位が供給される。該トランジスタは非選択期間にお
いて常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑制される。
また、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎に電源電位
が供給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生することを抑
制できる。
わせて実施することができる。すなわち、本実施例において示した画素に接続される本発
明のシフトレジスタ回路は、非選択期間において、トランジスタが一定時間毎にオンする
ことで、出力端子に電源電位を供給する。こうすることで、シフトレジスタ回路の出力端
子は、該トランジスタを介して電源電位が供給される。該トランジスタは非選択期間にお
いて常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑制される。
また、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎に電源電位
が供給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生することを抑
制できる。
本実施の形態では、上記実施例で示した画素構成を有する表示パネルの構成について図１
００（ａ）、（ｂ）を用いて説明する。
００（ａ）、（ｂ）を用いて説明する。
なお、図１００（ａ）は、表示パネルを示す上面図、図１００（ｂ）は図１００（ａ）を
Ａ−Ａ’で切断した断面図である。点線で示された信号線制御回路６７０１、画素部６７
０２、第１のゲートドライバ６７０３、第２のゲートドライバ６７０６を有する。また、
封止基板６７０４、シール材６７０５を有し、シール材６７０５で囲まれた内側は、空間
６７０７になっている。
Ａ−Ａ’で切断した断面図である。点線で示された信号線制御回路６７０１、画素部６７
０２、第１のゲートドライバ６７０３、第２のゲートドライバ６７０６を有する。また、
封止基板６７０４、シール材６７０５を有し、シール材６７０５で囲まれた内側は、空間
６７０７になっている。
なお、配線６７０８は第１のゲートドライバ６７０３、第２のゲートドライバ６７０６及
び信号線制御回路６７０１に入力される信号を伝送するための配線であり、外部入力端子
となるＦＰＣ６７０９（フレキシブルプリントサーキット）からビデオ信号、クロック信
号、スタート信号等を受け取る。ＦＰＣ６７０９と表示パネルとの接続部上にはＩＣチッ
プ６７１９（メモリ回路や、バッファ回路などが形成された半導体チップ）がＣＯＧ（Ｃ
ｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されて
いないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていてもよい。本
明細書における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢ
が取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含
むものとする。
び信号線制御回路６７０１に入力される信号を伝送するための配線であり、外部入力端子
となるＦＰＣ６７０９（フレキシブルプリントサーキット）からビデオ信号、クロック信
号、スタート信号等を受け取る。ＦＰＣ６７０９と表示パネルとの接続部上にはＩＣチッ
プ６７１９（メモリ回路や、バッファ回路などが形成された半導体チップ）がＣＯＧ（Ｃ
ｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されて
いないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていてもよい。本
明細書における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢ
が取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含
むものとする。
次に、断面構造について図１００（ｂ）を用いて説明する。基板６７１０上には画素部６
７０２とその周辺駆動回路（第１のゲートドライバ６７０３、第２のゲートドライバ６７
０６及び信号線制御回路６７０１）が形成されているが、ここでは、信号線制御回路６７
０１と、画素部６７０２が示されている。
７０２とその周辺駆動回路（第１のゲートドライバ６７０３、第２のゲートドライバ６７
０６及び信号線制御回路６７０１）が形成されているが、ここでは、信号線制御回路６７
０１と、画素部６７０２が示されている。
なお、信号線制御回路６７０１はＮチャネル型トランジスタ６７２０やＮチャネル型トラ
ンジスタ６７２１のように単極性のトランジスタで構成されている。なお、画素構成には
図９６〜図９９、図１１８、及び図１１９の画素構成を適用することにより単極性のトラ
ンジスタで画素を構成することができる。よって、周辺駆動回路をＮチャネル型トランジ
スタで構成すれば単極性表示パネルを作製することができる。もちろん、単極性のトラン
ジスタだけでなくＰチャネル型トランジスタも用いてＣＭＯＳ回路を形成してもよい。
ンジスタ６７２１のように単極性のトランジスタで構成されている。なお、画素構成には
図９６〜図９９、図１１８、及び図１１９の画素構成を適用することにより単極性のトラ
ンジスタで画素を構成することができる。よって、周辺駆動回路をＮチャネル型トランジ
スタで構成すれば単極性表示パネルを作製することができる。もちろん、単極性のトラン
ジスタだけでなくＰチャネル型トランジスタも用いてＣＭＯＳ回路を形成してもよい。
なお、Ｎチャネル型トランジスタ６７２０、及びＮチャネル型トランジスタ６７２１がＰ
チャネル型だった場合、画素構成には図１２０や図１２１の画素構成を適用することによ
り単極性のトランジスタで画素を構成することができる。よって、周辺駆動回路をＰチャ
ネル型トランジスタで構成すれば単極性表示パネルを作成することができる。もちろん、
単極性のトランジスタだけでなくＮチャネル型トランジスタも用いてＣＭＯＳ回路を形成
してもよい。
チャネル型だった場合、画素構成には図１２０や図１２１の画素構成を適用することによ
り単極性のトランジスタで画素を構成することができる。よって、周辺駆動回路をＰチャ
ネル型トランジスタで構成すれば単極性表示パネルを作成することができる。もちろん、
単極性のトランジスタだけでなくＮチャネル型トランジスタも用いてＣＭＯＳ回路を形成
してもよい。
また、本実施例では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずし
もその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、ＣＯＧ
などで実装してもよい。その場合には駆動回路は単極性にする必要がなくＮチャネル型ト
ランジスタとＰチャネル型トランジスタとを組み合わせて用いることができる。
もその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、ＣＯＧ
などで実装してもよい。その場合には駆動回路は単極性にする必要がなくＮチャネル型ト
ランジスタとＰチャネル型トランジスタとを組み合わせて用いることができる。
また、画素部６７０２はトランジスタ６７１１と、トランジスタ６７１２とを有している
。なお、トランジスタ６７１２のソース電極は第１の電極（画素電極６７１３）と接続さ
れている。また、画素電極６７１３の端部を覆って絶縁物６７１４が形成されている。こ
こでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
。なお、トランジスタ６７１２のソース電極は第１の電極（画素電極６７１３）と接続さ
れている。また、画素電極６７１３の端部を覆って絶縁物６７１４が形成されている。こ
こでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、絶縁物６７１４の上端部または下端部に曲率
を有する曲面が形成されるようにする。例えば、絶縁物６７１４の材料としてポジ型の感
光性アクリルを用いた場合、絶縁物６７１４の上端部のみに曲率半径（０．２μｍ〜３μ
ｍ）を有する曲面を持たせることが好ましい。また、絶縁物６７１４として、光によって
エッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポ
ジ型のいずれも使用することができる。
を有する曲面が形成されるようにする。例えば、絶縁物６７１４の材料としてポジ型の感
光性アクリルを用いた場合、絶縁物６７１４の上端部のみに曲率半径（０．２μｍ〜３μ
ｍ）を有する曲面を持たせることが好ましい。また、絶縁物６７１４として、光によって
エッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポ
ジ型のいずれも使用することができる。
画素電極６７１３上には、有機化合物を含む層６７１６、および第２の電極（対向電極６
７１７）がそれぞれ形成されている。ここで、陽極として機能する画素電極６７１３に用
いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（イ
ンジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜
、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主
成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜と
の３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く
、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
７１７）がそれぞれ形成されている。ここで、陽極として機能する画素電極６７１３に用
いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（イ
ンジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜
、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主
成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜と
の３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く
、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層６７１６は、蒸着マスクを用いた蒸着法、またはインクジェッ
ト法によって形成される。有機化合物を含む層６７１６には、元素周期表第４族金属錯体
をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、
低分子系材料であっても高分子系材料であってもよい。また、有機化合物を含む層に用い
る材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施例
においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする
。さらに、公知の三重項材料を用いることも可能である。
ト法によって形成される。有機化合物を含む層６７１６には、元素周期表第４族金属錯体
をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、
低分子系材料であっても高分子系材料であってもよい。また、有機化合物を含む層に用い
る材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施例
においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする
。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層６７１６上に形成される対向電極６７１７に用いる材料とし
ては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、
ＭｇＩｎ、ＡｌＬｉ、フッ化カルシウム、または窒化カルシウム）を用いればよい。なお
、有機化合物を含む層６７１６で生じた光が対向電極６７１７を透過させる場合には、対
向電極６７１７（陰極）として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（酸化
インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化
亜鉛（ＺｎＯ）等）との積層を用いるのがよい。
ては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、
ＭｇＩｎ、ＡｌＬｉ、フッ化カルシウム、または窒化カルシウム）を用いればよい。なお
、有機化合物を含む層６７１６で生じた光が対向電極６７１７を透過させる場合には、対
向電極６７１７（陰極）として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（酸化
インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化
亜鉛（ＺｎＯ）等）との積層を用いるのがよい。
さらにシール材６７０５で封止基板６７０４を基板６７１０と貼り合わせることにより、
基板６７１０、封止基板６７０４、およびシール材６７０５で囲まれた空間６７０７に発
光素子６７１８が備えられた構造になっている。なお、空間６７０７には、不活性気体（
窒素やアルゴン等）が充填される場合の他、シール材６７０５で充填される構成も含むも
のとする。
基板６７１０、封止基板６７０４、およびシール材６７０５で囲まれた空間６７０７に発
光素子６７１８が備えられた構造になっている。なお、空間６７０７には、不活性気体（
窒素やアルゴン等）が充填される場合の他、シール材６７０５で充填される構成も含むも
のとする。
なお、シール材６７０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料
はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板６７０
４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅ
ｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポ
リエステルまたはアクリル等からなるプラスチック基板を用いることができる。
はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板６７０
４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅ
ｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポ
リエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。なお、上
述した構成は一例であって本発明の表示パネルの構成はこれに限定されない。
述した構成は一例であって本発明の表示パネルの構成はこれに限定されない。
図１００に示すように、信号線制御回路６７０１、画素部６７０２、第１のゲートドライ
バ６７０３及び第２のゲートドライバ６７０６を一体形成することで、表示装置の低コス
ト化が図れる。また、この場合において、信号線制御回路６７０１、画素部６７０２、第
１のゲートドライバ６７０３及び第２のゲートドライバ６７０６に用いられるトランジス
タを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。
バ６７０３及び第２のゲートドライバ６７０６を一体形成することで、表示装置の低コス
ト化が図れる。また、この場合において、信号線制御回路６７０１、画素部６７０２、第
１のゲートドライバ６７０３及び第２のゲートドライバ６７０６に用いられるトランジス
タを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。
なお、表示パネルの構成としては、図１００（ａ）に示したように信号線制御回路６７０
１、画素部６７０２、第１のゲートドライバ６７０３及び第２のゲートドライバ６７０６
を一体形成した構成に限られず、信号線制御回路６７０１に相当する図１０１に示す信号
線制御回路６８０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成と
してもよい。なお、図１０１（ａ）の基板６８００、画素部６８０２、第１のゲートドラ
イバ６８０３、第２のゲートドライバ６８０４、ＦＰＣ６８０５、ＩＣチップ６８０６、
ＩＣチップ６８０７、封止基板６８０８、シール材６８０９は図１００（ａ）の基板６７
１０、画素部６７０２、第１のゲートドライバ６７０３、第２のゲートドライバ６７０６
、ＦＰＣ６７０９、ＩＣチップ６７１９、封止基板６７０４、シール材６７０５に相当す
る。
１、画素部６７０２、第１のゲートドライバ６７０３及び第２のゲートドライバ６７０６
を一体形成した構成に限られず、信号線制御回路６７０１に相当する図１０１に示す信号
線制御回路６８０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成と
してもよい。なお、図１０１（ａ）の基板６８００、画素部６８０２、第１のゲートドラ
イバ６８０３、第２のゲートドライバ６８０４、ＦＰＣ６８０５、ＩＣチップ６８０６、
ＩＣチップ６８０７、封止基板６８０８、シール材６８０９は図１００（ａ）の基板６７
１０、画素部６７０２、第１のゲートドライバ６７０３、第２のゲートドライバ６７０６
、ＦＰＣ６７０９、ＩＣチップ６７１９、封止基板６７０４、シール材６７０５に相当す
る。
つまり、高速動作が要求される信号制御回路のみを、ＣＭＯＳ等を用いてＩＣチップに形
成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体チップとする
ことで、より高速動作且つ低消費電力化を図れる。
成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体チップとする
ことで、より高速動作且つ低消費電力化を図れる。
そして、第１のゲートドライバ６８０３や第２のゲートドライバ６８０４を画素部６８０
２と一体形成することで、低コスト化が図れる。そして、この第１のゲートドライバ６８
０３、第２のゲートドライバ６８０４及び画素部６８０２は単極性のトランジスタで構成
することでさらなる低コスト化が図れる。画素部６８０２の有する画素の構成としては第
３の実施例で示した画素を適用することができる。
２と一体形成することで、低コスト化が図れる。そして、この第１のゲートドライバ６８
０３、第２のゲートドライバ６８０４及び画素部６８０２は単極性のトランジスタで構成
することでさらなる低コスト化が図れる。画素部６８０２の有する画素の構成としては第
３の実施例で示した画素を適用することができる。
こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ６８０５と基板６８０
０との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装する
ことで基板面積を有効利用することができる。
０との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装する
ことで基板面積を有効利用することができる。
また、図１００（ａ）の信号線制御回路６７０１、第１のゲートドライバ６７０３及び第
２のゲートドライバ６７０６に相当する図１０１（ｂ）の信号線制御回路６８１１、第１
のゲートドライバ６８１４及び第２のゲートドライバ６８１３をＩＣチップ上に形成して
、ＣＯＧ等で表示パネルに実装した構成としてもよい。この場合には高精細な表示装置を
より低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とする
ためには、画素部に用いられるトランジスタの半導体層にはアモルファスシリコンを用い
ることが望ましい。なお、図１０１（ｂ）の基板６８１０、画素部６８１２、ＦＰＣ６８
１５、ＩＣチップ６８１６、ＩＣチップ６８１７、封止基板６８１８、シール材６８１９
は図１００（ａ）の基板６７１０、画素部６７０２、ＦＰＣ６７０９、ＩＣチップ６７１
９、封止基板６７０４、シール材６７０５に相当する。
２のゲートドライバ６７０６に相当する図１０１（ｂ）の信号線制御回路６８１１、第１
のゲートドライバ６８１４及び第２のゲートドライバ６８１３をＩＣチップ上に形成して
、ＣＯＧ等で表示パネルに実装した構成としてもよい。この場合には高精細な表示装置を
より低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とする
ためには、画素部に用いられるトランジスタの半導体層にはアモルファスシリコンを用い
ることが望ましい。なお、図１０１（ｂ）の基板６８１０、画素部６８１２、ＦＰＣ６８
１５、ＩＣチップ６８１６、ＩＣチップ６８１７、封止基板６８１８、シール材６８１９
は図１００（ａ）の基板６７１０、画素部６７０２、ＦＰＣ６７０９、ＩＣチップ６７１
９、封止基板６７０４、シール材６７０５に相当する。
また、画素部６８１２のトランジスタの半導体層にアモルファスシリコンを用いることに
より低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能と
なる。
より低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能と
なる。
また、画素の行方向及び列方向に第２のゲートドライバ、第１のゲートドライバ及び信号
制御回路を設けなくてもよい。例えば、図１０２（ａ）に示すようにＩＣチップ上に形成
された周辺駆動回路６９０１が、図１０１（ｂ）に示す、第１のゲートドライバ６８１４
、第２のゲートドライバ６８１３及び信号線制御回路６８１１の機能を有するようにして
もよい。なお、図１０２（ａ）の基板６９００、画素部６９０２、ＦＰＣ６９０４、ＩＣ
チップ６９０５、ＩＣチップ６９０６、封止基板６９０７、シール材６９０８は図１００
（ａ）の基板６７１０、画素部６７０２、ＦＰＣ６７０９、ＩＣチップ６７１９、封止基
板６７０４、シール材６７０５に相当する。
制御回路を設けなくてもよい。例えば、図１０２（ａ）に示すようにＩＣチップ上に形成
された周辺駆動回路６９０１が、図１０１（ｂ）に示す、第１のゲートドライバ６８１４
、第２のゲートドライバ６８１３及び信号線制御回路６８１１の機能を有するようにして
もよい。なお、図１０２（ａ）の基板６９００、画素部６９０２、ＦＰＣ６９０４、ＩＣ
チップ６９０５、ＩＣチップ６９０６、封止基板６９０７、シール材６９０８は図１００
（ａ）の基板６７１０、画素部６７０２、ＦＰＣ６７０９、ＩＣチップ６７１９、封止基
板６７０４、シール材６７０５に相当する。
なお、図１０２（ａ）の表示装置の配線の接続を説明する模式図を図１０２（ｂ）に示す
。基板６９１０、周辺駆動回路６９１１、画素部６９１２、ＦＰＣ６９１３、ＦＰＣ６９
１４を有する。ＦＰＣ６９１３より周辺駆動回路６９１１に外部からの信号及び電源電位
が入力される。そして、周辺駆動回路６９１１からの出力は、画素部６９１２の有する画
素に接続された行方向及び列方向の配線に入力される。
。基板６９１０、周辺駆動回路６９１１、画素部６９１２、ＦＰＣ６９１３、ＦＰＣ６９
１４を有する。ＦＰＣ６９１３より周辺駆動回路６９１１に外部からの信号及び電源電位
が入力される。そして、周辺駆動回路６９１１からの出力は、画素部６９１２の有する画
素に接続された行方向及び列方向の配線に入力される。
さらに、発光素子６７１８に適用可能な発光素子の例を図１０３（ａ）、（ｂ）に示す。
つまり、上記実施例で示した画素に適用可能な発光素子の構成について図１０３（ａ）、
（ｂ）を用いて説明する。
つまり、上記実施例で示した画素に適用可能な発光素子の構成について図１０３（ａ）、
（ｂ）を用いて説明する。
図１０３（ａ）の発光素子は、基板７００１の上に陽極７００２、正孔注入材料からなる
正孔注入層７００３、その上に正孔輸送材料からなる正孔輸送層７００４、発光層７００
５、電子輸送材料からなる電子輸送層７００６、電子注入材料からなる電子注入層７００
７、そして陰極７００８を積層させた素子構造である。ここで、発光層７００５は、一種
類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい
。また本発明の素子の構造は、この構造に限定されない。
正孔注入層７００３、その上に正孔輸送材料からなる正孔輸送層７００４、発光層７００
５、電子輸送材料からなる電子輸送層７００６、電子注入材料からなる電子注入層７００
７、そして陰極７００８を積層させた素子構造である。ここで、発光層７００５は、一種
類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい
。また本発明の素子の構造は、この構造に限定されない。
また、図１０３（ａ）で示した各機能層を積層した積層構造の他、高分子化合物を用いた
素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、
バリエーションは多岐にわたる。ホールブロック層によってキャリアの再結合領域を制御
し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能
である。
素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、
バリエーションは多岐にわたる。ホールブロック層によってキャリアの再結合領域を制御
し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能
である。
図１０３（ａ）に示す本発明の素子作製方法は、まず、陽極７００２（ＩＴＯ）を有する
基板７００１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材
料、電子注入材料を蒸着し、最後に陰極７００８を蒸着で形成する。
基板７００１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材
料、電子注入材料を蒸着し、最後に陰極７００８を蒸着で形成する。
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好
適な材料を以下に列挙する。
適な材料を以下に列挙する。
正孔注入材料としては、有機化合物であればポルフィリン系の化合物や、フタロシアニン
（以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効
である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、
正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子
化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」
と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や
、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有
効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も
用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）
の超薄膜などがある。
（以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効
である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、
正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子
化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」
と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や
、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有
効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も
用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）
の超薄膜などがある。
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼン
環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４
’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体
である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェ
ニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニ
ル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−ト
リス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」と記
す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］
−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳香族
アミン化合物が挙げられる。
環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４
’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体
である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェ
ニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニ
ル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−ト
リス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」と記
す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］
−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳香族
アミン化合物が挙げられる。
電子輸送材料としては、金属錯体がよく用いられ、Ａｌｑ、ＢＡｌｑ、トリス（４−メチ
ル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒド
ロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す）などのキノ
リン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（２
−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と記
す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ
（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体も
ある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブ
チルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−
７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４
−（４−エチルフェニル）−５−（４−ビフェニリル）−２３、４−トリアゾール（以下
、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下
、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する
。
ル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒド
ロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す）などのキノ
リン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（２
−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と記
す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ
（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体も
ある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブ
チルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−
７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４
−（４−エチルフェニル）−５−（４−ビフェニリル）−２３、４−トリアゾール（以下
、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下
、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する
。
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ
化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウ
ムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウ
ムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リ
チウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウ
ムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウ
ムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リ
チウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
発光材料としては、先に述べたＡｌｑ、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ）
２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素として
は、青色の４，４’−ビス（２，２−ジフェニル−ビニル）−ビフェニルや、赤橙色の４
−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ−ピ
ランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金
属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン）イ
リジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセトナトイ
リジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、２，３，７，８，１２，１３，
１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている。
２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素として
は、青色の４，４’−ビス（２，２−ジフェニル−ビニル）−ビフェニルや、赤橙色の４
−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ−ピ
ランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金
属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン）イ
リジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセトナトイ
リジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、２，３，７，８，１２，１３，
１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている。
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製
することができる。
することができる。
また、第３の実施例で示した表示素子９７３には図１０３（ｂ）に示すように図１０３（
ａ）とは逆の順番に層を形成した発光素子を用いることができる。つまり、基板７０１１
の上に陰極７０１８、電子注入材料からなる電子注入層７０１７、その上に電子輸送材料
からなる電子輸送層７０１６、発光層７０１５、正孔輸送材料からなる正孔輸送層７０１
４、正孔注入材料からなる正孔注入層７０１３、そして陽極７０１２を積層させた素子構
造である。
ａ）とは逆の順番に層を形成した発光素子を用いることができる。つまり、基板７０１１
の上に陰極７０１８、電子注入材料からなる電子注入層７０１７、その上に電子輸送材料
からなる電子輸送層７０１６、発光層７０１５、正孔輸送材料からなる正孔輸送層７０１
４、正孔注入材料からなる正孔注入層７０１３、そして陽極７０１２を積層させた素子構
造である。
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよ
い。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を
取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反
対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射
出構造の発光素子にも適用することができる。
い。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を
取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反
対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射
出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図１０４（ａ）を用いて説明する。
基板７１００上に駆動用ＴＦＴ７１０１が形成され、駆動用ＴＦＴ７１０１のソース電極
に接して第１の電極７１０２が形成され、その上に有機化合物を含む層７１０３と第２の
電極７１０４が形成されている。
に接して第１の電極７１０２が形成され、その上に有機化合物を含む層７１０３と第２の
電極７１０４が形成されている。
また、第１の電極７１０２は発光素子の陽極である。そして第２の電極７１０４は発光素
子の陰極である。つまり、第１の電極７１０２と第２の電極７１０４とで有機化合物を含
む層７１０３が挟まれているところが発光素子となる。
子の陰極である。つまり、第１の電極７１０２と第２の電極７１０４とで有機化合物を含
む層７１０３が挟まれているところが発光素子となる。
また、ここで、陽極として機能する第１の電極７１０２に用いる材料としては、仕事関数
の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン
膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との
積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用
いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミッ
クコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を
用いることで光を透過させない陽極を形成することができる。
の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン
膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との
積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用
いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミッ
クコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を
用いることで光を透過させない陽極を形成することができる。
また、陰極として機能する第２の電極７１０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、フ
ッ化カルシウム、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（イ
ンジウムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との
積層を用いるのがよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いるこ
とで光を透過させることが可能な陰極を形成することができる。
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、フ
ッ化カルシウム、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（イ
ンジウムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との
積層を用いるのがよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いるこ
とで光を透過させることが可能な陰極を形成することができる。
こうして、図１０４（ａ）の矢印に示すように発光素子からの光を上面に取り出すことが
可能になる。つまり、図１００の表示パネルに適用した場合には、封止基板６７０４側に
光が射出することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封
止基板６７０４は光透過性を有する基板を用いる。
可能になる。つまり、図１００の表示パネルに適用した場合には、封止基板６７０４側に
光が射出することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封
止基板６７０４は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、封止基板６７０４に光学フィルムを設ければよい
。
。
なお、第１の電極７１０２には陰極として機能するＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の仕
事関数の小さい材料からなる金属膜を用いることができる。そして、第２の電極７１０４
にはＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）などの透明導
電膜を用いることができる。よって、この構成によれば、上面射出の透過率を高くするこ
とができる。
事関数の小さい材料からなる金属膜を用いることができる。そして、第２の電極７１０４
にはＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）などの透明導
電膜を用いることができる。よって、この構成によれば、上面射出の透過率を高くするこ
とができる。
また、下面射出構造の発光素子について図１０４（ｂ）を用いて説明する。射出構造以外
は図１０４（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
は図１０４（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極７１０２に用いる材料としては、仕事関数の大き
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウ
ム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明
導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウ
ム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明
導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極７１０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、フ
ッ化カルシウム、またはＣａ３Ｎ２）からなる金属膜を用いることができる。こうして、
光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、フ
ッ化カルシウム、またはＣａ３Ｎ２）からなる金属膜を用いることができる。こうして、
光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
こうして、図１０４（ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが
可能になる。つまり、図１００の表示パネルに適用した場合には、基板６７１０側に光が
射出することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板６
７１０は光透過性を有する基板を用いる。
可能になる。つまり、図１００の表示パネルに適用した場合には、基板６７１０側に光が
射出することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板６
７１０は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板６７１０に光学フィルムを設ければよい。
両面射出構造の発光素子について図１０４（ｃ）を用いて説明する。射出構造以外は図１
０４（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
０４（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極７１０２に用いる材料としては、仕事関数の大き
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウ
ム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明
導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウ
ム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明
導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極７１０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、フ
ッ化カルシウム、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（イ
ンジウムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛
（ＺｎＯ）等）との積層を用いるのがよい。こうして薄い金属薄膜と、透明性を有する透
明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、フ
ッ化カルシウム、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（イ
ンジウムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛
（ＺｎＯ）等）との積層を用いるのがよい。こうして薄い金属薄膜と、透明性を有する透
明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
こうして、図１０４（ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが
可能になる。つまり、図１００の表示パネルに適用した場合には、基板６７１０側と封止
基板６７０４側に光が射出することになる。従って両面射出構造の発光素子を表示装置に
用いる場合には、基板６７１０および封止基板６７０４は、ともに光透過性を有する基板
を用いる。
可能になる。つまり、図１００の表示パネルに適用した場合には、基板６７１０側と封止
基板６７０４側に光が射出することになる。従って両面射出構造の発光素子を表示装置に
用いる場合には、基板６７１０および封止基板６７０４は、ともに光透過性を有する基板
を用いる。
また、光学フィルムを設ける場合には、基板６７１０および封止基板６７０４の両方に光
学フィルムを設ければよい。
学フィルムを設ければよい。
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置に
も本発明を適用することが可能である。
も本発明を適用することが可能である。
図１０５に示すように、基板７２００上に下地膜７２０２が形成され、その上に駆動用Ｔ
ＦＴ７２０１が形成され、駆動用ＴＦＴ７２０１のソース電極に接して第１の電極７２０
３が形成され、その上に有機化合物を含む層７２０４と第２の電極７２０５が形成されて
いる。
ＦＴ７２０１が形成され、駆動用ＴＦＴ７２０１のソース電極に接して第１の電極７２０
３が形成され、その上に有機化合物を含む層７２０４と第２の電極７２０５が形成されて
いる。
また、第１の電極７２０３は発光素子の陽極である。そして第２の電極７２０５は発光素
子の陰極である。つまり、第１の電極７２０３と第２の電極７２０５とで有機化合物を含
む層７２０４が挟まれているところが発光素子となる。図１０５の構成では白色光を発光
する。そして、発光素子の上部に赤色のカラーフィルター７２０６Ｒ、緑色のカラーフィ
ルター７２０６Ｇ、青色のカラーフィルター７２０６Ｂを設けられており、フルカラー表
示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス
（ＢＭ７２０７）が設けられている。
子の陰極である。つまり、第１の電極７２０３と第２の電極７２０５とで有機化合物を含
む層７２０４が挟まれているところが発光素子となる。図１０５の構成では白色光を発光
する。そして、発光素子の上部に赤色のカラーフィルター７２０６Ｒ、緑色のカラーフィ
ルター７２０６Ｇ、青色のカラーフィルター７２０６Ｂを設けられており、フルカラー表
示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス
（ＢＭ７２０７）が設けられている。
上述した発光素子の構成は組み合わせて用いることができ、本発明の画素構成を有する表
示装置に適宜用いることができる。また、上述した表示パネルの構成や、発光素子は例示
であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。
示装置に適宜用いることができる。また、上述した表示パネルの構成や、発光素子は例示
であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。
次に、表示パネルの画素部の部分断面図を示す。
まず、トランジスタの半導体層に結晶性半導体膜（ポリシリコン（ｐ−Ｓｉ：Ｈ）膜）を
用いた場合について図１０６及び図１０７を用いて説明する。
用いた場合について図１０６及び図１０７を用いて説明する。
ここで、半導体層は、例えば基板上にアモルファスシリコン（ａ−Ｓｉ）膜を公知の成膜
法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非結晶構造を含む
半導体膜（微結晶半導体膜を含む）であればよい。さらに非結晶シリコンゲルマニウム膜
などの非結晶構造を含む化合物半導体膜でもよい。
法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非結晶構造を含む
半導体膜（微結晶半導体膜を含む）であればよい。さらに非結晶シリコンゲルマニウム膜
などの非結晶構造を含む化合物半導体膜でもよい。
そして、アモルファスシリコン膜をレーザ結晶化法や、ＲＴＡやファーネスアニール炉を
用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などにより結晶化さ
せる。もちろん、これらを組み合わせて行ってもよい。
用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などにより結晶化さ
せる。もちろん、これらを組み合わせて行ってもよい。
上述した結晶化によって、非結晶半導体膜に部分的に結晶化された領域が形成される。
さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターニングして、
結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導体
層に用いる。
結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導体
層に用いる。
図１０６（ａ）に示すように、基板２６１０１上に下地膜２６１０２が形成され、その上
に半導体層が形成されている。半導体層は駆動トランジスタ２６１１８のチャネル形成領
域２６１０３及びソース領域又はドレイン領域となる不純物領域２６１０５、並びに容量
素子２６１１９の下部電極となるチャネル形成領域２６１０６、ＬＤＤ領域２６１０７及
び不純物領域２６１０８を有する。なお、チャネル形成領域２６１０３及びチャネル形成
領域２６１０６にはチャネルドープが行われていてもよい。
に半導体層が形成されている。半導体層は駆動トランジスタ２６１１８のチャネル形成領
域２６１０３及びソース領域又はドレイン領域となる不純物領域２６１０５、並びに容量
素子２６１１９の下部電極となるチャネル形成領域２６１０６、ＬＤＤ領域２６１０７及
び不純物領域２６１０８を有する。なお、チャネル形成領域２６１０３及びチャネル形成
領域２６１０６にはチャネルドープが行われていてもよい。
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることがで
きる。また、下地膜２６１０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）
、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
きる。また、下地膜２６１０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）
、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層上にはゲート絶縁膜２６１０９を介してゲート電極２６１１０及び容量素子の上
部電極２６１１１が形成されている。
部電極２６１１１が形成されている。
駆動トランジスタ２６１１８及び容量素子２６１１９を覆って層間絶縁物２６１１２が形
成され、層間絶縁物２６１１２上にコンタクトホールを介して配線２６１１３が不純物領
域２６１０５と接している。配線２６１１３に接して画素電極２６１１４が形成され、画
素電極２６１１４の端部及び配線２６１１３を覆って第２の層間絶縁物２６１１５が形成
されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そ
して、画素電極２６１１４上に有機化合物を含む層２６１１６及び対向電極２６１１７が
形成され、画素電極２６１１４と対向電極２６１１７とで有機化合物を含む層２６１１６
が挟まれた領域では発光素子２６１２０が形成されている。
成され、層間絶縁物２６１１２上にコンタクトホールを介して配線２６１１３が不純物領
域２６１０５と接している。配線２６１１３に接して画素電極２６１１４が形成され、画
素電極２６１１４の端部及び配線２６１１３を覆って第２の層間絶縁物２６１１５が形成
されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そ
して、画素電極２６１１４上に有機化合物を含む層２６１１６及び対向電極２６１１７が
形成され、画素電極２６１１４と対向電極２６１１７とで有機化合物を含む層２６１１６
が挟まれた領域では発光素子２６１２０が形成されている。
また、図１０６（ｂ）に示すように、容量素子２６１１９の下部電極の一部を構成するＬ
ＤＤ領域が、上部電極２６１１１と重なるような領域２６２０２を設けてもよい。なお、
図１０６（ａ）と共通するところは共通の符号を用い、説明は省略する。
ＤＤ領域が、上部電極２６１１１と重なるような領域２６２０２を設けてもよい。なお、
図１０６（ａ）と共通するところは共通の符号を用い、説明は省略する。
また、図１０７（ａ）に示すように、駆動トランジスタ２６１１８の不純物領域２６１０
５と接する配線２６１１３と同じ層に形成された第２の上部電極２６３０１を有していて
もよい。なお、図１０６（ａ）と共通するところは共通の符号を用い、説明は省略する。
第２の上部電極２６３０１と上部電極２６１１１とで層間絶縁物２６１１２を挟みこみ、
第２の容量素子を構成している。また、第２の上部電極２６３０１は不純物領域２６１０
８と接しているため、上部電極２６１１１とチャネル形成領域２６１０６とでゲート絶縁
膜２６１０９を挟みこんで構成される第１の容量素子と、上部電極２６１１１と第２の上
部電極２６３０１とで層間絶縁物２６１１２を挟みこんで構成される第２の容量素子と、
が並列に接続され、第１の容量素子と第２の容量素子からなる容量素子２６３０２を構成
している。この容量素子２６３０２の容量は第１の容量素子と第２の容量素子の容量を加
算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる
。つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。
５と接する配線２６１１３と同じ層に形成された第２の上部電極２６３０１を有していて
もよい。なお、図１０６（ａ）と共通するところは共通の符号を用い、説明は省略する。
第２の上部電極２６３０１と上部電極２６１１１とで層間絶縁物２６１１２を挟みこみ、
第２の容量素子を構成している。また、第２の上部電極２６３０１は不純物領域２６１０
８と接しているため、上部電極２６１１１とチャネル形成領域２６１０６とでゲート絶縁
膜２６１０９を挟みこんで構成される第１の容量素子と、上部電極２６１１１と第２の上
部電極２６３０１とで層間絶縁物２６１１２を挟みこんで構成される第２の容量素子と、
が並列に接続され、第１の容量素子と第２の容量素子からなる容量素子２６３０２を構成
している。この容量素子２６３０２の容量は第１の容量素子と第２の容量素子の容量を加
算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる
。つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。
また、図１０７（ｂ）に示すような容量素子の構成としてもよい。基板２７１０１上に下
地膜２７１０２が形成され、その上に半導体層が形成されている。半導体層は駆動トラン
ジスタ２７１１８のチャネル形成領域２７１０３及びソース領域又はドレイン領域となる
不純物領域２７１０５を有する。なお、チャネル形成領域２７１０３はチャネルドープが
行われていてもよい。
地膜２７１０２が形成され、その上に半導体層が形成されている。半導体層は駆動トラン
ジスタ２７１１８のチャネル形成領域２７１０３及びソース領域又はドレイン領域となる
不純物領域２７１０５を有する。なお、チャネル形成領域２７１０３はチャネルドープが
行われていてもよい。
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることがで
きる。また、下地膜２７１０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）
、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
きる。また、下地膜２７１０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）
、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層上にはゲート絶縁膜２７１０６を介してゲート電極２７１０７及び第１の電極２
７１０８が形成されている。
７１０８が形成されている。
駆動トランジスタ２７１１８及び第１の電極２７１０８を覆って第１の層間絶縁物２７１
０９が形成され、第１の層間絶縁物２７１０９上にコンタクトホールを介して配線２７１
１０が不純物領域２７１０５と接している。また、配線２７１１０と同じ材料からなる同
層の第２の電極２７１１１が形成される。
０９が形成され、第１の層間絶縁物２７１０９上にコンタクトホールを介して配線２７１
１０が不純物領域２７１０５と接している。また、配線２７１１０と同じ材料からなる同
層の第２の電極２７１１１が形成される。
さらに、配線２７１１０及び第２の電極２７１１１を覆うように第３の層間絶縁物２７１
１２が形成され、第２の層間絶縁物２７１１２上にコンタクトホールを介して、配線２７
１１０と接して画素電極２７１１３が形成されている。また、画素電極２７１１３と同じ
材料からなる同層の第３の電極２７１１４が形成されている。ここで、第１の電極２７１
０８、第２の電極２７１１１及び第３の電極２７１１４からなる容量素子２７１１９が形
成される。
１２が形成され、第２の層間絶縁物２７１１２上にコンタクトホールを介して、配線２７
１１０と接して画素電極２７１１３が形成されている。また、画素電極２７１１３と同じ
材料からなる同層の第３の電極２７１１４が形成されている。ここで、第１の電極２７１
０８、第２の電極２７１１１及び第３の電極２７１１４からなる容量素子２７１１９が形
成される。
画素電極２７１１３と第３の電極２７１１４の端部を覆って層間絶縁物２７１１５が形成
され、第３の層間絶縁物２７１１５及び第３の電極２７１１４上に有機化合物を含む層２
７１１６及び対向電極２７１１７が形成され、画素電極２７１１３と対向電極２７１１７
とで有機化合物を含む層２７１１６が挟まれた領域では発光素子２７１２０が形成されて
いる。
され、第３の層間絶縁物２７１１５及び第３の電極２７１１４上に有機化合物を含む層２
７１１６及び対向電極２７１１７が形成され、画素電極２７１１３と対向電極２７１１７
とで有機化合物を含む層２７１１６が挟まれた領域では発光素子２７１２０が形成されて
いる。
上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図１０６及び
図１０７に示したような構成が挙げられる。なお、図１０６及び図１０７に示したトラン
ジスタの構造はトップゲートの構造のトランジスタの一例である。つまり、トランジスタ
はＰ型でもＮ型でもよい。Ｎ型の場合には、ＬＤＤ領域はゲート電極と重なっていてもよ
いし、ゲート電極と重ならなくてもよいし、又はＬＤＤ領域の一部の領域が重なっていて
もよい。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部に
ＬＤＤ領域が自己整合的に設けられていてもよい。また、ゲート電極は二つに限られず三
以上のマルチゲート構造でもよいし、一つのゲート電極でもよい。
図１０７に示したような構成が挙げられる。なお、図１０６及び図１０７に示したトラン
ジスタの構造はトップゲートの構造のトランジスタの一例である。つまり、トランジスタ
はＰ型でもＮ型でもよい。Ｎ型の場合には、ＬＤＤ領域はゲート電極と重なっていてもよ
いし、ゲート電極と重ならなくてもよいし、又はＬＤＤ領域の一部の領域が重なっていて
もよい。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部に
ＬＤＤ領域が自己整合的に設けられていてもよい。また、ゲート電極は二つに限られず三
以上のマルチゲート構造でもよいし、一つのゲート電極でもよい。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレ
イン領域など）に結晶性半導体膜を用いることで、例えば、図１００における第１のゲー
トドライバ６７０３、第２のゲートドライバ６７０６及び信号線制御回路６７０１を画素
部６７０２と一体形成することが容易になる。
イン領域など）に結晶性半導体膜を用いることで、例えば、図１００における第１のゲー
トドライバ６７０３、第２のゲートドライバ６７０６及び信号線制御回路６７０１を画素
部６７０２と一体形成することが容易になる。
また、半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）を用いたトランジスタの構成として、基
板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位
置するボトムゲートのトランジスタを適用した表示パネルの部分断面を図１０８に示す。
板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位
置するボトムゲートのトランジスタを適用した表示パネルの部分断面を図１０８に示す。
基板７５０１上に下地膜７５０２が形成されている。さらに下地膜７５０２上にゲート電
極７５０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極７
５０４が形成されている。ゲート電極７５０３の材料にはリンが添加された多結晶シリコ
ンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサ
イドでもよい。
極７５０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極７
５０４が形成されている。ゲート電極７５０３の材料にはリンが添加された多結晶シリコ
ンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサ
イドでもよい。
また、ゲート電極７５０３及び第１の電極７５０４を覆うようにゲート絶縁膜７５０５が
形成されている。ゲート絶縁膜７５０５としては酸化珪素膜や窒化珪素膜などが用いられ
る。
形成されている。ゲート絶縁膜７５０５としては酸化珪素膜や窒化珪素膜などが用いられ
る。
また、ゲート絶縁膜７５０５上に、半導体層が形成されている。半導体層は駆動トランジ
スタ７５２２のチャネル形成領域７５０６、ＬＤＤ領域７５０７及びソース領域又はドレ
イン領域となる不純物領域７５０８、並びに容量素子７５２３の第２の電極となるチャネ
ル形成領域７５０９、ＬＤＤ領域７５１０及び不純物領域７５１１を有する。なお、チャ
ネル形成領域７５０６及びチャネル形成領域７５０９はチャネルドープが行われていても
よい。
スタ７５２２のチャネル形成領域７５０６、ＬＤＤ領域７５０７及びソース領域又はドレ
イン領域となる不純物領域７５０８、並びに容量素子７５２３の第２の電極となるチャネ
ル形成領域７５０９、ＬＤＤ領域７５１０及び不純物領域７５１１を有する。なお、チャ
ネル形成領域７５０６及びチャネル形成領域７５０９はチャネルドープが行われていても
よい。
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることがで
きる。また、下地膜７５０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、
酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
きる。また、下地膜７５０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、
酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層を覆って第１の層間絶縁物７５１２が形成され、第１の層間絶縁物７５１２上に
コンタクトホールを介して配線７５１３が不純物領域７５０８と接している。また、配線
７５１３と同層に同じ材料で第３の電極７５１４が形成されている。第１の電極７５０４
、第２の電極、第３の電極７５１４によって容量素子７５２３が構成されている。
コンタクトホールを介して配線７５１３が不純物領域７５０８と接している。また、配線
７５１３と同層に同じ材料で第３の電極７５１４が形成されている。第１の電極７５０４
、第２の電極、第３の電極７５１４によって容量素子７５２３が構成されている。
また、第１の層間絶縁物７５１２には開口部７５１５が形成されている。駆動トランジス
タ７５２２、容量素子７５２３及び開口部７５１５を覆うように第２の層間絶縁物７５１
６が形成され、第２の層間絶縁物７５１６上にコンタクトホールを介して、画素電極７５
１７が形成されている。また、画素電極７５１７の端部を覆って絶縁物７５１８が形成さ
れている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素
電極７５１７上に有機化合物を含む層７５１９及び対向電極７５２０が形成され、画素電
極７５１７と対向電極７５２０とで有機化合物を含む層７５１９が挟まれた領域では発光
素子７５２１が形成されている。そして、発光素子７５２１の下部に開口部７５１５が位
置している。つまり、発光素子７５２１からの発光を基板側から取り出すときには、開口
部７５１５を有するため透過率を高めることができる。
タ７５２２、容量素子７５２３及び開口部７５１５を覆うように第２の層間絶縁物７５１
６が形成され、第２の層間絶縁物７５１６上にコンタクトホールを介して、画素電極７５
１７が形成されている。また、画素電極７５１７の端部を覆って絶縁物７５１８が形成さ
れている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素
電極７５１７上に有機化合物を含む層７５１９及び対向電極７５２０が形成され、画素電
極７５１７と対向電極７５２０とで有機化合物を含む層７５１９が挟まれた領域では発光
素子７５２１が形成されている。そして、発光素子７５２１の下部に開口部７５１５が位
置している。つまり、発光素子７５２１からの発光を基板側から取り出すときには、開口
部７５１５を有するため透過率を高めることができる。
また、図１０８（ａ）において画素電極７５１７と同層に同じ材料を用いて第４の電極７
５２４を形成して、図１０８（ｂ）のような構成としてもよい。すると、第１の電極７５
０４、第２の電極、第３の電極７５１４及び第４の電極７５２４によって構成される容量
素子７５２３を形成することができる。
５２４を形成して、図１０８（ｂ）のような構成としてもよい。すると、第１の電極７５
０４、第２の電極、第３の電極７５１４及び第４の電極７５２４によって構成される容量
素子７５２３を形成することができる。
次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合
について説明する。図１０９にはトップゲートのトランジスタ、図１１０及び図１１１に
はボトムゲートのトランジスタの場合について示す。
について説明する。図１０９にはトップゲートのトランジスタ、図１１０及び図１１１に
はボトムゲートのトランジスタの場合について示す。
アモルファスシリコンを半導体層に用いた順スタガ構造のトランジスタの断面を図１０９
（ａ）に示す。に示すように、基板７６０１上に下地膜７６０２が形成されている。さら
に下地膜７６０２上に画素電極７６０３が形成されている。また、画素電極７６０３と同
層に同じ材料からなる第１の電極７６０４が形成されている。
（ａ）に示す。に示すように、基板７６０１上に下地膜７６０２が形成されている。さら
に下地膜７６０２上に画素電極７６０３が形成されている。また、画素電極７６０３と同
層に同じ材料からなる第１の電極７６０４が形成されている。
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることがで
きる。また、下地膜７６０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、
酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
きる。また、下地膜７６０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、
酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
また、下地膜７６０２上に配線７６０５及び配線７６０６が形成され、画素電極７６０３
の端部が配線７６０５で覆われている。配線７６０５及び配線７６０６の上部にＮ型の導
電型を有するＮ型半導体層７６０７及びＮ型半導体層７６０８が形成されている。また、
配線７６０５と配線７６０６の間であって、下地膜７６０２上に半導体層７６０９が形成
されている。そして、半導体層７６０９の一部はＮ型半導体層７６０７及びＮ型半導体層
７６０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓ
ｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されてい
る。また、半導体層７６０９上にゲート絶縁膜７６１０が形成されている。また、ゲート
絶縁膜７６１０と同層の同じ材料からなる絶縁膜７６１１が第１の電極７６０４上にも形
成されている。なお、ゲート絶縁膜７６１０としては酸化珪素膜や窒化珪素膜などが用い
られる。
の端部が配線７６０５で覆われている。配線７６０５及び配線７６０６の上部にＮ型の導
電型を有するＮ型半導体層７６０７及びＮ型半導体層７６０８が形成されている。また、
配線７６０５と配線７６０６の間であって、下地膜７６０２上に半導体層７６０９が形成
されている。そして、半導体層７６０９の一部はＮ型半導体層７６０７及びＮ型半導体層
７６０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓ
ｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されてい
る。また、半導体層７６０９上にゲート絶縁膜７６１０が形成されている。また、ゲート
絶縁膜７６１０と同層の同じ材料からなる絶縁膜７６１１が第１の電極７６０４上にも形
成されている。なお、ゲート絶縁膜７６１０としては酸化珪素膜や窒化珪素膜などが用い
られる。
また、ゲート絶縁膜７６１０上に、ゲート電極７６１２が形成されている。また、ゲート
電極と同層に同じ材料でなる第２の電極７６１３が第１の電極７６０４上に絶縁膜７６１
１を介して形成されている。第１の電極７６０４及び第２の電極７６１３で絶縁膜７６１
１を挟まれた容量素子７６１９が形成されている。また、画素電極７６０３の端部、駆動
トランジスタ７６１８及び容量素子７６１９を覆い、層間絶縁物７６１４が形成されてい
る。
電極と同層に同じ材料でなる第２の電極７６１３が第１の電極７６０４上に絶縁膜７６１
１を介して形成されている。第１の電極７６０４及び第２の電極７６１３で絶縁膜７６１
１を挟まれた容量素子７６１９が形成されている。また、画素電極７６０３の端部、駆動
トランジスタ７６１８及び容量素子７６１９を覆い、層間絶縁物７６１４が形成されてい
る。
層間絶縁物７６１４及びその開口部に位置する画素電極７６０３上に有機化合物を含む層
７６１５及び対向電極７６１６が形成され、画素電極７６０３と対向電極７６１６とで有
機化合物を含む層７６１５が挟まれた領域では発光素子７６１７が形成されている。
７６１５及び対向電極７６１６が形成され、画素電極７６０３と対向電極７６１６とで有
機化合物を含む層７６１５が挟まれた領域では発光素子７６１７が形成されている。
また、図１０９（ａ）に示す第１の電極７６０４を図１０９（ｂ）に示すように第１の電
極７６２０で形成してもよい。第１の電極７６２０は配線７６０５及び７６０６と同層の
同一材料で形成されている。
極７６２０で形成してもよい。第１の電極７６２０は配線７６０５及び７６０６と同層の
同一材料で形成されている。
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用い
た表示パネルの部分断面を図１１０に示す。
た表示パネルの部分断面を図１１０に示す。
基板７７０１上に下地膜７７０２が形成されている。さらに下地膜７７０２上にゲート電
極７７０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極７
７０４が形成されている。ゲート電極７７０３の材料にはリンが添加された多結晶シリコ
ンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサ
イドでもよい。
極７７０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極７
７０４が形成されている。ゲート電極７７０３の材料にはリンが添加された多結晶シリコ
ンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサ
イドでもよい。
また、ゲート電極７７０３及び第１の電極７７０４を覆うようにゲート絶縁膜７７０５が
形成されている。ゲート絶縁膜７７０５としては酸化珪素膜や窒化珪素膜などが用いられ
る。
形成されている。ゲート絶縁膜７７０５としては酸化珪素膜や窒化珪素膜などが用いられ
る。
また、ゲート絶縁膜７７０５上に、半導体層７７０６が形成されている。また、半導体層
７７０６と同層に同じ材料からなる半導体層７７０７が形成されている。
７７０６と同層に同じ材料からなる半導体層７７０７が形成されている。
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることがで
きる。また、下地膜７６０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、
酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
きる。また、下地膜７６０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、
酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層７７０６上にはＮ型の導電性を有するＮ型半導体層７７０８、７７０９が形成さ
れ、半導体層７７０７上にはＮ型半導体層７７１０が形成されている。
れ、半導体層７７０７上にはＮ型半導体層７７１０が形成されている。
Ｎ型半導体層７７０８、７７０９上にはそれぞれ配線７７１１、７７１２が形成され、Ｎ
型半導体層７７１０上には配線７７１１及び７７１２と同層の同一材料からなる導電層７
７１３が形成されている。
型半導体層７７１０上には配線７７１１及び７７１２と同層の同一材料からなる導電層７
７１３が形成されている。
半導体層７７０７、Ｎ型半導体層７７１０及び導電層７７１３からなる第２の電極が構成
される。なお、この第２の電極と第１の電極７７０４でゲート絶縁膜７７０５を挟み込ん
だ構造の容量素子７７２０が形成されている。
される。なお、この第２の電極と第１の電極７７０４でゲート絶縁膜７７０５を挟み込ん
だ構造の容量素子７７２０が形成されている。
また、配線７７１１の一方の端部は延在し、その延在した配線７７１１上部に接して画素
電極７７１４が形成されている。
電極７７１４が形成されている。
また、画素電極７７１４の端部、駆動トランジスタ７７１９及び容量素子７７２０を覆う
ように絶縁物７７１５が形成されている。
ように絶縁物７７１５が形成されている。
画素電極７７１４及び絶縁物７７１５上には有機化合物を含む層７７１６及び対向電極７
７１７が形成され、画素電極７７１４と対向電極７７１７とで有機化合物を含む層７７１
６が挟まれた領域では発光素子７７１８が形成されている。
７１７が形成され、画素電極７７１４と対向電極７７１７とで有機化合物を含む層７７１
６が挟まれた領域では発光素子７７１８が形成されている。
容量素子の第２の電極の一部となる半導体層７７０７及びＮ型半導体層７７１０は設けな
くてもよい。つまり第２の電極は導電層７７１３とし、第１の電極７７０４と導電層７７
１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
くてもよい。つまり第２の電極は導電層７７１３とし、第１の電極７７０４と導電層７７
１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
なお、図１１０（ａ）において、配線７７１１を形成する前に画素電極７７１４を形成す
ることで、図１１０（ｂ）に示すような、画素電極７７１４からなる第２の電極７７２１
と第１の電極７７０４でゲート絶縁膜７７０５が挟まれた構造の容量素子７７２０を形成
することができる。
ることで、図１１０（ｂ）に示すような、画素電極７７１４からなる第２の電極７７２１
と第１の電極７７０４でゲート絶縁膜７７０５が挟まれた構造の容量素子７７２０を形成
することができる。
なお、図１１０では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが
、もちろんチャネル保護構造のトランジスタでもよい。チャネル保護構造のトランジスタ
の場合について、図１１１（ａ）、（ｂ）を用いて説明する。
、もちろんチャネル保護構造のトランジスタでもよい。チャネル保護構造のトランジスタ
の場合について、図１１１（ａ）、（ｂ）を用いて説明する。
図１１１（ａ）に示すチャネル保護型構造のトランジスタは図１１０（ａ）に示したチャ
ネルエッチ構造の駆動トランジスタ７７１９の半導体層７７０６のチャネルが形成される
領域上にエッチングのマスクとなる絶縁物７８０１が設けられている点が異なり、他の共
通しているところは共通の符号を用いている。
ネルエッチ構造の駆動トランジスタ７７１９の半導体層７７０６のチャネルが形成される
領域上にエッチングのマスクとなる絶縁物７８０１が設けられている点が異なり、他の共
通しているところは共通の符号を用いている。
また、同様に、図１１１（ｂ）に示すチャネル保護型構造のトランジスタは図１１０（ｂ
）に示したチャネルエッチ構造の駆動トランジスタ７７１９の半導体層７７０６のチャネ
ルが形成される領域上にエッチングのマスクとなる絶縁物７８０２が設けられている点が
異なり、他の共通しているところは共通の符号を用いている。
）に示したチャネルエッチ構造の駆動トランジスタ７７１９の半導体層７７０６のチャネ
ルが形成される領域上にエッチングのマスクとなる絶縁物７８０２が設けられている点が
異なり、他の共通しているところは共通の符号を用いている。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレ
イン領域など）に非結晶半導体膜を用いることで、製造コストを削減することができる。
例えば、第３の実施例に示す画素構成を用いることで非結晶半導体膜を適用することが可
能である。
イン領域など）に非結晶半導体膜を用いることで、製造コストを削減することができる。
例えば、第３の実施例に示す画素構成を用いることで非結晶半導体膜を適用することが可
能である。
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造
は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造の
ものを用いることができる。
は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造の
ものを用いることができる。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み
合わせて実施することが可能である。すなわち、本実施例において示した表示パネルに接
続される本発明のシフトレジスタ回路は、非選択期間において、トランジスタが一定時間
毎にオンすることで、出力端子に電源電位を供給する。こうすることで、シフトレジスタ
回路の出力端子は、該トランジスタを介して電源電位が供給される。該トランジスタは非
選択期間において常時オンしていないので、該トランジスタのしきい値電位のシフトは、
抑制される。また、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間
毎に電源電位が供給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生
することを抑制できる。
合わせて実施することが可能である。すなわち、本実施例において示した表示パネルに接
続される本発明のシフトレジスタ回路は、非選択期間において、トランジスタが一定時間
毎にオンすることで、出力端子に電源電位を供給する。こうすることで、シフトレジスタ
回路の出力端子は、該トランジスタを介して電源電位が供給される。該トランジスタは非
選択期間において常時オンしていないので、該トランジスタのしきい値電位のシフトは、
抑制される。また、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間
毎に電源電位が供給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生
することを抑制できる。
本発明の表示装置は様々な電子機器に適用することができる。具体的には電子機器の表示
部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ
、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、
オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュー
タ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体
的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し
、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ
、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、
オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュー
タ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体
的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し
、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
図１１７（Ａ）はディスプレイであり、筐体８４１０１、支持台８４１０２、表示部８４
１０３等を含む。本発明の画素構成を有する表示装置を表示部８４１０３に用いることが
できる。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、
広告表示用などの全ての情報表示用表示装置が含まれる。本発明の画素構成を有する表示
装置を表示部８４１０３に用いたディスプレイは、消費電力を抑えつつ、表示不良を防止
することができる。また、低コスト化を図ることも可能である。
１０３等を含む。本発明の画素構成を有する表示装置を表示部８４１０３に用いることが
できる。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、
広告表示用などの全ての情報表示用表示装置が含まれる。本発明の画素構成を有する表示
装置を表示部８４１０３に用いたディスプレイは、消費電力を抑えつつ、表示不良を防止
することができる。また、低コスト化を図ることも可能である。
近年、ディスプレイの大型化のニーズが強くなっている。そして、ディスプレイの大型化
に伴い価格の上昇が問題となっている。よって、いかに製造コストの削減を図り、高品質
な製品を少しでも低価格に抑えるかが課題となる。
に伴い価格の上昇が問題となっている。よって、いかに製造コストの削減を図り、高品質
な製品を少しでも低価格に抑えるかが課題となる。
例えば、第３の実施例に示す画素構成を表示パネルの画素部に用いることで、単極性のト
ランジスタからなる表示パネルを提供することができる。よって、工程数を減らし製造コ
ストを削減することができる。
ランジスタからなる表示パネルを提供することができる。よって、工程数を減らし製造コ
ストを削減することができる。
また、図１００（ａ）に示すように画素部と周辺の駆動回路を一体形成することにより、
単極性のトランジスタからなる回路で構成された表示パネルを形成することができる。
単極性のトランジスタからなる回路で構成された表示パネルを形成することができる。
また、画素部を構成する回路のトランジスタの半導体層に非結晶半導体（例えばアモルフ
ァスシリコン（ａ−Ｓｉ：Ｈ））を用いることで、工程を簡略化し、さらなるコストダウ
ンが図れる。この場合には図１０１（ｂ）や図１０２（ａ）に示したように、画素部の周
辺の駆動回路をＩＣチップ上に形成し、ＣＯＧ等で表示パネルに実装するよい。このよう
に、非結晶半導体を用いることでディスプレイの大型化が容易になる。
ァスシリコン（ａ−Ｓｉ：Ｈ））を用いることで、工程を簡略化し、さらなるコストダウ
ンが図れる。この場合には図１０１（ｂ）や図１０２（ａ）に示したように、画素部の周
辺の駆動回路をＩＣチップ上に形成し、ＣＯＧ等で表示パネルに実装するよい。このよう
に、非結晶半導体を用いることでディスプレイの大型化が容易になる。
図１１７（Ｂ）はカメラであり、本体８４２０１、表示部８４２０２、受像部８４２０３
、操作キー８４２０４、外部接続ポート８４２０５、シャッター８４２０６等を含む。
、操作キー８４２０４、外部接続ポート８４２０５、シャッター８４２０６等を含む。
近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、いかに
高性能なものを低価格に抑えるかが重要となる。本発明の画素構成を有する表示装置を表
示部８４２０２に用いたデジタルカメラは、消費電力を抑えつつ、表示不良を防止するこ
とができる。また、低コスト化を図ることも可能である。
高性能なものを低価格に抑えるかが重要となる。本発明の画素構成を有する表示装置を表
示部８４２０２に用いたデジタルカメラは、消費電力を抑えつつ、表示不良を防止するこ
とができる。また、低コスト化を図ることも可能である。
例えば、第３の実施例に示す画素構成を画素部に用いることで、単極性のトランジスタか
らなる画素部を形成することができる。また、図１０１（ａ）に示すように、動作速度の
高い信号制御回路はＩＣチップ上に形成し、比較的動作速度の低いゲートドライバを画素
部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能化を実現
し、低コスト化を図ることができる。また、画素部と、画素部と共に一体形成するゲート
ドライバに用いられるトランジスタの半導体層に非結晶半導体、例えばアモルファスシリ
コンを適用することでさらなる低コスト化が図れる。
らなる画素部を形成することができる。また、図１０１（ａ）に示すように、動作速度の
高い信号制御回路はＩＣチップ上に形成し、比較的動作速度の低いゲートドライバを画素
部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能化を実現
し、低コスト化を図ることができる。また、画素部と、画素部と共に一体形成するゲート
ドライバに用いられるトランジスタの半導体層に非結晶半導体、例えばアモルファスシリ
コンを適用することでさらなる低コスト化が図れる。
図１１７（Ｃ）はコンピュータであり、本体８４３０１、筐体８４３０２、表示部８４３
０３、キーボード８４３０４、外部接続ポート８４３０５、ポインティングデバイス８４
３０６等を含む。本発明の画素構成を有する表示装置を表示部８４３０３に用いたコンピ
ュータは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を
図ることも可能である。
０３、キーボード８４３０４、外部接続ポート８４３０５、ポインティングデバイス８４
３０６等を含む。本発明の画素構成を有する表示装置を表示部８４３０３に用いたコンピ
ュータは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を
図ることも可能である。
図１１７（Ｄ）はモバイルコンピュータであり、本体８４４０１、表示部８４４０２、ス
イッチ８４４０３、操作キー８４４０４、赤外線ポート８４４０５等を含む。本発明の画
素構成を有する表示装置を表示部８４４０２に用いたモバイルコンピュータは、消費電力
を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能であ
る。
イッチ８４４０３、操作キー８４４０４、赤外線ポート８４４０５等を含む。本発明の画
素構成を有する表示装置を表示部８４４０２に用いたモバイルコンピュータは、消費電力
を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能であ
る。
図１１７（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体８４５０１、筐体８４５０２、表示部Ａ８４５０３、表示部Ｂ８４５０４、
記録媒体読み込み部８４５０５、操作キー８４５０６、スピーカー部８４５０７等を含む
。表示部Ａ８４５０３は主として画像情報を表示し、表示部Ｂ８４５０４は主として文字
情報を表示することができる。本発明の画素構成を有する表示装置を表示部Ａ８４５０３
や表示部Ｂ８４５０４に用いた画像再生装置は、消費電力を抑えつつ、表示不良を防止す
ることができる。また、低コスト化を図ることも可能である。
であり、本体８４５０１、筐体８４５０２、表示部Ａ８４５０３、表示部Ｂ８４５０４、
記録媒体読み込み部８４５０５、操作キー８４５０６、スピーカー部８４５０７等を含む
。表示部Ａ８４５０３は主として画像情報を表示し、表示部Ｂ８４５０４は主として文字
情報を表示することができる。本発明の画素構成を有する表示装置を表示部Ａ８４５０３
や表示部Ｂ８４５０４に用いた画像再生装置は、消費電力を抑えつつ、表示不良を防止す
ることができる。また、低コスト化を図ることも可能である。
図１１７（Ｆ）はゴーグル型ディスプレイであり、本体８４６０１、表示部８４６０２、
イヤホン８４６０３、支持部８４６０４を含む。本発明の画素構成を有する表示装置を表
示部８４６０２に用いたゴーグル型ディスプレイは、消費電力を抑えつつ、表示不良を防
止することができる。また、低コスト化を図ることも可能である。
イヤホン８４６０３、支持部８４６０４を含む。本発明の画素構成を有する表示装置を表
示部８４６０２に用いたゴーグル型ディスプレイは、消費電力を抑えつつ、表示不良を防
止することができる。また、低コスト化を図ることも可能である。
図１１７（Ｇ）は携帯型遊技機であり、筐体８４７０１、表示部８４７０２、スピーカー
部８４７０３、操作キー８４７０４、記憶媒体挿入部８４７０５等を含む。本発明の画素
構成を有する表示装置を表示部８４７０２に用いた携帯型遊技機は、消費電力を抑えつつ
、表示不良を防止することができる。また、低コスト化を図ることも可能である。
部８４７０３、操作キー８４７０４、記憶媒体挿入部８４７０５等を含む。本発明の画素
構成を有する表示装置を表示部８４７０２に用いた携帯型遊技機は、消費電力を抑えつつ
、表示不良を防止することができる。また、低コスト化を図ることも可能である。
図１１７（Ｈ）はテレビ受像機能付きデジタルカメラであり、本体８４８０１、表示部８
４８０２、操作キー８４８０３、スピーカー８４８０４、シャッター８４８０５、受像部
８４８０６、アンテナ８４８０７等を含む。本発明の画素構成を有する表示装置を表示部
８４８０２に用いたテレビ受像機能付きデジタルカメラは、消費電力を抑えつつ、表示不
良を防止することができる。また、画素の開口率が高く高精細な表示が可能となる。また
、低コスト化を図ることも可能である。
４８０２、操作キー８４８０３、スピーカー８４８０４、シャッター８４８０５、受像部
８４８０６、アンテナ８４８０７等を含む。本発明の画素構成を有する表示装置を表示部
８４８０２に用いたテレビ受像機能付きデジタルカメラは、消費電力を抑えつつ、表示不
良を防止することができる。また、画素の開口率が高く高精細な表示が可能となる。また
、低コスト化を図ることも可能である。
例えば、図９６〜図９９、図１１８、及び図１１９の画素構成を画素部に用いることで、
画素の開口率を向上させることができる。具体的には、発光素子を駆動する駆動トランジ
スタにＮチャネル型のトランジスタを用いることで開口率が向上する。よって、高精細な
表示部を有するテレビ受像機能付きデジタルカメラを提供することができる。
画素の開口率を向上させることができる。具体的には、発光素子を駆動する駆動トランジ
スタにＮチャネル型のトランジスタを用いることで開口率が向上する。よって、高精細な
表示部を有するテレビ受像機能付きデジタルカメラを提供することができる。
このように多機能化し、テレビ受像機能付きデジタルカメラはテレビの視聴等に使用頻度
が高まる一方で、一回の充電により長時間使用できることが要求される。
が高まる一方で、一回の充電により長時間使用できることが要求される。
例えば、図１０１（ｂ）や図１０２（ａ）に示すように周辺駆動回路をＩＣチップ上に形
成し、ＣＭＯＳ等を用いることにより低消費電力化を図ることが可能である。
成し、ＣＭＯＳ等を用いることにより低消費電力化を図ることが可能である。
このように本発明は、あらゆる電子機器に適用することが可能である。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み
合わせて実施することが可能である。すなわち、本実施例において示した電子機器に接続
される本発明のシフトレジスタ回路は、非選択期間において、トランジスタが一定時間毎
にオンすることで、出力端子に電源電位を供給する。こうすることで、シフトレジスタ回
路の出力端子は、該トランジスタを介して電源電位が供給される。該トランジスタは非選
択期間において常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑
制される。また、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎
に電源電位が供給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生す
ることを抑制できる。
合わせて実施することが可能である。すなわち、本実施例において示した電子機器に接続
される本発明のシフトレジスタ回路は、非選択期間において、トランジスタが一定時間毎
にオンすることで、出力端子に電源電位を供給する。こうすることで、シフトレジスタ回
路の出力端子は、該トランジスタを介して電源電位が供給される。該トランジスタは非選
択期間において常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑
制される。また、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎
に電源電位が供給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生す
ることを抑制できる。
本実施例において、本発明の画素構成を用いた表示装置を表示部に有する携帯電話の構成
例について図１１６を用いて説明する。
例について図１１６を用いて説明する。
表示パネル８３０１はハウジング８３３０に脱着自在に組み込まれる。ハウジング８３３
０は表示パネル８３０１のサイズに合わせて、形状や寸法を適宜変更することができる。
表示パネル８３０１を固定したハウジング８３３０はプリント基板８３３１に嵌入されモ
ジュールとして組み立てられる。
０は表示パネル８３０１のサイズに合わせて、形状や寸法を適宜変更することができる。
表示パネル８３０１を固定したハウジング８３３０はプリント基板８３３１に嵌入されモ
ジュールとして組み立てられる。
表示パネル８３０１はＦＰＣ８３１３を介してプリント基板８３３１に接続される。プリ
ント基板８３３１には、スピーカー８３３２、マイクロフォン８３３３、送受信回路８３
３４、ＣＰＵ及びコントローラなどを含む信号処理回路８３３５が形成されている。この
ようなモジュールと、入力手段８３３６、バッテリー８３３７を組み合わせ、筐体８３３
９に収納する。表示パネル８３０１の画素部は筐体８３３９に形成された開口窓から視認
できように配置する。
ント基板８３３１には、スピーカー８３３２、マイクロフォン８３３３、送受信回路８３
３４、ＣＰＵ及びコントローラなどを含む信号処理回路８３３５が形成されている。この
ようなモジュールと、入力手段８３３６、バッテリー８３３７を組み合わせ、筐体８３３
９に収納する。表示パネル８３０１の画素部は筐体８３３９に形成された開口窓から視認
できように配置する。
表示パネル８３０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数
の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動回路（複
数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチッ
プをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル８３０１に実装してもよい。あ
るいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）や
プリント基板を用いてガラス基板と接続してもよい。このような構成とすることで、表示
装置の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることがで
きる。また、携帯電話機の低コスト化を図ることができる。
の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動回路（複
数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチッ
プをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル８３０１に実装してもよい。あ
るいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）や
プリント基板を用いてガラス基板と接続してもよい。このような構成とすることで、表示
装置の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることがで
きる。また、携帯電話機の低コスト化を図ることができる。
また、画素部には上記実施例で示した画素構成を適宜適用することができる。
例えば、第３の実施例に示す画素構成等を適用することで、低コスト化を実現するため画
素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程
の削減を図ることができる。
素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程
の削減を図ることができる。
また、さらに消費電力の低減を図るため、図１０１（ｂ）や図１０２（ａ）に示すように
、基板上にトランジスタを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に
形成し、そのＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）などで表示パネルに実装し
てもよい。
、基板上にトランジスタを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に
形成し、そのＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）などで表示パネルに実装し
てもよい。
また、本実施例に示した構成は携帯電話の一例であって、本発明の画素構成はこのような
構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。
構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み
合わせて実施することが可能である。すなわち、本実施例において示した携帯電話が具備
する本発明のシフトレジスタ回路は、非選択期間において、トランジスタが一定時間毎に
オンすることで、出力端子に電源電位を供給する。こうすることで、シフトレジスタ回路
の出力端子は、該トランジスタを介して電源電位が供給される。該トランジスタは非選択
期間において常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑制
される。また、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎に
電源電位が供給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生する
ことを抑制できる。
合わせて実施することが可能である。すなわち、本実施例において示した携帯電話が具備
する本発明のシフトレジスタ回路は、非選択期間において、トランジスタが一定時間毎に
オンすることで、出力端子に電源電位を供給する。こうすることで、シフトレジスタ回路
の出力端子は、該トランジスタを介して電源電位が供給される。該トランジスタは非選択
期間において常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑制
される。また、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎に
電源電位が供給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生する
ことを抑制できる。
本実施例においては、本発明の画素構成を用いた表示装置を表示部に有する電子機器、特
にＥＬモジュールを具備するテレビ受像器の構成例について説明する。
にＥＬモジュールを具備するテレビ受像器の構成例について説明する。
図１１２は表示パネル７９０１と、回路基板７９１１を組み合わせたＥＬモジュールを示
している。表示パネル７９０１は画素部７９０２、走査線駆動回路７９０３及び信号線駆
動回路７９０４を有している。回路基板７９１１には、例えば、コントロール回路７９１
２や信号分割回路７９１３などが形成されている。表示パネル７９０１と回路基板７９１
１は接続配線７９１４によって接続されている。接続配線にはＦＰＣ等を用いることがで
きる。
している。表示パネル７９０１は画素部７９０２、走査線駆動回路７９０３及び信号線駆
動回路７９０４を有している。回路基板７９１１には、例えば、コントロール回路７９１
２や信号分割回路７９１３などが形成されている。表示パネル７９０１と回路基板７９１
１は接続配線７９１４によって接続されている。接続配線にはＦＰＣ等を用いることがで
きる。
表示パネル７９０１は、画素部７９０２と一部の周辺駆動回路（複数の駆動回路のうち動
作周波数の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動
回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、その
ＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル７９０１に実装す
るとよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）やプリント基板を用いて表示パネル７９０１に実装してもよい。
作周波数の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動
回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、その
ＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル７９０１に実装す
るとよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）やプリント基板を用いて表示パネル７９０１に実装してもよい。
また、画素部には上記実施例で示した画素構成を適宜適用することができる。
例えば、第３の実施例に示す画素構成等を適用することで、低コスト化を実現するため画
素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程
の削減を図ることができる。
素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程
の削減を図ることができる。
また、さらに消費電力の低減を図るため、ガラス基板上にトランジスタを用いて画素部を
形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉ
ｐ Ｏｎ Ｇｌａｓｓ）等で表示パネルに実装してもよい。
形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉ
ｐ Ｏｎ Ｇｌａｓｓ）等で表示パネルに実装してもよい。
また、上記実施例の図９６〜図９９、図１１８、及び図１１９の画素構成を適用すること
で、Ｎチャネル型のトランジスタのみで画素を構成することができるため、非結晶半導体
（例えば、アモルファスシリコン）をトランジスタの半導体層に適用することが可能とな
る。つまり、均一な結晶性半導体膜を作製することが困難な大型の表示装置の作製が可能
となる。また、画素を構成するトランジスタの半導体層に非結晶半導体膜を用いることに
より、製造工程を削減することができ、製造コストの削減も図ることができる。
で、Ｎチャネル型のトランジスタのみで画素を構成することができるため、非結晶半導体
（例えば、アモルファスシリコン）をトランジスタの半導体層に適用することが可能とな
る。つまり、均一な結晶性半導体膜を作製することが困難な大型の表示装置の作製が可能
となる。また、画素を構成するトランジスタの半導体層に非結晶半導体膜を用いることに
より、製造工程を削減することができ、製造コストの削減も図ることができる。
なお、非結晶半導体膜を、画素を構成するトランジスタの半導体層に適用する場合には、
基板上にトランジスタを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形
成し、そのＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）で表示パネルに実装するとよ
い。なお、基板上に画素部を形成し、その基板上に周辺駆動回路を形成したＩＣチップを
ＣＯＧ等で実装した構成は図１０１（ｂ）に一例を示してある。
基板上にトランジスタを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形
成し、そのＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）で表示パネルに実装するとよ
い。なお、基板上に画素部を形成し、その基板上に周辺駆動回路を形成したＩＣチップを
ＣＯＧ等で実装した構成は図１０１（ｂ）に一例を示してある。
このＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図１１３は、Ｅ
Ｌテレビ受像機の主要な構成を示すブロック図である。チューナ８００１は映像信号と音
声信号を受信する。映像信号は、映像信号増幅回路８００２と、そこから出力される信号
を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路８００３と、その映像
信号を駆動回路の入力仕様に変換するためのコントロール回路８０１２により処理される
。コントロール回路８０１２は、走査線側と信号線側にそれぞれ信号が出力する。デジタ
ル駆動する場合には、信号線側に信号分割回路８０１３を設け、入力デジタル信号をｍ個
に分割して供給する構成としてもよい。
Ｌテレビ受像機の主要な構成を示すブロック図である。チューナ８００１は映像信号と音
声信号を受信する。映像信号は、映像信号増幅回路８００２と、そこから出力される信号
を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路８００３と、その映像
信号を駆動回路の入力仕様に変換するためのコントロール回路８０１２により処理される
。コントロール回路８０１２は、走査線側と信号線側にそれぞれ信号が出力する。デジタ
ル駆動する場合には、信号線側に信号分割回路８０１３を設け、入力デジタル信号をｍ個
に分割して供給する構成としてもよい。
チューナ８００１で受信した信号のうち、音声信号は音声信号増幅回路８００４に送られ
、その出力は音声信号処理回路８００５を経てスピーカー８００７に供給される。制御回
路８００８は受信局（受信周波数）や音量の制御情報を入力部８００９から受け、チュー
ナ８００１や音声信号処理回路８００５に信号を送出する。
、その出力は音声信号処理回路８００５を経てスピーカー８００７に供給される。制御回
路８００８は受信局（受信周波数）や音量の制御情報を入力部８００９から受け、チュー
ナ８００１や音声信号処理回路８００５に信号を送出する。
また、図１１３とは別の形態のＥＬモジュールを組み込んだテレビ受像器について図１１
４（Ａ）に示す。図１１４（Ａ）において、表示画面８１０２はＥＬモジュールで形成さ
れる。また、スピーカー８１０３、操作スイッチ８１０４などが適宜備えられている。
４（Ａ）に示す。図１１４（Ａ）において、表示画面８１０２はＥＬモジュールで形成さ
れる。また、スピーカー８１０３、操作スイッチ８１０４などが適宜備えられている。
また図１１４（Ｂ）に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を
示す。筐体８１１２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで
表示部８１１３やスピーカー部８１１７を駆動させる。バッテリーは充電器８１１０で繰
り返し充電が可能となっている。また、充電器８１１０は映像信号を送受信することが可
能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体８１１２
は操作キー８１１６によって制御する。また、図１１４（Ｂ）に示す装置は、操作キー８
１１６を操作することによって、筐体８１１２から充電器８１１０に信号を送ることも可
能であるため映像音声双方向通信装置とも言える。また、操作キー８１１６を操作するこ
とによって、筐体８１１２から充電器８１１０に信号を送り、さらに充電器８１１０が送
信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能
であり、汎用遠隔制御装置とも言える。本発明は表示部８１１３に適用することができる
。
示す。筐体８１１２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで
表示部８１１３やスピーカー部８１１７を駆動させる。バッテリーは充電器８１１０で繰
り返し充電が可能となっている。また、充電器８１１０は映像信号を送受信することが可
能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体８１１２
は操作キー８１１６によって制御する。また、図１１４（Ｂ）に示す装置は、操作キー８
１１６を操作することによって、筐体８１１２から充電器８１１０に信号を送ることも可
能であるため映像音声双方向通信装置とも言える。また、操作キー８１１６を操作するこ
とによって、筐体８１１２から充電器８１１０に信号を送り、さらに充電器８１１０が送
信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能
であり、汎用遠隔制御装置とも言える。本発明は表示部８１１３に適用することができる
。
図１１５（Ａ）は表示パネル８２０１とプリント配線基板８２０２を組み合わせたモジュ
ールを示している。表示パネル８２０１は、複数の画素が設けられた画素部８２０３と、
第１のゲートドライバ８２０４、第２のゲートドライバ８２０５と、選択された画素にビ
デオ信号を供給する信号線駆動回路８２０６を備えている。
ールを示している。表示パネル８２０１は、複数の画素が設けられた画素部８２０３と、
第１のゲートドライバ８２０４、第２のゲートドライバ８２０５と、選択された画素にビ
デオ信号を供給する信号線駆動回路８２０６を備えている。
プリント配線基板８２０２には、コントローラ８２０７、中央処理装置（ＣＰＵ８２０８
）、メモリ８２０９、電源回路８２１０、音声処理回路８２１１及び送受信回路８２１２
などが備えられている。プリント配線基板８２０２と表示パネル８２０１は、フレキシブ
ル配線基板８２１３（ＦＰＣ）により接続されている。プリント配線基板８２０２には、
容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上
がりが鈍ったりすることを防ぐ構成としてもよい。また、コントローラ８２０７、音声処
理回路８２１１、メモリ８２０９、ＣＰＵ８２０８、電源回路８２１０などは、ＣＯＧ（
ＣｈｉｐＯｎＧｌａｓｓ）方式を用いて表示パネル８２０１に実装することもできる。Ｃ
ＯＧ方式により、プリント配線基板８２０２の規模を縮小することができる。
）、メモリ８２０９、電源回路８２１０、音声処理回路８２１１及び送受信回路８２１２
などが備えられている。プリント配線基板８２０２と表示パネル８２０１は、フレキシブ
ル配線基板８２１３（ＦＰＣ）により接続されている。プリント配線基板８２０２には、
容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上
がりが鈍ったりすることを防ぐ構成としてもよい。また、コントローラ８２０７、音声処
理回路８２１１、メモリ８２０９、ＣＰＵ８２０８、電源回路８２１０などは、ＣＯＧ（
ＣｈｉｐＯｎＧｌａｓｓ）方式を用いて表示パネル８２０１に実装することもできる。Ｃ
ＯＧ方式により、プリント配線基板８２０２の規模を縮小することができる。
プリント配線基板８２０２に備えられたインターフェース部（Ｉ／Ｆ部８２１４）を介し
て、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うため
のアンテナ用ポート８２１５が、プリント配線基板８２０２に設けられている。
て、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うため
のアンテナ用ポート８２１５が、プリント配線基板８２０２に設けられている。
図１１５（Ｂ）は、図１１５（Ａ）に示したモジュールのブロック図を示す。このモジュ
ールは、メモリ８２０９としてＶＲＡＭ８２１６、ＤＲＡＭ８２１７、フラッシュメモリ
８２１８などが含まれている。ＶＲＡＭ８２１６にはパネルに表示する画像のデータが、
ＤＲＡＭ８２１７には画像データまたは音声データが、フラッシュメモリ８２１８には各
種プログラムが記憶されている。
ールは、メモリ８２０９としてＶＲＡＭ８２１６、ＤＲＡＭ８２１７、フラッシュメモリ
８２１８などが含まれている。ＶＲＡＭ８２１６にはパネルに表示する画像のデータが、
ＤＲＡＭ８２１７には画像データまたは音声データが、フラッシュメモリ８２１８には各
種プログラムが記憶されている。
電源回路８２１０は、表示パネル８２０１、コントローラ８２０７、ＣＰＵ８２０８、音
声処理回路８２１１、メモリ８２０９、送受信回路８２１２を動作させる電力を供給する
。またパネルの仕様によっては、電源回路８２１０に電流源が備えられている場合もある
。
声処理回路８２１１、メモリ８２０９、送受信回路８２１２を動作させる電力を供給する
。またパネルの仕様によっては、電源回路８２１０に電流源が備えられている場合もある
。
ＣＰＵ８２０８は、制御信号生成回路８２２０、デコーダ８２２１、レジスタ８２２２、
演算回路８２２３、ＲＡＭ８２２４、ＣＰＵ８２０８用のインターフェース８２１９など
を有している。インターフェース８２１９を介してＣＰＵ８２０８に入力された各種信号
は、一旦レジスタ８２２２に保持された後、演算回路８２２３、デコーダ８２２１などに
入力される。演算回路８２２３では、入力された信号に基づき演算を行い、各種命令を送
る場所を指定する。一方デコーダ８２２１に入力された信号はデコードされ、制御信号生
成回路８２２０に入力される。制御信号生成回路８２２０は入力された信号に基づき、各
種命令を含む信号を生成し、演算回路８２２３において指定された場所、具体的にはメモ
リ８２０９、送受信回路８２１２、音声処理回路８２１１、コントローラ８２０７などに
送る。
演算回路８２２３、ＲＡＭ８２２４、ＣＰＵ８２０８用のインターフェース８２１９など
を有している。インターフェース８２１９を介してＣＰＵ８２０８に入力された各種信号
は、一旦レジスタ８２２２に保持された後、演算回路８２２３、デコーダ８２２１などに
入力される。演算回路８２２３では、入力された信号に基づき演算を行い、各種命令を送
る場所を指定する。一方デコーダ８２２１に入力された信号はデコードされ、制御信号生
成回路８２２０に入力される。制御信号生成回路８２２０は入力された信号に基づき、各
種命令を含む信号を生成し、演算回路８２２３において指定された場所、具体的にはメモ
リ８２０９、送受信回路８２１２、音声処理回路８２１１、コントローラ８２０７などに
送る。
メモリ８２０９、送受信回路８２１２、音声処理回路８２１１、コントローラ８２０７は
、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
入力手段８２２５から入力された信号は、Ｉ／Ｆ部８２１４を介してプリント配線基板８
２０２に実装されたＣＰＵ８２０８に送られる。制御信号生成回路８２２０は、ポインテ
ィングデバイスやキーボードなどの入力手段８２２５から送られてきた信号に従い、ＶＲ
ＡＭ８２１６に格納してある画像データを所定のフォーマットに変換し、コントローラ８
２０７に送付する。
２０２に実装されたＣＰＵ８２０８に送られる。制御信号生成回路８２２０は、ポインテ
ィングデバイスやキーボードなどの入力手段８２２５から送られてきた信号に従い、ＶＲ
ＡＭ８２１６に格納してある画像データを所定のフォーマットに変換し、コントローラ８
２０７に送付する。
コントローラ８２０７は、パネルの仕様に合わせてＣＰＵ８２０８から送られてきた画像
データを含む信号にデータ処理を施し、表示パネル８２０１に供給する。またコントロー
ラ８２０７は、電源回路８２１０から入力された電源電圧やＣＰＵ８２０８から入力され
た各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧
（ＡＣＣｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル８２０１に供給する。
データを含む信号にデータ処理を施し、表示パネル８２０１に供給する。またコントロー
ラ８２０７は、電源回路８２１０から入力された電源電圧やＣＰＵ８２０８から入力され
た各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧
（ＡＣＣｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル８２０１に供給する。
送受信回路８２１２では、アンテナ８２２８において電波として送受信される信号が処理
されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔ
ｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路８２１２において送
受信される信号のうち音声情報を含む信号が、ＣＰＵ８２０８からの命令に従って、音声
処理回路８２１１に送られる。
されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔ
ｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路８２１２において送
受信される信号のうち音声情報を含む信号が、ＣＰＵ８２０８からの命令に従って、音声
処理回路８２１１に送られる。
ＣＰＵ８２０８の命令に従って送られてきた音声情報を含む信号は、音声処理回路８２１
１において音声信号に復調され、スピーカー８２２７に送られる。またマイク８２２６か
ら送られてきた音声信号は、音声処理回路８２１１において変調され、ＣＰＵ８２０８か
らの命令に従って、送受信回路８２１２に送られる。
１において音声信号に復調され、スピーカー８２２７に送られる。またマイク８２２６か
ら送られてきた音声信号は、音声処理回路８２１１において変調され、ＣＰＵ８２０８か
らの命令に従って、送受信回路８２１２に送られる。
コントローラ８２０７、ＣＰＵ８２０８、電源回路８２１０、音声処理回路８２１１、メ
モリ８２０９を、本実施例のパッケージとして実装することができる。
モリ８２０９を、本実施例のパッケージとして実装することができる。
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、
鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表
示媒体として様々な用途に適用することができる。
鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表
示媒体として様々な用途に適用することができる。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み
合わせて実施することが可能である。すなわち、本実施例において示した電子機器が具備
する本発明のシフトレジスタ回路は、非選択期間において、トランジスタが一定時間毎に
オンすることで、出力端子に電源電位を供給する。こうすることで、シフトレジスタ回路
の出力端子は、該トランジスタを介して電源電位が供給される。該トランジスタは非選択
期間において常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑制
される。また、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎に
電源電位が供給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生する
ことを抑制できる。
合わせて実施することが可能である。すなわち、本実施例において示した電子機器が具備
する本発明のシフトレジスタ回路は、非選択期間において、トランジスタが一定時間毎に
オンすることで、出力端子に電源電位を供給する。こうすることで、シフトレジスタ回路
の出力端子は、該トランジスタを介して電源電位が供給される。該トランジスタは非選択
期間において常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑制
される。また、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎に
電源電位が供給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生する
ことを抑制できる。
１０ フリップフロップ回路
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ トランジスタ
１６ トランジスタ
１７ トランジスタ
１８ トランジスタ
１９ 容量素子
７０ フリップフロップ回路
８０ フリップフロップ回路
９０ フリップフロップ回路
９１ 抵抗素子
１００ フリップフロップ回路
１０１ トランジスタ
１１０ フリップフロップ回路
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１１５ トランジスタ
１１６ トランジスタ
１１７ トランジスタ
１１８ トランジスタ
１１９ 容量素子
１２０ フリップフロップ回路
１３０ フリップフロップ回路
１４０ フリップフロップ回路
１５０ フリップフロップ回路
１５１ 抵抗素子
１６０ フリップフロップ回路
１６１ トランジスタ
１７１ フリップフロップ回路
１７２ 制御信号線
１７３ 制御信号線
１７４ 制御信号線
１８１ トランジスタ
１８３ トランジスタ
２００ シフトレジスタ回路
２０１ バッファ回路
２１０ バッファ回路
２１１ インバータ回路
２１１Ａ インバータ回路
２１１Ｂ インバータ回路
２２０ バッファ回路
２２１ ＮＡＮＤ回路
２２２ 制御信号線
２３０ バッファ回路
２３１ ＮＯＲ回路
２４０ バッファ回路
２５０ バッファ回路
２６０ バッファ回路
２７０ バッファ回路
２８０ インバータ回路
２８１ トランジスタ
２８２ トランジスタ
２９０ インバータ回路
２９１ トランジスタ
２９２ トランジスタ
２９３ トランジスタ
２９４ 容量素子
３００ インバータ回路
３０１ トランジスタ
３１０ インバータ回路
３２０ インバータ回路
３２１ 抵抗素子
３３０ インバータ回路
３３１ トランジスタ
３４０ インバータ回路
３４１ トランジスタ
３５０ インバータ回路
３６０ インバータ回路
３７０ インバータ回路
３７１ トランジスタ
３８０ インバータ回路
３９０ インバータ回路
３９１ トランジスタ
４００ インバータ回路
４０１ トランジスタ
４１０ インバータ回路
４２０ ＮＡＮＤ回路
４２１ トランジスタ
４２２ トランジスタ
４２３ トランジスタ
４３０ ＮＡＮＤ回路
４３１ トランジスタ
４３２ トランジスタ
４３３ トランジスタ
４３４ トランジスタ
４３５ 容量素子
４４０ ＮＡＮＤ回路
４４１ トランジスタ
４５０ ＮＡＮＤ回路
４６０ ＮＡＮＤ回路
４６１ 抵抗素子
４７０ ＮＡＮＤ回路
４７１ トランジスタ
４７２ トランジスタ
４８０ ＮＡＮＤ回路
４８１ トランジスタ
４９０ ＮＡＮＤ回路
５００ ＮＯＲ回路
５０１ トランジスタ
５０２ トランジスタ
５０３ トランジスタ
５１０ ＮＯＲ回路
５１１ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ トランジスタ
５１５ 容量素子
５２０ ＮＯＲ回路
５２１ トランジスタ
５３０ ＮＯＲ回路
５４０ ＮＯＲ回路
５４１ 抵抗素子
５５０ ＮＯＲ回路
５５１ トランジスタ
５５２ トランジスタ
５６０ ＮＯＲ回路
５６１ トランジスタ
５７０ ＮＯＲ回路
５８０ インバータ回路
５８１ トランジスタ
５８２ トランジスタ
５９０ インバータ回路
５９１ トランジスタ
５９２ トランジスタ
５９３ トランジスタ
５９４ 容量素子
６００ インバータ回路
６０１ トランジスタ
６１０ インバータ回路
６２０ インバータ回路
６２１ 抵抗素子
６３０ インバータ回路
６３１ トランジスタ
６４０ インバータ回路
６４１ トランジスタ
６５０ インバータ回路
６６０ インバータ回路
６７０ インバータ回路
６７１ トランジスタ
６８０ インバータ回路
６９０ インバータ回路
７００ インバータ回路
７０１ トランジスタ
７１０ インバータ回路
７２０ ＮＯＲ回路
７２１ トランジスタ
７２２ トランジスタ
７２３ トランジスタ
７３０ ＮＯＲ回路
７３１ トランジスタ
７３２ トランジスタ
７３３ トランジスタ
７３４ トランジスタ
７３５ 容量素子
７４０ ＮＯＲ回路
７４１ トランジスタ
７５０ ＮＯＲ回路
７６０ ＮＯＲ回路
７６１ 抵抗素子
７７０ ＮＯＲ回路
７７１ トランジスタ
７７２ トランジスタ
７８０ ＮＡＮＤ回路
７８１ トランジスタ
７９０ ＮＯＲ回路
８００ ＮＡＮＤ回路
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８１０ ＮＡＮＤ回路
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
８１５ 容量素子
８２０ ＮＡＮＤ回路
８２１ トランジスタ
８３０ ＮＡＮＤ回路
８４０ ＮＡＮＤ回路
８４１ 抵抗素子
８５０ ＮＡＮＤ回路
８５１ トランジスタ
８５２ トランジスタ
８６０ ＮＡＮＤ回路
８６１ トランジスタ
８７０ ＮＡＮＤ回路
８８０ シフトレジスタ回路
８８１ 信号線
８９１ 信号線
８９２ 信号線
８９３ 信号線
９０１ トランジスタ
９１１ トランジスタ
９２０ 表示装置
９２１ 画素領域
９２２ ゲートドライバ
９２３ 制御信号線
９２４ ソース信号線
９２５ ゲート信号線
９２６ ＦＰＣ
９４１ 信号線制御回路
９４２ 制御信号線
９５０ 信号線制御回路
９５１ 制御信号線
９５２ 制御信号線
９５３ 制御信号線
９５４ ビデオ信号線
９５５ ソース信号線
９５６ ソース信号線
９５７ ソース信号線
９６０ 画素
９６１ トランジスタ
９６２ 液晶素子
９６３ 容量素子
９６４ 対向電極
９６５ コモン線
９７０ 画素
９７１ トランジスタ
９７２ トランジスタ
９７３ 表示素子
９７４ 容量素子
９７５ 共通電極
９７６ 電源線
９８０ 画素
９９０ 画素
９９１ トランジスタ
９９２ トランジスタ
９９３ トランジスタ
９９４ 容量素子
９９５ 電源線
１１８０ 画素
１１８１ トランジスタ
１１８２ トランジスタ
１１８３ トランジスタ
１１８４ トランジスタ
１１９０ 画素
１２００ 画素
１２０１ トランジスタ
１２１０ 画素
１２１１ トランジスタ
１２１２ トランジスタ
１２４１ インバータ回路
１２５１ インバータ回路
６７０１ 信号線制御回路
６７０２ 画素部
６７０３ 第１のゲートドライバ
６７０４ 封止基板
６７０５ シール材
６７０６ 第２のゲートドライバ
６７０７ 空間
６７０８ 配線
６７０９ ＦＰＣ
６７１０ 基板
６７１１ トランジスタ
６７１２ トランジスタ
６７１３ 画素電極
６７１４ 絶縁物
６７１６ 有機化合物を含む層
６７１７ 対向電極
６７１８ 発光素子
６７１９ ＩＣチップ
６７２０ Ｎチャネル型トランジスタ
６７２１ Ｎチャネル型トランジスタ
６８００ 基板
６８０１ 信号線制御回路
６８０２ 画素部
６８０３ 第１のゲートドライバ
６８０４ 第２のゲートドライバ
６８０５ ＦＰＣ
６８０６ ＩＣチップ
６８０７ ＩＣチップ
６８０８ 封止基板
６８０９ シール材
６８１０ 基板
６８１１ 信号線制御回路
６８１２ 画素部
６８１３ 第２のゲートドライバ
６８１４ 第１のゲートドライバ
６８１５ ＦＰＣ
６８１６ ＩＣチップ
６８１７ ＩＣチップ
６８１８ 封止基板
６８１９ シール材
６９００ 基板
６９０１ 周辺駆動回路
６９０２ 画素部
６９０４ ＦＰＣ
６９０５ ＩＣチップ
６９０６ ＩＣチップ
６９０７ 封止基板
６９０８ シール材
６９１０ 基板
６９１１ 周辺駆動回路
６９１２ 画素部
６９１３ ＦＰＣ
６９１４ ＦＰＣ
７００１ 基板
７００２ 陽極
７００３ 正孔注入層
７００４ 正孔輸送層
７００５ 発光層
７００６ 電子輸送層
７００７ 電子注入層
７００８ 陰極
７０１１ 基板
７０１２ 陽極
７０１３ 正孔注入層
７０１４ 正孔輸送層
７０１５ 発光層
７０１６ 電子輸送層
７０１７ 電子注入層
７０１８ 陰極
７１００ 基板
７１０１ 駆動用ＴＦＴ
７１０２ 電極
７１０３ 有機化合物を含む層
７１０４ 電極
７２００ 基板
７２０１ 駆動用ＴＦＴ
７２０２ 下地膜
７２０３ 電極
７２０４ 有機化合物を含む層
７２０５ 電極
７２０６Ｂ カラーフィルター
７２０６Ｇ カラーフィルター
７２０６Ｒ カラーフィルター
７２０７ ＢＭ
７５０１ 基板
７５０２ 下地膜
７５０３ ゲート電極
７５０４ 電極
７５０５ ゲート絶縁膜
７５０６ チャネル形成領域
７５０７ ＬＤＤ領域
７５０８ 不純物領域
７５０９ チャネル形成領域
７５１０ ＬＤＤ領域
７５１１ 不純物領域
７５１２ 層間絶縁物
７５１３ 配線
７５１４ 電極
７５１５ 開口部
７５１６ 層間絶縁物
７５１７ 画素電極
７５１８ 絶縁物
７５１９ 有機化合物を含む層
７５２０ 対向電極
７５２１ 発光素子
７５２２ 駆動トランジスタ
７５２３ 容量素子
７５２４ 電極
７６０１ 基板
７６０２ 下地膜
７６０３ 画素電極
７６０４ 電極
７６０５ 配線
７６０６ 配線
７６０７ Ｎ型半導体層
７６０８ Ｎ型半導体層
７６０９ 半導体層
７６１０ ゲート絶縁膜
７６１１ 絶縁膜
７６１２ ゲート電極
７６１３ 電極
７６１４ 層間絶縁物
７６１５ 有機化合物を含む層
７６１６ 対向電極
７６１７ 発光素子
７６１８ 駆動トランジスタ
７６１９ 容量素子
７６２０ 電極
７７０１ 基板
７７０２ 下地膜
７７０３ ゲート電極
７７０４ 電極
７７０５ ゲート絶縁膜
７７０６ 半導体層
７７０７ 半導体層
７７０８ Ｎ型半導体層
７７０９ Ｎ型半導体層
７７１０ Ｎ型半導体層
７７１１ 配線
７７１２ 配線
７７１３ 導電層
７７１４ 画素電極
７７１５ 絶縁物
７７１６ 有機化合物を含む層
７７１７ 対向電極
７７１８ 発光素子
７７１９ 駆動トランジスタ
７７２０ 容量素子
７７２１ 電極
７８０１ 絶縁物
７８０２ 絶縁物
７９０１ 表示パネル
７９０２ 画素部
７９０３ 走査線駆動回路
７９０４ 信号線駆動回路
７９１１ 回路基板
７９１２ コントロール回路
７９１３ 信号分割回路
７９１４ 接続配線
８００１ チューナ
８００２ 映像信号増幅回路
８００３ 映像信号処理回路
８００４ 音声信号増幅回路
８００５ 音声信号処理回路
８００７ スピーカー
８００８ 制御回路
８００９ 入力部
８０１２ コントロール回路
８０１３ 信号分割回路
８１０１ 筐体
８１０２ 表示画面
８１０３ スピーカー
８１０４ 操作スイッチ
８１１０ 充電器
８１１２ 筐体
８１１３ 表示部
８１１６ 操作キー
８１１７ スピーカー部
８２０１ 表示パネル
８２０２ プリント配線基板
８２０３ 画素部
８２０４ 第１のゲートドライバ
８２０５ 第２のゲートドライバ
８２０６ 信号線駆動回路
８２０７ コントローラ
８２０８ ＣＰＵ
８２０９ メモリ
８２１０ 電源回路
８２１１ 音声処理回路
８２１２ 送受信回路
８２１３ フレキシブル配線基板
８２１４ Ｉ／Ｆ部
８２１５ アンテナ用ポート
８２１６ ＶＲＡＭ
８２１７ ＤＲＡＭ
８２１８ フラッシュメモリ
８２１９ インターフェース
８２２０ 制御信号生成回路
８２２１ デコーダ
８２２２ レジスタ
８２２３ 演算回路
８２２４ ＲＡＭ
８２２５ 入力手段
８２２６ マイク
８２２７ スピーカー
８２２８ アンテナ
８３０１ 表示パネル
８３１３ ＦＰＣ
８３３０ ハウジング
８３３１ プリント基板
８３３２ スピーカー
８３３３ マイクロフォン
８３３４ 送受信回路
８３３５ 信号処理回路
８３３６ 入力手段
８３３７ バッテリー
８３３９ 筐体
８３４０ アンテナ
１２２０１ 電源線
１２２０２ 制御線
１２２０３ 制御線
１２２０４ 制御線
１２２０５ 制御線
１２２０６ 電源線
１２２０７ 出力端子
１２２０８ 半導体層
１２２０９ ゲート配線層
１２２１０ 配線層
１２２１１ コンタクト層
２６１０１ 基板
２６１０２ 下地膜
２６１０３ チャネル形成領域
２６１０５ 不純物領域
２６１０６ チャネル形成領域
２６１０７ ＬＤＤ領域
２６１０８ 不純物領域
２６１０９ ゲート絶縁膜
２６１１０ ゲート電極
２６１１１ 上部電極
２６１１２ 層間絶縁物
２６１１３ 配線
２６１１４ 画素電極
２６１１５ 層間絶縁物
２６１１６ 有機化合物を含む層
２６１１７ 対向電極
２６１１８ 駆動トランジスタ
２６１１９ 容量素子
２６１２０ 発光素子
２６２０２ 領域
２６３０１ 上部電極
２６３０２ 容量素子
２７１０１ 基板
２７１０２ 下地膜
２７１０３ チャネル形成領域
２７１０５ 不純物領域
２７１０６ ゲート絶縁膜
２７１０７ ゲート電極
２７１０８ 電極
２７１０９ 層間絶縁物
２７１１０ 配線
２７１１１ 電極
２７１１２ 層間絶縁物
２７１１３ 画素電極
２７１１４ 電極
２７１１５ 層間絶縁物
２７１１６ 有機化合物を含む層
２７１１７ 対向電極
２７１１８ 駆動トランジスタ
２７１１９ 容量素子
２７１２０ 発光素子
８４１０１ 筐体
８４１０２ 支持台
８４１０３ 表示部
８４２０１ 本体
８４２０２ 表示部
８４２０３ 受像部
８４２０４ 操作キー
８４２０５ 外部接続ポート
８４２０６ シャッター
８４３０１ 本体
８４３０２ 筐体
８４３０３ 表示部
８４３０４ キーボード
８４３０５ 外部接続ポート
８４３０６ ポインティングデバイス
８４４０１ 本体
８４４０２ 表示部
８４４０３ スイッチ
８４４０４ 操作キー
８４４０５ 赤外線ポート
８４５０１ 本体
８４５０２ 筐体
８４５０３ 表示部Ａ
８４５０４ 表示部Ｂ
８４５０５ 記録媒体読み込み部
８４５０６ 操作キー
８４５０７ スピーカー部
８４６０１ 本体
８４６０２ 表示部
８４６０３ イヤホン
８４６０４ 支持部
８４７０１ 筐体
８４７０２ 表示部
８４７０３ スピーカー部
８４７０４ 操作キー
８４７０５ 記憶媒体挿入部
８４８０１ 本体
８４８０２ 表示部
８４８０３ 操作キー
８４８０４ スピーカー
８４８０５ シャッター
８４８０６ 受像部
８４８０７ アンテナ
ＳＳＰ 制御信号
ＣＫ 制御信号
ＣＫＢ 制御信号
ＳＲｏｕｔ 出力端子
ＳＲｏｕｔ１ 出力端子
ＳＲｏｕｔ２ 出力端子
ＳＲｏｕｔ３ 出力端子
ＳＲｏｕｔ４ 出力端子
ＳＲｏｕｔ５ 出力端子
ＳＲｏｕｔｎ 出力端子
ＧＤｏｕｔ 出力端子
ＧＤｏｕｔ１ 出力端子
ＧＤｏｕｔ２ 出力端子
ＧＤｏｕｔｎ 出力端子
ＳＤｏｕｔ 出力端子
ＳＤｏｕｔ１ 出力端子
ＳＤｏｕｔ２ 出力端子
ＳＤｏｕｔｎ 出力端子
ＳＷ スイッチ
ＳＷ１ スイッチ
ＳＷ２ スイッチ
ＳＷ３ スイッチ
ＳＳＰ 制御信号
ＯＵＴ 出力端子
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ トランジスタ
１６ トランジスタ
１７ トランジスタ
１８ トランジスタ
１９ 容量素子
７０ フリップフロップ回路
８０ フリップフロップ回路
９０ フリップフロップ回路
９１ 抵抗素子
１００ フリップフロップ回路
１０１ トランジスタ
１１０ フリップフロップ回路
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１１５ トランジスタ
１１６ トランジスタ
１１７ トランジスタ
１１８ トランジスタ
１１９ 容量素子
１２０ フリップフロップ回路
１３０ フリップフロップ回路
１４０ フリップフロップ回路
１５０ フリップフロップ回路
１５１ 抵抗素子
１６０ フリップフロップ回路
１６１ トランジスタ
１７１ フリップフロップ回路
１７２ 制御信号線
１７３ 制御信号線
１７４ 制御信号線
１８１ トランジスタ
１８３ トランジスタ
２００ シフトレジスタ回路
２０１ バッファ回路
２１０ バッファ回路
２１１ インバータ回路
２１１Ａ インバータ回路
２１１Ｂ インバータ回路
２２０ バッファ回路
２２１ ＮＡＮＤ回路
２２２ 制御信号線
２３０ バッファ回路
２３１ ＮＯＲ回路
２４０ バッファ回路
２５０ バッファ回路
２６０ バッファ回路
２７０ バッファ回路
２８０ インバータ回路
２８１ トランジスタ
２８２ トランジスタ
２９０ インバータ回路
２９１ トランジスタ
２９２ トランジスタ
２９３ トランジスタ
２９４ 容量素子
３００ インバータ回路
３０１ トランジスタ
３１０ インバータ回路
３２０ インバータ回路
３２１ 抵抗素子
３３０ インバータ回路
３３１ トランジスタ
３４０ インバータ回路
３４１ トランジスタ
３５０ インバータ回路
３６０ インバータ回路
３７０ インバータ回路
３７１ トランジスタ
３８０ インバータ回路
３９０ インバータ回路
３９１ トランジスタ
４００ インバータ回路
４０１ トランジスタ
４１０ インバータ回路
４２０ ＮＡＮＤ回路
４２１ トランジスタ
４２２ トランジスタ
４２３ トランジスタ
４３０ ＮＡＮＤ回路
４３１ トランジスタ
４３２ トランジスタ
４３３ トランジスタ
４３４ トランジスタ
４３５ 容量素子
４４０ ＮＡＮＤ回路
４４１ トランジスタ
４５０ ＮＡＮＤ回路
４６０ ＮＡＮＤ回路
４６１ 抵抗素子
４７０ ＮＡＮＤ回路
４７１ トランジスタ
４７２ トランジスタ
４８０ ＮＡＮＤ回路
４８１ トランジスタ
４９０ ＮＡＮＤ回路
５００ ＮＯＲ回路
５０１ トランジスタ
５０２ トランジスタ
５０３ トランジスタ
５１０ ＮＯＲ回路
５１１ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ トランジスタ
５１５ 容量素子
５２０ ＮＯＲ回路
５２１ トランジスタ
５３０ ＮＯＲ回路
５４０ ＮＯＲ回路
５４１ 抵抗素子
５５０ ＮＯＲ回路
５５１ トランジスタ
５５２ トランジスタ
５６０ ＮＯＲ回路
５６１ トランジスタ
５７０ ＮＯＲ回路
５８０ インバータ回路
５８１ トランジスタ
５８２ トランジスタ
５９０ インバータ回路
５９１ トランジスタ
５９２ トランジスタ
５９３ トランジスタ
５９４ 容量素子
６００ インバータ回路
６０１ トランジスタ
６１０ インバータ回路
６２０ インバータ回路
６２１ 抵抗素子
６３０ インバータ回路
６３１ トランジスタ
６４０ インバータ回路
６４１ トランジスタ
６５０ インバータ回路
６６０ インバータ回路
６７０ インバータ回路
６７１ トランジスタ
６８０ インバータ回路
６９０ インバータ回路
７００ インバータ回路
７０１ トランジスタ
７１０ インバータ回路
７２０ ＮＯＲ回路
７２１ トランジスタ
７２２ トランジスタ
７２３ トランジスタ
７３０ ＮＯＲ回路
７３１ トランジスタ
７３２ トランジスタ
７３３ トランジスタ
７３４ トランジスタ
７３５ 容量素子
７４０ ＮＯＲ回路
７４１ トランジスタ
７５０ ＮＯＲ回路
７６０ ＮＯＲ回路
７６１ 抵抗素子
７７０ ＮＯＲ回路
７７１ トランジスタ
７７２ トランジスタ
７８０ ＮＡＮＤ回路
７８１ トランジスタ
７９０ ＮＯＲ回路
８００ ＮＡＮＤ回路
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８１０ ＮＡＮＤ回路
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
８１５ 容量素子
８２０ ＮＡＮＤ回路
８２１ トランジスタ
８３０ ＮＡＮＤ回路
８４０ ＮＡＮＤ回路
８４１ 抵抗素子
８５０ ＮＡＮＤ回路
８５１ トランジスタ
８５２ トランジスタ
８６０ ＮＡＮＤ回路
８６１ トランジスタ
８７０ ＮＡＮＤ回路
８８０ シフトレジスタ回路
８８１ 信号線
８９１ 信号線
８９２ 信号線
８９３ 信号線
９０１ トランジスタ
９１１ トランジスタ
９２０ 表示装置
９２１ 画素領域
９２２ ゲートドライバ
９２３ 制御信号線
９２４ ソース信号線
９２５ ゲート信号線
９２６ ＦＰＣ
９４１ 信号線制御回路
９４２ 制御信号線
９５０ 信号線制御回路
９５１ 制御信号線
９５２ 制御信号線
９５３ 制御信号線
９５４ ビデオ信号線
９５５ ソース信号線
９５６ ソース信号線
９５７ ソース信号線
９６０ 画素
９６１ トランジスタ
９６２ 液晶素子
９６３ 容量素子
９６４ 対向電極
９６５ コモン線
９７０ 画素
９７１ トランジスタ
９７２ トランジスタ
９７３ 表示素子
９７４ 容量素子
９７５ 共通電極
９７６ 電源線
９８０ 画素
９９０ 画素
９９１ トランジスタ
９９２ トランジスタ
９９３ トランジスタ
９９４ 容量素子
９９５ 電源線
１１８０ 画素
１１８１ トランジスタ
１１８２ トランジスタ
１１８３ トランジスタ
１１８４ トランジスタ
１１９０ 画素
１２００ 画素
１２０１ トランジスタ
１２１０ 画素
１２１１ トランジスタ
１２１２ トランジスタ
１２４１ インバータ回路
１２５１ インバータ回路
６７０１ 信号線制御回路
６７０２ 画素部
６７０３ 第１のゲートドライバ
６７０４ 封止基板
６７０５ シール材
６７０６ 第２のゲートドライバ
６７０７ 空間
６７０８ 配線
６７０９ ＦＰＣ
６７１０ 基板
６７１１ トランジスタ
６７１２ トランジスタ
６７１３ 画素電極
６７１４ 絶縁物
６７１６ 有機化合物を含む層
６７１７ 対向電極
６７１８ 発光素子
６７１９ ＩＣチップ
６７２０ Ｎチャネル型トランジスタ
６７２１ Ｎチャネル型トランジスタ
６８００ 基板
６８０１ 信号線制御回路
６８０２ 画素部
６８０３ 第１のゲートドライバ
６８０４ 第２のゲートドライバ
６８０５ ＦＰＣ
６８０６ ＩＣチップ
６８０７ ＩＣチップ
６８０８ 封止基板
６８０９ シール材
６８１０ 基板
６８１１ 信号線制御回路
６８１２ 画素部
６８１３ 第２のゲートドライバ
６８１４ 第１のゲートドライバ
６８１５ ＦＰＣ
６８１６ ＩＣチップ
６８１７ ＩＣチップ
６８１８ 封止基板
６８１９ シール材
６９００ 基板
６９０１ 周辺駆動回路
６９０２ 画素部
６９０４ ＦＰＣ
６９０５ ＩＣチップ
６９０６ ＩＣチップ
６９０７ 封止基板
６９０８ シール材
６９１０ 基板
６９１１ 周辺駆動回路
６９１２ 画素部
６９１３ ＦＰＣ
６９１４ ＦＰＣ
７００１ 基板
７００２ 陽極
７００３ 正孔注入層
７００４ 正孔輸送層
７００５ 発光層
７００６ 電子輸送層
７００７ 電子注入層
７００８ 陰極
７０１１ 基板
７０１２ 陽極
７０１３ 正孔注入層
７０１４ 正孔輸送層
７０１５ 発光層
７０１６ 電子輸送層
７０１７ 電子注入層
７０１８ 陰極
７１００ 基板
７１０１ 駆動用ＴＦＴ
７１０２ 電極
７１０３ 有機化合物を含む層
７１０４ 電極
７２００ 基板
７２０１ 駆動用ＴＦＴ
７２０２ 下地膜
７２０３ 電極
７２０４ 有機化合物を含む層
７２０５ 電極
７２０６Ｂ カラーフィルター
７２０６Ｇ カラーフィルター
７２０６Ｒ カラーフィルター
７２０７ ＢＭ
７５０１ 基板
７５０２ 下地膜
７５０３ ゲート電極
７５０４ 電極
７５０５ ゲート絶縁膜
７５０６ チャネル形成領域
７５０７ ＬＤＤ領域
７５０８ 不純物領域
７５０９ チャネル形成領域
７５１０ ＬＤＤ領域
７５１１ 不純物領域
７５１２ 層間絶縁物
７５１３ 配線
７５１４ 電極
７５１５ 開口部
７５１６ 層間絶縁物
７５１７ 画素電極
７５１８ 絶縁物
７５１９ 有機化合物を含む層
７５２０ 対向電極
７５２１ 発光素子
７５２２ 駆動トランジスタ
７５２３ 容量素子
７５２４ 電極
７６０１ 基板
７６０２ 下地膜
７６０３ 画素電極
７６０４ 電極
７６０５ 配線
７６０６ 配線
７６０７ Ｎ型半導体層
７６０８ Ｎ型半導体層
７６０９ 半導体層
７６１０ ゲート絶縁膜
７６１１ 絶縁膜
７６１２ ゲート電極
７６１３ 電極
７６１４ 層間絶縁物
７６１５ 有機化合物を含む層
７６１６ 対向電極
７６１７ 発光素子
７６１８ 駆動トランジスタ
７６１９ 容量素子
７６２０ 電極
７７０１ 基板
７７０２ 下地膜
７７０３ ゲート電極
７７０４ 電極
７７０５ ゲート絶縁膜
７７０６ 半導体層
７７０７ 半導体層
７７０８ Ｎ型半導体層
７７０９ Ｎ型半導体層
７７１０ Ｎ型半導体層
７７１１ 配線
７７１２ 配線
７７１３ 導電層
７７１４ 画素電極
７７１５ 絶縁物
７７１６ 有機化合物を含む層
７７１７ 対向電極
７７１８ 発光素子
７７１９ 駆動トランジスタ
７７２０ 容量素子
７７２１ 電極
７８０１ 絶縁物
７８０２ 絶縁物
７９０１ 表示パネル
７９０２ 画素部
７９０３ 走査線駆動回路
７９０４ 信号線駆動回路
７９１１ 回路基板
７９１２ コントロール回路
７９１３ 信号分割回路
７９１４ 接続配線
８００１ チューナ
８００２ 映像信号増幅回路
８００３ 映像信号処理回路
８００４ 音声信号増幅回路
８００５ 音声信号処理回路
８００７ スピーカー
８００８ 制御回路
８００９ 入力部
８０１２ コントロール回路
８０１３ 信号分割回路
８１０１ 筐体
８１０２ 表示画面
８１０３ スピーカー
８１０４ 操作スイッチ
８１１０ 充電器
８１１２ 筐体
８１１３ 表示部
８１１６ 操作キー
８１１７ スピーカー部
８２０１ 表示パネル
８２０２ プリント配線基板
８２０３ 画素部
８２０４ 第１のゲートドライバ
８２０５ 第２のゲートドライバ
８２０６ 信号線駆動回路
８２０７ コントローラ
８２０８ ＣＰＵ
８２０９ メモリ
８２１０ 電源回路
８２１１ 音声処理回路
８２１２ 送受信回路
８２１３ フレキシブル配線基板
８２１４ Ｉ／Ｆ部
８２１５ アンテナ用ポート
８２１６ ＶＲＡＭ
８２１７ ＤＲＡＭ
８２１８ フラッシュメモリ
８２１９ インターフェース
８２２０ 制御信号生成回路
８２２１ デコーダ
８２２２ レジスタ
８２２３ 演算回路
８２２４ ＲＡＭ
８２２５ 入力手段
８２２６ マイク
８２２７ スピーカー
８２２８ アンテナ
８３０１ 表示パネル
８３１３ ＦＰＣ
８３３０ ハウジング
８３３１ プリント基板
８３３２ スピーカー
８３３３ マイクロフォン
８３３４ 送受信回路
８３３５ 信号処理回路
８３３６ 入力手段
８３３７ バッテリー
８３３９ 筐体
８３４０ アンテナ
１２２０１ 電源線
１２２０２ 制御線
１２２０３ 制御線
１２２０４ 制御線
１２２０５ 制御線
１２２０６ 電源線
１２２０７ 出力端子
１２２０８ 半導体層
１２２０９ ゲート配線層
１２２１０ 配線層
１２２１１ コンタクト層
２６１０１ 基板
２６１０２ 下地膜
２６１０３ チャネル形成領域
２６１０５ 不純物領域
２６１０６ チャネル形成領域
２６１０７ ＬＤＤ領域
２６１０８ 不純物領域
２６１０９ ゲート絶縁膜
２６１１０ ゲート電極
２６１１１ 上部電極
２６１１２ 層間絶縁物
２６１１３ 配線
２６１１４ 画素電極
２６１１５ 層間絶縁物
２６１１６ 有機化合物を含む層
２６１１７ 対向電極
２６１１８ 駆動トランジスタ
２６１１９ 容量素子
２６１２０ 発光素子
２６２０２ 領域
２６３０１ 上部電極
２６３０２ 容量素子
２７１０１ 基板
２７１０２ 下地膜
２７１０３ チャネル形成領域
２７１０５ 不純物領域
２７１０６ ゲート絶縁膜
２７１０７ ゲート電極
２７１０８ 電極
２７１０９ 層間絶縁物
２７１１０ 配線
２７１１１ 電極
２７１１２ 層間絶縁物
２７１１３ 画素電極
２７１１４ 電極
２７１１５ 層間絶縁物
２７１１６ 有機化合物を含む層
２７１１７ 対向電極
２７１１８ 駆動トランジスタ
２７１１９ 容量素子
２７１２０ 発光素子
８４１０１ 筐体
８４１０２ 支持台
８４１０３ 表示部
８４２０１ 本体
８４２０２ 表示部
８４２０３ 受像部
８４２０４ 操作キー
８４２０５ 外部接続ポート
８４２０６ シャッター
８４３０１ 本体
８４３０２ 筐体
８４３０３ 表示部
８４３０４ キーボード
８４３０５ 外部接続ポート
８４３０６ ポインティングデバイス
８４４０１ 本体
８４４０２ 表示部
８４４０３ スイッチ
８４４０４ 操作キー
８４４０５ 赤外線ポート
８４５０１ 本体
８４５０２ 筐体
８４５０３ 表示部Ａ
８４５０４ 表示部Ｂ
８４５０５ 記録媒体読み込み部
８４５０６ 操作キー
８４５０７ スピーカー部
８４６０１ 本体
８４６０２ 表示部
８４６０３ イヤホン
８４６０４ 支持部
８４７０１ 筐体
８４７０２ 表示部
８４７０３ スピーカー部
８４７０４ 操作キー
８４７０５ 記憶媒体挿入部
８４８０１ 本体
８４８０２ 表示部
８４８０３ 操作キー
８４８０４ スピーカー
８４８０５ シャッター
８４８０６ 受像部
８４８０７ アンテナ
ＳＳＰ 制御信号
ＣＫ 制御信号
ＣＫＢ 制御信号
ＳＲｏｕｔ 出力端子
ＳＲｏｕｔ１ 出力端子
ＳＲｏｕｔ２ 出力端子
ＳＲｏｕｔ３ 出力端子
ＳＲｏｕｔ４ 出力端子
ＳＲｏｕｔ５ 出力端子
ＳＲｏｕｔｎ 出力端子
ＧＤｏｕｔ 出力端子
ＧＤｏｕｔ１ 出力端子
ＧＤｏｕｔ２ 出力端子
ＧＤｏｕｔｎ 出力端子
ＳＤｏｕｔ 出力端子
ＳＤｏｕｔ１ 出力端子
ＳＤｏｕｔ２ 出力端子
ＳＤｏｕｔｎ 出力端子
ＳＷ スイッチ
ＳＷ１ スイッチ
ＳＷ２ スイッチ
ＳＷ３ スイッチ
ＳＳＰ 制御信号
ＯＵＴ 出力端子
Claims (13)
- ゲートドライバを有し、
前記ゲートドライバは、第１乃至第１１のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１０のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと電気的に接続され、
前記第１０のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのゲートは、前記第９のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、信号を伝達することができる機能を有する配線と電気的に接続されることを特徴とする半導体装置。 - ゲートドライバを有し、
前記ゲートドライバは、第１乃至第１１のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１０のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと電気的に接続され、
前記第１０のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのゲートは、前記第９のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、信号を伝達することができる機能を有する配線と電気的に接続されることを特徴とする半導体装置。 - ゲートドライバを有し、
前記ゲートドライバは、第１乃至第１１のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１０のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと電気的に接続され、
前記第１０のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのゲートは、前記第９のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、信号を伝達することができる機能を有する配線と電気的に接続されることを特徴とする半導体装置。 - ゲートドライバを有し、
前記ゲートドライバは、第１乃至第１１のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１０のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと電気的に接続され、
前記第１０のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのゲートは、前記第９のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、信号を伝達することができる機能を有する配線と電気的に接続されることを特徴とする半導体装置。 - ゲートドライバを有し、
前記ゲートドライバは、第１乃至第１１のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と直接接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと直接接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと直接接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと直接接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと直接接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１０のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと直接接続され、
前記第１０のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのゲートと直接接続され、
前記第１１のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと直接接続され、
前記第１１のトランジスタのゲートは、前記第９のトランジスタのゲートと直接接続され、
前記第１１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と直接接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第１１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第５のトランジスタのソース又はドレインの他方は、信号を伝達することができる機能を有する配線と電気的に接続されることを特徴とする半導体装置。 - ゲートドライバを有し、
前記ゲートドライバは、第１乃至第１１のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と直接接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと直接接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと直接接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと直接接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと直接接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１０のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと直接接続され、
前記第１０のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのゲートと直接接続され、
前記第１１のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと直接接続され、
前記第１１のトランジスタのゲートは、前記第９のトランジスタのゲートと直接接続され、
前記第１１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と直接接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第１１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと直接接続され、
前記第５のトランジスタのソース又はドレインの他方は、信号を伝達することができる機能を有する配線と電気的に接続されることを特徴とする半導体装置。 - ゲートドライバを有し、
前記ゲートドライバは、第１乃至第１１のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と直接接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと直接接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと直接接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと直接接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと直接接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１０のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと直接接続され、
前記第１０のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのゲートと直接接続され、
前記第１１のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと直接接続され、
前記第１１のトランジスタのゲートは、前記第９のトランジスタのゲートと直接接続され、
前記第１１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と直接接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第１１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第８のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの他方と直接接続され、
前記第５のトランジスタのソース又はドレインの他方は、信号を伝達することができる機能を有する配線と電気的に接続されることを特徴とする半導体装置。 - ゲートドライバを有し、
前記ゲートドライバは、第１乃至第１１のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と直接接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと直接接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと直接接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと直接接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと直接接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１０のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと直接接続され、
前記第１０のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのゲートと直接接続され、
前記第１１のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと直接接続され、
前記第１１のトランジスタのゲートは、前記第９のトランジスタのゲートと直接接続され、
前記第１１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と直接接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第１１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと直接接続され、
前記第８のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの他方と直接接続され、
前記第５のトランジスタのソース又はドレインの他方は、信号を伝達することができる機能を有する配線と電気的に接続されることを特徴とする半導体装置。 - 請求項１乃至請求項８のいずれか一項において、
容量素子を有し、
前記容量素子の第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記容量素子の第２の端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置。 - 請求項１乃至請求項９のいずれか一項において、
前記第７のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）は、前記第６のトランジスタのＷ／Ｌよりも大きいことを特徴とする半導体装置。 - 画素と、
前記画素に信号を出力することができる機能を有する駆動回路と、を有し、
前記駆動回路は、請求項１乃至請求項１０のいずれか一項に記載の半導体装置を有することを特徴とする表示装置。 - 請求項１１に記載の表示装置と、
ＦＰＣと、を有する表示モジュール。 - 請求項１２に記載の表示モジュールと、
バッテーリー、アンテナ、スピーカー、及び／又は、マイクロフォンと、
を有することを特徴とする電子機器。
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