JP5698968B2 - フラッシュメモリ装置及びそのプログラム方法 - Google Patents
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Description
図面において、本発明の実施形態は、示した特定形態に制限されず、明確性のために誇張されたものである。また明細書の全体にかけて同一の参照番号は、同一の構成要素を示す。
図1を参照すると、フラッシュメモリ装置は、例えば、NANDフラッシュメモリ装置である。しかし、本発明は、NANDフラッシュメモリ装置に限らない。フラッシュメモリ装置は、行(ワードライン:WL)と列(ビットライン:BL)とに配列されたメモリセルを有するメモリセルアレイ100を含む。各メモリセルは、1ビットデータまたはMビット(マルチビット)データ(Mは、2またはそれより大きい整数)を格納する。各メモリセルは、フローティングゲートまたは電荷トラップ層のような電荷格納層を有するメモリセル、可変抵抗素子を有するメモリセル、またはそれらのようなものにより実現可能である。メモリセルアレイ100は、周知の断層アレイ構造(single−layer array structure)(または、2次元アレイ構造という)または多層アレイ構造(multi−layer array structure)(または、3次元アレイ構造という)を有するように実現される。例示的な3次元アレイ構造は、特許文献1及び特許文献2に記載されており、この出願のレファレンスとして含まれる。
一般的なプログラム方式において、プログラム電圧Vpgmは、一連のパルスでメモリセルすなわち、格納素子の制御ゲートに印加される。パルスの大きさは、所定のステップの大きさだけ各連続パルス(each successive pulse)とともに増加する。プログラムパルスの間の区間で、検証動作(または、検証読み出し動作)が実行される。すなわち、同時にプログラムされる格納素子(すなわち、選択されたワードラインに属した格納素子)の各々のプログラミングレベル(または、スレッショルド電圧)は、格納素子がプログラムされる検証レベルより大きいか、または同一であるかを決めるために連続プログラムパルスの間で読み出される。
図13は、本発明の他の例示的な実施形態によるフラッシュメモリ装置のプログラム方法を説明するための図である。
図14に示したプログラム方法は、検証開始点の予測が一番目のプログラム状態P1に対するパスビット検出ではなく、同一のワードラインの以前ページプログラム手順/以前ステッププログラム手順で検出されたパスビットの情報に基づいて行われるという点を除けば、図13と実質的に同一であるので、それに対する説明は、省略する。
図15は、本発明のまた他の例示的な実施形態によるフラッシュメモリ装置のプログラム方法を概略的に説明するための図である。
図18に示したように、最下位プログラム状態P1に対応するメモリセルに格納されたビットが全部パスされる時、残りのプログラム状態P2〜P7に対する検証終了点が予測される。現在のプログラムループ(または、プログラム電圧)がプログラム状態の予測された検証終了点に対応するプログラムループ(または、プログラム電圧)に到逹する時、各プログラム状態は、パスとして処理され、次に、各プログラム状態の検証動作は、終了する。図18で分かるように、予測されたパス時点より検証終了点が速く設定されることによって、プログラム状態P2〜P7の検証動作が検証終了点に各々終了した後プログラム状態P2〜P7の残りの検証動作は、省略される。
最下位プログラム状態のパス時点を基準として残りのプログラム状態の検証終了点を決めることと異なり、複数のプログラム状態のうち少なくとも2個のプログラム状態のパス時点を基準として残りのプログラム状態の検証終了点を決めることができる。例えば、プログラム状態は、複数のグループGn(nは、2またはそれより大きい整数)に区分される。各グループに属した最下位プログラム状態のパス時点を基準として各グループに属した残りのプログラム状態の検証終了点が決められる。検証終了点は、上述と実質的に同一に決められるので、それに対する説明は、省略する。図19に示したように、例えば、第1グループG1の場合、最下位プログラム状態P1のパス時点を基準として残りのプログラム状態P2、P3、P4の検証終了点が各々決められる。第2グループG2の場合、最下位プログラム状態P5のパス時点を基準として残りのプログラム状態P6、P7、P8の検証終了点が各々決められる。
図22に示した構成要素は、制御ロジック400に電流感知方式よってフェイルビット数をカウントする回路440が追加された点を除けば、図1と実質的に同一であるので、それに対する説明は、省略する。フェイルビット数をカウントする方式は、電流感知方式に限られない。例えば、カウンタを利用してフェイルビット数をカウントすることができる。
メモリセルあたり3ビットデータが格納されると仮定する。このような場合、1つの消去状態Eと7個のプログラム状態P1〜P7とが存在する。さらに、図23A、図23Bに示したプログラム方法は、図6及び図8で説明した検証開始点予測方式と図16で説明した検証終了点予測方式とを含む。検証開始点予測方式を通じてファストビット(fast bits)に対する検証動作をスキップすることができ、検証終了点予測方式を通じてスロービット(slow bits)に対する検証動作をスキップすることができる。これは、以下詳細に説明する。
まず、S1100段階で、複数の変数FBCPS及びPi_FLAGが‘1’に設定される。変数FBCPSは、フェイルビットカウント動作が行なわれるプログラム状態を示し、変数Pi_FLAGは、検証動作が行なわれたプログラム状態のパス状態を示すのに使われる。
前述のように、最初のプログラム状態P1に対するビットカウント動作は、フェイルビット(または、スロービットと称する)の数が所定の基準値より小さくなる時まで実行される。この時、残りのプログラム状態に対するフェイルビットカウント動作は、実行できない。変数FBCPSに対応するプログラム状態に対するビットカウント動作は、プログラム電圧が選択されたメモリセルに印加されるプログラム動作の間に実行される。
例示的な実施形態において、最上位プログラム状態の場合、もしカウントされたフェイルビット数が所定の基準値より小さいと判別されると、追加的なプログラム電圧がフェイルビットに対応するメモリセルに印加されるのを禁止することが可能である。
図29に示したプログラム方法は、あらゆるプログラム状態がパスされたか否かを判別する動作(S1700)がパスされたプログラム状態を除いた残りのプログラム状態に対する検証動作を実行する動作(S1800)より前に行なわれること以外は、図27に示したものと実質的に同一である。したがって、それに対する説明は、省略される。
まず、S2000段階で、変数FBCPS及びPi_FLAGが‘1’に設定される。変数FBCPSは、フェイルビットカウント動作が行なわれるプログラム状態を示し、変数Pi_FLAGは、検証動作が行なわれたプログラム状態のパス状態を示すのに使われる。
先に説明されたように、最初のプログラム状態P1に対するビットカウント動作は、フェイルビット数が所定の基準値より小さくなる時まで実行される。この時、残りのプログラム状態に対するフェイルビットカウント動作は、実行できない。変数FBCPSに対応するプログラム状態に対するビットカウント動作は、選択されたメモリセルにプログラム電圧を印加するプログラム動作の間に実行される。
図32に示したプログラム方法は、あらゆるプログラム状態がパスされたか否かを判別する動作S2700が、パスされたプログラム状態を除いた残りのプログラム状態に対する検証動作を実行する動作S2800より前に行なわれること以外は、図30に示したものと実質的に同一である。したがって、それに対する説明は、省略される。
図33を参照すると、集積回路カード(例えば、スマートカード)は、不揮発性メモリ装置1000と制御器2000とを含む。不揮発性メモリ装置1000は、図1に示したものと実質的に同一であるので、それに対する説明は省略する。制御器2000は不揮発性メモリ装置1000を制御し、CPU2100、ROM2200、RAM2300、そして入出力インターフェース2400を含む。CPU2100は、ROM2200に格納される多様なプログラムに基づいて集積回路カードの動作を全般的に制御し、入出力インターフェース2400は外部とのインターフェースを提供する。制御器2000は不揮発性メモリ装置1000のプログラム動作の間検出されたパスビットを示す情報を格納するように、そして検出されたパスビットを示す情報を不揮発性メモリ装置1000に提供するように構成することができる。そのような情報は、上述のファインプログラム動作を実行する時に検証開始点を予測するのに用いることができる。
図35を参照すると、制御器は格納媒体にデータを格納するように、そして格納媒体からデータを読み出すように構成される。制御器は、ホストインターフェース4100、メモリインターフェース4200、処理ユニット4300、バッファメモリ4400、そしてエラー制御ユニット4500を含む。ホストインターフェース4100は外部装置(例えば、ホスト)とインターフェースするように構成され、メモリインターフェース4200は格納媒体とインターフェースするように構成される。処理ユニット4300は、制御器の動作を全般的に制御するように構成される。バッファメモリ4400は、格納媒体に格納されるデータを、または格納媒体から読み出されたデータを一時的に格納するのに用いられる。また、バッファメモリ4400は、処理ユニット4300のワークメモリ(work memory)として用いることができる。バッファメモリ4400は、フラッシュメモリ装置から出力されるパスビット情報を格納するのに用いることができる。エラー制御ユニット4500は、格納媒体から読み出されたデータのエラーを検出及び訂正するように構成される。図35に示したように、制御器にコードデータを格納するためのROM(Read Only Memory)4600をさらに提供することもできる。
本発明の他の例示的な実施形態において、メモリセルは、電荷格納層を有する多様なセル構造のうち1つを利用して実現することができる。電荷格納層を有するセル構造は、電荷トラップ層を利用する電荷トラップフラッシュ構造、アレイが多層で積層されるスタックフラッシュ構造、ソース/ドレインのないフラッシュ構造、ピンタイプフラッシュ構造、などを含む。
200 行デコーダ回路
300 電圧発生回路
400 制御ロジック
500 読み出し/書き込み回路
600 入出力インターフェース回路
Claims (7)
- フラッシュメモリ装置をプログラムする方法において、
選択されたワードラインのメモリセルをプログラムする段階と、
検証動作を実行して前記選択されたワードラインのメモリセルのスレッショルド電圧が目標状態の検証レベルと同一であるか、またはより高いかを判別する段階とを含み、
前記判別する段階は、前記プログラム状態のうち少なくとも1つのプログラム状態のパス時点を基準として前記少なくとも1つのプログラム状態を除いたプログラム状態に対する検証動作の検証終了点を予測する段階を含み、
前記検証動作の終了点を予測する段階は、
前記少なくとも1つのプログラム状態のパス時点を基準として前記少なくとも1つのプログラム状態を除いたプログラム状態に対する検証動作のパス時点を予測し、
前記予測されたパス時点から各々オフセット値だけ差し引いた時点を前記検証動作の検証終了点として決定する段階を含み、
前記目標状態の各々と関連する前記検証動作の開始点は、前記目標状態より前に行われた初期状態のプログラミングの間最初に検出された少なくとも1つのパスビットの位置に基づいて決定され、前記目標状態と前記初期状態との間の関係によって調整されることを特徴とする方法。 - 前記プログラムする段階と前記判別する段階とはループを構成し、前記目標状態の各々の検証動作は現在のループが決定された前記開始点の各々に対応するループに到逹するまで省略されることを特徴とする請求項1に記載の方法。
- 前記目標状態と前記初期状態との間の関係は、目標状態と初期状態とが重畳される第1の場合と、
目標状態と初期状態とが重畳されない第2の場合とを含むことを特徴とする請求項1に記載の方法。 - 前記第1の場合の時、前記目標状態と関連する検証動作の開始点は前記パスビットによって決定された時点より先立つように決定されることを特徴とする請求項3に記載の方法。
- 前記第2の場合の時、前記目標状態と関連する検証動作の開始点は前記パスビットによって決定された時点より遅れるように決定されることを特徴とする請求項3に記載の方法。
- 前記少なくとも1つのプログラム状態を除いたプログラム状態の検証動作に対応するオフセット値は同一に設定されることを特徴とする請求項1に記載の方法。
- 前記少なくとも1つのプログラム状態を除いたプログラム状態の検証動作に対応するオフセット値は互いに異なるように設定されることを特徴とする請求項1に記載の方法。
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