JP5656140B2 - 純タングステンコンタクトおよびラインを形成する方法及び半導体基板の製造方法 - Google Patents

純タングステンコンタクトおよびラインを形成する方法及び半導体基板の製造方法 Download PDF

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Description

タングステン含有膜は、半導体デバイス製造において多くの用途を有する。例えば、金属タングステン(W)は、コンタクトおよびビアのための一次導体となる。また、金属タングステンは、ビットラインにも用いられる。今日用いられる典型的な積層膜は、ライナ、または、バリア膜として機能する、チタン(Ti)/窒化チタン(TiN)層を用いるPVD−Ti/CVD−TiN/W核生成/CVD−Wバルク積層膜である。しかしながら、Ti/TiN膜を堆積して用いることによってさまざまな問題が生じ、とりわけ、寸法が縮小するという問題がある。PVD Tiライナは、コンタクト開口にオーバーハングを形成し、結果として、プラグフィルの間にキーホールを形成し、ケミカルメカニカルポリシングの間のコアリングを可能にし、最終的に非常に小さいコンタクト抵抗を実現する。さらに、スケーラビリティの必要条件を満たすべくTiNバリアが薄くされるにつれ、バリア特性は低下し、下にあるTiおよび/またはコンタクト材料がWF6ベースのタングステン堆積プロセスにより生じるフッ素にさらされる可能性がある。プラズマアシストMOCVD TiN堆積プロセスは、被膜特性が不均質であり、高いアスペクト比を有する形状だとステップカバレッジが制限されるという欠点を有する。一方、四塩化チタン(TiCl)ベースのTiおよびTiNプロセスは、400℃をかなり上回る堆積温度においてステップカバレッジが向上するので、多くのプロセスと互換性がない。
新しい低抵抗率タングステン積層膜スキーム、および、低抵抗率タングステン積層膜を堆積する方法が提供される。積層膜は、例えば、タングステン・カーバイド、または、窒化タングステンなどの低抵抗率タングステン化合物と混合されたタングステンを有するタングステンリッチ層を、タングステン核生成および/またはバルク層を堆積するベースとして有する。さまざまな実施形態によれば、これらのタングステンリッチ層は、タングステンコンタクトのメタライゼーション、および、ビットラインにおけるバリアおよび/または接着層として用いられうる。タングステンリッチ層の堆積は、基板をハロゲンフリーの有機金属タングステン前駆物質にさらすことを含む。タングステンとタングステン・カーバイドとの混合層は、優れた接着性を有する薄い低抵抗率の膜であり、次なるタングステンプラグまたはライン形成の優れたベースとなる。
本発明の一側面は、純タングステンプラグを形成する方法に関する。方法は、導電領域を露出させるコンタクトホールを誘電層内に有する半導体基板を提供することと、基板を、ハロゲンフリーの有機金属タングステン前駆物質、および、還元剤にさらすことによって、少なくとも露出した導電領域上にタングステンリッチバリア膜を堆積することと、基板を、タングステン含有前駆物質にさらすことにより、タングステンリッチバリア膜上に1つ以上のタングステン層を堆積することと、実質的または完全にコンタクトホールをタングステンでふさぐことにより、タングステンプラグを形成することと、を含む。タングステンリッチバリア膜は、金属タングステンと、タングステン・カーバイドとの混合物を含む。タングステンリッチバリア層は、一般的に、薄いコンフォーマルな層としてコンタクトホール内に堆積される。特定の実施形態では、タングステンリッチバリア膜上にタングステン層を堆積することは、WFなどのハロゲン含有タングステン前駆物質を用いることを含む。他の実施形態では、タングステンリッチ層を堆積する前に、物理または化学プレクリーンプロセスを用いてコンタクトを洗浄することにより、下にある層とのオーミックコンタクトを可能にする。
本発明の他の側面は、純タングステンビットラインを形成する方法に関する。方法は、導電領域を露出させるコンタクトホールを誘電層内に有する半導体基板を提供することと、基板を、ハロゲンフリーの有機金属タングステン前駆物質、および、還元剤にさらすことにより、少なくとも露出した導電領域上にタングステンリッチバリア膜を堆積することと、基板を、タングステン含有前駆物質にさらすことにより、タングステンリッチバリア膜上に1つ以上のタングステン層を堆積することと、実質的または完全にコンタクトホールをタングステンでふさぐことにより、タングステンプラグを形成することと、を含む。タングステンリッチバリア膜は、金属タングステンと、タングステン・カーバイドとの混合物を含む。タングステンリッチバリア層は、一般的に、薄いコンフォーマルな層としてコンタクトホール内に堆積される。特定の実施形態では、タングステンリッチバリア膜上にタングステン層を堆積することは、WFなどのハロゲン含有タングステン前駆物質を用いることを含む。
以下の詳細な説明は、図面と共に検討されることによってさらに理解が深められるであろう。
コンタクトビアの抵抗に対するバリアの寄与を示す基本図である。
ラインの抵抗に対するバリアの寄与を示す基本図である。
特定の実施形態における、純タングステンプラグを堆積する重要な動作を示すプロセスフローチャートである。
特定の実施形態における、純タングステンラインを堆積する重要な動作を示すプロセスフローチャートである。
特定の実施形態における、純タングステンラインの断面を示す概略図である。
酸化シリコンの上に有機金属前駆物質により形成された120オングストロームの厚いタングステンリッチ膜を有するスタックの組成を示すグラフである。スパッタ時間は膜深さと相関する。
特定の実施形態に従い形成されたさまざまなタングステンリッチ膜の厚みの関数としての抵抗率を示すグラフである。
純タングステンプラグおよびラインを形成するのに適した装置を示す概略図である。
[序文]
以下の説明では、本発明の完全なる理解をもたらすべく、タングステン膜の形成に関する多数の具体的な詳細が記載される。好適な方法は、以下に詳細に説明するタングステン核生成層を還元剤パルスにさらす工程を含む。本願明細書中に示される特定の方法および構造の修正、改造、または、変更も当業者にとっては明らかであり、本発明の範囲に含まれる。
図1は、コンタクトビアの抵抗に対するバリアの寄与を示す基本図である。Rcは、コンタクト抵抗を示し、R1bおよびR2bは、コンタクトとプラグとの間のバリア層の抵抗を示し、Rは、プラグの抵抗を示し、Rは、プラグの長さを延長したときのバリア層の抵抗を示す。総抵抗は、Rtotal=RR1b+(1/R+1/R2b−1により得られる。抵抗は、ρL/Aに等しく、ρは、材料の抵抗率であり、Lは、電流の流れ方向における層の長さであり、Aは、電流の流れに対して垂直な断面積である。したがって、Rb1=4ρt/[π(w−2t)]であり、R=ρ(H−t)/A2;A2=π[(w/2)−(w/2−t)]であり、Rb2=ρb(H−t)/[π(w/2−t)]である。図2は、ラインの抵抗に対するバリアの寄与を示す基本図である。電流は、ライン長に沿って流れるので、総抵抗は、Rtotal=(1/Rline+1/R)−1により得られる。ただし、Rline=ρL/[(w−2t)(H−t)]であり、R=ρL/[2Ht+(w−2t)(t)]である。
寸法が縮小するにつれ、抵抗全体へのバリアの寄与は増大する。バリア層は、従来Ti/TiNである。しかしながら、デバイスが小さくなり、抵抗に対するバリアの寄与(R1bおよびR2b)が顕著になっていくにつれ、Ti/TiNのパフォーマンスは悪くなる。ラインおよびビア/コンタクトの抵抗を最低限にするためには、バリア層は、低抵抗率(R)を有し、かつ、非常に薄くなくてはならない。また、バリア層は、下にあるコンタクト材料、および、タングステンプラグへの接着性が優れている必要もある。従来のスタックは、チタン/窒化チタン(Ti/TiN)を拡散バリアとして用いているが、Ti/TiNを用いることにより、さまざまな問題も生じる。それは、PVD TiNに対するステップカバレッジが悪いことを含めて、寸法が縮小するということである。チタンの原子層成長法(ALD)は、低温、または、塩素含有量の低いと実行不可能である。塩素含有化合物は、下層表面に悪影響を及ぼしうる。さらに、スケーラビリティの必要条件を満たすべくTiNバリアが薄くされるにつれ、バリア特性は低下し、下にあるTi層および/またはコンタクト材料が典型的なタングステン堆積プロセスによって生じるフッ素にさらされる可能性がある。窒化タングステン(WN)は、拡散バリアとしても用いられてきた。しかしながら、WNは、一般的に、下層表面に悪影響を及ぼしうるハロゲン系による化学反応によって堆積される。
本発明は、優れた接着性、および、ステップカバレッジを有する、極薄低抵抗率タングステンリッチバリア層を提供する。タングステンリッチ層は、少なくとも50原子%のタングステン(金属タングステン(W)、および、タングステン・カーバイドなどのタングステン含有化合物を含む)である。多くの実施形態では、層は、タングステンとタングステン・カーバイド(WC)との混合物である。
図3Aは、タングステンプラグを形成する方法における主な動作を示すプロセスフローチャートである。まず、動作301において、一般的にシリコン酸化層にコンタクトホールが形成されることにより、下にある導電領域が露出する。導電領域は、Si、Si/Ge、NiSi、CoSiなどを含む、シリコンまたはシリサイドソースおよび/またはドレイン領域であってよいが、特定の実施形態では、導電領域は、下にある金属層であってもよい。露出した導電材料(シリコンまたはシリサイドソース/ドレイン、または、金属層)は、任意で洗浄される(303)。この時点で、コンタクトホールをハロゲンフリーのタングステン含有有機金属前駆物質、および、還元剤にさらすことによって、極薄タングステンリッチ層が堆積される(305)。層は、CVDプロセスにおいてコンタクトホールを有機金属前駆物質および還元剤に同時にさらすこと、または、原子層堆積(ALD)、もしくは、パルス核生成層(PNL)プロセスにおいて有機金属前駆物質と還元剤とのパルスを交互に導入することを含むいかなる適切な方法によって堆積されうる。還元剤は、これらに限定されないが、水素、アンモニア、メタン、エタン、エチレン、および、シランを含む。ALDプロセスでは、還元剤は、活性化されても(例えば原子状水素)されなくてもよい。活性還元剤種は、直接またはリモートプラズマ発生器、サーマルクラッカーなどにより生成されうる。イオン誘導ALD(iALD)も用いられうる。堆積された膜は、タングステンリッチ膜であり、特定の実施形態では、タングステンとタングステン・カーバイドとの混合物である。膜内には、酸素および窒素も存在する。膜は、所望の厚さでコンタクトホールに適合するように堆積される。上述のごとく、例えば、約10から20オングストロームなどの非常に薄い層が望ましい。これは、タングステンリッチ有機金属膜(W/WC膜を含む)は連続していることが証明されており、上記厚みで良好な接着性を有しているので実現できる。抵抗率は、以下にさらに述べるような窒化タングステン、または、窒化チタンバリア層以上である。タングステンリッチ層の堆積後、動作307において、タングステン核生成層が堆積される。この堆積は、PNLまたはALDプロセスによってなされる。その後、CVDプロセスによってバルクタングステン層が堆積され、プラグが形成される(309)。一般的に、核生成層、および、バルクタングステン層の堆積プロセスには、ハロゲン含有前駆物質(WF6)が用いられる。特定の実施形態では、CVDバルク層は、タングステンリッチバリア層の上に、核生成層を堆積させずに、直接堆積される。タングステンプラグの形成後、例えば、ケミカルメカニカルプラナリゼーション、エッチバック、または、パターニングなどの次の処理動作が実行される。
図3Bは、ダマシン法によるタングステンビットラインスタックを形成する方法における動作を示す。ビットラインコンタクトホールが誘電層内に形成され、下にある基板の導電領域を露出させる(351)。ビットラインは、アクティブ領域と下の金属層との両方へのコンタクトを含みうる。Ti/TiNをライナ/バリアとして堆積する代わりに、バリアとして機能する非常に薄いタングステンリッチ層を堆積させてもよい(353)。次なるタングステン核生成、および、タングステンバルク堆積プロセスが実行されてビットラインが形成される。355および357を参照されたい。ビットラインの形成後、次なる処理動作が実行される。これらは、一般的に、CMPまたはライナ堆積に続き、フォトパターニングおよびドライエッチングが行われることにより、タングステンラインが形成される。タングステンリッチ膜は、薄膜タングステン(<500オングストローム)が要求されるビットライン用途に特に適している。厚みの合計(図2のH)が小さいので、バリアは、総抵抗に対して寄与する。本願明細書に記載される極薄で低抵抗率のタングステンリッチバリア膜の抵抗は、スズ膜より低い。図3Cは、ライン断面の概略図である。タングステンリッチバリア層は371、タングステン核生成層は373、および、バルクタングステン層は、375である。ライン全体は、タングステンリッチ膜で形成される。先に示したように、タングステン核生成層373は、一般的にPNLまたはALD層であり、タングステンバルク層375は、CVDプロセスで堆積される。特定の実施形態では、層373は、なくてもよい。ビットラインまたは他のタングステンラインは、タングステン被膜を堆積し、その後タングステンをパターニングおよびドライエッチングすることにより、または、ダマシン法およびその後のタングステンの堆積、パターニング、および、エッチングを組み合わせることにより形成されてもよい。
有機金属タングステン(OMW)前駆物質
一般的に、タングステンリッチ膜は、有機金属タングステン前駆物質が堆積してなる。有機金属タングステン前駆物質は、酸素および窒素を含みうるハロゲンフリー化合物である。このような化合物のいくつかの例は、タングステンカルボニル、エチルシクロペンタジエニルジカルボニルニトロシルタングステン(ethylcyclopentadienyl dicarbonyl nitrosyl tungsten)、エチルシクロペンタジエニルジハイドロジェントリカルボニル、Bis(tert−butylimino)bis(dimethylamino)タングステンを含むが、これらに限定されない。さまざまな実施形態によれば、OMW前駆物質は、アルキル、アルケニル、アルキニル、および、フェニル基のいずれかを含む脂肪族、または、アリールでありうる。OMW前駆物質は、例えば、カルボニル、ニトロシル、および、アミノ基の形態の炭素および/または窒素も含みうる。
特定の実施形態では、有機金属タングステン前駆物質は、例えば、炭素または窒素含有化合物などの共反応化合物と共に導入されることにより、堆積された膜の組成を調整しうる。また、特定の実施形態では、例えば、W(CO)などの非有機化合物、および、W(CO)の有機誘導体が用いられうる。重要なことは、用いられる前駆物質は、ハロゲンを含まないということである。これは、下にあるシリコン/シリサイドがWF(タングステン堆積に共通して用いられる)などのハロゲン含有前駆物質による悪影響を受けやすいからである。
タングステンリッチ膜の組成および特性
堆積された有機金属タングステン(OMW)膜は、少なくとも50%(原子)タングステンを含むタングステンリッチ膜である。多くの実施形態では、タングステンリッチ膜は、金属または元素のタングステン(W)と、タングステン・カーバイド(WC)との混合物である。前駆物質および堆積条件によっては、膜は、酸素および窒素も含有しうる。WC、および、窒素および酸素不純物は、一般的に、膜の約0から50%を占める。図4は、エチルシクロペンタジエニルジカルボニルニトロシルタングステンが堆積してなる有機金属膜の組成を示す。図からわかるように、層は、タングステンを70%より多く含み、約〜17%の炭素、〜5%の窒素、および、5%未満の酸素を含む。炭素は実質的にすべてカーバイドであり、膜における金属タングステン(W)とタングステン・カーバイド(WC)との比率は、3:1である。若干の炭化二タングステン(WC)も存在しうる。
さまざまな実施形態によれば、(原子の)組成百分率は、タングステン約50から100%、炭素約0から50%、窒素約0から10%、酸素約0から10%である。より詳しくは、(原子の)組成百分率は、タングステン約60から100%、炭素約10から30%、窒素10%未満、酸素10%未満である。金属(元素)タングステンは、金属として存在するタングステンが少なくとも膜の50%を占める。
他のデータは、WCで占められる非金属(元素)Wである膜の一部を示す。特定の実施形態では、W:WC(分子)比率は、約2:1から9:1、または、約3:1から7:1、4:1から6:1、または、約3:1から5:1の間である。特定の実施形態では、膜内の炭素はすべてカーバイドである。特定の実施形態では、膜は、本質的にタングステンおよびタングステン・カーバイドからなる。特定の実施形態では、膜は、本質的に、タングステン、タングステン・カーバイド、および、窒素および/または酸素からなる。特定の実施形態では、窒素、酸素、リン、硫黄、シリコン、ゲルマニウム、および、ホウ素を含む他の元素も微量成分として存在しうる。
以下にさらに述べるように、タングステン元素とタングステン・カーバイドとの比率は、重要である。カーバイドが少なすぎると均一性が低く、接着性が悪くなり、カーバイドが多すぎると、抵抗率が高く、CMPが困難になる可能性がある。
特定の実施形態では、膜組成は、例えば、ALDプロセスにおいて、水素または他の還元剤プラズマを用いることにより調整されうる。ALDプロセスにおいては、有機金属前駆物質とHプラズマとのパルスに交互にさらし、プラズマ暴露時間が長くなるに伴いカーバイドの量が増える一方で、最終的な膜の窒素および酸素の量を減少させることがわかっている。これは、プラズマによって炭素がカーバイドに変わり、酸素および窒素が除去されることを示している。特定の実施形態では、共反応物が有機金属前駆物質と共に用いられて、膜特性を調整してもよい。
堆積された膜は、タングステンと、下にある導電領域との間の拡散バリア膜として機能する。タングステンリッチ膜は、シリコン/シリサイドとよく接着する。つまり、一般的にチタン接着膜を必要とするTiN膜とは異なり、接着層またはライナとして機能することができる。20から50オングストロームの厚みの有機金属タングステン膜に厚いCVD Wを用いたクライブテープテストの測定結果では、濡れた状態および乾いた状態のいずれの接着性も優れていることがわかっている。特定の理論にとらわれずに、カーバイドリンクは、膜と下にある酸化物、および、上にあるタングステンとを固定する助けとなり、優れた接着性を提供すると考えられる。それによって、タングステンリッチ膜の非常に薄い層を堆積することができる。
膜の抵抗率は低い。エチルシクロペンタジエニルジカルボニルニトロシルタングステンが堆積してなる50オングストロームの膜の抵抗率は、100から400μΩcmオーダーになることがわかっている。これは、同じ厚みを有するWN、および、TiN膜以下である。図5は、熱成長した二酸化ケイ素上に堆積された有機金属膜の膜抵抗率データを示す。
図からわかるように、膜厚は、抵抗率、および、全体の抵抗に影響を及ぼす。抵抗率は、境界効果により、薄くなるほど高くなり、また、上述のごとく、膜の抵抗は、膜厚、および、抵抗率に依存する。特定の用途によっては、全体の抵抗を低くする膜厚が用いられる。図5において10オングストロームのような薄さでシート抵抗が測定できること示しているのは重要である。これは、膜は、極薄の約5原子層が連続してなるということである。さまざまな実施形態によれば、タングステンリッチ膜の厚みは、10オングストロームから500オングストロームであるか、または、10オングストロームから50オングストロームであるか、あるいは、10オングストロームから30オングストロームであってよい。
タングステンリッチ膜は、非常に滑らかでもある。酸化物上に堆積されるタングステンリッチ膜の二乗平均粗さ(RMS)は、酸化物を制御した0.25と比較して、約0.304であると測定された。さらに、大抵の膜は、成長に伴い粗さが増すが、タングステンリッチ膜は、膜が成長しても粗さは一定であることがわかっている(酸化物上の30オングストロームの膜では0.304、酸化物上の50オングストロームの膜では0.307)。これは、OMW膜が極めてきめ細かいことを示している。たいていのWNまたはW膜は、薄いと非常に粗くなるが、それは粒子が大きくなるためである。特定の理論にとらわれずに、タングステンリッチ膜に存在するカーバイドは、粒子を分解して滑らかな膜を提供すると考えられる。
上述のごとく、特定の実施形態では、タングステンリッチ膜は、タングステン元素によって占められるWとWCとの混合物である。特定の理論にとらわれずに、カーバイドの機能は、粒界をふさぎ、バリア性能を向上させると考えられる。
上述のごとく、特定の実施形態では、OMW膜は、タングステンプラグフィル、または、ビットラインスキームにおけるTi/TiNおよび他のバリア膜の必要性を排除する。TiNの代わりに用いられてきた他のバリア膜は、WNを含み、W:Nの原子比は、2:1から1:1である。上述のタングステンリッチバリア膜は、以下に挙げるいくつかの理由から、特定の用途におけるTi/TiNまたはWNバリア膜に勝る。
1)低温のCVDまたはALD方法による堆積が可能: 高スループットで運用費が低いCVD TiN方法、および、低温のALD TiN方法は、実現することができない。PVD方法は、ステップカバレッジが悪い。
2)ハロゲンフリーの化学堆積 従来のTi/TiN: CVDまたはALD化学堆積は、塩素系(TiCl)を用いる。従来のWN化学堆積は、フッ素系(WF)を用いる。フッ素および塩素は、特定のコンタクトに悪影響を及ぼすという問題がある。WNのフッ素フリーのソースでは、よい膜を得られなかった。
3)良好な接着性: 先に示すように、タングステンリッチ膜(W/WC)は、10から15オングストロームほどの薄さで優れた接着性を有する。このことは非常に重要であり、例えば、特定の用途では、WNバリア膜は、良好な接着性を得るためには少なくとも60オングストロームの厚みを必要とする。とりわけ、サイズが小さいと、バリア層が薄くなるほど、全体の抵抗も低くなる。TiNは、接着性が悪く、多くの場合、接着性を向上させるためにTi層が必要になる。
4)薄さの連続性: タングステンリッチバリアは、連続しており、10から15オングストロームの薄さで良好なステップカバレッジを得ることができる。
5)低抵抗率、低抵抗: タングステンリッチバリアは、同様の厚みのTiNおよびWN以下の抵抗率を有する。タングステンリッチバリア膜は、非常に薄く(WNおよびTiNより薄く)堆積できるので、従来の膜より全体の抵抗が低い。
タングステンリッチバリア膜の他の長所は、PNLまたはCVDタングステンと同じ処理ツールで堆積するのに適しているという点である。これは、一般的にPVDによって堆積されるTi/TiNバリアには見られないことである。
[他の実施形態]
ここまで、低抵抗率のタングステンプラグおよびライン用途を提供するという文脈でタングステンリッチ膜を説明してきたが、タングステンリッチ膜は、特に、タングステン積層膜において他の用途も有する。一実施形態では、タングステンリッチ膜は、上述のような露出した導電領域に堆積されてよく、その上に、タングステンプラグフィル、または、ビットライン用途におけるバリア膜のような窒化タングステンが堆積されうる。この用途では、窒化タングステンは、バリア膜として機能し、OMWタングステンリッチ層は、WF6窒化タングステン堆積中に下にある領域をフッ素による悪影響から保護し、接着性を高める。
[装置]
本発明の方法は、さまざまな販売業者から入手可能なさまざまなタイプの堆積装置で実行されうる。適切な装置の例は、Novellus Concept 2 Altus、Concept−2 Altus−S、Concept 3 Altus堆積システム、concept 3 Inova堆積システムを含み、これらは、すべて、カリフォルニア州サンノゼのNovellus System社から入手でき、あるいは、適切な装置の例は、他のいかなるさまざまな市販のCVD処理システムも含む。いくつかのケースでは、プロセスは、例えば、本願明細書中に参照により組み込まれる米国特許第6,977、014号に記載されるような単一のチャンバで実行されうる。いくつかのケースでは、プロセスは、複数の堆積ステーションにおいて順次実行されうる。例えば、本願明細書中に参照により組み込まれる米国特許第6、143、082号を参照されたい。いくつかの実施形態では、タングステンリッチバリア堆積プロセスは、単一の堆積チャンバ内に配置される2つ、4つ、5つ、あるいは、より多くの堆積ステーションのうちの1つである、第1のステーション、または、第1および第2のステーションで実行される。還元ガスおよび有機金属前駆物質は、基板表面で局所雰囲気を生成する個別のガス供給システムを用いて、第1のステーションにおいて半導体基板の表面に交互に導入されうる。
図6は、本発明の実施形態におけるタングステン薄膜堆積プロセスを実行するのに適したCVD処理システムのブロック図である。システム600は、移送モジュール603を有する。移送モジュール603は、クリーンな加圧された雰囲気を提供することにより、処理中の基板がさまざまなリアクタモジュール間を移動する際に汚染されるリスクを最小限に留める。マルチステーションリアクタ609に載置された移送モジュール603は、本発明の実施形態におけるPNL堆積、および、CVDを実行することができる。チャンバ609は、これらの動作を連続的に実行しうるマルチステーション611、613、615、および、617を有する。例えば、チャンバ609は、ステーション611がPNL堆積を実行し、ステーション713がマルチパルス還元剤処理を実行し、ステーション615および617がCVDを実行するようにされうる。
移送モジュール603に載置されうる1つ以上の単一またはマルチステーションモジュール607は、プラズマまたは化学(非プラズマ)プレクリーンを実行できる。モジュールは、ポストライナ窒化タングステン処理などのさまざまな他の処理に用いられうる。システム600は、1つ以上(この場合は2つ)のウェハソースモジュール601を含み、この場合、ウェハは、処理の前後には格納される。大気移送チャンバ619における大気ロボット(図示せず)は、まず、ウェハをソースモジュール601からロードロック621へと移動させる。移送モジュール603におけるウェハ移送デバイス(一般にはロボットアームユニット)は、ウェハをロードロック621から移送モジュール603に取り付けられたモジュールに移動させる。
特定の実施形態では、堆積中のプロセス条件を制御するためにシステムコントローラが用いられる。コントローラは、一般的に、1つ以上のメモリデバイス、および、1つ以上のプロセッサを含むとされる。プロセッサは、CPU、または、コンピュータ、アナログおよび/またはデジタル入出力接続部、ステッパモータコントローラボードなどを含みうる。
コントローラは、堆積装置の動作のすべてを制御しうる。システムコントローラは、タイミング、ガスの混合、チャンバ圧力、チャンバ温度、ウェハ温度、RF電力レベル、ウェハチャックまたはペデスタル位置、および、特定のプロセスの他のパラメータを制御する命令セットを含むシステム制御ソフトウェアを実行する。いくつかの実施形態では、コントローラに付随してメモリデバイスに格納される他のコンピュータプログラムも用いられうる。
一般的には、コントローラに付随するユーザインターフェースが存在する。ユーザインターフェースは、ディスプレイスクリーン、装置および/またはプロセス条件のグラフィックソフトウェア表示、および、ポインティングデバイス、キーボード、タッチスクリーン、マイクロフォンなどのユーザ入力デバイスを含みうる。
プロセスシーケンスにおける堆積および他の処理を制御するコンピュータプログラムコードは、例えば、アセンブリ言語、C、C++、パスカル、フォートラン、または、他のいかなる従来のコンピュータ可読プログラミング言語で記述されてもよい。コンパイルされたオブジェクトコードまたはスクリプトがプロセッサにより実行されて、プログラム内で識別されたタスクを実行する。
コントローラパラメータは、例えば、プロセスガスの組成および流量、温度、圧力、RF電力レベル、および、低周波RF周波数などのプラズマ条件、冷却ガス圧力、および、チャンバ壁温度などのプロセス条件に関連する。これらのパラメータは、レシピの形でユーザに提供され、ユーザインターフェースを利用して入力されうる。
プロセスをモニタする信号は、システムコントローラのアナログおよび/またはデジタル入力接続部によって供給されうる。プロセスを制御する信号は、堆積装置のアナログおよびデジタル出力接続部に出力される。
システムソフトウェアは、多くの異なる方法で設計または構成されうる。例えば、さまざまなチャンバ構成部品サブルーチン、または、制御対象が本発明の堆積プロセスを実行するために必要なチャンバ構成部品の動作を制御すべく書き込まれうる。この目的のためのプログラムまたはプログラムのセクションは、基板位置決めコード、プロセスガス制御コード、圧力制御コード、ヒータ制御コード、および、プラズマ制御コードを含む。
基板位置決めプログラムは、基板をペデスタルまたはチャックに載せ、当該基板と、ガス入口および/またはターゲットなどのチャンバの他の部分との間隔を制御するために用いられるチャンバ構成部品を制御するプログラムコードを含みうる。プロセスガス制御プログラムは、チャンバ内の圧力を安定させるべく、堆積前にガス組成および流量を制御し、任意でチャンバ内にガスを送り込むためのコードを含みうる。圧力制御プログラムは、例えば、チャンバの排気システムにおけるスロットルバルブなどを調整することにより、チャンバ内の圧力を制御するコードを含みうる。ヒータ制御プログラムは、基板を加熱するために用いられる加熱ユニットへの電流を制御するコードを含みうる。または、ウェハチャックへの、ヘリウムなどの熱伝導ガスの供給を制御しうる。
堆積中にモニタされうるチャンバセンサの例は、マスフローコントローラ、マノメータなどの圧力センサ、および、ペデスタルまたはチャックに配置される熱電対を含む。所望のプロセス条件を維持すべく、これらのセンサからのデータと共に、適切にプログラムされたフィードバックおよび制御アルゴリズムが用いられうる。ここまでは、単一またはマルチチャンバ半導体処理ツールにおける本発明の実施形態の実装についての説明である。
ここまで本発明をいくつかの好適な実施形態に関して説明してきたが、上記に示される詳細に限定されないものとする。上記好適な実施形態には多くの変更がなされうる。したがって、本発明は、添付の請求項に関連して広く解釈されるものとする。
なお、本明細書に記載された実施形態によれば、以下の構成もまた開示される。
[項目1]
純タングステンプラグを形成する方法であって、
導電領域を露出するコンタクトホールを誘電層内に有する半導体基板を提供する段階と、
前記基板をハロゲンフリーの有機金属タングステン前駆物質、および、還元剤にさらすことによって、少なくとも前記露出した導電領域上にタングステンリッチ膜を堆積する段階と、
前記基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上に1つ以上のタングステン層を堆積する段階と、
前記ホールをタングステンで実質的にふさぎ、タングステンプラグを形成する段階と、
を備える方法。
[項目2]
前記タングステンリッチ膜は、金属タングステンと、少なくとも1つのタングステン化合物との混合物を含む、項目1に記載の方法。
[項目3]
前記タングステンリッチ膜は、金属タングステンと、タングステン・カーバイドとの混合物を含む、項目1に記載の方法。
[項目4]
金属タングステン(W)とタングステン・カーバイド(WC)との分子比率は、約2:1から10:1までの範囲である、項目3に記載の方法。
[項目5]
金属タングステン(W)とタングステン・カーバイド(WC)との分子比率は、約2:1から4:1までの範囲である、項目3に記載の方法。
[項目6]
前記タングステンリッチ膜は、少なくとも約60原子百分率のタングステンを含む、項目1に記載の方法。
[項目7]
前記タングステンリッチ膜は、約25%以下の炭素を含む、項目1に記載の方法。
[項目8]
前記タングステンリッチ膜の厚みは、約10オングストロームから100オングストロームまでの範囲である、項目1に記載の方法。
[項目9]
前記基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上に1つ以上のタングステン層を堆積する段階は、前記基板をWF にさらす段階を含む、項目1に記載の方法。
[項目10]
前記基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上に1つ以上のタングステン層を堆積する段階は、前記タングステンリッチ膜上にタングステン核生成層を堆積し、前記タングステン核生成層上にバルクタングステン膜を堆積する段階を含む、項目1に記載の方法。
[項目11]
前記コンタクトホールをタングステンで実質的にふさぐ段階の後に、前記タングステンをエッチバックして前記タングステンプラグを形成する段階をさらに備える、項目1に記載の方法。
[項目12]
純タングステンラインを形成する方法であって、
ビットライントレンチを誘電層内に有する半導体基板を提供する段階と、
前記基板をハロゲンフリーの有機金属タングステン前駆物質、および、還元剤にさらすことによって、少なくとも前記トレンチ内にタングステンリッチ膜を堆積する段階と、
前記基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上に1つ以上のタングステン層を堆積する段階と、
前記トレンチをタングステンで実質的にふさぐ段階と、
を備え、
前記トレンチは、前記半導体基板における異なる領域を接続する、方法。
[項目13]
前記タングステンリッチ膜は、金属タングステンと、少なくとも1つのタングステン化合物との混合物を含む、項目12に記載の方法。
[項目14]
前記タングステンリッチ膜は、金属タングステンと、タングステン・カーバイドとの混合物を含む、項目12に記載の方法。
[項目15]
金属タングステン(W)とタングステン・カーバイド(WC)との分子比率は、約2:1から10:1までの範囲である、項目14に記載の方法。
[項目16]
金属タングステン(W)とタングステン・カーバイド(WC)との分子比率は、約2:1から4:1までの範囲である、項目14に記載の方法。
[項目17]
前記タングステンリッチ膜は、少なくとも約70原子百分率のタングステンを含む、項目12に記載の方法。
[項目18]
前記タングステンリッチ膜は、約25%以下の炭素を含む、項目12に記載の方法。
[項目19]
前記タングステンリッチ膜の厚みは、約10オングストロームから100オングストロームまでの範囲である、項目12に記載の方法。
[項目20]
前記基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上に1つ以上のタングステン層を堆積する段階は、前記基板をWF にさらす段階を含む、項目12に記載の方法。
[項目21]
前記基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上に1つ以上のタングステン層を堆積する段階は、前記タングステンリッチ膜上にタングステン核生成層を堆積し、前記タングステン核生成層上にバルクタングステン膜を堆積する段階を含む、項目12に記載の方法。
[項目22]
純タングステンビットラインを形成する方法であって、
半導体基板を提供する段階と、
前記基板をハロゲンフリーの有機金属タングステン前駆物質、および、還元剤にさらすことによって、前記基板の少なくとも一部の上にタングステンリッチ膜を堆積する段階と、
前記基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上にタングステンビットライン膜を堆積する段階と、
前記タングステンビットライン膜をフォトパターニングし、かつ、エッチングして前記ビットラインを形成する段階と、
を備える方法。
[項目23]
純タングステンプラグまたはラインを形成する方法であって、
導電領域を露出させるコンタクトホールまたはトレンチを誘電層内に有する半導体基板を提供する段階と、
前記基板をハロゲンフリーの有機金属タングステン前駆物質、および、還元剤にさらす
ことによって、前記コンタクトホールまたはトレンチ内にコンフォーマルな連続したタングステンリッチ膜を堆積する段階と、
前記基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上に1つ以上のタングステン層を堆積する段階と、
前記ホールまたはトレンチをタングステンで実質的にふさぎ、前記タングステンプラグまたはラインを形成する段階と、
を備え、
前記タングステンリッチ膜は、金属タングステンと、タングステン・カーバイドとの混合物を含む、
方法。

Claims (16)

  1. 純タングステンプラグを形成する方法であって、
    導電領域を露出するコンタクトホールを誘電層内に有する半導体基板を提供する段階と、
    前記半導体基板をハロゲンフリーの有機金属タングステン前駆物質、および、還元剤にさらすことによって、少なくとも前記露出した導電領域上にタングステンリッチ膜を堆積する段階と、
    前記半導体基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上に1つ以上のタングステン層を堆積する段階と、
    前記コンタクトホールをタングステンでふさぎ、タングステンプラグを形成する段階と、
    を備え
    前記タングステンリッチ膜は、少なくとも50%(原子)タングステンを有す方法。
  2. 前記タングステンリッチ膜は、少なくとも60原子百分率のタングステンを含む、請求項1に記載の方法。
  3. 前記コンタクトホールをタングステンでふさぐ段階の後に、前記タングステンをエッチバックして前記タングステンプラグを形成する段階をさらに備える、請求項1または2に記載の方法。
  4. 純タングステンラインを形成する方法であって、
    レンチを誘電層内に有する半導体基板を提供する段階と、
    前記半導体基板をハロゲンフリーの有機金属タングステン前駆物質、および、還元剤にさらすことによって、少なくとも前記トレンチ内にタングステンリッチ膜を堆積する段階と、
    前記半導体基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上に1つ以上のタングステン層を堆積する段階と、
    記トレンチをタングステンでふさぐ段階と、
    を備え
    前記タングステンリッチ膜は、少なくとも50%(原子)タングステンを有する、方法。
  5. 前記タングステンリッチ膜は、70原子百分率より多くのタングステンを含む、請求項4に記載の方法。
  6. 前記タングステンリッチ膜は、金属タングステンと、少なくとも1つのタングステン化合物との混合物を含む、請求項1から5の何れか1項に記載の方法。
  7. 前記タングステンリッチ膜は、金属タングステンと、タングステン・カーバイドとの混合物を含む、請求項1から6の何れか1項に記載の方法。
  8. 金属タングステン(W)とタングステン・カーバイド(WC)との分子比率は、2:1から9:1までの範囲である、請求項7に記載の方法。
  9. 金属タングステン(W)とタングステン・カーバイド(WC)との分子比率は、3:1から5:1までの範囲である、請求項7または8に記載の方法。
  10. 前記タングステンリッチ膜は、25%以下の炭素を含む、請求項1から9の何れか1項に記載の方法。
  11. 前記タングステンリッチ膜の厚みは、10オングストロームから500オングストロームまでの範囲である、請求項1から10の何れか1項に記載の方法。
  12. 前記半導体基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上に1つ以上のタングステン層を堆積する段階は、前記半導体基板をWFにさらす段階を含む、請求項1から11の何れか1項に記載の方法。
  13. 前記半導体基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上に1つ以上のタングステン層を堆積する段階は、前記タングステンリッチ膜上にタングステン核生成層を堆積し、前記タングステン核生成層上にバルクタングステン膜を堆積する段階を含む、請求項1から12の何れか1項に記載の方法。
  14. 純タングステンビットラインを形成する方法であって、
    半導体基板を提供する段階と、
    前記半導体基板をハロゲンフリーの有機金属タングステン前駆物質、および、還元剤にさらすことによって、前記半導体基板の少なくとも一部の上にタングステンリッチ膜を堆積する段階と、
    前記半導体基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上にタングステンビットライン膜を堆積する段階と、
    前記タングステンビットライン膜をフォトパターニングし、かつ、エッチングして前記純タングステンビットラインを形成する段階と、
    を備え
    前記タングステンリッチ膜は、少なくとも50%(原子)タングステンを有す方法。
  15. 純タングステンプラグまたはラインを形成する方法であって、
    導電領域を露出させるコンタクトホールまたはトレンチを誘電層内に有する半導体基板を提供する段階と、
    前記半導体基板をハロゲンフリーの有機金属タングステン前駆物質、および、還元剤にさらすことによって、前記コンタクトホールまたはトレンチ内にコンフォーマルな連続したタングステンリッチ膜を堆積する段階と、
    前記半導体基板をタングステン含有前駆物質にさらすことによって、前記タングステンリッチ膜上に1つ以上のタングステン層を堆積する段階と、
    前記コンタクトホールまたはトレンチをタングステンでふさぎ、前記タングステンプラグまたはラインを形成する段階と、
    を備え、
    前記タングステンリッチ膜は、金属タングステンと、タングステン・カーバイドとの混合物を含み
    前記タングステンリッチ膜は、少なくとも50%(原子)タングステンを有する、方法。
  16. 請求項1から15の何れか1項に記載の方法によって、前記半導体基板上に純タングステンプラグまたはラインを形成する、半導体基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7955972B2 (en) * 2001-05-22 2011-06-07 Novellus Systems, Inc. Methods for growing low-resistivity tungsten for high aspect ratio and small features
US9076843B2 (en) 2001-05-22 2015-07-07 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US7605469B2 (en) * 2004-06-30 2009-10-20 Intel Corporation Atomic layer deposited tantalum containing adhesion layer
US7655567B1 (en) 2007-07-24 2010-02-02 Novellus Systems, Inc. Methods for improving uniformity and resistivity of thin tungsten films
US7772114B2 (en) * 2007-12-05 2010-08-10 Novellus Systems, Inc. Method for improving uniformity and adhesion of low resistivity tungsten film
US8053365B2 (en) 2007-12-21 2011-11-08 Novellus Systems, Inc. Methods for forming all tungsten contacts and lines
US8062977B1 (en) 2008-01-31 2011-11-22 Novellus Systems, Inc. Ternary tungsten-containing resistive thin films
US8058170B2 (en) * 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
US8551885B2 (en) * 2008-08-29 2013-10-08 Novellus Systems, Inc. Method for reducing tungsten roughness and improving reflectivity
US8129270B1 (en) 2008-12-10 2012-03-06 Novellus Systems, Inc. Method for depositing tungsten film having low resistivity, low roughness and high reflectivity
US8623733B2 (en) * 2009-04-16 2014-01-07 Novellus Systems, Inc. Methods for depositing ultra thin low resistivity tungsten film for small critical dimension contacts and interconnects
US9159571B2 (en) 2009-04-16 2015-10-13 Lam Research Corporation Tungsten deposition process using germanium-containing reducing agent
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9548228B2 (en) 2009-08-04 2017-01-17 Lam Research Corporation Void free tungsten fill in different sized features
US9653353B2 (en) 2009-08-04 2017-05-16 Novellus Systems, Inc. Tungsten feature fill
US8207062B2 (en) * 2009-09-09 2012-06-26 Novellus Systems, Inc. Method for improving adhesion of low resistivity tungsten/tungsten nitride layers
US8709948B2 (en) * 2010-03-12 2014-04-29 Novellus Systems, Inc. Tungsten barrier and seed for copper filled TSV
US9129945B2 (en) * 2010-03-24 2015-09-08 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
US8617982B2 (en) 2010-10-05 2013-12-31 Novellus Systems, Inc. Subtractive patterning to define circuit components
KR101755635B1 (ko) 2010-10-14 2017-07-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8865594B2 (en) * 2011-03-10 2014-10-21 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
US8614106B2 (en) * 2011-11-18 2013-12-24 International Business Machines Corporation Liner-free tungsten contact
US10381266B2 (en) 2012-03-27 2019-08-13 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US11437269B2 (en) * 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
KR102100520B1 (ko) * 2012-03-27 2020-04-14 노벨러스 시스템즈, 인코포레이티드 핵생성 억제를 사용하는 텅스텐 피처 충진
DE102012208142B4 (de) 2012-05-15 2021-05-12 Pictiva Displays International Limited Organisches licht emittierendes bauelement und verfahren zur herstellung eines organischen licht emittierenden bauelements
US9034760B2 (en) 2012-06-29 2015-05-19 Novellus Systems, Inc. Methods of forming tensile tungsten films and compressive tungsten films
US8686394B2 (en) 2012-07-18 2014-04-01 Micron Technology, Inc. Semiconductor constructions and memory arrays
US8853665B2 (en) 2012-07-18 2014-10-07 Micron Technology, Inc. Semiconductor constructions, memory cells, memory arrays and methods of forming memory cells
US8975184B2 (en) * 2012-07-27 2015-03-10 Novellus Systems, Inc. Methods of improving tungsten contact resistance in small critical dimension features
KR20140028992A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 텅스텐 게이트전극을 구비한 반도체장치 및 그 제조 방법
KR101990051B1 (ko) * 2012-08-31 2019-10-01 에스케이하이닉스 주식회사 무불소텅스텐 배리어층을 구비한 반도체장치 및 그 제조 방법
US8853080B2 (en) 2012-09-09 2014-10-07 Novellus Systems, Inc. Method for depositing tungsten film with low roughness and low resistivity
US9637395B2 (en) 2012-09-28 2017-05-02 Entegris, Inc. Fluorine free tungsten ALD/CVD process
KR20140069925A (ko) * 2012-11-30 2014-06-10 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US8859417B2 (en) 2013-01-03 2014-10-14 Globalfoundries Inc. Gate electrode(s) and contact structure(s), and methods of fabrication thereof
US9153486B2 (en) 2013-04-12 2015-10-06 Lam Research Corporation CVD based metal/semiconductor OHMIC contact for high volume manufacturing applications
US9166159B2 (en) 2013-05-23 2015-10-20 Micron Technology, Inc. Semiconductor constructions and methods of forming memory cells
US9589808B2 (en) 2013-12-19 2017-03-07 Lam Research Corporation Method for depositing extremely low resistivity tungsten
TWI672737B (zh) * 2013-12-27 2019-09-21 美商蘭姆研究公司 允許低電阻率鎢特徵物填充之鎢成核程序
US9418889B2 (en) 2014-06-30 2016-08-16 Lam Research Corporation Selective formation of dielectric barriers for metal interconnects in semiconductor devices
US9899234B2 (en) 2014-06-30 2018-02-20 Lam Research Corporation Liner and barrier applications for subtractive metal integration
US9425096B2 (en) * 2014-07-14 2016-08-23 Qualcomm Incorporated Air gap between tungsten metal lines for interconnects with reduced RC delay
US9748137B2 (en) 2014-08-21 2017-08-29 Lam Research Corporation Method for void-free cobalt gap fill
US20170309490A1 (en) * 2014-09-24 2017-10-26 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US9953984B2 (en) 2015-02-11 2018-04-24 Lam Research Corporation Tungsten for wordline applications
JP6416679B2 (ja) * 2015-03-27 2018-10-31 東京エレクトロン株式会社 タングステン膜の成膜方法
US10170320B2 (en) 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US9613818B2 (en) 2015-05-27 2017-04-04 Lam Research Corporation Deposition of low fluorine tungsten by sequential CVD process
US9754824B2 (en) 2015-05-27 2017-09-05 Lam Research Corporation Tungsten films having low fluorine content
US9978605B2 (en) 2015-05-27 2018-05-22 Lam Research Corporation Method of forming low resistivity fluorine free tungsten film without nucleation
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9978610B2 (en) 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
WO2017091571A1 (en) * 2015-11-25 2017-06-01 Applied Materials, Inc. Methods for forming low-resistance contacts through integrated process flow systems
TWI720106B (zh) 2016-01-16 2021-03-01 美商應用材料股份有限公司 Pecvd含鎢硬遮罩膜及製造方法
US9633946B1 (en) 2016-04-27 2017-04-25 Globalfoundries Inc. Seamless metallization contacts
US9859157B1 (en) 2016-07-14 2018-01-02 International Business Machines Corporation Method for forming improved liner layer and semiconductor device including the same
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
CN109690755A (zh) * 2016-09-30 2019-04-26 英特尔公司 使用含钨粘合层增强互连可靠性能以实现钴互连的微电子器件和方法
TWI700799B (zh) * 2016-10-04 2020-08-01 聯華電子股份有限公司 導電結構、包含導電結構之佈局結構以及導電結構之製作方法
KR20180038823A (ko) 2016-10-07 2018-04-17 삼성전자주식회사 유기 금속 전구체, 이를 이용한 막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US10229826B2 (en) * 2016-10-21 2019-03-12 Lam Research Corporation Systems and methods for forming low resistivity metal contacts and interconnects by reducing and removing metallic oxide
US10211099B2 (en) 2016-12-19 2019-02-19 Lam Research Corporation Chamber conditioning for remote plasma process
WO2018144198A1 (en) 2017-02-01 2018-08-09 Applied Materials, Inc. Boron doped tungsten carbide for hardmask applications
US10283404B2 (en) 2017-03-30 2019-05-07 Lam Research Corporation Selective deposition of WCN barrier/adhesion layer for interconnect
KR102466639B1 (ko) 2017-04-10 2022-11-11 램 리써치 코포레이션 몰리브덴을 함유하는 저 저항률 막들
CN111095488A (zh) 2017-08-14 2020-05-01 朗姆研究公司 三维竖直nand字线的金属填充过程
CN112262457A (zh) 2018-05-03 2021-01-22 朗姆研究公司 在3d nand结构中沉积钨和其他金属的方法
WO2020118100A1 (en) 2018-12-05 2020-06-11 Lam Research Corporation Void free low stress fill
KR20210092840A (ko) 2018-12-14 2021-07-26 램 리써치 코포레이션 3d nand 구조체 상의 원자 층 증착
US11970776B2 (en) 2019-01-28 2024-04-30 Lam Research Corporation Atomic layer deposition of metal films
SG11202109796QA (en) 2019-03-11 2021-10-28 Lam Res Corp Precursors for deposition of molybdenum-containing films
CN113710830A (zh) 2019-04-11 2021-11-26 朗姆研究公司 高台阶覆盖率钨沉积
KR20220011092A (ko) * 2020-07-20 2022-01-27 에이에스엠 아이피 홀딩 비.브이. 전이 금속층을 포함하는 구조체를 형성하기 위한 방법 및 시스템
JP2023026869A (ja) 2021-08-16 2023-03-01 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法

Family Cites Families (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI117944B (fi) 1999-10-15 2007-04-30 Asm Int Menetelmä siirtymämetallinitridiohutkalvojen kasvattamiseksi
JPS62216224A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd タングステンの選択成長方法
JPS62260340A (ja) 1986-05-06 1987-11-12 Toshiba Corp 半導体装置の製造方法
US4746375A (en) * 1987-05-08 1988-05-24 General Electric Company Activation of refractory metal surfaces for electroless plating
US5250329A (en) * 1989-04-06 1993-10-05 Microelectronics And Computer Technology Corporation Method of depositing conductive lines on a dielectric
US5028565A (en) * 1989-08-25 1991-07-02 Applied Materials, Inc. Process for CVD deposition of tungsten layer on semiconductor wafer
DE69033760T2 (de) * 1990-01-08 2001-10-25 Lsi Logic Corp Struktur zum Filtern von Prozessgasen zum Einsatz in einer Kammer für chemische Dampfabscheidung
KR100209856B1 (ko) * 1990-08-31 1999-07-15 가나이 쓰도무 반도체장치의 제조방법
US5326723A (en) * 1992-09-09 1994-07-05 Intel Corporation Method for improving stability of tungsten chemical vapor deposition
KR950012738B1 (ko) * 1992-12-10 1995-10-20 현대전자산업주식회사 반도체소자의 텅스텐 콘택 플러그 제조방법
KR970009867B1 (ko) * 1993-12-17 1997-06-18 현대전자산업 주식회사 반도체 소자의 텅스텐 실리사이드 형성방법
EP0704551B1 (en) * 1994-09-27 2000-09-06 Applied Materials, Inc. Method of processing a substrate in a vacuum processing chamber
US6001729A (en) * 1995-01-10 1999-12-14 Kawasaki Steel Corporation Method of forming wiring structure for semiconductor device
JPH0927596A (ja) * 1995-07-11 1997-01-28 Sanyo Electric Co Ltd 半導体装置の製造方法
US5863819A (en) * 1995-10-25 1999-01-26 Micron Technology, Inc. Method of fabricating a DRAM access transistor with dual gate oxide technique
US6017818A (en) * 1996-01-22 2000-01-25 Texas Instruments Incorporated Process for fabricating conformal Ti-Si-N and Ti-B-N based barrier films with low defect density
US6297152B1 (en) * 1996-12-12 2001-10-02 Applied Materials, Inc. CVD process for DCS-based tungsten silicide
US5804249A (en) * 1997-02-07 1998-09-08 Lsi Logic Corporation Multistep tungsten CVD process with amorphization step
US6037248A (en) * 1997-06-13 2000-03-14 Micron Technology, Inc. Method of fabricating integrated circuit wiring with low RC time delay
US5956609A (en) * 1997-08-11 1999-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing stress and improving step-coverage of tungsten interconnects and plugs
US5795824A (en) * 1997-08-28 1998-08-18 Novellus Systems, Inc. Method for nucleation of CVD tungsten films
US5926720A (en) * 1997-09-08 1999-07-20 Lsi Logic Corporation Consistent alignment mark profiles on semiconductor wafers using PVD shadowing
US6861356B2 (en) * 1997-11-05 2005-03-01 Tokyo Electron Limited Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film
US6099904A (en) * 1997-12-02 2000-08-08 Applied Materials, Inc. Low resistivity W using B2 H6 nucleation step
JPH11260759A (ja) * 1998-03-12 1999-09-24 Fujitsu Ltd 半導体装置の製造方法
US6452276B1 (en) * 1998-04-30 2002-09-17 International Business Machines Corporation Ultra thin, single phase, diffusion barrier for metal conductors
US6066366A (en) * 1998-07-22 2000-05-23 Applied Materials, Inc. Method for depositing uniform tungsten layers by CVD
US6143082A (en) * 1998-10-08 2000-11-07 Novellus Systems, Inc. Isolation of incompatible processes in a multi-station processing chamber
KR100273767B1 (ko) * 1998-10-28 2001-01-15 윤종용 반도체소자의 텅스텐막 제조방법 및 그에 따라 제조되는 반도체소자
US6037263A (en) * 1998-11-05 2000-03-14 Vanguard International Semiconductor Corporation Plasma enhanced CVD deposition of tungsten and tungsten compounds
US6331483B1 (en) 1998-12-18 2001-12-18 Tokyo Electron Limited Method of film-forming of tungsten
US20010014533A1 (en) * 1999-01-08 2001-08-16 Shih-Wei Sun Method of fabricating salicide
US6245654B1 (en) * 1999-03-31 2001-06-12 Taiwan Semiconductor Manufacturing Company, Ltd Method for preventing tungsten contact/via plug loss after a backside pressure fault
US6294468B1 (en) * 1999-05-24 2001-09-25 Agere Systems Guardian Corp. Method of chemical vapor depositing tungsten films
US6720261B1 (en) * 1999-06-02 2004-04-13 Agere Systems Inc. Method and system for eliminating extrusions in semiconductor vias
US6174812B1 (en) * 1999-06-08 2001-01-16 United Microelectronics Corp. Copper damascene technology for ultra large scale integration circuits
US6355558B1 (en) * 1999-06-10 2002-03-12 Texas Instruments Incorporated Metallization structure, and associated method, to improve crystallographic texture and cavity fill for CVD aluminum/PVD aluminum alloy films
US6265312B1 (en) * 1999-08-02 2001-07-24 Stmicroelectronics, Inc. Method for depositing an integrated circuit tungsten film stack that includes a post-nucleation pump down step
US6309966B1 (en) * 1999-09-03 2001-10-30 Motorola, Inc. Apparatus and method of a low pressure, two-step nucleation tungsten deposition
US6303480B1 (en) * 1999-09-13 2001-10-16 Applied Materials, Inc. Silicon layer to improve plug filling by CVD
AU1208201A (en) * 1999-10-15 2001-04-30 Asm America, Inc. Method for depositing nanolaminate thin films on sensitive surfaces
US6277744B1 (en) * 2000-01-21 2001-08-21 Advanced Micro Devices, Inc. Two-level silane nucleation for blanket tungsten deposition
US6429126B1 (en) 2000-03-29 2002-08-06 Applied Materials, Inc. Reduced fluorine contamination for tungsten CVD
JP5184731B2 (ja) * 2000-05-18 2013-04-17 コーニング インコーポレイテッド 固体酸化物燃料電池用可撓性電極/電解質構造体、燃料電池装置、およびその作成方法
US7405158B2 (en) 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
US6936538B2 (en) * 2001-07-16 2005-08-30 Applied Materials, Inc. Method and apparatus for depositing tungsten after surface treatment to improve film characteristics
US6551929B1 (en) * 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US6218301B1 (en) * 2000-07-31 2001-04-17 Applied Materials, Inc. Deposition of tungsten films from W(CO)6
US6740591B1 (en) * 2000-11-16 2004-05-25 Intel Corporation Slurry and method for chemical mechanical polishing of copper
US6908848B2 (en) 2000-12-20 2005-06-21 Samsung Electronics, Co., Ltd. Method for forming an electrical interconnection providing improved surface morphology of tungsten
US7955972B2 (en) 2001-05-22 2011-06-07 Novellus Systems, Inc. Methods for growing low-resistivity tungsten for high aspect ratio and small features
US7589017B2 (en) 2001-05-22 2009-09-15 Novellus Systems, Inc. Methods for growing low-resistivity tungsten film
US7141494B2 (en) * 2001-05-22 2006-11-28 Novellus Systems, Inc. Method for reducing tungsten film roughness and improving step coverage
US6635965B1 (en) * 2001-05-22 2003-10-21 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US7262125B2 (en) * 2001-05-22 2007-08-28 Novellus Systems, Inc. Method of forming low-resistivity tungsten interconnects
US7005372B2 (en) * 2003-01-21 2006-02-28 Novellus Systems, Inc. Deposition of tungsten nitride
US7211144B2 (en) * 2001-07-13 2007-05-01 Applied Materials, Inc. Pulsed nucleation deposition of tungsten layers
JP2005518088A (ja) * 2001-07-16 2005-06-16 アプライド マテリアルズ インコーポレイテッド タングステン複合膜の形成
WO2003030224A2 (en) 2001-07-25 2003-04-10 Applied Materials, Inc. Barrier formation using novel sputter-deposition method
US20030029715A1 (en) * 2001-07-25 2003-02-13 Applied Materials, Inc. An Apparatus For Annealing Substrates In Physical Vapor Deposition Systems
JP4595989B2 (ja) * 2001-08-24 2010-12-08 東京エレクトロン株式会社 成膜方法
US6607976B2 (en) * 2001-09-25 2003-08-19 Applied Materials, Inc. Copper interconnect barrier layer structure and formation method
TW589684B (en) * 2001-10-10 2004-06-01 Applied Materials Inc Method for depositing refractory metal layers employing sequential deposition techniques
US6566262B1 (en) * 2001-11-01 2003-05-20 Lsi Logic Corporation Method for creating self-aligned alloy capping layers for copper interconnect structures
US6566250B1 (en) * 2002-03-18 2003-05-20 Taiwant Semiconductor Manufacturing Co., Ltd Method for forming a self aligned capping layer
US6905543B1 (en) 2002-06-19 2005-06-14 Novellus Systems, Inc Methods of forming tungsten nucleation layer
TWI287559B (en) * 2002-08-22 2007-10-01 Konica Corp Organic-inorganic hybrid film, its manufacturing method, optical film, and polarizing film
US6706625B1 (en) * 2002-12-06 2004-03-16 Chartered Semiconductor Manufacturing Ltd. Copper recess formation using chemical process for fabricating barrier cap for lines and vias
US6962873B1 (en) * 2002-12-10 2005-11-08 Novellus Systems, Inc. Nitridation of electrolessly deposited cobalt
KR20050110613A (ko) * 2002-12-23 2005-11-23 어플라이드 씬 필름스 인코포레이티드 알루미늄 포스페이트 코팅
US6844258B1 (en) * 2003-05-09 2005-01-18 Novellus Systems, Inc. Selective refractory metal and nitride capping
WO2004113585A2 (en) 2003-06-18 2004-12-29 Applied Materials, Inc. Atomic layer deposition of barrier materials
JP2005029821A (ja) * 2003-07-09 2005-02-03 Tokyo Electron Ltd 成膜方法
US7754604B2 (en) 2003-08-26 2010-07-13 Novellus Systems, Inc. Reducing silicon attack and improving resistivity of tungsten nitride film
JP4606006B2 (ja) 2003-09-11 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6924223B2 (en) 2003-09-30 2005-08-02 Tokyo Electron Limited Method of forming a metal layer using an intermittent precursor gas flow process
US7078341B2 (en) * 2003-09-30 2006-07-18 Tokyo Electron Limited Method of depositing metal layers from metal-carbonyl precursors
KR100557626B1 (ko) * 2003-12-23 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성 방법
US7605469B2 (en) * 2004-06-30 2009-10-20 Intel Corporation Atomic layer deposited tantalum containing adhesion layer
US7429402B2 (en) * 2004-12-10 2008-09-30 Applied Materials, Inc. Ruthenium as an underlayer for tungsten film deposition
US7220671B2 (en) 2005-03-31 2007-05-22 Intel Corporation Organometallic precursors for the chemical phase deposition of metal films in interconnect applications
US7524765B2 (en) 2005-11-02 2009-04-28 Intel Corporation Direct tailoring of the composition and density of ALD films
KR100705936B1 (ko) * 2006-06-30 2007-04-13 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
US8153831B2 (en) 2006-09-28 2012-04-10 Praxair Technology, Inc. Organometallic compounds, processes for the preparation thereof and methods of use thereof
US7655567B1 (en) 2007-07-24 2010-02-02 Novellus Systems, Inc. Methods for improving uniformity and resistivity of thin tungsten films
US7772114B2 (en) 2007-12-05 2010-08-10 Novellus Systems, Inc. Method for improving uniformity and adhesion of low resistivity tungsten film
US8053365B2 (en) 2007-12-21 2011-11-08 Novellus Systems, Inc. Methods for forming all tungsten contacts and lines
US8062977B1 (en) 2008-01-31 2011-11-22 Novellus Systems, Inc. Ternary tungsten-containing resistive thin films
US8058170B2 (en) 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
US8551885B2 (en) 2008-08-29 2013-10-08 Novellus Systems, Inc. Method for reducing tungsten roughness and improving reflectivity
US8623733B2 (en) 2009-04-16 2014-01-07 Novellus Systems, Inc. Methods for depositing ultra thin low resistivity tungsten film for small critical dimension contacts and interconnects
US8207062B2 (en) 2009-09-09 2012-06-26 Novellus Systems, Inc. Method for improving adhesion of low resistivity tungsten/tungsten nitride layers
DE102009055392B4 (de) 2009-12-30 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
US8709948B2 (en) 2010-03-12 2014-04-29 Novellus Systems, Inc. Tungsten barrier and seed for copper filled TSV
US20120199887A1 (en) 2011-02-03 2012-08-09 Lana Chan Methods of controlling tungsten film properties

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