JP5569314B2 - 撮像素子およびカメラシステム - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサ等の撮像素子、およびカメラシステムに関するものである。

近年生体が発する微小な発光や蛍光の計測や撮像が、医療やバイオテクノロジの分野で活発化している。
医療やセキュリティ等の分野では、物体を透過した微量のＸ線を、シンチレータを介して可視レベルの光子に変換し、それを検出して透過撮像を行う技術が産業化されている。また、医療やセキュリティ等の分野では、人体に投入した微量の放射線物質から発生するγ線をシンチレータを介して光子に変換するＳＰＥＣＴやＰＥＴ等の技術が産業化されている。

このような分野の撮像においては、非常に微量な光量に対しては、フォトンカウンタが使用される。
通常、フォトンカウンタはアバランシェダイオードや光電子増倍管を用いた単体素子である。
それらは受光面に入射した光子を光電子に変換し、さらに光電子を高電圧で加速し、衝突による２次電子発生等によって増倍して、出力に電圧パルスを発生させる。
そのパルス数が素子に常時接続されたカウンタ装置によって計測される。

フォトンカウンタは、光子を１個単位で検出できる高い測定精度を持つ一方で、システムは高価であり、測定のダイナミックレンジも低い。
通常１個のフォトンカウンタが測定できる光子数は１秒間に１メガ〜１０メガ個程度である。

一方、比較的測定光量の大きなレンジの撮像に対しては、フォトダイオードとアナログデジタル（ＡＤ）変換器が使用される。
フォトダイオードは、光電変換された電荷を蓄積し、アナログ信号を出力する。それをＡＤ変換器がデジタル信号に変換する。

このような撮像は、アナログ信号の伝達に伴うノイズと、ＡＤ変換器の変換速度が課題である。
微小光を検出するにはノイズを抑え、かつＡＤ変換のビット数を上げて刻みを細かくする必要があるが、このためには極めて高速なＡＤ変換装置が必要になる。さらにこれを撮像の解像度向上のために多画素化すると、ＡＤ変換のシステムは巨大なものとなる。

特開１９９５−６７０４３号公報 特開２００４−１９３６７５号公報

本来、微小光の撮像には低ノイズで精度の高い光検出と、大きなダイナミックレンジの双方が必要である。
しかしそれらの要求を共に満たすデバイスは存在しない。

たとえば、Ｘ線撮像の被爆量を下げようとすれば、フォトンカウンタと同レベルの精度が必要になるが、一般的なフォトンカウンタでは撮像に足るダイナミックレンジを満たせない。
さらに、解像度の向上には多画素化が求められるが、カウンタ装置を含めたシステムは非常に高価なものになってしまう。

一方、上記特許文献１には、時分割を用いたフォトンの新しいカウント手法が提案されている。
これは一定期間におけるフォトダイオードへの光子入射の有無を２値判定し、それを複数回反復した結果を集積して２次元の撮像データを得るものである。
すなわち、一定期間ごとにフォトダイオードからの信号をセンシングし、その期間に入射した光子数が一つ以上であれば、入射した光子数にかかわらず、各画素に接続されたカウンタは１ずつカウントアップされる。
光子入射の頻度が時間軸でランダムであれば、実際の光子入射数とカウント数とはポワソン分布に従うので、入射頻度が少ない場合は略リニアな関係となり、入射頻度が多い場合も一律に補正が可能である。

しかし、特許文献１に開示された技術によれば、各画素は各々にセンス回路とカウンタを要しており、画素の開口面積は非常に小さくなってしまう。

上記特許文献２には、上記時分割のカウント方式を採用しつつカウンタを画素アレイ外に配置する構成が提案されているが、各画素にはセンス回路とメモリが必要である。
また画素アレイ外とは言え、画素ごとにカウンタを設けているので、チップの回路規模は大きくならざるを得ない。

また、特許文献１や特許文献２に開示された構成では、撮像のダイナミックレンジを上げようとすれば、光子入射の計測期間を時間軸で細かく刻み、画素アクセスを高速化して対応するしか無い。

本発明は、低照度でもノイズが小さく、かつダイナミックレンジの広い光量計測や撮像を可能にする撮像素子およびカメラシステムを提供することにある。

本発明の第１の観点の固体撮像素子は、光電変換素子を有し、光子入射に応じて電気信号を出力する画素が、複数アレイ状に配置された受光部として機能する画素アレイ部と、上記画素からの電気信号を受けて、所定期間における画素への光子入射の有無を２値判定するセンス回路が、複数配置されたセンス回路部と、上記センス回路の複数の判定結果を画素ごとまたは画素グループごとに集積する機能を含み、複数画素における複数回の上記判定結果を集積するフォトンカウンティングを行うことで受光部への光子入射量を導出する判定結果集積回路部と、を有し、上記判定結果集積回路部は、上記センス回路の判定結果を集積するカウント処理を行うカウント回路を含み、複数の上記センス回路が上記判定結果を集積するためのカウント回路を共有している。

本発明の第２の観点のカメラシステムは、撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換素子を有し、光子入射に応じて電気信号を出力する画素が、複数アレイ状に配置された受光部として機能する画素アレイ部と、上記画素からの電気信号を受けて、所定期間における画素への光子入射の有無を２値判定するセンス回路が、複数配置されたセンス回路部と、上記センス回路の複数の判定結果を画素ごとまたは画素グループごとに集積する機能を含み、複数画素における複数回の上記判定結果を集積するフォトンカウンティングを行うことで受光部への光子入射量を導出する判定結果集積回路部と、を有し、上記判定結果集積回路部は、上記センス回路の判定結果を集積するカウント処理を行うカウント回路を含み、複数の上記センス回路が上記判定結果を集積するためのカウント回路を共有している。

本発明によれば、画素の開口率を低下させることなく、アナログ信号の扱いを不要にし、低照度でもノイズが小さく、かつダイナミックレンジの広い光量計測や撮像を可能にすることができる。

本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。 本実施形態に係る受光部を概念的に示す図である。 図２の受光部のメッシュの単位格子への光子の平均入射回数と平均カウント数の関係を示す図である。 本実施形態に係る画素の回路構成の一例を示す図である。 本第１の実施形態における画素ブロックの循環アクセスを説明するための図である。 自己参照機能を有するセンス回路の一例を示す回路図である。 図４の画素を例に、図６の自己参照機能を有するセンス回路を用いた読み出し動作例を説明するためのタイミングチャートである。 本発明の第２の実施形態を説明するための図であって、内部増幅型ダイオードを用いて第１の実施形態に対応した画素ブロックの構成例を示す図である。 本発明の実施形態に係る撮像素子をＣＴ（Ｃｏｍｐｕｔｅｒ Ｔｏｍｏｇｒａｐｈｙ）撮像への応用する撮像装置の概念図である。 本発明の実施形態に係る撮像素子（受光装置)を１次元の線状に並べたライン型撮像装置の例を示す図である。 本発明の実施形態に係る撮像素子（受光装置)の耐放射線保護例を示す図である。 フォトンの同時検出による放射線入射方向の推定例を模式的に示す図である。 本発明の第４の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。 第４の実施形態に係る撮像素子を用いた光子検出の時間分解能について説明するための図である。 本発明の第５の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。 第５の実施形態に係る撮像素子を用いた光子検出の時間分解能について説明するための図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．本実施形態の撮像素子の特徴の概要
２．第１の実施形態（撮像素子の第１の構成例）
３．第２の実施形態（撮像素子の第２の構成例）
４．第３の実施形態（撮像素子の適用例）
５．第４の実施形態（撮像素子の第３の構成例）
６．第５の実施形態（撮像素子の第４の構成例）
７．第６の実施形態（カメラシステム）

＜１．本実施形態の撮像素子の特徴の概要＞
本実施形態においては、高速並列読み出しを視野において、フォトン(光子)カウントを用いたフルデジタルイメージセンサとしての撮像素子（ＣＭＯＳイメージセンサ）の最適な構成を実現している。
まず、各画素は特定期間内における光子の入射の有無を電気信号として出力する。センス回路は、１フレーム期間内にその結果を複数回受け取って各々２値による判定を実施する。撮像素子はその集積によってたとえば画素ごとに階調データを生成する。
本実施形態の撮像素子は、この基本的構成を基に、以下の特徴的な構成を有する。

時分割のフォトンカウンティングは、フォトンの検出工程を一定サイクルでの反復検出に変えることで、フォトンの入射によるパルス発生を常時監視する必要からシステムを開放する。
本実施形態はこのことに着目し、まず各々の画素が固有のセンス回路およびカウンタを有していた構成から脱却し、上記三者を階層化する。
すなわち、本実施形態では、時分割のフォトンカウンティングを前提として複数の画素がひとつのセンス回路を共有し、あるいは複数のセンス回路が一つのカウント回路を共有化する。
本実施形態では、たとえばセンス回路を共有する複数画素は循環的に読み出され、露光は前回の読み出しから今回の読み出しまでの期間を用いて実施される。したがって、上記共有化が露光期間を圧迫することは無い。
また、判定結果のカウント処理とメモリへの格納処理についても、それを実行中に次の露光を開始することが可能である。したがって、複数のセンス回路がカウンタを共有することでカウント処理に要する時間が増えはするが、それが露光時間を圧迫することはない。
さらに、本実施形態では、フォトンカウンティングのダイナミックレンジを複数画素のカウント結果を加算することで拡大する。
カウンタを共有する画素間の加算であれば、それらはメモリの同じアドレスに異なる画素の結果を格納することで、極めて容易に実行し得る。
さらに、受光部全てのカウント結果を加算して、入射光量の総量を導出する機能を設ける。それらはたとえばデータ出力部付近に別途加算器を配置することで、容易に実現可能である。
さらにこのような受光装置を単位画素として、それらを線状、あるいはアレイ状に配置することで、極めて微小な光検出にも対応でき、かつダイナミックレンジの広い撮像を可能にする。

上記構成を採用する本実施形態によれば、フォトンカウンティングに要する回路規模を劇的に削減でき、半導体撮像素子の微細化技術を活用して、多画素を用いた高性能のフォトンカウンティングを実行することが可能になる。
フォトンカウントのダイナミックレンジは、時間方向の多分割化と入射面の多分割化の双方を用いたメッシュの総数によって決定され、各メッシュはバイナリの値を持つ。
メッシュの解像度およびカウント数のダイナミックレンジは、半導体製造技術の微細化と高速化の双方に従って拡大していく。
本実施形態の撮像素子は、単体でも精密な光量検出や撮像が可能であるが、各々を単位受光素子としてそれらを複数並べることで、さらにダイナミックレンジの大きい精密撮像が可能になる。
各受光素子がカウント機能を内蔵するので、そのようなシステムは高価な外部機器を必要とすることなく容易に構築することができる。
また、各受光素子は入射光子数そのものに直結したフルデジタルのカウントを行うので、一般的なアナログイメージャーに見られるような受光素子間の感度ばらつきは殆ど存在しない。すなわち、受光素子間での感度調整は不要である。
たとえば、シンチレータと組み合わせて微量のＸ線透過撮像に使用すれば、低被爆で高精度かつ解像度の高い撮像が可能になり、しかもシステムの価格は極めて安価である。

以下に、上記した特徴を有する本実施形態に係る撮像素子であるＣＭＯＳイメージセンサについて詳細に説明する。

＜２．第１の実施形態＞
図１は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。

［全体構成の概略］
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、センス回路部１２０、出力信号線群１３０、転送線群１４０、および判定結果集積回路部１５０を有する。
本ＣＭＯＳイメージセンサ１００では、後述するように、複数の画素で一つのセンス回路を共有する。
これに対応して、本ＣＭＯＳイメージセンサ１００は、同一列の複数の画素ＤＰＸと選択回路により画素ブロック１６０−０〜１６０−３、・・・が形成される。
さらに、ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０の画素ＤＰＸを駆動して、画素ＤＰＸの電気信号を出力信号線１３１に出力させるための行駆動回路１７０、および行制御線群１８０を有する。

画素アレイ部１１０は、複数のデジタル画素ＤＰＸが行方向および列方向にマトリクス状に配置されている。
各デジタル画素ＤＰＸは光電変換素子を有し、光子入射に応じて電気信号を出力する機能を有する。
そして、上述したように、同一列の複数の画素ＤＰＸと選択回路により画素ブロック１６０−０〜１６０−３、・・・が形成される。

ＣＭＯＳイメージセンサ１００は、一定期間、出力信号線１３１を伝搬された電気信号の２値判定し、判定結果を画素ごとに複数回集積して、複数画素のカウント結果を加算して、たとえば階調のある２次元撮像データを生成する回路ブロック２００を有する。
ＣＭＯＳイメージセンサ１００は、複数の画素、本実施形態では画素ブロック１６０−０〜１６０−３、・・・単位の複数画素の複数回の上記判定結果を集積することで、受光部である画素アレイ部１１０への光子入射量を導出する。
ＣＭＯＳイメージセンサ１００は、フォトンカウンティングのダイナミックレンジを複数画素のカウント結果を加算することで拡大する機能を有している。
回路ブロック２００は、画素アレイ部１１０、センス回路部１２０および判定結果集積回路部１５０が配置されている。

センス回路部１２０は、画素アレイ部１１０の各画素ブロック１６０−０〜１６０−３、・・に対応してセンス回路１２１−０，１２１−１，１２１−２，１２１−３、・・・が配置されている。

センス回路１２１−０は、その入力が画素ブロック１６０−０を形成する全画素ＤＰＸ−００，ＤＰＸ−１０、〜ＤＰＸ−ｐ０の出力が共通に接続される出力信号線１３１−０に接続されている。
すなわち、複数の画素ＤＰＸ−００〜ＤＰＸ−ｐ０で一つのセンス回路１２１−０を共有している。
なお、各画素ブロック１６０（−０〜−３、・・）の画素数は、たとえば１２８個に設定される。この場合、ｐ＝０〜１２７であり、画素ブロック１６０−０は画素ＤＰＸ−００〜ＤＰＸ１２７０を含む。

センス回路１２１−１は、その入力が画素ブロック１６０−１を形成する全画素ＤＰＸ−０１，ＤＰＸ−１１、〜ＤＰＸ−ｐ１の出力が共通に接続される出力信号線１３１−１に接続されている。
すなわち、複数の画素ＤＰＸ−０１〜ＤＰＸ−ｐ１で一つのセンス回路１２１−１を共有している。
画素ブロック１６０−１は、たとえば１２８個の画素ＤＰＸ−０１〜ＤＰＸ１２７１を含む。

センス回路１２１−２は、その入力が画素ブロック１６０−２を形成する全画素ＤＰＸ−０２，ＤＰＸ−１２、〜ＤＰＸ−ｐ２の出力が共通に接続される出力信号線１３１−２に接続されている。
すなわち、複数の画素ＤＰＸ−０２〜ＤＰＸ−ｐ２で一つのセンス回路１２１−２を共有している。
画素ブロック１６０−２は、たとえば１２８個の画素ＤＰＸ−０２〜ＤＰＸ１２７２を含む。

センス回路１２１−３は、その入力が画素ブロック１６０−３を形成する全画素ＤＰＸ−０３，ＤＰＸ−１３、〜ＤＰＸ−ｐ３の出力が共通に接続される出力信号線１３１−３に接続されている。
すなわち、複数の画素ＤＰＸ−０３〜ＤＰＸ−ｐ３で一つのセンス回路１２１−３を共有している。
画素ブロック１６０−３は、たとえば１２８個の画素ＤＰＸ−０３〜ＤＰＸ１２７３を含む。

センス回路部１２０においては、図示しない他の画素ブロックに対しても複数の画素で共有するようにセンス回路が配置される。

判定結果集積回路部１５０は、センス回路１２１−０〜１２１−３の判定結果を画素ごとに複数回集積し、複数画素のカウント結果を加算して、たとえば階調のある２次元撮像データを生成する機能を有する。
判定結果集積回路部１５０は、複数の画素、本実施形態では画素ブロック１６０−０〜１６０−３、・・・単位の複数画素の複数回の上記判定結果を集積することで、受光部である画素アレイ部１１０への光子入射量を導出する機能を有する。
判定結果集積回路部１５０は、レジスタ１５１−０〜１５１−３、選択回路１５２、カウント回路１５３、およびメモリ１５４を有する。

レジスタ１５１−０〜１５１−３は、転送線１４１−０〜１４１−３を転送された対応するセンス回路１２１−０〜１２１−３の判定値を保持する。
選択回路１５２は、レジスタ１５１−０〜１５１−３の出力を順次に選択して、各レジスタ１５１−０〜１５１−３の保持した判定値をカウント回路１５３に供給する。

カウント回路１５３は、行選択されて読み出され、選択回路１５２を介した複数画素（本例では４画素）の判定値に対するカウント処理を順次行い、画素ごとのカウント結果をメモリ１５４に格納する。
そして、カウント回路１５３は、複数画素のカウント結果を加算して、その加算結果をメモリ１５４に格納する。
カウント回路１５３は、前回の読み出し時の画素のデータがメモリ１５４からロードされる。

本第１の実施形態の判定結果集積回路部１５０は、１つのカウント回路１５３を有し、複数のレジスタ１５１−０〜１５１−３でカウント回路１５３を共有している。
換言すれば、本第１の実施形態のＣＭＯＳイメージセンサ１００は、複数のセンス回路１２１−０〜１２１−３でカウント回路１５３を共有している。

本実施形態のＣＭＯＳイメージセンサ１００は、前述した特徴的構成を含んで構成されている。
すなわち、ＣＭＯＳイメージセンサ１００は、複数の画素でセンス回路を共有し、循環的にアクセスさせることで、露光時間を確保しつつ、さらに小型の画素にも対応できるように構成される。
さらに、ＣＭＯＳイメージセンサ１００は、複数のセンス回路がカウント回路を共有することで、回路規模と処理速度との柔軟な最適化が可能になるように構成される。
ＣＭＯＳイメージセンサ１００は、フォトンカウンティングのダイナミックレンジを複数画素のカウント結果を加算することで拡大する機能を有している。

ここで、本実施形態に係るＣＭＯＳイメージセンサ１００の回路ブロック２００における画素アレイ部１１０により形成される受光部３００の受光およびフォトンカウンティングの基本概念を図２および図３に関連付けて説明する。

図２は、本実施形態に係る受光部３００を概念的に示す図である。
図３は、図２の受光部のメッシュの単位格子への光子の平均入射回数と平均カウント数の関係を示す図である。
なお、図２においては、簡単化のため本来２次元の受光面を１次元で表現している。

フォトンカウンティングは、受光部３００の等間隔に分割された受光面３１０と、やはり等間隔に分割された時間軸ｔとで三次元のメッシュＭＳＨを構成して実行される（図面では２次元で表現されている）。
個々のメッシュＭＳＨはバイナリの値を取る。すなわち、センス回路部１２０で個々のメッシュＭＳＨ内に光子が１個以上入射したか否かが判定される。このとき、たとえば入射がある場合入射個数は問われず“１”と判定され、入射が無ければ“０”と判定される。図２中“１”のメッシュ区画は太枠で表示されている。また、図２の符号ＩＶＴは光子の入射イベントを示している。
そして、判定結果集積回路部１５０で“１”の総和がカウントされ、メモリ１５４に格納される。

ここで時間軸ｔに対して、光子は揺らぎを持ちながら平均的にはほぼ均一に入射し、さらに面方向にもほぼ均一に入射すると仮定した場合、カウント総数は実際の光子入射数に対してポワソン分布に従った関係となる。
図３にメッシュの単位格子ＣＬへの光子の平均入射回数と平均カウント数の関係を示す。

図３に示すように、平均入射回数が０．１回以内の微小光領域では、入射回数とカウント数は高い精度で一致する。
さらに０．４回以下であれば、入射回数とカウント数の関係はほぼリニアである。
すなわち、メッシュＭＳＨの総格子数が入射光子数より十分大きければ、カウント値はリニアに光子入射数を反映し、高精度のカウントが可能である。
また、面方向あるいは時間軸ｔのメッシュ間隔を狭めて、総格子数を増大させることで、カウントの精度を上げるとともにダイナミックレンジを拡大させていくことができる。
すなわち、このような受光部３００は、半導体製造における微細化技術や回路の高速化技術を活用することで、光子計測の精度とダイナミックレンジを劇的に向上させるポテンシャルを持つ。

なお、たとえば面方向の光入射に局部的な偏りが大きく、かつ入射光量が相対的に大きい場合は、次のように構成するとよい。
面方向のメッシュを一つ以上の格子区画よりなる複数のグループに分け、グループごとに所属格子ＣＬの平均カウント数を求め、ポワソン分布に従った補正を施すことで、測定精度を向上させることができる。
あるいは、光学ローパスフィルタを受光面３１０の前面に配置して、入射光子の面方向の偏りを緩和することも有効である。あるいはシンチレータを用いたＸ線検出の場合は、Ｘ線の入射に伴ってシンチレータから散乱的に光が放射されるので、シンチレータ自体が光学的ローパスフィルタの役割を果たす。

［デジタル画素に係る機能］
ここで、デジタル画素ＤＰＸの構成例について説明する。
デジタル画素（以下、単に画素という場合もある）ＤＰＸは、上述したように、光電変換素子を有し、光子入射に応じて電気信号を出力する。
撮像素子としてのＣＭＯＳイメージセンサ１００は、画素ＤＰＸのリセット機能と読み出し機能を備えており、任意のタイミングでリセットと読み出しを実行することができる。
リセットは画素ＤＰＸを光子が未入射の状態にリセットする。各画素ＤＰＸは、望ましくはその受光面に、各々レンズと、あるいは必要に応じてカラーフィルタを備えている。
このような画素の基本機能は通常画素に近いが、その出力にアナログ値としての精度やリニアリティは要求されない。
ここで、デジタル画素の構成の一例について説明する。

図４は、本実施形態に係る画素の回路構成の一例を示す図である。
図４は、１単位画素ＤＰＸで３つのトランジスタを含む画素回路の一例を示している。

１単位画素ＤＰＸは、フォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、アンプトランジスタ１１４、蓄積ノード１１５、およびフローティングディフュージョン（ＦＤ：Floating Diffusion、浮遊拡散層）ノード１１６を有する。
転送トランジスタ１１２のゲート電極が行制御線としての転送線１８１に接続され、リセットトランジスタ１１３のゲート電極が行制御線としてのリセット線１８２に接続されている。
アンプトランジスタ１１４のゲート電極がＦＤノード１１６に接続され、アンプトランジスタ１１４のソースが出力信号線１３１に接続されている。

画素ＤＰＸにおいては、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード１１１によって、蓄積ノード１１５に蓄積される。
それらは所定のタイミングで転送トランジスタ１１２をオンさせることでＦＤノード１１６に転送され、アンプトランジスタ１１４のゲートを駆動する。
これにより、信号電荷は出力信号線１３１への信号となって読み出される。
出力信号線１３１は、定電流源や抵抗素子を介して接地することでソースフォロアー動作をさせても良いし、読み出し前に一旦接地し、その後浮遊状態にして、アンプトランジスタ１１４によるチャージレベルを出力させても良い。
リセットトランジスタ１１３は、転送トランジスタ１１２と同時並列的にオンさせることでフォトダイオード１１１に蓄積された電子を電源に引き抜き、画素を蓄積前の暗状態、すなわち光子が未入射の状態にリセットする。

このような画素の回路や動作機構はアナログ画素と同様であり、アナログ画素と同様に各種のバリエーションが存在し得る。
しかし、アナログ画素が複数光子の入射総量をアナログ的に出力するのに対し、デジタル画素は光子１個の入射の有無をデジタル的に出力する。
したがって、画素の設計思想は異なるものとなる。
まず、デジタル画素は光子１個の入射に対して十分大きな電気信号を発生させる必要がある。
たとえば図４のようなアンプトランジスタ付の画素回路においては、ソースフォロアーを構成するアンプトランジスタ１１４の入力ノードたるＦＤノード１１６の寄生容量はできる限り小さくすることが望ましい。
そして、これによって光子１個の入射に対する出力信号の振幅が、アンプトランジスタ１１４のランダムノイズより十分大きく保たれることが望ましい。

一方、画素からの出力信号にはアナログ画素のようなリニアリティや精度、動作レンジを必要としないので、たとえばソースフォロアーの入出力電源にはデジタル回路と同様の低電圧が使用できる。フォトダイオードの電荷蓄積容量も最小限のものでよい。

次に、第１の実施形態に係るＣＭＯＳイメージセンサ１００の全体的な動作概要について説明する。

上述したように、画素ブロック１６０（−０〜−３、・・）は１２８個のデジタル画素ＤＰＸと選択回路を含んで構成されている。選択回路はその中の１画素を選んでリセットや読み出しを実施する。
本例では行駆動回路１７０により駆動される行制御線１８１，１８２に従って画素ブロック１６０中の１画素が選択される。
読み出しの際は、選択画素への光子入射の有無が出力信号線１３１（−０〜−３、・・）への電気信号として出力され、センス回路１２１（−０〜−３）で２値判定される。
センス回路１２１（−０〜−３）は、たとえば選択画素に光子が入射されていれば「１」を、入射されていなければ「０」を判定値として確定して、その判定値をラッチする。

センス回路１２１（−０〜−３）の判定値は、まずレジスタ１５１（−０〜−３）に転送される。
カウント回路１５３は４個の画素ブロック１６０−０〜１６０−３で共有されており、行選択されて読み出された４画素に対するカウント処理が選択回路１５２を経由して順次実施される。
そして、画素ごとのカウント結果がメモリ１５４に格納される。
すなわち、まず前回の読み出し時の画素のデータがメモリ１５４からカウント回路１５３にロードされる。
ここでカウント回路１５３では、レジスタ１５１(−０〜−３)に「１」が格納されていればカウント値に「１」が加えられ、「０」が格納されていればカウント値は更新されない。
その後、メモリ１５４にカウント回路１５３の値が書き戻され、１画素分のカウント処理が完了する。この処理を４画素に対して順次実施する。
このようなカウント処理が実施されている間、画素ブロック１６０（−０〜−３）とセンス回路１２１（−０〜−３）は次の行の読み出しと判定を並行して実施することができる。

このようなデジタル読み出しは、たとえば１フレーム期間において１０２３回実施され、画素ごとに１０ビットの階調データを構成する。
このとき、カウント回路１５３は１０ビットであり、メモリ１５４は（１２８ｘ４）個の画素が各々１０ビットのデータを持つので５１２０ビットである。
すなわち本ＣＭＯＳイメージセンサ１００は、独自の構成を持ってアレイ化されたフォトンカウンタとして動作する。

ところで、カウント回路１５３やメモリ１５４に必要とされるサイズは用途に応じて変化する。
たとえば、撮像単位を縦横４ｘ４の画素で構成する場合は、各々の撮像単位に含まれる画素のデータは、メモリ１５４の同一アドレスに格納する。
これによって、それらの１６個の画素に対する光子入射のカウント値はメモリを介してカウント回路１５３内で加算される。
このときカウント総数は１６倍となり、カウント回路１５３には１４ビットが必要となる。
一方、メモリ１５４のアドレス数は１／１６の３２となり、各々が１４ビットの値を格納する。したがって、その必要容量は４４８ビットである。
あるいは、受光面全体への光子入射総数のみをカウントする場合には、カウント回路１５３にデータを保持したままの状態でよいので、必ずしもメモリは必要ない。
この場合、カウンタのビット数は５１２画素分の１０ビットカウントに対応した１９ビットが必要である。

あるいは、全画素の２次元撮像から総加算まで用途に応じて機能の切り替えを行う場合には、カウント回路１５３を１４ビットとし、メモリ１５４を（１２８ｘ４）個の画素に対して各々１４ビット用意する。そして、回路ブロック２００のレベルは４ｘ４加算までに対応しておく。
全画素加算に対しては、まず回路ブロック２００で４ｘ４の加算を実行し、さらに出力回路に別途加算器を用意して、メモリ１５４からの複数の出力値を加算して総計すれば良い。この場合出力部の加算器の処理量は、事前の加算が無い場合に比べて１／１６で良く、高速な処理は不要である。

次に、本第１の実施形態における画素ブロックの循環アクセスについて説明する。
図５は、本第１の実施形態における画素ブロックの循環アクセスを説明するための図である。
なお、ここでは、簡単のため、１６個の画素により画素ブロックが形成されて、一つのセンス回路を共有する例を示す。

各画素ブロック１６０（−０〜−３、・・）に含まれる１６個の画素は循環的に順次アクセスされる。
フレームレートを１／３０秒とし、その間画素ごとに１０２３回の読み出しが実施されるとすると、ブロック処理の１サイクルは約３２マイクロ秒となる。この間に１６個の画素読み出しを完了する必要がある。
図５の横軸となる時間区分はブロック中の画素ごとのアクセスに割り当てられた時間ｔであり、その幅は最大２マイクロ秒となる。
なお、図１の例のように画素ブロック１６０（−０〜−３、・・）が１２８個の画素を含む場合は、各画素のアクセス時間は２５０ナノ秒である。
各画素からのデータ読み出しと判定は半導体メモリの読み出しに類した単純な動作であるので、この時間幅には十分な余裕がある。

上記循環アクセスにおいては、各画素ＤＰＸのリセットＲＳＴと読み出しＲＤは循環的に実施される。
この場合、画素ごとにアクセスタイミングは異なるものの、リセットＲＳＴから読み出しＲＤまでの実質的な露光ＥＸＰの時間はどの画素も均等になる。
サイクルの範囲内でリセットＲＳＴのタイミングを変えることで、露光時間を変化させることができ、他の回路動作に影響を与えることなく感度の調整が可能である。
たとえば、各画素ＤＰＸにおいてリセットＲＳＴを前回の読み出しＲＤの直後（読み出しと同一の時間区分）に設定すれば、露光時間は最大となって低照度被写体撮像に対応する。
逆に、読み出しＲＤの直前（読み出しのひとつ前の時間区分）に設定すれば、露光時間は最短となって高照度の被写体撮像に対応する。あるいは同一時間区分の中でもリセットタイミングを何段階か変えられるようにすれば、露光時間はさらに自由に選択できる。

読み出しＲＤの後は、引き続きカウント処理ＣＮＴが実施されるが、並列して次の画素の読み出しが開始される。
ここでたとえば時間ｔ４においては、画素Ｎｏ．４が読み出され、さらに画素Ｎｏ．１がリセットされている。またそれと並列して、画素Ｎｏ．３のカウント処理が実施されている。
この例では画素Ｎｏ．４の読み出しと画素Ｎｏ．１のリセットは時分割でシリアルに実施しているが、各画素内に独立したリセット機構を持つ図４のような画素であれば、行制御線を２系統駆動することで、両者は同時並列でも実行できる。

上述したように、本第１の実施形態では、複数の画素ＤＰＸがセンス回路１２１(−０〜−３)とレジスタ１５１（−０〜−３）を共有し、さらに複数のセンス回路１２１(−０〜−３)がカウント回路１５３を共有する階層構造を有している。
各々をどのような比率を持って共有させるかは、上記アクセス時間と各回路の占有面積との関係によって最適化されることになる。

ところで、４個の画素ブロックを有する図１の回路ブロック２００は横方向（列配列方向）に複数並べることができる。
たとえば、それら回路ブロック２００を３２個並列に並べて並列動作させることで１２８ｘ１２８画素よりなる受光装置が構成できる。このような受光装置の性能を以下に見積もる。
１秒３０フレームで各画素１０ビットの撮像をしたとする。
各画素のカウント数を全て加算して単一のフォトンカウンタとして使用した場合、１秒あたりの光子のカウント総数の最大値は｛１２８ｘ１２８ｘ１０２３ｘ３０｝で計算され、５００メガ個に達する。
ポワソン分布のリニアな領域のみを使用しても２００メガ個であり、補正を入れればそれ以上のカウントが可能である。
また、このような受光装置は、前述したように、用途に応じて２次元撮像にも使用でき、単一受光素子としてフォトンカウントにも使用できる。
それらは内部のレジスタ値を外部から書き換えることで容易に動作モードを変えられる。リセットタイミングの変更による露光時間の切り替えも、同様の方法でプログラムできる。

ところで、本実施形態に使用するデジタル画素は、前述したように、光電変換素子を有し、光子の入射に応じて電気信号を出力する機能を有しており、たとえば図４に示すように構成される。

なお、デジタル画素からのデータ読み出しに際しては、画素ごとの出力ばらつきを相殺するために、センシング時に以下のような自己参照機能を導入することが望ましい。
すなわち、画素からリセット状態の出力と、露光後の信号出力とを各々読み出し、センス回路において、いずれかに一定のオフセットを加えて両者を比較することで２値判定を実施する。

図６は、自己参照機能を有するセンス回路の一例を示す回路図である。

図６のセンス回路１２１Ａは、スイッチＳＷ１２１，ＳＷ１２２，ＳＷ１２３、キャパシタＣ１２１，Ｃ１２２、インバータＩＶ１２１，ＩＶ１２２、およびオフセット信号ＯＦＦＳＥＴの供給ラインＬ１２１を有する。

スイッチＳＷ１２１は、端子ａがキャパシタＣ１２１の第１端子およびキャパシタＣ１２２の第１端子に接続され、端子ｂが出力信号線に接続される端子ＳＩＧに接続されている。
キャパシタＣ１２１の第２端子が、インバータＩＶ１２１の入力端子、スイッチＳＷ１２２の端子ａ、およびスイッチＳＷ１２３の端子ａに接続されている。
キャパシタＣ１２２の第２端子が、オフセット信号ＯＦＦＳＥＴの供給ラインＬ１２１に接続されている。
インバータＩＶ１２１の出力端子は、インバータＩＶ１２２の入力端子およびスイッチＳＷ１２２の端子ｂに接続されている。
インバータＩＶ１２２の出力端子は、スイッチＳＷ１２３の端子ｂおよび出力端子ＳＡＯＵＴに接続されている。

ここで、図４の画素を例に、図６の自己参照機能を有するセンス回路を用いた読み出し動作例について説明する。
図７（Ａ）〜（Ｆ）は、図４の画素を例に、図６の自己参照機能を有するセンス回路を用いた読み出し動作例を説明するためのタイミングチャートである。
図７（Ａ）は図４のリセット線１８２に印加されるリセットパルスＲＥＳＥＴを、図７（Ｂ）は図４の転送線１８１に印加される読み出しパルスＲＥＡＤを、それぞれ示している。
図７（Ｃ）はスイッチＳＷ１２１のＯＮ／ＯＦＦ状態を、図７（Ｄ）はスイッチＳＷ１２２のＯＮ／ＯＦＦ状態を、図７（Ｅ）はスイッチＳＷ１２３のＯＮ／ＯＦＦ状態を、図７（Ｆ）はオフセット信号ＯＦＦＳＥＴを、それぞれ示している。

まず、スイッチＳＷ１２１とスイッチＳＷ１２２をオン（ＯＮ）にして、画素ＤＰＸのリセット線１８２にリセットパルスＲＥＳＥＴを与え、リセット状態の画素出力を入力端子ＳＩＧに読み出す。
次いで、スイッチＳＷ１２２をオフ（ＯＦＦ）にしてリセット出力をホールドする。
次に、画素ＤＰＸの転送線１８１にパルスＲＥＡＤを与え、露光結果である信号出力を端子ＳＩＧに入力して、スイッチＳＷ１２１をオフにする。
この間、オフセット信号ＯＦＦＳＥＴ入力は０Ｖに保たれている。
次に、オフセット信号ＯＦＦＳＥＴのレベルを僅かに上昇させて、キャパシタＣ１２２を介して読み出し信号にオフセット電位を追加する。
これにより、リセット状態の出力と、読み出し信号に若干のオフセットを加えた状態での出力とが比較される。
図４の画素に光子が入射している場合、後者の信号は前者より低電位となり、出力端子ＳＡＯＵＴに「０」が出力される。
画素に光子が入射していない場合はその逆となって出力端子ＳＡＯＵＴに「１」が出力される。
最後に、スイッチＳＷ１２３をオンにして判定結果をラッチする。

このような自己参照機能は、アンプトランジスタ１１４の閾値ばらつき等に起因する画素ごとの固定ノイズを相殺し、微小な信号に対しても正確な２値判定を可能にする。さらに上記シーケンスではリセットのｋＴＣノイズも相殺している。
なお、アナログ信号のＡＤ変換における相関二重サンプリング（ＣＤＳ）でも類似の効果が見込める。
ただし、さらに２値判定のセンシングでは２回の読み出しと判定に要する期間が常に一定であることから、画素のアンプトランジスタやセンス回路自体が発する熱雑音やフリッカーノイズも以下のように影響を軽減できる。
すなわち、低周波帯域のノイズはその多くが双方の読み出しに同様に乗る(重畳する)のでその影響を相殺でき、高周波帯域のノイズはセンス回路の容量負荷で感応を制限できる。
したがって、上記容量負荷を、正しくセンシングできる範囲でなるべく大きく設定することで、影響のあるノイズの帯域を最小限に絞り込むことが可能である。
ＡＤ変換における相関二重サンプリングでは、信号の大きさやビット数に従って変換への所要期間が異なることが多く、広いノイズ帯域の影響を受けざるを得ない。

回路はこのような例に限らず、またリセット信号側にオフセットを加えたものを読み出し信号と比較して判定を実施しても良い。
あるいは、先に読み出し信号を取得し、その後画素をリセットしてさらにリセット信号を取得し、いずれかにオフセットを加えて比較判定を行っても良い。この場合、ｋＴＣノイズは相殺できないが、画素ごとのばらつきに起因する固定ノイズ等は相殺でき、あらゆる画素構成に汎用的に適用できる利点がある。
このような自己参照機能を搭載しても、センス回路は通常のＡＤ変換器より遥かに素子数が少なく、大きな占有面積は必要としない。

あるいは、デジタル画素を実現する場合、内部増幅型のフォトダイオードを使用することも有力な選択肢である。
内部増幅型フォトダイオードとしては、光電変換された電子、ホール対を電界で加速させてなだれ増幅を発生させる、アバランシェ・フォトダイオード(ＡＰＤ)等が知られている。
従来のＡＰＤを用いたフォトンカウンタは、画素信号を単にアナログ増幅してパルス出力し、それを外付け回路によって検出するものであった。１光子の検出にはガイガーモードを用いて１００万倍に近い増幅を行っており、４０Ｖもの高電圧が必要で、検出回路も内蔵されていない。したがって、画素の微細化や高速並列動作は困難である。
一方、本実施形態に適用するデジタル画素にはガイガーモード動作は必要ない。簡易な回路構成によるチップ内での時分割バイナリ検出は、検出回路ノイズと信号負荷の劇的な低減を可能にするので、リニアモードでの僅かな増幅率で１光子を検出することが可能である。
この場合にも、図４のような画素回路が使用できるが、たとえば１０００倍の増幅が得られれば、画素のアンプトランジスタも不要である。

＜３．第２の実施形態＞
次に、内部増幅型ダイオードを受光装置に適用した構成例を第２の実施形態として説明する。
図８は、本発明の第２の実施形態を説明するための図であって、内部増幅型フォトダイオードを用いて第１の実施形態に対応した画素ブロックの構成例を示す図である。

本第２の実施形態においては、画素ブロック１６０Ｂは、内部増幅型フォトダイオード１１１Ｂとそれに対応する転送（選択）トランジスタ１１２Ｂのみの集合で構成されている。
すなわち、この例の画素ＤＰＸＢは、内部増幅型フォトダイオード１１１Ｂとそれに対応する転送（選択）トランジスタ１１２Ｂのみで形成されている。同一行の各画素ＤＰＸＢの転送トランジスタ１１２Ｂのゲート電極が共通の転送線１８１Ｂに接続されている。そして、各画素ブロック１６０Ｂの複数の画素の転送トランジスタ１１２Ｂのソースまたはドレインが共通の出力信号線１３１に接続されている。
また、各出力信号線１３１には、リセット電位線ＬＶＲＳＴとの間にリセットトランジスタ１１３Ｂが接続されている。各リセットトランジスタ１１３Ｂのゲート電極が共通のリセット線１８２Ｂに接続されている。
本例では、各画素ＤＰＸＣは、リセットトランジスタ１１３Ｂ、出力信号線１３１、転送トランジスタ１１２Ｂを介してリセットされる。

＜４．第３の実施形態＞
次に、第１または第２の実施形態に係る撮像素子の受光装置（受光部、回路ブロック）を複数用いる撮像装置の構成例を、第３の実施形態として説明する。

一般的なＣＣＤ型やＣＭＯＳセンサ型に代表される半導体撮像装置は、ＣＣＤ出力部におけるアンプ回路や、ＣＭＯＳセンサの各画素に付属するソースフォロアー回路の特性ばらつきが存在する。
そして、一般的な半導体撮像装置においては、この特性ばらつきが、そのまま蓄積電子数からアナログ電気信号への変換効率のばらつきに反映されていた。
さらに、ＡＤ変換器の変換ばらつきも信号ばらつきに直接反映されるので、個々のチップにおける実効的な感度ばらつきは非常に大きなものになっていた。
したがって、一般的な半導体撮像装置において、それらを複数並べて大面積の撮像を行う場合、チップごとのゲイン調整によって感度を揃える必要があった。

一方、時分割フォトンカウントを使用した本発明の実施形態に係る撮像素子（受光装置）は、基本的にアナログ信号を扱わないので、チップごとの感度ばらつきが非常に小さい。
したがって、これらを一次元の線状、あるいは２次元アレイ状に並べて、大きな撮像面を形成することが可能である。
このような撮像装置は、たとえば受光装置の前面にシンチレータを配置することによって、医療やセキュリティチェック用の放射線撮像に使用することができ、高感度かつ低ノイズであるために、ごく微量の放射線も正確に検出することができる。
したがって、たとえば医療用の撮像においては、放射線量を絞って撮像対象者への被爆量を大幅に低減させることが可能である。

図９（Ａ）および（Ｂ）は、本発明の実施形態に係る撮像素子をＣＴ（Ｃｏｍｐｕｔｅｒ Ｔｏｍｏｇｒａｐｈｙ）撮像への応用する撮像装置の概念図である。

被写体ＯＢＪを筒状に囲んだ撮像装置４００には、Ｘ線源４１０と、そのＸ線源４１０に対面して本発明の実施形態に係るフォトンカウンタを使用した撮像素子４２０が数千個アレイ状に配置されている。
アレイ面は各撮像素子がＸ線源４１０から等距離で対面するように、筒の内壁に沿って湾曲している。
各撮像素子４２０においては、本発明の実施形態に係るフォトンカウンタ４２１の受光面４２１ａ側にシンチレータ４２２が取り付けられ、さらにＸ線の入射側にコリメータ４２３が配置されている。
Ｘ線源４１０から被写体ＯＢＪを透過し、さらにコリメータ４２３を通過したＸ線は、シンチレータ４２２により可視光に変換されてフォトンカウンタ４２１で検出され、その照射量が導出される。
撮像装置４００は被写体ＯＢＪの周りを回転し、全角度から撮像を行い、それらのデータは演算処理されて、被写体ＯＢＪの断面透過映像が生成される。

本発明の実施形態に係る撮像素子のフォトンカウンタは、高感度で読み出しノイズが無いのみならず、ダイナミックレンジが極めて高い。
さらに、撮像素子はカウント回路を内蔵しており、高いビット解像度でも高速な撮像が可能である。したがって、Ｘ線量を大幅に低減しても精密な撮像が実現でき、しかもシステムは安価である。
これと類似した撮像システムとしては、やはり医療用のＳＰＥＣＴが挙げられる。
これはγ線を、シンチレータを用いて検出するものであるが、極微量のγ線を検出するために光電子倍増管が使用されている。
ここに、本発明の実施形態に係るフォトンカウンタを使用すれば検出器のコストが劇的に低減し、外付けの検出回路も不要となる。したがって、検出器の数を何十倍にも増加させることができ、劇的な感度向上を果たすことが可能になる。

図１０は、本発明の実施形態に係る撮像素子（受光装置)を１次元の線状に並べたライン型撮像装置の例を示す図である。

ライン型撮像装置５００には、本発明の実施形態に係る撮像素子（受光装置)５１０が互い違いに線状配置されている。
ライン型撮像装置５００を矢印Ａの方向に移動させていくことで、撮像素子（受光装置）５１０の有効画素領域５２０は広い撮像面を満遍なくスキャンすることができる。
スキャンは有効画素領域５２０の縦方向（行方向）ピッチでステップ移動させるのが望ましく、あるいは被写体を移動させても良い。各有効画素領域間のつなぎ目は、一部画素をオーバーラップさせて平均化処理しても良い。

各撮像素子（受光装置）５１０の有効画素領域５２０は、たとえば図１の画素アレイ部のブロックを横方向（列方向）に１２８個並べた構成になっており、５１２ｘ１２８の物理画素により構成される。
ここで、８ｘ８の物理画素ブロックのカウント値を加算して撮像の画素単位（論理画素）とすれば、論理画素数は６４ｘ１６となる。各物理画素が１０ビットの解像度を持つ場合、各論理画素の解像度は１６ビットである。
このような、撮像素子（受光装置）５１０を、図１０に示すように、６４個線状に並べれば、ライン型撮像装置５００には合計４０９６の１６ビット論理画素が並ぶことになる。

このようなライン型撮像装置は細密な撮像を容易に実現でき、たとえばシンチレータと組み合わせて、医療用やセキュリティチェック用に高精度、超高感度（低ノイズ）のＸ線撮像が可能になる。
Ｘ線の絶対量を減らせるので、ライン撮像であっても被爆量を抑制することが可能であり、システムは極めて安価である。あるいはこのようなライン型撮像装置を、スキャン方向に等間隔で複数段配置することで、スキャン距離を短縮し、さらに被爆量を低減することも可能である。

なお、シンチレータを透過したＸ線による撮像素子の損傷を防止するため、たとえば図１１に示すように、撮像素子４２０をシンチレータ４２２から離れた場所に設置して、光ファイバ４２４を用いてシンチレータの発光を撮像素子４２０に伝達しても良い。
図１１の例では、撮像素子４２０のフォトンカウンタ４２１の受光面４２１ａとシンチレータ４２２の発光部刊に、Ｘ線を遮断するＸ線遮光板４２５が配置されおり、このＸ線遮光板４２５を迂回するように光ファイバ４２４が配置されている。

ところで、医療や科学計測における放射線検出には、放射線の照射角度が情報として必要になるケースがある。このようなケースに使用されるフォトンカウンタには、検出時期を特定するための高い時間分解能が要求される。

たとえば、医療に用いられるＰＥＴでは、患者に投与した放射性物質が陽電子を発生させ、それはただちに電子と結合して一対のγ線を励起する。このγ線対は互いに反対方向に射出されて２つの検出器（シンチレータ）で同時並列的に検出される。これにより２つの検出器を結ぶ直線上に放射性物質の存在を推定する。
一般に、ＰＥＴにおいては同時検出の判定を高い時間分解能で実行し、検出のノイズを低減することが必須となっている。

図１２は、フォトンの同時検出による放射線入射方向の推定例を模式的に示す図である。
図１２は、ＳＰＥＣＴにおける簡易的な応用例を示す。

被写体ＯＢＪから射出されたγ線のうち、シンチレータ（検出器）４２２に垂直に入射したγ線は一つの撮像素子４２０のフォトンカウンタ４２１に多くの光子群を同時入射させる。
一方、シンチレータ（検出器）４２２に斜めに入射したγ線は複数の撮像素子４２０に分散された光子群を同時入射させる。
このように、同時検出された光子分布情報を用いてγ線の入射方向を推定することが可能である。
通常、ＳＰＥＣＴではコリメータを用いて垂直入射した光子情報のみを使用するが、検出器の時間分解能が高く、それらを手軽に活用できれば、さらに飛躍的に情報量を拡大することができる。

すなわち、このような検出器において誤検出を減らして検出精度を上げるには、光子入射の同時検出を判定するための高い時間分解能が重要となる。

以下には、本発明の実施形態に係るフォトンカウンタにおいて、光検出の時間分解能を向上させる新しい手法と、チップのアーキテクチャを第３および第４の実施形態として説明する。

＜５．第４の実施形態＞
図１３は、本発明の第４の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。

本第４の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）１００Ｃが、図１に示す第１の実施形態に係るＣＭＯＳイメージセンサ１００と異なる点は、光検出の時間分解能を向上させる機能を有することにある。
本ＣＭＯＳイメージセンサ１００Ｃは、基本的に、判定結果集積回路部１５０Ｃが光検出の時間分解能を向上させる機能を持つように構成されている。

判定結果集積回路部１５０Ｃは、センス回路部１２０、第１のレジスタ部２１０、第２のレジスタ部２２０、４ビットのバス２３０、および出力回路２４０を含んで構成されている。

第１のレジスタ部２１０は、画素アレイ部１１０の画素の列配列に対応して各センス回路１２１−０，１２０−１、・・・の出力を順次転送する４ビットレジスタ２１１−０，２１１−１、・・・を有する。
第１のレジスタ部２１０は、１行分の読み出しデータを保持して出力するラインバッファが４行配列されたと等価な構成を有する。

第２のレジスタ部２２０は、第１のレジスタ部２１０の４ビットレジスタ２１１−０，２１１−１、・・・の出力を順次転送する４ビットレジスタ２２１−０，２２１−１、・・・を有する。
第２のレジスタ部２２０は、１行分の読み出しデータを保持して出力するラインバッファが４行配列されたと等価な構成を有する。

バス２３０は、第２のレジスタ部２２０の出力データを出力回路２４０に転送する。
出力回路２４０は、カウント回路２４１および出力ラッチ２４２を有する。カウント回路２４１は、バス２３０を転送された各行ごとの「１」データをカウントあるいは加算する。

第４の実施形態においても第１の実施形態と同様に、画素ブロック１６０（−０，−１，・・）は１２８個のデジタル画素ＤＰＸと選択回路を含んで構成されている。選択回路はその中の１画素を選んでリセットや読み出しを実施する。
本第４の実施形態においても、行駆動回路１７０により駆動される行制御線１８０に従って画素ブロック中の１画素が選択される。
読み出しの際は、選択画素への光子入射の有無が出力信号線１３１への電気信号として出力され、センス回路１２１（−０，−１，・・）で２値判定される。
センス回路１２１（−０，−１，・・）は、たとえば選択画素に光子が入射されていれば「１」を、入射されていなければ「０」を判定値として確定して、その判定値をラッチする。
そして、センス回路１２１（−０，−１，・・）の判定値は、第１の４ビットレジスタ部の４ビットレジスタ２１１（−０，−１，・・）の１ビット目に転送される。これによって次の行の信号読み出しと判定が可能になる。

このような操作を４行分連続して行い、各行の判定値が４ビットレジスタ２１１（−０，−１，・・）の異なるビットに格納されると、それらは一斉に後段の第２のレジスタ部２２０の４ビットレジスタ２２１（−０，−１，・・）に転送される。
さらに、各列の第２のレジスタ部２２０の４ビットレジスタ２２０（−０，−１，・・）の保持データは順次４ビットのバス２３０に出力され、出力回路２４０に転送される。
出力回路２４０にはカウント回路２４１が配置されており、各行ごとの「１」データがカウント、あるいは加算される。４行分の全列のデータが転送されたところで、各行の加算値が出力ラッチ２４２に格納される。

一方、上記転送動作と並行して、画素アレイ部１１０の読み出しは継続的に実施され、第１のレジスタ部２１０の４ビットレジスタ２１１（−０，−１，・・）には次の４行の判定値が格納される。すなわち、読み出しと出力回路２４０へのデータ転送はパイプライン化されている。

このようなチップにおいては、一行の読み出しが２５０ナノ秒であったとすると、１マイクロ秒の間に１２８列分のデータ転送が行われる。
１列分の４ビット転送は７．８ナノ秒であり、通常の半導体回路であれば余裕を持って転送できる。周辺回路構成は非常に簡素である。

さらに外部からのデータ読み出しは、出力回路２４０の出力ラッチ２４２に格納された４行分のカウント値を、１マイクロ秒の間に取得すれば良い。
この読み出しには非常に余裕があるので、外部システムは多数の撮像素子から並列的にデータを読み出すことが可能である。

外部システムは、さらに全行の読み出しデータを加算することで、最大３２μ秒の単位露光期間内に撮像素子に入射した光子総数を導出することができる。
さらにこれを１０２５サイクル繰り返し、カウント値を加算し続けることで、１／３０秒間で２４ビットの階調データを得ることが可能である。

ここで、第４の実施形態の撮像素子を用いた光子検出の時間分解能について、図１４に関連付けて説明する。
図１４は、第４の実施形態に係る撮像素子を用いた光子検出の時間分解能について説明するための図である。図１４は、時間経過に従って、各行ごとに読み出しとリセットが順次実行される様子を示している。

ＰＥＴ等においてγ線がシンチレータに入射すると、多数の光子が発生し、対応する撮像素子に入射する。
このタイミングを破線２５１とすると、この時期を露光期間が包含する行読み出し（太い斜線で表示：ＲＤ）のみにおいて、選択的に光子が検出される。
この例では、光子発生直後の読み出し（行アドレス：７）から行アドレスがほぼ一巡するまで検出が行われ、その後データはゼロとなる。すなわち、１以上の行データの出力が、行アドレスが一巡する期間、継続的あるいは断続的に発生すれば、それは光子発生である。
ここで撮像素子に同時入射した光子の総数は、一巡分の行データ出力の総加算値である。さらにその発生時期は１以上の出力が最初に出現した行の読み出し時期と、その前の行の読み出し時期との間２５２に存在することが推定できる。その時間分解能は１行分の読み出し期間、２５０ナノ秒となる。

すなわち、本手法においては、各行の読み出しタイミングをずらしながら循環的に光子検出を行うことで、撮像素子へ複数の光子が同時入射した際の入射時期を、行ごとの入射数分布から特定する。この場合、各行の読み出しタイミングのずれ量が時間分解能に対応するので、ずれの幅を小さくすればそれだけ検出の時間分解能が向上する。

＜６．第５の実施形態＞
図１５は、本発明の第５の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。

本第５の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）１００Ｄが、図１３に示す第４の実施形態に係るＣＭＯＳイメージセンサ１００Ｃと異なる点は次の通りである。
第４の実施形態においては、ずれ幅は１行の読み出し時間にほぼ等しかったが、本第５の実施形態においても、読み出し時間を変えることなくずれ幅のみを縮めても、時間分解能は向上するように構成されている。

本判定結果集積回路部１５０Ｄにおいて、センス回路部１２０Ｄにおいて、隣接する２つのセンス回路１２１−０，１２１−１が１列に対応する。
これに応じて、第１のレジスタ部２１０Ｄの隣接する２つの４ビットレジスタ２１１−０，２１１−１が１列に対応する。
そして、第２のレジスタ部２２０Ｄは、４ビットレジスタに対応してビットレジスタ２２２−０，・・・が配されている。

第５の実施形態においても第４の実施形態と同様に、画素ブロック１６０（−０，−１，・・）は１２８個のデジタル画素ＤＰＸと選択回路を含んで構成されている。選択回路はその中の１画素を選んでリセットや読み出しを実施する。
本第５の実施形態においても、行駆動回路１７０により駆動される行制御線１８０に従って画素ブロック中の１画素が選択される。
さらに本第５の実施形態では、読み出しには列ごとに２系統の回路が用意されており、奇数行と偶数行で交互に異なる回路に接続されている。
たとえば画素ＤＰＸ００の読み出しの際は、選択画素への光子入射の有無が出力信号線１３１−０への電気信号として出力され、センス回路１２１−０で２値判定される。センス回路１２１−０は、たとえば選択画素に光子が入射されていれば「１」を、入射されていなければ「０」を判定値として確定して、その判定値をラッチする。そしてセンス回路１２１−０の判定値は、第１のレジスタ部２１０Ｄの４ビットレジスタ２１１−０の１ビット目に転送される。このような読み出しを４行分実施する。

一方、画素ＤＰＸ０１読み出しの際は、選択画素への光子入射の有無が出力信号線１２３−１への電気信号として出力され、センス回路１２１−１で２値判定される。センス回路１２１−１で判定値はラッチされ、次段４ビットレジスタ２１１−１に転送される。このような読み出しを４行分実施する。

上記読み出しを各４行について行ったところで、判定値は後段の第２のレジスタ部２２０Ｄの８ビットレジスタ２２２に一斉に転送される。さらに各列の後段８ビットレジスタ２２２の保持データは順次８ビットのバス２３０Ｄに出力され、出力回路２４０Ｄに転送される。出力回路２４０Ｄにはカウント回路２４１Ｄが配置されており、各行ごとの「１」データがカウント、あるいは加算される。８行分の全列のデータが転送されたところで、各行の加算値が出力ラッチ２４２Ｄに格納される。

このように読み出し、転送、出力の手順は基本的に図１４と同様ながら、本例では読み出し動作が奇数行と偶数行で２系統に分割されている。
それらは半周期ほどタイミングをずらしながら、並列で実行される。

ここで、第５の実施形態の撮像素子を用いた光子検出の時間分解能について、図１６に関連付けて説明する。
図１６は、第５の実施形態に係る撮像素子を用いた光子検出の時間分解能について説明するための図である。図１６は、時間経過に従って、各行ごとに読み出しとリセットが順次実行される様子を示している。
読み出し回路を２系統に並列化したことによって、前の行の読み出し完了を待たずして次の行の読み出しが開始されており、読み出し時期のズレは読み出し期間の半分の周期となっている。

ＰＥＴ等においてγ線がシンチレータに入射すると、多数の光子が発生し、対応する撮像素子に入射する。このタイミングを破線２５３とすると、この時期を露光期間が包含する行読み出し（太い斜線で表示：ＲＤ）のみにおいて、選択的に光子が検出される。
この例では光子発生直後の読み出し（行アドレス：１２）から行アドレスがほぼ一巡するまで検出が行われ、その後データはゼロとなる。すなわち、１以上の行データの出力が、行アドレスが一巡する期間、継続的あるいは断続的に発生すれば、それは光子発生である。
ここで、撮像素子に同時入射した光子の総数は、一巡分の行データ出力の総加算値である。さらにその発生時期は１以上の出力が最初に出現した行の読み出し時期と、その前の行の読み出し時期との間２５４に存在することが推定できる。
その時間分解能は１行分の読み出し期間の半周期分であり、１２５ナノ秒となる。

このように、読み出し期間自体を短縮せずとも、読み出し時期のズレを狭めることは可能である。たとえば、読み出しの系統数をさらに増やしていくことによって光電子増倍管に匹敵する時間分解能に達することもできる。
たとえば、ＰＥＴに応用する場合、本発明の実施形態に係る撮像素子をリング状に多数配置し、システムは各撮像素子について単位露光ごとに行毎の光子数を順次読み出して行く。そして光子発生を検出すると、撮像素子に同時入射した光子の総数と発生のタイムスタンプをメモリに記録する。これらは最も効率的に採取された必要十分なデータである。
撮像を終えた後でそれらを全て照合し、光子が同時入射した撮像素子対を同定すれば、その一対を結ぶ線上に照射性物質の存在を想定できる。
この手法は、従来手法に比較すると、撮像素子の数自体を飛躍的に増加させることができる上、同時入射判定の対象となる撮像素子の組み合わせ自由度も飛躍的に拡張できる。これによって、劇的な感度向上を果たせるので、投入薬剤量を大幅に低減でき、被験者の放射線被爆を減らせると同時に偶発的同時発生によるノイズを抑えて測定精度も向上する。

なお、以上説明した第１および第２の実施形態に係る固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとしても適用することができる。

＜７．第６の実施形態＞
図１７は、本発明の実施形態に係る撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム６００は、図１７に示すように、本実施形態に係るＣＭＯＳイメージセンサ（撮像素子）１００が適用可能な撮像デバイス６１０を有する。
カメラシステム６００は、この撮像デバイス６１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ６２０を有する。
さらに、カメラシステム６００は、撮像デバイス６１０を駆動する駆動回路(ＤＲＶ)６３０と、撮像デバイス６１０の出力信号を処理する信号処理回路(ＰＲＣ)６４０と、を有する。

駆動回路６３０は、撮像デバイス６１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス６１０を駆動する。

また、信号処理回路６４０は、撮像デバイス６１０の出力信号に対して所定の信号処理を施す。
信号処理回路６４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路６４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス６１０として、先述した固体撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。

ところで、複数画素にセンス回路を共有させる図１の構成は、画素とセンス回路を同一の半導体基板に配置する場合必須となるが、近年ウエハの貼り合せ技術を用いて半導体層を多層化する技術も登場している。このようなケースでは、たとえば各画素の下層に画素ごとのセンス回路を配置する選択肢も生じ得る。
このようなケースでも、複数のセンス回路にカウンタ等よりなる集積回路を共有させることで、画素間の加算は容易に実行でき、撮像のダイナミックレンジを向上させることができる。

１００，１００Ｂ，１００Ｃ，１００Ｄ・・・ＣＭＯＳイメージセンサ（撮像素子）、１１０・・・画素アレイ部、ＤＰＸ・・・デジタル画素、１１０Ａ・・・画素回路、１１１・・・フォトダイオード、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・アンプトランジスタ、１１５・・・蓄積ノード、１１６・・・ＦＤノード、１２０，１２０Ｄ・・・センス回路部、１２１・・・センス回路、１３０・・・出力信号線群、１３１・・・出力信号線、１４０・・・転送線群、１４１・・・転送線、１５０・・・判定結果集積回路部、１５１・・・レジスタ、１５２・・・選択回路、１５３・・・カウント回路、１５４・・・メモリ、１６０，１６０Ｂ・・・画素ブロック、１７０・・・行駆動回路、１８０・・・行制御線群、１８１，１８２・・・行制御線、２００・・・回路ブロック、２１０，２１０Ｄ・・・第１のレジスタ部、２２０，２２０Ｄ・・・第２のレジスタ部、２３０・・・バス、２４０，２４０Ｄ・・・出力回路、３００・・・受光部、４００・・・撮像装置、４１０・・・Ｘ線源、４２０・・・撮像素子、５００・・・撮像装置、５１０・・・撮像素子（受光装置）、５２０・・・有効画素領域、６００・・・カメラシステム、６１０・・・撮像デバイス、６２０・・・レンズ、６３０・・・駆動回路(ＤＲＶ)、６４０・・・信号処理回路（ＰＲＣ）。

Claims (13)

1. 光電変換素子を有し、光子入射に応じて電気信号を出力する画素が、複数アレイ状に配置された受光部として機能する画素アレイ部と、
   上記画素からの電気信号を受けて、所定期間における画素への光子入射の有無を２値判定するセンス回路が、複数配置されたセンス回路部と、
   上記センス回路の複数の判定結果を画素ごとまたは画素グループごとに集積する機能を含み、複数画素における複数回の上記判定結果を集積するフォトンカウンティングを行うことで受光部への光子入射量を導出する判定結果集積回路部と、を有し、
   上記判定結果集積回路部は、
   上記センス回路の判定結果を集積するカウント処理を行うカウント回路を含み、
   複数の上記センス回路が上記判定結果を集積するためのカウント回路を共有している
   撮像素子。
2. 上記フォトンカウンティングは、
   上記受光部において、等間隔に分割された受光面と、等間隔に分割された時間軸とで複数のメッシュを形成して実行される
   請求項１記載の撮像素子。
3. 上記各メッシュは論理１と論理０の２値をとり、
   上記各センス回路は、
   上記各メッシュ内に１個以上の光子が入射したか否かを判定し、入射個数にかかわらず入射がある場合には１と判定し、入射がなければ０と判定し、
   上記判定結果集積回路部は、
   各センス回路による１の総和をカウントする
   請求項２記載の撮像素子。
4. 上記画素アレイ部は、
   各々複数の画素とその選択手段を含む複数の画素ブロックが形成され、
   上記センス回路部は、
   上記各画素ブロックに対応して各々独立したセンス回路が配置されている
   請求項１から３のいずれか一に記載の撮像素子。
5. 上記画素ブロックの上記選択手段は、
   当該画素ブロック内の各画素を循環的に選択して上記センス回路に選択画素の信号を出力し、
   上記センス回路は、
   前回選択から今回選択までの間の一定期間における各画素への光子の入射の有無を判定する
   請求項４記載の撮像素子。
6. 上記各画素を光子が未入射の状態にリセットするリセット機能を有し、
   上記画素ブロックにおける各画素の選択出力から次の選択出力までの間に、各画素で露光時間が一定になるようにリセット処理を挿入することで、露光期間の調整を行う調整機能を有する
   請求項５記載の撮像素子。
7. 上記判定結果集積回路部は、
   上記カウント回路における各画素のカウント結果を格納するためのメモリを含む
   請求項１から６のいずれか一に記載の撮像素子。
8. 上記画素アレイ部は、
   上記複数の画素が行列状に配列され、
   上記判定結果集積回路部は、
   各行ごとに光子入射の加算値を出力する
   請求項１から６のいずれか一に記載の撮像素子。
9. 上記判定結果集積回路部は、
   行ごとに上記センス回路の判定値を保持して出力する少なくとも一つのラインバッファを含む少なくとも一つのレジスタ部と、
   上記ラインバッファの出力データを転送するバスと、
   バスを転送された上記センス回路の判定結果データを集積するカウント処理を行うカウント回路と、を含む
   請求項８記載の撮像素子。
10. 上記センス回路部は、
    各列で複数の画素の読み出し判定を行う複数系統のセンス回路が配置され、
    上記判定結果集積回路部は、
    上記レジスタ部に、各列で複数系統のセンス回路の判定値を時間をずらして読み出し保持し、当該レジスタ部に保持した複数系統部のデータを上記バスに転送する
    請求項９記載の撮像素子。
11. 上記各画素を光子が未入射の状態にリセットするリセット機能を有し、
    上記センス回路は、
    リセット状態の信号と、露光後の読み出し信号を各々読み出して、いずれか一方にオフセットを加えて両者を比較することで上記２値判定を実施する
    請求項１から１０のいずれか一に記載の撮像素子。
12. 上記画素アレイ部、上記センス回路部、および上記判定結果集積回路部を含む複数の回路ブロックが、ライン状またはアレイ状に配列されている
    請求項１から１１のいずれか一に記載の撮像素子。
13. 撮像素子と、
    上記撮像素子に被写体像を結像する光学系と、
    上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    上記撮像素子は、
    光電変換素子を有し、光子入射に応じて電気信号を出力する画素が、複数アレイ状に配置された受光部として機能する画素アレイ部と、
    上記画素からの電気信号を受けて、所定期間における画素への光子入射の有無を２値判定するセンス回路が、複数配置されたセンス回路部と、
    上記センス回路の複数の判定結果を画素ごとまたは画素グループごとに集積する機能を含み、複数画素における複数回の上記判定結果を集積するフォトンカウンティングを行うことで受光部への光子入射量を導出する判定結果集積回路部と、を有し、
    上記判定結果集積回路部は、
    上記センス回路の判定結果を集積するカウント処理を行うカウント回路を含み、
    複数の上記センス回路が上記判定結果を集積するためのカウント回路を共有している
    カメラシステム。

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