JP6961465B2 - 電子線検出素子、電子顕微鏡、および、透過型電子顕微鏡 - Google Patents

Description

本発明は、電子線検出素子、電子顕微鏡、および、透過型電子顕微鏡に関する。

電子銃より発せられる電子線を試料に照射し、当該試料を透過する電子、あるいは当該試料より放出される二次電子を検出する電子線検出素子を備えた顕微鏡が知られている。

この電子線検出素子の一例として、特許文献１に記載された光検出装置がある。特許文献１には、電子線が照射される範囲に位置するダイオードをアクティブ化し、その他の範囲に位置するダイオードを非アクティブ化することが記載されている。

特開２０１３−２０９７２号公報

電子線検出素子においては、複数のフレームの撮像を高速に行うことが求められる。特許文献１は、電子線検出素子の詳細な構成を開示していないため、高速な撮像が困難である。

以上の課題に鑑み、本発明は、高速な撮像を可能とすることを目的とする。

本発明の１つの側面に係る電子線検出素子は、複数の単位セルを備える電子線検出素子であって、前記複数の単位セルのそれぞれが、電子線を受けるアバランシェ増幅型のダイオードと、前記ダイオードから出力される異なるフレームの信号を保持する複数のメモリと、を含む、ことを特徴とする。

本発明に係るいくつかの実施例によれば、高速に撮像を行うことができる。

（ａ）電子線検出素子の構成を模式的に示す図。（ｂ）電子線検出素子の単位セルの構成を模式的に示す図。 電子線検出素子の動作を示すタイミングチャート図。 電子線検出素子の構成を模式的に示す図。 電子線検出素子の単位セルの構成を模式的に示す図。 電子線検出素子の動作を示すタイミングチャート図。 （ａ）電子線検出システムの構成を模式的に示すブロック図。（ｂ）フレームメモリの構成を模式的に示す図。 信号処理装置の出力する画像データを模式的に表す図。 電子線検出素子の構成を模式的に示す図。 電子線検出素子の単位セルの構成を模式的に示す図。 電子線検出素子の動作を示すタイミングチャート図。 透過型電子顕微鏡の実施例のブロック図。

〔実施例１〕
本実施例に係る電子線検出素子を説明する。図１（ａ）は、電子線検出素子の構成を模式的に示す図である。電子線検出素子１０は、複数の単位セル１００を備える。単位セル１００は、電子線の入射に応じて信号を出力する。複数の単位セル１００は、電子線検出エリア１１に行列状に配置される。

電子線検出素子１０は、単位セル１００を駆動する垂直走査回路１２、単位セル１００から出力された信号を処理する信号処理回路１３、信号処理回路１３から信号を読み出すための水平走査回路１４を備える。電子線検出素子１０は、さらに、信号を外部へ出力する出力回路１５、および、各回路の動作を制御する制御回路１６を備える。

複数の単位セル１００の成す複数の列に対応して、複数の信号処理回路１３が設けられる。信号処理回路１３は、単位セル１００から出力された信号を保持する機能を持つ。１つの列の単位セル１００に、複数の出力信号線（図１ではｎ本の出力信号線）が接続される。従って、各列に対応する信号処理回路１３は、１つの単位セルから出力される複数の信号を保持しうる。

電子線検出素子１０の動作を説明する。図２は、電子線検出素子１０に用いられる制御信号および出力信号のタイミングチャートを模式的に表す図である。垂直走査回路１２の供給する制御信号ＰＶＳＥＬ［１］〜［３］に基づいて、複数の単位セル１００が行単位で信号を出力する。制御信号ＰＶＳＥＬ［ｋ］がハイレベルの期間に、対応する第ｋ行の単位セル１００が信号を出力する。複数の信号処理回路１３は、１行に含まれる複数の単位セル１００の信号を同時に保持する。複数の信号処理回路１３に保持された信号は、水平走査回路１４の供給する制御信号ＰＨＳＥＬ［１］〜［３］に基づいて読み出される。制御信号ＰＨＳＥＬ［ｋ］がハイレベルの期間に、対応する第ｋ列の信号処理回路１３から信号が読み出される。

図１（ａ）において、単位セル１００を区別するため、Ｐ１１〜Ｐ３３の符号を付してある。出力信号ＳＯＵＴのデータＤ１１〜Ｄ３３は、同じ符号の単位セル１００から出力された信号を表す。例えば、符号Ｐ１１が付された単位セル１００は、データＤ１１を出力する。本実施例では、１つの単位セル１００が複数のフレームに対応する信号を、まとめて出力する。換言すると、データＤ１１には、複数のフレームの情報が含まれる。

複数のフレームの情報を出力するための単位セル１００の構成を説明する。図１（ｂ）は、単位セル１００の構成を模式的に示す図である。単位セル１００は、電子線を受ける受光手段１１０、受光手段１１０への電子線の入射を検出する検出部１２０、および、受光手段１１０からの信号を保持するメモリ部１３０を含む。

受光手段１１０は、アバランシェ増幅型のダイオードである。１つの電子線の入射に応じてアバランシェ現象が生じ、結果として、複数の電子（及び正孔）が発生する。検出部１２０は、アバランシェ現象による受光手段１１０の電位の変化を検知することで、電子線の入射を検出する。メモリ部１３０は、複数のメモリを備える。各メモリは、検出部１２０の出力信号を保持する。複数のメモリは、互いに異なる期間（異なる電子線照射期間）における受光手段１１０へ電子線の入射の情報を保持する。このような構成により、１つの単位セル１００が複数のフレームの情報を保持することができる。

１つの単位セル１００は、複数の出力信号線に接続される。複数の出力信号線は、複数のメモリにそれぞれ接続される。図１（ａ）および図１（ｂ）では、簡略化のため、ｎ本の出力信号線を１つのバス配線で示している。このような構成により、複数のフレームの情報を並列に信号処理回路１３へ出力することが可能である。

以上に説明した通り、電子線検出素子１０は、複数のメモリを含む単位セル１００を備える。このような構成によれば、１つの単位セル１００が複数のフレームの情報を保持することができる。したがって、電子線検出素子１０は、信号の読み出しのための期間を介することなく、複数のフレームの撮像を行うことができる。結果として、高速に複数フレームの撮像を行うことができる。

〔実施例２〕
本実施例に係る電子線検出素子を説明する。本実施例は、単位セル１００が信号を保持するメモリを選択する選択部を含む点で、実施例１と異なる。図３は、電子線検出素子の構成を模式的に示す図である。図１と同じ機能を有する部分には、図１と同じ符号を付す。

電子線検出素子１０は、複数の単位セル１００を備える。単位セル１００は、電子線の入射に応じて信号を出力する。複数の単位セル１００は、電子線検出エリア１１に行列状に配置される。

電子線検出素子１０は、単位セル１００を駆動する垂直走査回路１２、単位セル１００から出力された信号を処理する信号処理回路１３、信号処理回路１３から信号を読み出すための水平走査回路１４を備える。電子線検出素子１０は、さらに、信号を外部へ出力する出力回路１５、および、各回路の動作を制御する制御回路１６を備える。

複数の単位セル１００の成す複数の列に対応して、複数の信号処理回路１３が設けられる。信号処理回路１３は、単位セル１００から出力された信号を保持する機能を持つ。１つの列の単位セル１００に、複数の出力信号線（図１では３本の出力信号線）が接続される。従って、各列に対応する信号処理回路１３は、１つの単位セルから出力される複数の信号を保持しうる。

次に、単位セル１００の構成を説明する。図４は、単位セル１００の構成を模式的に示す等価回路図である。単位セル１００は、電子線を受ける受光手段１１０、受光手段１１０への電子線の入射を検出する検出部１２０、および、受光手段１１０からの信号を保持するメモリ部１３０を含む。

受光手段１１０は、アバランシェ増幅型のダイオード１１１と、クエンチ素子１１２を備える。ダイオード１１１には、ブレイクダウン電圧以上の大きさの逆バイアスが印可されおり、ガイガーモードで動作するように設定されている。１１２はクエンチ素子である。図４の例では、電圧ＶＱＮＣが供給されたＭＯＳトランジスタが、クエンチング抵抗を形成している。ダイオード１１１へ１つの電子線が入射すると、アバランシェ現象により複数の電子（及び正孔）が発生する。アバランシェ現象により発生した電流がクエンチ素子１１２を流れることで電圧降下が起こり、ダイオード１１１の動作領域は、ガイガーモードから外れる。これによりダイオード１１１のアバランシェ現象が停止し、クエンチ素子１１２による電圧降下が元に戻ることで、ダイオード１１１の動作領域は、再びガイガーモードとなる。

検出部１２０は、インバータ回路１２１を含む。インバータ回路１２１は、ダイオード１１１のカソードの電位の変化を反転増幅する。このような構成により、検出部１２０は、受光手段１１０への電子線の入射を高感度で検知することができる。

メモリ部１３０は、複数のメモリ１３４〜１３６を備える。各メモリは、検出部１２０の出力信号を保持する。本実施例では、各メモリは、ＳＲラッチ回路によって構成される。したがって、複数のメモリ１３４〜１３６のそれぞれは１ビットの情報を保持する。ＳＲラッチ回路の入力ノードＳには、検出部１２０からの信号が入力される。入力ノードＲには制御信号ＰＲＥＳが入力される。

メモリ部１３０は、さらに、選択部１３１〜１３３を含む。選択部１３１は、制御信号ＰＭ１と検出部１２０の出力信号を受ける。選択部１３１は、制御信号ＰＭ１がハイレベルの期間に、検出部１２０の出力信号をメモリ１３４へ出力する。

同様に、選択部１３２は、制御信号ＰＭ２と検出部１２０の出力信号を受ける。選択部１３２は、制御信号ＰＭ２がハイレベルの期間に、検出部１２０の出力信号をメモリ１３５へ出力する。また、選択部１３３は、制御信号ＰＭ３と検出部１２０の出力信号を受ける。選択部１３３は、制御信号ＰＭ３がハイレベルの期間に、検出部１２０の出力信号をメモリ１３４へ出力する。

すなわち、選択部１３１〜１３３は、制御信号ＰＭ１〜ＰＭ３に基づいて、信号を保持するメモリを選択する機能を持つ。異なる期間（異なる電子線照射期間）において、選択部１３１〜１３３が異なるメモリを選択する。それに対応して、複数のメモリ１３４〜１３６は、互いに異なる期間における受光手段１１０へ電子線の入射の情報を保持する。このような構成により、１つの単位セル１００が複数のフレームの情報を保持することができる。

複数のメモリ１３４〜１３６は、それぞれ、接続スイッチ１３７〜１３９を介して、出力信号線に接続される。図４は、簡略化のため、３つの出力信号線を１つの配線で示している。このような構成によれば、複数のフレームの情報を並列に信号処理回路１３に出力することが可能である。

電子線検出素子１０の動作を説明する。図５は、電子線検出素子１０に用いられる制御信号および出力信号のタイミングチャートを模式的に表す図である。

図５（ａ）は、１つの単位セル１００での信号の保持動作を説明するための図である。時刻ｔ１に、制御信号ＰＲＥＳがハイレベルとなる。これにより、複数のメモリ１３４〜１３６の出力Ｑ［０］〜Ｑ［２］が“０”にセットされる。続いて、時刻ｔ２、時刻ｔ４、時刻ｔ５に、制御信号ＰＭ１〜ＰＭ３がそれぞれハイレベルになる。制御信号ＰＭ１〜ＰＭ３は、所定の期間経過後に、ローレベルになる。

図５（ａ）は、検出部１２０の出力信号ＰＩＸＯＵＴを示している。受光手段１１０に電子線が入射すると、ダイオード１１１のカソードの電位が下がる。これに応じて、検出部１２０の出力信号ＰＩＸＯＵＴがハイレベルになる。その後、クエンチ素子１１２により、ダイオード１１１のカソードの電位が上がる。これに応じて、検出部１２０の出力信号ＰＩＸＯＵＴがローレベルに戻る。

ここで、時刻ｔ３に検出部１２０の出力信号ＰＩＸＯＵＴがハイレベルになる。時刻ｔ２は、制御信号ＰＭ１がハイレベルの期間に含まれる。つまり、選択部１３１がメモリ１３４を選択している。そのため、メモリ１３４の出力Ｑ［０］が“１”になる。このように、メモリ１３４の出力Ｑ［０］が、当該メモリ１３４が選択されている期間に受光手段１１０へ電子線が入射したか否かを表す。メモリ１３５の出力Ｑ［１］、および、メモリ１３６の出力Ｑ［２］も同様である。

図５（ａ）の例では、制御信号ＰＭ１がハイレベルの期間、および、制御信号ＰＭ３がハイレベルの期間に、それぞれ電子線が受光手段１１０へ入射している。一方、制御信号ＰＭ２がハイレベルの期間には、電子線が受光手段１１０へ入射していない。結果として、複数のメモリ１３４〜１３６の出力は、順に、“１０１”となる。垂直走査回路１２の供給する制御信号ＰＶＳＥＬがハイレベルの期間に、単位セル１００は複数のメモリ１３４〜１３６に保持された信号（“１０１”）を出力する。

図５（ｂ）は、複数の単位セル１００による信号出力動作を説明するための図である。図５（ａ）に示された信号に加えて、図５（ｂ）は水平走査回路１４の供給する制御信号ＰＨＳＥＬ［１］〜ＰＨＳＥＬ［３］、および、出力回路１５の出力信号ＳＯＵＴを示している。

時刻ｔ１から時刻ｔ５までの動作は、図５（ａ）で説明した動作と同じである。本実施例では、複数の行の単位セル１００において、同時に信号の保持が行われる。時刻ｔ５において１行目の単位セル１００に供給される制御信号ＰＶＳＥＬ［１］がハイレベルになる。これにより、１行目の単位セル１００に保持された信号が、信号処理回路１３に並列に出力される。時刻ｔ６以降、水平走査回路１４が、制御信号ＰＨＳＥＬ［１］〜ＰＨＳＥＬ［３］を順にハイレベルにする。これにより、複数の信号処理回路１３に保持された信号が、順に読み出される。

時刻ｔ７以降には、２行目の単位セル１００に対して、同様の読み出し動作が行われる。また、時刻ｔ９以降には、３行目の単位セル１００に対して、同様の読み出し動作が行われる。以上の動作により、複数の行の単位セル１００から信号を読み出すことができる。

図５（ｂ）が示すように、データＤ１１、データＤ１２、・・・、データＤ３２、データＤ３３の順に、複数の単位セル１００からの信号が出力される。単位セル１００とデータＤとの対応は、実施例１で説明したものと同じである。

ここで、データＤ１１は、符号Ｐ１１の付された単位セル１００における複数のフレームの情報を含む。すなわち、電子線検出素子１０からは、単位セル１００ごとに複数のフレームの情報が順に出力される。これらの情報をフレームごとに整理するため、本実施例の電子線検出素子１０には信号処理装置１０１６が接続される。

図６（ａ）は、電子線検出システムの構成を模式的に示すブロック図である。電子線検出システムは、電子線検出素子１０、信号処理装置１０１６、および、モニタ１０１７を含む。電子線検出システムは、例えば電子顕微鏡である。信号処理装置１０１６は、信号処理部２００、および、フレームメモリ３００を含む。モニタ１０１７は、複数の単位セル１００から出力された信号に基づく画像を表示する。

図６（ｂ）はフレームメモリ３００の構成を模式的に示す図である。フレームメモリ３００は、例えば、ランダムアクセスメモリ（ＲＡＭ）である。フレームメモリ３００は、入出力制御部３０１、行デコーダ３０２、列デコーダ３０３、および、ＲＡＭアレイ３０４を含む。電子線検出素子１０から出力されたデータは、入出力制御部３０１の制御によりＲＡＭアレイ３０４の所定のアドレスに保持される。また、入出力制御部３０１の制御により、フレームメモリ３００はＲＡＭアレイ３０４の所定のアドレスに保持されたデータを出力する。

前述の通り、符号Ｐ１１の付された単位セル１００は、３つのフレームの情報を含むデータＤ１１を出力する。図５（ｂ）の例では、データＤ１１は“１０１”を含む。この３つのフレームの情報Ｄ１１［０］〜Ｄ１１［２］は、順に、アドレスＡ０Ｄ０のＲＡＭ、アドレスＡ３Ｄ０のＲＡＭ、および、アドレスＡ６Ｄ０のＲＡＭに格納される。このようにして、ＲＡＭアレイ３０４は３つのフレームの情報をすべて保持する。

その後、入出力制御部３０１の制御により、フレームごとにデータが出力される。図７は、信号処理装置１０１６の出力する画像データを模式的に表す図である。

このように、本実施例の電子線検出システムは信号処理装置１０１６を備える。このような構成によれば、１つの単位セル１００が複数のフレームの情報をまとめて出力する場合に、適切な信号処理を行い、モニタ１０１７に画像を表示することができる。

また、上述の通り、電子線検出素子１０は、複数のメモリを含む単位セル１００を備える。このような構成によれば、１つの単位セル１００が複数のフレームの情報を保持することができる。したがって、電子線検出素子１０は、信号の読み出しのための期間を介することなく、複数のフレームの撮像を行うことができる。結果として、高速に複数フレームの撮像を行うことができる。

また、本実施例では、単位セル１００が選択部１３１〜１３３を含む。このような構成によれば、複数のメモリのうち一部のメモリのみをアクティブに制御することができる。結果として、消費電力を低減することが可能である。

〔実施例３〕
本実施例に係る電子線検出素子を説明する。本実施例は、単位セル１００の複数のメモリ１４１〜１４３がシフトレジスタを構成する点で、実施例１および実施例２と異なる。図８は、電子線検出素子の構成を模式的に示す図である。図１あるいは図３と同じ機能を有する部分には、図１あるいは図３と同じ符号を付す。

電子線検出素子１０は、複数の単位セル１００を備える。単位セル１００は、電子線の入射に応じて信号を出力する。複数の単位セル１００は、電子線検出エリア１１に行列状に配置される。

電子線検出素子１０は、単位セル１００を駆動する垂直走査回路１２、単位セル１００から出力された信号を処理する信号処理回路１３、信号処理回路１３から信号を読み出すための水平走査回路１４を備える。電子線検出素子１０は、さらに、信号を外部へ出力する出力回路１５、および、各回路の動作を制御する制御回路１６を備える。

複数の単位セル１００の成す複数の列に対応して、複数の信号処理回路１３が設けられる。信号処理回路１３は、単位セル１００から出力された信号を保持する機能を持つ。１つの列の単位セル１００に、複数の出力信号線（図８では３本の出力信号線）が接続される。従って、各列に対応する信号処理回路１３は、１つの単位セルから出力される複数の信号を保持しうる。

次に、単位セル１００の構成を説明する。図９は、単位セル１００の構成を模式的に示す等価回路図である。単位セル１００は、電子線を受ける受光手段１１０、受光手段１１０への電子線の入射を検出する検出部１２０、および、受光手段１１０からの信号を保持するメモリ部１３０を含む。

受光手段１１０の構成は、実施例２の受光手段１１０と同じである。そのため、実施例２の受光手段１１０についての説明を援用し、繰り返しの説明は省略する。

検出部１２０は、論理ゲート回路１２２を含む。論理ゲート回路１２２は、制御信号ＰＲＥＳがローレベルの期間およびハイレベルの期間の一方において、ダイオード１１１のカソードの電位の変化に応じて出力を変化させる。制御信号ＰＲＥＳがローレベルの期間およびハイレベルの期間の他方においては、論理ゲート回路１２２の出力は変化しない。論理ゲート回路１２２がＮＡＮＤ回路の場合、制御信号ＰＲＥＳがハイレベルの期間に論理ゲート回路１２２はダイオード１１１のカソードの電位の変化を反転増幅する。一方、制御信号ＰＲＥＳがローレベルの期間には、論理ゲート回路１２２の出力はダイオード１１１のカソードの電位に関わらず一定である。図９のように論理ゲート回路１２２がＮＯＲ回路の場合、制御信号ＰＲＥＳがローレベルの期間に論理ゲート回路１２２はダイオード１１１のカソードの電位の変化を反転増幅する。一方、制御信号ＰＲＥＳがハイレベルの期間には、論理ゲート回路１２２の出力はダイオード１１１のカソードの電位に関わらず一定である。このような構成により、検出部１２０は、受光手段１１０への電子線の入射を高感度で検知することができる。なお、後述する図１０では、論理ゲート回路１２２がＮＯＲ回路の例を説明している。

メモリ部１３０は、入力用ＳＲラッチ回路１３４、および、複数のメモリ１４１〜１４３を備える。各メモリは、検出部１２０の出力信号を保持する。本実施例では、各メモリは、Ｄラッチ回路によって構成される。したがって、複数のメモリ１４１〜１４３のそれぞれは１ビットの情報を保持する。

入力用ＳＲラッチ回路１３４の入力ノードＳには、検出部１２０からの信号が入力される。入力用ＳＲラッチ回路１３４の入力ノードＲには制御信号ＰＲＥＳが入力される。入力用ＳＲラッチ回路１３４の出力ノードは、メモリ１４３を構成するＤラッチ回路の入力ノードＤに接続される。メモリ１４３を構成するＤラッチ回路の出力ノードＱは、メモリ１４２を構成するＤラッチ回路の入力ノードＤに接続される。

このように、複数のメモリ１４１〜１４３はシフトレジスタを構成する。そのため、制御信号ＰＣＫに基づいて、入力用ＳＲラッチ回路１３４、メモリ１４３、メモリ１４２、そして、メモリ１４１の順に、順にデータが転送される。このデータは、所定の期間に受光手段１１０に電子線が入射したか否かを表す。したがって、複数のメモリ１４１〜１４３は、互いに異なる期間における受光手段１１０へ電子線の入射の情報を保持する。このような構成により、１つの単位セル１００が複数のフレームの情報を保持することができる。

複数のメモリ１４１〜１４３の出力ノードＱは、それぞれ、接続スイッチ１３７〜１３９を介して、出力信号線に接続される。したがって、例えば、メモリ１４３を構成するＤラッチ回路の出力ノードＱは、単位セル１００の他のメモリ１４２および出力信号線の両方に接続される。図９は、簡略化のため、３つの出力信号線を１つの配線で示している。このような構成によれば、複数のフレームの情報を並列に信号処理回路１３に出力することが可能である。

続いて、電子線検出素子１０の動作を説明する。図１０は、電子線検出素子１０に用いられる制御信号および出力信号のタイミングチャートを模式的に表す図である。

図１０（ａ）は、１つの単位セル１００での信号の保持動作を説明するための図である。時刻ｔ１に、制御信号ＰＣＬＲがローレベルになる。これにより、複数のメモリ１４１〜１４３が信号を保持する状態になる。また、時刻ｔ１に、制御信号ＰＲＥＳがローレベルとなる。制御信号ＰＲＥＳがローレベルである期間に受光手段１１０に電子線が入射すると、論理ゲート回路１２２の出力信号ＰＩＸＯＵＴがハイレベルになる。図１０（ａ）では、時刻ｔ２に電子線が受光手段１１０へ入射している。なお、電子線が受光手段１１０へ入射したときの、受光手段１１０の動作は実施例２と同じである。

時刻ｔ２に出力信号ＰＩＸＯＵＴがハイレベルになることに応じて、時刻２以降、入力用ＳＲラッチ回路１３４の出力信号ＳＲＯＵＴがハイレベルになる。

時刻ｔ３に、制御信号ＰＣＫがハイレベルになる。これにより、初段のメモリ１４３が、入力用ＳＲラッチ回路１３４からの出力信号ＳＲＯＵＴを保持する（ラッチする）。時刻ｔ３では、出力信号ＳＲＯＵＴがハイレベルであるため、時刻ｔ３以降、メモリ１４３の出力信号Ｑ［０］は“１”（ハイレベル）になる。なお、出力信号Ｑ［１］、および、出力信号Ｑ［２］はいずれも“０”である。

時刻ｔ４に、制御信号ＰＲＥＳがハイレベルになる。これにより、入力用ＳＲラッチ回路１３４の出力信号ＳＲＯＵＴがローレベルにリセットされる。

続いて、制御信号ＰＲＥＳが再びローレベルになるが、時刻ｔ４から時刻ｔ５までの期間には電子線が入射しない。そのため、入力用ＳＲラッチ回路１３４の出力信号ＳＲＯＵＴがローレベルのままである。

時刻ｔ５に制御信号ＰＣＫがハイレベルになる。これにより、初段のメモリ１４３が、入力用ＳＲラッチ回路１３４からの出力信号ＳＲＯＵＴを保持する（ラッチする）。時刻ｔ５では、出力信号ＳＲＯＵＴがローレベルであるため、時刻ｔ５以降、メモリ１４３の出力信号Ｑ［０］は“０”（ローレベル）になる。

メモリ１４２は、前段のメモリ１４３の出力信号Ｑ［０］をラッチする。そのため、時刻ｔ５以降、メモリ１４２の出力信号Ｑ［１］は“１”になる。この時点で、メモリ１４１の出力信号Ｑ［２］は“０”である。

以降は同様の動作が繰り返される。図１０（ａ）の例では、時刻ｔ７に論理ゲート回路１２２の出力信号ＰＩＸＯＵＴがハイレベルになる。そのため、最終的には、複数のメモリ１４１〜１４３は、“１０１”のデータを保持する。

垂直走査回路１２の供給する制御信号ＰＶＳＥＬがハイレベルの期間（時刻ｔ１０以降）に、単位セル１００は複数のメモリ１４１〜１４３に保持された信号（“１０１”）を出力する。

図１０（ｂ）は、複数の単位セル１００による信号出力動作を説明するための図である。図１０（ａ）に示された信号に加えて、図１０（ｂ）は水平走査回路１４の供給する制御信号ＰＨＳＥＬ［１］〜ＰＨＳＥＬ［３］、および、出力回路１５の出力信号ＳＯＵＴを示している。

時刻ｔ１から時刻ｔ９までの動作は、図１０（ａ）で説明した動作と同じである。また、時刻ｔ８以降の動作は、図５（ｂ）の時刻ｔ５以降の動作と同じである。そのため、実施例１の説明を援用し、繰り返しの説明は省略する。以上の動作により、複数の行の単位セル１００から信号を読み出すことができる。

実施例１と同様に、本実施例の電子線検出素子１０は、図６に示された電子線検出システムに用いられる。電子線検出システムの構成は実施例１と同じなので、実施例１の説明を援用し、繰り返しの説明は省略する。

以上に説明した通り、電子線検出素子１０は、複数のメモリを含む単位セル１００を備える。このような構成によれば、１つの単位セル１００が複数のフレームの情報を保持することができる。したがって、電子線検出素子１０は、信号の読み出しのための期間を介することなく、複数のフレームの撮像を行うことができる。結果として、高速に複数フレームの撮像を行うことができる。

また、本実施例では、単位セル１００がシフトレジスタを構成する。このような構成によれば、単位セル１００を制御するための制御配線の数を減らすことができる。

〔実施例４〕
図１１は、電子顕微鏡の一例である透過型電子顕微鏡の構成を示す概略図である。電子線検出素子１１００を有する透過型電子顕微鏡の構成を示す概略図である。電子顕微鏡本体１０００の電子銃１００２より放出された電子線１００３は、照射レンズ１００４によって集束され、試料台に保持されている試料Ｓに照射されるようになっている。そして、試料Ｓを透過した電子線１００３は、対物レンズ１００６と拡大レンズ系１００７により拡大され、電子線検出素子１１００に投影される。試料Ｓに電子線を照射するための電子光学系を照射光学系といい、試料Ｓを透過した電子線を電子線検出素子１１００に結像させるための電子光学系を結像光学系という。試料Ｓが冷却された状態で測定できるように、低温状態を保持する試料保持台を試料台に設けてもよい。

電子銃１００２は、電子銃制御装置１０１１によって制御される。照射レンズ１００４は、照射レンズ制御装置１０１２によって制御される。対物レンズ１００６は、対物レンズ制御装置１０１３によって制御される。拡大レンズ系１００７は、拡大レンズ系制御装置１０１４によって制御される。試料台制御機構１００５は、試料台駆動機構制御装置１０１５によって制御される。

試料Ｓを透過した電子線１００３は、電子線検出素子１１００で検出される。電子線検出素子１１００からの出力信号に基づき、信号処理装置１０１６と画像処理装置１０１８によって画像信号が生成され、生成された画像信号（透過電子像）が画像表示用モニタ１０２０と解析用モニタ１０２１に表示される。

電子顕微鏡本体１０００の下端部はカメラ室１００９を形成し、カメラ室１００９の中に蛍光板１０１０が設けられる。電子線検出素子１１００を電子線１００３の経路から外すことにより、電子線１００３による試料Ｓの拡大画像が蛍光板１０１０の面上で観察できる。

電子銃制御装置１０１１と、照射レンズ制御装置１０１２と、対物レンズ制御装置１０１３と、拡大レンズ系制御装置１０１４と、試料台駆動機構制御装置１０１５のそれぞれは、画像処理装置１０１８と接続されている。これにより、電子銃制御装置１０１１と、照射レンズ制御装置１０１２と、対物レンズ制御装置１０１３と、拡大レンズ系制御装置１０１４と、試料台駆動機構制御装置１０１５のそれぞれは画像処理装置１０１８と相互にデータのやりとりを行う。これにより、画像処理装置１０１８は、電子顕微鏡の撮影条件を設定することができる。画像処理装置１０１８からの信号によって、試料台の駆動制御や各レンズの観察条件の設定ができる。さらに画像処理装置１０１８は、電子線検出素子１１００に接続されており、電子線検出素子１１００の動作を制御している。すなわち、画像処理装置１０１８は、電子線検出素子１１００の動作を制御する制御部である。

オペレータは撮影対象となる試料Ｓを準備し、画像処理装置１０１８に接続されている入力機器１０１９を用いて撮影条件を設定する。電子銃制御装置１０１１と、照射レンズ制御装置１０１２と、対物レンズ制御装置１０１３と、拡大レンズ系制御装置１０１４に、それぞれ所定のデータを入力し、所望の加速電圧、倍率、観察モードが得られるようにする。また、オペレータは、連続視野像枚数、撮影開始位置、試料台の移動速度などの条件を、入力機器１０１９を用いて画像処理装置１０１８に入力する。オペレータの入力によらずに画像処理装置１０１８が自動的に条件を設定する仕様としてもよい。

１００ 単位セル
１１０ 受光手段
１１１ アバランシェ増幅型のダイオード
１３４〜１３６、１４１〜１４３ メモリ

Claims (13)

1. 複数の単位セルを備える電子線検出素子であって、
   前記複数の単位セルのそれぞれが、
   電子線を受けるアバランシェ増幅型のダイオードと、
   前記ダイオードから出力される異なるフレームの信号を保持する複数のメモリと、
   出力線に接続された複数の接続スイッチと、を含み、
   前記複数のメモリのそれぞれは、前記複数の接続スイッチのそれぞれと接続され、
   前記複数の単位セルのそれぞれが有する前記複数のスイッチのそれぞれは、同時にオンされる
   ことを特徴とする電子線検出素子。
2. 前記複数の単位セルのそれぞれが、前記ダイオードへの電子線の入射を検出する検出部を含み、
   前記複数のメモリの少なくとも一部は、前記検出部の出力に接続される、
   ことを特徴とする請求項１に記載の電子線検出素子。
3. 前記複数の単位セルのそれぞれが、前記検出部の出力と前記複数のメモリとの間に接続され、前記ダイオードからの信号を保持するメモリを選択する選択部を含む、
   ことを特徴とする請求項２に記載の電子線検出素子。
4. 前記複数のメモリはシフトレジスタを構成する、
   ことを特徴とする請求項２に記載の電子線検出素子。
5. 前記複数のメモリの１つの出力は、前記複数のメモリの他の１つ、および、出力信号線の両方に接続される、
   ことを特徴とする請求項４に記載の電子線検出素子。
6. 前記検出部はインバータ回路を含む、
   ことを特徴とする請求項２乃至請求項５のいずれか一項に記載の電子線検出素子。
7. 前記検出部は論理ゲート回路を含む、
   ことを特徴とする請求項２乃至請求項５のいずれか一項に記載の電子線検出素子。
8. 前記複数の単位セルは行列状に配され、
   前記複数のメモリにそれぞれ接続された複数の出力信号線を備える、
   ことを特徴とする請求項１乃至請求項７のいずれか一項に記載の電子線検出素子。
9. 前記複数の単位セルのそれぞれが、前記ダイオードに接続されたクエンチ素子を含む、
   ことを特徴とする請求項１乃至請求項８のいずれか一項に記載の電子線検出素子。
10. 請求項１乃至請求項９のいずれか１項に記載の電子線検出素子と、
    電子銃と、を備え、
    前記電子線検出素子は試料からの二次電子を受ける
    ことを特徴とする電子顕微鏡。
11. 前記電子線が照射される試料台をさらに備え、
    前記試料台は試料を冷却するように構成されている
    ことを特徴とする請求項１０に記載の電子顕微鏡。
12. 請求項１乃至請求項９のいずれか１項に記載の電子線検出素子と、
    電子銃と、を備え、
    前記電子線検出素子は試料を透過した電子を受ける
    ことを特徴とする透過型電子顕微鏡。
13. 前記電子線が照射される試料台をさらに備え、
    前記試料台は、試料を冷却するように構成されている
    ことを特徴とする請求項１２に記載の透過型電子顕微鏡。

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