JP5319533B2 - 転写可能な半導体構造、デバイス、及びデバイスコンポーネントを作成するための剥離方法 - Google Patents

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ラルフ， ジー． ヌッツォ，
マシュー メイトル，
ヒョン チョ コー，
ジョンスン ユン，
エティエンヌ メナード，
アルフレッド， ジェイ． バカ，
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Description

関連出願の相互参照
[0001]本出願は、２００６年９月２０日に出願された米国仮特許出願第６０／８２６，３５４号、及び２００７年６月１８日に出願された米国仮特許出願第６０／９４４，６５３号の利益を主張するものであり、これら出願を本開示と矛盾しない範囲で参照することにより援用するものである。
発明の背景
[0002]ナノ構造、マイクロ構造、可撓性電子部品、及び様々な他のパターン構造といった構造を、デバイス基板及びデバイス基板によって支持されたデバイスコンポーネント（構成要素）上に印刷するために、様々なプラットフォームを利用することが可能である。例えば、米国特許出願第１１／１１５，９５４号（２００５年４月２７日に出願された１８−０４）第１１／１４５，５７４号（２００５年６月２日に出願された３８−０４Ａ）、第１１／１４５，５４２号（２００５年６月２日に出願された３８−０４Ｂ）、第１１／４２３，２８７号（２００６年６月９日に出願された３８−０４Ｃ）、第１１／４２３，１９２号（２００６年６月９日に出願された４１−０６）、第１１／４２１，６５４号（２００６年６月１日に出願された４３−０６）、第６０／８２６，３５４号（２００６年９月２０日に出願された１５１−０６Ｐ）等の幾つかの特許及び特許出願が、多様な構造の作成及び印刷を行う様々な方法及びシステムを説明している。本出願は、これら出願を矛盾しない範囲で参照することにより援用する。現在、転写可能な半導体素子を生成する方法及び構造への要求が存在している。また、デバイス及びデバイスコンポーネントを作成する高スループット処理と両立できる低コストの方法及び構造への特別な要求が存在している。
[0003]デバイス基板又はデバイス基板上のデバイスコンポーネントに印刷することが可能な構造を低コストで生成可能とする方法及び関連するシステムを提供する。これは、個々の層にアクセス可能であるように構成された多層構造のスタックを提供することによって達成される。機能層である個々の層は特定用途のものであり、機能層は後にデバイス及びデバイスコンポーネントに組み込まれる。個々の層は、順次、層ごとにアクセスする又は同時に二つ以上の層にアクセスする剥離方法によってアクセスされる。これらの機能層は、多様な印刷方法及びシステムによって、デバイス又はデバイスコンポーネント上に印刷するか又はそれらの中に組み込むことができる。これらの多層スタックシステムは、複数の層に含まれる複数の印刷可能又は転写可能な機能構造を単一のプロセスで生成できるようにし、それによって、印刷可能又は転写可能な構造又は層当たりのコストを低減し、目的のデバイス又はデバイスコンポーネントの最終コストを低減する。
[0004]一態様においては、本発明は、複数の機能層を有する多層構造によって、低コスト及び／又は高性能な光起電力素子を作成する方法を提供する。この多層構造は、光起電力素子を有する太陽電池に組み込むことが可能である。この多層アプローチは、幾つかの理由で有利なものである。例えば、多数の太陽電池を単一の堆積作業で成長することができ、それによって、成長チャンバのローディング及びアンローディング、成長基板表面の準備、及び単層作成アプローチで一般に必要とされる緩衝層の堆積を避けることができる。これにより、太陽電池層当たりの製造コストが著しく低減され、それによって、太陽電池デバイスコンポーネントのコストが低減される。さらに、母基板から機能層を完全にリフトオフすることができるので、同じ母基板上に追加の多層構造を構築することによって、母基板を再使用できるようになる。さらに、本多層構成は、容易に放熱され、且つ、プラスチック及び広範囲の形状因子を有する他の基板に容易に印刷することができる転写可能な構造を提供することができる。
[0005]一実施形態では、複数の機能層及び複数の剥離層を有する多層構造を提供することによって、デバイス又はデバイスコンポーネントを作成する方法が提供される。この構成では、剥離層の少なくとも一部が、機能層にアクセスできるよう、機能層間に設けられる。機能層の少なくとも一部が、一以上の剥離層又は剥離層の一部を一以上の機能層から分離することによって、多層構造から剥離される。この機能層の剥離は、基板上に印刷することができる構造を生成する。デバイス又はデバイスコンポーネントが、一以上の転写可能構造を、デバイス基板又はデバイス基板によって支持されたデバイスコンポーネント上に、接触印刷による等の当技術分野で知られている任意の印刷手段（例えば接触印刷、液体印刷、乾式転写接触印刷、ソフトリソグラフィマイクロ転写印刷及びソフトリソグラフィナノ転写印刷、溶液印刷、流体自己アセンブリ、インクジェット印刷、熱転写印刷、及びスクリーン印刷）により印刷することによって作成される。
[0006]剥離は広く使用されているものであり、多層構造において層の少なくとも一部を他の層から分離する任意の手段を指すものである。例えば、機能層の少なくとも一部を多層基部（substructure）から剥離する工程は、少なくとも１対の隣接する層を物理的に分離することによるものとすることができる。隣接する層は、多層構造において機能層に隣接している剥離層とすることができる。剥離層は、剥離刺激に応じて機能層の少なくとも一部が容易に剥離できるように構築される。例えば、剥離刺激は、剥離層の少なくとも一部を除去する化学的又は物理的な刺激を含み得るものであり、それによって、隣接する機能層の剥離を容易なものとする。しかしながら、対象の剥離層に作用し得る任意の刺激を使用することが可能である。剥離工程の他の例は、限定するものではないが、一以上の剥離層をエッチングすること、一以上の剥離層に熱衝撃を与えること、レーザ光源からの電磁放射に一以上の剥離層を晒すことによって当該剥離層をアブレーションすること、及び、化学薬剤に一以上の剥離層を接触させることによって当該剥離層を分解することを含む。一態様においては、機能層は当該層の端部に設けられたアンカー手段によって隣接する層に接続され、したがって、剥離は、これら端部でアンダーカットを行い、機能層をリフトオフすることによって達成される。或いは、アンカーは犠牲層又は剥離層中にパターンとして設けられ、それによって、隣接する層又は基板に固定されたアンカーが提供される。これらのアンカーは、破壊可能な係留（Tether）ポイントの設計に柔軟性を与え、機能層部分のリフトオフの制御を容易にする。オプションとして、本明細書で開示する如何なる方法においても、リフトオフされた機能層に付着したままの層が、除去される。一態様においては、リフトオフは、エラストマースタンプといったスタンプに多層構造を接触させることによって達成される。オプションとして、スタンプを使用して、リフトオフ構造の表面への接触印刷を容易とすることができる。
[0007]剥離層への信号の伝達を容易にするために、信号が通過する任意の一以上の機能層は、信号を少なくとも部分的に伝達することができる。例えば、電磁放射である信号の場合には、機能層は、剥離層の少なくとも一部をアブレーションすることができる電磁放射に対して少なくとも部分的に透明である。或いは、電磁放射が、多層構造を支持する基板の他方の側といった反対側から伝達される場合には、基板は電磁放射に対して少なくとも部分的に透明である。
[0008]剥離する別の手段は、剥離層に設けられた界面クラックである。このようなクラックは、剥離層といったシステムに応力を加えることによって一以上の機能層のリフトオフを容易にする。クラックは、限定するものではないが、機械的、化学的、又は熱的に生成された力を含む、当技術分野で知られている任意の手段によって導入することができる。
[0009]一態様においては、本明細書に開示する何れの方法も、多層構造の少なくとも一部をマスクする工程を更に含み得る。例えば、マスク層が、一以上の機能層と物理的に接触する。このようなマスクは、多層構造から機能層の少なくとも一部を剥離するために剥離信号として与えられるエッチング液、溶媒、又は化学薬剤に、一以上の機能層が晒されることを少なくとも部分的に防ぐことができる。このようなマスクは、機能層が、高価であり且つエッチング液などの剥離信号によって損傷し易い高品質層である用途で有用となることがある。
[0010]別の態様においては、一以上の機能層に接触したキャリアフィルムを提供し、機能層の一部を多層基部から剥離する工程を更に容易なものとする。
[0011]本明細書で提供する方法及びシステムは、多様な形状を有する多様な転写可能構造を生成するのに有用である。したがって、この方法は、多様なデバイス及びデバイスコンポーネントの製造用の幾つかのデバイス製造プロセスに組み込むことができる。一態様においては、転写可能構造は、層構造タイプの形状を有する。別の態様においては、凹部を本技術分野で公知の任意の方法によって提供して、機能層の少なくとも一つが、一以上の予め選択されたマイクロサイズ又はナノサイズの物理的寸法を有する転写可能構造を生成するようにする。例えば、少なくとも一つの機能層における凹部の生成は、フォトリソグラフィ、ソフトリソグラフィ、電子ビーム直接描画、又は光アブレーションパターニングであるパターニング技法といったパターニング技法を使用して任意に行われる。
[0012]本発明の機能層は、広く使用されるものであり、デバイス又はデバイスコンポーネント内で利用される材料を指す。様々なデバイス及びデバイスコンポーネントに対して広い用途をもつ機能層は、半導体を有する多層又は一連の（例えば複数の）半導体層である。機能層の組成及び形状は、その機能層の最終用途又は機能に応じて選択される。例えば、一連の半導体層は、単一の結晶半導体層、有機半導体層、無機半導体層、ＩＩＩ−Ｖ族半導体層、及びＩＶ族元素又は化合物半導体からなる群から選択された少なくとも一つの半導体層とすることができる。別の態様においては、一連の半導体層のシーケンスは、異なる半導体材料を有する少なくとも二つの半導体層である。一態様においては、少なくとも一つの機能層が、一以上の誘電体層又は一以上の導体層から作成される。一実施形態では、多層中の機能層が、他の機能層と異なっていてもよい。一実施形態では、多層中の機能層が、全て同じである。一実施形態では、多層中の機能層が、複数の半導体層のような複合レシピによる個々の層である。本出願の一部として含まれる図面においては、これら機能層に由来する構造を、「機能材料素子又はデバイス」（ＦＭＥＤ）と呼ぶ。
[0013]本明細書で説明する幾つかの方法に有用な他の機能層は、限定するものではないが、電子、光学、若しくは電気光学デバイス、又は電子、光学、若しくは電気光学デバイスコンポーネント、即ち、Ｐ−Ｎ接合、薄膜トランジスタ、単接合太陽電池、多接合太陽電池、フォトダイオード、発光ダイオード、レーザ、ＣＭＯＳデバイス、ＭＯＳＦＥＴデバイス、ＭＥＳＦＥＴデバイス又はＨＥＭＴデバイスの一部であるコンポーネントである機能層を含む。
[0014]一実施形態では、何れの多層構造も基板上に生成される。一態様においては、少なくとも一つの剥離層が、機能層と基板との間に設けられた剥離層のように、多層構造と基板との間に設けられる。別の態様においては、剥離層は、多層構造と基板との間に設けられない。その場合、母基板及び／又は隣接する機能層が、基板から機能層を剥離できるようにする。一態様では、母基板はそれ自体剥離層である。
[0015]多層構造、具体的には多層構造の個々の層は、本技術分野で公知のように、基板表面に堆積又は成長することができる。例えば、表面に層を成長又は堆積する任意の一以上の手段は、限定するものではないが、エピタキシャル成長、蒸着堆積、気相エピタキシ、分子線エピタキシ、有機金属化学気相堆積、化学気相堆積、物理気相堆積、スパッタリング堆積、ゾルゲルコーティング、電子ビーム蒸着堆積、プラズマ化学気相堆積、原子層堆積、液相エピタキシ、電気化学堆積、及びスピンコーティングを含む種々の技法から選択することができる。そのような方法で、複数の転写可能な構造がシステムから生成され、最後の機能層（例えば、基板表面に最も近い層）が剥離されると、基板が任意に再使用される。そのような再使用は、基板それ自身が損傷するか、破壊されるか、又は、最終のデバイス若しくはデバイスコンポーネントに組み込まれる製造プロセスと比較して、コストの節減をもたらす。
[0016]多層構造は、交互の剥離層と機能層のように、予め選択された一連の薄膜であって基板上にエピタキシャル成長された一連の薄膜のシーケンスを有する機能層及び／又は剥離層を任意に含む。一実施形態では、機能層は、約５ｎｍから約５００００ナノメートルまでの範囲から選択された厚さを有する。一実施形態では、多層構造は、約２個から約２００個の機能層及び／又は約２個から約２００個の剥離層を有する。剥離層は、システム構成に応じて、１ｎｍ程度の薄さとすることができる。他の実施形態では、剥離層はより厚く、例えば、約１μｍと２μｍとの間とすることができる。剥離層の材料の組成の実際の選択は、高品質機能層を成長すること（例えばエピタキシャル成長）が望ましいか否かといったような幾つかのパラメータに基づいてなされる。剥離層の組成についての制約は、成長がエピタキシャルでない場合に緩和することができる。さらに、剥離層の組成は、多層構造から機能層を剥離するための剥離方法に適合するべきである。例えば、剥離メカニズムがクラッキングによるものである場合、ヤング率を選択して、最適なクラッキングを得ることができる。
[0017]多様なデバイスを、本明細書で開示する何れかの方法を使用して、作成することができる。一態様においては、本発明は、光起電力デバイス若しくはデバイスアレイ、トランジスタデバイス若しくはデバイスアレイ、発光ダイオードデバイス若しくはデバイスアレイ、レーザ若しくはレーザのアレイ、センサ若しくはセンサアレイ、集積電子回路、マイクロ電気機械デバイス、又はナノ電気機械デバイを作成する方法を提供する。
[0018]一実施形態では、本発明の何れの方法も、転写可能な半導体構造を作成するためのものである。例えば、転写可能な半導体構造は、一以上の半導体薄膜を有する機能層の少なくとも一部から作成され、一以上の剥離層又はその一部を一以上の機能層から分離することによって機能層の少なくとも一部を多層構造から剥離することで、作成される。同様に、予め選択された半導体薄膜のシーケンスを有する光起電力セルのようにそれ自体光起電力セルである機能層の少なくとも一部を提供することによって、光起電力デバイス又はデバイスアレイを作成する方法を提供する。
[0019]別の実施形態では、本発明は、犠牲層が基板表面の少なくとも一部に設けられたデバイス又はデバイスコンポーネントを作成する方法である。犠牲層は、基板からの機能層の取り出しを容易にする材料を指すよう広義に使用されている。犠牲層は、機能層の材料を受容するための受容面を有する。犠牲層は、当技術分野で公知の任意の手段によって選択的にパターン化され、下地の基板又は基板上の薄膜若しくは被覆を対応するパターンで露出する。露出された基板のパターンは、続いて機能層が堆積されると、機能層の潜在的なアンカー領域に対応する。具体的には、堆積された機能層は、二つの領域、即ち、犠牲層中のパターン化された領域に対応する「アンカー領域」と、下地の基板から機能層を分離する犠牲層が存在する「非アンカー領域」とを有する。アンカーは、ブリッジ要素として機能して、非アンカー領域に対応するパターンで機能層を制御してリフトオフすることを容易にする。機能層の一部が剥離され、機能層アンカーのパターンが基板に少なくとも部分的に固定されたままであり、基板に固定されていない機能層の少なくとも一部が剥離され、それによって、複数の転写可能な構造が生成される。転写可能な構造はデバイス基板又はデバイス基板によって支持されたデバイスコンポーネント上に任意に印刷され、それによって、デバイス又はデバイスコンポーネントが作成される。本明細書で説明するように、接触印刷又は溶液印刷などの本技術分野で公知の任意の印刷手段を使用することができる。
[0020]一実施形態では、剥離する工程は、エラストマースタンプを機能層の少なくとも一部に接触させることと、スタンプを機能層との接触から解除することと、を含み、それによって、基板に固定されていない機能層の少なくとも一部を取り出す。
[0021]別の実施形態では、剥離する工程は、犠牲層をエッチングすること、犠牲層に熱衝撃を与えること、レーザ光源からの放射に犠牲層を晒すことによってアブレーション又は分解すること、及び化学薬剤に犠牲層を接触させることによって犠牲層を分解することからなる群から選択された技法を使用する。次に、アンカーから機能構造を選択的に離脱させるスタンプによるなどの本技術分野で公知の任意の手段によって、機能層は任意に切り離し又は取り出しが行われ、それによって、犠牲層に当初適用されたパターンに対応し得る印刷機能構造が提供される。
[0022]一実施形態では、本明細書で開示する何れのパターニングプロセスも、本発明の多層プロセスに組み込まれるアンカーを提供する。例えば、このパターニングを、機能層を分離する本発明の一以上の剥離層に適用して、複数の機能材料及び／又は機能層を制御可能に剥離する追加の手段を提供することができる。
[0023]別の実施形態では、本発明は、多層アレイ中に設けられた複数の転写可能な半導体素子を作成する方法である。このようなプロセスは、単層から及び／又は各層が複数の要素を生成することができる多層から、多数の要素を製造できるようにし、下地の表面に取り付けられている要素の処理を含む追加の要素処理を可能にする。例えば、この方法は、無機半導体を含むウェハといった外部表面を有するウェハを提供する工程を含むことができる。外部表面の選択された領域が外部表面に第１のマスクを設けることによってマスクされ、それによって、外部表面のマスクされた領域とマスクされない領域とが生成される。外部表面からウェハ内に延びる複数の起伏部は、ウェハの外部表面のマスクされていない領域をエッチングすることによって生成される。このようにして、起伏部の少なくとも一部は、少なくとも一方の側面の長さに沿って空間的に変化する輪郭プロファイルを有する少なくとも一つの起伏のある側面を有する。別のマスクする工程では、第２のマスクが起伏のある側面をマスクし、起伏のある側面が第２のマスクによって単に部分的にマスクされる。これは、マスクされた領域とマスクされていない領域とを、側面の長さに沿って生成する。マスクされていない領域をエッチングして、多層アレイ内に設けられた複数の転写可能な半導体素子を生成する。
[0024]これらの方法のいずれもが、バルク半導体ウェハ、例えば（１１１）方位を有するシリコンウェハであるウェハを任意に使用する。
[0025]一態様においては、ウェハの外部表面のマスクされていない領域をエッチングする工程は、凹部をもつ側面を反応性イオンエッチング液とエッチングレジスト材料とに繰り返しさらすことによるように、凹部をもつ側面をエッチング液とエッチングレジスト材料とに繰り返し晒すことによって行われる。別の態様においては、エッチングする工程は、誘導結合プラズマ反応性イオンエッチング、緩衝酸化物エッチング液、又は誘導結合プラズマ反応性イオンエッチング技法と緩衝酸化物エッチング液技法の双方の組合せを使用して行われる。
[0026]一実施形態では、起伏のある側面の輪郭プロファイルは、当該側面の長手方向の長軸と交差する長さを延長する複数の形状特徴を有する。例えば、輪郭プロファイルは、当該側面上に設けられた隆起、波形、及び／又はスカラップ形の凹部とすることができる。隆起、波形、又はスカラップ形の凹部のいずれも、第２のマスクを設けることによって起伏のある側面をマスクする工程の間、陰影マスクとして機能し、それによって、側面のマスクされていない領域を生成する。
[0027]本発明の一態様においては、第２のマスクを設けることによって起伏のある側面をマスクする工程は、マスク材料の傾斜気相堆積によって行われる。
[0028]一態様においては、側面のマスクされていない領域をエッチングする工程は、例えば（１１１）方位を有するシリコンウェハであるウェハを用いて、異方性エッチングによって行われ、側面のマスクされていない領域のエッチングは、シリコンウェハの＜１１０＞方向に沿って選択的異方性エッチングによって行われる。異方性エッチングは、強塩基に側面のマスクされていない領域を晒すことによって任意に行われる。
[0029]一実施形態では、側面のマスクされていない領域のエッチングは転写可能な半導体素子を生成し、素子の各々はブリッジ要素を介してウェハに接続される。
[0030]説明したシステムのいずれも、耐エッチ性マスクである第１及び第２のマスクといった耐エッチ性マスクであるマスクを任意に有する。
[0031]別の態様では、本発明は、本明細書で開示するプロセスのいずれかによって複数の転写可能な半導体素子を供給し、次に、基板上に転写可能な半導体素子を印刷することによって複数の転写可能な半導体素子を基板上にアセンブルする方法である。例えば、電子デバイス又は電子デバイスコンポーネントを作成する方法を提供する。この方法は本発明のプロセスによって多層アレイ中に設けられた複数の転写可能な半導体素子を提供する工程を含む。転写可能な半導体素子は基板上に印刷され、それによって、電子デバイス又は電子デバイスコンポーネントが作成される。本明細書で開示する方法のいずれも、接触印刷によって行われる印刷する工程を使用する。本明細書で開示する方法のいずれも、多層の異なる層において転写可能な半導体を連続して印刷することによって行われる印刷する工程を含む。
[0032]一実施形態では、アレイの第１の層の半導体素子を印刷する工程は、第１の層の下に設けられたアレイの層において一以上の転写可能な半導体素子を露出する。
[0033]本発明の別の実施形態は、同種及び／又は異種の固定方法によって転写可能な半導体要素を作成する方法である。このような固定は、非固定システム及びプロセスと比較して、転写可能な要素を支持するウェハのより効率的な使用、高度な転写制御、及び高度な位置合わせ転写などの幾つかの利点を与える。具体的には、アンカー又はブリッジ要素は、剥離又は転写される要素の形状に対する局所的な制御を可能にする。
[0034]「同種の固定」（例えば図２０、３５、３７）は、機能層の一体化部分であるアンカーを指す。一般に、同種の固定システムによって転写可能な要素を作成する方法は、オプションとして、ウェハを供給し、ウェハ表面の少なくとも一部に犠牲層を堆積し、本技術分野で公知の任意の手段により半導体素子を形成し、アンカー領域を画成することによるものである。アンカー領域は、半導体要素の特定の領域に対応する。アンカー領域は、半導体層の幾何学的形状、例えば比較的大きい表面区域により画成されたアンカーに対応することができ、ブリッジ要素又は係留（Tether）要素によって転写可能な要素に接続される（例えば、図１９、２０、３７を参照）。そのような形状は、単層又は多層の実施形態のいずれについても特定の非アンカー領域のリフトオフを容易にする手段を与える。或いは、アンカーは、下地のウェハに取り付けられるか又は接続される半導体領域に対応する（例えば図３５）。犠牲層の除去は、下地のウェハに物理的に接続された半導体の一部を残しながら半導体素子を取り出す又は転写する手段を可能にする。
[0035]「異種固定」（例えば図２１、２２）は、半導体層と異なる材料で作成されるか又は同じ材料で作成されるが、転写可能な半導体素子がシステムに配置された後に画成されるアンカーのような機能層の一体化部分でないアンカーを指す。同種アンカリングと比較して、異種アンカリングの一つの利点は、より良好な転写画成方策及び実効的な使用可能ウェハ実装面積のさらなる改善に関連する。異種方法の実施形態では、ウェハが供給され、ウェハは犠牲層で被覆され、半導体素子が形成され、半導体領域を固定する異種アンカー要素が堆積される。一態様では、アンカーは、フォトレジスト若しくはＳｉＮ（窒化ケイ素）などのレジスト材料であるか、又は、固定することができ、非アンカー領域が同じようには耐えることができないリフトオフ力に耐えることができる程度の剛性を有する他の材料である。アンカーは、一番上の半導体層から下地層を通って下地のウェハ基板まで及ぶことがある。犠牲層の除去は、例えば接触転写によるように、アンカー領域をウェハに接続したままで非アンカー領域を除去する手段を与える。別の実施形態では、多層システム用に、アンカーは最上層を下地の半導体層に固定できるようにする。或いは、アンカーシステムは単層半導体層システム向けのものである。
[0036]アンカーシステムのいずれも、犠牲層、機能層、及び剥離層のうち一以上を、本技術分野で公知の任意の手段によってパターン化し、露出したウェハ基板及び／又は露出した下地の半導体層を生成することによって随意に作成される。これらのアンカーシステムは、複数の転写可能な半導体素子を作成するのに、並びに転写可能な半導体素子から電子デバイス又はデバイスコンポーネントを作成するのに有用である。
基板上の多層構造の概略図である。 機能及び剥離層の構成の拡大図である。 犠牲層及びマスキング構造の除去による剥離を示す図である。 封入マスク層を使用してＦＭＥＤを剥離するプロセスに関する工程を要約するフローチャートである。 金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴＳ）用にＦＭＥＤを剥離する場合の基板の例を示す図である。 多層構造から剥離層を分離するための二つの異なる方式を対比する図であり、二つ以上の剥離層の同時除去を示す図である。 多層構造から剥離層を分離するための二つの異なる方式を対比する図であり、剥離層の一つずつの除去を示す図である。 様々な機能層（例えば機能材料要素又はデバイス（ＦＭＥＤ））及び剥離層を含む多層構造を示す図である。 様々な機能層（例えば機能材料要素又はデバイス（ＦＭＥＤ））及び剥離層を含む多層構造を示す図である。 様々な機能層（例えば機能材料要素又はデバイス（ＦＭＥＤ））及び剥離層を含む多層構造を示す図であり、表２は、図３Ｅに示す機能層の複合層のレシピを示している。 基板の任意の再使用を伴う「一度に多層」プロセスにより光起電力素子用のＦＭＥＤを剥離するフローチャートである。 基板の任意の再使用を伴う「一度に１層」プロセスにより光起電力素子用のＦＭＥＤを剥離するフローチャートである。 剥離層を分離するためのレーザアブレーションの使用を要約する図であり、全プロセスを示す図である。 剥離層を分離するためのレーザアブレーションの使用を要約する図であり、レーザアブレーションによりＬＥＤ用のＦＭＥＤを剥離するための構造の例を示す図である。 剥離層を分離するためのレーザアブレーションの使用を要約する図であり、レーザアブレーションによりＬＥＤ用のＦＭＥＤを剥離するための一つのプロセスを要約するフローチャートである。 ＦＭＥＤと母基板との間の界面にクラックを導入し、次に、クラックを伝播させるよう母基板から（例えば、ゴムスタンプを使用して）ＦＭＥＤを引き離すことによる剥離を要約する図であり、全プロセスを示す図である。 ＦＭＥＤと母基板との間の界面にクラックを導入し、次に、クラックを伝播させるよう母基板から（例えば、ゴムスタンプを使用して）ＦＭＥＤを引き離すことによる剥離を要約する図であり、化学的手段により導入されたクラックを伝播させることによってＬＥＤ用のＦＭＥＤを剥離するプロセスを要約するフローチャートである。 ＦＭＥＤと母基板との間の界面にクラックを導入し、次に、母基板からＦＭＥＤを引き離すことによる、キャリアフィルムを使用する剥離を要約する図であり、全プロセスを示す図である。 ＦＭＥＤと母基板との間の界面にクラックを導入し、次に、母基板からＦＭＥＤを引き離すことによる、キャリアフィルムを使用する剥離を要約する図であり、クラックを伝播させることによってＦＭＥＤを剥離するための構造の例を示す図である。 ＦＭＥＤと母基板との間の界面にクラックを導入し、次に、母基板からＦＭＥＤを引き離すことによる、キャリアフィルムを使用する剥離を要約する図であり、キャリアフィルム及び機械的に導入されたクラックの離間を使用してＦＭＥＤ（ＳＷＮＴのアレイ）を剥離するための一つのプロセスを要約するフローチャートである。 二つ以上の剥離層の同時剥離と母基板の再使用可能な使用とを組み合わせた反復可能サイクルを示す図である。この例では、ＦＭＥＤ層及び犠牲層が母基板上に準備され、ＦＭＥＤが作成され、犠牲層がＦＭＥＤを剥離するために除去され、このプロセスが繰り返される。図９Ａは全プロセスを示す。対応するプロセスのフローチャートは図４、５に示されている。 ここでは多層形状（四つの犠牲層）で示す犠牲層の選択的な除去により多結晶／アモルファスのＦＭＥＤ材料を剥離するための基板の構造図である。 化学的に導入されたクラックを伝播させることによってＦＭＥＤを取り出すための基板の構造図である。 犠牲層の除去によってアモルファス又は多結晶のＦＭＥＤ構造を剥離するためのプロセスのフローチャートである。 Ａは、Ｓｉ太陽電池による熱化及び透過損失を示す波長の関数としてのスペクトル照射のグラフである。Ｂは、接合の数の関数としての太陽電池の理論的限界のプロットである。単結晶及び多結晶太陽電池によって達成された値もプロットされている。Ｄｉｍｒｏｔｈ及びＫｕｒｔｚ、「Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｍｕｌｔｉｊｕｎｃｔｉｏｎ Ｓｏｌａｒ Ｃｅｌｌｓ」、ＭＲＳ Ｂｕｌｌ．３２：２３０（２００７年）から。 格子及び電流整合が高品質デバイスを提供することを示す図である。「Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｍｕｌｔｉｊｕｎｃｔｉｏｎ Ｓｏｌａｒ Ｃｅｌｌｓ」、Ｄｉｍｒｏｔｈ及びＫｕｒｔｚ、ＭＲＳ Ｂｕｌｌ．３２：２３０（２００７年）から。 Ｉｎ０．５Ｇａ０．５Ｐ／ＧａＡｓデバイス（左）及び関連する構造（右）を要約する図である（Ｔａｋａｍｏｔｏら、「Ｏｖｅｒ ３０％ ｅｆｆｉｃｉｅｎｔ ＩｎＧａＰ／ＧａＡｓ ｔａｎｄｅｍ ｓｏｌａｒ ｃｅｌｌｓ」、Ａｐｐ．Ｐｈｙｓ．Ｌｅｔｔｅｒｓ ７０：３８１（１９９７年）から）。 低コスト、高性能の太陽電池層を提供するための多層構造の概略図である。 シリコンウェハの表面に生成された多層スタックからシリコンマイクロ／ナノリボンの編成されたアレイを一度に１層ずつ転写印刷する工程の概略図である。リボンのアレイは、ここで示すように可撓性プラスチックを含む広範囲の基板に印刷することができる。左側の破線のボックスは、右側に見える拡大領域を示す。 リボンの多層スタック（上のパネル）を支持するＳｉ（１１１）ウェハ（上のパネル）の走査型電子顕微鏡写真である。下のパネルはリボンのＳＥＭであり、挿入図は光学写真（スケールバー２ｍｍ）である。 剥離層（犠牲層）の部分的除去であり、且つ一度に幾つかの剥離層の除去による機能層の部分的剥離の概略図である（図３Ａも参照）。剥離層が部分的に除去された後、デバイスが基板につながれたままであるので、この剥離は「部分的」と呼ばれる。デバイスの完全な剥離又は分離は、例えば係留構造の破壊とエラストマースタンプを使用する取り出しとによるデバイスの取り出しによって行われる。さらに、多層スタックの再堆積用に基板を準備するためにアンカー構造を除去する工程を概説する。 図１９−１に続く図である。 図１９−２に続く図である。 剥離層（犠牲層）の部分的除去であり、且つ、一度に一つの剥離層の除去による機能層の部分的剥離の概略図である（図３Ｂも参照）。剥離層が部分的に除去された後、デバイスが基板につながれたままであるので、この剥離は「部分的」と呼ばれる。デバイスの完全な剥離又は分離は、例えば係留構造の破壊とエラストマースタンプを使用する取り戻しとによるデバイスの取り出しの際に生じる。この図は、「一度に１層剥離プロセス」（図３Ｂにおけるように）の繰り返しに向けて基板を準備するために、及び多層スタックの再堆積に向けて基板を準備するために、アンカー構造を除去する工程も概説する。 図２０−１に続く図である。 図２０−２に続く図である。 横方向エッチストップ部又はアンカーポストを使用する、一度に幾つかの剥離層（犠牲層）を除去することによる機能層の部分的剥離の概略図である（図３Ａも参照）。剥離層が除去された後、デバイスが横方向エッチストップ部／アンカーポストによって基板につながれたままであるので、この剥離は「部分的」と呼ばれる。デバイスの完全な剥離又は分離は、例えば係留構造の破壊とエラストマースタンプを使用する取り戻しとによるデバイスの取り出しの際に生じる。この図は、多層スタックの再堆積に向けて基板を準備するために横方向エッチストップ部／アンカーポストを除去する工程も概説する。 図２１−１に続く図である。 横方向エッチストップ部又はアンカーポストを使用する、一度に一つの剥離層（犠牲層）を除去することによる機能層の部分的剥離の概略図である（図３Ｂも参照）。剥離層が除去された後、デバイスが横方向エッチストップ部／アンカーポストによって基板につながれたままであるので、この剥離は「部分的」と呼ばれる。デバイスの完全な剥離又は分離は、例えば係留構造の破壊とエラストマースタンプを使用する取り戻しとによるデバイスの取り出しの際に生じる。この図は、「一度に１層剥離プロセス」（図３Ｂにおけるように）を繰り返すために、及び多層スタックの再堆積に向けて基板を準備するために、横方向エッチストップ部／アンカーポストを除去する工程も概説する。 図２２−１に続く図である。 機能層が図２０で説明したプロセスと同様のプロセスによって部分的に剥離された後、付着防止層又は活性化層を有する機能層を後に剥離処理する概略図である。付着防止層又は活性化層は、自己組織化単分子層（ＳＡＭ）であることが多く、剥離された層と下地の層との間の接着を防止するか（付着防止）、又は剥離された層と第２の材料（例えば、エラストマースタンプ、ナノ粒子、生物学的要素など）との間の接着を促進する（活性化）よう機能する。 プラスチック上に印刷された薄膜ｉＬＥＤを示す図である。ｉＬＥＤエピ層構造構成を左の図に示している。これらのＬＥＤは、スタック構成からではなくウェハから剥離できるように示してある。しかし、本明細書で開示するように、これらのＬＥＤは多層構成で剥離されてもよい。 従来のバルクＳｉ（１１１）ウェハから、多層スタック構成で、多量の単結晶シリコンのマイクロ／ナノリボンを作成する工程の概略図である。このプロセスは、彫られた側壁を有するトレンチを生成する専用のエッチング手順、浅角度方向物理気相堆積、及び異方性湿式化学エッチンングの組合せを活用する。左側の破線のボックスは、右側に見える拡大領域を示している。ＢＯＥは緩衝酸化物エッチング液を表わしている。 リボンの多層スタックの作成の様々な段階での斜視図（ａ、ｃ、ｅ、ｇ）と断面図（ｂ、ｄ、ｆ、ｈ）におけるＳｉ（１１１）ウェハの一連の走査型電子顕微鏡写真である。（ａ）及び（ｂ）は、波形の側壁をもつトレンチを生成する垂直エッチング（ＩＣＰＲＩＥ）の後を示しており、（ｃ）及び（ｄ）は、金属マスク層の浅角度物理気相堆積の後を示しており、（ｅ）及び（ｆ）は２分間、（ｇ）及び（ｈ）は５分間の異方性湿式化学エッチング（ＫＯＨ）とそれに続く金属の除去の後を示している。 ウェハから剥離後のＳｉ（１１１）リボンの（ａ）写真と（ｂ及びｃ）光学顕微鏡写真である。（ｄ〜ｆ）は、様々なレベルの拡大での（ａ）に示されたリボンの走査型電子顕微鏡写真である。 （ａ）は、Ｓｉ（１１１）リボンの４層スタックの大きい整列したアレイの写真である。（ｂ）及び（ｃ）は、（ａ）に示すサンプルの走査型電子顕微鏡写真の上面図であり、（ｄ及びｅ）は斜視図である。リボンの端部のアンカー構造は、リボンが異方性エッチング液によって完全にアンダーカットされた後でさえ、それらのリソグラフィで形成された位置を維持するように、下地のウェハにリボンを付けたままにしている。 （ａ）は、ポリジメチルシロキサンの基板上に印刷された、整列したＳｉ（１１１）リボン転写の光学画像である。（ｂ）は、（ａ）に示したアレイからの四つのリボンからの原子間力顕微鏡画像及びラインスキャンである。処理された単一のＳｉチップを使用する転写印刷の４サイクルによって生成されたＳｉ（１１１）リボンアレイの四つの別個のパッチを支持する可撓性ポリエステルフィルムの写真である。 （ａ）半導体としてシリコンリボンを使用するトランジスタの概略断面図である。（ｂ）は、デバイスの光学顕微鏡写真の上面図である。（ｃ）及び（ｄ）は、典型的なデバイスからの増幅特性曲線及び全電流／電圧特性である。 異なるＳＴＳ−ＩＣＰＲＩＥ条件と、異なる厚さをもつシリコンナノリボンとに係る様々な側壁を示す図である。 電子ビーム蒸着に対するシャドウイングマスク対角度の範囲を示す図である。 ＥＤＡＸエネルギー分散分光（ＥＤＳ）分析を示す図である。 ＥＤＡＸエネルギー分散分光（ＥＤＳ）分析を示す図である。 ＥＤＡＸエネルギー分散分光（ＥＤＳ）分析を示す図である。 一連の７層Ｓｉリボンを示す図である。 パターン化犠牲構造を使用するアンカー剥離の概略図である。 ＡｕがＰＥＣＶＤ ＳｉＯｘから剥離される図３５のプロセスの一例を示す図である。 剥離の準備ができているＡｌ０．９Ｇａ０．１Ａｓ層（各々１００ｎｍ厚）によって分離された７層のＧａＡｓ層（各々２００ｎｍ厚）で作成された多層構造のＳＥＭ画像であり、斜視した画像（スケールバー２０μｍ）である。 剥離の準備ができているＡｌ０．９Ｇａ０．１Ａｓ層（各々１００ｎｍ厚）によって分離された７層のＧａＡｓ層（各々２００ｎｍ厚）で作成された多層構造のＳＥＭ画像であり、正面から見た画像（スケールバー２μｍ）である。 ７層のＧａＡｓ層の同時剥離の後にＰＤＭＳスタンプ（１〜７と示されている）上に取り出された図３７からの７層のＧａＡｓの顕微鏡写真である。いかなる層もない清浄なドナーチップは、「ドナーチップ」として示されている。「８」と示されているスタンプは、殆どのＧａＡｓ構造がドナーチップ上に残っていないことを示している。 ＰＤＭＳスタンプによって多層ドナー基板から剥離されたＧａＡｓ層の光学画像であり、スケールバーは１ｍｍである。 ＰＤＭＳスタンプによって多層ドナー基板から剥離されたＧａＡｓ層の光学画像であり、スケールバーは５０μｍである。
発明の詳細な説明
[0076]以下、図面を参照する。同様の数字は同様の要素を示し、一つより多い図に現れる同じ数字は同じ要素を指す。さらに、以下では、次の定義が適用される。
[0077]「転写可能な」又は「印刷可能な」は交換可能に使用されるものであり、基板上に、又は基板内に転写、アセンブリ、パターニング、編成及び／又は集積化を行うことができる材料、構造、デバイスコンポーネント及び／又は集積機能デバイスに関連する。一実施形態では、転写可能とは、例えば多層構造からデバイス基板又はデバイス基板に支持されたデバイス若しくはコンポーネントに対するように、ある基板から別の基板に対する構造又は要素の直接転写を指す。或いは、転写可能とは、構造又は要素をリフトオフし、続いて構造又は要素をデバイス基板又はデバイス基板上のコンポーネントに転写するスタンプといったように、中間基板を介して印刷される構造又は要素を指す。一実施形態では、印刷は高温（即ち、摂氏約４００度以下の温度）に基板を晒すことなく行われる。本発明の一実施形態では、印刷可能又は転写可能な材料、要素、デバイスコンポーネント、及びデバイスは、基板上又は基板内に溶液印刷又は乾式転写接触印刷を介して転写、アセンブリ、パターニング、編成及び／又は集積化を行うことができる。同様に、「印刷」は、基板上又は基板内への転写、アセンブリ、パターニング、編成及び／又は集積化を指すように広義に使用される。ここで、基板とは、スタンプとして機能する基板又はそれ自体がターゲット（例えば、デバイス）基板である基板のようなものである。そのような直接転写印刷は、多層構造の機能最上層をデバイス基板に低コストで比較的簡単に繰り返し転写を可能とする。これにより、別個のスタンプ基板を必要とすることなく、例えばウェハからターゲット基板への一括転写（blanket transfer）が達成される。「ターゲット基板」は、転写構造を支持する所望の最終基板を指すように広義に使用される。一実施形態では、ターゲット基板はデバイス基板である。一実施形態では、ターゲット基板は、それ自体基板によって支持されるデバイスコンポーネント又は要素である。
[0078]本発明の「転写可能な半導体要素（素子）」は、例えば乾式転写接触印刷法及び／又は溶液印刷法によって基板表面上にアセンブリ及び／又は集積化することができる半導体構造を含む。一実施形態では、本発明の転写可能な半導体要素は単体の単結晶、多結晶、又は微晶質の無機半導体構造である。この説明では、単体の構造は機械的に接続されている特徴を有するモノリシック要素である。本発明の半導体要素はドープされなくてもよいしドープされていてもよいし、ドーパントの選択された空間分布を有していてもよく、Ｐ型ドーパント及びＮ型ドーパントを含めて複数の異なるドーパント材料でドープされていてもよい。本発明は、約１ミクロン以上の少なくとも一つの断面寸法を有するマイクロ構造の転写可能な半導体要素と、約１ミクロン以下の少なくとも一つの断面寸法を有するナノ構造の転写可能な半導体要素とを含む。多くの用途に有用な転写可能な半導体要素は、従来の高温処理技法を使用して生成された高純度結晶半導体ウェハのような高純度バルク材料の「トップダウン」処理に由来する要素を含む。一実施形態では、本発明の転写可能な半導体要素は、導電層、誘電体層、電極、追加の半導体構造、又はこれらの任意の組合せのような少なくとも一つの追加のデバイスコンポーネント又は構造に動作可能に接続された半導体を有する複合構造を含む。一実施形態では、本発明の転写可能な半導体要素は伸縮可能な半導体要素及び／又は異種半導体要素を含む。
[0079]「機能層」は、デバイス又はデバイスコンポーネントに組み込むことができ、そのデバイス又はデバイスコンポーネントに少なくとも部分的な機能性を与える層を指す。特定のデバイス又はデバイスコンポーネントに応じて、機能層は多様な組成を有する。例えば、太陽電池であるデバイスは、本明細書で提供するように、それ自体複数の別個の層から構成される機能層を含めて、ＩＩＩ−Ｖ族マイクロ太陽電池の開始機能層から作成することができる。そのような層の剥離及び後続の印刷は、光起電力デバイス又はデバイスコンポーネントを構成する基盤を与える。対照的に、エレクトロニクス（ＭＥＳＦＥＴ）、ＬＥＤ、又は光システムに組み込むための機能層は、様々な層構成及び／又は組成を有することができる。したがって、多層構造に組み込まれる特定の機能層は、機能層が組み込まれることになる最終デバイス又はデバイスコンポーネントによって決まる。
[0080]「剥離層」（時には「犠牲層」と呼ばれる）は、一以上の機能層を少なくとも部分的に分離する層を指す。剥離層は除去することができ、又は例えば物理的、熱的、化学的及び／又は電磁気的な刺激に応じて物理的に分離する剥離層によって、機能層を多層構造の他の層から分離し易くする他の手段を提供することができる。したがって、実際の剥離層の組成は、分離が行われる手段と最も良く整合するように選択される。分離する手段は、例えば界面破損又は剥離層犠牲によるように、本技術分野で知られている任意の一以上の分離手段によるものである。剥離層は、多層構造の残りの部分に取り付けられたままである機能層又は多層構造の残りの部分から分離されている機能層のような機能層にそれ自体接続されたままのことがある。剥離層は任意にその後機能層から分離及び／又は除去される。
[0081]「基板によって支持された」とは、基板表面上に少なくとも部分的に存在するか、又は構造と基板表面との間に設けられた一以上の中間構造上に少なくとも部分的に存在する構造を指す。「基板によって支持された」という用語は、基板に部分的に又は完全に埋め込まれた構造を指すこともできる。
[0082]「溶液印刷」は、転写可能な半導体要素のような一以上の構造が、キャリア媒体に分散され、一斉に基板表面の選択された領域に送り出されるプロセスを指すものである。例示的な溶液印刷方法では、基板表面の選択された領域への構造の送出は、パターニングが行われる基板表面のモフォロジ及び／又は物性に依存しない方法よって達成される。本発明で使用可能な溶液印刷方法は、限定するものではないが、インクジェット印刷、熱転写印刷、及び毛管作用印刷を含む。
[0083]本方法において転写可能な半導体要素をアセンブリし、編成し及び／又は集積化する有用な接触印刷方法は、乾式転写接触印刷、マイクロ接触又はナノ接触印刷、マイクロ転写又はナノ転写印刷、及び自己アセンブリ支援印刷を含む。接触印刷の使用は、複数の転写可能な半導体が互いに相対的に選択された方位及び位置でアセンブリ及び集積化できるので、本発明において有益である。本発明の接触印刷は、半導体（例えば、無機半導体、単結晶半導体、有機半導体、カーボンナノ材料など）、誘電体、及び導体を含む各種多様な種類の材料及び構造の効果的な転写、アセンブリ、及び集積化も可能にする。本発明の接触印刷方法は、オプションとして、デバイス基板に予めパターン化された一以上のデバイスコンポーネントに対して予め選択された位置及び空間方位に、転写可能な半導体要素を高精度の位置合わせで転写及びアセンブリすることを可能とする。さらに、接触印刷は、広範囲の基板タイプに適合する。これら基板には、ガラス、セラミックス、及び金属のような従来の剛体又は半剛体の基板と、可撓性基板、曲げられる基板、成形できる基板、順応的な基板及び／又は伸縮可能な基板のような特定の用途に魅力的な物理的性質及び機械的性質を有する基板とを含む。転写可能な半導体構造の接触印刷アセンブリは、例えば低温処理（例えば２９８Ｋ以下）に適合する。この属性により、本光システムは、重合体基板及びプラスチック基板などの高温で分解又は劣化するものを含む一連の基板材料を使用して実施できるようになる。さらに、デバイス要素の接触印刷転写、アセンブリ、及び集積化は、ロール印刷及びフレキソ印刷方法及びシステムのような低コスト及び高生産性の印刷技法及びシステムによって実施できるので有益である。「接触印刷」は、例えばスタンプ表面から基板表面への形状の転写を容易とするスタンプを用いるような乾式転写接触印刷を広義に指す。一実施形態では、スタンプはエラストマースタンプである。或いは、転写は、ターゲット（例えばデバイス）基板に直接行うことができる。以下の参考文献は、接触印刷技法及び／又は溶液印刷技法によって転写可能な半導体要素を転写、アセンブリ、及び相互接続するために、本発明の方法で使用することができる自己アセンブリ技法に関連するものであり、これら文献を参照することにより本明細書に援用する。（１）「Ｇｕｉｄｅｄ ｍｏｌｅｃｕｌａｒ ｓｅｌｆ−ａｓｓｅｍｂｌｙ：ａ ｒｅｖｉｅｗ ｏｆ ｒｅｃｅｎｔ ｅｆｆｏｒｔｓ」、Ｊｉｙｕｎ Ｃ Ｈｕｉｅ、Ｓｍａｒｔ Ｍａｔｅｒ．Ｓｔｒｕｃｔ．（２００３年）１２巻、２６４〜２７１ページ、（２）「Ｌａｒｇｅ−Ｓｃａｌｅ Ｈｉｅｒａｒｃｈｉｃａｌ Ｏｒｇａｎｉｚａｔｉｏｎ ｏｆ Ｎａｎｏｗｉｒｅ Ａｒｒａｙｓ ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｎａｎｏｓｙｓｔｅｍｓ」、Ｗｈａｎｇ，Ｄ．、Ｊｉｎ，Ｓ．、Ｗｕ，Ｙ．、Ｌｉｅｂｅｒ，Ｃ．Ｍ．、Ｎａｎｏ Ｌｅｔｔ．（２００３年）３（９）巻、１２５５〜１２５９ページ、（３）「Ｄｉｒｅｃｔｅｄ Ａｓｓｅｍｂｌｙ ｏｆ Ｏｎｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｎａｎｏｓｔｒｕｃｔｕｒｅｓ ｉｎｔｏ Ｆｕｎｃｔｉｏｎａｌ Ｎｅｔｗｏｒｋｓ」、Ｙｕ Ｈｕａｎｇ、Ｘｉａｎｇｆｅｎｇ Ｄｕａｎ、Ｑｉｎｇｑｉａｏ Ｗｅｉ、Ｃｈａｒｌｅｓ Ｍ．Ｌｉｅｂｅｒ、Ｓｃｉｅｎｃｅ（２００１年）２９１巻、６３０〜６３３ページ、（４）「Ｅｌｅｃｔｒｉｃ−ｆｉｅｌｄ ａｓｓｉｓｔｅｄ ａｓｓｅｍｂｌｙ ａｎｄ ａｌｉｇｎｍｅｎｔ ｏｆ ｍｅｔａｌｌｉｃ ｎａｎｏｗｉｒｅｓ」、Ｐｅｔｅｒ Ａ．Ｓｍｉｔｈら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．（２０００年）７７（９）巻、１３９９〜１４０１ページ。
[0084]「キャリアフィルム」は、層の分離を容易にする材料を指す。キャリアフィルムは、除去されることが望まれる層に隣接して設けられた金属又は金属含有材料といった材料の層とすることができる。キャリアフィルムは、重合体材料又はフォトレジスト材料に組み込まれたか又は付けられたものを含む材料の複合物とすることができ、材料に加えられたリフトオフ力が下地層（例えば機能層など）から材料の複合物を剥離する。
[0085]「半導体」は、非常に低い温度では絶縁物であるが、約３００ケルビンの温度で相当の導電性を有する材料である任意の材料を指す。本説明では、半導体という用語の使用は、マイクロエレクトロニクス及び電子デバイスの技術分野におけるこの用語の使用と一致するものである。本発明で有用な半導体は、シリコン、ゲルマニウム、及びダイヤモンドといった元素半導体と、ＳｉＣ及びＳｉＧｅなどのＩＶ族化合物半導体といった化合物半導体、ＡｌＳｂ、ＡｌＡｓ、Ａｌｎ、ＡｌＰ、ＢＮ、ＧａＳｂ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＳｂ、ＩｎＡｓ、ＩｎＮ、及びＩｎＰといったＩＩＩ−Ｖ族半導体、ＡｌｘＧａ１−ｘＡｓといったＩＩＩ−Ｖ族三元半導体合金、ＣｓＳｅ、ＣｄＳ、ＣｄＴｅ、ＺｎＯ、ＺｎＳｅ、ＺｎＳ、及びＺｎＴｅといったＩＩ−ＶＩ族半導体、ＣｕＣｌのＩ−ＶＩＩ族半導体、ＰｂＳ、ＰｂＴｅ、及びＳｎＳといったＩＶ−ＶＩ族半導体、ＰｂＩ２、ＭｏＳ２、及びＧａＳｅといった層半導体、ＣｕＯ及びＣｕ２Ｏといった酸化物半導体を含むことができる。半導体という用語は、所与の用途又はデバイスに有用な有益な電子的性質を提供するためにｐ型ドーピング材料及びｎ型ドーピング材料を有する半導体を含めて一以上の選択された材料でドープされる真性半導体及び外因性半導体を含む。半導体という用語は、半導体及び／又はドーパントの混合物を含む複合材料を含む。本発明の幾つかの用途に有用な特定の半導体材料は、限定するものではないが、Ｓｉ、Ｇｅ、ＳｉＣ、ＡｌＰ、ＡｌＡｓ、ＡｌＳｂ、ＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＺｎＯ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＨｇＳ、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＡｌＧａＡｓ、ＡｌＩｎＡｓ、ＡｌＩｎＰ、ＧａＡｓＰ、ＧａＩｎＡｓ、ＧａＩｎＰ、ＡｌＧａＡｓＳｂ、ＡｌＧａＩｎＰ、及びＧａＩｎＡｓＰを含む。多孔質シリコン半導体材料は、センサ並びに発光ダイオード（ＬＥＤ）及び固体レーザといった光放出材料の分野における本発明の用途に有用である。半導体材料の不純物は、半導体材料自体以外の原子、元素、イオン及び／又は分子、或いは半導体材料に与えられる任意のドーパントである。不純物は、半導体材料の電子的特性に悪影響を与えることがある半導体材料中に存在する望ましくない材料であり、限定するものではないが、酸素、炭素、及び重金属を含む金属を含む。重金属不純物は、限定するものではないが、周期律表の銅と鉛との間の元素の族、カルシウム、ナトリウム、及びそれらのすべてのイオン、化合物及び／又は複合物を含む。
[0086]「誘電体」及び「誘電体材料」は本説明では同義的に使用され、電流の流れに高度に抵抗する物質を指す。有用な誘電体材料は、限定はするものではないが、ＳｉＯ２、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｓｉ３Ｎ４、ＳＴＯ、ＢＳＴ、ＰＬＺＴ、ＰＭＮ、及びＰＺＴを含む。
[0087]「デバイス電界効果移動度」は、電子デバイスに対応する出力電流データを使用して計算されるような、トランジスタなどの電子デバイスの電界効果移動度を指す。
[0088]本発明は、以下の非限定の例によって更に理解することができる。本明細書に引用された参考文献を全て、本明細書の開示と矛盾しない範囲で参照することにより本明細書に援用する。本明細書の説明は多くの具体的要素を含んでいるが、これらは本発明の範囲を制限するものとして解釈されるべきでなく、本発明の現在の好ましい実施形態の幾つかの説明を単に提供するものとして解釈されるべきである。例えば、したがって、本発明の範囲は、与えられた例によってではなく添付の特許請求の範囲及びそれらの等価物によって決定されるべきである。
[0089]本発明の一態様は、多層処理を介した低コストの方法でデバイス又はデバイスコンポーネントに組み込むことができるＦＭＥＤを提供するものである。複数の機能層（ＦＭＥＤ）２０を有する多層構造１０の一例を図１に示す。機能層２０は、剥離層３０によって隣接する機能層から分離される。複数の機能層２０と剥離層３０とが基板４０上に支持されており、機能層２０はそれ自体複数の層の複合物である。例えば、機能層２０は、図示するようにＩＩＩ−Ｖ族エピ層（例えば、ｐドープＧａＡｓ最上層２１、低ドープＧａＡｓ中間層２２、及びｎドープＧａＡｓ下層２３）を備え得るものであり、太陽電池に有用なものである。最下層は、Ａｌ０．９Ｇａ０．１Ａｓである剥離層３０上に支持されている。この剥離層３０は、ドープされていてもよく、ドープされていなくてもよい。剥離層３０は、多層構造１０中の一以上の機能層２０へのアクセスを容易にする。
[0090]様々な種類の刺激による剥離の例には、一以上の埋め込まれた犠牲層のエッチング、溶解、焼損など（除去の任意の手段）による剥離（表１を参照）が含まれる。例えば、剥離層はＦＭＥＤよりも２倍以上速く選択的にエッチング／溶解／焼損／除去することができ、及び／又は構造若しくは層のマスキングを使用して、犠牲層の除去に使用される薬剤にＦＭＥＤを晒さないようにすることができる。剥離層は一度に一つ除去されるか、又は二つ以上の犠牲層が同時に除去される。
[0091]図２Ａは、機能層２０と剥離層３０との間におけるように、機能層２０の少なくとも一部を覆うマスク層４１０を有する多層構造１０を示している。マスク層４１０は、マスク４００によって覆われない残部を囲むマスク４００のように、追加のマスク４００を構成していてもよい。図２Ａにおいては、剥離層３０は犠牲層として示されており、機能層２０は二つの層を有するＦＭＥＤとして示されている。マスク４００及び４１０は、犠牲層３０を除去するエッチャント手段から機能層２０を保護するためのエッチストップ部として機能し得るものであり、それによって、基板４０からの層２０のリフトオフを容易とする。図２Ｂは、封入マスクを使用して転写可能なＦＭＥＤを多層構造から生成するプロセスを要約するフローチャートである（図２Ｂも参照）。
[0092]ＭＥＳＦＥＴで使用に有用な構造を図２Ｃに示す。機能層２０は、１２０ｎｍ厚のＧａＡｓの第１の層２１と、１５０ｎｍ厚のＡｌＧａＡｓの半絶縁の第２の層２２と、を含んでいる。剥離層３０は、基板４０からの剥離層３０の分離を容易とする１００ｎｍ厚のＡｌ０．９６Ｇａ０．０４障壁層である。
[0093]実施例１：光起電力素子、エレクトロニクス、及びＬＥＤ用の転写可能な構造の剥離。
[0094]図３Ａ、３Ｂは、多数の剥離層の同時除去（図３Ａ）と、剥離層の層ごとの連続的除去（図３Ｂ）の方法及び構造を概略的に示している。図３Ａでは、多層構造１０の一部はエッチャント手段に晒され、それによって、エッチングされたアクセス通路３５が形成される。通路３５は、複数の剥離層３０（この例では三つ）への同時アクセスを可能にする。このようにして、複数の転写可能な構造１００が、デバイス基板又は基板によって支持されたデバイスコンポーネントのような注目する表面に本技術分野で公知の任意の手段（例えば、液体印刷、接触印刷など）によって印刷するのに使用可能となる。
[0095]図３Ｂは層ごとの除去を要約しており、エッチャントのアクセスチャネル３５は一番上の機能層２０だけに及んでおり、単一の機能層２０だけが剥離されて、転写可能な構造１００が一つの単独の機能層２０から提供される。必要に応じて、機能層２０は、剥離層３０を除去するための化学的手段を導入する前にマスク（図示せず）によって保護されてもよい。このプロセスは、追加の機能層２０ごとに繰り返される。図３に示す双方のプロセスでは、多層構造１０が支持されていた母基板４０を、再使用することができる。
[0096]様々なデバイス又はデバイスコンポーネントを作成するための様々な機能／剥離層の組成及び形状の幾つかの例を、図３Ｃ〜図３Ｅに示す。図３Ｃは、光起電力素子を作成するためのＦＭＥＤを有する構造の例を示しており、ここで、ＡｌＧａＡｓは剥離層である。図３Ｄは、エレクトロニクス（例えば、ＭＥＳＦＥＴ）を作成するためのＦＭＥＤを有する多層構造の例を示している。図３Ｅは、ＬＥＤを作成するためのＦＭＥＤを有する多層構造の例を示している。明確にするために、機能層２０の１５層の構造を表２に示す。図４、５は、複数の機能層を剥離するプロセスで使用される工程（図４）、又は機能層を層ごとに連続的に剥離するプロセスで使用される工程（図５）を要約している。
[0097]機能層は、埋め込まれた剥離層又は犠牲層のアンダーカッティング、エッチング、溶解、焼損等（任意の除去の手段）によるように、本技術分野で知られている任意の手段によって剥離される。機能層の剥離のための様々な方法が存在しており、これら方法は、様々な刺激を使用するものであり、その幾つかを表１に示す。表１は、使用される剥離方法に応じて、機能層及び剥離層の組成が選択され得ることを示している。犠牲層は、ＦＭＥＤを構成する機能層よりも約２倍以上速く選択的にエッチング／溶解／焼損／除去される。オプションとして、マスク層４００が、犠牲層の除去に使用される薬剤にＦＭＥＤ２０を晒さないように、設けられる（図２Ａを参照）。剥離層は、一度に一つ除去されてもよく、複数の剥離層が同時に除去されてもよい（図３Ａと図３Ｂ、並びに図４と図５の流れ図を対比のこと）。
[0098]機能層の同時剥離を図３Ａ及び図４で概説する。図４は、「一度に多層」による光起電力素子用ＦＭＥＤの剥離を要約しており、これは、更なる転写可能なＦＭＥＤを続いて生成するための基板の任意の再使用を伴うものである。機能層は、エピタキシャル成長した半導体を含んでいる。このプロセスは、図１２で説明するプロセスと同様にアモルファス又は多結晶の材料にも機能する。手短に言えば、ＧａＡｓ基板を得る。例えば、ＭＯＣＶＤ、ＭＢＥなど（トランジスタ、ＬＥＤそれぞれ用の図３Ｄ、図３Ｅと同様のプロセス）により、ＧａＡｓ基板上に図３Ｃに示したエピ層を成長する。必要に応じて、成長の前に基板を前処理する（ＣＭＰが必要なことがある）。機能層及び犠牲層を堆積するか又はエピタキシャル成長する前に、基板に隣接するＧａＡｓの約２００ｎｍの緩衝層を成長する。上部のエピ層の表面の一部を、プラズマ化学気相堆積（ＰＥＣＶＤ）及びある形態のパターニング用リソグラフィによってＳｉＯ２でマスクすることができる。Ｃｌ／Ａｒ／Ｈプラズマを使用して、表面から任意のＡｌ０．９６Ｇａ０．０４Ａｓ犠牲層（例えば基板に最も近い犠牲層）の中へある距離までエピ層のマスクされていない領域をエッチングする。犠牲層は基板から最も遠い犠牲層とするべきではない（その場合、剥離は図３Ｂ及び図５で要約するような「一度に一つ」のプロセスとなることになる）。基板を高濃度ＨＦに晒し、晒した犠牲層を少なくとも部分的に除去し、横方向アンダーカッティングによって犠牲層の上の機能エピ層を剥離する。（ＨＦは、犠牲層に作用するよりも機能エピ層に低速で作用する（１／１０未満のエッチング速度）。）基板から剥離されたＦＭＥＤをスタンピングによって分離するか、又は流体アセンブリ若しくはインクジェット印刷、エレクトロスピニングなどのために溶媒交換を行う。ＨＦを使用して犠牲層の残部を全て除去し、上にある機能エピ層の残部（アンカー構造など）を全て洗い落とす／こすり落とす。前に除去された層の真下に本来あった機能層が露出され、基板の表面にある。マスキングとＨＦ除去との間の工程を繰り返し、それによって、犠牲層が基板上に残らなくなるまで機能層の組（各組は犠牲層によって分離される）を剥離する。基板を任意に再使用するために、これらの工程が必要に応じて繰り返される。
[0099]単一の機能層の剥離を図３Ｂ及び図５で概説する。ＧａＡｓウェハといった基板が、図３Ｃで説明した機能層のようなエピ層の成長（ＭＯＣＶＤ、ＭＢＥなどによる）のサポートを提供する。必要に応じて成長の前に、基板を前処理することができる（例えばＣＭＰ）。剥離層及び機能層の堆積又はエピタキシャル成長の前に、基板に隣接するＧａＡｓの約２００ｎｍの緩衝層を成長させることが必要なことがある。プラズマ化学気相堆積（ＰＥＣＶＤ）及び任意の形態のパターニング用リソグラフィによって、ＳｉＯ２で上部エピ層の表面の一部をマスクする。Ｃｌ／Ａｒ／Ｈプラズマを使用して、表面から第１のＡｌ０．９６Ｇａ０．０４Ａｓ犠牲層の中へある距離までエピ層のマスクされていない領域をエッチングする。基板を高濃度ＨＦに晒し、晒した犠牲層（一つ）を少なくとも部分的に除去し、横方向アンダーカッティングによって犠牲層の上のエピ層（機能層）を剥離する。（ＨＦは、犠牲層に作用するよりも機能エピ層に低速で作用する（１／１０未満のエッチング速度）。）
[00100]図３Ｂ、図３Ｃ、及び図５を参照すると、Ｃｌ／Ａｒプラズマを使用して、表面からエピ層を通って基板の中へある距離までエピ層のマスクされていない領域をエッチングする。フォトレジストでエピ層の残部を封入し、上部表面及び側面を覆う。基板を水溶性クエン酸＋Ｈ２Ｏ２に晒して、ＧａＡｓ基板をエッチングし、横方向アンダーカッティングによって犠牲層の上の機能エピ層（機能層）を剥離する（湿式エッチング液は、ＧａＡｓ基板に作用するよりも低速で障壁エピ層に作用し（１／１０未満のエッチング速度）、機能ＧａＡｓ層はそれを封入するフォトレジストによって湿式エッチング液から保護される）。図２において、ＡｌＧａＡｓエピ層は「マスク」４００に対応し、フォトレジスト封入は「追加のマスク」４１０に対応する。
[00101]剥離されたＦＭＥＤのいずれもスタンピングによって基板から分離するか、又は流体アセンブリ又はインクジェット印刷、エレクトロスピニングなどのために溶媒交換を行うことができる。
[00102]剥離は、異方性エッチングのための方向性エッチング（例えばＳｉ１１１、Ｓｉ１１０）（「Ｂｕｌｋ Ｑｕａｎｔｉｔｉｅｓ ｏｆ Ｓｉｎｇｌｅ Ｃｒｙｓｔａｌ Ｓｉｌｉｃｏｎ Ｍｉｃｒｏ−／Ｎａｎｏｒｉｂｂｏｎｓ Ｇｅｎｅｒａｔｅｄ ｆｒｏｍ Ｂｕｌｋ Ｗａｆｅｒｓ」に関して２００６年９月２０日に出願された米国特許仮出願第６０／８２６，３５４号、代理人参照番号（Ａｔｔｙ．ｒｅｆ．ｎｏ．）１５１−０６Ｐを参照のこと。この仮出願を、本明細書と矛盾しない範囲で参照することにより、本明細書に援用する）及び／又はＦＭＥＤをエッチングから保護するためのマスク層によっても達成される。
[00103]実施例２：レーザアブレーションによる転写可能な構造の剥離。
[00104]他の剥離方法には、グラインディング／ポリッシング／エッチングによる母基板の除去による剥離、又は熱衝撃による（例えば、熱膨脹係数不整合による）剥離がある。剥離は、レーザ誘起加熱によって引き起こされるアブレーション／分解／化学反応のような埋め込まれた層のアブレーション／分解／化学反応によることもできる。図６Ａは、レーザアブレーション剥離方法の概略図を示している。電磁放射は、例えば多層構造が存在する表面と反対の基板４０の側に位置決めされたレーザによって、機能層２０が支持されている基板であって少なくとも部分的に透明な基板４０を通して導入される。レーザ誘起加熱は、機能層２０と基板４０との間の境界表面の破損によって、又は、レーザアブレーションに感度を有する剥離表面３０の少なくとも部分的な除去によって、転写可能なＦＭＥＤ１００の剥離を引き起こす。剥離表面３０は、アブレーション生成物３７によって示すように、構造１００又は基板４０の一方又は双方に部分的に付着したままとなることがある。それらの生成物３７は、後に必要に応じて除去される。図６Ｂは、レーザアブレーションによってＬＥＤ用ＦＭＥＤを剥離するのに好適な基板の例である。基板４０は、サファイア基板に対応する。図６Ｃは、レーザアブレーションによる、又は周囲条件で自然に起こるアブレーション／分解／化学反応によるＬＥＤ用ＦＭＥＤの剥離を要約している。図１０は、様々な剥離信号（例えば電気及び／又は熱）による剥離層の選択的な除去によって多結晶／アモルファスＦＭＥＤ材料を剥離する基本方法を要約している。図１２は、犠牲層の除去によるアモルファスＦＭＥＤ構造の剥離を要約している。
[00105]実施例３：誘起された界面クラックの伝播による転写可能な構造の剥離。
[00106]別の剥離メカニズムは、ＦＭＥＤと母基板との間の界面にクラックを導入し、次に、クラックを伝播させるよう母基板から（例えば、ゴムスタンプを使用して）ＦＭＥＤを引き離すことによるものである（図７Ａを参照）。クラックは、機械的に（例えば切断による、図８Ｂ、図８Ｃ、及び図１２を参照）、化学的に（例えばエッチングによる）（図７Ｂ及び図１１を参照）、又は熱的に（例えば、熱膨張係数不整合により誘起される衝撃による）等のあらゆる方法で導入することができる。
[00107]オプションとして、転写可能な構造を剥離するための前述の手段のいずれもが、キャリア構造、例えば、カーボンナノチューブを印刷するためのキャリア構造のような金膜（Ｎａｔｕｒｅ Ｎａｎｏｔｅｃｈ、２巻、２３０ページを参照）などのキャリアフィルム（図８Ａ）と任意に組み合わされる。このプロセスは、小さく（例えば約５０ｎｍ未満、例えば分子、ＳＷＮＴなど）、化学的に脆弱で、機械的に脆弱で、機械的に軟弱で、個別に作成するには非常に多く及び／又は扱いにくいＦＥＭＤに有効となり得る。図８Ｂ及び図８Ｃは、それぞれ、転写可能なＦＭＥＤを剥離するために基板とキャリアフィルムとの間に機械的にクラックを誘起するための構造及びプロセスの例を示す。
[00108]本明細書で説明する方法のいずれかによる剥離は、図９Ａに示す（任意に図４及び図５で与えられる）ように、母基板４０を再使用し、それによって、製造コストの節約を向上させるプロセスに任意に組み込まれる。
[00109]図１９は、剥離層（犠牲層）の部分的除去であり、且つ一度に幾つかの剥離層の除去による機能層の部分的剥離の概略図である（図３Ａも参照）。剥離層が部分的に除去された後、デバイスが基板につながれたままであるので、この剥離は「部分的」と呼ばれる。デバイスの完全な剥離又は分離は、例えば係留構造の破壊とエラストマースタンプを使用する取り出しとによるデバイスの取り出しの際に生じる。この図は、多層スタックの再堆積用に基板を準備するためにアンカー構造を除去する工程も概説する。図１９で概説したプロセスにより印刷可能なデバイスを産することができる多層構造の幾つかの例を図３Ｃ〜図３Ｅに示す。プロセスの詳細は図４で概説している。図４は、追加の転写可能なＦＭＥＤを続いて生成するために基板の任意の再使用を伴う、「一度に多層」による光起電力素子用ＦＭＥＤの剥離を要約している。機能層はエピタキシャル成長した半導体を含む。このプロセスは、図１２で説明したプロセスと同様に、アモルファス又は多結晶の材料にも機能する。手短に言えば、ＧａＡｓ基板を得る。例えば、ＭＯＣＶＤ、ＭＢＥなど（トランジスタ、ＬＥＤそれぞれ用の図３Ｄ、図３Ｅと同様のプロセス）により、ＧａＡｓ基板上に図３Ｃに示したエピ層を成長する。必要に応じて成長の前に、基板を前処理する（ＣＭＰが必要となることもある）。機能層及び犠牲層を堆積するか又はエピタキシャルで成長する前に、基板に隣接してＧａＡｓの約２００ｎｍの緩衝層を成長する。上部のエピ層の表面の一部は、プラズマ化学気相堆積（ＰＥＣＶＤ）及びある形態のパターニング用リソグラフィによってＳｉＯ２でマスクすることができる。Ｃｌ／Ａｒ／Ｈプラズマを使用して、表面から任意のＡｌ０．９６Ｇａ０．０４Ａｓ犠牲層（例えば基板に最も近い犠牲層）の中へある距離までエピ層のマスクされていない領域をエッチングする。犠牲層は、基板から最も遠い犠牲層とするべきでない（その場合、剥離は図３Ｂ及び図５で要約したような「一度に一つ」のプロセスとなることになる）。基板を高濃度ＨＦに晒し、晒された犠牲層を少なくとも部分的に除去し、横方向アンダーカッティングによって犠牲層の上の機能エピ層を剥離する。（ＨＦは、犠牲層に作用するよりも機能エピ層に低速で作用する（１／１０未満のエッチング速度）。）基板から剥離されたＦＭＥＤをスタンピングによって分離するか、又は流体アセンブリ若しくはインクジェット印刷、エレクトロスピニングなどのために溶媒交換を行う。犠牲層の残部を全て除去するためにＨＦを使用し、上にある機能エピ層の残部（アンカー構造など）をすべて洗い落とす／こすり落とす。前に除去された層の真下に本来あった機能層が露出され基板の表面にある。マスキングとＨＦ除去との間の工程を繰り返し、それによって、犠牲層が基板上に残らなくなるまで機能層の組（各組は犠牲層によって分離される）を剥離する。基板を任意に再使用するために、これらの工程は必要に応じて繰り返される。
[00110]図２０は、剥離層（犠牲層）の部分的除去であり、且つ一度に一つの剥離層の除去による機能層の部分的剥離の概略図である（図３Ｂも参照）。剥離層が部分的に除去された後、デバイスが基板につながれたままであるので、この剥離は「部分的」と呼ばれる。デバイスの完全な剥離又は分離は、例えば係留構造の破壊とエラストマースタンプを使用する取り出しとによるデバイスの取り出しの際に生じる。この図は、「一度に１層剥離プロセス」（図３Ｂにおけるように）の繰り返しに向けて基板を準備するために、及び多層スタックの再堆積に向けて基板を準備するために、アンカー構造を除去する工程も概説する。本明細書で概説したプロセスにより印刷可能なデバイスを産することができる多層構造の幾つかの例を図３Ｃ〜図３Ｅに示す。プロセスの詳細は図５で概説する。ＧａＡｓウェハなどの基板は、ＭＯＣＶＤ、ＭＢＥなどによる図３Ｃで説明した機能層などのエピ層の成長のサポートを提供する。基板は、必要に応じて成長の前に、前処理を行うことができる（例えばＣＭＰ）。剥離層及び機能層の堆積又はエピタキシャル成長の前に基板に隣接するＧａＡｓの約２００ｎｍの緩衝層を成長する必要なことがある。プラズマ支援化学気相堆積（ＰＥＣＶＤ）及び任意の形態のパターニング用リソグラフィによって、ＳｉＯ２で上部エピ層の表面の一部をマスクする。Ｃｌ／Ａｒ／Ｈプラズマを使用して、表面から第１のＡｌ０．９６Ｇａ０．０４Ａｓ犠牲層の中へある距離までエピ層のマスクされていない領域をエッチングする。基板を高濃度ＨＦに晒し、晒した犠牲層（一つ）を少なくとも部分的に除去し、横方向アンダーカッティングによって犠牲層の上のエピ層（機能層）を剥離する。（ＨＦは、犠牲層に作用するよりも機能エピ層に低速で作用する（１／１０未満のエッチング速度）。）基板から剥離されたＦＭＥＤをスタンピングによって分離するか、又は流体アセンブリ若しくはインクジェット印刷、エレクトロスピニングなどのために溶媒交換を行う。マスキングとＨＦ除去との間の工程を繰り返し、それによって、犠牲層が基板上に残らなくなるまで機能層を剥離する。基板を任意に再使用するために、これらの工程は必要に応じて繰り返される。
[00111]図２１は、横方向エッチストップ部又はアンカーポストを使用する、一度に幾つかの剥離層（犠牲層）を除去することによる機能層の部分的剥離の概略図である（図３Ａも参照）。剥離層が除去された後、デバイスが横方向エッチストップ部／アンカーポストによって基板につながれたままであるので、この剥離は「部分的」と呼ばれる。デバイスの完全な剥離又は分離は、例えば係留構造の破壊とエラストマースタンプを使用する取り出しとによるデバイスの切り離しの際に生じる。この図は、多層スタックの再堆積に向けて基板を準備するために横方向エッチストップ部／アンカーポストを除去する工程も概説する。本明細書で概説したプロセスにより印刷可能なデバイスを産することができる多層構造の幾つかの例を図３Ｃ〜図３Ｅに示す。プロセスの詳細を以下に概説する。機能層はエピタキシャル成長した半導体を含む。このプロセスは、図１２で説明するプロセスと同様にアモルファス又は多結晶の材料にも機能する。手短に言えば、ＧａＡｓ基板を得る。例えば、ＭＯＣＶＤ、ＭＢＥなど（トランジスタ、ＬＥＤそれぞれ用の図３Ｄ、図３Ｅと同様のプロセス）により、ＧａＡｓ基板上に図３Ｃに示したエピ層を成長する。必要に応じて成長の前に、基板を前処理する（ＣＭＰが必要なこともある）。機能層及び犠牲層を堆積するか又はエピタキシャル成長する前に、基板に隣接してＧａＡｓの約２００ｎｍの緩衝層を成長する。上部のエピ層の表面の一部は、プラズマ化学気相堆積（ＰＥＣＶＤ）及びある形態のパターニング用リソグラフィによってＳｉＯ２でマスクすることができる。Ｃｌ／Ａｒ／Ｈプラズマを使用して、表面から任意のＡｌ０．９６Ｇａ０．０４Ａｓ犠牲層（例えば基板に最も近い犠牲層）の中へある距離までエピ層のマスクされていない領域をエッチングする。犠牲層は基板から最も遠い犠牲層とするべきでない（その場合、剥離は図３Ｂ及び図５で要約されたような「一度に一つ」のプロセスとなることになる）。低圧化学気相堆積によって窒化ケイ素のコンフォーマルコーティングを堆積する。横方向エッチストップ部／アンカーポストを形成するために、例えば、フォトリソグラフィ及びフッ素プラズマを使用するエッチングによって、窒化ケイ素をパターン化する。基板を高濃度ＨＦに晒し、晒した犠牲層を少なくとも部分的に除去し、横方向アンダーカッティングによって犠牲層の上の機能エピ層を剥離する。（ＨＦは、犠牲層に作用するよりも機能エピ層に低速で作用する（１／１０未満のエッチング速度）。）基板から剥離されたＦＭＥＤをスタンピングによって分離するか、又は流体アセンブリ若しくはインクジェット印刷、エレクトロスピニングなどのために溶媒交換を行う。ＨＦを使用して犠牲層の残部を全て除去する。フッ素プラズマを使用して窒化ケイ素を除去し、上にある機能エピ層の残部（アンカー構造など）を全て洗い落とす／こすり落とす。前に除去された層の真下に本来あった機能層がクリーンな状態で露出され基板の表面に現れるまで、ＨＦ、フッ素プラズマ、及び洗浄を繰り返す。マスキングとクリーニングとの間の工程を繰り返し、それによって、犠牲層が基板上に残らなくなるまで機能層の組（各組は犠牲層によって分離される）を剥離する。基板を任意に再使用するために、これらの工程は必要に応じて繰り返される。
[00112]図２２は、一度に一つの剥離層（犠牲層）を除去することによる機能層の部分的剥離の概略図（図３Ｂも参照）であり、横方向エッチストップ部又はアンカーポストを使用するものである。剥離層が除去された後、デバイスが横方向エッチストップ部／アンカーポストによって基板につながれたままであるので、この剥離は「部分的」と呼ばれる。デバイスの完全な剥離又は分離は、例えば係留構造の破壊とエラストマースタンプを使用する取り出しとによるデバイスの切り離しの際に生じる。この図は、「一度に１層剥離プロセス」（図３Ｂにおけるように）を繰り返すために、また、多層スタックの再堆積に向けて基板を準備するために、横方向エッチストップ部／アンカーポストを除去する工程も概説する。図２２で概説したプロセスにより印刷可能なデバイスを産することができる多層構造の幾つかの例を図３Ｃ〜図３Ｅに示す。プロセスの詳細は以下の通りである。ＧａＡｓウェハなどの基板は、ＭＯＣＶＤ、ＭＢＥなどによる図３Ｃで説明した機能層などのエピ層の成長のサポートを提供する。基板は、必要に応じて成長の前に、前処理を行うことができる（例えばＣＭＰ）。剥離層及び機能層の堆積又はエピタキシャル成長の前に、基板に隣接して、ＧａＡｓの約２００ｎｍの緩衝層を成長させることが必要なこともある。プラズマ支援化学気相堆積（ＰＥＣＶＤ）及び任意の形態のパターニング用リソグラフィによって、ＳｉＯ２で上部エピ層の表面の一部をマスクする。Ｃｌ／Ａｒ／Ｈプラズマを使用して、表面から第１のＡｌ０．９６Ｇａ０．０４Ａｓ犠牲層の中へある距離までエピ層のマスクされていない領域をエッチングする。低圧化学気相堆積によって窒化ケイ素のコンフォーマルコーティングを堆積する。横方向エッチストップ部／アンカーポストを形成するために、例えば、フォトリソグラフィ及びフッ素プラズマを使用するエッチングによって窒化ケイ素をパターン化する。基板を高濃度ＨＦに晒し、晒した犠牲層（一つ）を少なくとも部分的に除去し、横方向アンダーカッティングによって犠牲層の上のエピ層（機能層）を剥離する。（ＨＦは、犠牲層に作用するよりも機能エピ層に低速で作用する（１／１０未満のエッチング速度）。）基板から剥離されたＦＭＥＤをスタンピングによって分離するか、又は流体アセンブリ若しくはインクジェット印刷、エレクトロスピニングなどのために溶媒交換を行う。ＨＦを使用して犠牲層の残部を全て除去する。フッ素プラズマを使用して窒化ケイ素を除去し、上にある機能エピ層の残部（アンカー構造など）を全て洗い落とす／こすり落とす。第１の犠牲層の真下に本来あった機能層がクリーンな状態で露出され基板の表面に現れるまで、ＨＦ、フッ素プラズマ、及び洗浄を繰り返す。マスキングとＨＦ除去との間の工程を繰り返し、それによって、犠牲層が基板上に残らなくなるまで機能層を剥離する。基板を任意に再使用するために、これらの工程は必要に応じて繰り返される。
[00113]図２３は、機能層が図２０で説明したプロセスと同様のプロセスによって部分的に剥離された後の反静摩擦層又は活性化層をもつ機能層の後の剥離処理の概略図である。反静摩擦層又は活性化層は、自己組織化単分子層（ＳＡＭ）であることが多く、剥離された層と下地の層との間の接着を防止するか（付着防止）、又は剥離された層とある他の要素（例えばエラストマースタンプ、ナノ粒子、生物学的要素など）との間の接着を促進する（活性化）よう機能する。図２３で概説するプロセスを適用することができるシステムの例を図３Ｄに示す。デバイスの形成（例えば、フォトリソグラフィ及び塩素プラズマエッチングによる）及びＨＦによるＡｌＧａＡｓ剥離層の部分的除去の後、有機チオール末端分子のエタノール性溶液を使用して、露出したＧａＡｓ表面を処理することができる。付着防止のために、この分子はアルカンチオール、例えばヘキサデカンチオール、又はペルフルオロアルカンチオールとすることができる。活性化のために、チオールは、反応性化学基、例えばオクタンジチオールによってさらに終端することができる。
[00114]図３５、３６は、異種アンカー方策（例えば図２１を参照）によるように、特定の位置でアンカー構造から離脱する転写可能な構造の生成を更に改善するアンカー方策の更なる例を示している。特に、同種アンカリング（例えば図２０）に対する異種アンカリングの利点には、破壊可能な係留ポイントを設計する際の柔軟性、転写制御の向上、及び転写位置合わせ性能の改善がある。さらに、様々な固定プロセスによって、ウェハ基板面積のより効率的な使用が可能となる。パターン化された犠牲領域により、転写可能な構造が特定の位置でアンカー構造から確実に離脱するという機能が得られる。さらに、パターン化された犠牲領域の増加によって面積適用範囲が増加する。例えば、アンカー構造は、犠牲層を除去する薬剤によってアンダーカットされないので、転写可能な構造の切り取り部ほど広い必要がない。図３６は、図３５で概説したアンカーの概念を示しており、その実施の例、即ち、略透明な金のメッシュをシリコンウェハからプラスチックに印刷する例である。
[00115]本明細書で開示したプロセスは、特に、多層デバイスから基板又は基板によって支持されたコンポーネントに構造を高生産性で印刷するのに適しており、それによって、製造時間及びコストを減少させる。例えば、図３７は７層構造のＳＥＭであり、隣接するＧａＡｓ層はＡｌ０．９Ｇａ０．１Ａｓ層によって分離されている。エピ構造は、リン酸及び過酸化水素でエッチングされる。多層マイクロ構造は、フォトリソグラフィと湿式エッチングとによってＧａＡｓ基板上のエピ層から加工される。
[00116]図３８は、７層のＧａＡｓ層の同時剥離の後にＰＤＭＳスタンプ上に取り出された７層のＧａＡｓ層の写真である。同様の取り出しは、本明細書で開示するように、層ごとの個々の剥離でも見込まれる。手短に言えば、剥離手順は、Ｓ１８０２フォトレジストでエピ構造をマスクすることを必要とする。マスクされた構造は、Ｈ３ＰＯ４：Ｈ２Ｏ２：ＤＩ、１：１３：１２で１分間エッチングされる。フォトレジストはアセトンで取り除かれ、続いて剥離層の４９％ＨＦでの３５秒間の化学除去が行われ、Ｎ２での乾燥リンスが行われる。層は、ＰＤＭＳスタンプを使用して連続して剥離される（図３８において１から８で示されている）。８番目のスタンプを使用して「残存物」が調べられる。図３９は、ＰＤＭＳスタンプの表面上の多層ドナー基板から剥離されたＧａＡｓ層の光学画像を示している。これらの層は、デバイス基板に、又はコンポーネント若しくはデバイス基板に印刷するための準備が整っている。
[00117]実施例４：バルクウェハから生成された大量の単結晶シリコンのマイクロリボン／ナノリボン。
[00118]この実施例は、バルクシリコン（１１１）ウェハから大量の高品質で寸法的に均一な単結晶シリコンのマイクロリボン及びナノリボンを生成する方策を示す。このプロセスは、マスク材料の傾斜蒸着及びシリコンの異方性湿式エッチングと共に、側壁上に形成された波形構造であって制御された波形構造をもつエッチングされたトレンチを使用して、ウェハの表面全体にわたって、均一な厚さを有し、また、リソグラフィで画定された長さと幅を有するリボンの多層スタックを生成する。数十ナノメートルと数百ナノメートルとの間の厚さ、マイクロメートル範囲の幅、及び数センチメートルまでの長さを有するリボンが、大量にこの手法を使用して生産される。印刷プロセスにより、そのようなリボンの編成されたアレイを様々な他の基板に層ごとに転写できる。良好な電気的性質（移動度：約１９０ｃｍ２Ｖ−１ｓ−１、オン／オフ：＞１０４）が、プラスチック基板上に形成された薄膜タイプトランジスタでこれらのリボンにより達成され、それによって、用途の候補の一分野を実証することができる。
[00119]ワイヤ、リボン、及び粒子の形態の単結晶シリコンのナノ構造要素は、エレクトロニクス、オプトエレクトロニクス、センシング、及び他の分野の多くの用途で注目されるものである。リボン形状は、例えば、化学センシング及び光検出用の大きい平面、並びにトランジスタのチャネル領域を効率的に充填することができる形状を提供するので、幾つかのデバイスにとって重要である。シリコンナノワイヤ１に使用される十分に開発された化学的合成手法に関連する成長技法が、Ｓｉナノリボン２の生成に適合されて適用されており、成功している。しかしながら、酸化物（ＺｎＯ、ＳｎＯ２、Ｇａ２Ｏ３、Ｆｅ２Ｏ３、Ｉｎ２Ｏ３、ＣｄＯ、ＰｂＯ２など）３、硫化物（ＣｄＳ、ＺｎＳ）４、窒化物（ＧａＮ）５、及びセレン化物（ＣｄＳｅ、ＺｎＳｅ、Ｓｂ２Ｓｅ３）６などの材料に対して、これらの手順及び同様のものによって提供されるリボンの寸法制御及び歩留りのレベルはあまり高くない。対照的に、半導体ウェハの上部表面のリソグラフィの処理に依拠する手法は、十分に制御された厚さ、幅、長さ、結晶性、及びドーピングレベルを可能にする。これらの方法は、Ｓｉ、ＳｉＧｅ、二層化Ｓｉ／ＳｉＧｅ、ＧａＡｓ、ＧａＮなどからなるマイクロメートルからナノメートル範囲の厚さをもつ膜、チューブ、及びリボンを形成することができる７〜１２。さらに、様々なプロセスが、編成されたアレイのこれらの要素をデバイス集積化用の他の基板に転写することができる。この「トップダウン」手法は、成長技法と比較して三つの主要な欠点を有する。第１に、約１００ｎｍ未満の幅をもつ要素は、リソグラフィの実用的限界に起因して、作成することが困難である。第２に、薄膜又はバルクウェハの形態で成長できる材料しか使用することができない。第３に、多くの用途にとって最も重要であるが、大量のマイクロ構造／ナノ構造を生産するには、多くのウェハを必要とし、その各々は高価となり得る。第１の欠点は、そのような小さい寸法をもつ構造を必要としない多くの用途では無関係である。第２の欠点は、シリコンを含む多くの重要な材料には当然当てはまらない。この実施例は、第３の限界に対処する成果を提供する。特に、この実施例は、単一の処理シーケンスで、標準バルクＳｉウェハから、数十ナノメートルに低減した厚さをもつ多数の高品質Ｓｉリボンを生成する簡単な方法を導入する。手短に言えば、この手法は、良好に形成された波形の側壁モフォロジをもつトレンチを生成するために、エッチングマスクによるシリコンウェハの制御されたディープ反応性イオンエッチングで始まる。ある角度でこれらの波形上に堆積される金属の平行なフラックスが、分離した金属ラインを生成し、当該金属ラインがウェハの表面と平行な平面に沿ったシリコンの高度異方性湿式エッチング用のマスクとして機能する。この単一のエッチング工程は、多層スタック形状において大量のシリコンリボンを生成する。これらのリボンは、トランジスタなどのデバイスへの集積化のために、リソグラフィで画定された空間的順序を維持するかしないかに関わらず、ウェハから取り出され、所望の基板上に溶液キャスト又は乾式転写印刷を行うことができる。この手法は標準クリーンルーム処理装置にのみ依拠する。その結果、シリコンのマイクロ構造／ナノ構造に関心をもっているが、直接合成技法を使用して多量にマイクロ構造／ナノ構造を生成するのに必要な専用の成長チャンバ及び製法をもたない研究者にとって有用となり得る。
[00120]図２５は、製造シーケンスの概略図を示している。第１の工程において、１１００℃で２時間の乾式熱酸化によりウェハの表面上にＳｉＯ２の薄い（約１５０ｎｍ）層を生成した。接着促進剤の１，１，１，３，３，３−ヘキサメチルジシラザン（ＨＭＤＳ、Ａｃｒｏｓ Ｏｒｇａｎｉｃｓ）を被覆した後、接触モードリソグラフィ（Ｓｈｉｐｌｅｙ１８０５フォトレジスト（ＰＲ）及びＭＦ−２６Ａ現像液）とそれに続く１１０℃で５分間のアニーリングによりＰＲマスクを形成した。緩衝酸化物エッチング液（ＢＯＥ、Ｔｒａｎｓｅｎｅ Ｃｏ．）の溶液中で１分３０秒間湿式エッチングを行い、アセトン中で残留ＰＲのクリーニングを行ってウェハ上にＳｉＯ２のラインを生成した。これらのラインは、シリコンの誘導結合プラズマ反応性イオンエッチング（ＳＴＳ−ＩＣＰＲＩＥ、ＳＴＳ Ｍｅｓｃ Ｍｕｌｔｉｐｌｅｘ Ａｄｖａｎｃｅｄ Ｓｉｌｉｃｏｎ Ｅｔｃｈｅｒ）用のマスク層を与えた。これらラインは、図２５に示すように＜１１０＞方向に対して垂直に向けられており、エッチングされたトレンチの側壁は｛１１０｝面を露出した。ＩＣＰＲＩＥツールは、シリコンのエッチングとエッチングに対して側壁を保護するためのフッ素ポリマーの堆積との交互の繰り返しを使用することによって、高いアスペクト比の構造と平坦で垂直な側壁を生成するように主に設計されている１３。発明者らは、代わりに、ガス流量、電極パワー、チャンバ圧力、及びエッチングサイクル期間を適切に制御することによって、これらの側壁中に起伏をもった良好に制御された波形構造を形作るようにプロセスサイクルを変更した。周期と振幅がそれぞれ８０ｎｍから１．５μｍの範囲と５０〜４５０ｎｍの範囲にある波形を、処理領域（４インチのウェハサイズ）にわたって再現可能で均一に達成することができた。例えば、それぞれ５４０ｎｍと１３０ｎｍの周期と振幅を生成したパラメータは以下の通りであった。ガス流は、エッチングに対してＯ２／ＳＦ６＝１３／１３０ｓｃｃｍ（ＳＴＰで１分当たり１立方センチメートル）と、堆積に対してＣ４Ｆ８＝１１０ｓｃｃｍであり、ガス圧は９４ｍＴｏｒｒであり、エッチングパワーは、誘導結合プラズマ（ＩＣＰ）／プラテン（Ｐ）に対して６００／１２Ｗであり、堆積パワーは、ＩＣＰ／Ｐに対して６００／０Ｗであり、エッチング期間は７秒であり、堆積期間は５秒であった。堆積サイクル間のエッチング条件がこれらの波形構造を画成する。ＳＦ６／Ｏ２混合物は略等方性エッチングを与えるので、波形の振幅と周期とが関連づけられる。最も小さい波形構造は５０ｎｍの振幅で８０ｎｍの周期を有し、最も大きい波形は１．５μｍの周期と４５０ｎｍの振幅を有する。エッチングされたサンプルを１００℃のＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ＝１：１：５に１０分間浸して、側壁上のフッ素重合体を除去した。サンプルをＢＯＥ溶液に２分間漬け、続いて脱イオン水でのリンスにより残留ＳｉＯ２層を除去した。次に、平行なフラックスを用いたＣｒ／Ａｕ（３／４７ｎｍ）の傾斜電子ビーム蒸着（ウェハの垂直軸から１５°）により、オーバハングの隆起に伴う陰影の結果、波形の全てについて上部領域でなく下部領域に沿って物理的なエッチングマスクを形成した。蒸着角度が、この陰影の範囲を制御する。ＫＯＨ溶液（ＰＳＥ−２００、Ｔｒａｎｓｅｎｅ Ｃｏ．、１１０℃）による異方性湿式化学エッチングによって、露出したＳｉの全ての領域で側壁に沿って始まり、＜１１０＞方向に沿ってＳｉが除去された。｛１１０｝面は｛１１１｝面よりも原子の密度が低く、ダングリングボンドの密度が高いので、｛１１０｝面に沿ったＫＯＨのエッチング速度は｛１１１｝面に沿ったエッチング速度よりも、最大で数百倍まで、非常に速い１４。その結果、このエッチングは、ウェハの表面と平行な方向に、各トレンチの一方の側面から隣接する側面まで完全に進行し、それによって、傾斜蒸着と波形構造（即ち周期と振幅）とによって決定された厚さをもつ個々のリボンの多層スタックが剥離された。ＫＩ／Ｉ２（水溶液）溶液（２．６７／０．６７重量％）でＣｒ／Ａｕを除去し、ＨＣｌ／Ｈ２Ｏ２／Ｈ２Ｏ＝１：１：１（体積で）とＨＦ（水溶液）でさらにクリーニングして、作成を完了した。超音波処理により溶液（例えばＣＨ３ＯＨ）中へとリボンを剥離して、他の基板上に成型するためにそれらを準備した。
[00121]デバイスにこれらの要素を集積化し易くするために、リソグラフィで画成されたアライメント及び位置を維持することが有益である。このために、発明者らは、ＫＯＨによる完全なアンダーカットエッチングの後でさえ、各リボンの端部がＳｉウェハにアンカーされたままであるように、ＳｉＯ２ラインでの破損（幅＝１０〜２０μｍ）を導入した。ポリジメチルシロキサン（ＰＤＭＳ）のエラストマー要素を使用するソフト印刷技法により、そのようなアンカーされたＳｉリボンの組織されたアレイ７、１５を、転写のための供給源ウェハからターゲット基板まで一度に１層ずつリフトアップすることができる。図１７は、可撓性プラスチック基板に適用されるようなこのプロセスを概略的に示している。次第により下方のＳｉリボン層に接触できるようにＰＤＭＳに軽い圧力を加え、Ｓｉリボン層を迅速に剥がすことにより、最も高い転写効率（第３層まで約９０％よりも高い）でリボンアレイを剥離した１５。小さい圧力を使用すると、共形接触が可能となり、同時にリボンの破損及び／又は歪曲を避けることができる。この手法では、リボンはファンデルワールス相互作用によってＰＤＭＳに付着し、その相互作用は、リボンの長さに沿って集積化されるので、剥がし戻す際にリボンアンカーを破壊するのに十分な強さがある。Ｓｉリボン被覆されたスタンプを薄いスピンキャスト接着層（厚さ＝１３５ｎｍ、ＳＵ−８、Ｍｉｃｒｏｃｈｅｍ）をもつ基板（厚さ＝０．２ｍｍ、ＰＥＴ、Ｄｅｌｔａ Ｔｅｃｈｎｏｌｏｇｉｅｓ）に接触させ、７０℃で１分間加熱して、リボンと基板との間に強い接合を生成した。ＰＤＭＳを剥がして、ＰＤＭＳからリボンを取り除いた。接着（光重合体）層を紫外光（λ＝３６５ｎｍ、１３ｍＷ／ｃｍ２、１０秒）に多量に感光させ、更に加熱して（１２０℃、５分）、リボンと基板との間の接着を強化した。リボンの単一のウェハ源による転写印刷を多数繰り返すと、図１７に示されたようなプラスチック又は他の基板上に大きい面積適用範囲（ウェハと比較して）を生成することができる。
[00122]図２６は、図２５に示したプロセスの様々な段階のＳｉ（１１１）ウェハ（Ｍｏｎｔｃｏ，Ｉｎｃ．、ｎ型、１〜１０Ωｃｍ）の走査電子顕微鏡（ＳＥＭ）画像を示している。図２６の部分ｇ及びｈに対応する中間処理状態の厚さは１００±１０ｎｍであった。完全に剥離されたリボンは、ＫＯＨエッチング液に長く晒したため、８０±１５ｎｍの厚さを有していた。ＩＣＰＲＩＥにおけるＳｉＯ２マスクの下のわずかなアンダーカットのために、他のリボンよりも多少薄い（この場合約１０ｎｍだけ）一番上のリボンを除いて、厚さの均一性は所与の多層のスタックで並びにウェハにわたって優れている。リボンの長さ及び幅は、従来の接触モードフォトリソグラフィを使用することによって、±１２０ｎｍの変動内で均一である。３〜５μｍの厚さ、幅、及び数センチメートルに達する長さのこの範囲では、リボンが完全にアンダーカットされるまで、リボンはＫＯＨエッチングの間に崩壊して互いに接触することはなかった。側壁の波形の振幅と周期を変えることによって、８０ｎｍと３００ｎｍとの間の厚さをウェハの端から端まで均一に達成することができた。個々のリボンの厚さの変動は、信頼性を達成することができる最も小さい厚さを画定する。これらの変動は、四つの主要な原因を有する。最初の二つはＳｉＯ２マスクの縁部及び波形の側壁上の粗さであり、それらは共に直接に厚さの変動になる。第３に、傾斜蒸着された金属マスクの粒子構造が同様の影響を引き起こすことがある。第４に、ＩＣＰＲＩＥエッチングされたトレンチのＳｉ｛１１０｝面からのわずかなミスアライメント、及びＫＯＨエッチング浴槽の不均質性（即ち、局所温度及び濃度）も変動になることがある１６。これらの要因のために、確実に達成できる最も小さいリボン厚さの実用上の限界はここで説明した手順では約８０ｎｍである。標準接触モードフォトリソグラフィツールを使用して、約１μｍ程度の小さい幅が可能である。リソグラフィ（例えば、電子ビーム又はインプリント印刷リソグラフィの使用）、エッチング（例えば、温度制御型ＩＣＰＲＩＥ）、及び堆積（例えば、金属レジストラインのより小さい粒子サイズ）を組み合わせた改善により、実質的に（即ち、１／２以下に）これらの最小寸法を低減することができた。このプロセスに関連する別の限界は幅と厚さの比であり、約６０より大きい比は、有限角度の異方性などのＫＯＨエッチングに関連するアスペクト並びにリボンの機械的崩壊及び／又はアンダーカットを完了する前の金属マスクラインの層剥離のために、達成することが困難である。
[00123]図２７は、超音波処理によってウェハからリボンを剥離した後、スライドガラス上に溶液から堆積したこれらのリボンの集合を示す。これらのリボンの幅及び長さの均一性は高い（変動＝±１２０ｎｍ）。ここで示した約６×１０３のリボン（厚さ＝２５０ｎｍ、幅＝３μｍ、長さ＝約１．５ｃｍ）は、１．５×１．５ｃｍ２の区域から集められたが、このサンプルは０．１６ｍｇの質量をもつ９０ｍのリボンを意味する。実験データの示唆によれば、１５０ｍｍまでの直径を有するウェハで、１０層までもプロセスを拡大することが容易に可能である。この場合、単一の処理シーケンス（図２５）は３２ｍｇのリボンを生成するであろう。この場合、金属マスク層用に均一な堆積角度を達成するために、大きい基板は注意を必要とすることに留意することが重要である。ここで報告した調査で使用されたものなどの典型的な蒸発システムでは、堆積角度の変動は、８ｍｍ、１５ｍｍ、及び１５０ｍｍの基板直径に対してそれぞれ０．７２°、１．３６°、及び１３．８°である。供給源と基板との間の距離を増大させること又は他の容易に実施できる方策により、これらの変動を実質的に低減することができる。
[00124]図２７に示したリボンに存在するハイレベルの無秩序は、デバイス集積化に適する良好に形成された構成を達成する必要性を際立たせている。図１７に示したアンカー手法は一つの可能性を示しており、リボンのリソグラフィで画定されたアライメント及び方位が作成及び集積化プロセスの全体を通して維持される。図２８は、ウェハに端部を固定したリボン（幅＝４μｍ、長さ＝１９０μｍ、厚さ＝約２５０ｎｍ）であって位置合わせされた４層スタックのリボンをもつＳｉチップ（全パターンサイズ：８×８ｍｍ２）の画像を示している。図２８ａの光学顕微鏡写真は、１．５×１０５のリボンを示している。走査型電子顕微鏡写真は、アンカー及びエッチング面（図２８ｂから図２８ｅ）を際立たせている。ＫＯＨエッチングの前線は＜１１０＞方向に前進するが、図２８ｅで分かるように、前線は｛１１１｝面（即ち、最も遅いエッチング面）で終了し、構造は、二つの｛１１１｝面が交差するポイントで出会う三角形形状のアンカーに漸減する。ソフト印刷プロセスは、図１７の手順を使用して、他の基板上に、一度に１層ずつこれらのリボンを転写することができる。図２９ａは、最上層からＰＤＭＳ基板上に転写されたＳｉリボンアレイ（厚さ＝２３５ｎｍ、幅＝４．８μｍ、長さ＝１９０μｍ）の例を示している。前述した要因に起因する厚さの変動は、図２９ａの光学画像における色変動、図２９ｂのテーパー状厚さプロファイル、及びリボンが非常に薄い（例えば４０ｎｍ未満）場合の不連続として現れる。原子間力顕微鏡（ＡＦＭ）画像は、リボンの表面に十分に分離された段差又は１０ｎｍに達する高さをもつテラス）を示している。これらの段差を含まない区域（１×１μｍ２）の表面粗さは、これらの三叉を含む同様のサイズの区域の約３ｎｍと比較して、約０．６ｎｍである。同様の構造は、ＫＯＨによってエッチングされたＳｉ（１１１）ウェハの表面上で観察された１５。そのような構造は、光学画像にある色変動を引き起こす。０．６ｎｍの粗さ値は、シリコン・オン・インシュレータ（ＳＯＩ）基板（０．１８ｎｍ）から生成された構造のウェハの研磨された上部表面の粗さ値（０．１２ｎｍ）、又はＳｉウェハの上部表面（０．５ｎｍ）から生成されたリボンの粗さ値よりも多少大きい。前述のように、この粗さは厚さの変動を決定するのと同じ現象に由来する。典型的なリボンに沿った厚さの変動は約±１５ｎｍであった。所与のアレイのリボンの平均厚さにおける変動は約±３ｎｍであった。図２９ｃは、単一の処理されたＳｉウェハを使用して、ＩＴＯ被覆されたＰＥＴ基板上に４サイクルの印刷によって形成されたリボンアレイの四つの区域を示している。印刷されたリボンの歩留りは、第１層に対して９８％、第２層に対して９４％、第３層に対して８８％、第４層に対して７４％であった。第４層に対する低い歩留りは、主として、ウェハからＰＤＭＳへの不完全な転写に起因する。上部層の不完全な転写がウェハ上に部分的に引き離されたリボンを残し、それが後続の印刷サイクルを妨げることがある。
[00125]エレクトロニクスにおける印刷されたリボンアレイの可能な一用途を実証するために、発明者らは電界効果トランジスタを作成した（図３０ａ、３０ｂ）。基板はポリイミド（ＰＩ、厚さ＝２５μｍ）であり、ゲート電極はＣｒ／Ａｕ（厚さ＝３／４０ｎｍ）であり、ゲート誘電体は図１７の手順からＳｉＯ２（厚さ＝１７０ｎｍ）の層及びＳＵ−８の接着剤被覆で構成された。ＡＦＭによって測定されたように、転写されたＳｉリボンアレイはＳＵ−８中に約３５ｎｍ沈み、Ｓｉリボンの底面とＳｉＯ２ゲート誘電体との間に１００ｎｍの残留ＳＵ−８を残した。厚い電極パッド（Ｔｉ、２５０ｎｍ）は、フォトリソグラフィによって形成され（１００μｍ長×１００μｍ幅、１０個のＳｉリボンの測定により）、Ｔｉエッチング液（ＴＦＴＮ、Ｔｒａｎｓｅｎｅ Ｃｏ．）による湿式エッチングは、ソース及びドレイン用のショトキー障壁コンタクトを形成した。これらのボトムゲートデバイスは、同様の処理条件を使用してＳＯＩウェハ上に形成された同様のデバイスと一致して、ｎ型エンハンスメントモードゲート変調（図３０ｃ、３０ｄ）を示した。トランジスタは、約３×１０４のオン／オフ比を示した。リボン移動度（充填比３５％）当たりの線形領域は、第１層について１９０ｃｍ２Ｖ−１ｓ−１、また、第２層について１３０ｃｍ２Ｖ−１ｓ−１に対応する。これらの値は、発明者らが、ＳＯＩウェハを使用して、さもなければ同様のデバイス処理工程を使用して得たものよりも多少低い７、１１。発明者らは、ここで使用したリボンより大きい粗さが、部分的にこの差異の原因であると推測する。さらに、Ｓｉ−ＳｉＯ２界面では、（１１１）面の界面電荷密度は（１００）面の界面電荷密度の約１０倍の大きさであることがよく知られており、水素中のアニールによりこの値を著しく低減することができる１７。
[00126]要約すると、この実施例は、バルクシリコン（１１１）ウェハから大量の単結晶シリコンのマイクロリボン／ナノリボンを生成する簡単な作成方策を実証している。この手法によって生成された多層スタック中の各層は、トランジスタなどのデバイスへの集積化のために、他の基板上に別々に転写印刷することができる。手順の簡単さ、デバイス用に組織化されたアレイを形成する能力、材料の高品質、並びに電子回路に加えてセンサ、光検出器、及び恐らく光起電力素子などの他のデバイス可能性の潜在能力は、シリコンリボンへのこのタイプの手法の潜在的価値を示唆している。
[00127]様々なＳＴＳ−ＩＣＰＲＩＥ条件による様々な側壁及び様々な厚さをもつシリコンリボンの顕微鏡写真、陰影マスクの広がり対電子ビーム蒸発の角度、並びに７層ＳｉリボンとＥＤＡＸエネルギー分散分光（ＥＤＳ）調査からのスペクトルを図３１〜図３４に示す。
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[00146]米国特許出願第１１／１１５，９５４号、第１１／１４５，５７４号、第１１／１４５，５４２号、第６０／８６３，２４８号、第１１／４６５，３１７号、第１１／４２３，２８７号、第１１／４２３，１９２号、及び第１１／４２１，６５４号を、本明細書と矛盾しない範囲で参照することにより本明細書に援用する。
[00147]本出願の全体にわたる全ての引用文献、例えば、発行若しくは登録された特許又は等価物、特許出願公報、未公開特許出願を含む特許文献及び非特許文献又は他の資料は、各参考文献が本出願の開示と少なくとも部分的に矛盾しない範囲で参照することにより個々に援用するように（例えば、部分的に矛盾している参考文献は参考文献の部分的に矛盾した部分を除いて参照することより援用する）、参照することによりその全体を本明細書に援用する。
[00148]「備える」、「含む」、「含まれた」、又は「含む」という用語が本明細書で使用される場合、それらは明示された特徴、完全体、工程、又はコンポーネントの存在を明示するものと解釈されるべきであるが、一以上の他の特徴、完全体、工程、コンポーネント、又はそれのグループの存在や追加を排除すべきでない。「備える」又は「含む」、又は「含まれた」という用語は、文法上類似である用語、例えば、必ずしも同じ範囲を占めない更なる実施形態を説明するための「成る」又は「本質的に成る」で任意に置き替えられる本発明の個別の実施形態も包含されるものである。
[00149]本発明が様々な特定の及び好ましい実施形態及び技法を参照しながら説明した。しかし、本発明の趣旨及び範囲内にとどまりながら、多くの変更及び変形を行うことができることが理解されるべきである。本明細書で特に説明したもの以外の組成、方法、デバイス、デバイス要素、材料、手順、及び技法が、過度の実験を用いることなしに本明細書で広く開示されたものとして本発明の実施に適用することができることが当業者には明らかであろう。本明細書で説明した組成、方法、デバイス、デバイス要素、材料、手順、及び技法の既知技術の機能的等価物は全て、本発明に包含されるものである。ある範囲が開示される場合は常に、部分範囲及び個々の値は全て、あたかも別個に規定されるかのように包含されるものである。本発明は、図示した又は明細書で例示した全てを含めて、開示された実施形態によって限定されるべきでない。これら実施形態は、限定するためでなく、例又は説明のために提供したものである。本発明の範囲は、特許請求の範囲によってのみ限定されるものとする。

Claims (19)

  1. デバイス又はデバイスコンポーネントを作成する方法であって、
    複数の機能層と複数の剥離層とを含む多層構造を供給する工程であって、前記剥離層の少なくとも一部が前記多層構造中で機能層間に設けられている、該工程と、
    一以上の前記剥離層又は該剥離層の一部を一以上の前記機能層から分離することによって、前記機能層の少なくとも一部を前記多層構造から剥離し、複数の転写可能な構造を生成する工程と、
    一以上の前記転写可能な構造をデバイス基板又はデバイス基板によって支持されたデバイスコンポーネント上に印刷し、前記デバイス又は前記デバイスコンポーネントを作成する工程であり、前記印刷が乾式転写接触印刷である、該工程と、
    を含む方法。
  2. 前記機能層の少なくとも一部を前記多層構造から剥離する前記工程が、
    少なくとも一対の隣接する層を物理的に分離する工程であって、該一対の隣接する層が、前記多層構造中で機能層に隣接して設けられた剥離層を含む、該工程と、
    前記多層構造中の一以上の前記剥離層の少なくとも一部を除去する工程と、
    からなる群から選択される工程を含む、請求項１に記載の方法。
  3. 前記機能層の少なくとも一部を前記多層構造から剥離する前記工程が、
    一以上の剥離層をエッチングする工程と、
    一以上の剥離層に熱衝撃を与える工程と、
    レーザ光源からの電磁放射に前記剥離層を晒すことによって一以上の剥離層をアブレーション又は分解する工程と、
    化学薬剤に前記剥離層を接触させることによって一以上の剥離層を分解する工程と、
    からなる群から選択された技法を使用して、一以上の前記剥離層又は該剥離層の一部を一以上の前記機能層から分離する工程を含む、請求項１に記載の方法。
  4. 前記機能層の少なくとも一部を前記多層構造から剥離する前記工程が、
    一以上の前記剥離層に界面クラックを導入する工程と、
    前記界面クラックの伝播を引き起こすように前記剥離層に機械的に応力を加え、それによって、一以上の機能層の剥離をもたらす工程と、
    を含む、請求項１に記載の方法。
  5. マスク層を一以上の機能層に物理的に接触して設ける工程を更に含み、
    前記機能層の少なくとも一部を前記多層構造から剥離する前記工程の間、前記マスク層は、前記多層構造に供給されるエッチング液、溶媒、又は化学薬剤に一以上の機能層が晒されることを防止することができる、請求項１に記載の方法。
  6. 前記機能層の少なくとも一部を前記多層構造から剥離する前記工程の前に、キャリアフィルムを一以上の前記機能層に接触させて供給する工程を更に含む、請求項１に記載の方法。
  7. 一以上の予め選択されたマイクロサイズ又はナノサイズの物理的寸法を有する前記転写可能な構造を生成するよう、前記機能層の少なくとも一つに凹部を作成する工程を更に含む、請求項１に記載の方法。
  8. 前記多層構造の前記機能層の少なくとも一つが、半導体層又は一連の半導体層を含む、請求項１に記載の方法。
  9. 前記一連の半導体層が、単一の結晶半導体層、有機半導体層、無機半導体層、ＩＩＩ−Ｖ族半導体層、及びＩＶ族元素又は化合物半導体からなる群から選択された少なくとも一つの半導体層を含む、請求項８に記載の方法。
  10. 前記多層構造を基板上に生成する工程を更に含み、少なくとも一つの剥離層が前記機能層と前記基板との間に設けられる、請求項１〜９の何れか一項に記載の方法。
  11. 前記多層構造を基板上に生成する前記工程と、前記機能層の少なくとも一部を前記多層構造から剥離する前記工程と、一以上の前記転写可能な構造を印刷する前記工程とを繰り返す工程を更に含み、
    前記多層構造を基板上に生成する前記工程と、前記機能層の少なくとも一部を前記多層構造から剥離する前記工程と、一以上の前記転写可能な構造を印刷する前記工程とを繰り返す前記工程の間、前記基板が再使用される、
    請求項１０に記載の方法。
  12. 前記多層構造の前記機能層、剥離層、又は双方の少なくとも一部が、前記基板上にエピタキシャル成長した薄膜である、請求項１０に記載の方法。
  13. 光起電力デバイス若しくはデバイスアレイ、トランジスタデバイス若しくはデバイスアレイ、発光ダイオードデバイス若しくはデバイスアレイ、レーザ若しくはレーザのアレイ、又はセンサ若しくはセンサアレイを作成する方法を含む、請求項１に記載の方法。
  14. 転写可能な半導体構造を作成する方法であって、
    複数の機能層と複数の剥離層とを含む多層構造を提供する工程であって、前記剥離層の少なくとも一部が前記多層構造中で機能層間に設けられ、前記機能層の少なくとも一部が一以上の半導体薄膜を含む、該工程と、
    一以上の前記剥離層又は該剥離層の一部を一以上の前記機能層から分離することによって前記機能層の少なくとも一部を前記多層構造から剥離し、前記転写可能な半導体構造を生成する工程と、
    前記転写可能な半導体構造をスタンプに接触させて、該転写可能な半導体構造をリフトオフする工程と、
    を含む方法。
  15. 光起電力デバイス又はデバイスアレイを作成する方法であって、
    複数の機能層と複数の剥離層とを含む多層構造を提供する工程であって、前記剥離層の少なくとも一部が前記多層構造中で機能層間に設けられ、前記機能層の少なくとも一部が光起電力セルを含む、該工程と、
    一以上の前記剥離層又は該剥離層の一部を一以上の前記機能層から分離することによって、前記機能層の少なくとも一部を前記多層構造から剥離し、複数の転写可能な光起電力セルを生成する工程と、
    一以上の前記転写可能な光起電力セルをデバイス基板又はデバイス基板によって支持されたデバイスコンポーネント上に接触印刷又は溶液印刷によって印刷し、それによって、前記光起電力デバイス又はデバイスアレイを作成する工程と、
    を含む方法。
  16. 前記スタンプはエラストマースタンプである、請求項１４に記載の方法。
  17. デバイス又はデバイスコンポーネントを作成する方法であって、
    複数の機能層と複数の剥離層とを含む多層構造を供給する工程であって、前記剥離層の少なくとも一部が前記多層構造中で機能層間に設けられている、該工程と、
    一以上の前記剥離層又は該剥離層の一部を一以上の前記機能層から分離することによって、前記機能層の少なくとも一部を前記多層構造から剥離する工程であり、一以上の前記剥離層に界面クラックを導入し、前記界面クラックの伝播を引き起こすように前記剥離層に機械的に応力を加えることを含み、それによって、一以上の機能層の剥離をもたらし、複数の転写可能な構造を生成する、該工程と、
    一以上の前記転写可能な構造をデバイス基板又はデバイス基板によって支持されたデバイスコンポーネント上に印刷し、前記デバイス又は前記デバイスコンポーネントを作成する工程と、
    を含む方法。
  18. デバイス又はデバイスコンポーネントを作成する方法であって、
    複数の機能層と複数の剥離層とを含む多層構造を供給する工程であって、前記剥離層の少なくとも一部が前記多層構造中で機能層間に設けられている、該工程と、
    一以上の前記剥離層又は該剥離層の一部を一以上の前記機能層から分離することによって、前記機能層の少なくとも一部を前記多層構造から剥離し、複数の転写可能な構造を生成する工程と、
    前記機能層の少なくとも一部を前記多層構造から剥離する前記工程の前に、キャリアフィルムを一以上の前記機能層に接触させて供給する工程と、
    一以上の前記転写可能な構造をデバイス基板又はデバイス基板によって支持されたデバイスコンポーネント上に印刷し、前記デバイス又は前記デバイスコンポーネントを作成する工程と、
    を含む方法。
  19. デバイス又はデバイスコンポーネントを作成する方法であって、
    基板を提供する工程と、
    多層構造を前記基板上に生成する工程であり、該多層構造は、複数の機能層と複数の剥離層とを含み、前記剥離層の少なくとも一部が前記多層構造中で機能層間に設けられ、少なくとも一つの剥離層が前記機能層と前記基板との間に設けられる、該工程と、
    一以上の前記剥離層又は該剥離層の一部を一以上の前記機能層から分離することによって、前記機能層の少なくとも一部を前記多層構造から剥離し、複数の転写可能な構造を生成する工程と、
    一以上の前記転写可能な構造をデバイス基板又はデバイス基板によって支持されたデバイスコンポーネント上に印刷し、前記デバイス又は前記デバイスコンポーネントを作成する工程と、
    前記多層構造を基板上に生成する前記工程と、前記機能層の少なくとも一部を前記多層構造から剥離する前記工程と、一以上の前記転写可能な構造を印刷する前記工程とを繰り返す工程と、
    含み、
    前記多層構造を基板上に生成する前記工程と、前記機能層の少なくとも一部を前記多層構造から剥離する前記工程と、一以上の前記転写可能な構造を印刷する前記工程とを繰り返す前記工程の間、前記基板が再使用される、
    を含む方法。
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