JP5161603B2 - 集積回路ダイ及びその製造方法 - Google Patents

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Description

本発明は、集積回路として形成されたラテラルパワーＭＯＳＦＥＴ（lateralpower MOSFET）に関する。特に、ＭＯＳＦＥＴその他の回路素子を互いにまたは外部のデバイスと連結するための内部バスその他の導電経路の抵抗が小さくされた集積回路に関する。
パワーＭＯＳＦＥＴのオン状態抵抗は、一般に、金属導電体（ボンディングワイヤ、バス、その他）の抵抗とチャネル抵抗の和である。集積回路（integratedcircuit：ＩＣ）として形成されたパワーＭＯＳＦＥＴの特性は、金属導電体の抵抗のため、独立して形成されたものに比べ劣る。この問題は、一時期、パワーＩＣ内に２層の金属層を導入することによって解決されていた。しかしながら、近年、バーチカル及びラテラルパワーＭＯＳＦＥＴのチャネル抵抗が更に小さくなってきたことにより、金属インターコネクト（metal interconnects）の抵抗が再び問題になってきた。例えば、チップ間にまたがるバス配線（cross-chip busing）が必要とされるような場合、金属抵抗がシリコンデバイスの抵抗を越えることも起こりかねなくなってきた。
従来のＩＣパワーＭＯＳＦＥＴでは、金属層は、スパッタリング、化学蒸着等によって形成され、典型的には窒化シリコンまたはある種のガラス（例えば、ボロホスホシリケート（borophosphosilicate）ガラス）からなるパッシベーション層に覆われている。抵抗をできるだけ小さくするため金属層の厚さを増加することは、ＩＣに於ける実装密度の増加という要望と多くの点でマッチしない。また、１μｍの厚さでも、シート抵抗（sheet resistance）が１スクエア（square）当たり３０ｍΩに達し、５０ｍΩラテラルパワーＭＯＳＦＥＴの設計に重大な問題が発生することがある。また、動作電圧が１２Ｖから５Ｖ、更に３Ｖにまで下がってきたため、個々のデバイスセルのサイズが小さくなってきている。セルサイズが小さくなってきたことにより、例えば、今日好ましい構造とされているソースとドレインが交互に配置されたクローズドセルアレイ（closed-cell array）では、第１金属層のピッチ（pitch）をより狭くし、コンタクトをより小さくする必要が生じている。ある例では、このようなピッチに対する要求のため、第１金属層の厚さが１μｍ以下、時には０．３μｍ程度にまで減少されているものもある。第１金属層が厚いと、第２金属層に於ける階段状被覆（step coverage）の問題を避けるのに必要な平坦化処理にも問題が生じることがある。
第２金属層の厚さが増加することによっても、特にエッチングプロセスに於いて、問題が生じることがある。厚さが２μｍを越えると、フォトレジストを厚くする必要が生じることによって、また金属エッチングプロセスそれ自身が複雑になる（即ち、エッチングされた物質の再付着、ガスの化学量論的変化、加熱など）ことによってドライエッチングが困難になる。ウエットエッチングは、レジストの剥げ落ちの影響を受け、それによってノッチング（“マウスバイティング（mouse biting）”）が生じることがあるため、金属間スペースを非常に広く（例えば、４μｍの厚さの金属層の場合、１５μｍ）する必要があり、バイア（via）の金属とのオーバラップも大きくなる。これらの要望に合うような金属層は、ＩＣのロジック領域に於いては役に立たない。そのような最小ライン幅及び間隔では、単位面積当たりのインターコネクト数が少なくなりすぎ、またピッチが大きくなりすぎるため、高密度実装を実現することができないからである。
金属抵抗は、パワーＩＣの設計に於いて、特に以下の２つの領域に影響を与える。即ち（１）デバイス間及びダイのエッジに沿って配線されたバス、（２）所与のラテラルパワーデバイス内の導電性フィンガ（conductive fingers）に影響を与える。デバイス間を結ぶバスに於いて、金属は直列に接続された抵抗素子として働く。全抵抗に対しそれが寄与する程度は、そのシート抵抗×スクエア数として計算される。例えば、図１に示すような三相プッシュプルモータドライバについて考えてみる。このドライバは６個のＭＯＳＦＥＴを含んでおり、その内３つは高電位側に、３つは低電位側にある。３つの低電位側ＭＯＳＦＥＴ（ＡＬＳＳ、ＢＬＳＳ、ＣＬＳＳ）はＩＣのグランドパッド（ground pad）に低抵抗接続されなければならず、同様に、高電位側の３つのデバイス（ＡＨＳＳ、ＢＨＳＳ、ＣＨＳＳ）は、ＶＤＤパッドにつながった低抵抗の共通バスに接続されなければならない。各相は、出力パット（Ａｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔ）を有しており、それらはこの図では、模式的に、高電位側ＭＯＳＦＥＴと低電位側ＭＯＳＦＥＴの間の共通ノードに位置するものとして示されている。従って、この場合、少なくとも５つのパワーパッド（power pad）が必要である。都合の悪いことに、出力パッドは図２に示されているようにダイ（die）の中心に配置することはできない。“深い”ボンディングワイヤ、即ち、ダイのエッジ（リードフレームが配置されている）からダイの中央部へと伸びるボンディングワイヤは通常禁止されている。“深い”ボンディングワイヤがダイの表面や他のボンディングワイヤとショートするリスクは大きすぎる。別のリスクとして、ワイヤがたるんで“スクライブストリート（scribe street）”に接触することにより生じるグランドとのショート（“ワイヤウォッシュ（wire wash）”と呼ばれている）もある。薄い表面実装パッケージでは、プラスチックパッケージの上部から深いボンディングワイヤが突き出ることもあり得る。また、一つのボンディングワイヤによって５０ｍΩ以上の抵抗が生じることもある。これらの理由のため、ＩＣ中のボンディングパッドは、通常、ダイのエッジ付近に配置しなければならない。
更に例を続ける。図３に示されているように、出力パットがダイのエッジ付近に位置するようにプッシュプルステージ（push-pull stage）を並べ替えると、グランド及びＶＤＤバスラインの長さが増加して抵抗が増す。結局、パットの数を増加（５個から少なくとも７個）することなく、ＶＤＤ、グランド及び出力の接続に於いて抵抗を十分小さくできるようなレイアウトはない。
デバイス内の金属の抵抗に対する影響はより複雑である。図４は、ボンディングワイヤ抵抗Ｒｗｉｒｅ、ひとまとめにされたメタルフィンガ（metal finger）抵抗Ｒｍｅｔａｌ、及びＭＯＳＦＥＴチャネル抵抗を有する理想化されたＭＯＳＦＥＴのモデルを図示している。しかし、図５を参照すると、フィンガ抵抗を“ひとまとめ”にできるという仮定は適切ではないということがわかる。図５に於いて、ＭＯＳＦＥＴ ＭＡ〜ＭＦは、ドレインフィンガ（drain finger）Ｄとソースフィンガ（source finger）Ｓとの間に並列に接続されている。ドレインフィンガＤは１ｄ〜５ｄの符号が付された５つのスクエアを含んでおり、ソースフィンガＳは１ｓ〜５ｓの符号が付された５つのスクエアを含んでいる。
ＭＯＳＦＥＴ ＭＡ〜ＭＦが全て同じ電流を流していると仮定してみる。ソース側の金属スクエア５ｓは、６個のＭＯＳＦＥＴを流れる全電流を担わなければならないことに気付くだろう。ドレイン側のスクエア５ｄは、ＭＯＳＦＥＴ ＭＦの電流だけを流せばよい。それに対し、スクエア１ｄは全電流を担わなければならない。ドレイン側のスクエア１ｄとソース側のスクエア５ｓを流れる電流が他より大きいため、これらのスクエアに於ける電圧降下は、他のスクエアに於ける電圧降下よりも大きい。等価回路を図６に示す。この図では、スクエア１ｄ〜５ｄ及び１ｓ〜５ｓによって表されていた分布抵抗（distributed resistances）は、個々のＭＯＳＦＥＴとＭＯＳＦＥＴの間に示されている。このように抵抗が分布していることにより、ＭＯＳＦＥＴが単純に並列に接続されていると考えたり、それらを流れる電流が均一であると考えたりすることはできない。結局、このようなネットワークの等価抵抗は、ＭＯＳＦＥＴの並列抵抗に、ひとまとめにされたメタルフィンガ抵抗を加えるといった単純なモデルによるものより大きくなる。
図７は、既知の電流Ｉがネットワークに流されているときの、ソースフィンガＳに沿った電圧の降下（Ｖｓｏｕｒｃｅ）と、ドレインフィンガＤに沿った電圧の降下（Ｖｄｒａｉｎ）を示している。予測されるように、大きな電圧降下がソースフィンガＳの一端とドレインフィンガＤの他端に於いて発生する。各フィンガに沿った電圧は、より多くのＭＯＳＦＥＴがフィンガに電流を供給するにつれ放物線状に変化する。ＶｓｏｕｒｃｅとＶｄｒａｉｎの非線形な変化を仮定すると、所与のＭＯＳＦＥＴの両端にかかる電圧は、その点に於けるドレインフィンガとソースフィンガの電位差（Ｖｄｒａｉｎ−Ｖｓｏｕｒｃｅ）となる。両端に於いては、ＭＯＳＦＥＴ（ＭＡ及びＭＦ）の両端にかかる電圧が端子（供給）電圧（ＶＤＤ）に対し比較的大きな値となることに注意されたい。中央に近づくにつれフィンガでの電圧降下が大きくなり、ＭＯＳＦＥＴ ＭＣ及びＭＤに於いてＭＯＳＦＥＴの両端の電圧は最小となる。どのＭＯＳＦＥＴに於いても飽和が発生しないぐらい電流密度が十分小さいと仮定すると、各ＭＯＳＦＥＴは線形抵抗と考えることができる。従って、あるＭＯＳＦＥＴを流れる電流は、そのＭＯＳＦＥＴの両端にかかる電圧をＶｄｓで表し、そのＭＯＳＦＥＴの抵抗をＲｄｓで表すと、Ｖｄｓ／Ｒｄｓと表すことができる。
図８の曲線Ｃ１は、ＭＯＳＦＥＴ ＭＡ〜ＭＦの各々の両端の電圧Ｖｄｓを図示したものである。図８から明らかなように、フィンガの中央部のＭＯＳＦＥＴ ＭＣ及びＭＤを流れる電流は、フィンガの両端のＭＯＳＦＥＴを流れる電流より小さい。従って、これらのＭＯＳＦＥＴは、より端に配置されたＭＯＳＦＥＴよりも高い抵抗を有しているかのように振る舞う。フィンガをより長くすると、あまり多くの電流を担わない中央部のセルの数が増え、ダイの所与の領域に対する等価抵抗が増大する。従って、ＭＯＳＦＥＴの電流飽和やゲートバイアス等の影響がなくても、メタルフィンガ抵抗のため、フィンガが長くなることによって、デバイスのトータルの抵抗は非線形に増加する。図８には、寄生抵抗がない理想的な場合に対するＭＯＳＦＥＴ ＭＡ〜ＭＦの各々の両端の電圧降下（曲線Ｃ３）、及び図４に示されているように抵抗をひとまとめにしてモデル化した場合に対するＭＯＳＦＥＴ ＭＡ〜ＭＦの各々の両端の電圧降下（曲線Ｃ２）も併せて示した。
外部回路の状態によってゲートとソースパットの間の電圧が増加していくと、まずフィンガの両端のデバイスが電流飽和状態となり、フィンガのより中央寄りのセルの電流負荷が増加する。後者のセルは、電流が各ＭＯＳＦＥＴに均一に流れる場合に比べてより早く飽和状態となり、その影響は次々と続いていく。この現象は、フィンガ抵抗に関する第２の問題を提示する。即ち、電流が不均一なことにより、個々のＭＯＳＦＥＴの飽和が早まって線形動作領域が狭まると共に、金属フィンガＳ及びＤに沿った電力分布が不均一となる。
更に、フィンガＳに沿って分布する抵抗により、フィンガの端部（ＭＯＳＦＥＴ ＭＡ）に於ける電圧が増加し、それによってゲートドライブレベルが低下する。デバイスがゲートパッドから離れる程、ゲートドライブに於ける低下も大きくなる。ゲートドライブ電圧（Ｖｇｓ）がより小さくなるということは、ＭＯＳＦＥＴがより高い抵抗を有し、より早く飽和するということを意味する。
従来技術では、エレクトロマイグレーション（electromigration）、即ち、アルミニウムのような柔らかい金属に於ける高電流密度から生じる信頼性の問題、を避けるため三角形またはくさび形のバスが用いられている。これによって、所与のバスまたはフィンガに沿ったＭＯＳＦＥＴ間の電圧降下が均等化されやすくなる（即ち、バスの断面積がパットに向かって増加する）が、三角形のバスによってレイアウト上の制約が生じるため、今日の高密度実装技術には合わなくなっている。更に、図９に示されている櫛歯状に互い違いに配列されたバスレイアウトのように、バスの抵抗の問題は二次元的である。即ち、金属は、フィンガに沿った（ダイのエッジに垂直な方向）抵抗に影響するだけでなく、ダイのエッジに沿った金属ソースバス及びドレインバスに於いても分布抵抗として影響を与える。バスを三角形状にする試みは無駄な領域を発生させ、解消しようと意図した分布抵抗の問題よりもより悪い影響を与える結果となるだろう。
図１０は、直線的なグリッド状に形成された高密度実装セルアレイを図示している。このパターンの利点のいくつかは、米国特許第５，４１２，２３９号明細書に述べられている。この特許明細書は本出願に引証として加えられる。ポリシリコンゲートは“クッキー型”のように形成されている（即ちアレイ状に並べられた開孔が設けられたシート状に形成されている）。ソースコンタクトとドレインコンタクトが、交互にこれらの開口を通って延在している（ソースに対して符号Ｓを、ドレインに対して符号Ｄを付した）。図１１に示されているように、第１金属層のトレースは、同じタイプ（ドレインまたはソース）のコンタクトを結ぶように対角線方向（斜め）に配列されている。ここでもまた、Ｓはソースの金属トレースを示し、Ｄはドレインの金属トレースを示す。図１２に示されているように、第２金属層には、櫛歯状にかみ合わされれたフィンガが含まれており、それらはセルに対し平行なパターンに配列されている。これらのフィンガは一つ置きに、下に位置するソースまたはドレインセルにバイアを介して接続されている。即ち、第１金属層と第２金属層の間のバイアによる接続は、交互に“ストライプ”状になされる。ドレインストライプの下には、“ドレイン”第１金属バスへのバイアのみが含まれる（図１１の中央領域に示されている）。中央領域の第１金属層のソースバス内の電流は、一番近い第２金属層のソースバスの下のバイアへと横向きに流れなければならない。
従って、必要とされているのは、横方向分布抵抗の値が小さく、ＩＣパワーデバイスに於いて大きな電流を流すことのできる手段である。そのような技術は、ポリシリコンゲートと第１金属層の幾何学的配置に関する制約ができるだけ少なく、所与の領域に於ける抵抗ができるだけ小さくなるように、それらが最適化可能となっているべきである。更に、金属の階段状部（metal steps）に形成されたパッシベーション層にクラックが入らないように、パッシベーション層で覆われる金属を極端に厚くすることは避けなければならない。このようなクラックにより信頼性に問題が生じることがある。
従って、本発明の主な目的は、内部バスその他の導電経路の抵抗が小さい集積回路ダイ（ＩＣダイ）及びその製造方法を提供することである。
本発明によると、金属ストラップ層がＩＣダイ内のバスその他の導電経路の表面に形成される。金属ストラップ層はダイ内においてパッシベーション層によって覆われておらず、むしろパッシベーション層はストラップ層の側縁に接しているとよい。
好適実施例では、金属ストラップ層は、バスその他の導電経路に無電解めっきされた（electrolessly plated）比較的厚いニッケル層を含む。バスはアルミニウム層から形成することができる。アルミニウム層は、アルミニウムシリコンやアルミニウム銅シリコンを含むことができる。パッシベーション層が金属ストラップ層を覆っていないため、金属ストラップ層の厚さを、例えば２０乃至３０μｍに増加することができ、しかもパッシベーション層にクラックを発生させることもない。
このような構成を形成するための方法では、パッシベーション層をエッチングして、バスその他の導電経路上に長手方向のチャネルまたは溝を形成する。好適実施例では、亜鉛、チタン、または白金のような金属からなる接着層をめっきまたは成膜することによって、バスとのコンタクトを改善する。続いて、その薄膜上に、好ましくは無電解めっきによって金属ストラップ層を形成する。この金属ストラップ層の上に、更に別の金属層（例えば、金または銀の層）を形成することもできる。金属ストラップ層を金や銀の薄い金属層で覆うことにより、特殊な技術を用いることなく従来のワイヤボンディングによって金属ストラップ層をダイのエッジに直結することができる。
別の実施例では、厚いニッケル層の代わりに厚い金の層を用いてもよい。これによって、この厚い金の層にボンディングワイヤを直接接合することができる。
金属ストラップ層は、その下に位置するバスその他の導電経路の抵抗を実質的に除去し、インターコネクトのシート抵抗を従来のインターコネクト構成に較べてファクタ５乃至３０も低減する。“深い”ボンディング、即ちダイの内部にまで延びる長いワイヤボンディングも不要となる。
バスまたはフィンガ上の金属ストラップ層は、１または複数の金属層を含む任意のＩＣで、抵抗を小さくするのに用いることができるが、パワーＩＣ内にロジックまたは制御回路と共に一体に形成されるラテラルパワーデバイスのオン状態抵抗を小さくするのに特に有用である。このようなＩＣは、パッシベーション層で覆われた従来の金属バスと、上に金属ストラップ層が形成されたバスの両方を含み得る。上に金属ストラップ層が形成されたバスは通常に比べ幾分広い間隔を必要とするが、他のバスは従来と同じ間隔でよいため、実装密度を低下させることなく、大電流を流すことのできるバスをサブミクロンオーダのインターコネクトに混ぜることができる。ダイのエッジに位置するバス上に金属ストラップ層を形成することにより、これらのバスに分布した抵抗を大幅に小さくすることができ、しかも使用されるワイヤボンドが多くなり過ぎることもない。
図１３は、金属ストラップ層６１が上に形成された導電性金属層６０の上面図である。この金属層６０は、バス６０Ｈから延在する導電性ライン６０Ａ、６０Ｃ、及び６０Ｅと、バス６０Ｇから延在する導電性ライン６０Ｂ、６０Ｄ、及び６０Ｆを含んでいる。導電性ライン６０Ａ〜６０Ｆは、櫛歯状に交互にかみ合わされたフィンガの形態に配列されている。ワイヤ６２がボンディング位置６２Ｂに於いてバス６０Ｇに接合され、ワイヤ６３がボンディング位置６３Ｂに於いてバス６０Ｈに接合されている。
図１４は、図１３のライン１４−１４に於ける断面図を示している。この断面図にはライン６０Ｄ及び６０Ｅが含まれている。これらの下方には、シリコン基板６４が位置しており、その上には酸化膜６５が形成されている。ライン６０Ｄ及び６０Ｅによって表されている金属層６０は、酸化膜６５の上に形成されている。パッシベーション層６６が酸化膜６５の上に形成されており、ライン６０Ｄ及び６０Ｅのエッジを覆っている。金属ストラップ層６１には金属ストラップ６１Ａ及び６１Ｄが含まれ、それらはそれぞれ導電性ライン６０Ｄ及び６０Ｅの上に位置している。金属ストラップ層６１は、パッシベーション層６６によって覆われおらず、パッシベーション層６６は、例えばストラップ６１Ａの側縁６１Ａａ及び６１Ａｂに接している。ストラップ６１Ａ及び６１Ｂはパッシベーション層６６に形成された縦方向の溝内に形成されている。この実施例では、金属ストラップ層６１は、ニッケル層６７、薄い亜鉛層６８、及び薄い金の層６９を含んでいる。亜鉛層６８はライン６０Ｄ及び６０Ｅ上に形成されており、金属層６０とニッケル層６７の間の接着を強める働きをしている。金の層６９は、ワイヤボンディングが容易になるように、ニッケル層６７の上及び側面に形成されている。
図１３及び図１４に於いて、金属層６０は、例えば、第２金属層である。その下に位置する第１金属層は示されていない。
図１５は、導電性ライン７０Ａ〜７０Ｇを含む第１金属層７０を示した断面図である。導電性ライン７０Ａ〜７０Ｇは、例えば、図１１に示したような対角線方向のバスのように配列されていてもよい。別の方法として、これらのラインを互い違いに櫛歯パターンに配列することもできる。第２金属層７１は、バス７１Ａ及び７１Ｂを含んでいる。バス７１Ａはバイアによってライン７０Ａ及び７０Ｃに接続され、バス７１Ｂはライン７０Ｄ及び７０Ｆに接続されている。金属ストラップ層７２は、バス７１Ａ及び７１Ｂの上面にめっきにより形成されている。図１５には、第１金属層の比較的細かいラインピッチと、第２金属層のバスの大きなピッチがどのようにして組み合わされているかが示されている。本発明による構造では、第１金属層のラインのピッチは、パワーバス配線ルール（powerbusing rules）から完全に切り離されている。第１金属層のラインには、第２金属層の金属ストラップが関与するようなデザイン上の制約はない。第２金属層のラインが広いライン幅で形成されているところにのみ厚い金属層を形成して抵抗を小さくすることができるため、ライン間の間隔が狭い薄い第２金属層を用いることもできる。
金属ストラップ層６１の形成プロセスを以下に説明する。このプロセスは、パッシベーション層６６が形成された後から始まる。
１．パッシベーション層６６にパッド用開口を形成するために用いたのと同じマスクを用いて、ライン６０Ｄ上に金属ストラップ６１Ａの位置を、ライン６０Ｅ上にライン６１Ｂの位置を画定する。
２．パッシベーション層６６をウェットケミカルエッチングまたはドライエッチングによりエッチングし、ライン６０Ｄ及び６０Ｅ上に縦方向の溝を形成する。例えば、反応性イオンエッチング（ＲＩＥ）を用いることができる。
３．ライン６０Ｄ及び６０Ｅの露出された面にトリクロロエタン（ＴＣＡ）を施して脱脂し、直後にフッ化水素酸（ＨＦ）を用いて露出面に形成された酸化物をエッチングする。
４．亜鉛酸塩溶液を用いて無電解めっきにより亜鉛薄膜を形成し、形成された亜鉛膜を硫酸によってエッチバック（etch back）する。滑らかで均一な亜鉛層を形成するべく、この過程を数回繰り返す。その結果、好ましくは単層である亜鉛層６８を形成する。
５．ニッケル層６７をニッケル次リン酸塩（hypophosphate nichel）溶液を用いた無電解めっきにより形成し、約１２乃至２５μｍの厚さにする。
６．ニッケル層６７の露出面を水洗する。
７．ウェハを金の溶液に浸け、ニッケル層６７上に厚さ０．１乃至０．３μｍの金の薄層を形成する。
８．金の薄層を塩化水素酸によって洗浄する。
９．自触媒作用を有するシアン化物／金溶液を用いて、金の薄層上に更に金を無電解めっきし、金の層６９を形成する。
１０．仕上げに水で洗浄する。ダイアタッチ後、好ましくはダイのエッジ付近に於いて、露出されている金にワイヤをボンディングする。金またはアルミニウムワイヤを用いることができる。
このプロセスに関する更なる情報は、Lawrence Duraniによる“Engineering Handbook, 4th Ed., pg.438”に記載されている。この文献は、引証として本出願に加えられる。
別のプロセスでは、パッシベーション層をマスクしてエッチングした後、薄いチタン層を形成する。続いて、このチタン層を、上記の過程２でパッシベーション層に形成された開口より僅かに大きいサイズになるように、マスクしエッチングする（即ち、チタン層はパッシベーション層と僅かにオーバラップする）。チタン層の上に金めっきをしても良く、あるいはニッケル中間層を最初に形成しても良い。上記オーバラップによって、金属層６０が後のエッチングその他の処理によって損傷されるのを防ぐことができる。
図１６及び図１７は、ラテラルパワーデバイス内の分布抵抗をできるだけ小さくするため、本発明による金属ストラップ層がどのように用いられているかを示した図である。図１６は、図１７の平面図のライン１６−１６に於ける断面図である。図１７には、櫛歯状に交互にかみ合ったドレイン金属ストラップ７５とソース金属ストラップ７８が示されている。ドレイン金属ストラップ７５の下には、第２金属バス７６Ａ（ハッチングされたライン）及び第１金属バス７７Ａが配置されている。ソース金属ストラップ７８の下には、第２金属パス７６Ｂ（ハッチングされたライン）及び第１金属バス７７Ｂが配置されている。図１７内の点は、第１金属層と第２金属層の間のバイアを表している。
図１６はラテラルパワーデバイスの構造を示している。電流は、ドレイン金属ストラップ７５からバス７６Ａ及び７７Ａ、Ｎ＋シンカー（sinker）７０、Ｎ＋埋込み層７１、Ｎエピタキシャル領域７２を通った後、更に各Ｐボディ領域７３Ａ〜７３Ｆのチャネル領域を通って流れる。チャネル領域の導通／非導通は、ゲート７４Ａ〜７４Ｄによって制御される。Ｐボディ領域７３Ａ〜７３Ｆのチャネル領域を流れた電流は、Ｎ＋領域（符号なし）、バス７７Ｂ及び７６Ｂを通って、バス７６Ｂに接続されたソース金属ストラップ７８へと流れる。バス７７Ａと７７Ｂは第１金属層の一部であり、バス７６Ａと７６Ｂは第２金属層の一部である。これは“準バーチカル（quasi-vertical）”または“アップドレイン準バーチカル（up-drain quasi-vertical）”ＤＭＯＳデバイスであり、６０ＶパワーＩＣでは良く知られている。準バーチカルデバイスでは、電流は埋込み層へと垂直に流れ最終的に表面へ戻ってくるが、上面のバス内に於ける電流の流れは概ね横方向である。この意味において、準バーチカルパワーＭＯＳＦＥＴは“ラテラル”デバイスである。
第２金属層（パス７６Ａ及び７６Ｂ）は第１金属層（パス７７Ａ及び７７Ｂ）に、それらの間に位置する誘電体層内のバイアを介して接続されている。第１金属層は、バス７７Ｂのような比較的幅の広いバスと、バス７７Ａのような比較的幅の狭いバスを含んでいる。比較的幅の広いバスは、ＭＯＳＦＥＴのソース／ボディ領域（Ｐボディ領域７３Ａ〜７３Ｆ）に接続され、比較的幅の狭いバスはドレイン（Ｎ＋シンカー７０及び埋込み層７１）に接続されている。一方、第２金属層（バス７６Ａ及び７６Ｂ）のピッチは、ソースとドレインラインの間でより均一になっている。パッシベーション層７９は、バス７６Ａ及び７６Ｂの中央領域の溝部分を除いて、第２金属層上に形成されている。金属ストラップ７５及び７８は上述したように形成されており、これらのストラップには、亜鉛、ニッケル、及び金の層が含まれている。
図１８〜図１９は、図１６及び図１７に示したようなデバイスの製造方法を順に示している。図１８に示されているように、まずＰ基板（P-sub）８０に約５×１０１４ｃｍ−２の濃度でボロンイオンを注入し、Ｐ埋込み層８１が配置されるＰ＋領域を形成する。同様にアンチモンを注入して、Ｎ＋埋込み層７１が配置されるＮ＋領域を形成する。Ｐ基板８０は、例えば４Ωｃｍの抵抗率を有する。Ｎエピタキシャル層（N-epi）７２を基板８０の上面に形成し、０．３乃至１０Ωｃｍの抵抗率を有し、２乃至１５μｍの厚さとなるようにする。抵抗率が約２Ωｃｍで、厚さが５乃至８μｍであると特に好ましい。続いて、高濃度Ｐ＋シンカーを形成し、上方に拡散しているＰ＋領域と重なるように拡散してＰ埋込み層（PBL）８１とＰ隔離領域（ＰＩＳＯ）８２を形成する。同様に、高濃度Ｎ＋シンカーを形成し、上方に拡散しているＮ＋領域と重なるように拡散してＮ＋埋込み層（NBL）７１とＮ＋シンカー７０を形成する。別の領域（図示せず）に於いて、従来のＣＭＯＳデバイスの形成が容易になるように、Ｐウェル拡散領域及び厚いＬＯＣＯＳフィールド酸化膜を形成してもよい。
図１９を参照されたい。ゲート酸化膜８３、ポリシリコン層を形成した後、ドーピング及びエッチングを行いポリシリコンゲート８４を形成する。続いて、Ｐボディ領域８５Ａ及び８５Ｂに不純物を注入して（例えば１乃至１０×１０１３ｃｍ−２の濃度でボロンを注入）、０．９乃至４μｍの深さとなるように拡散させる。Ｐボディ領域８５Ａ及び８５Ｂは、ゲート８４と自己整合する。Ｐボディ領域８５Ａ及び８５Ｂは、ゲート８４によって囲われた個々の“島”としてもよく、あるいはゲート８４の各側に長寸のストライプ状に形成してもよい。
次に、図２０に示されているように、マスクを通してＮ＋及びＰ＋をそれぞれ５×１０１５ｃｍ−２、９×１０１３ｃｍ−２の濃度で導入し、Ｐ＋及びＮ＋コンタクト領域を形成する。
続いて、図２１に示されているように、表面の酸化膜をマスクしエッチングして、Ｎ＋ドレインと、Ｎ＋／Ｐ＋ソース／ボディ領域へのコンタクトを形成する。続いて、アルミニウム銅シリコン（例えば、９６％、２％、２％）をスパッタリングし、マスクし、エッチングしてバス７７Ａ及び７７Ｂを形成する。ＬＴＯ（低温酸化）ガラスなどからなる中間誘電体層を形成した後、バス７７Ａ及び７７Ｂへのバイア用の開口をあけ、バス７６Ａ及び７６Ｂを含む第２金属層を厚さ０．６乃至４μｍとなるように形成する。０．８乃至１μｍの厚さがより好ましい。続いて、窒化物またはガラスからなるパッシベーション層７９を形成し、マスクして金属ストラップ７５及び７８が形成されるべき場所に溝を形成する。
図２２〜図２６は、図１０〜図１２に示したような種類のクローズドセルラテラルデバイスに於いて、本発明がどのように用いられるかを説明するための図である。図２２は、ソースとドレインが交互に配置された複数のセルを表した“修正が加えられた”断面図である。各セルは、ＰＮ接合部の電界の大きさを制限するため低濃度ドーピング領域（Ｎ−）を有している。これらのセルは、Ｐエピタキシャル層（P-epi）に形成されている。第１金属層は、図２３の部分的に破砕された上面図に示されているように斜めに配列された導電性ライン１００Ａ〜１００Ｆを含んでいる。第２金属層はドレインバス１０１Ａとソースバス１０１Ｂを含んでいる。第２金属層には、図２３に示されているように、櫛歯状に交互に配列された他のソース及びドレインバスも含まれる。
図２２には“修正”が加えられており、この図では、バス１０１Ａ及び１０１Ｂとライン１００Ａ〜１００Ｆの間のバイアが、ライン１００Ａ〜１００Ｆから個々のソース及びドレイン領域への金属コンタクトと同じ断面内に示されている。バス１０１Ａ及び１０１Ｂとライン１００Ａ〜１００Ｆとの間のバイアが黒く塗られている図２３に示されているように、図２２に加えられた修正は実際と異なるものである。このことは、図２４の詳細な上面図により明確に示されている。また、図２５及び図２６（それぞれ、図２４のライン２５−２５、ライン２６−２６についての断面図）にも見ることができる。
バス１０１Ａ及び１０１Ｂの上面に接するように、本発明による金属ストラップ１０２Ａ及び１０２Ｂが設けられている。このような構造により、バス１０２Ａ及び１０２Ｂ上の任意の点と同じバス上の他の点（例えば、ボンディングワイヤ接続）との間の抵抗は非常に小さくなっている。
図２７〜図３０は、図２２及び図２３に示したような種類のデバイスの製造プロセスを示したものである。このようなデバイスのあるものはＮチャネルデバイスであり、またあるものはＰチャネルデバイスである。図２２の断面図及び図２３では、ＰチャネルデバイスはＮウェル領域内に形成され、ＮチャネルデバイスはＰエピタキシャル層内に形成されている。所望に応じて、Ｐエピタキシャル層内にＰウェルを含ませることもできる。
このプロセスは、Ｐ基板１１０（抵抗率２乃至２０Ωｃｍ）にＮ型ドーパントを１乃至５×１０１５ｃｍ−２の濃度で注入することから始まる。続いて、Ｐエピタキシャル層１１１をＰ基板１１０の上面に成長させ、更に拡散によって、Ｎ埋込み層１１２をＰ基板１１０とＰエピタキシャル層１１１の接合部に形成する。続いてＮ型ドーパントをＰエピタキシャル層１１１の上面に注入し、Ｐチャネルデバイス用のＮウェル１１３を形成する。同様にＰ型ドーパントを注入してＰウェル１１４を形成することができる。結果として得られる構造を、Ｎチャネルデバイスに対し、図２７に示す。
図２８に示されているように、Ｐエピタキシャル層１１１の上面に、ＬＯＣＯＳ酸化領域１１５Ａ〜１１５Ｄを形成する。続いて、厚さ１００乃至２０００Å（より好ましくは、１７５乃至４００Å）のゲート酸化膜を成膜した後、ポリシリコン層を形成し、ドーピングし、エッチングしてゲート１１６Ａ〜１１６Ｄを形成する。
図２９に示されているように、Ｎウェル１１３内にＰ＋領域を、Ｐウェル１１４内にＮ＋領域を形成する。Ｎウェル１１３内のＰ＋領域はゲート１１６Ａと１１６Ｂに対し自己整合し、パワーＰＭＯＳデバイス用のソース及びドレイン拡散領域を形成する。Ｐウェル１１４では、フォトレジストマスクを用いてＮ＋領域をゲート１１６Ｃ及び１１６Ｄから１乃至２μｍ離隔して保持し、ブランケットＮ−ドリフト注入（blanket N- drift implant）によって、低濃度にドーピングされたドレイン（lightly doped drain：ＬＤＤ）構造を形成する。即ち、パワーＮＭＯＳデバイスのソース及びドレイン拡散領域を形成するＮ＋及びＮ−領域の複合構造を形成する。別の方法として、Ｎ＋領域がポリシリコンゲートに接するようにし、ドリフト（Ｎ−）領域を除去しても良い。別のバージョンとして、Ｎ−ドリフト注入を、ポリシリコンゲート上に酸化物からなるサイドウォールスペーサ（siewall spacer）を形成する前に行うこともできる。注入されたＮ＋はサイドウォール酸化物によってゲートから離隔するように保たれ、ソースとドレインの両方に０．２５μｍの長さのドリフト領域が形成される。更に、Ｎ＋コンタクト領域１１７ＡをＮウェル１１３内に形成し、Ｐ＋コンタクト領域１１７ＢをＰウェル１１４内に形成する。
図３０は第１金属層を示している。この層には対角線方向のパス１１８Ａ〜１１８Ｆが含まれる。それらの各々をバイアを介してＰ＋またはドリフトされたＮ＋領域の一つに接続する。更に別の対角線方向バス１１８ＧをＮウェル１１３内のＮ＋コンタクト領域に、１１８ＨをＰウェル１１４内のＰ＋コンタクト領域に接続する。
第２金属層はバス１１９Ａ及び１１９Ｂを含んでおり、それらは図２３に示されているように櫛歯状に互いにかみ合っている。もしＰＭＯＳ及びＮＭＯＳデバイスの全体が全て図示されたなら、第２金属層内の第２パスがＰＭＯＳデバイス内のライン１１８Ｂにも、ＮＭＯＳデバイス内のライン１１８Ｅにも接続されている様子が示されるだろう。その後、金属ストラップ（図３０内には示されていない）をバス１１９Ａ及び１１９Ｂの上面にめっきすることにより形成する。
図３１は、同じような、相補的な一対のデバイスの断面図であるが、各ウェル内にはより多くのセルが含まれ、金属ストラップ１２０Ａ〜１２０Ｄがそれぞれバス１２１Ａ〜１２１Ｄの上面に形成されている様子が示されている。
図３２〜図３６は、本発明を適用することのできる他のいくつかのデバイスを示している。図３２は、Ｐウェル内に形成された従来のＮＭＯＳデバイスを示している。図３３に示されているデバイスも同様のデバイスだが、サイドウォールスペーサが使用されており、Ｎ＋領域に隣接して低濃度にドーピングされた短い（例えば０．２μｍ）Ｎドリフト領域（Ｎ−）が形成されている点が異なる。低濃度にドーピングされたドレイン（lightly doped drain：ＬＤＤ）の形成方法や目的については、“Wolf, Silicon Processing For The VLSI Era, Vol.2, Lattice Press (1990), pp.354-360”に記載されている。この文献は引証として本出願に加えられる。図３４は、各ソースセル内にＮ＋／Ｐ＋ソース／ボディショートを有するパワーＮＭＯＳデバイスを示している。図３５は、Ｐエピタキシャル層に形成されたラテラルデバイスを図示しており、ここでは二重拡散された（double-diffused）Ｐボディ領域が用いられてチャネルのパンチスルー（punchthrough）が防がれており、注入されたＮドリフト領域がある電圧（例えば６０Ｖ）に対して最適化されている。図３６は、図１６に示した準バーチカルデバイスと等価なラテラルデバイスを示したものである。
金属ストラップ層の幅が広すぎると、金属ストラップ層は、図３８に示すような“サドル形”に形成されやすい。ストラップの中央付近に於いて、めっき溶液中の金属イオンが欠乏し易いからである。この問題は、ストラップの幅を約２５μｍ以下に制限することによって軽減することができる。別の方法として、ストラップを、図３９の上面図に示されているような複数の縦方向セグメントに形成してもよい。それによって、セグメント間の“ジョイント部（joints）”を通って、金属イオンがストラップの中央部分により多く到達するようにすることができる。この方法を用いると、バスの抵抗は若干増加するが、金属ストラップ層が無い場合に較べれば、全体的な分布抵抗をずっと小さくすることができる。更に、金属ストラップをセグメント化することにより、厚い金属とその下のシリコンの間の温度膨張係数の違いによる応力を減少させることができるという利点も生じる。
金属ストラップ層と従来のワイヤボンディングを用いた本発明は、他のタイプのラテラルパワーデバイスにも用いることができる。更に、本発明はパワーデバイスに限定されるものではない。ＩＣ内のメインバスでも、分布抵抗が小さくなることには利点があるだろう。例えば、図３７に示されているＩＣに於いて、グランドバス１４０が、約３０個の関連するスクエアを有しているとしよう。厚さ１μｍの第２金属層に対し抵抗は１スクエア当たり約３０ｍΩであり、その合計は約１Ωにもなる。３０μｍの厚さのニッケルと１μｍの厚さの金がめっきされたバスを用いることにより、この抵抗を１スクエア当たり１．８ｍΩ程度まで小さくし、全抵抗を６０ｍΩ程度に低下させることができる。抵抗が小さくなることによって、効率が良くなり、ＣＭＯＳのラッチアップのリスクが小さくなり、“グランドハウンス（通常動作中にグランドバスラインを流れる電流が変化することによるバスラインの長さ方向に沿った電圧の変化）”が低減され、大電流バッファ出力のスイッチング波形が改善される。
本発明を特定の実施例に基づいて説明してきたが、これらの実施例は例示を目的としたものであって限定することを意図したものではないことを理解されたい。本発明の請求範囲は特許請求の範囲に記載される。特に、パッシベーション層を形成した後に、厚い単層またはサンドイッチ構造の複数層の金属を用いて、ラテラルパワーデバイス内の薄い金属バスの抵抗を低下させることは、特定の製造プロセスに本発明を限定することを意図したものではなく、その中には、任意の電気的または無電解めっきプロセスまたは成膜プロセスが含まれる。
従来の三相プッシュプルモータドライバの回路図である。 図１のモータドライバを含むＩＣダイのレイアウトの一例を示した図である。 図１のモータドライバを含むＩＣダイの別のレイアウトを示した図である。 ボンディングワイヤ抵抗、ひとまとめにされた金属フィンガ抵抗、及びチャネル抵抗を含む理想化されたＭＯＳＦＥＴを示した図である。 導電性フィンガとフィンガの間に並列に接続された従来のＭＯＳＦＥＴの構成を示した図である。 図５に示した構成の等化回路図である。 図５に示した導電性フィンガに沿った電圧を表した図である。 図５に示したＭＯＳＦＥＴの各々の両端の電圧を、抵抗がひとまとめにされたモデル及び寄生抵抗が全くない場合のモデルに対する電圧と比較して表した図である。 ２つのバスが交互に櫛歯状にかみ合わされ配列された構成を示した図である。 ＭＯＳＦＥＴセルの直線的なアレイを示した図である。 ＭＯＳＦＥＴセルの直線的なアレイ上に配列された第１金属層内のバスレイアウトを表した図である。 セルの直線的なアレイ上に配列された第２金属層内のバスを表した図である。 櫛歯状に交互にかみ合わされたフィンガを含むバス構造の上面図である。 図１３に示した隣接する２つのフィンガの断面図である。 第１金属層と第２金属層を含み、それらの上に金属ストラップ層が設けられた構成を示している。 本発明による金属ストラップ層を用いた準バーチカル二重拡散ＭＯＳＦＥＴデバイスの断面図である。 図１６に示されているデバイスの上面図である。 図１６及び図１７に示されているようなデバイスの製造過程を示した図の一つである。 図１６及び図１７に示されているようなデバイスの製造過程を示した図の一つである。 図１６及び図１７に示されているようなデバイスの製造過程を示した図の一つである。 図１６及び図１７に示されているようなデバイスの製造過程を示した図の一つである。 本発明による金属ストラップを含むクローズドセルラテラルデバイスの断面図である。 図２２に示したデバイスと似たデバイスの上面図である。 図２２及び図２３に示したクローズドセルラテラルデバイスの詳細を示した図の一つである。 図２２及び図２３に示したクローズドセルラテラルデバイスの詳細を示した図の一つである。 図２２及び図２３に示したクローズドセルラテラルデバイスの詳細を示した図の一つである。 図２２及び図２３に示されているようなデバイスの製造過程を示した図の一つである。 図２２及び図２３に示されているようなデバイスの製造過程を示した図の一つである。 図２２及び図２３に示されているようなデバイスの製造過程を示した図の一つである。 図２２及び図２３に示されているようなデバイスの製造過程を示した図の一つである。 図２２及び図２３に示したデバイスと似たデバイスの断面図であるが、各ウェルの中により多くのセルが含まれている点が異なる。 本発明の金属ストラップを含む従来のＮＭＯＳデバイスを示した図である。 図３２に似ているが、Ｎドリフト領域がデバイスの各セル内のＮ＋領域に近接して形成されている点が異なるデバイスを示した図である。 ソースセルの各々においてソースとボディが短絡されているパワーＮＭＯＳデバイスを示した図である。 二重拡散されたＰボディ領域とＮドリフト領域とを含むラテラルデバイスを図示している。 図１６に示した準バーチカルデバイスと等価なラテラルデバイスを図示している。 グランド及び電圧供給（ＶＤＤ）バス上に形成された金属ストラップを含むノンパワーＩＣを示した図である。 比較的幅の広い、サドル形に形成された金属ストラップの断面図である。 セグメント化された金属ストラップを示した図である。
符号の説明
１ｄ〜５ｄ スクエア
１ｓ〜５ｓ スクエア
６０ 導電性金属層
６０Ａ〜６０Ｆ 導電性ライン
６０Ｇ バス
６０Ｈ バス
６１ 金属ストラップ層
６１Ａ、６１Ｄ 金属ストラップ
６１Ａａ、６１Ａｂ ストラップ６１Ａの側縁
６２、６３ ワイヤ
６２Ｂ、６３Ｂ ボンディング位置
６４ シリコン基板
６５ 酸化膜
６６ パッシベーション層
６７ ニッケル層
６８ 亜鉛層
６９ 金の層
７０ 第１金属層
７０Ａ〜７０Ｇ 導電性ライン
７１ 第２金属層
７１Ａ、７１Ｂ バス
７２ 金属ストラップ層
７３Ａ〜７３Ｆ Ｐボディ領域
７４Ａ〜７４Ｄ ゲート
７５ ドレイン金属ストラップ
７６Ａ、７６Ｂ 第２金属バス
７７Ａ、７７Ｂ 第１金属バス
７８ ソース金属ストラップ
７９ パッシベーション層
８０ Ｐ基板（P-sub）
８１ Ｐ埋込み層
８２ Ｐ隔離領域（ＰＩＳＯ）
８３ ゲート酸化膜
８４ ポリシリコンゲート
８５Ａ、８５Ｂ Ｐボディ領域
１００Ａ〜１００Ｆ 導電性ライン
１０１Ａ ドレインバス
１０１Ｂ ソースバス
１０２Ａ、１０２Ｂ 金属ストラップ
１１０ Ｐ基板
１１１ Ｐエピタキシャル層
１１２ Ｎ埋込み層
１１３ Ｎウェル
１１４ Ｐウェル
１１５Ａ〜１１５Ｄ ＬＯＣＯＳ酸化領域
１１６Ａ〜１１６Ｄ ゲート
１１７Ａ Ｎ＋コンタクト領域
１１７Ｂ Ｐ＋コンタクト領域
１１８Ａ〜１１８Ｇ バス
１１９Ａ、１１９Ｂ バス
１２０Ａ〜１２０Ｄ 金属ストラップ
１２１Ａ〜１２１Ｄ バス
１４０ グランドバス
ＡＬＳＳ、ＢＬＳＳ、ＣＬＳＳ、ＡＨＳＳ、ＢＨＳＳ、ＣＨＳＳ ＭＯＳＦＥＴ
Ａｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔ 出力パット
Ｄ ドレインフィンガ
ＭＡ〜ＭＦ ＭＯＳＦＥＴ
Ｒｗｉｒｅ ボンディングワイヤ抵抗
Ｒｍｅｔａｌ メタルフィンガ抵抗
Ｓ ソースフィンガ
Ｖｓｏｕｒｃｅ ソースフィンガＳ上の電圧
Ｖｄｒａｉｎ ドレインフィンガＤ上の電圧
ＶＤＤ 端子電圧（供給電圧）

Claims (9)

  1. 集積回路ダイの製造方法であって、
    半導体基板内に半導体デバイスを形成する過程と、
    前記基板上に絶縁層を形成する過程と、
    前記絶縁層を通過するバイアを形成する過程と、
    前記絶縁層上に導電経路を形成し、前記バイアを介して前記半導体デバイスとの電気的コンタクトを形成する過程と、
    前記絶縁層及び前記導電経路上にパッシベーション層を形成する過程と、
    前記パッシベーション層をエッチングして前記導電経路の上に縦方向溝を形成し、前記導電経路の露出面を生成する過程と、
    前記露出面及び前記パッシベーション層上に金属層を被着し、前記金属層をエッチングして前記金属層が前記縦方向溝より大きいサイズになるようにすることを含み、前記露出面上に、且つ前記パッシベーション層のエッジにオーバラップするように、接着層を形成する過程と、
    無電解めっきによる厚い金属層の形成を含み、前記導電経路の全長を覆って、前記パッシベーション層の上面よりも上の所定の高さに配置される上面を有するように、前記接着層上に金属ストラップを形成する過程とを含み、
    前記接着層が形成される領域が、前記金属ストラップが形成される領域を画定するようにすることを特徴とする集積回路ダイの製造方法。
  2. 前記パッシベーション層のエッチング過程がウェットエッチングによって行われることを特徴とする請求項１に記載の方法。
  3. 前記パッシベーション層のエッチング過程がドライエッチングによって行われることを特徴とする請求項１に記載の方法。
  4. 前記パッシベーション層のエッチング過程が反応性イオンエッチングによって行われることを特徴とする請求項１に記載の方法。
  5. 前記厚い金属層が、ニッケル層よりなることを特徴とする請求項１に記載の方法。
  6. 前記金属ストラップの形成過程が、前記厚い金属層の上に金の層をめっきする過程を含むことを特徴とする請求項１に記載の方法。
  7. 前記厚い金属層が、金の層よりなることを特徴とする請求項１に記載の方法。
  8. 前記接着層がチタンを含んでいることを特徴とする請求項１に記載の方法。
  9. 前記接着層が亜鉛を含んでいることを特徴とする請求項１に記載の方法。
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