JP4948307B2 - 半導体レーザ素子およびその製造方法 - Google Patents

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Description

本発明は、半導体レーザ素子およびその製造方法に関し、特に、光導波路が形成された半導体層を備えた半導体レーザ素子およびその製造方法に関する。
従来、ストライプ状の光導波路が形成された半導体層を備えた窒化物系半導体レーザ素子が知られている（たとえば、特許文献１参照）。
図２５は、上記特許文献１に開示された従来のストライプ状の光導波路が形成された半導体層を備えた窒化物系半導体レーザ素子の構造を示した斜視図である。図２５を参照して、上記特許文献１に開示された従来の窒化物系半導体レーザ素子では、ＧａＮ系基板１０１上に、ストライプ状の光導波路を構成するリッジ部１０２ａを有する半導体層１０２が形成されている。このリッジ部１０２ａは、窒化物系半導体レーザ素子の幅方向（Ｇ方向）の中央部に設けられている。半導体層１０２上には、ｐ側電極１０３が設けられている。また、ＧａＮ系基板１０１の裏面上には、ＧａＮ系基板１０１とオーミック接触するｎ側電極１０４が設けられている。また、リッジ部１０２ａと直交するように、劈開面からなる２つのミラー端面１０５および１０６が形成されている。この２つのミラー端面１０５および１０６により、共振器が構成されている。
また、ＧａＮ系基板１０１、半導体層１０２およびｐ側電極１０３には、劈開導入用の溝入れ部１０７が形成されている。この溝入れ部１０７は、劈開面からなる２つのミラー端面１０５および１０６に、中央部に設けられたリッジ部１０２ａを挟み込むように、リッジ部１０２ａから左右両側に、Ｇ方向の同じ距離を隔てて、リッジ部１０２ａと直交する方向に沿って形成されている。すなわち、リッジ部１０２ａに対して左右対称に溝入れ部１０７が形成されている。
また、このような窒化物系半導体レーザ素子では、ｐ側電極１０３に給電するための金属線１０８がｐ側電極１０３にワイヤーボンディングされている。
ここで、従来では、金属線１０８は、ｐ側電極１０３の中央部にワイヤーボンディングされるのが一般的である。特に、窒化物系半導体レーザ素子の小型化により幅方向（Ｇ方向）の長さが小さくなった場合には、ワイヤーボンディングの位置ずれに対する許容差（マージン）を大きくするために、中央部にボンディング位置を合わせる必要がある。
特開２００３−１７７９１号公報
しかしながら、上記特許文献１の構造では、リッジ部１０２ａが窒化物系半導体レーザ素子の中央部に形成されているため、窒化物系半導体レーザ素子の幅方向（Ｇ方向）の長さが小さくなった場合に、ｐ側電極１０３に金属線１０８がボンディングされる際に、金属線１０８は、中央部に設けられたリッジ部１０２ａの真上にボンディングされる。このため、金属線１０８のボンディング時にリッジ部１０２ａ（光導波路）が損傷して、レーザ特性が劣化する場合があるという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、光導波路が損傷するのを抑制することが可能な半導体レーザ素子およびその製造方法を提供することである。
課題を解決するための手段および発明の効果
上記目的を達成するために、この発明の第１の局面による半導体レーザ素子は、窒化物系半導体からなる基板と、基板上に形成され、所定の方向に延びる光導波路が形成された窒化物系半導体からなる半導体層とを備え、光導波路は、半導体層の中央部から一方側に寄った領域に形成され、光導波路の一方側とは反対側の領域に、光導波路から所定の間隔を隔てて、光導波路の端面の延長線上に、光導波路の延びる所定の方向と交差する方向に延びるように、半導体層側から第１の段差が形成されている。
この第１の局面による半導体レーザ素子では、上記のように、所定の方向に延びる光導波路を、半導体層の中央部から一方側に寄った領域に形成することによって、半導体層の上面側に給電するために半導体層の上面側の中央部に金属線をボンディングする場合に、光導波路上に金属線がボンディングされるのを抑制することができるので、ボンディング時に光導波路が損傷するのを抑制することができる。これにより、レーザ特性が劣化するのを抑制することができる。また、光導波路の一方側とは反対側の領域に、光導波路から所定の間隔を隔てて、半導体層側から第１の段差を形成することによって、第１の段差を光導波路から離れた位置に形成することができるので、第１の段差を半導体層側から形成する際に、光導波路が損傷するのを抑制することができる。これによっても、レーザ特性が劣化するのを抑制することができる。
上記構成において、好ましくは、半導体層上に形成された電極層をさらに備え、電極層は、第１の段差から所定の間隔を隔てて形成されている。このように構成すれば、電極層と第１の段差とが所定の間隔を隔てて形成されているために、電極層を構成する導電性の材料が飛散した場合であっても、第１の段差部分に付着することに起因してリーク電流が増加するのを抑制することができる。
上記構成において、好ましくは、光導波路は、半導体レーザ素子の中心から約２０μｍ以上離れた位置に配置されている。このように構成すれば、半導体層側の面に一般的に用いられる直径約３０μｍの給電用ワイヤを用いた場合であっても、光道波路への損傷を回避しつつ、給電用ワイヤを半導体レーザ素子の中央部に接続することができる。
上記構成において、好ましくは、光導波路の延びる所定の方向に沿って、基板側から第２の段差が形成されている。
この発明の第２の局面による半導体レーザ素子の製造方法は、窒化物系半導体からなる基板上に、所定の方向に延びる複数の光導波路を含む窒化物系半導体からなる半導体層を形成する工程と、複数の光導波路間に、光導波路の延びる所定の方向と交差する方向に延びるように、半導体層側から複数の劈開導入用凹部を形成する工程と、複数の劈開導入用凹部に沿って劈開を行う工程と、半導体レーザ素子が、半導体層の中央部から一方側に寄った領域に光導波路を有するように、光導波路の延びる所定の方向に沿って分離を行う工程とを備えている。
この第２の局面による半導体レーザ素子の製造方法では、上記のように、半導体レーザ素子が、半導体層の中央部から一方側に寄った領域に光導波路を有するように、分離を行う工程を設けることによって、半導体層の上面側に給電するために半導体層の上面側の中央部に金属線をボンディングした場合に、光導波路上に金属線がボンディングされるのを抑制することができるので、ボンディング時に光導波路が損傷するのを抑制することができる。これにより、レーザ特性が劣化するのを抑制することができる。
上記構成において、好ましくは、複数の光導波路を含む窒化物系半導体からなる半導体層を形成する工程は、異なる２つの間隔を交互に有するように、複数の光導波路を形成する工程を含み、劈開導入用凹部を形成する工程は、異なる２つの間隔のうちの大きい間隔を有する隣接する光導波路間に、劈開導入用凹部を形成する工程を含む。
この場合、好ましくは、複数の光導波路を形成する工程は、異なる２つの間隔のうちの大きい間隔を有する隣接する光導波路間に、基板および半導体層の少なくともいずれか一方の結晶欠陥が多い領域が位置するように、複数の光導波路を形成する工程を含む。
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、光導波路の延びる所定の方向に沿って分離を行う工程は、半導体レーザ素子が、半導体層の中央部から一方側に寄った領域に光導波路を有するとともに、光導波路の一方側とは反対側の領域に、劈開導入用凹部を有するように分離を行う工程を含む。このように構成すれば、劈開導入用凹部を光導波路から離れた位置に形成することができるので、劈開導入用凹部を半導体層側から形成する際に、光導波路が損傷するのを抑制することができる。これによっても、レーザ特性が劣化するのを抑制することができる。また、上記のように構成すれば、劈開導入用凹部を有する部分の領域だけ半導体レーザ素子のサイズが大きくなるので、製造プロセスにおける素子の取り扱いを容易に行うことができる。
図１は、本発明の概念を説明するための斜視図である。まず、図１を参照して、本発明の具体的な実施形態を説明する前に本発明の概念について説明する。
本発明の半導体レーザ素子には、図１に示すように、基板１上に、基板１の中央部から一方側（矢印Ａ方向）に寄った領域に所定の方向（Ｃ方向）に延びる光導波路を構成する電流注入領域２ａを有する半導体層２が形成されている。電流注入領域２ａの上面以外の半導体層２上には、電流ブロック層３が形成されている。また、電流ブロック層３上には、半導体層２の電流注入領域２ａとオーミック接触する第１電極４が設けられている。また、基板１の裏面上には、基板１とオーミック接触する第２電極５が設けられている。また、電流注入領域２ａ（光導波路）と直交するように、２つの劈開面６および７が形成されている。
また、半導体層２、電流ブロック層３および第１電極４には、劈開を行うための劈開導入用段差（第１の段差）８ａおよび８ｂが形成されている。この劈開導入用段差（第１の段差）８ａおよび８ｂは、電流注入領域２ａ（光導波路）の一方側（矢印Ａ方向側）とは反対側（矢印Ｂ方向側）の領域のみに、電流注入領域２ａ（光導波路）から所定の間隔を隔てて、電流注入領域２ａ（光導波路）と直交する方向（矢印Ａ方向（矢印Ｂ方向））に沿って延びるように形成されている。
基板１は、窒化物を含む六方晶構造を有する半導体からなるとともに、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮ、ＴｌＮ、または、これらの混晶からなる。また、基板１は、ｎ型の導電性を有するものでもよいし、ｐ型の導電性を有するものでもよい。基板１の面方位に関しては、{０００１}面、{１１−２２}面、{１１−２０}面または{１−１００}面などの基板を用いることができる。この場合、劈開面６および７の平坦性および劈開のしやすさの観点から、劈開面６および７を{１−１００}面、または、{０００１}面とするのが好ましい。
また、半導体層２は、少なくとも基板１と異なる導電型の層を含んでいる。また、この半導体層２は、活性層を含んでいてもよい。この場合、活性層の基板１と反対側（上側）の面上に、基板１と異なる導電型の層を有していてもよい。さらに、活性層は、バンドギャップが活性層よりも大きく、互いに異なる導電型の２つの層に挟まれていてもよい。この場合、互いに異なる導電型の２つの層のうちの一方が、基板１であってもよい。
また、電流注入領域２ａは、図１に示したように、断面形状が凸型のリッジ部により形成されていてもよいし、凸型のリッジ部を設けずに電流ブロック層３にＣ方向に延びる開口部（図示せず）を設けるとともに、開口部を介して開口部により規定される電流注入領域２ａと第１電極４とを接続してもよい。
また、電流注入領域２ａは、良好な劈開面が得られる面方位である{１−１００}面と直交する＜１−１００＞方向（Ｃ方向）に沿って形成するのが好ましい。
また、半導体層２は、窒化物を含む六方晶構造を有する半導体からなるとともに、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮ、ＴｌＮ、または、これらの混晶からなる。また、半導体層２を構成する各層（基板１と異なる導電型の層、活性層、互いに異なる導電型の２つの層など）のバンドギャップは、その層を構成する材料や混晶の比率を変えることにより、所望の値に設定することができる。
また、ｎ型の基板１および半導体層２のｎ型の層に導入するドーパントとしては、炭素、酸素、シリコン、硫黄、ゲルマニウム、セレンおよびテルルなどを用いることができるとともに、ｐ型の基板１および半導体層２のｐ型の層に導入するドーパントとしては、ベリリウム、マグネシウムおよび亜鉛などを用いることができる。
また、電流ブロック層３は、電流注入領域２ａ以外の領域への電流の注入を阻害するためのものであり、絶縁物または高抵抗材料により形成することができる。具体的には、アルミニウム、シリコン、チタン、亜鉛、ガリウム、ジルコニウム、インジウムおよびハフニウムなどの酸化物または窒化物を用いることができる。
また、第１電極４および第２電極５は、それぞれ、電流注入領域２ａおよび基板１に給電するためのオーミック電極であり、共に導電性を有する材料からなる。第１電極４および第２電極５は、アルミニウム、シリコン、チタン、クロム、ニッケル、ゲルマニウム、ロジウム、パラジウム、銀、インジウム、錫、白金、金、その合金、または、それらの層を積層した多層構造により構成していてもよい。なお、第１電極４および第２電極５は、劈開面６および７から所定の間隔を隔てて形成されてもよい。また、第１電極４および第２電極５は、素子の側面（光導波路と平行な側面）から所定の間隔を隔てて形成されてもよい。
劈開導入用段差（第１の段差）８ａおよび８ｂは、劈開を正常に行うための凹部であり、ダイヤモンドポイントなどの先端の尖った硬い道具を用いて、罫書くことにより形成してもよいし、レーザビームおよびイオンビームなどの高エネルギーを有するビームを所望領域にのみ照射することにより、その部分の材料を蒸発させて形成してもよい。
以下、上記した本発明の概念を具体化した実施形態を図面に基づいて説明する。
（第１実施形態）
図２は、本発明の第１実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。図３は、図２に示したＧａＮ系半導体レーザチップの半導体層の詳細構造を示した断面図である。まず、図２および図３を参照して、第１実施形態によるＧａＮ系半導体レーザチップの構造について説明する。第１実施形態では、本発明の半導体レーザ素子の一例として、ＧａＮ系半導体レーザチップについて説明する。なお、第１実施形態によるＧａＮ系半導体レーザチップは、４００ｎｍ帯半導体レーザチップ（青紫色レーザダイオード）である。
第１実施形態によるＧａＮ系半導体レーザチップでは、図２に示すように、ｎ型ＧａＮ基板１１上に、後述する活性層２４（図３参照）を含むとともに、ｐｎ接合を有する半導体層１２が形成されている。この半導体層１２は、Ｆ方向にストライプ状（細長状）に延びる光導波路を構成するリッジ部１２ａを含む。なお、ｎ型ＧａＮ基板１１は、本発明の「基板」の一例である。このＧａＮ系半導体レーザチップの矢印Ｄ方向（矢印Ｅ方向）の長さ（幅）は、約２００μｍに形成されているとともに、Ｆ方向の長さ（奥行き）は、約４００μｍに形成されている。また、劈開方向（リッジ部１２ａと実質的に直交する方向）（矢印Ｄ方向（矢印Ｅ方向））は、＜１１−２０＞方向である。また、レーザ光が出射される面（後述する劈開面１７または１８）は、Ｍ面（{１−１００}面）である。
ここで、第１実施形態では、リッジ部１２ａは、ＧａＮ系半導体レーザチップ（ｎ型ＧａＮ基板１１）の矢印Ｄ方向（矢印Ｅ方向）の中央部１００から一方側（矢印Ｄ方向側）に距離Ｗ０（＝約３０μｍ）だけ寄った領域に形成されているとともに、ＧａＮ系半導体レーザチップ（ｎ型ＧａＮ基板１１）の一方側（矢印Ｄ方向側）の端部から所定の距離Ｗ１（＝約７０μｍ）だけ内側に形成されている。このリッジ部１２ａの上面上には、リッジ部１２ａ側（下側）から順にＰｔ膜およびＰｄ膜が積層されたｐ側電極１３が形成されている。また、半導体層１２上には、ｐ側電極１３を覆うように、約３００ｎｍの厚みを有するＳｉＯ２膜からなる電流ブロック層１４が形成されている。この電流ブロック層１４のｐ側電極１３の真上のＦ方向の両端部（後述する劈開面１７および１８）近傍以外の領域には、開口部１４ａが設けられている。また、ｐ側電極１３および電流ブロック層１４上のＧａＮ系半導体レーザチップ（ｎ型ＧａＮ基板１１）の端面（４辺）から約３０μｍ内側の線によって囲まれる領域には、ｐ側電極１３および電流ブロック層１４側（下側）から順にＴｉ膜およびＡｕ膜が積層されたｐ側パッド電極１５が形成されている。なお、ｐ側パッド電極１５は、本発明の「電極層」の一例である。このｐ側パッド電極１５の矢印Ｄ方向（矢印Ｅ方向）の長さ（幅）は、約１４０μｍに形成されているとともに、Ｆ方向の長さ（奥行き）は、約３４０μｍに形成されている。また、ＧａＮ系半導体レーザチップ（ｎ型ＧａＮ基板１１）の裏面上には、ｎ型ＧａＮ基板１１側（上側）から順にＴｉ膜、Ｐｔ膜およびＡｕ膜が積層されたｎ側電極１６が形成されている。
また、光導波路を構成するリッジ部１２ａと直交するように、２つの劈開面１７および１８が形成されている。この２つの劈開面１７および１８により、共振器が構成されている。
また、第１実施形態では、ｎ型ＧａＮ基板１１、半導体層１２および電流ブロック層１４には、ＧａＮ系半導体レーザチップの上面側から、約２０μｍの深さを有する劈開を行うための劈開導入用段差１９ａおよび１９ｂが形成されている。なお、劈開導入用段差１９ａおよび１９ｂは、本発明の「第１の段差」の一例である。この劈開導入用段差１９ａおよび１９ｂは、リッジ部１２ａの一方側（矢印Ｄ方向側）とは反対側（矢印Ｅ方向側）の領域のみに、リッジ部１２ａ（光導波路）から所定の間隔（約７０μｍ以上）を隔てて、リッジ部１２ａ（光導波路）と直交する方向（矢印Ｄ方向（矢印Ｅ方向））に沿ってそれぞれ形成されている。
また、第１実施形態では、劈開導入用段差１９ａおよび１９ｂは、劈開導入用段差１９ａおよび１９ｂの矢印Ｄ方向（矢印Ｅ方向）の中央部が、リッジ部１２ａの（光導波路）から矢印Ｅ方向側に所定の距離Ｗ２（＝約１００μｍ）隔てて配置されるとともに、ＧａＮ系半導体レーザチップ（ｎ型ＧａＮ基板１１）の矢印Ｅ方向側の端面から所定の距離Ｗ３（＝約３０μｍ）を隔てて配置されている。
また、第１実施形態では、劈開導入用段差１９ａおよび１９ｂは、ｐ側パッド電極１５が形成されていない領域に形成されている。
また、第１実施形態では、ｎ型ＧａＮ基板１１およびｎ側電極１６の矢印Ｄ方向および矢印Ｅ方向の端部には、ＧａＮ系半導体レーザチップの裏面側から、リッジ部１２ａ（光導波路）の延びる方向（Ｆ方向）に沿って、分離を行うための分離導入用段差２０ａおよび２０ｂがそれぞれ形成されている。なお、分離導入用段差２０ａおよび２０ｂは、本発明の「第２の段差」の一例である。
ｎ型ＧａＮ基板１１および半導体層１２の詳細構造としては、ｎ型ＧａＮ基板１１は、酸素がドープされているとともに、六方晶構造からなる。また、半導体層１２は、Ｇａ面のＣ面（面方位（０００１））からなる表面を有している。また、半導体層１２は、図３に示すように、ｎ型ＧａＮ基板１１上に配置されるとともに、Ｓｉがドープされたｎ型ＧａＮ層からなるバッファ層２１が形成されている。このバッファ層２１上には、ｎ型Ａｌ０．０５Ｇａ０．９５Ｎからなるｎ型クラッド層２２が形成されている。
また、ｎ型クラッド層２２上には、アンドープＧａＮからなるｎ側光ガイド層２３が形成されている。このｎ側光ガイド層２３上には、多重量子井戸（ＭＱＷ）構造を有する活性層２４が形成されている。この活性層２４は、２つのアンドープＧａＮからなる障壁層（図示せず）と、３つのアンドープＩｎ０．１Ｇａ０．９Ｎからなる井戸層（図示せず）とが交互に積層された構造を有する。
また、活性層２４上には、アンドープＧａＮからなるｐ側光ガイド層２５が形成されている。このｐ側光ガイド層２５上には、アンドープＡｌ０．３Ｇａ０．７Ｎからなるキャップ層２６が形成されている。このキャップ層２６は、活性層２４のＩｎ原子が脱離するのを抑制することにより、活性層２４の結晶品質が劣化するのを抑制する機能を有する。
また、キャップ層２６上には、Ｍｇがドープされるとともに、ｐ型Ａｌ０．０５Ｇａ０．９５Ｎからなるｐ型クラッド層２７が形成されている。このｐ型クラッド層２７は、ｐ型クラッド層２７の上面から所定の領域がエッチングされることにより形成された約１．５μｍの幅を有するとともにＦ方向（図２参照）に延びる凸部を有する。また、ｐ型クラッド層２７の凸部上には、アンドープＩｎ０．０５Ｇａ０．９５Ｎからなるｐ側コンタクト層２８が形成されている。これらｐ型クラッド層２７の凸部とｐ側コンタクト層２８とにより、電流注入領域となるとともに、光導波路を構成するリッジ部１２ａが形成されている。
図４および図５は、図２に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハ状態での製造プロセス（ウェハプロセス）を説明するための斜視図である。次に、図２〜図５を参照して、第１実施形態によるＧａＮ系半導体レーザチップのウェハ状態での製造プロセス（ウェハプロセス）について説明する。
まず、図３に示すように、ＭＯＶＰＥ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：有機金属化学的気相成長）法を用いて、約１１５０℃の基板温度で、ｎ型ＧａＮ基板１１上に、Ｓｉがドープされたｎ型ＧａＮ層からなるバッファ層２１、ｎ型Ａｌ０．０５Ｇａ０．９５Ｎからなるｎ型クラッド層２２、および、アンドープＧａＮからなるｎ側光ガイド層２３を順次成長させる。
この後、ＭＯＶＰＥ法を用いて、約８５０℃の基板温度で、ｎ側光ガイド層２３上に、３つのアンドープＩｎ０．１Ｇａ０．９Ｎからなる井戸層（図示せず）と、２つのアンドープＧａＮからなる障壁層（図示せず）とを交互に成長させることにより、活性層２４を形成する。続いて、活性層２４上に、アンドープＧａＮからなるｐ側光ガイド層２５と、アンドープＡｌ０．３Ｇａ０．７Ｎからなるキャップ層２６とを順次形成する。
この後、ＭＯＶＰＥ法を用いて、約１１５０℃の基板温度で、キャップ層２６上に、Ｍｇがドープされ、ｐ型Ａｌ０．０５Ｇａ０．９５Ｎからなるｐ型クラッド層２７を成長させる。
次に、ＭＯＶＰＥ法を用いて、約８５０℃の基板温度で、ｐ型クラッド層２７上に、アンドープＩｎ０．０５Ｇａ０．９５Ｎからなるｐ側コンタクト層２８を形成する。
その後、真空蒸着法およびエッチング技術を用いて、リッジ部１２ａおよびｐ側電極１３を形成する。具体的には、真空蒸着法を用いて、ｐ側コンタクト層２８上に、ｐ側コンタクト層２８側（下側）から順にＰｔ膜およびＰｄ膜を形成する。次に、エッチング技術を用いて、Ｆ方向（図２参照）に延びるレジスト（図示せず）をマスクとして、Ｐｔ膜およびＰｄ膜をエッチングするとともに、ｐ側コンタクト層２８とｐ型クラッド層２７の上面から所定の領域とをエッチングする。これにより、ｐ側コンタクト層２８およびｐ型クラッド層２７の凸部により構成される約１．５μｍの幅を有するリッジ部１２ａと、リッジ部１２ａ上に配置されるｐ側電極１３とが形成される。このとき、リッジ部１２ａは、約２００μｍ間隔で劈開方向である＜１１−２０＞方向（矢印Ｄ方向（矢印Ｅ方向））と実質的に直交する方向（＜１−１００＞方向）（Ｆ方向（図２参照））にストライプ状（細長状）に延びるように形成される。また、リッジ部１２ａは、電流注入領域および光導波路としての機能を有する。このようにして、バッファ層２１、ｎ型クラッド層２２、ｎ側光ガイド層２３、活性層２４、ｐ側光ガイド層２５、キャップ層２６、ｐ型クラッド層２７およびｐ側コンタクト層２８からなる半導体層１２が形成される。
その後、図４に示すように、プラズマＣＶＤ法を用いて、半導体層１２上に、ｐ側電極１３を覆うように、約３００ｎｍの厚みを有するＳｉＯ２膜からなる電流ブロック層１４を形成する。
次に、エッチング技術を用いて、フォトレジスト（図示せず）をマスクとして、電流ブロック層１４をエッチングして、ｐ側電極１３の真上の領域のうちの劈開面形成領域近傍以外の電流ブロック層１４の部分に開口部１４ａを形成する。これにより、ｐ側電極１３の上面が露出される。
その後、図５に示すように、真空蒸着法およびリフトオフ法を用いて、ｐ側電極１３および電流ブロック層１４の所定の領域上に、ｐ側電極１３および電流ブロック層１４側（下側）から順にＴｉ膜およびＡｕ膜を積層することにより、ｐ側パッド電極１５を形成する。具体的には、電流ブロック層１４上のＧａＮ系半導体レーザチップ（ｎ型ＧａＮ基板１１）の端面（４辺）となる位置から約３０μｍ内側の線によって囲まれる領域以外の領域（端面となる位置から約３０μｍまでの領域）に、フォトレジスト（図示せず）を形成する。そして、真空蒸着法を用いて、ｐ側電極１３および電流ブロック層１４上に、ｐ側電極１３および電流ブロック層１４側（下側）から順にＴｉ膜およびＡｕ膜を形成する。その後、リフトオフ法を用いて、フォトレジスト（図示せず）を除去することにより、ｐ側電極１３および電流ブロック層１４上のＧａＮ系半導体レーザチップ（ｎ型ＧａＮ基板１１）の端面（４辺）となる位置から約３０μｍ内側の線によって囲まれる領域（端面となる位置から約３０μｍまでの領域以外の領域）に、ｐ側パッド電極１５が形成される。このとき、ｐ側パッド電極１５は、ｐ側パッド電極１５の矢印Ｄ方向（矢印Ｅ方向）の中央部が光導波路を構成するリッジ部１２ａから一方側（矢印Ｄ方向側）とは反対側（矢印Ｅ方向側）に約３０μｍ寄った領域に配置される。なお、各ｐ側パッド電極１５は、矢印Ｄ方向（矢印Ｅ方向）の長さ（幅）が約１４０μｍに形成されるとともに、Ｆ方向の長さ（奥行き）が約３４０μｍに形成される。
次に、ｎ型ＧａＮ基板１１の厚みが、たとえば、約１００μｍになるまで、ｎ型ＧａＮ基板１１の裏面側を研磨する。
その後、真空蒸着法を用いて、ｎ型ＧａＮ基板１１の裏面上に、ｎ型ＧａＮ基板１１側（上側）から順にＴｉ膜、Ｐｔ膜およびＡｕ膜を積層することにより、ｎ側電極１６を形成する。
以上のようにして、ＧａＮ系半導体レーザチップがマトリクス状に配置されたウェハが完成する。
図６〜図９は、図２に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための図である。次に、図２および図６〜図９を参照して、第１実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）について説明する。
まず、図６に示すように、半導体層１２側（上側）から、ストライプ状のリッジ部１２ａの延びる方向（Ｆ方向）に沿って約４００μｍの間隔を隔てて、ダイヤモンドポイントまたはレーザ光などを用いてリッジ部１２ａと直交する方向（矢印Ｄ方向および矢印Ｅ方向）に延びる劈開導入用凹部１９を形成する。このとき、劈開導入用凹部１９を、ｐ側パッド電極１５が形成されていない領域に形成するので、ダイヤモンドポイントまたはレーザ光などにより形成する際に金属くずなどが発生するのを抑制することが可能である。これにより、ｐ側層（ｐ型クラッド層２７、ｐ側コンタクト層２８、ｐ側電極１３およびｐ側パッド電極１５）と、ｎ側層（ｎ側電極１６、ｎ型ＧａＮ基板１１、バッファ層２１およびｎ型クラッド層２２）との間で、金属くずなどにより電気的に短絡するのを抑制することが可能である。
また、第１実施形態では、劈開導入用凹部１９は、矢印Ｄ方向（矢印Ｅ方向）に約２００μｍ毎に形成されたリッジ部１２ａから約７０μｍの領域には形成されず、劈開導入用凹部１９の矢印Ｄ方向（矢印Ｅ方向）の中央部が、隣接するリッジ部１２ａ（光導波路）から所定の距離Ｗ４（＝約１００μｍ）ずつ隔てて形成される。すなわち、劈開導入用凹部１９は、劈開導入用凹部１９の矢印Ｄ方向（矢印Ｅ方向）の中央部が、隣接するリッジ部１２ａ（光導波路）間の中間位置に配置されるように形成される。これにより、劈開導入用凹部１９とリッジ部１２ａとの距離が小さくなるのを抑制することが可能となるので、劈開導入用凹部１９を形成する際にリッジ部１２ａを損傷してしまうのを抑制することが可能となる。また、劈開導入用凹部１９は、約２０μｍの深さを有するように形成されるとともに、ＧａＮ系半導体レーザチップの上面側から、ｎ型ＧａＮ基板１１、半導体層１２および電流ブロック層１４に形成される。なお、ウェハが劈開される前の状態では、劈開導入用凹部１９は、溝状に形成されている。
この状態で、図７に示すように、ウェハの上側が開くようにｎ型ＧａＮ基板１１の下側を支点として荷重を印加することにより、ウェハを、劈開導入用凹部１９の位置で矢印Ｄ方向（矢印Ｅ方向）（図６参照）に沿って劈開する。これにより、ウェハは、図８に示すように、ＧａＮ系半導体レーザチップが矢印Ｄ方向（矢印Ｅ方向）に１列に配置されたバー状に形成される。この際、ウェハは、上側が開くようにｎ型ＧａＮ基板１１の下側を支点として劈開されるので、半導体層１２のリッジ部１２ａに荷重がかかるのを抑制することが可能である。これにより、半導体層１２のリッジ部１２ａが機械的に損傷するのを抑制することが可能となるので、レーザ特性が劣化するのを抑制することが可能である。
次に、図８および図９に示すように、バー状に劈開されたウェハのｎ型ＧａＮ基板１１の裏面側から、約２００μｍの間隔で、ストライプ状のリッジ部１２ａの延びる方向（Ｆ方向）（図８参照）にダイヤモンドポイントまたはレーザ光などを用いて分離導入用凹部２０を形成する。このとき、分離導入用凹部２０を、リッジ部１２ａから矢印Ｄ方向に約７０μｍ離れた位置に形成するとともに、リッジ部１２ａから矢印Ｅ方向に約１３０μｍ離れた位置に形成する。また、分離導入用凹部２０は、ＧａＮ系半導体レーザチップの裏面側から、ｎ型ＧａＮ基板１１およびｎ側電極１６に形成される。これにより、リッジ部１２ａをＧａＮ系半導体レーザチップの矢印Ｄ方向側に寄せて配置する場合にも、分離導入用凹部２０をリッジ部１２ａから厚み方向（上下方向）に所定の距離を隔てて形成することが可能となるので、分離導入用凹部２０を形成する際にリッジ部１２ａを損傷してしまうのを抑制することが可能となる。なお、バー状に劈開されたウェハが分離される前の状態では、分離導入用凹部２０は、溝状に形成されている。
この状態で、図９に示すように、ＧａＮ系半導体レーザチップの下側が開くように半導体層１２側（上側）を支点として荷重を印加することにより、バー状のウェハを、分離導入用凹部２０の位置でＦ方向（図８参照）に沿って分離する。これにより、バー状のウェハが、図２に示すように、約２００μｍの矢印Ｄ方向（矢印Ｅ方向）の長さ（幅）および約４００μｍのＦ方向の長さ（奥行き）を有するＧａＮ系半導体レーザチップに分割されて、ＧａＮ系半導体レーザチップが多数製造される。
第１実施形態では、上記のように、Ｆ方向にストライプ状（細長状）に延びる光導波路を構成するリッジ部１２ａを、半導体層１２の矢印Ｄ方向（矢印Ｅ方向）の中央部から一方側（矢印Ｄ方向側）に距離Ｗ０（＝約３０μｍ）だけ寄った領域に形成することによって、半導体層１２の上面側に給電するために半導体層１２の上面側の中央部に金属線をボンディングする場合に、光導波路を構成するリッジ部１２ａ上に金属線がボンディングされるのを抑制することができるので、ボンディング時に光導波路を構成するリッジ部１２ａが損傷するのを抑制することができる。これにより、レーザ特性が劣化するのを抑制することができる。また、リッジ部１２ａの一方側とは反対側（矢印Ｅ方向側）の領域に、半導体層１２側（上側）から劈開導入用段差１９ａおよび１９ｂ（劈開導入用凹部１９）を形成することによって、劈開導入用段差１９ａおよび１９ｂ（劈開導入用凹部１９）を光導波路を構成するリッジ部１２ａから離れた位置に形成することができるので、劈開導入用段差１９ａおよび１９ｂ（劈開導入用凹部１９）を半導体層１２側（上側）から形成する際に、光導波路を構成するリッジ部１２ａが損傷するのを抑制することができる。これによっても、レーザ特性が劣化するのを抑制することができる。
（第１実施形態の第１変形例）
図１０は、本発明の第１実施形態の第１変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。この第１実施形態の第１変形例によるＧａＮ系半導体レーザチップでは、上記第１実施形態と異なり、図１０に示すように、ＧａＮ系半導体レーザチップの上面側（半導体層１２側）から形成された劈開導入用段差１９ａおよび１９ｂに加えて、下面側（ｎ型ＧａＮ基板１１側）からも劈開導入用段差２９ａおよび２９ｂ（劈開導入用凹部２９）を形成している。特に、この劈開導入用段差２９ａおよび２９ｂは、リッジ部１２ａ（光導波路）と直交する方向（矢印Ｄ方向（矢印Ｅ方向））に沿って劈開面１７および１８の全域にわたってそれぞれ形成されている。このように構成すれば、製造プロセス（チップ化プロセス）において、より容易にウェハからバー状に劈開を行うことができる。
（第１実施形態の第２変形例）
図１１は、本発明の第１実施形態の第２変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。この第１実施形態の第２変形例によるＧａＮ系半導体レーザチップでは、上記第１実施形態の第１変形例と異なり、図１１に示すように、劈開導入用段差２９ｃおよび２９ｄ（劈開導入用凹部２９）は、劈開導入用段差１９ａおよび１９ｂと実質的に対向する一部の領域にのみ形成されており、リッジ部１２ａ（光導波路）と対向する領域には形成されていない。このように構成すれば、上記第１実施形態の第１変形例と同様の効果に加えて、たとえば、ｎ型ＧａＮ基板１１を薄く形成した状態でダイヤモンドポイントを用いて劈開導入用凹部２９を設ける場合に、スクライブに伴う衝撃がリッジ部１２ａ（光導波路）に対して影響するのを抑制することができる。また、上記のように構成すれば、たとえば、ダイヤモンドポイントを用いて劈開導入用凹部２９を設ける場合、劈開導入用凹部２９をリッジ部１２ａと直交する方向（矢印Ｄ方向（矢印Ｅ方向））に沿って劈開面１７および１８の全域にわたって設ける必要がないので、ダイヤモンドポイントの磨耗を抑制することができる。
（第１実施形態の第３変形例）
図１２は、本発明の第１実施形態の第３変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。この第１実施形態の第３変形例によるＧａＮ系半導体レーザチップでは、上記第１実施形態の第２変形例と異なり、図１２に示すように、劈開導入用段差２９ｅおよび２９ｆ（劈開導入用凹部２９）は、リッジ部１２ａ（光導波路）と実質的に対向する位置にのみ形成されており、ＧａＮ系半導体レーザチップの上面側に形成された劈開導入用段差１９ａおよび１９ｂと対向する位置には形成されていない。このように構成すれば、たとえば、ダイヤモンドポイントを用いて劈開導入用凹部２９を設ける場合、劈開導入用凹部２９をリッジ部１２ａと直交する方向（矢印Ｄ方向（矢印Ｅ方向））に沿って劈開面１７および１８の全域にわたって設ける必要がないので、ダイヤモンドポイントの磨耗を抑制することができる。また、劈開導入用段差２９ａおよび２９ｂと、劈開導入用段差２９ｅおよび２９ｆとが、それぞれ、ＧａＮ系半導体レーザチップの上面側と下面側とで互い違いに設けられるので、製造プロセス（チップ化プロセス）において、より容易にウェハからバー状に劈開を行うことができる。
（第１実施形態の第４変形例）
図１３は、本発明の第１実施形態の第４変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。この第１実施形態の第４変形例によるＧａＮ系半導体レーザチップでは、上記第１実施形態と異なり、図１３に示すように、ウェハからバー状に劈開する際に、リッジ部１２ａから矢印Ｄ方向に約４０μｍの位置、および、リッジ部１２ａから矢印Ｅ方向に約１００μｍの位置において、それぞれ、リッジ部１２ａが延びる方向（矢印Ｆ方向）に沿って分割線２００（破線）に沿ってバー状のウェハを分離するように構成されている。なお、図１３において、実線で示した部分が、分離後のＧａＮ系半導体レーザチップである。このように構成すれば、リッジ部１２ａをＧａＮ系半導体レーザチップの中心から約３０μｍずらすとともに、劈開導入用段差１９ａおよび１９ｂ（劈開導入用凹部１９）（破線で示す）をＧａＮ系半導体レーザチップから完全に除去するように分離することができる。これにより、劈開導入用段差１９ａおよび１９ｂを介したリーク電流の発生を抑制することができるので、レーザ素子の信頼性をより向上させることができる。
（第２実施形態）
図１４は、本発明の第２実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。図１４を参照して、この第２実施形態では、上記第１実施形態と異なり、劈開導入用段差をＧａＮ系半導体レーザチップの端部まで形成する場合について説明する。
この第２実施形態によるＧａＮ系半導体レーザチップでは、図１４に示すように、上記第１実施形態と同様、ｎ型ＧａＮ基板３１上に、Ｆ方向にストライプ状（細長状）に延びる光導波路を構成するリッジ部３２ａを含む半導体層３２が形成されている。なお、ｎ型ＧａＮ基板３１は、本発明の「基板」の一例である。また、半導体層３２上には、ｐ側電極１３を覆うように、約３００ｎｍの厚みを有するＳｉＯ２膜からなる電流ブロック層３４が形成されている。また、光導波路を構成するリッジ部３２ａと直交するように、共振器を構成する２つの劈開面３７および３８が形成されている。
ここで、第２実施形態では、ｎ型ＧａＮ基板３１、半導体層３２および電流ブロック層３４には、上記第１実施形態と異なり、ＧａＮ系半導体レーザチップの矢印Ｅ方向側の端部まで延びるように、約６０μｍの矢印Ｄ方向（矢印Ｅ方向）の長さを有する劈開導入用段差３９ａおよび３９ｂが形成されている。なお、劈開導入用段差３９ａおよび３９ｂは、本発明の「第１の段差」の一例である。
なお、第２実施形態のその他の構造は、上記第１実施形態と同様である。
図１５は、図１４に示した第２実施形態によるＧａＮ系半導体レーザチップの製造プロセスを説明するための平面図である。まず、図１４および図１５を参照して、第２実施形態によるＧａＮ系半導体レーザチップのウェハ状態での製造プロセス（ウェハプロセス）について説明する。
まず、図１４に示すように、上記第１実施形態と同様のプロセスを用いて、ｎ型ＧａＮ基板３１上に、ｐ側コンタクト層（図示せず）までを形成する。その後、真空蒸着法およびエッチング技術を用いて、リッジ部３２ａおよびｐ側電極１３を形成する。
このとき、第２実施形態では、図１５に示すように、所定の間隔Ｗ５（＝約１４０μｍ）およびＷ６（＝約２６０μｍ）の異なる２つの間隔を交互に有するように、複数のリッジ部３２ａを形成する。
その後、上記第１実施形態と同様のプロセスを用いて、図１４および図１５に示すように、ｐ側電極１３（図１４参照）および電流ブロック層３４上のＧａＮ系半導体レーザチップ（ｎ型ＧａＮ基板３１）の端面（４辺）となる位置から約３０μｍ内側の線によって囲まれる領域（端面となる位置から約３０μｍまでの領域以外の領域）に、ｐ側パッド電極１５を形成する。このとき、第２実施形態では、ｐ側パッド電極１５は、ｐ側パッド電極１５の矢印Ｄ方向（矢印Ｅ方向）の中央部が光導波路を構成するリッジ部３２ａから矢印Ｄ方向側または矢印Ｅ方向側に約３０μｍ寄った領域に配置される。
なお、第２実施形態のその他のウェハ状態での製造プロセス（ウェハプロセス）は、上記第１実施形態のウェハ状態での製造プロセスと同様である。
図１６は、図１４に示した第２実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための平面図である。次に、図１４〜図１６を参照して、第２実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）について説明する。
まず、上記第１実施形態と同様のプロセスを用いて、図１５に示すように、ウェハの半導体層３２側（上側）から、ストライプ状のリッジ部３２ａの延びる方向（Ｆ方向）に沿って約４００μｍの間隔を隔てて、ダイヤモンドポイントまたはレーザ光などを用いてリッジ部３２ａと直交する方向（矢印Ｄ方向および矢印Ｅ方向）に延びる劈開導入用凹部３９を形成する。
このとき、第２実施形態では、異なる２つの間隔のうちの大きい間隔Ｗ６（＝約２６０μｍ）を有するリッジ部３２ａ（光導波路）間のみに、約１２０μｍの長さを有する劈開導入用凹部３９を形成する。なお、ウェハが劈開される前の状態では、劈開導入用凹部３９は、溝状に形成されている。
また、第２実施形態では、劈開導入用凹部３９を、隣接するリッジ部３２ａから約７０μｍの領域には形成せず、劈開導入用凹部３９の矢印Ｄ方向（矢印Ｅ方向）の中央部を、隣接するリッジ部３２ａ（光導波路）から所定の距離Ｗ７（＝約１３０μｍ）ずつ隔てて形成する。すなわち、劈開導入用凹部３９は、劈開導入用凹部３９の矢印Ｄ方向（矢印Ｅ方向）の中央部が、約２６０μｍの間隔Ｗ６を有する隣接するリッジ部３２ａ（光導波路）間の中間位置に配置されるように形成される。
この状態で、上記第１実施形態と同様のプロセスを用いて、図１６に示すように、ウェハを、ＧａＮ系半導体レーザチップが矢印Ｄ方向（矢印Ｅ方向）に１列に配置されたバー状に形成する。
そして、上記第１実施形態と同様のプロセスを用いて、バー状に劈開されたウェハのｎ型ＧａＮ基板３１（図１４参照）の裏面側から、約２００μｍの間隔で、ストライプ状のリッジ部３２ａの延びる方向（Ｆ方向）に分離導入用凹部２０を形成する。
このとき、第２実施形態では、約１４０μｍの間隔Ｗ５（図１５参照）を有するリッジ部３２ａ（光導波路）間、および、約２６０μｍの間隔Ｗ６（図１５参照）を有するリッジ部３２ａ（光導波路）間のそれぞれの中間位置に、分離導入用凹部２０を形成する。なお、バー状に劈開されたウェハが分離される前の状態では、分離導入用凹部２０は、溝状に形成されている。
なお、第２実施形態のその他のウェハプロセス以降の製造プロセス（チップ化プロセス）は、上記第１実施形態のウェハプロセス以降の製造プロセスと同様である。
第２実施形態では、上記のように、異なる２つの間隔を交互に有するように、複数のリッジ部３２ａ（光導波路）を形成するとともに、異なる２つの間隔のうちの大きい間隔Ｗ６（＝約２６０μｍ）を有する隣接するリッジ部３２ａ（光導波路）間のみに、劈開導入用凹部２０を形成し、かつ、リッジ部３２ａ（光導波路）間の中間位置で分離することによって、リッジ部３２ａを、容易に、ＧａＮ系半導体レーザチップ（ｎ型ＧａＮ基板３１）の一方側に寄せて配置することができる。また、異なる２つの間隔のうちの大きい間隔Ｗ６（＝約２６０μｍ）を有する隣接するリッジ部３２ａ（光導波路）間のみに、劈開導入用凹部２０を形成し、かつ、リッジ部３２ａ（光導波路）間の中間位置で分離することによって、ウェハに形成する劈開導入用凹部２０の数を、上記第１実施形態に比べて、半分に減少することができるので、劈開導入用凹部２０を形成する時間を短縮することができる。
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
（第３実施形態）
図１７は、本発明の第３実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。図１７を参照して、この第３実施形態では、上記第２実施形態と異なり、直線状の結晶欠陥が多い領域を有するｎ型ＧａＮ基板を用いて、ＧａＮ系半導体レーザチップを形成する場合について説明する。なお、第３実施形態で用いるｎ型ＧａＮ基板は、所定の領域に直線状に結晶欠陥を集中して形成することにより、それ以外の広い領域の結晶欠陥を低減させた基板である。
この第３実施形態によるＧａＮ系半導体レーザチップでは、図１７に示すように、上記第２実施形態と同様に、ｎ型ＧａＮ基板４１上に、Ｆ方向にストライプ状（細長状）に延びる光導波路を構成するリッジ部４２ａを含む半導体層４２が形成されている。なお、ｎ型ＧａＮ基板４１は、本発明の「基板」の一例である。
ここで、第３実施形態では、ｎ型ＧａＮ基板４１および半導体層４２の矢印Ｅ方向側の端部近傍には、結晶欠陥の多い領域６０が形成されている。
また、光導波路を構成するリッジ部４２ａと直交するように、共振器を構成する２つの劈開面４７および４８が形成されている。
また、ｎ型ＧａＮ基板４１、半導体層４２および電流ブロック層３４には、上記第２実施形態と同様、ＧａＮ系半導体レーザチップの矢印Ｅ方向側の端部まで延びるように、約６０μｍの矢印Ｄ方向（矢印Ｅ方向）の長さを有する劈開導入用段差４９ａおよび４９ｂが形成されている。なお、劈開導入用段差４９ａおよび４９ｂは、本発明の「第１の段差」の一例である。
また、第３実施形態では、ｎ型ＧａＮ基板４１およびｎ側電極１６には、上記第２実施形態と同様、ＧａＮ系半導体レーザチップの裏面側から、光導波路を構成するリッジ部４２ａの延びる方向（Ｆ方向）に沿って、分離を行うための分離導入用段差５０ａおよび５０ｂがそれぞれ形成されている。なお、分離導入用段差５０ａおよび５０ｂは、本発明の「第２の段差」の一例である。
なお、第３実施形態のその他の構造は、上記第２実施形態と同様である。
図１８は、図１７に示した第３実施形態によるＧａＮ系半導体レーザチップの製造プロセスを説明するための平面図である。まず、図１７および図１８を参照して、第３実施形態によるＧａＮ系半導体レーザチップのウェハ状態での製造プロセス（ウェハプロセス）について説明する。
まず、図１７に示すように、上記第２実施形態と同様のプロセスを用いて、ｎ型ＧａＮ基板４１上に、ｐ側コンタクト層（図示せず）までを形成する。このとき、第３実施形態では、ｎ型ＧａＮ基板４１の結晶欠陥の多い領域６０上に形成される半導体層４２の領域も、結晶欠陥の多い領域６０となる。
そして、上記第２実施形態と同様のプロセスを用いて、リッジ部４２ａおよびｐ側電極１３を形成する。このとき、図１８に示すように、上記第２実施形態と同様、所定の間隔Ｗ８（＝約１４０μｍ）およびＷ９（＝約２６０μｍ）の異なる２つの間隔を交互に有するように、複数のリッジ部４２ａを形成する。
また、第３実施形態では、ｎ型ＧａＮ基板４１および半導体層４２の結晶欠陥の多い領域６０が、異なる２つの間隔のうちの大きい間隔Ｗ９（＝約２６０μｍ）を有するリッジ部４２ａ（光導波路）間の中間位置に配置されるように、リッジ部４２ａ（光導波路）を形成する。
なお、第３実施形態のその他のウェハ状態での製造プロセス（ウェハプロセス）は、上記第２実施形態のウェハ状態での製造プロセスと同様である。
図１９は、図１７に示した第３実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための平面図である。次に、図１７〜図１９を参照して、第３実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）について説明する。
まず、上記第２実施形態と同様のプロセスを用いて、図１８に示すように、ウェハの半導体層４２側（上側）から、ストライプ状のリッジ部４２ａの延びる方向（Ｆ方向）に沿って約４００μｍの間隔を隔てて、ダイヤモンドポイントまたはレーザ光などを用いてリッジ部４２ａと直交する方向（矢印Ｄ方向および矢印Ｅ方向）に延びる劈開導入用凹部４９を形成する。なお、ウェハが劈開される前の状態では、劈開導入用凹部４９は、溝状に形成されている。
このとき、第３実施形態では、劈開導入用凹部４９は、劈開導入用凹部４９の矢印Ｄ方向（矢印Ｅ方向）の中央部が、ｎ型ＧａＮ基板４１および半導体層４２の結晶欠陥の多い領域６０の中央部に配置されるように形成される。
この状態で、上記第２実施形態と同様のプロセスを用いて、図１９に示すように、ウェハを、ＧａＮ系半導体レーザチップが矢印Ｄ方向（矢印Ｅ方向）に１列に配置されたバー状に形成する。この場合、リッジ部４２ａに略平行に設けられた結晶欠陥の多い領域６０は、他の領域と比べて機械的にもろく、領域６０が延びる方向に割れやすい傾向にある。しかしながら、劈開導入用凹部４９を、領域６０を横切る形で実質的に直交するように形成しているので、ウェハを劈開導入用凹部４９に沿うように精度よく劈開してバー状に形成することができる。
そして、上記第２実施形態と同様のプロセスを用いて、バー状に劈開されたウェハのｎ型ＧａＮ基板４１（図１７参照）の裏面側から、約２００μｍの間隔で、ストライプ状のリッジ部４２ａの延びる方向（Ｆ方向）に分離導入用凹部５０を形成する。
このとき、第３実施形態では、約１４０μｍの間隔Ｗ８（図１８参照）を有するリッジ部４２ａ（光導波路）間、および、約２６０μｍの間隔Ｗ９（図１８参照）を有するリッジ部４２ａ（光導波路）間のそれぞれの中間位置に、分離導入用凹部５０を形成する。なお、バー状に劈開されたウェハが分離される前の状態では、分離導入用凹部５０は、溝状に形成されている。
なお、第３実施形態のその他のウェハプロセス以降の製造プロセス（チップ化プロセス）は、上記第２実施形態のウェハプロセス以降の製造プロセスと同様である。
第３実施形態では、上記のように、異なる２つの間隔のうちの大きい間隔Ｗ９（＝約２６０μｍ）を有する隣接するリッジ部４２ａ（光導波路）間の中間位置に、ｎ型ＧａＮ基板４１および半導体層４２の結晶欠陥の多い領域６０が位置するように、複数のリッジ部４２ａ（光導波路）を形成することによって、リッジ部４２ａ（光導波路）を、ｎ型ＧａＮ基板４１および半導体層４２の結晶欠陥の多い領域６０から離れた位置に形成することができるので、ｎ型ＧａＮ基板４１および半導体層４２の結晶欠陥が、リッジ部４２ａ（光導波路）に伝播するのを抑制することができる。これにより、ＧａＮ系半導体レーザチップの信頼性が低下するのを抑制することができる。
なお、第３実施形態のその他の効果は、上記第２実施形態と同様である。
（第４実施形態）
図２０および図２１は、本発明の第４実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。図２２は、図２０および図２１に示した第４実施形態によるＧａＮ系半導体レーザチップの構造を示した平面図である。図２０〜図２２を参照して、この第４実施形態では、上記第２実施形態と異なり、ＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）において、劈開面側から見た断面形状が、略台形形状または略三角形形状を有する劈開導入用凹部（劈開導入用段差）を形成する場合について説明する。
この第４実施形態によるＧａＮ系半導体レーザチップでは、図２０に示すように、上記第２実施形態と同様、ｎ型ＧａＮ基板９１上に、Ｆ方向にストライプ状（細長状）に延びるリッジ部９２ａ（光導波路）を含む半導体層９２が形成されている。なお、ｎ型ＧａＮ基板９１は、本発明の「基板」の一例である。また、半導体層９２上には、ｐ側電極１３を覆うように、約３００ｎｍの厚みを有するＳｉＯ２膜からなる電流ブロック層９４が形成されている。また、光導波路を構成するリッジ部９２ａと直交するように、共振器を構成する２つの劈開面９７および９８が形成されている。
ここで、第４実施形態では、ＧａＮ系半導体レーザチップの上面側に、約５０μｍの深さを有するとともに、劈開面９７側および９８側から見た断面形状が、略台形形状を有するような劈開導入用段差５９ａおよび５９ｂ（劈開導入用凹部５９）が形成されている。すなわち、図２０に示すように、劈開導入用段差５９ａおよび５９ｂは、内側面が半導体層９２側から斜め下方向に向かって形成されるとともに、ｎ型ＧａＮ基板９１に達する位置（深さ）において平坦な底部を有するように形成されている。なお、劈開導入用段差５９ａおよび５９ｂは、本発明の「第１の段差」の一例である。
また、図２２に示すように、劈開導入用段差５９ａおよび５９ｂは、平面的に見て、リッジ部９２ａの延びる方向（Ｆ方向）にも、劈開面９７および９８の一部に段差部９７ａおよび９８ａを有するような形状に形成されている。
また、図２１に示すように、ＧａＮ系半導体レーザチップの上面側に、約５０μｍの深さを有するとともに、劈開面９７側および９８側から見た断面形状が、略三角形形状を有するような劈開導入用段差５９ｃおよび５９ｄ（劈開導入用凹部５９）が形成されている。すなわち、図２１に示すように、劈開導入用段差５９ｃおよび５９ｄは、内側面が半導体層９２側から斜め下方向に向かうとともに、最深部（ｎ型ＧａＮ基板９１に達する）まで深さが単調に変化する斜面部を有するように形成されている。なお、劈開導入用段差５９ｃおよび５９ｄを平面的に見た場合にも、劈開面９７および９８の一部に段差部９７ｂおよび９８ｂ（図２２参照）を有するような形状に形成されている。なお、劈開導入用段差５９ｃおよび５９ｄは、本発明の「第１の段差」の一例である。
なお、第４実施形態のその他の構造は、上記第２実施形態と同様である。また、第４実施形態によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセスおよびチップ化プロセス）は、上記第２実施形態の製造プロセスと同様である。
図２３は、図２０および図２１に示した第４実施形態によるＧａＮ系半導体レーザチップの製造プロセスにより形成された劈開導入用凹部周辺の拡大断面図である。図２４は、図２０および図２１に示した第４実施形態によるＧａＮ系半導体レーザチップの製造工程における劈開導入用凹部間のクラックの発生率および劈開後の良品率を調べた結果を示した図である。図２０〜図２４を参照して、第４実施形態によるＧａＮ系半導体レーザチップの製造プロセスによる効果について説明する。
まず、図２３に示すように、上記した第２実施形態の製造プロセスと同様の製造プロセスを用いて、略台形形状を有する劈開導入用凹部５９をレーザスクライブ装置により作製した。なお、劈開導入用凹部５９の上部（上底）の長さは約１２０μｍであり、左右の斜面部（内側面）の投影長さＬ１およびＬ２と、底部（下底）の長さＬ３は全て約４０μｍずつに作製した。
この際、幅約２００μｍの半導体レーザチップを得るために、ウェハに約４００μｍ周期（図２０の矢印Ｆ方向）で劈開導入用凹部５９を作製したところ、長手方向（図２０の矢印Ｄ方向および矢印Ｅ方向）に隣り合う劈開導入用凹部５９間に、劈開導入用凹部５９同志をつなぐ形でクラックが多く観察された。このクラックは、その断面が実質的に劈開面を形成するものであり、劈開導入用凹部５９間のうちの約４０％程度に上記クラックが発生していたので、劈開工程時の異常は観察されなかった。
また、劈開導入用凹部５９の長手方向の長さＬ０（＝Ｌ１＋Ｌ２＋Ｌ３）を、約５０μｍ〜約１５０μｍまで変化させたウェハを複数作製した。ここで、Ｌ０が約８０μｍ以上の場合は、底部（下底）の長さＬ３がより長く変化するのみであり、Ｌ０が約８０μｍの場合には、劈開導入用凹部５９は、図２１に示すような断面形状が略三角形（Ｖ字形の溝）となった。また、Ｌ０が約５０μｍの場合の断面形状は、上記約８０μｍの場合の断面形状と同様に略三角形であったが、劈開導入用凹部５９の深さＤ（Ｖ字形の溝の深さ）（図２１参照）は、約２０μｍ〜約３０μｍであった。
そして、図２４に示すように、劈開導入用凹部５９の長手方向の長さＬ０に対する劈開導入用凹部５９間のクラックの発生率およびバー状劈開後の良品率を調べた。
図２４を参照して、劈開導入用凹部５９の長手方向の長さＬ０は、約５０μｍ〜約１３０μｍが適切であることが確認された。すなわち、幅約２００μｍの半導体レーザチップを得るためには、劈開導入用凹部５９（図２０参照）の端部からリッジ部９２ａ（図２０参照）までの長さが約７０μｍ以上確保されるのが好ましいのが確認された。
また、上記の略台形形状を有する劈開導入用凹部５９（図２２参照）を形成することによって、劈開導入用凹部５９の端部を形成する際のエネルギーが、劈開導入用凹部５９の底部を形成する際のエネルギーよりも小さいために、劈開導入用凹部５９の端部に近いリッジ部９２ａ（図２０参照）への悪影響が抑制されるとともに、リッジ部９２ａの劣化を抑制することができる。この結果、劈開導入用凹部５９の長手方向の長さＬ０（図２２参照）をより長く形成することができる。なお、劈開導入用凹部５９（図２２参照）の左右の斜面部（内側面）の角度θは、約３０°〜約６０°の範囲で形成されるのが適正であり、半導体レーザチップの厚みが約１００μｍ〜約１５０μｍの範囲では、劈開導入用凹部５９の深さＤ（図２２参照）は、約２０μｍ〜約６０μｍの範囲で形成される場合にレーザ特性が良好な素子を得ることができた。
また、図２２に示すように、劈開導入用段差５９ａ（５９ｃ）および５９ｂ（５９ｄ）を、劈開面９７および９８の一部にも段差部９７ａ（９７ｂ）および９８ａ（９８ｂ）を有するように構成することによって、たとえば、劈開後のバー状素子において、半導体レーザチップの出射側端面および反射側端面に、端面コート膜（単層膜または多層膜からなる絶縁膜）（図２２に破線で示す）を形成した場合に、端面コート膜が剥離するのを抑制することができる。すなわち、完全な平坦面からなる出射側端面（反射側端面）に薄膜を形成した場合、一部の領域に発生した剥離が広範囲に広がる一方、上記のように、劈開面９７および９８の一部に段差部９７ａ（９７ｂ）および９８ａ（９８ｂ）が形成される場合は、薄膜が段差部９７ａ（９７ｂ）および９８ａ（９８ｂ）にも強固に密着するために、端面コート膜の剥離が隣接する半導体レーザチップへ伝播するのを阻止することができる。
また、このような段差部９７ａ（９７ｂ）および９８ａ（９８ｂ）が形成されることによって、バー状劈開時の機械的なストレスや、半導体レーザチップとして作動する際の熱的ストレスなどにより、端面コート膜（破線で示す）が剥離するのを抑制することができる。
また、このような段差部９７ａ（９７ｂ）および９８ａ（９８ｂ）の凹凸（図２２の矢印Ｆ方向の段差部の深さ）については、端面コート膜との密着性の観点から、端面コート膜の厚みの最小値（たとえば約５０ｎｍ）と同じ程度の厚み以上が好ましい。一方、段差部９７ａ（９７ｂ）および９８ａ（９８ｂ）の凹凸が大きくなり過ぎると、共振器長ずれが生じる場合があるため、たとえば、半導体レーザチップを光ピックアップ装置に実装して使用することを考慮すると、共振器長のばらつきの許容範囲から約５ｎｍ以下にするのが好ましい。
なお、第４実施形態のその他の効果は、上記第２実施形態と同様である。
なお、今回開示された実施形態および実施例は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態および実施例の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、ＧａＮ系半導体レーザチップに本発明を適用する例を示したが、本発明はこれに限らず、ＧａＮ系以外の半導体レーザ素子にも適用可能である。
また、上記実施形態では、リッジ部（光導波路）を、ＧａＮ系半導体レーザチップ（ｎ型ＧａＮ基板）の中央部から一方側に距離Ｗ０（＝約３０μｍ）寄った領域に形成した例について説明したが、本発明はこれに限らず、リッジ部を、ＧａＮ系半導体レーザチップの中央部から一方側に約３０μｍ以外の長さだけ寄った領域に形成してもよい。この場合、リッジ部を、ＧａＮ系半導体レーザチップの中央部から一方側に約２０μｍ以上寄った領域に形成することが好ましい。このように構成すれば、一般的に用いられる約３０μｍの直径を有する金属線を、ＧａＮ系半導体レーザチップの中心部にボンディングした場合にも、リッジ部上に金属線がボンディングされるのを抑制することができるので、ボンディング時にリッジ部（光導波路）が損傷するのを抑制することができる。
また、上記実施形態では、劈開導入用段差を、ｎ型ＧａＮ基板、半導体層および電流ブロック層に形成した例について示したが、本発明はこれに限らず、劈開導入用段差を、ｎ型ＧａＮ基板には形成せず、半導体層および電流ブロック層のみに形成してもよい。
また、上記実施形態では、ＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）において、劈開導入用凹部を、劈開導入用凹部の中央部が、隣接するリッジ部（光導波路）間の中間位置に配置されるように形成した例について説明したが、本発明はこれに限らず、劈開導入用凹部を、劈開導入用凹部の中央部が、隣接するリッジ部（光導波路）間の中間位置以外の位置に形成してもよい。この場合、劈開導入用凹部を、リッジ部（光導波路）から所定の間隔を隔てて形成すればよい。
また、上記第３実施形態では、結晶欠陥の多い領域が直線状に形成されたｎ型ＧａＮ基板を用いた例について示したが、本発明はこれに限らず、結晶欠陥の多い領域が直線状以外の、たとえば、網目状に形成されたｎ型ＧａＮ基板を用いてもよい。
また、上記第４実施形態では、劈開導入用段差（第１の段差）を、劈開面の一部にも段差部を有するように構成した例について示したが、本発明はこれに限らず、上記のような劈開面の一部にも形成されている段差部を、上記第４実施形態以外の上記第１〜第３実施形態に形成するようにしてもよい。
本発明の概念を説明するための斜視図である。 本発明の第１実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。 図２に示したＧａＮ系半導体レーザチップの半導体層の詳細構造を示した断面図である。 図２に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハ状態での製造プロセス（ウェハプロセス）を説明するための斜視図である。 図２に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハ状態での製造プロセス（ウェハプロセス）を説明するための斜視図である。 図２に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための平面図である。 図２に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための断面図である。 図２に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための平面図である。 図２に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための断面図である。 本発明の第１実施形態の第１変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。 本発明の第１実施形態の第２変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。 本発明の第１実施形態の第３変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。 本発明の第１実施形態の第４変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。 本発明の第２実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。 図１４に示した第２実施形態によるＧａＮ系半導体レーザチップの製造プロセスを説明するための平面図である。 図１４に示した第２実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための平面図である。 本発明の第３実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。 図１７に示した第３実施形態によるＧａＮ系半導体レーザチップの製造プロセスを説明するための平面図である。 図１７に示した第３実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための平面図である。 本発明の第４実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。 本発明の第４実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。 図２０および図２１に示した第４実施形態によるＧａＮ系半導体レーザチップの構造を示した平面図である。 図２０および図２１に示した第４実施形態によるＧａＮ系半導体レーザチップの製造プロセスにより形成された劈開導入用凹部周辺の拡大断面図である。 図２０および図２１に示した第４実施形態によるＧａＮ系半導体レーザチップの製造工程における劈開導入用凹部間のクラックの発生率および劈開後の良品率を調べた結果を示した図である。 特許文献１に開示された従来のストライプ状の光導波路が形成された半導体層を備えた窒化物系半導体レーザ素子の構造を示した斜視図である。
符号の説明
１ 基板
２、１２、３２、４２ 半導体層
１９、３９、４９、５９ 劈開導入用凹部
８ａ、８ｂ、１９ａ、１９ｂ、３９ａ、３９ｂ、４９ａ、４９ｂ、５９ａ、５９ｂ、５９ｃ、５９ｄ 劈開導入用段差（第１の段差）
１１、３１、４１ ｎ型ＧａＮ基板（基板）
１５ ｐ側パッド電極（電極層）
２０ａ、２０ｂ、５０ａ、５０ｂ 分離導入用段差（第２の段差）

Claims (5)

  1. 窒化物系半導体からなる基板と、
    前記基板上に形成され、所定の方向に延びる光導波路が形成された窒化物系半導体からなる半導体層とを備え、
    前記光導波路は、前記半導体層の中央部から一方側に寄った領域に形成され、
    前記光導波路の前記一方側とは反対側の領域のみに、前記光導波路から所定の距離を隔てて、前記光導波路の端面の延長線上に、前記光導波路の延びる前記所定の方向と交差する方向に延びるように、前記半導体層側から第１の段差が形成されている、半導体レーザ素子。
  2. 前記半導体層上に形成された電極層をさらに備え、
    前記電極層は、前記第１の段差から所定の間隔を隔てて形成されている、請求項１に記載の半導体レーザ素子。
  3. 前記光導波路の延びる前記所定の方向に沿って、前記基板側から第２の段差が形成されている、請求項１または２に記載の半導体レーザ素子。
  4. 窒化物系半導体からなる基板上に、所定の方向に延びる複数の光導波路を含む窒化物系半導体からなる半導体層を形成する工程と、
    前記複数の光導波路間に、前記光導波路の延びる前記所定の方向と交差する方向に延びるように、前記半導体層側から複数の劈開導入用凹部を形成する工程と、
    前記複数の劈開導入用凹部に沿って劈開を行う工程と、
    半導体レーザ素子が、前記半導体層の中央部から一方側に寄った領域に前記光導波路を有するように、前記光導波路の延びる前記所定の方向に沿って分離を行う工程とを備え、
    前記複数の光導波路を含む窒化物系半導体からなる半導体層を形成する工程は、異なる２つの間隔を交互に有するように、前記複数の光導波路を形成する工程を含み、
    前記劈開導入用凹部を形成する工程は、前記異なる２つの間隔のうちの大きい間隔を有する隣接する前記光導波路間に、前記劈開導入用凹部を形成する工程を含む、半導体レーザ素子の製造方法。
  5. 前記複数の光導波路を形成する工程は、前記異なる２つの間隔のうちの大きい間隔を有する隣接する前記光導波路間に、前記基板および前記半導体層の少なくともいずれか一方の結晶欠陥が多い領域が位置するように、前記複数の光導波路を形成する工程を含む、請求項４に記載の半導体レーザ素子の製造方法。
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