JP4671019B2 - 多出力型ｄｃ−ｄｃコンバータ - Google Patents

Description

本発明は複数の直流出力を発生する多出力型ＤＣ−ＤＣコンバータ、特に無負荷から全ての負荷の範囲に亘って安定な複数の直流出力が得られる多出力型ＤＣ−ＤＣコンバータに関するものである。

１次側に共振回路を備え且つ１次側のスイッチング素子のオン・オフによりトランスの複数の２次巻線から整流平滑回路を介して複数の直流出力を得る多出力型ＤＣ−ＤＣコンバータは、パーソナルコンピュータ等の情報機器や、エアコン或いはオーディオ・ビジュアル機器等の家庭電化機器等の安価な電源として従来から広く使用されている。例えば、図４に示す従来の多出力型ＤＣ−ＤＣコンバータは、直流電源(1)に対して直列に接続された第１及び第２の１次側スイッチング素子としての第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)と、第２の主ＭＯＳ-ＦＥＴ(3)に対して並列に接続された電流共振用コンデンサ(4)及びトランス(5)の漏洩インダクタンス(5d)及び１次巻線(5a)の直列回路と、第１の主ＭＯＳ-ＦＥＴ(2)のドレイン−ソース間に接続された電圧擬似共振用コンデンサ(6)と、トランス(5)の第１の２次巻線(5b)に接続された第１の出力整流ダイオード(7)及び第１の出力平滑コンデンサ(8)から成り且つ第１の直流出力端子(10,11)を介して第１の直流出力電圧Ｖ_O1を発生する第１の整流平滑回路(9)と、第１の整流平滑回路(9)から出力される第１の直流出力電圧Ｖ_O1の検出電圧と第１の出力電圧値を規定する基準電圧との誤差信号Ｖ_E1を出力する第１の出力電圧検出回路(12)と、フォトカプラ(13)の発光部(13a)及び受光部(13b)を介して帰還信号入力端子(FB)に入力される第１の出力電圧検出回路(12)の誤差信号Ｖ_E1に基づいて第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)のオン・オフを制御する１次側制御回路(14)と、トランス(5)の第２の２次巻線(5c)に接続された第２の出力整流ダイオード(15)及び第２の出力平滑コンデンサ(16)から成り且つ第２の直流出力端子(18,19)を介して第２の直流出力電圧Ｖ_O2を発生する第２の整流平滑回路(17)と、第２の整流平滑回路(17)の第２の出力整流ダイオード(15)と第２の出力平滑コンデンサ(16)との間に接続された２次側スイッチング素子としての出力制御用ＭＯＳ-ＦＥＴ(20)と、第２の出力平滑コンデンサ(16)の電圧Ｖ_O2に基づいて出力制御用ＭＯＳ-ＦＥＴ(20)のオン・オフを制御する２次側制御回路(21)とを備えている。

トランス(5)は、図５に示すように、フェライト等の磁性材の焼結体から成り且つ一対の側脚(5i,5j)及び中脚(5k)を有する一対のＥ形コア(5g,5h)と、筒部(5m)及び筒部(5m)の両端に鍔状に形成された一対のフランジ(5n,5o)を有する樹脂製のボビン(5l)と、ボビン(5l)の一対のフランジ(5n,5o)付近に巻着された沿面距離確保用のバリアテープ(5p)と、バリアテープ(5p)間に巻装された１次巻線(5a)並びに第１及び第２の２次巻線(5b,5c)と、１次巻線(5a)と第１及び第２の２次巻線(5b,5c)とを電気的に絶縁する層間テープ(5q)とを備えている。ボビン(5l)の筒部(5m)には、一対のＥ形コア(5g,5h)の中脚(5k)が挿入される。１次巻線(5a)並びに第１及び第２の２次巻線(5b,5c)は、ボビン(5l)の一対のフランジ間(5n,5o)の筒部(5m)に１次巻線(5a)、第２の２次巻線(5c)、第１の２次巻線(5b)の順で層状に巻装され、１次巻線(5a)と第２の２次巻線(5c)との間には層間テープ(5q)が巻着される。これにより、１次巻線(5a)と第１及び第２の２次巻線(5b,5c)とが電磁的に疎結合或いは若干疎結合となり、互いに隣接して巻装された第１の２次巻線(5b)と第２の２次巻線(5c)が電磁的に密結合となる。このため、図５に示すトランス(5)は、１次巻線(5a)と等価的に直列に接続される漏洩インダクタンス(5d)と、１次巻線(5a)と等価的に並列に接続される励磁インダクタンス(5e)とを有し、漏洩インダクタンス(5d)は電流共振用リアクトルとして作用する。

１次側制御回路(14)は、図６に示すように、フォトカプラ(13)の発光部(13a)及び受光部(13b)を介して帰還信号入力端子(FB)に入力される第１の出力電圧検出回路(12)の誤差信号Ｖ_E1の電圧レベルに応じてパルス幅を一定として周波数が変化するパルス信号Ｖ_PLを出力する発振器(22)と、発振器(22)から出力されるパルス信号Ｖ_PLの反転信号−Ｖ_PLを出力する反転器(23)と、発振器(22)から出力されるパルス信号Ｖ_PLに一定時間のデッドタイムを付加して第１の駆動信号Ｖ_G1を形成する第１のデッドタイム付加回路(24)と、デッドタイムが付加された第１の駆動信号Ｖ_G1を第１の主ＭＯＳ-ＦＥＴ(2)のゲートに付与するローサイド側バッファ増幅器(25)と、発振器(22)から反転器(23)を介して出力されるパルス信号−Ｖ_PLに一定時間のデッドタイムを付加して第２の駆動信号Ｖ_G2を形成する第２のデッドタイム付加回路(26)と、デッドタイムが付加された第２の駆動信号Ｖ_G2の電圧レベルを変換するレベル変換回路(27)と、レベル変換回路(27)から出力される第２の駆動信号Ｖ_G2を第２の主ＭＯＳ-ＦＥＴ(3)のゲートに付与するハイサイド側バッファ増幅器(28)とから構成されている。これにより、オン期間が固定され且つ出力電圧検出回路(12)の誤差信号Ｖ_E1の電圧レベルに基づいてオフ期間が変化する第１の駆動信号Ｖ_G1及びオフ期間が固定され且つ出力電圧検出回路(12)の誤差信号Ｖ_E1の電圧レベルに基づいてオン期間が変化する第２の駆動信号Ｖ_G2が１次側制御回路(14)からそれぞれ第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)の各々のゲートに付与され、第１の出力電圧検出回路(12)の誤差信号Ｖ_E1の電圧レベルに対応して第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)が交互にオン・オフ動作される。即ち、１次側制御回路(14)は、第１の主ＭＯＳ-ＦＥＴ(2)のオン期間を固定すると共に、第１の整流平滑回路(9)の出力電圧Ｖ_O1に基づいて第２の主ＭＯＳ-ＦＥＴ(3)のオン期間を可変することにより、第１の主ＭＯＳ-ＦＥＴ(2)のオン・デューティを制御する。

２次側制御回路(21)は、図７に示すように、１次側の第１の主ＭＯＳ-ＦＥＴ(2)がオンしたときにトランス(5)の第２の２次巻線(5c)に発生する電圧Ｖ_T22を検出するタイミング検出回路(29)と、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧Ｖ_O2を検出してその検出電圧と第２の出力電圧値を規定する基準電圧との誤差信号Ｖ_E2を出力する第２の出力電圧検出回路(30)と、タイミング検出回路(29)の検出信号Ｖ_TDにより駆動され且つ第２の出力電圧検出回路(30)の誤差信号Ｖ_E2に基づいて出力するパルス列信号Ｖ_PTの発生周期を制御するＰＷＭ制御回路(31)と、タイミング検出回路(29)の検出信号Ｖ_TDによりセットされ且つＰＷＭ制御回路(31)のパルス列信号Ｖ_PTによりリセットされるＲＳフリップフロップ(32)と、ＲＳフリップフロップ(32)の出力信号により出力制御用ＭＯＳ-ＦＥＴ(20)のゲートに付与する２次側駆動信号Ｖ_S2を出力する駆動回路(33)とから構成されている。これにより、第１の主ＭＯＳ-ＦＥＴ(2)のスイッチング周波数に同期、即ち第１の主ＭＯＳ-ＦＥＴ(2)のオン期間に同期して出力制御用ＭＯＳ-ＦＥＴ(20)がオン・オフ動作され、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧Ｖ_O2に基づいて出力制御用ＭＯＳ-ＦＥＴ(20)のオン期間が制御される。

図４に示す従来の多出力型ＤＣ−ＤＣコンバータの動作は以下の通りである。図示しない電源スイッチをオンすると、１次側制御回路(14)が動作を開始し、１次側制御回路(14)から第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)の各ゲートに第１及び第２の駆動信号Ｖ_G1,Ｖ_G2が付与され、第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)がオン・オフ動作を開始する。第１の主ＭＯＳ-ＦＥＴ(2)がオンしたときは、直流電源(1)、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、１次巻線(5a)、第１の主ＭＯＳ-ＦＥＴ(2)及び直流電源(1)の経路で電流Ｉ_Q1が流れる。このときの電流Ｉ_Q1は、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、１次巻線(5a)及び第１の２次巻線(5b)を介して、第１の整流平滑回路(9)の第１の出力整流ダイオード(7)、第１の出力平滑コンデンサ(8)、第１の主ＭＯＳ-ＦＥＴ(2)の経路で流れる第１の負荷電流と、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、１次巻線(5a)及び第２の２次巻線(5c)を介して、第２の整流平滑回路(17)の第２の出力整流ダイオード(15)、第２の出力平滑コンデンサ(16)、第１の主ＭＯＳ-ＦＥＴ(2)の経路で流れる第２の負荷電流と、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、励磁インダクタンス(5e)及び第１の主ＭＯＳ-ＦＥＴ(2)の経路で流れる励磁電流との合成電流となる。前者の第１及び第２の負荷電流は、電流共振用コンデンサ(4)の静電容量及びトランス(5)の漏洩インダクタンス(5d)で決まる共振周波数を有する正弦波状の共振電流となる。後者の励磁電流は、トランス(5)の漏洩インダクタンス(5d)及び励磁インダクタンス(5e)の合成インダクタンスと電流共振用コンデンサ(4)の静電容量で決まる共振周波数を有する共振電流となるが、その共振周波数が第１の主ＭＯＳ-ＦＥＴ(2)のオン期間に比較して低くなるため、正弦波の一部を斜辺とする三角波状の電流として観測される。

次に、第１の主ＭＯＳ-ＦＥＴ(2)がオフすると、前記の励磁電流によりトランス(5)に蓄積されたエネルギにより、電圧擬似共振が発生し、第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)のドレイン−ソース間の電圧Ｖ_Q1,Ｖ_Q2がトランス(5)の漏洩インダクタンス(5d)及び励磁インダクタンス(5e)の合成インダクタンスと電圧擬似共振用コンデンサ(6)の静電容量で決まる共振周波数の擬似共振電圧となる。即ち、第１の主ＭＯＳ-ＦＥＴ(2)に流れる電流Ｉ_Q1は第１の主ＭＯＳ-ＦＥＴ(2)がオフすると共に電圧擬似共振用コンデンサ(6)に転流し、この電流により電圧擬似共振用コンデンサ(6)が直流電源(1)の電圧Ｅまで充電されると、前記の電流Ｉ_Q1が更に第２の主ＭＯＳ-ＦＥＴ(3)の図示しない内蔵ダイオードに転流する。つまり、トランス(5)に蓄積された励磁電流によるエネルギが第２の主ＭＯＳ-ＦＥＴ(3)の図示しない内蔵ダイオードを介して電流共振用コンデンサ(4)に放出される。したがって、この期間中に第２の主ＭＯＳ-ＦＥＴ(3)をオンすることにより、第２の主ＭＯＳ-ＦＥＴ(3)のゼロボルトスイッチング（ＺＶＳ）が可能となる。

トランス(5)に蓄積された励磁電流によるエネルギの放出が終了すると、電流共振用コンデンサ(4)に蓄積されたエネルギが電流共振用コンデンサ(4)、第２の主ＭＯＳ-ＦＥＴ(3)、トランス(5)の励磁インダクタンス(5e)、漏洩インダクタンス(5d)及び電流共振用コンデンサ(4)の経路で放出される。即ち、第１の主ＭＯＳ-ＦＥＴ(2)のオン期間中とは逆方向にトランス(5)の励磁電流が流れる。この励磁電流は、トランス(5)の漏洩インダクタンス(5d)及び励磁インダクタンス(5e)の合成インダクタンスと電流共振用コンデンサ(4)の静電容量で決まる共振周波数の共振電流であるが、第２の主ＭＯＳ-ＦＥＴ(3)のオン期間に比較して低い共振周波数となるため、正弦波の一部を斜辺とする三角波状の電流として観測される。この電流は、電流共振用コンデンサ(4)、第２の主ＭＯＳ-ＦＥＴ(3)、トランス(5)の励磁インダクタンス(5e)、漏洩インダクタンス(5d)及び電流共振用コンデンサ(4)の経路で流れる循環電流となる。

ここで、第１の主ＭＯＳ-ＦＥＴ(2)のドレイン−ソース間電圧Ｖ_Q1及び同主ＭＯＳ-ＦＥＴ(2)に流れる電流Ｉ_Q1及び電流共振用コンデンサ(4)の両端の電圧Ｖ_C2の波形を図８(Ａ)〜(Ｄ)に示す。図８(Ａ)及び(Ｂ)は、それぞれ直流電源(1)から供給される入力電圧Ｅが低いとき及び高いときに、第１の主ＭＯＳ-ＦＥＴ(2)のオン期間を固定し且つ第２の主ＭＯＳ-ＦＥＴ(3)のオン期間を可変して制御したときの前記の電圧及び電流の波形を示したものである。即ち、図８(Ａ)及び(Ｂ)は、１次側の入力電圧Ｅの変化に対して、第２の主ＭＯＳ-ＦＥＴ(3)のオン期間を可変することにより、第１の主ＭＯＳ-ＦＥＴ(2)のオン・デューティを制御し、電流共振用コンデンサ(4)の両端の電圧Ｖ_C2を変化させることにより、２次側の第１の直流出力電圧Ｖ_O1を制御する様子を示す。図８(Ｃ)及び(Ｄ)は、それぞれ図示しない負荷が軽いとき及び重いときの前記の電圧及び電流の波形を示したものである。即ち、図８(Ｃ)では、軽負荷であるため、第１の主ＭＯＳ-ＦＥＴ(2)に流れる電流Ｉ_Q1が略三角波形状となり、負荷電流としての共振電流が殆ど流れないのに対し、図８(Ｄ)では、重負荷であるため、第１の主ＭＯＳ-ＦＥＴ(2)に流れる電流Ｉ_Q1が正弦波状に変化する部分を含み、負荷電流に相当する共振電流が流れる。また、図８(Ｃ)及び(Ｄ)の第１の主ＭＯＳ-ＦＥＴ(2)のドレイン−ソース間電圧Ｖ_Q1が０Ｖとなる期間、即ち第１の主ＭＯＳ-ＦＥＴ(2)のオン期間を比較すると、１次側の電流共振用コンデンサ(4)及びトランス(5)の漏洩インダクタンス(5d)で決まる共振周波数により、トランス(5)の１次側から２次側に電力を供給する期間が決定されるため、２次側の負荷に変動が生じても第１の主ＭＯＳ-ＦＥＴ(2)のオン期間、即ちトランス(5)の１次側から２次側に電力を供給する期間が殆ど変化しない。このため、トランス(5)の第１の２次巻線(5b)側の負荷の変動に拘わらず、トランス(5)の第２の２次巻線(5c)から第２の整流平滑回路(17)を介して必要な直流電力を取り出すことができる。

第１の主ＭＯＳ-ＦＥＴ(2)と第２の主ＭＯＳ-ＦＥＴ(3)のオン期間比（Duty Ratio）に対する２次側の第１の直流出力電圧Ｖ_O1を図９に示す。図９に示すように、図４に示す従来の多出力型ＤＣ−ＤＣコンバータでは、第１の主ＭＯＳ-ＦＥＴ(2)と第２の主ＭＯＳ-ＦＥＴ(3)のオン期間の比率を０.３から１.０の範囲で可変することにより、第１の直流出力端子(10,11)から出力される第１の直流出力電圧Ｖ_O1を調整することが可能である。即ち、第１の主ＭＯＳ-ＦＥＴ(2)と第２の主ＭＯＳ-ＦＥＴ(3)のオン期間の比率を可変して電流共振用コンデンサ(4)の充電電圧Ｖ_C2を調整し、トランス(5)の１次巻線(5a)に印加される電圧を制御することにより、トランス(5)の第１の２次巻線(5b)及び第１の整流平滑回路(9)を介して第１の直流出力端子(10,11)から出力される第１の直流出力電圧Ｖ_O1を制御することができる。

第１の直流出力端子(10,11)から出力された第１の直流出力電圧Ｖ_O1は、第１の出力電圧検出回路(12)により検出され、この検出電圧と第１の出力電圧値を規定する基準電圧との誤差信号Ｖ_E1がフォトカプラ(13)の発光部(13a)及び受光部(13b)を介して１次側の１次側制御回路(14)の帰還信号入力端子(FB)に伝達される。１次側制御回路(14)は、帰還信号入力端子(FB)に入力される第１の出力電圧検出回路(12)の誤差信号Ｖ_E1の電圧レベルに基づいてＰＦＭ（パルス周波数変調）制御された第１及び第２の駆動信号Ｖ_G1,Ｖ_G2をそれぞれ第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)の各ゲートに付与し、第１の出力電圧検出回路(12)の誤差信号Ｖ_E1の電圧レベルに対応した周波数で第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)を交互にオン・オフ動作させる。これにより、第１の直流出力端子(10,11)から出力される第１の直流出力電圧Ｖ_O1が略一定値に制御される。

第１の主ＭＯＳ-ＦＥＴ(2)がオンしたときは、トランス(5)の１次巻線(5a)に電圧が発生すると共に、第２の２次巻線(5c)に電圧Ｖ_T22が誘起される。トランス(5)の第２の２次巻線(5c)に誘起された電圧Ｖ_T22は、第２の整流平滑回路(17)に入力されると共に、２次側制御回路(21)内のタイミング検出回路(29)に入力される。このとき、タイミング検出回路(29)からＲＳフリップフロップ(32)のセット端子(S)及びＰＷＭ制御回路(31)に高い電圧(Ｈ)レベルの検出信号Ｖ_TDが付与され、ＲＳフリップフロップ(32)がセットされると共にＰＷＭ制御回路(31)が駆動される。このため、ＲＳフリップフロップ(32)の出力端子(Q)から駆動回路(33)を介して出力制御用ＭＯＳ-ＦＥＴ(20)のゲートに高い電圧(Ｈ)レベルの２次側駆動信号Ｖ_S2が付与され、出力制御用ＭＯＳ-ＦＥＴ(20)がオンする。これにより、トランス(5)の第２の２次巻線(5c)から第２の整流平滑回路(17)の第２の出力整流ダイオード(15)を介して第２の出力平滑コンデンサ(16)に電流が流れ、第２の出力平滑コンデンサ(16)の電圧Ｖ_O2が上昇する。

出力制御用ＭＯＳ-ＦＥＴ(20)がオンすると、トランス(5)の第２の２次巻線(5c)の電圧Ｖ_T22が第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧Ｖ_O2にクランプされる。したがって、トランス(5)の漏洩インダクタンス(5d)と励磁インダクタンス(5e)に印加される電圧から１次巻線(5a)と第２の２次巻線(5c)の巻数比分の電圧を差し引いた電圧が漏洩インダクタンス(5d)に印加される。図４の回路では、漏洩インダクタンス(5d)を有するトランス(5)を使用するため、出力電圧の不要な電圧成分をトランス(5)の漏洩インダクタンス(5d)により吸収することができる。その後、出力制御用ＭＯＳ-ＦＥＴ(20)がオフすることにより、トランス(5)の第２の２次巻線(5c)の電圧クランプが開放されるため、トランス(5)の第１の２次巻線(5b)に通常の電圧、即ち第１の整流平滑回路(9)の第１の出力平滑コンデンサ(8)の電圧Ｖ_O1にクランプされた電圧が発生する。したがって、図４に示す回路では、第１の主ＭＯＳ-ＦＥＴ(2)のオン期間中に第２の整流平滑回路(17)の第２の出力整流ダイオード(15)に電流Ｉ_D2が流れ、出力制御用ＭＯＳ-ＦＥＴ(20)がオフした後に第１の整流平滑回路(9)の第１の出力整流ダイオード(7)に電流Ｉ_D1が流れる。また、第１及び第２の直流出力電圧Ｖ_O1,Ｖ_O2の差が小さい場合は、第１の整流平滑回路(9)の第１の出力平滑コンデンサ(8)及び第２の整流平滑回路(17)の第１の出力平滑コンデンサ(16)のリプル電圧によっては、第１及び第２の出力整流ダイオード(7,15)の各々に同時に電流Ｉ_D1,Ｉ_D2が流れる。このときの第２の主ＭＯＳ-ＦＥＴ(3)のドレイン−ソース間の電圧Ｖ_Q2、第２の主ＭＯＳ-ＦＥＴ(3)に流れる電流Ｉ_Q2、第１の主ＭＯＳ-ＦＥＴ(2)のドレイン−ソース間の電圧Ｖ_Q1、第１の主ＭＯＳ-ＦＥＴ(2)に流れる電流Ｉ_Q1、第１の出力整流ダイオード(7)に流れる電流Ｉ_D1、第２の出力整流ダイオード(15)に流れる電流Ｉ_D2及び電流共振用コンデンサ(4)の両端に発生する電圧Ｖ_C2の各波形をそれぞれ図１０(Ａ)〜(Ｇ)に示す。

一方、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧Ｖ_O2は、２次側制御回路(21)内の第２の出力電圧検出回路(30)により検出され、その検出信号と第２の出力電圧値を規定する基準電圧との誤差信号Ｖ_E2がＰＷＭ制御回路(31)に入力される。ＰＷＭ制御回路(31)は、タイミング検出回路(29)から付与される高い電圧(Ｈ)レベルの検出信号Ｖ_TDにより駆動され、第２の出力電圧検出回路(30)の誤差信号Ｖ_E2の電圧レベルに基づいて出力するパルス列信号Ｖ_PTのデューティ比を制御する。即ち、第２の出力平滑コンデンサ(16)の電圧Ｖ_O2が基準電圧よりも高いときはＰＷＭ制御回路(31)からデューティ比の小さいパルス列信号Ｖ_PTが出力され、第２の出力平滑コンデンサ(16)の電圧Ｖ_O2が基準電圧よりも低いときはＰＷＭ制御回路(31)からデューティ比の大きいパルス列信号Ｖ_PTが出力される。ＰＷＭ制御回路(31)から出力されるパルス列信号Ｖ_PTは、ＲＳフリップフロップ(32)のリセット端子(R)に付与され、ＲＳフリップフロップ(32)がリセットされる。したがって、第２の整流平滑回路(17)の第２の直流出力電圧Ｖ_O2が設定値より高いときは、ＰＷＭ制御回路(31)からデューティ比の小さいパルス列信号Ｖ_PTがＲＳフリップフロップ(32)のリセット端子(R)に付与され、ＲＳフリップフロップ(32)の出力端子(Q)から駆動回路(33)を介して出力制御用ＭＯＳ-ＦＥＴ(20)のゲートに狭いパルス幅の２次側駆動信号Ｖ_S2が付与される。これにより、出力制御用ＭＯＳ-ＦＥＴ(20)のオン期間が短くなるので、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)に電流が流れる期間が短縮され、第２の出力平滑コンデンサ(16)の電圧Ｖ_O2が低下する。また、第２の整流平滑回路(17)の第２の直流出力電圧Ｖ_O2が設定値より低いときは、ＰＷＭ制御回路(31)からデューティ比の大きいパルス列信号Ｖ_PTがＲＳフリップフロップ(32)のリセット端子(R)に付与され、ＲＳフリップフロップ(32)の出力端子(Q)から駆動回路(33)を介して出力制御用ＭＯＳ-ＦＥＴ(20)のゲートに広いパルス幅の２次側駆動信号Ｖ_S2が付与される。これにより、出力制御用ＭＯＳ-ＦＥＴ(20)のオン期間が長くなるので、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)に電流が流れる期間が延長され、第２の出力平滑コンデンサ(16)の電圧Ｖ_O2が上昇する。以上のように、第２の整流平滑回路(17)の出力電圧Ｖ_O2に基づいて出力制御用ＭＯＳ-ＦＥＴ(20)のオン期間を１次側の第１の主ＭＯＳ-ＦＥＴ(2)のオン期間に同期して制御することにより、第２の直流出力端子(18,19)間の第２の直流出力電圧Ｖ_O2が略一定値に制御される。

また、下記の特許文献１には、周波数変調器により基準パルス信号を周波数変調してパルス列信号を出力し、このパルス列信号により１次側のパワートランジスタをオン・オフさせてトランスの１次側巻線への電圧印加を制御し、複数の２次側巻線に発生する出力を各々の整流平滑回路により整流平滑する共振型スイッチング電源が開示されている。この共振型スイッチング電源では、１次側制御手段を構成する比較器により、２次側の所定の整流平滑回路の出力信号に応じて周波数変調器から出力されるパルス列信号の周波数を制御する。また、所定の２次側巻線に対する整流平滑回路の出力に応じて２次側の制御回路によりスイッチングトランジスタをオン・オフさせ、このスイッチングトランジスタの出力側に生ずるパルス列電圧のデューティサイクルを制御する。これにより、２次側のスイッチングトランジスタの出力側に生ずるパルス列電圧が適当量間引かれるため、所定の２次側巻線に対する整流平滑回路の直流出力電圧を調整することができる。

特開平３−７０６２号公報（第５頁、第１図）

また、下記の特許文献２には、コアから外側に向けて１次巻線、第１の２次巻線、絶縁紙及び第２の２次巻線の順で巻装されたスイッチング電源装置又はインバータ装置用のトランスが開示されている。このトランスでは、第１の２次巻線よりも第２の２次巻線の漏れインダクタンスが大きくなり、スイッチング時のリプル電流が小さくなる。また、サージ電圧の大きさはリプル電流の傾きに比例するので、大きなリプル電流が発生した巻線の電流の傾きは大きくなり、大きなサージ電圧が発生する。このため、第１の２次巻線には大きなサージ電圧が発生するので、第１の２次巻線の電源はノイズに比較的強い主スイッチング素子用の駆動電圧や冷却用ファン用の電源等の大まかな電圧として供給される。これに対して、リプル電流の小さい第２の２次巻線ではサージ電圧が小さくなるので、第２の２次巻線の電源は制御部、インターフェース部等のサージ電圧に弱い部分により安定な電源として供給される。なお、第１の２次巻線はサージ電圧が大きいが漏れインダクタンスは小さいので、トランスの１次側から２次側へ高効率で電力を供給することができる。したがって、前記のように、用途により２次巻線の漏れインダクタンスの大きさを使い分けることにより、全ての２次巻線の漏れインダクタンスを大きくしたトランスに比較して効率を高く維持できると共に、フィルタ回路の構成を簡単化することができ、安価な電源装置とすることができる。

特開２０００−２９５８４７公報（第５頁、図４）

ところで、図４に示す従来の多出力型ＤＣ−ＤＣコンバータ又は上記の特許文献１に開示される共振型スイッチング電源では、２次側の出力制御用ＭＯＳ-ＦＥＴ(20)のオン・オフによりトランス(5)の第２の２次巻線(5c)側に流れる電流Ｉ_D2を直接的に断続するため、出力制御用ＭＯＳ-ＦＥＴ(20)がオフしたときに第２の２次巻線(5c)のインダクタンスによるサージ電圧が第２の２次巻線(5c)に発生する。また、トランス(5)の第１の２次巻線(5b)と第２の２次巻線(5c)は、図５又は上記の特許文献２に示すように、互いに隣接又は絶縁紙を介して互いに隣接して巻装され、電磁的に密結合となるため、第２の２次巻線(5c)に発生したサージ電圧が第１の２次巻線(5b)にも誘起される。特に、トランス(5)の第１の２次巻線(5b)側の第１の直流出力端子(10,11)に接続される図示しない負荷が軽負荷又は無負荷の場合には、図示しない負荷に供給される電力エネルギに対してサージ電圧のエネルギが無視できなくなるため、第１の整流平滑回路(9)の出力電圧Ｖ_O1がサージ電圧分だけ上昇する。サージ電圧分だけ上昇した第１の整流平滑回路(9)の出力電圧Ｖ_O1は、第１の出力電圧検出回路(12)により検出され、フォトカプラ(13)を介して１次側制御回路(14)の帰還信号入力端子(FB)に伝達される。１次側制御回路(14)の帰還信号入力端子(FB)に入力される帰還信号により、１次側の第１及び第２のＭＯＳ-ＦＥＴ(2,3)のオン・オフ期間が制御され、トランス(5)の１次側から２次側へ伝達する電力が制限される。即ち、１次側制御回路(14)は、トランス(5)の第１の２次巻線(5b)に誘起される電圧がサージ電圧による上昇分だけ低下するように第１及び第２のＭＯＳ-ＦＥＴ(2,3)のオン・オフ期間を制御することにより、第１の整流平滑回路(9)の出力電圧Ｖ_O1のサージ電圧による上昇分を抑制する。このような１次側制御回路(14)での帰還制御により、第１の整流平滑回路(9)の出力電圧Ｖ_O1のサージ電圧による上昇分が抑制され、第１の直流出力端子(10,11)間の第１の直流出力電圧Ｖ_O1は一定のレベルを保持するが、第２の整流平滑回路(17)を介して第２の直流出力端子(18,19)から出力される第２の直流出力電圧Ｖ_O2は１次側制御回路(14)によってトランス(5)の第１の２次巻線(5b)に誘起される電圧が下げられた分だけ低下する。したがって、軽負荷時又は無負荷時に発生するサージ電圧により第２の直流出力電圧Ｖ_O2が低下するため、負荷の変動により第２の直流出力電圧Ｖ_O2が変動し、全ての直流出力に対して理想的なクロスレギュレーションが得られない欠点があった。

そこで、本発明では、無負荷から全ての負荷の範囲に亘って安定な複数の直流出力を取得できる多出力型ＤＣ−ＤＣコンバータを提供することを目的とする。

本発明による多出力型ＤＣ−ＤＣコンバータは、直流電源(1)に対して直列に接続された第１及び第２の１次側スイッチング素子(2,3)と、第１又は第２の１次側スイッチング素子(2,3)に対して並列に接続されたコンデンサ(4)及びインダクタンス(5d)及びトランス(5)の１次巻線(5a)の直列回路と、トランス(5)の第１の２次巻線(5b)に直列に接続される第１の出力整流ダイオード(7)と第１の平滑コンデンサ(8)とから成る第１の整流平滑回路(9)と、第１の整流平滑回路(9)の出力電圧Ｖ_O1に基づいて第１及び第２の１次側スイッチング素子(2,3)のオン・オフを制御する１次側制御回路(14)と、トランス(5)の第２の２次巻線(5c)に直列に接続される第２の出力整流ダイオード(15)と第２の平滑コンデンサ(16)とから成る第２の整流平滑回路(17)と、トランス(5)の第２の２次巻線(5c)と第２の整流平滑回路(17)を構成する第２の平滑コンデンサ(16)との間に接続された２次側スイッチング素子(20)と、第２の整流平滑回路(17)の第２の平滑コンデンサ(16)の電圧Ｖ_O2に基づいて２次側スイッチング素子(20)のオン・オフを制御する２次側制御回路(21)とを備え、第１及び第２の１次側スイッチング素子(2,3)のオン・オフにより、トランス(5)の第１の２次巻線(5b)から第１の整流平滑回路(9)を介して第１の直流出力Ｖ_O1を取り出すと共に、トランス(5)の第２の２次巻線(5c)から第２の整流平滑回路(17)を介して第２の直流出力Ｖ_O2を取り出す。この多出力型ＤＣ−ＤＣコンバータでは、第１又は第２の１次側スイッチング素子(2,3)のオンと同時又は或る一定の時間が経過したときに２次側スイッチング素子(20)をオンに切り換え、トランス(5)の第１の２次巻線(5b)と第２の２次巻線(5c)とを電磁的に疎結合とし第１の２次巻線(5b)に誘起されるサージ電圧を低減し緩和する。

第１又は第２の１次側スイッチング素子(2,3)のオンと同時又は或る一定の時間が経過したときに２次側スイッチング素子(20)をオンに切り換えることにより、トランス(5)の第２の２次巻線(5c)に電流が流れる。この状態から２次側スイッチング素子(20)をオフすると、トランス(5)の第２の２次巻線(5c)のインダクタンスによりサージ電圧が発生し、第１の２次巻線(5b)にもサージ電圧が誘起される。また、第１の整流平滑回路(9)の出力側に接続された負荷が軽い場合又は第１の整流平滑回路(9)の出力側が無負荷の場合には、第１の整流平滑回路(9)の出力電圧Ｖ_O1がサージ電圧分だけ上昇する。ここで、トランス(5)の第１の２次巻線(5b)と第２の２次巻線(5c)とを電磁的に疎結合として結合度を低くすれば、第１の２次巻線(5b)に誘起されるサージ電圧を低減し緩和することができる。これにより、軽負荷時又は無負荷時における第１の整流平滑回路(9)の出力電圧Ｖ_O1のサージ電圧による上昇分が抑えられ、１次側制御回路(14)での帰還制御によるトランス(5)の１次側から２次側への電力伝達の制限が緩和されるため、軽負荷時又は無負荷時に発生するサージ電圧による第２の整流平滑回路(17)の出力電圧Ｖ_O2の変動を抑制することができる。したがって、無負荷から全ての負荷の範囲に亘って安定した第１及び第２の直流出力Ｖ_O1,Ｖ_O2を取得することが可能となる。

本発明によれば、トランスの複数の２次巻線を互いに電磁的に疎結合として結合度を低くすることにより、軽負荷時又は無負荷時における直流出力電圧のサージ電圧による上昇分が抑制され、１次側制御回路での帰還制御によるトランスの１次側から２次側への電力伝達の制限が緩和される。このため、軽負荷時又は無負荷時に発生するサージ電圧による直流出力電圧の変動を抑制することができるので、無負荷から全ての負荷の範囲に亘って安定した複数の直流出力を取得することができ、全ての直流出力に対して理想的なクロスレギュレーションを得ることが可能となる。

以下、本発明による多出力型ＤＣ−ＤＣコンバータの３つの実施形態を図１〜図３に基づいて説明する。但し、これらの図面では、図４及び図５に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。

本発明の第１の実施形態を示す実施例１の多出力型ＤＣ−ＤＣコンバータは、図４に示す従来の多出力型ＤＣ−ＤＣコンバータのトランス(5)を図１(Ｂ)に示す巻線構造を有するトランス(5)に変更したものである。即ち、図４と略同一の回路構成を有する図１(Ａ)に示す実施例１の多出力型ＤＣ−ＤＣコンバータで使用するトランス(5)は、図１(Ｂ)に示すように、１次巻線(5a)と第１の２次巻線(5b)と第２の２次巻線(5c)がボビン(5l)の一対のフランジ(5n,5o)間の筒部(5m)上に第２の２次巻線(5c)、１次巻線(5a)、第１の２次巻線(5b)の順で層状に巻装され、第２の２次巻線(5c)と１次巻線(5a)との間及び１次巻線(5a)と第１の２次巻線(5b)との間にそれぞれ層間テープ(5q)が巻着され、このボビン(5l)の筒部(5m)の空洞内に一対のＥ形コア(5g,5h)の中脚(5k)が挿入される。これにより、トランス(5)の１次巻線(5a)を介して第１の２次巻線(5b)と第２の２次巻線(5c)が一対のＥ形コア(5g,5h)の中脚(5k)上に巻装されるので、第１及び第２の２次巻線(5b,5c)の相互間の磁束鎖交数が減少し、第１の２次巻線(5b)と第２の２次巻線(5c)とが電磁的に疎結合となる。その他の構成は、図５に示す従来のトランス(5)と略同様である。また、図１(Ａ)に示す多出力型ＤＣ−ＤＣコンバータの構成及び基本的な動作は、図４に示す従来の多出力型ＤＣ−ＤＣコンバータの構成及び動作と略同様であるから、説明は省略する。

実施例１の多出力型ＤＣ−ＤＣコンバータでは、１次側の第１の主ＭＯＳ-ＦＥＴ(2)のオンと同時又は或る一定の時間が経過したときに２次側の出力制御用ＭＯＳ-ＦＥＴ(20)をオンに切り換えることにより、トランス(5)の第２の２次巻線(5c)に電流Ｉ_D2が流れる。この状態から出力制御用ＭＯＳ-ＦＥＴ(20)をオフにすると、トランス(5)の第２の２次巻線(5c)のインダクタンスによりサージ電圧が発生し、第１の２次巻線(5b)にもサージ電圧が誘起される。第１の直流出力端子(10,11)に接続される図示しない負荷が軽い場合又は第１の直流出力端子(10,11)が開放状態、即ち無負荷の場合には、第１の整流平滑回路(9)の出力電圧Ｖ_O1がサージ電圧分だけ上昇する。図１(Ｂ)に示すトランス(5)では、第１の２次巻線(5b)と第２の２次巻線(5c)との間に介在する１次巻線(5a)により、第１の２次巻線(5b)と第２の２次巻線(5c)が電磁的に疎結合となり、各２次巻線(5b,5c)間の結合度が低下するため、トランス(5)の第２の２次巻線(5c)から第１の２次巻線(5b)に誘起されるサージ電圧が低減され緩和される。これにより、軽負荷時又は無負荷時における第１の整流平滑回路(9)の出力電圧Ｖ_O1のサージ電圧による上昇分が抑えられ、１次側制御回路(14)での帰還制御によるトランス(5)の１次側から２次側への電力伝達の制限が緩和されるため、軽負荷時又は無負荷時に発生するサージ電圧による第２の整流平滑回路(17)の出力電圧Ｖ_O2の変動を抑制することができる。したがって、無負荷から全ての負荷の範囲に亘って安定した第１及び第２の直流出力電圧Ｖ_O1,Ｖ_O2をそれぞれ第１の直流出力端子(10,11)及び第２の直流出力端子(18,19)から取得できるので、全ての直流出力に対して理想的なクロスレギュレーションを得ることが可能となる。

図１(Ａ)に示す実施例１の多出力型ＤＣ−ＤＣコンバータは変更が可能である。例えば、本発明の第２の実施形態を示す実施例２の多出力型ＤＣ−ＤＣコンバータは、図２(Ａ)に示すように、図１(Ａ)に示すトランス(5)に第３の２次巻線(5f)を設け、第３の２次巻線(5f)に第３の出力整流ダイオード(34)及び第３の出力平滑コンデンサ(35)から構成される第３の整流平滑回路(36)を接続し、第３の出力整流ダイオード(34)のカソードと第３の出力平滑コンデンサ(35)との間に他の出力制御用ＭＯＳ-ＦＥＴ(39)を接続し、第３の直流出力端子(37,38)と他の出力制御用ＭＯＳ-ＦＥＴ(39)との間に第３の出力平滑コンデンサ(35)の電圧Ｖ_O3に基づいて他の出力制御用ＭＯＳ-ＦＥＴ(39)のオン・オフを制御する他の２次側制御回路(40)を設けたものである。その他の構成は、図１(Ａ)に示す実施例１の多出力型ＤＣ−ＤＣコンバータと同様である。また、図２(Ａ)に示す実施例２の多出力型ＤＣ−ＤＣコンバータの基本的な動作は、図４に示す従来の多出力型ＤＣ−ＤＣコンバータの動作と略同様であるから、説明は省略する。

図２(Ａ)に示す多出力型ＤＣ−ＤＣコンバータのトランス(5)は、図２(Ｂ)に示すように、ボビン(5l)の一対のフランジ(5n,5o)間の筒部(5m)上に第１の２次巻線(5b)が巻装され、第１の２次巻線(5b)上に層間テープ(5q)を介して１次巻線(5a)が巻装され、１次巻線(5a)上に層間テープ(5q)を介して第２の２次巻線(5c)及び第３の２次巻線(5f)がバリアテープ(5r)を挟んで互いに離間して巻装され、１次巻線(5a)及び第１〜第３の２次巻線(5b,5c,5f)が巻装されたボビン(5l)の筒部(5m)の空洞内に一対のＥ形コア(5g,5h)の中脚(5k)が挿入される。これにより、トランス(5)の１次巻線(5a)を介して第１の２次巻線(5b)と第２及び第３の２次巻線(5c,5f)とが一対のＥ形コア(5g,5h)の中脚(5k)上に巻装されるので、第１の２次巻線(5b)と第２の２次巻線(5c)との間及び第１の２次巻線(5b)と第３の２次巻線(5f)との間の磁束鎖交数が減少し、第１の２次巻線(5b)と第２及び第３の２次巻線(5c,5f)との間が電磁的に疎結合となる。また、トランス(5)の第２の２次巻線(5c)及び第３の２次巻線(5f)はバリアテープ(5r)を挟んで互いに離間するので、第２の２次巻線(5c)と第３の２次巻線(5f)との間も電磁的に疎結合となる。その他の構成は、図５に示す従来のトランス(5)と略同様である。

実施例２の多出力型ＤＣ−ＤＣコンバータでは、実施例１と同様に、１次側の第１の主ＭＯＳ-ＦＥＴ(2)のオンと同時又は或る一定の時間が経過したときに２次側の各出力制御用ＭＯＳ-ＦＥＴ(20,39)をオンに切り換えることにより、トランス(5)の第２の２次巻線(5c)及び第３の２次巻線(5f)にそれぞれ電流Ｉ_D2,Ｉ_D3が流れる。この状態から各出力制御用ＭＯＳ-ＦＥＴ(20,39)をオフにすると、トランス(5)の第２及び第３の２次巻線(5c,5f)のインダクタンスによりそれぞれサージ電圧が発生し、第１の２次巻線(5b)にもサージ電圧が誘起される。第１の直流出力端子(10,11)に接続される図示しない負荷が軽い場合又は第１の直流出力端子(10,11)が開放状態、即ち無負荷の場合には、第１の整流平滑回路(9)の出力電圧Ｖ_O1がサージ電圧分だけ上昇する。図２(Ｂ)に示すトランス(5)では、第１の２次巻線(5b)と第２及び第３の２次巻線(5c,5f)との間に介在する１次巻線(5a)により、第１の２次巻線(5b)と第２の２次巻線(5c)との間及び第１の２次巻線(5b)と第３の２次巻線(5f)との間がそれぞれ電磁的に疎結合となり、第１の２次巻線(5b)と第２及び第３の２次巻線(5c,5f)との間の結合度が低下するため、第２及び第３の２次巻線(5c,5f)からトランス(5)の第１の２次巻線(5b)に誘起されるサージ電圧が低減され緩和される。これにより、軽負荷時又は無負荷時における第１の整流平滑回路(9)の出力電圧Ｖ_O1のサージ電圧による上昇分が抑えられ、１次側制御回路(14)での帰還制御によるトランス(5)の１次側から２次側への電力伝達の制限が緩和されるため、軽負荷時又は無負荷時に発生するサージ電圧による第２及び第３の整流平滑回路(17,36)の出力電圧Ｖ_O2,Ｖ_O3の変動を抑制することができる。したがって、実施例２でも実施例１と同様に、無負荷から全ての負荷の範囲に亘って安定した第１〜第３の直流出力電圧Ｖ_O1〜Ｖ_O3をそれぞれ第１〜第３の直流出力端子(10,11;18,19;37,38)から取得できるので、全ての直流出力に対して理想的なクロスレギュレーションを得ることが可能となる。

また、本発明の第３の実施形態を示す実施例３の多出力型ＤＣ−ＤＣコンバータは、図３(Ａ)に示すように、図２(Ａ)に示す実施例２の多出力型ＤＣ−ＤＣコンバータのトランス(5)を図３(Ｂ)に示す巻線構造を有するトランス(5)に変更したものである。即ち、図３(Ａ)に示す実施例３の多出力型ＤＣ−ＤＣコンバータのトランス(5)は、図３(Ｂ)に示すように、ボビン(5l)の一対のフランジ(5n,5o)間の筒部(5m)上に第１の２次巻線(5b)が巻装され、第１の２次巻線(5b)上に層間テープ(5q)を介して１次巻線(5a)が巻装され、１次巻線(5a)上に層間テープ(5q)を介して第２の２次巻線(5c)が巻装され、第２の２次巻線(5c)上に第３の２次巻線(5f)が巻装され、１次巻線(5a)及び第１〜第３の２次巻線(5b,5c,5f)が巻装されたボビン(5l)の筒部(5m)の空洞内に一対のＥ形コア(5g,5h)の中脚(5k)が挿入される。これにより、トランス(5)の１次巻線(5a)を介して第１の２次巻線(5b)と第２及び第３の２次巻線(5c,5f)とが一対のＥ形コア(5g,5h)の中脚(5k)上に巻装されるので、第１の２次巻線(5b)と第２の２次巻線(5c)との間及び第１の２次巻線(5b)と第３の２次巻線(5f)との間の磁束鎖交数が減少し、第１の２次巻線(5b)と第２及び第３の２次巻線(5c,5f)との間が電磁的に疎結合となる。トランス(5)の第２の２次巻線(5c)と第３の２次巻線(5f)は互いに隣接して巻装されるので、第２の２次巻線(5c)と第３の２次巻線(5f)との間は電磁的に密結合となる。その他の構成は、図２(Ｂ)に示す実施例２のトランス(5)と略同様である。

実施例３の多出力型ＤＣ−ＤＣコンバータでは、実施例２と同様に、第１の２次巻線(5b)と第２及び第３の２次巻線(5c,5f)との間に介在する１次巻線(5a)により、第１の２次巻線(5b)と第２の２次巻線(5c)との間及び第１の２次巻線(5b)と第３の２次巻線(5f)との間がそれぞれ電磁的に疎結合となり、第１の２次巻線(5b)と第２及び第３の２次巻線(5c,5f)との間の結合度が低下するため、第２及び第３の２次巻線(5c,5f)からトランス(5)の第１の２次巻線(5b)に誘起されるサージ電圧が低減され緩和される。これにより、軽負荷時又は無負荷時における第１の整流平滑回路(9)の出力電圧Ｖ_O1のサージ電圧による上昇分が抑えられ、１次側制御回路(14)での帰還制御によるトランス(5)の１次側から２次側への電力伝達の制限が緩和されるため、軽負荷時又は無負荷時に発生するサージ電圧による第２及び第３の整流平滑回路(17,36)の出力電圧Ｖ_O2,Ｖ_O3の変動を抑制することができる。したがって、実施例３でも実施例２と同様に、無負荷から全ての負荷の範囲に亘って安定した第１〜第３の直流出力電圧Ｖ_O1〜Ｖ_O3をそれぞれ第１〜第３の直流出力端子(10,11;18,19;37,38)から取得できるので、全ての直流出力に対して理想的なクロスレギュレーションを得ることが可能となる。更に、実施例３では、トランス(5)の第２の２次巻線(5c)と第３の２次巻線(5f)との間が電磁的に密結合となるので、各々の２次巻線(5c,5f)に誘起される電圧をそれぞれの巻数に応じて均一にすることができる。

本発明の実施態様は前記の実施例１〜３に限定されず、更に種々の変更が可能である。例えば、実施例１〜３では、２次側の各整流平滑回路(9,17,36)を１つの出力整流ダイオード(7,15,34)と１つの出力平滑コンデンサ(8,16,35)から成る半波整流型の構成としたが、両波整流型又は全波ブリッジ整流型の構成としてもよく、更に半波整流型、両波整流型及び全波ブリッジ整流型の各構成を混在させることも可能である。また、実施例１〜３では、電流共振用インダクタンスとしてトランス(5)の１次巻線(5a)の漏洩インダクタンス(5d)を使用したが、十分なインダクタンス値が得られない場合にはトランス(5)の１次巻線(5a)と直列に外付けのリアクトルを接続することも可能である。また、実施例１〜３では、１次側の第１の主ＭＯＳ-ＦＥＴ(2)のオン期間を固定し且つ第２の主ＭＯＳ-ＦＥＴ(3)のオン期間を可変する可変周波数のＰＷＭ（パルス幅変調）制御を使用したが、第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)のスイッチング周波数を固定し且つ第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)のそれぞれのオン期間を可変する固定周波数のＰＷＭ制御等を使用することも可能である。また、実施例１〜３では、トランス(5)の１つの２次巻線(5b,5c,5f)に対して単一極性の直流出力Ｖ_O1,Ｖ_O2,Ｖ_O3を取り出すものについて示したが、トランス(5)の１つの２次巻線(5b,5c,5f)に対して正負の直流出力を取り出す構成とすることも可能である。また、実施例１〜３では、電流共振用コンデンサ(4)及びトランス(5)の漏洩インダクタンス(5d)及び１次巻線(5a)の直列接続回路を第２の主ＭＯＳ-ＦＥＴ(3)に対して並列に接続したが、前記の直列接続回路を第１の主ＭＯＳ-ＦＥＴ(2)に対して並列に接続してもよい。また、実施例１〜３では、第１の主ＭＯＳ-ＦＥＴ(2)のドレイン−ソース間に電圧擬似共振用コンデンサ(6)を接続したが、電圧擬似共振用コンデンサ(6)は第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)の双方又は何れか一方のドレイン−ソース間に接続することも可能である。また、第１及び第２の主ＭＯＳ-ＦＥＴ(2,3)のドレイン−ソース間の寄生容量を電圧擬似共振用コンデンサとして使用することも可能である。更に、実施例１では２出力型、実施例２及び３では３出力型のＤＣ−ＤＣコンバータについて本発明を適用したが、これに限定されることはなく、４出力型以上のＤＣ−ＤＣコンバータについても本発明を適用することができる。

本発明は、複数の直流出力を発生する共振型ＤＣ−ＤＣコンバータに良好に適用できる。

本発明による多出力型ＤＣ−ＤＣコンバータの第１の実施形態を示す電気回路図及びそのトランスの巻線構造を示す断面図（実施例１） 本発明の第２の実施形態を示す電気回路図及びそのトランスの巻線構造を示す断面図（実施例２） 本発明の第３の実施形態を示す電気回路図及びそのトランスの巻線構造を示す断面図（実施例３） 従来の多出力型ＤＣ−ＤＣコンバータを示す電気回路図 図４のトランスの巻線構造を示す断面図 図４の１次側制御回路の内部構成を示すブロック回路図 図４の２次側制御回路の内部構成を示すブロック回路図 図４の回路の入力電圧の変動及び負荷の変動に対する各部の電圧及び電流を示す波形図 図４の１次側の主ＭＯＳ-ＦＥＴのオン期間比と２次側の第１の直流出力電圧との関係を示すグラフ 図４の回路の各部の電圧及び電流を示す波形図

符号の説明

(1)・・直流電源、 (2)・・第１の主ＭＯＳ-ＦＥＴ（第１の１次側スイッチング素子）、 (3)・・第２の主ＭＯＳ-ＦＥＴ（第２の１次側スイッチング素子）、 (4)・・電流共振用コンデンサ、 (5)・・トランス、 (5a)・・１次巻線、 (5b)・・第１の２次巻線、 (5c)・・第２の２次巻線、 (5d)・・漏洩インダクタンス、 (5e)・・励磁インダクタンス、 (5f)・・第３の２次巻線、 (5g,5h)・・Ｅ形コア、 (5i,5j)・・側脚、 (5k)・・中脚、 (5l)・・ボビン、 (5m)・・筒部、 (5n,5o)・・フランジ、 (5p,5r)・・バリアテープ、 (5q)・・層間テープ、 (6)・・電圧擬似共振用コンデンサ、 (7)・・第１の出力整流ダイオード、 (8)・・第１の出力平滑コンデンサ、 (9)・・第１の整流平滑回路、 (10,11)・・第１の直流出力端子、 (12)・・第１の出力検出回路、 (13)・・フォトカプラ、 (13a)・・発光部、 (13b)・・受光部、 (14)・・１次側制御回路、 (15)・・第２の出力整流ダイオード、 (16)・・第２の出力平滑コンデンサ、 (17)・・第２の整流平滑回路、 (18,19)・・第２の直流出力端子、 (20)・・出力制御用ＭＯＳ-ＦＥＴ（２次側スイッチング素子）、 (21)・・２次側制御回路、 (22)・・発振器、 (23)・・反転器、 (24)・・第１のデッドタイム付加回路、 (25)・・ローサイド側バッファ増幅器、 (26)・・第２のデッドタイム付加回路、 (27)・・レベル変換回路、 (28)・・ハイサイド側バッファ増幅器、 (29)・・タイミング検出回路、 (30)・・第２の出力電圧検出回路、 (31)・・ＰＷＭ制御回路、 (32)・・ＲＳフリップフロップ、 (33)・・駆動回路、 (34)・・第３の出力整流ダイオード、 (35)・・第３の出力平滑コンデンサ、 (36)・・第３の整流平滑回路、 (37,38)・・第３の直流出力端子、 (39)・・他の出力制御用ＭＯＳ-ＦＥＴ、 (40)・・他の２次側制御回路

Claims (2)

1. 直流電源に対して直列に接続された第１及び第２の１次側スイッチング素子と、該第１又は第２の１次側スイッチング素子に対して並列に接続されたコンデンサ及びインダクタンス及びトランスの１次巻線の直列回路と、前記トランスの第１の２次巻線に直列に接続される第１の出力整流ダイオードと第１の平滑コンデンサとから成る第１の整流平滑回路と、該第１の整流平滑回路の出力電圧に基づいて前記第１及び第２の１次側スイッチング素子のオン・オフを制御する１次側制御回路と、前記トランスの第２の２次巻線に直列に接続される第２の出力整流ダイオードと第２の平滑コンデンサとから成る第２の整流平滑回路と、前記トランスの第２の２次巻線と前記第２の整流平滑回路を構成する前記第２の平滑コンデンサとの間に接続された２次側スイッチング素子と、前記第２の平滑コンデンサの電圧に基づいて前記２次側スイッチング素子のオン・オフを制御する２次側制御回路とを備え、
   前記第１及び第２の１次側スイッチング素子のオン・オフにより、前記トランスの第１の２次巻線から前記第１の整流平滑回路を介して第１の直流出力を取り出すと共に、前記トランスの第２の２次巻線から前記第２の整流平滑回路を介して第２の直流出力を取り出す多出力型ＤＣ−ＤＣコンバータにおいて、
   前記第１又は第２の１次側スイッチング素子のオンと同時又は或る一定の時間が経過したときに前記２次側スイッチング素子をオンに切り換え、
   前記トランスの前記第１の２次巻線と前記第２の２次巻線とを電磁的に疎結合とし前記第１の２次巻線に誘起されるサージ電圧を低減し緩和することを特徴とする多出力型ＤＣ−ＤＣコンバータ。
2. 前記トランスは、前記１次巻線を介して前記第１の２次巻線と前記第２の２次巻線とをコア上に巻装した請求項１に記載の多出力型ＤＣ−ＤＣコンバータ。

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