JP4069587B2 - 半導体チップの実装方法 - Google Patents

半導体チップの実装方法 Download PDF

Info

Publication number
JP4069587B2
JP4069587B2 JP2000585927A JP2000585927A JP4069587B2 JP 4069587 B2 JP4069587 B2 JP 4069587B2 JP 2000585927 A JP2000585927 A JP 2000585927A JP 2000585927 A JP2000585927 A JP 2000585927A JP 4069587 B2 JP4069587 B2 JP 4069587B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
anisotropic conductive
conductive film
substrate
heating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000585927A
Other languages
English (en)
Inventor
俊宏 沢本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Application granted granted Critical
Publication of JP4069587B2 publication Critical patent/JP4069587B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H05K3/323—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives by applying an anisotropic conductive adhesive layer over an array of pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29293—Material of the matrix with a principal constituent of the material being a solid not provided for in groups H01L2224/292 - H01L2224/29291, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09909—Special local insulating pattern, e.g. as dam around component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、異方性導電膜および半導体チップの実装方法ならびに半導体装置に係り、特に半導体チップの能動素子形成面を基板側に向けて実装するのに好適な異方性導電膜および半導体チップの実装方法ならびに半導体装置に関する。
【０００２】
【従来の技術】
半導体チップの能動素子を形成した面を下向きにして実装する半導体チップの実装方法、いわゆるフリップチップ実装においては、異方性導電膜がよく用いられる。この異方性導電膜は、接着能を発揮するのと同時に、半導体チップと基板との導通媒体としての役割も果たすもので、フィルム状の薄いものであり、その全体をテープのように長いものとして形成される。また、その材料構成は、一般に、固形エポキシ系樹脂と液状エポキシ系樹脂とで構成されるバインダーと、樹脂粒子に金属メッキを施した導電性粒子とからなる。導電性粒子は、その体積率がバインダー全体にわたって均一になるように配合されている。なお、金属粒子を導電性粒子として使用することもある。また、導電性粒子の径は、２〜１０μｍ程度、主として５μｍ程度であるものが主流となっている。
【０００３】
ここで、従来の異方性導電膜を用いたチップの実装方法の例を図５に示す。まず、基板２の配線２１を設けた上に異方性導電膜３を貼付し、さらに、異方性導電膜３の上に、電極パッド１１と配線２１とが相対向する状態で半導体チップ１を載置する。次に、加熱加圧ツール７１により半導体チップ１を電極パッド１１が設けられた面の反対側の面から加熱しながら加圧する。
【０００４】
加熱されることにより、異方性導電膜３はその流動性を高めて、電極パッド１１および配線２１の周囲の空間を充填し、さらには、半導体チップ１と基板２の接着面から外部に流出して、半導体チップ１の側面に付着する。一方、電極パッド１１と配線２１との間には、導電性粒子６１の一部が挟まった状態で介在する。
この熱圧着の後、異方性導電膜３の硬化が完了すると、半導体チップ１と基板２とが異方性導電膜３により接着されることになる。特に、半導体チップ１の側面に付着した異方性導電膜３はフィレット３４を形成し、半導体チップ１と基板２との機械的接続を強固なものにする。また、電極パッド１１と配線２１との間に挟まった導電性粒子６１は、半導体チップ１と基板２との導通媒体としての役割を果たす。
ところが、前述の従来技術においては以下のような問題が発生した。
【０００５】
半導体チップ１が薄型のものである場合、半導体チップ１を加熱加圧ツール７１により加熱、加圧する際、半導体チップ１の側面だけでなく、図５の付着した部分３５に示すように、加熱加圧ツール７１にまで付着してしまう。異方性導電膜３の一部が加熱加圧ツール７１に付着することが頻繁に発生すれば、当然に加熱加圧ツール７１のクリーニングもそれに応じて頻繁に行わなければならず、半導体チップの熱圧着工程の管理負担が大きくなってしまう。また、このような状態になった半導体チップの実装後の外観も好ましいものではない。
【０００６】
しかし、上記の問題を回避しようとして、基板２上に設ける異方性導電膜３の面積を半導体チップ１の電極パッド１１を形成した面の面積より小さいものにしたり、あるいは、加熱加圧ツール７１による加熱温度を従来より低いものにすると、半導体チップと基板との機械的接続の強度が十分でなくなる可能性があった。
【発明が解決しようとする課題】
【０００７】
本発明は、前述の従来技術の欠点を解消するために、基板と半導体チップとの機械的接続の強度が十分に得られるのと同時に、加熱加圧ツールに異方性導電膜が付着することを防止可能とすることにより、半導体チップと基板との接続工程の管理が容易な異方性導電膜を提供することを目的としている。また、その異方性導電膜を設けた回路基板を提供することを目的としている。さらに、その回路基板を備えた電子機器を提供することを目的としている。
【０００８】
また、本発明は、基板と半導体チップとの機械的接続の強度が十分に得られ、加熱加圧ツールに付着することが防止可能な異方性導電膜により半導体チップを実装した半導体装置を提供することを目的としている。
【０００９】
また、本発明は、その異方性導電膜を用いた半導体チップの実装方法を提供することを目的としている。また、その半導体チップの実装方法を用いて製造された半導体装置を提供することを目的としている。さらに、その半導体装置を備えた電子機器を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本発明に係る半導体チップの実装方法は、電極が形成された半導体チップの一方の面を基板の電極が形成された面に対して相対向する向きにて実装する半導体チップの実装方法であって、
単一材質の熱可塑性樹脂からなる異方性導電膜の縁辺部よりも中央側に位置する領域を加熱し、前記異方性導電膜の前記領域の流動性を、前記異方性導電膜の前記縁辺部の流動性よりも高くする工程と、前記異方性導電膜を前記基板の前記電極が形成された面に貼付する工程と、前記半導体チップを前記異方性導電膜上に載置する工程と、前記半導体チップを加熱加圧体により加熱しながら押圧し、前記半導体チップを前記基板に接続する工程と、を有する構成となっている。
【００１１】
上記のように構成した本発明に係る半導体チップの実装方法によれば、加熱された領域の流動性が高まるので、半導体チップを基板に接続する工程において、加熱された領域が半導体チップの側面に向かって流動すると同時に、加熱しない領域がその過剰な流動を抑制する。よって、異方性導電膜が半導体チップの側面に過剰に付着して、加熱加圧ツールにまで付着が及ぶことを防止することができる。その結果、半導体チップと基板との接続工程の管理が容易になる。
【００１２】
また、この半導体チップの実装方法において、前記異方性導電膜は、前記領域を前記一方の面と同一形状に形成されてなる構成となっていてもよい。
【００１３】
上記のように構成した半導体チップの実装方法によれば、半導体チップの各側面に向かって流動する第２の部材の量を各側面ともほぼ均等にすることができ、特定の側面に過剰な大きさのフィレットが形成されることがない。
【００１４】
なお、前述した各手段において述べた基板の材質については、プラスチック基板、フレキシブル基板などの有機系材料を使用した基板、またはセラミック基板などの無機系材料を使用した基板のいずれの種類のものであっても良い。
【００１５】
【発明の実施の形態】
以下に、本発明の好適な実施の形態について図面を参照して詳細に説明する。
【００１６】
図１は、本発明の第１の実施の形態に係る半導体チップの実装状態を示す断面図である。また、図２は、本発明の第１の実施の形態に係る半導体チップの実装工程を示す断面図であり、（１）は異方性導電膜を基板に貼付した状態を示す断面図であり、（２）は半導体チップを異方性導電膜に載置した状態を示す断面図であり、（３）は半導体チップを熱圧着している状態を示す断面図である。また、図３は、本発明の第２の実施の形態に係る半導体チップの実装工程を示す説明図であり、（１）は異方性導電膜を基板上に貼付した状態を示す斜視図であり、（２）はその状態の断面図であり、（３）は、異方性導電膜の内側の領域にペースト状の異方性導電接着剤を塗布した状態を示す断面図である。また、図４は、本発明の第１の実施の形態に係る異方性導電膜の斜視図であり、さらに、図５は、従来の異方性導電膜に係る半導体チップの実装状態を示す断面図である。また、図６は、本発明のいずれか実施の形態に係る異方性導電膜により半導体チップを実装した回路基板の説明図である。さらに、図７は、本発明の実施の形態に係るノート型パーソナルコンピュータの説明図である。くわえて、図８は、本発明の実施の形態に係る携帯電話の説明図である。
【００１７】
まず、本発明の第１の実施の形態における異方性導電膜の具体的な構造について説明する。図４に示すように、異方性導電膜３は、シート状に形成されたものであり、その全体は長いテープのような形状に形成されている。図４は、その一部を表したものであり、長手方向の両端部寄りに配置された硬い部分３１、および２つの硬い部分３１の間に挟まれた柔らかい部分３２が一体に設けられ、異方性導電膜３が形成されている。また、この表裏両面にカバーフィルム３６が貼付されている。
【００１８】
硬い部分３１は、分子量が大きい熱硬化性樹脂からなっており、加熱時においても流動性が低い特性を持っている。また、柔らかい部分３２は、分子量が小さい熱硬化性樹脂からなっており、加熱時においては、硬い部分３１よりも相対的に流動性が高い特性を有する。具体的には、硬い部分３１は、エポキシ系の樹脂により形成されている。その樹脂構成は、固形エポキシ系樹脂が７５重量％〜９９重量％、と液状エポキシ系樹脂が１重量％〜２５重量％の比率で配合されている。また、柔らかい部分３２は、エポキシ系の樹脂により形成されている。その樹脂構成は、固形エポキシ系樹脂が５０重量％〜７５重量％、と液状エポキシ系樹脂が２５重量％〜５０重量％の比率で配合されている。
【００１９】
なお、異方性導電膜３を用いて半導体チップ等を実装する際の異方性導電膜の加熱温度は、通常１８０℃〜２００℃の範囲である。また、使用に際しては、適宜必要な大きさに切断し、基板側のカバーフィルム３６を剥離し、半導体チップを実装する場所に貼付する。
【００２０】
また、柔らかい部分３２の幅は、実装される半導体チップの１辺の長さ、特に長方形の半導体チップである場合は短い方の辺の長さと等しくするが好ましい。これは、半導体チップ１を基板２に熱圧着する際、柔らかい部分３２は流動性が非常に高まり、半導体チップ１と基板２との間から外部空間に流出するが、柔らかい部分３２の幅が上記の幅に設定されていると、硬い部分３１が、半導体チップ１と基板２との間の空間と、外部空間とを蓋のように遮断するので、柔らかい部分３２が外部空間に流出するのを抑制することできるからである。
【００２１】
また、半導体チップには、電極パッドが形成された面の周辺の２辺または４辺に、あるいは、当該面全体に一定間隔をおいて数十〜数百個程度の電極パッドが設けられている。本発明の実施の形態においては、半導体チップの電極パッドはいずれの状態に設けられていても適用できる。また、半導体チップを実装する基板は、有機系、無機系のいずれであっても良く、材質は特に問わない。
【００２２】
次に、本発明の第１の実施の形態に係る異方性導電膜３を用いた半導体チップの実装方法について図面に沿って説明する。
【００２３】
図２（１）に示すように、最初に、基板２の配線２１を設けた箇所の上に、基板２側のカバーフィルム３６を剥がした異方性導電膜３を数秒間、１８０℃〜２００℃で加熱しながら貼付する。次に、半導体チップ１を設ける側のカバーフィルム３６を剥がす。なお、柔らかい部分３２の長さは、半導体チップ１の長い方の辺の長さとほぼ同一のものとする。
【００２４】
次に、図２（２）に示すように、電極パッド１１と配線２１とが相対向した状態で、半導体チップ１を異方性導電膜３上に載置する。この際、半導体チップ１の長い方の辺と硬い部分３１がほぼ平行になるように載置する。
【００２５】
さらに、図２（３）に示すように、半導体チップ１を電極パッド１１が設けられていない面から加熱加圧ツール７１により加熱加圧する。異方性導電膜３は、加熱されることにより流動性が高まり、くわえて押圧力により変形してゆく。なお、加熱加圧ツール７１の熱は、金属製である電極パッド１１によく伝わるので、電極パッド１１付近の異方性導電膜３は、流動性が特に高くなる。
【００２６】
このように加熱されると、柔らかい部分３２は、加熱加圧ツール７１からの押圧力（矢印Ｂ）により、半導体チップ１と基板２の間から半導体チップ１の側面に向かって流動して行く。しかし、半導体チップ１の長い方の辺の下方には、硬い部分３１が設けられているので、柔らかい部分３２の流動は、硬い部分３１によって抑制されることになる。よって、半導体チップ１と基板２との間からはみ出した柔らかい部分３２が加熱加圧ツール７１にまで付着しまうことを防ぐことができる。
【００２７】
一方、半導体チップ１の辺縁４辺のうち、短い方の辺の下方には、柔らかい部分３２の流動を抑制するものはないので、柔らかい部分３２は、半導体チップ１の側面に向かってそのまま流動して行く。ところが、前述のように、加熱加圧ツール７１の熱は、電極パッド１１によく伝わる。よって、半導体チップ１が長方形である場合は、長辺側よりも短辺側に設けられた電極パッド１１の数の方が少ない、つまり与えられる熱が少ないので、短辺側下方の柔らかい部分３２は、長辺側下方の柔らかい部分３２よりも流動性が低い状態となる。さらに、柔らかい部分３２は、その長さにおいて、半導体チップ１の長さと同一となるように設けられているので、半導体チップ１の側面に付着する源泉となるものが半導体チップ１の周囲に設けられてない。
【００２８】
つまり、半導体チップ１のこの２辺側の側面に付着するのは、半導体チップ１と基板２の間から流出してくるものに限られることになる。よって、半導体チップ１に付着する量も少なく、またその流動性もさほど高くないので、加熱加圧ツール７１にまで付着してしまう可能性はきわめて小さいものとなる。したがって、半導体チップ１の短い方の辺においてもフィレットが過剰に形成されることがない。
【００２９】
よって、前述の工程により、半導体チップ１を基板２に熱圧着すると、加熱加圧ツール７１に異方性導電膜３が付着することない。また、図１に示すように、半導体チップ１の側面にフィレット３４が、半導体チップの裏面の高さまで到達することなく、適度の大きさで形成される。
【００３０】
なお、本発明の第１の実施の形態においては、異方性導電膜を２つの異なる流動性を持つ熱硬化性樹脂からなるものとしたが、１つの異方性導電膜において、特定部分の流動性を他の部分と異なるものとすることができれば同様の作用効果が得られる。したがって、たとえば、第１の実施の形態の変形例として、異方性導電膜を単一材質の熱可塑性樹脂からなるものとし、第１の実施の形態における柔らかい部分３２に相当する部分に対して、半導体チップを熱圧着する前にあらかじめ予熱を加えることにより流動性を高めておき、その後に半導体チップを熱圧着すれば、予熱を加えていない部分が硬い部分３１と同様の働きをするので、本発明の第１の実施の形態と同様の作用効果を得ることができる。
【００３１】
また、この変形例において、異方性導電膜の周縁全体にわたって予熱を加えないものとすれば、この周縁全体が硬い部分３１と同様の働きをするので、余熱を加えた部分の流動をさらに確実に抑制することができる。
【００３２】
次に、本発明の第２の実施の形態に係る異方性導電膜について、図３に基づいて説明する。
【００３３】
まず、図３（１）および（２）に示すように、異方性導電膜の形状を異方性導電膜４に示すように枠状のものとする。そして、異方性導電膜４を基板２に貼付する。なお、異方性導電膜４は熱硬化性樹脂よりなる。また、異方性導電膜４の内側の領域は、半導体チップ１とほぼ同一の形状とし、さらに、ほぼ同一または同一よりわずかに大きい面積とする。
【００３４】
次に、図３（３）に示すように、異方性導電膜４の内側の領域である凹所４１に、ペースト状の異方性導電接着剤５を枠状の異方性導電膜４とほぼ同じ高さになるように、凹所４１の全面にわたって塗布する。
次に、半導体チップ１をペースト状の異方性導電接着剤５に載置する。これ以降は、第１の実施の形態の場合と同様に、半導体チップ１の電極パッド１１のある面と反対側の面から加熱加圧ツール７１により加熱加圧する。
【００３５】
以上の工程により半導体チップの実装がなされる。なお、この実施の形態においては、半導体チップ１をペースト状の異方性導電接着剤５に載置する際に、凹所４１に半導体チップ１をはめ込めむようにすれば、半導体チップ１のアライメントも同時に行うことができる。よって、この実施の形態においては、半導体チップ１の載置する際の位置決め工程を簡便なものとすることができる。
【００３６】
以上の構成によれば、ペースト状の異方性導電接着剤５は、枠状の異方性導電膜４よりも流動性が高いので、半導体チップ１の側面に向かって流動するが、枠状の異方性導電膜４によりその流動が抑制されるので、加熱加圧ツール７１にペースト状の異方性導電接着剤５が付着することを防ぐことができる。また、この実施の形態の場合、半導体チップ１の４辺にペースト状の異方性導電接着剤５の流動を確実に抑制するものが存在するので、半導体チップ１の形状が正方形である場合にも好ましく適用できる。
【００３７】
よって、この実施の形態においても、加熱加圧ツール７１に異方性導電膜３が付着することなく、第１の実施の形態と同様に、半導体チップ１の側面にフィレット３４が適度の大きさで形成される。また、この実施の形態においては、ペースト状の異方性導電接着剤５を凹所４１に塗布する代わりに、異方性導電膜４よりも流動性の高い異方性導電膜を凹所４１とほぼ同一の形状、かつほぼ同一面積になるように切断し、これを凹所４１に貼付するものとしても良い。さらに、異方性導電膜４よりも流動性の高い異方性導電膜を凹所４１に予め設けたものとしても良い。
【００３８】
なお、前述の各実施の形態において異方性導電接着剤に配合される導電性粒子は、金属粒子、または樹脂製の粒子に金属メッキを施したものなど、いずれのものであっても良く、その材質、形状を問わない。また、半導体チップの電極にバンプを設けずに、基板の電極の上にバンプが設けられているものであっても良い。
【００３９】
また、前述の実施の形態においては、半導体チップの電極が形成された面において、この面の４辺すべてに電極を設けたものを事例として取り上げたが、設けられる電極の配置はこれに限定されるものではなく、２辺のみ、あるいはこの面全体にわたって電極が設けられていても良い。
【００４０】
以上のように、本発明の実施の形態においては、半導体チップを基板に熱圧着する際に、加熱加圧ツールに異方性導電膜が付着することがない。また、適度な大きさで外観の良いフィレットを半導体チップの側面に形成することができるので、半導体チップと基板との機械的接続の確実性が高くなる。くわえて、本発明の第２の実施の形態については、異方性導電膜を枠状としたので、半導体チップを当該枠内に置くことにより半導体チップのアライメントも同時に完了するので、半導体チップのアライメントに係る工程の管理がきわめて容易になる。
【００４１】
さらに、以上説明した異方性導電膜を利用して半導体チップを実装した例として図６を示す。すなわち、図６は、本発明のいずれかの実施の形態に係る異方性導電膜４を利用して半導体チップ１１０を実装した回路基板１００を示している。なお、回路基板１００には、例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１００には、例えば銅からなるボンディング部が所望の回路となるように形成されている。そして、ボンディング部と半導体チップ１１０の外部電極とを機械的に接続することでそれらの電気的導通が図られる。
【００４２】
なお、半導体チップ１１０は、実装面積をベアチップにて実装する面積にまで小さくすることができるものであり、この回路基板１００を電子機器に用いれば電気機器自体の小型化が図れる。また、同一面積内においては、より実装スペースを確保することができ、高機能化を図ることも可能である。
【００４３】
そして、この回路基板１００を備える電子機器として、図７にノート型パーソナルコンピュータ１２０を示し、図８に携帯電話１３０を示した。
【００４４】
以前述べたように、本発明は、半導体チップと基板とを接着するとともに、前記半導体チップと前記基板との電気的導通媒体となる異方性導電膜において、第１の部材と、前記第１の部材に隣接して配置されてなる第２の部材と、を有し、前記第１の部材は、前記第２の部材よりも流動性が低い特性を有する材料により形成されてなることを特徴とする異方性導電膜としたので、第１の部材が第２の部材の流動を抑えて、加熱加圧ツールに異方性導電膜が付着することを防止する。よって、半導体チップの実装工程の効率化を図ることができるとともに、実装された半導体チップの外観の向上を図ることができる。
【００４５】
また、半導体チップと基板とを接着するとともに、前記半導体チップと前記基板との電気的導通媒体となる異方性導電膜において、第１の部材と、前記第１の部材に隣接して配置されてなる第２の部材と、を有し、前記第１の部材は、前記半導体チップと前記基板との接合時において、前記第２の部材の流動性より低い特性が発現される材料からなることを特徴とする異方性導電膜としたので、半導体チップと基板との接合時に、第１の部材が第２の部材の流動を抑えて、加熱加圧ツールに異方性導電膜が付着することを防止する。よって、半導体チップの実装工程の効率化を図ることができるとともに、実装された半導体チップの外観の向上を図ることができる。
【００４６】
また、半導体チップを異方性導電膜により実装した基板を備えてなる半導体装置において、前記異方性導電膜は、縁辺部に相当する第１の部材と、前記第１の部材よりも中央側に位置する第２の部位と、を有し、前記第１の部材は、前記第２の部材よりも流動性が低い特性を有する材料により形成されてなる半導体装置としたので、第１の部材が第２の部材の流動を抑えて、加熱加圧ツールに異方性導電膜が付着することを防止でき、加熱加圧ツールを洗浄する頻度を大幅に低下させることができる。よって、半導体チップの実装工程の効率化を図ることができるとともに、実装された半導体チップの外観の向上を図ることができる。
【００４７】
また、半導体チップを異方性導電膜により実装した基板を備えてなる半導体装置において、前記異方性導電膜は、縁辺部に相当する第１の部材と、前記第１の部材よりも中央側に位置する第２の部材と、を有し、
また、前記第１の部材は、前記半導体チップと前記基板との接合時において、前記第２の部材の流動性より低い特性が発現される材料からなることを特徴とする半導体装置としたので、第１の部材が第２の部材の流動を抑えて、加熱加圧ツールに異方性導電膜が付着することを防止でき、加熱加圧ツールを洗浄する頻度を大幅に低下させることができる。よって、半導体チップの実装工程の効率化を図ることができるとともに、実装された半導体チップの外観の向上を図ることができる。
【００４８】
また、電極が形成された半導体チップの一方の面を基板の電極が形成された面に対して相対向する向きにて実装する半導体チップの実装方法であって、第１の部材と、前記第１の部材に隣接して配置されてなる第２の部材と、を有する異方性導電膜を前記基板の前記電極が形成された面に貼付する工程と、前記半導体チップを前記異方性導電膜上に載置する工程と、前記半導体チップを加熱加圧体により加熱しながら押圧して、前記基板に接続する工程と、を有することを特徴とする半導体チップの実装方法としたので、第１の部材が第２の部材の流動を抑えて、加熱加圧ツールに異方性導電膜が付着することを防止でき、加熱加圧ツールを洗浄する頻度を大幅に低下させることができる。よって、半導体チップの実装工程の効率化を図ることができるとともに、実装された半導体チップの外観の向上を図れる。
【００４９】
また、電極が形成された半導体チップの一方の面を基板の電極が形成された面に対して相対向する向きにて実装する半導体チップの実装方法であって、熱可塑性樹脂からなる異方性導電膜の縁辺部よりも中央側に位置する領域を加熱し、前記異方性導電膜の流動性を高くする工程と、
前記異方性導電膜を前記基板の前記電極が形成された面に貼付する工程と、前記半導体チップを前記異方性導電膜上に載置する工程と、前記半導体チップを加熱加圧体により加熱しながら押圧し、前記半導体チップを前記基板に接続する工程と、を有することを特徴とする半導体チップの実装方法としたので、加熱加圧ツールに異方性導電膜が付着することを防止できるとともに、半導体チップの貼り付け位置の位置決め工程の簡便化が可能となる。よって、異方性導電膜の縁辺部が当該縁辺部よりも中央側の部分の流動を抑えて、加熱加圧ツールに異方性導電膜が付着することを防止でき、加熱加圧ツールを洗浄する頻度を大幅に低下させることができる。よって、半導体チップの実装工程の効率化を図ることができるとともに、実装された半導体チップの外観の向上を図れる。
【００５０】
また、電極が形成された半導体チップの一方の面を基板の電極が形成された面に対して相対向する向きにて実装する半導体チップの実装方法であって、枠状に形成した異方性導電膜を前記基板の前記電極が形成された面に貼付する工程と、前記異方性導電膜の内側の領域に前記異方性導電膜よりも流動性の高い異方性導電接着剤を設ける工程と、前記半導体チップを前記異方性導電接着剤の上に載置する工程と、前記半導体チップを加熱加圧体により加熱しながら押圧し、前記半導体チップを前記基板に接続する工程と、を有することを特徴とする半導体チップの実装方法としたので、半導体チップの位置合わせが簡便にでき、半導体チップの実装工程の効率化を図ることができる。さらに、実装された半導体チップの外観の向上を図ることができる。
【００５１】
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る半導体チップの実装状態を示す断面図である。
【図２】 本発明の第１の実施の形態に係る半導体チップの実装工程を示す断面図であり、（１）は異方性導電膜を基板に貼付した状態を示す断面図であり、（２）は半導体チップを異方性導電膜に載置した状態を示す断面図であり、（３）は半導体チップを熱圧着している状態を示す断面図である。
【図３】 本発明の第２の実施の形態に係る半導体チップの実装工程を示す説明図であり、（１）は異方性導電膜を基板上に貼付した状態を示す斜視図であり、（２）はそのＣ−Ｃ線断面図であり、（３）は、異方性導電膜の内側の領域にペースト状の異方性導電接着剤を塗布した状態を示す断面図である。
【図４】 本発明の第１の実施の形態に係る異方性導電膜の斜視図である。
【図５】 従来の異方性導電膜による半導体チップの実装状態を示す断面図である。
【図６】 本発明のいずれかの実施の形態に係る異方性導電膜により半導体チップを実装した回路基板の説明図である。
【図７】 本発明の実施の形態に係るノート型パーソナルコンピュータの説明図である。
【図８】 本発明の実施の形態に係る携帯電話の説明図である。

Claims (2)

  1. 電極が形成された半導体チップの一方の面を基板の電極が形成された面に対して相対向する向きにて実装する半導体チップの実装方法であって、
    単一材質の熱可塑性樹脂からなる異方性導電膜の縁辺部よりも中央側に位置する領域を加熱し、前記異方性導電膜の前記領域の流動性を、前記異方性導電膜の前記縁辺部の流動性よりも高くする工程と、
    前記異方性導電膜を前記基板の前記電極が形成された面に貼付する工程と、
    前記半導体チップを前記異方性導電膜上に載置する工程と、
    前記半導体チップを加熱加圧体により加熱しながら押圧し、前記半導体チップを前記基板に接続する工程と、
    を有することを特徴とする半導体チップの実装方法。
  2. 前記異方性導電膜は、前記領域を前記一方の面と同一形状に形成されてなることを特徴とする請求項１に記載の半導体チップの実装方法。
JP2000585927A 1998-12-02 1999-12-02 半導体チップの実装方法 Expired - Fee Related JP4069587B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP34308698 1998-12-02
PCT/JP1999/006794 WO2000033374A1 (en) 1998-12-02 1999-12-02 Anisotropic conductor film, semiconductor chip, and method of packaging

Publications (1)

Publication Number Publication Date
JP4069587B2 true JP4069587B2 (ja) 2008-04-02

Family

ID=18358842

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000585927A Expired - Fee Related JP4069587B2 (ja) 1998-12-02 1999-12-02 半導体チップの実装方法

Country Status (6)

Country Link
US (1) US6414397B1 (ja)
JP (1) JP4069587B2 (ja)
KR (1) KR100392718B1 (ja)
CN (1) CN1155997C (ja)
TW (1) TW444307B (ja)
WO (1) WO2000033374A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109328400A (zh) * 2017-05-30 2019-02-12 Lg 伊诺特有限公司 发光器件封装和光源设备

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218629B1 (en) * 1999-01-20 2001-04-17 International Business Machines Corporation Module with metal-ion matrix induced dendrites for interconnection
DE10012882C2 (de) * 2000-03-16 2002-06-20 Infineon Technologies Ag Verfahren und Vorrichtung zur Aufbringung eines Halbleiterchips auf ein Trägerelement
JP3631956B2 (ja) * 2000-05-12 2005-03-23 富士通株式会社 半導体チップの実装方法
US20020098620A1 (en) * 2001-01-24 2002-07-25 Yi-Chuan Ding Chip scale package and manufacturing method thereof
KR20030033706A (ko) * 2001-10-24 2003-05-01 앰코 테크놀로지 코리아 주식회사 플립칩 패키지
JP4070658B2 (ja) * 2003-04-17 2008-04-02 三洋電機株式会社 半導体装置の製造方法
US8369544B2 (en) * 2003-09-29 2013-02-05 3M Innovative Properties Company Microphone component and a method for its manufacture
WO2008152865A1 (ja) * 2007-06-12 2008-12-18 Sharp Kabushiki Kaisha 薄膜太陽電池およびその製造方法
FR2943849B1 (fr) * 2009-03-31 2011-08-26 St Microelectronics Grenoble 2 Procede de realisation de boitiers semi-conducteurs et boitier semi-conducteur
US9029996B2 (en) * 2010-10-19 2015-05-12 Continental Automotive Systems, Inc. Bonding and electrically coupling components
DE102013225109A1 (de) * 2013-12-06 2015-06-11 Robert Bosch Gmbh Verfahren zum Befestigen eines Mikrochips auf einem Substrat
CN105601765B (zh) * 2015-12-23 2017-10-13 中国科学院过程工程研究所 一种用于半纤维素提取液脱盐的装置
JP7095227B2 (ja) * 2016-05-05 2022-07-05 デクセリアルズ株式会社 異方性導電フィルム
CN107768415B (zh) * 2017-10-30 2024-03-08 京东方科技集团股份有限公司 柔性显示器件、显示装置以及制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60225439A (ja) * 1984-04-23 1985-11-09 Seiko Epson Corp Ｉｃ実装構造
JPH04142049A (ja) * 1990-10-02 1992-05-15 Toshiba Corp 電子部品の接続方法
JP3343317B2 (ja) * 1995-12-04 2002-11-11 松下電器産業株式会社 半導体ユニット及びその半導体素子の実装方法
JPH1013002A (ja) * 1996-06-20 1998-01-16 Matsushita Electric Ind Co Ltd 半導体素子の実装方法
JPH1098076A (ja) * 1996-09-24 1998-04-14 Oki Electric Ind Co Ltd 半導体素子の実装方法
JP3663938B2 (ja) * 1997-10-24 2005-06-22 セイコーエプソン株式会社 フリップチップ実装方法
JP2000315855A (ja) * 1999-04-28 2000-11-14 Canon Inc フェイスダウン実装基板及びフェイスダウン実装方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109328400A (zh) * 2017-05-30 2019-02-12 Lg 伊诺特有限公司 发光器件封装和光源设备
CN109328400B (zh) * 2017-05-30 2023-04-04 苏州立琻半导体有限公司 发光器件封装和光源设备

Also Published As

Publication number Publication date
KR100392718B1 (ko) 2003-07-28
CN1155997C (zh) 2004-06-30
KR20010034452A (ko) 2001-04-25
CN1296640A (zh) 2001-05-23
WO2000033374A1 (en) 2000-06-08
TW444307B (en) 2001-07-01
US6414397B1 (en) 2002-07-02

Similar Documents

Publication Publication Date Title
KR100386758B1 (ko) 이방성 도전막 및 반도체 칩의 실장 방법 및 반도체 장치
JP4069587B2 (ja) 半導体チップの実装方法
US6981317B1 (en) Method and device for mounting electronic component on circuit board
JP2596960B2 (ja) 接続構造
JP3603890B2 (ja) 電子デバイス及びその製造方法並びに電子機器
JPH11191569A (ja) フリップチップ実装方法および半導体装置
JP2817704B2 (ja) テープキャリアパッケージ及び接続方法
JP2001015551A (ja) 半導体装置およびその製造方法
JPH0927516A (ja) 電子部品の接続構造
JP3162068B2 (ja) 半導体チップの実装方法
JP3743716B2 (ja) フレキシブル配線基板及び半導体素子の実装方法
JP4421118B2 (ja) 半導体装置製造方法
JPH046841A (ja) 半導体装置の実装構造
JP2000174066A (ja) 半導体装置の実装方法
JP2003133357A (ja) 半導体装置、半導体装置の実装構造、及び実装用接続部材
JP2001077516A (ja) 電子部品装置及びその製造方法、並びに、回路基板
KR20060017213A (ko) 언더필 수지와 초음파를 이용한 칩 범프 및 기판 패드의접합방법
JP2008235839A (ja) 半導体装置およびその製造方法
JP2859036B2 (ja) 混成集積回路装置
JP3598058B2 (ja) 回路基板
JP2003031617A (ja) 半導体装置の実装構造とその製造方法
JPH11274238A (ja) 電子部品の実装構造および電子部品の実装方法
JP3482837B2 (ja) 半導体装置
JPH1140697A (ja) 半導体装置用テープキャリア
JPH05109818A (ja) 半導体チツプの接続構造

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061010

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061211

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070308

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070614

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071002

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080107

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110125

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees