JP2964240B2 - 半導体メモリ装置のチャージポンプ回路 - Google Patents

半導体メモリ装置のチャージポンプ回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
から昇圧電圧（ＶＰＰ）を発生する回路に係るもので、
詳しくは、低電圧が供給される場合は迅速な電荷供給を
充足させると共に高電圧が供給される場合は適当量の電
荷を供給して消費電力量を低減し得る半導体メモリ装置
のチャージポンプ回路に関するものである。
【０００２】
【従来の技術】従来、半導体メモリ装置のチャージポン
プ回路においては、図８に示したように、イネーブル信
号の入力により発振動作を行って所定周期のパルスを発
生するオシレータ１０１１と、該オシレータ１０１１か
ら発生されたパルスの電位が所定値以下であるとき所定
電位に固定する第１，第２クランプ１０１２，１０１４
と、前記オシレータ１０１１と前記各第１，第２クラン
プ１０１２，１０１４間に夫々並列接続され前記オシレ
ータ１１から出力されたパルスの電位を所望の電圧に増
加させる各キャパシタ１０１３，１０１５と、前記キャ
パシタ１０１３の出力がドレイン端子に入力され前記キ
ャパシタ１０１５の出力がゲート端子に入力されソース
端子は出力ノード１０１７に接続された出力トランジス
タ１０１６と、前記出力ノード１０１７と電源電圧端
（ＶＣＣ）間に接続されパワーアップのときに出力ノー
ドをプリチャージ（PRECHARGE ）するプルアップトラン
ジスタ１０１８と、前記出力ノード１０１７と前記オシ
レータ１０１１間に接続され前記出力ノード１７から過
電圧が検出されると前記オシレータ１０１１の動作を停
止させる過電圧検出部１０１９と、から構成されてい
た。
【０００３】このように構成された従来の半導体メモリ
装置のチャージポンプ回路の作用について説明すると次
のようであった。まず、初期のパワーアップのとき、電
源電圧端から電源電圧（ＶＣＣ）がプルアップトランジ
スタ１０１８に供給されると、該プルアップトランジス
タ１０１８からスレッシュホールド電圧（Ｖｔ）だけ電
圧降下された電圧（ＶＣＣ−Ｖｔ）が、出力ノード１０
１７をプリチャージすると共に、過電圧検出部１０１９
に供給される。
【０００４】このとき、該過電圧検出部１０１９で感知
される電圧は前記電源電圧（ＶＣＣ）より低い電圧（Ｖ
ＣＣ−Ｖｔ）を維持するため、前記過電圧検出部１０１
９はオシレータ１１にイネーブル信号（ＥＮ）を発生し
て該オシレータ１０１１を動作させ、よって、オシレー
タ１０１１から周期的なパルスが発生される。前記オシ
レータ１０１１から発生したパルスが低電位である場合
は、第１，第２クランプ１０１２，１０１４は出力トラ
ンジスタ１０１６のドレイン端子及びゲート端子の電圧
が電源電圧（ＶＣＣ）以下に降下しないように所定電位
値を出力する。
【０００５】また、前記オシレータ１１から発生したパ
ルスが高電位である場合、第１，第２クランプ１０１
２，１０１４は動作せず、各キャパシタ１０１３，１０
１５がポンピング動作を行って、前記出力トランジスタ
１０１６のドレイン端子及びゲート端子の電圧を２ＶＣ
Ｃに形成し、よって、前記出力トランジスタ１０１６が
ターンオンされ、該出力トランジスタ１０１６のスレッ
シュホールド電圧（Ｖｔ）だけ降下された電圧（２ＶＣ
Ｃ−Ｖｔ）が該出力トランジスタ１０１６のソース端子
（Ｖｃｃｗ）に出力され、該電圧（２ＶＣＣ−Ｖｔ）は
出力ノード１０１７を通って必要とするメモリセルに供
給される。
【０００６】このとき、前記過電圧検出部１０１９は出
力ノード１０１７の電圧を感知し、その感知結果により
前記オシレータ１０１１を制御する動作が所定電位Ｖｐ
ｐ［＝（ＶＣＣ＋Ｖｔ）］に至るまで繰返され、過電圧
が検出されると前記過電圧検出部１０１９は前記オシレ
ータ１０１１の動作を停止させる。そして、出力端のラ
インキャパシタ１０２０及び負荷のキャパシタ１０２１
は、昇圧された電圧出力を負荷に提供するために、前記
出力トランジスタ１０１６によりスイッチングされた出
力と協動（cooperate ）し、デカップリング（decoupli
ng）キャパシタ１０２２は安定した昇圧出力を提供する
ために、チャージポンプと協動する。
【０００７】また、チャージポンプにより提供された電
圧が不適当な値であるとき、前記プルアップトランジス
タ１０１８はチャージポンプを効果的にバイパスさせる
が、この場合、プルアップトランジスタ１０１８はＶｃ
ｃｗ＜（ＶＣＣ−Ｖｔ）であると動作（オン）し、Ｖｃ
ｃｗ＞（ＶＣＣ−Ｖｔ）になると停止（オフ）する。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の半導体メモリ装置のチャージポン
プ回路においては、ポンピングの動作時に、出力トラン
ジスタ１０１６のドレイン端子及びゲート端子の電圧は
２ＶＣＣであるが、出力ノードの電圧は前記出力トラン
ジスタ１０１６のスレッシュホールド電圧だけ降下され
た電圧（２ＶＣＣ−Ｖｔ）であるため、該出力トランジ
スタ１０１６のドレイン端子の電荷が前記出力ノード１
７に充分に伝送されない現象が発生し、よって、低電圧
でのポンピング効率が低下して、半導体メモリ装置の動
作が不安定になるという不都合な点があった。
【０００９】本発明の目的は、チップの外部から供給さ
れる電源電圧（ＶＤＤ）、又はチップの内部電圧（Ｖｉ
ｎｔ）を用いて昇圧電圧（ＶＰＰ）を生成し、該生成さ
れた昇圧電圧を損失なしに負荷の出力ノードに出力し得
る半導体メモリ装置のチャージポンプ回路を提供しよう
とするものである。また、本発明の別の目的は、ポンピ
ングの効率を向上させて、低電圧時に負荷の出力ノード
に迅速に電荷を供給し安定した動作を行い得る半導体メ
モリ装置の高効率チャージポンプ回路を提供しようとす
るものである。
【００１０】また、本発明のさらに別の目的は、高電圧
時に負荷の出力ノードに適当量の電荷を供給して、省エ
ネルギーを図り得る半導体メモリ装置のチャージポンプ
回路を提供しようとするものである。
【００１１】
【課題を解決するための手段】このため、請求項１に係
る発明は、入力電源電圧が所定電圧に増大すると高電圧
検出信号（ＨＶＤＥＴ）を出力する高電圧検出部と、パ
ワーアップ後の昇圧された出力電圧（ＶＰＰ）を感知し
て該出力電圧が所定電圧以下に低下すると駆動信号（Ｌ
ＯＮ）を出力するレギュレータと、該レギュレータから
入力する駆動信号（ＬＯＮ）により駆動され、外部入力
信号（ＲＡＳＢ）信号によりトリガされてラスパルス信
号（ＲＡＳＰ）を出力するコントローラと、前記レギュ
レータから駆動信号（ＬＯＮ）を入力すると発振動作を
行い所定周期の発振パルス信号（ＯＳＣＨ）を出力する
オシレータと、前記コントローラのラスパルス信号（Ｒ
ＡＳＰ）又は前記オシレータの発振パルス信号（ＯＳＣ
Ｈ）が入力すると所望する昇圧電圧（ＶＰＰ）までポン
ピング動作を行い前記高電圧検出部から高電圧検出信号
（ＨＶＤＥＴ）を入力するとポンピング動作を停止する
チャージポンプと、初期パワーアップ時の昇圧電圧（Ｖ
ＰＰ）を所定の電位（ＶＤＤ−Ｖｔ) にプリチャージさ
せるプルアップトランジスタと、最終出力端に接続され
電荷量の蓄積及びデカップリング（Decoupling）を行う
デカップリングキャパシタと、を含んで構成されること
を特徴とする。
【００１２】また、請求項２に係る発明は、前記高電圧
検出部は、パワーアップのとき基準電圧を発生する基準
電圧発生部と、入力電源電圧（ＶＤＤ）のレベルを検出
するレベル検出部と、該レベル検出部の検出信号を所定
時間の間遅延させて出力タイミングを調節する遅延処理
部と、から構成されたことを特徴とする。
【００１３】また、請求項３に係る発明は、前記チャー
ジポンプは、ラスパルス信号（ＲＡＳＰ）、又は発振パ
ルス信号（ＯＳＣＨ）のレベル状態により任意のパルス
幅を有する第１乃至第５パルスを生成して出力するパル
スタイミング制御部と、該パルスタイミング制御部から
発生されるパルスのレベル状態によりポンピング動作を
行って所望の電圧を出力する第１乃至第４ポンピングキ
ャパシタと、前記パルスタイミング制御部から発生され
る第３乃至第５パルスが入力されダブルブースティング
（DOUBLE BOOSTING ）を行って所望するレベルに形成
し、前記ハイレベルの高電圧検出信号（ＨＶＤＥＴ）が
入力するとダブルブースティング動作を停止するダブル
ブースター回路と、初期パワーアップ時の前記第１ポン
ピングキャパシタの出力ノードを所定の電位（ＶＤＤ−
Ｖｔ) に維持するプルアップトランジスタと、前記第１
ポンピングキャパシタの出力ノードと第３ポンピングキ
ャパシタの出力ノードとの間に接続され前記第１ポンピ
ングキャパシタの出力ノードの電圧をクランピングして
前記第３ポンピングキャパシタの出力ノードを所定電圧
に維持する第１クランプと、前記第１ポンピングキャパ
シタの出力ノードと前記第４ポンピングキャパシタの出
力ノードとの間に接続され前記第１ポンピングキャパシ
タの出力ノードの電圧をクランピングして前記第４ポン
ピングキャパシタの出力ノードを所定電圧に維持する第
２クランプと、高電圧の電源電圧（ＶＤＤ）が入力する
とき所定電圧にクリッピング（clipping）し、前記各第
１、第４ポンピングキャパシタの夫々の出力ノードを前
記クリッピングした電圧に一定に維持する第１，第２ク
リッパーと、ポンピング初期に第２ポンピングキャパシ
タの出力ノードをＶＤＤ電位に維持するＭＯＳトランジ
スタと、ブースティングされたときの前記第２ポンピン
グキャパシタの出力ノードの電荷を、負荷の出力ノード
に夫々伝達する第１、第２出力トランジスタと、を含ん
で構成されたことを特徴とする。
【００１４】また、請求項４に係る発明は、前記パルス
タイミング制御部は、入力するラスパルス信号（ＲＡＳ
Ｐ）及び発振パルス信号（ＯＳＣＨ）を受けて否定論理
和し第５パルス信号を生成してダブルブースター回路に
出力するＮＯＲゲートと、該ＮＯＲゲートの出力パルス
を反転する第１ＮＯＴゲートと、該第１ＮＯＴゲートの
出力信号を所定時間の間遅延させて出力する第１、第２
遅延器と、それら第１、第２遅延器及び前記第１ＮＯＴ
ゲートを経由して遅延されたパルス信号を論理組合して
第１パルス信号を生成し、該第１パルス信号を第１ポン
ピングキャパシタに出力する第１パルス生成部と、前記
第１遅延器を経由した信号のタイミングを調節し、前記
第１パルス信号とは反対位相を有する第２パルス信号を
生成して第２ポンピングキャパシタに出力する第２パル
ス生成部と、前記第１ＮＯＴゲート及び前記各第１、第
２遅延器を経由したパルス信号を夫々論理組合して第
３、第４パルス信号を生成し、該生成された信号中、前
記第３パルス信号は第３ポンピングキャパシタに出力
し、第４パルス信号はダブルブースター回路に出力する
第３パルス生成部と、から構成されたことを特徴とす
る。
【００１５】また、請求項５に係る発明は、前記ダブル
ブースター回路は、前記パルスタイミング制御部から出
力される第４パルス信号を次の段に伝送するパルス伝送
部と、前記パルスタイミング制御部から出力される第５
パルス信号と前記パルス伝送部を経由して伝送されたパ
ルス信号とを論理組合し、該組合した信号をレベルシフ
ター駆動信号として出力する駆動信号出力部と、該駆動
信号出力部のレベルシフター駆動信号により駆動されロ
ーレベルのパルス信号を出力するレベルシフターと、該
レベルシフターの出力により動作し昇圧電圧を調節する
昇圧電圧調節部と、入力される高電圧検出信号によりパ
ルスタイミング制御部のパルス信号をパルス伝送部及び
駆動信号出力部に伝送、又は遮断するパルス入力制御部
と、から構成されたことを特徴とする。
【００１６】
【発明の効果】本発明に係る半導体メモリ装置のチャー
ジポンプ回路においては、チャージポンプを用いて電荷
を伝送するとき、出力トランジスタのゲート電圧を電源
電圧（ＶＤＤ) に対し、２ＶＤＤ＋Ｖｔ電圧以上にさせ
て出力トランジスタのドレイン電圧２ＶＤＤを全て昇圧
電圧として出力するようになっているため、電荷供給の
効率を向上させ、特に低電圧が供給されるときには迅速
に電荷を供給し、又、高電圧が供給されるときには適当
量の電荷が供給されるように制御して、省エネルギ化を
図り得るという効果がある。
【００１７】また、前記チャージポンプをダブルブース
ター回路を用いて構成することにより、電荷を伝送する
とき、出力トランジスタを２個に分離して出力する昇圧
電圧の消耗を減らすことができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明の第１実施形態に係
る半導体メモリ装置のチャージポンプ回路は、図１に示
したように、高電圧検出部２１と、レギュレータ２２
と、コントローラ２３と、オシレータ２４と、チャージ
ポンプ２５と、プルアップトランジスタ２６と、デカッ
プリングキャパシタ２７と、を備えて構成されている。
【００１９】高電圧検出部２１は、入力する電源電圧が
所定電圧に増大すると高電圧検出信号（ＨＶＤＥＴ）を
出力する。レギュレータ２２は、パワーアップ後の昇圧
された出力電圧（ＶＰＰ）を感知して該出力電圧が所定
電圧以下に低下すると、駆動信号としてのハイレベルの
オン信号（ＬＯＮ）を出力する。
【００２０】コントローラ２３は、該レギュレータ２２
から入力する前記ハイレベルのオン信号（ＬＯＮ）によ
り駆動され、チップの外部から入力するラスバー（ＲＡ
ＳＢ：ROW ACCESS STROBE BAR ）信号のエッジによりト
リガされてハイレベルのラスパルス信号（ＲＡＳＰ）を
出力する。オシレータ２４は、前記レギュレータ２２か
らハイレベルのオン信号（ＬＯＮ）が入力すると発振動
作を行い所定周期の発振パルス信号（ＯＳＣＨ）を出力
する。
【００２１】チャージポンプ２５は、前記コントローラ
２３のラスパルス信号（ＲＡＳＰ）及び前記オシレータ
２４の発振パルス信号（ＯＳＣＨ）が入力すると所望す
る昇圧電圧（ＶＰＰ）までポンピング動作を行い前記高
電圧検出部２１からハイレベルの高電圧検出信号（ＨＶ
ＤＥＴ）が入力するとポンピング動作を停止する。プル
アップトランジスタ２６は、初期パワーアップ時の昇圧
電圧（ＶＰＰ）を所定の電位（ＶＤＤ−Ｖｔ) にプリチ
ャージさせる。
【００２２】デカップリングキャパシタ２７は、最終出
力端に接続され電荷量の蓄積及びデカップリング（Deco
upling；緩衝）を行う。そして、前記高電圧検出部２１
は、図２に示したように、パワーアップ時に基準電圧を
発生する基準電圧発生部２００ａと、入力電源電圧（Ｖ
ＤＤ）のレベルを検出するレベル検出部２００ｂと、該
レベル検出部２００ｂの検出信号を所定時間の間夫々遅
延させ高電圧検出信号（ＨＶＤＥＴ）を出力する第１乃
至第４反転部２００ｃ〜２００ｆと、から構成されてい
る。
【００２３】また、前記チャージポンプ２５は、図３に
示したような、各回路部分によって構成されている。即
ち、パルスタイミング制御部４０は、ラスパルス信号
（ＲＡＳＰ）又は発振パルス信号（ＯＳＣＨ）のレベル
状態により任意のパルス幅を有する第１乃至第５パルス
４０ａ〜４０ｅを生成する。
【００２４】第１乃至第４ポンピングキャパシタ４１〜
４４は、該パルスタイミング制御部４０から出力される
パルスのレベルによりポンピング動作を行って所望の電
圧を出力する。ダブルブースター回路４７は、前記パル
スタイミング制御部４０から発生された第３乃至第５パ
ルス４０ｃ，４０ｄ，４０ｅが入力されダブルブーステ
ィング（DOUBLE BOOSTING ）を行って所望するレベルに
形成し、ハイレベルの高電圧検出信号（ＨＶＤＥＴ）が
入力するとダブルブースティング動作を停止する。
【００２５】プルアップトランジスタ５０は、初期パワ
ーアップ時の前記第１ポンピングキャパシタ４１の出力
ノード４１ａをＶＤＤ−Ｖｔ電位に維持する。第１クラ
ンプ４５は、前記出力ノード４１ａと第３ポンピングキ
ャパシタ４３の出力ノード４３ａとの間に接続され前記
出力ノード４１ａの電圧をクランピングして前記出力ノ
ード４３ａを所定電圧に維持する。
【００２６】第２クランプ４６は、前記第１ポンピング
キャパシタ４１の出力ノード４１ａと前記第４ポンピン
グキャパシタ４４の出力ノード４４ａとの間に接続され
前記出力ノード４１ａの電圧をクランピングして前記出
力ノード４４ａを所定電圧に維持する。第１，第２クリ
ッパー４８，４９は、高電圧の電源電圧（ＶＤＤ）を所
定電圧にクリッピング（clipping）し、前記各第１、第
４ポンピングキャパシタ４１、４４の夫々の出力ノード
４１ａ，４４ａを一定に維持する。
【００２７】ＭＯＳトランジスタ５３は、ポンピング初
期に第２ポンピングキャパシタ４２の出力ノード４２ａ
をＶＤＤ電位に維持する。第１，第２出力トランジスタ
５１，５２は、ブースティングされたときの前記出力ノ
ード４２ａの電荷を負荷の出力ノードに夫々伝達する。
また、前記第１出力トランジスタ５１は、前記第３ポン
ピングキャパシタ４３又は第１クランプ４５の出力によ
りオン／オフされ、前記第２出力トランジスタ５２は、
第４ポンピングキャパシタ４４又は第２クランプ４６の
出力によりオン／オフされるようになっている。
【００２８】ここで、図４に示すように、前記パルスタ
イミング制御部４０は、入力するラスパルス信号（ＲＡ
ＳＰ）及び発振パルス信号（ＯＳＣＨ）を受けて否定論
理和し第５パルス信号４０ｅを生成してダブルブースタ
ー回路４７に出力するＮＯＲゲート４０１と、該ＮＯＲ
ゲート４０１の出力パルスを反転する第１ＮＯＴゲート
４０２と、該第１ＮＯＴゲート４０２の出力信号を順次
遅延させる第１、第２遅延器４０３、４０４と、前記第
２遅延器４０４及び前記第１ＮＯＴゲート４０２の出力
信号を論理組合して第１パルス信号４０ａを生成する第
１パルス生成部４２０と、前記第１遅延器４０３の出力
信号を反転させ、前記第１パルス信号４０ａとは反対位
相を有する第２パルス信号４０ｂを生成する第２パルス
生成部４３０と、前記第１ＮＯＴゲート４０２及び前記
第２遅延器４０４の出力信号を論理組合して第３、第４
パルス信号４０ｃ，４０ｄを生成する第３パルス生成部
４４０と、から構成されている。
【００２９】また、前記第１パルス生成部４２０は、前
記第１ＮＯＴゲート４０２と、前記第２遅延器４０４の
出力信号を否定論理和する第１ＮＯＲゲート４０５と、
該第１ＮＯＲゲート４０５の出力を夫々遅延させる第
２，第３ＮＯＴゲート４０６，４０７と、から構成され
ている。また、前記第２パルス生成部４３０は、第１遅
延器４０３の出力を順次遅延させる第４、第５ＮＯＴゲ
ート４０８，４０９から構成されている。
【００３０】また、前記第３パルス生成部４４０は、前
記第１ＮＯＴゲート４０２及び前記第２遅延器４０４の
出力を否定論理積する第１ＮＡＮＤゲート４１０と、該
第１ＮＡＮＤゲート４１０の出力を反転する第６ＮＯＴ
ゲート４１１と、から構成されている。また、前記ダブ
ルブースター回路４７は、前記パルスタイミング制御部
４０から出力される第４パルス信号を次の段に伝送する
パルス伝送部４７ｂと、前記パルスタイミング制御部４
０から出力される第５パルス信号４０ｅと前記パルス伝
送部４７ｂを経由して伝送されたパルス信号とを論理組
合し、該組合した信号をレベルシフター駆動信号として
出力する駆動信号出力部４７ｃと、該駆動信号出力部４
７ｃのレベルシフター駆動信号により駆動されローレベ
ルのパルス信号を出力するレベルシフター４８０と、該
レベルシフター４８０の出力により動作し昇圧電圧を調
節する昇圧電圧調節部４７ｄと、入力高電圧検出信号に
よりパルスタイミング制御部４０のパルス信号をパルス
伝送部４７ｂ及び駆動信号出力部４７ｃに伝送、又は遮
断するパルス入力制御部４７ａと、から構成されてい
る。
【００３１】また、前記パルス伝送部４７ｂは、前記パ
ルスタイミング制御部４０から出力される第４パルス信
号４０ｄを所定時間の間遅延する第３遅延器４７２と、
該第３遅延器４７２の出力信号を反転する第８ＮＯＴゲ
ート４７３と、該第８ＮＯＴゲート４７３の出力信号と
前記第４パルス信号とを否定論理和する第３ＮＯＲゲー
ト４７５と、から構成されている。
【００３２】また、前記駆動信号出力部４７ｃは、前記
パルス伝送部４７ｂの出力信号と前記パルスタイミング
制御部４０の第４パルス信号とを否定論理和する第４Ｎ
ＯＲゲート４７７と、該第４ＮＯＲゲート４７７の出力
信号を反転する第９ＮＯＴゲート４７８と、前記パルス
タイミング制御部４０の第５パルス信号と前記第９ＮＯ
Ｔゲート４７８の出力信号とを否定論理和する第５ＮＯ
Ｒゲート４７９と、前記第４パルス信号４０ｄと前記パ
ルス伝送部４７ｂの第３遅延器４７２の出力信号を否定
論理積する第２ＮＡＮＤゲート４８２と、該第２ＮＡＮ
Ｄゲート４８２の出力信号を反転する第１０ＮＯＴゲー
ト４８３と、から構成されている。
【００３３】また、前記昇圧電圧調節部４７ｄは、前記
レベルシフター４８０により制御される１個のＰＭＯＳ
トランジスタ４８６と２個のＮＭＯＳトランジスタ４８
７，４８８とを直列接続して構成されているまた、前記
パルス入力制御部４７ａは、高電圧検出信号（ＨＶＤＥ
Ｔ）により第４パルス信号と第５パルス信号とを伝送、
又は遮断する第１、第２伝送ゲート４７１、４７６と、
前記高電圧検出信号（ＨＶＤＥＴ）によりオン／オフさ
れ昇圧電圧調節部４７ｄの昇圧電圧を調整するＮＭＯＳ
トランジスタ４８５と、から構成されている。
【００３４】また、前記第１、第２クランプ４５，４６
は、電源電圧端（ＶＤＤ）とポンピングキャパシタの出
力ノードとの間に、１個のＮＭＯＳトランジスタのゲー
ト端子が他の１個のＮＭＯＳトランジスタのソース端子
に接続されて夫々構成されている。また、前記第１、第
２クリッパー４８，４９は、電源電圧端（ＶＤＤ）とポ
ンピングキャパシタの出力ノードとの間に、ドレインと
ゲートとの接続された複数のＮＭＯＳトランジスタを夫
々直列接続して構成されている。
【００３５】また、前記第１乃至第４ポンピングキャパ
シタ４１〜４４は、Ｐ型キャパシタ及びＮ型キャパシタ
のいずれか１つを選択して使用することができる。この
ように構成される本発明に係る半導体メモリ装置のチャ
ージポンピング回路の動作を図面を用いて説明すると次
のようである。まず、図１に示したように、初期のパワ
ーアップ（Power-up）のとき、チップの外部から電源電
圧（ＶＤＤ）が供給されると、最終出力端に出力される
昇圧電圧（ＶＰＰ）はプルアップトランジスタ２６によ
り、図５（Ａ）に示したように、該プルアップトランジ
スタ２６のスレッシュホールド（threshold ）電圧（Ｖ
ｔ）だけ電圧降下されたＶＤＤ−Ｖｔ電位にプリチャー
ジ（Pre- charge ）される。
【００３６】次いで、パワーオンされた後、パワーアッ
プ信号（ＰＷＲＵＰ）が、図５（Ｂ）に示したように、
ハイレベルからローレベルに変化すると、昇圧電圧ＶＰ
ＰがＶＤＤ−Ｖｔであるため、レギュレータ２３が動作
して、図５（Ｅ）に示したように、駆動信号としてハイ
レベルのオン信号（ＬＯＮ）をオシレータ２４に出力
し、該オシレータ２４はオン信号（ＬＯＮ）の上昇エッ
ジによりトリガされて、図５（Ｆ）に示したように、所
定周期を有する発振パルス信号（ＯＳＣＨ）をチャージ
ポンプ２５に出力する。このとき前記コントローラ２３
に前記レギュレータ２２のハイレベルのオン信号（ＬＯ
Ｎ）が入力すると動作を開始し、外部から入力するラス
バー信号（ＲＡＳＢ）が、図５（Ｃ）に示したように、
ハイレベルからローレベルに変化すると、図５（Ｄ）に
示したように、ハイレベルのラスパルス信号（ＲＡＳ
Ｐ）を前記チャージポンプ２５に出力する。
【００３７】前記チャージポンプ２５は、図５（Ａ）に
示したように、ＶＤＤ−Ｖｔ電位にプリーチャージされ
た昇圧電圧（ＶＰＰ）がＶＤＤ＋２Ｖｔの電位になるま
でポンピング動作を行い、該昇圧電圧（ＶＰＰ）が設定
された電位（ＶＤＤ＋２Ｖｔ）に達すると、前記レギュ
レータ２２は非駆動信号であるローレベルのオン信号
（ＬＯＮ）を出力し、該オン信号（ＬＯＮ）が入力する
オシレータ２４も動作を停止するため、発振パルス信号
（ＯＳＣＨ）が出力せず、よって、該発振パルス信号
（ＯＳＣＨ）信号が入力されないチャージポンプ２５は
ポンピング動作を停止する。
【００３８】昇圧電圧（ＶＰＰ）がＶＤＤ＋２Ｖｔより
低いときは、レギュレータ２３が継続してハイレベルの
オン信号（ＬＯＮ）を発生してオシレータ２４を動作さ
せ、該オシレータ２４は発振パルス信号（ＯＳＣＨ）を
出力し、よって、チャージポンプ２５が動作して昇圧電
圧（ＶＰＰ）をＶＤＤ＋２Ｖｔまで上昇させる。また、
前記チャージポンプ２５がポンピング動作を行って昇圧
電圧がＶＤＤ＋２Ｖｔ電位まで上昇したとしても、ロー
レベルのラスバー信号（ＲＡＳＢ）が入力すると、直ち
に前記コントローラ２３は該ラスバー信号（ＲＡＳＢ）
に同期され、下降エッジ及び上昇エッジのときハイレベ
ルのラスパルス信号（ＲＡＳＰ）を前記チャージポンプ
２５に出力してポンピング動作を行うようになってい
る。
【００３９】更に、高電圧検出部２１は入力する電源電
圧（ＶＤＤ）を検出し、図５（Ａ）に示したように、該
電源電圧（ＶＤＤ）が任意に設定した電圧に到達する
と、図５（Ｇ）に示したように、ハイレベルの高電圧検
出信号（ＨＶＤＥＴ）を前記チャージポンプ２５に出力
し、該チャージポンプ２５のダブルブースター回路の動
作を遮断して、ポンピング動作を停止させる。
【００４０】前記のようにラスパルス信号（ＲＡＳＰ）
及び発振パルス信号（ＯＳＣＨ）が入力され、昇圧電圧
（ＶＰＰ）がＶＤＤ＋２Ｖｔになるまでポンピング動作
を行い、又、ハイレベルの高電圧検出信号（ＨＶＤＥ
Ｔ）が入力するとポンピング動作を停止するチャージポ
ンプ２５に対し、図３、図４、及び図６を用いて説明す
ると次のようである。
【００４１】まず、チャージポンプ２５にラスパルス信
号（ＲＡＳＰ）、又は発振パルス信号（ＯＳＣＨ）が入
力すると、パルスタイミング制御部４０はハイ、又はロ
ーレベルの第１乃至第５パルス４０ａ〜４０ｅを出力す
る。即ち、図６（Ｂ）に示したように、ローレベルの発
振パルス信号（ＯＳＣＨ）が入力すると前記パルスタイ
ミング制御部４０はハイレベルの第１、第４、第５パル
ス信号４０ａ、４０ｄ、４０ｅ及びローレベルの第２、
第３パルス信号４０ｂ、４０ｃを夫々出力する。
【００４２】このとき、パワーアップ時のプルアップト
ランジスタ５０によりＶＤＤ−Ｖｔ電位にプリーチャー
ジされた出力ノード４１ａは第１ポンピングキャパシタ
４１のポンピング動作により２ＶＤＤ−Ｖｔ電位まで電
圧が上昇し、該上昇された電圧２ＶＤＤ−ＶｔはＮＭＯ
Ｓトランジスタ５３をターンオンさせ、出力ノード４２
ａをＶＤＤ電位に維持する。
【００４３】次いで、前記第１ポンピングキャパシタ４
１の出力ノード４１ａが２ＶＤＤ電位に維持されると
き、第１、第２クランプ４５、４６はクランピング動作
を行い、第３、第４ポンピングキャパシタ４３、４４の
夫々の出力ノード４３ａ、４４ａをＶＤＤ電位に形成す
るが、前記パルスタイミング制御部４０からローレベル
の第２、第３パルス信号４０ｂ、４０ｃが入力される第
２、第３ポンピングキャパシタ４２、４３は動作しな
い。
【００４４】次いで、前記発振パルス信号（ＯＳＣＨ）
が、図６（Ｂ）に示したように、ローレベルからハイレ
ベルになると、前記パルスタイミング制御部４０はハイ
レベル、又はローレベルの第１乃至第５パルス信号４０
ａ〜４０ｅを出力する。即ち、前記第１、第４、第５パ
ルス信号４０ａ、４０ｄ、４０ｅはローレベル、前記第
２、第３パルス信号４０ｂ、４０ｃはハイレベルの状態
になる。
【００４５】従って、ＮＭＯＳトランジスタ５３のター
ンオン（Turn-on ）によりＶＤＤ電位にプリーチャージ
（PRECHARGE ）されていた出力ノード４２ａ及び第１ク
ランプ４５によりＶＤＤに維持されていた出力ノード４
３ａは、第２、第３ポンピングキャパシタ４２、４３の
ポンピング動作により、図６（Ｆ）及び（Ｈ）に示した
ように、２ＶＤＤ電位に上昇し、出力ノード４０ｆはダ
ブルブースター回路４７の動作により、図６（Ｉ）に示
したように、数ｎｓｅｃ幅を有するＶＤＤ−Ｖｔ電位の
パルスを出力する。 次いで、数ｎｓｅｃ後に、図４に
示したレベルシフター４８０が動作し、該レベルシフタ
ー４８０の動作により出力ノード４０ｆがＶＤＤ−Ｖｔ
電位になることにより、第４ポンピングキャパシタ４４
がポンピング動作を行い、よって、出力ノード４４ａは
ＶＤＤ電位のプリーチャージ電圧から２ＶＤＤ＋Ｖｔ電
位に上昇する。ここで、第１、第２クリッパー４８、４
９は各出力ノード４１ａ、４４ａから設定された電圧よ
り高い電圧が発生されると、設定値以上の電圧を切捨
て、所定電圧を維持する。
【００４６】従って、前記各出力ノード４２ａ、４３ａ
は、図６（Ｆ）及び（Ｈ）に示したように、２ＶＤＤレ
ベルに、そして前記出力ノード４４ａは、図６（Ｊ）に
示したように、２ＶＤＤ＋Ｖｔレベルになり、各ＮＭＯ
Ｓトランジスタ５１、５２はターンオンされ、前記出力
ノード４２ａの電荷を充分にＶＰＰノードに伝送するよ
うになる。
【００４７】今までの動作は、ダブルブースター回路４
７に印加する高電圧検出信号（ＨＶＤＥＴ）がローレベ
ルの状態である場合だったが、ＶＤＤ電圧が上昇し高電
圧検出部２１が設定された電圧に到達するとハイレベル
の高電圧検出信号（ＨＶＤＥＴ）を出力し、よって、前
記ダブルブースター回路４７はダブルブースティング
（DOUBLE BOOSTING ）動作を停止する。
【００４８】このとき、発振パルス信号（ＯＳＣＨ）が
ローレベルであると、図４に示したように、ダブルブー
スター回路４７のパルス入力制御部４７ａのトランジス
タ４８５がターンオンされてローレベルのパルス信号４
０ｃが出力ノード４０ｆに伝達されるため、前記出力ノ
ード４０ｆはローレベルになる。また、発振パルス信号
（ＯＳＣＨ）がハイレベルになっても、前記トランジス
タ４８５により出力ノード４０ｆがＶＤＤ−Ｖｔ電位ま
で動作するため、ＶＤＤ電位にプリチャージされていた
出力ノード４４ａは第４ポンピングキャパシタ４４のポ
ンピング動作により、図６（Ｊ）に示したように、２Ｖ
ＤＤ−Ｖｔ電位まで動作する。
【００４９】結局、電源電圧ＶＤＤが上昇することによ
り第２出力トランジスタ５２のゲート端子、即ち、出力
ノード４４ａの電圧を調整することができるようになっ
てメモリ素子を保護し、安定した動作を行うようにな
る。また、上述した図３の動作過程に対し、図４を参照
してより詳細に説明すると次のようである。
【００５０】まず、ラスパルス信号（ＲＡＳＰ）及び発
振パルス信号（ＯＳＣＨ）が入力するとパルスタイミン
グ制御部４０のＮＯＲゲート４０１が受け否定論理和を
行って、第５パルス信号４０ｅを生成し、ダブルブース
ター回路４７に出力する。次いで、該第５パルス信号４
０ｅは第１ＮＯＴゲート４０２及び第１、第２遅延器４
０３、４０４を夫々経由して反転された後、所定時間遅
延されて出力される。
【００５１】このとき、第１パルス生成部４２０は、前
記第１ＮＯＴゲート４０２の出力信号と前記第２遅延器
４０４の出力信号とを第１ＮＯＲゲート４０５で受け否
定論理和を行い、第２、第３ＮＯＴゲート４０６、４０
７を経由して第１パルス信号４０ａを出力する。そし
て、前記第２パルス生成部４３０は、前記第１遅延器４
０３の出力信号を第４、第５ＮＯＴゲート４０８、４０
９で受け、前記第１パルス生成部４２０から出力された
パルスとは反対位相を有する第２パルス信号４０ｂを生
成して出力する。
【００５２】また、第３パルス生成部４４０は、前記第
１ＮＯＴゲート４０２の出力と前記第２遅延器４０４の
出力とを第１ＮＡＮＤゲート４１０で受け、否定論理積
し第４パルス信号４０ｄを生成してダブルブースター回
路４７に出力し、前記第４パルス信号４０ｄを第６ＮＯ
Ｔゲート４１１を経由して反対位相を有する第３パルス
信号４０ｃに形成して出力する。
【００５３】結局、ハイレベルの発振パルス信号（ＯＳ
ＣＨ）が入力すると各パルス信号４０ａ、４０ｄ、４０
ｅはローレベル状態になって各パルス信号４０ｂ、４０
ｃはハイレベル状態になり、又、ローレベルの発振パル
ス信号（ＯＳＣＨ）が入力すると各パルス信号４０ａ、
４０ｄ、４０ｅはハイレベル状態になって各パルス信号
４０ｂ、４０ｃはローレベル状態になる。
【００５４】次いで、ダブルブースター回路４７にロー
レベルの高電圧検出信号（ＨＶＤＥＴ）が入力すると、
パルス入力制御部４７ａのＮＭＯＳトランジスタ４８５
はターンオフされ、第１、第２伝送ゲート４７１、４７
６はターンオンされるため動作可能な状態になり、前記
第１伝送ゲート４７１がターンオンされてパルスタイミ
ング調節部４０のパルス信号４０ｄが入力される。
【００５５】このとき、前記パルス信号４０ｄがローレ
ベルであると、パルス伝送部４７ｂの第３ＮＯＲゲート
４７５の一方側に前記パルス信号４０ｄが入力され、前
記第３ＮＯＲゲート４７５の他方側には第３遅延器４７
２を経て遅延され第８ＮＯＴゲート４７３を経由して反
転されたハイレベルの信号が入力され、前記第３ＮＯＲ
ゲート４７５は否定論理和して生成されたローレベルの
信号を第４遅延器４８１を経由してトランジスタ４８４
のゲートの供給し、よって、該トランジスタ４８４はタ
ーンオフ状態になる。
【００５６】次いで、駆動信号出力部４７ｃの第４ＮＯ
Ｒゲート４７７は前記パルス伝送部４７ｂの第３ＮＯＲ
ゲート４７５を経由したローレベルの信号と前記第１伝
送ゲート４７１を経由したローレベルのパルス信号４０
ｄとが入力され否定論理和されハイレベルの信号を生成
し、該ハイレベルの信号を第９ＮＯＴゲート４７８を経
由して反転させローレベルの信号に生成した後、第５Ｎ
ＯＲゲート４７９の一方側に伝送する。このとき、第２
伝送ゲート４７６を経由して伝送されるローレベルのパ
ルス信号４０ｅは前記第５ＮＯＲゲート４７９の他方側
に入力され、一方側に入力されるローレベルの信号と同
時に否定論理和されてハイレベルの信号を出力し、よっ
て、レベルシフター４８０は動作せず、昇圧電圧調節部
４７ｄのＰＭＯＳトランジスタ４８６はターンオフ状態
になる。
【００５７】そして、ＮＭＯＳトランジスタ４８７は、
第１０ＮＯＴゲート４８３を経由して反転されたハイレ
ベル信号によりターンオンされ、且つ、ＮＭＯＳトラン
ジスタ４８８は、第７ＮＯＴゲート４７０で反転された
ハイレベルの高電圧検出信号（ＨＶＤＥＴ）によりター
ンオンされるため、出力ノード４０ｆはローレベルにな
る。
【００５８】次いで、発振パルス信号（ＯＳＣＨ）がロ
ーレベルからハイレベルに変化し各パルス信号４０ｄ、
４０ｅもハイレベルに変化すると、第１パルス伝送部４
７ｂの第３ＮＯＲゲート４７５の一方側には第１伝送ゲ
ート４７１を経由してハイレベルのパルス信号４０ｄが
入力され、他方側には前記第１伝送ゲート４７１を経由
したハイレベルのパルス信号４０ｄが第３遅延器４７２
で遅延され第８ＮＯＴゲート４７３により反転されたロ
ーレベルの信号が入力される。
【００５９】よって、前記第３ＮＯＲゲート４７５は否
定論理和により生成されたローレベルの信号を第４遅延
器４８１を経てＮＭＯＳトランジスタ４８４のゲートに
提供するため、該ＮＭＯＳトランジスタ４８４はターン
オン状態からターンオフ状態になる。このとき、駆動信
号出力部４７ｃの第４ＮＯＲゲート４７７は前記第１パ
ルス伝送部４７ｂの第３ＮＯＲゲート４７５を経由した
ローレベルの信号と前記第１伝送ゲート４７１を経由し
たハイレベルの信号とを否定論理和したローレベルの信
号を第９ＮＯＴゲート４７８に出力し、該第９ＮＯＴゲ
ート４７８はローレベルの信号をハイレベルに反転させ
て第５ＮＯＲゲート４７９の一方側に提供し、該第５Ｎ
ＯＲゲート４７９は前記第２伝送ゲート４７６を経由し
たハイレベルのパルス信号４０ｅを他方側から入力され
て否定論理和を行ってローレベル信号に生成してレベル
シフター４８０に提供すると、該レベルシフター４８０
はローレベルのパルス信号をＰＭＯＳトランジスタ４８
６のゲートに出力する。
【００６０】このとき、ＮＭＯＳトランジスタ４８７は
第２ＮＡＮＤゲート４８２と第１０ＮＯＴゲート４８３
とによりターンオフ状態になり、よって、前記ＰＭＯＳ
トランジスタ４８６がターンオンされるため、出力ノー
ド４０ｆは前記ＮＭＯＳトランジスタ４８４の瞬間的な
ターンオンによる電圧（ＶＤＤ）から前記ＰＭＯＳトラ
ンジスタ４８６のスレッシュホールド電圧（Ｖｔ）を減
算したＶＤＤ−Ｖｔ電位を維持する。
【００６１】次いで、高電圧検出信号（ＨＶＤＥＴ）が
ローレベルからハイレベルに変化すると、第１伝送ゲー
ト４７１及び第２伝送ゲート４７６がターンオフされる
ため、パルス伝送部４７ｂ及び駆動信号出力部４７ｃは
駆動せず、入力パルス制御部４７ａのＮＭＯＳトランジ
スタ４８５がターンオンされる。このとき、パルス信号
４０ｃがローレベルであると出力ノード４０ｆはローレ
ベルの状態になり、パルス信号４０ｃがハイレベルであ
ると出力ノード４０ｆはＶＤＤ−Ｖｔ電位になる。
【００６２】次いで、第１、第２クランプ４５、４６は
２個のＮＭＯＳトランジスタのドレイン端子を共通に電
源電圧端に接続し、ゲート端子は相対側トランジスタの
ドレイン端子に接続して構成し、出力ノード４１ａの電
位が所定電圧以上であるとクランピングし、各出力ノー
ド４３ａ、４４ａが夫々所定電圧を維持するようになっ
ている。
【００６３】また、前記第１、第２クリッパー４８、４
９はドレイン端子とゲート端子とを相互接続するＮＭＯ
Ｓトランジスタを電源電圧端から所定個を直列接続して
構成し、電源電圧（ＶＤＤ）が高電圧であるとき、設定
された電圧をクリッピングして各出力ノード４１ａ、４
４ａを所定電圧に維持する。最後に、高電圧検出部２１
に対し図２を用いて説明すると次のようである。
【００６４】初期のパワーアップ時、ハイレベルのパワ
ーアップ信号（ＰＷＲＵＰ）が入力すると、ＮＭＯＳト
ランジスタ２０２がターンオンされ基準電圧発生器２０
０ａを動作させ、該基準電圧発生器２００ａは基準電圧
を生成してレベル検出部２００ｂに出力する。次いで、
前記基準電圧によりレベル検出部２００ｂのＮＭＯＳト
ランジスタ２１３がターンオンされ、電源電圧（ＶＤ
Ｄ）が高電圧であると前記レベル検出部２００ｂの夫々
のダイオード型トランジスタ２０９〜２１２を経由して
ハイレベルの信号が検出されて第１反転部２００ｃに出
力される。
【００６５】次いで、該第１反転部２００ｃの各ＰＭＯ
Ｓトランジスタ２１６、２１７がターンオフされ、ＮＭ
ＯＳトランジスタ２１８はターンオンされるため、接地
側ＶＳＳにバイパスされてローレベルの信号が第２反転
部２００ｄに供給され、該ローレベルの信号は第２反転
部２００ｄでハイレベルに反転されて第３反転部２００
ｅに供給され、該第３反転部２００ｅのＰＭＯＳトラン
ジスタ２２０はターンオフされ、ＮＭＯＳトランジスタ
２２１はターンオンされ、更に、ＮＭＯＳトランジスタ
２２２は基準電圧発生部２００ａの基準電圧によりター
ンオンされるため、第４反転部２００ｆにローレベルの
信号が供給され、よって、該第４反転部２００ｆの夫々
のＮＯＴゲート２２４〜２２６を経由してハイレベルの
高電圧検出信号（ＨＶＤＥＴ）が出力される。
【００６６】また、電源電圧（ＶＤＤ）が低電圧である
と、レベル検出部２００ｂの夫々のダイオード型のトラ
ンジスタ２０９〜２１２を経由して検出された信号はロ
ーレベルの信号になり、該ローレベルの信号は第１反転
部２００ｃのＮＭＯＳトランジスタ２１８をターンオフ
させ、各ＰＭＯＳトランジスタ２１６、２１７をターン
オンさせて第２反転部２００ｄにハイレベルの信号を出
力する。
【００６７】よって、前記第２反転部２００ｄはハイレ
ベルの信号をローレベルに反転させて第３反転部２００
ｅに出力し、ＮＭＯＳトランジスタ２２１をターンオフ
させ、ＰＭＯＳトランジスタ２２０をターンオンさせ
て、第４反転部２００ｆにハイレベルの信号を出力し、
該ハイレベルの信号は第４反転部２００ｆの夫々のＮＯ
Ｔゲート２２４〜２２６を経由してローレベルの高電圧
検出信号（ＨＶＤＥＴ）を出力する。
【００６８】以上で説明したように、チップの外部から
供給される電源電圧（ＶＤＤ）、又はチップの内部電圧
（Ｖｉｎｔ）を利用しレギュレータ２２、オシレータ２
４、高電圧検出部２１、及びチャージポンプ２５を動作
させ、半導体装置の電源電圧、又は内部電圧が低電圧、
或は高電圧に入力しても所望の昇圧電圧を発生するよう
にする。
【００６９】また、本発明の第２実施の形態として、図
７に示したように、前記第１の実施の形態の第１乃至第
４ポンピングキャパシタ４１〜４４を夫々Ｎ型キャパシ
タにて形成し、その他は第１の実施の形態と同様に構成
して使用することもできる。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリ装置のチャージポン
プ回路の第１の実施の形態を示したブロック図。
【図２】図１の高電圧検出部を示した回路図。
【図３】図１のチャージポンプを示したブロック図。
【図４】図３のチャージポンプ各部を示した回路図。
【図５】図１の各部の入出力信号を示した波形図。
【図６】図３の各部の入出力信号を示した波形図。
【図７】本発明の半導体メモリ装置のチャージポンプ回
路の第２の実施の形態を示したブロック図。
【図８】従来の半導体メモリ装置のチャージポンプ回路
を示したブロック図。
【符号の説明】
２１ コントローラ ２２ 高電圧検出部 ２３ レギュレータ ２４ オシレータ ２５ チャージポンプ ２６ プルアップトランジスタ ２７ デカップリングキャパシタ ４０ パルスタイミング制御部 ４１ 第１ポンピングキャパシタ ４２ 第２ポンピングキャパシタ ４３ 第３ポンピングキャパシタ ４４ 第４ポンピングキャパシタ ４５ 第１クランプ ４６ 第２クランプ ４７ ダブルブースター回路 ４８ 第１クリッパー ４９ 第２クリッパー
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 3/07 G11C 16/06 G11C 11/408

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】入力電源電圧が所定電圧に増大すると高電
    圧検出信号（ＨＶＤＥＴ）を出力する高電圧検出部と、 パワーアップ後の昇圧された出力電圧（ＶＰＰ）を感知
    して該出力電圧が所定電圧以下に低下すると駆動信号
    （ＬＯＮ）を出力するレギュレータと、 該レギュレータから入力する駆動信号（ＬＯＮ）により
    駆動され、外部入力信号（ＲＡＳＢ）信号によりトリガ
    されてラスパルス信号（ＲＡＳＰ）を出力するコントロ
    ーラと、 前記レギュレータから駆動信号（ＬＯＮ）を入力すると
    発振動作を行い所定周期の発振パルス信号（ＯＳＣＨ）
    を出力するオシレータと、 前記コントローラのラスパルス信号（ＲＡＳＰ）又は前
    記オシレータの発振パルス信号（ＯＳＣＨ）が入力する
    と所望する昇圧電圧（ＶＰＰ）までポンピング動作を行
    い前記高電圧検出部から高電圧検出信号（ＨＶＤＥＴ）
    を入力するとポンピング動作を停止するチャージポンプ
    と、 初期パワーアップ時の昇圧電圧（ＶＰＰ）を所定の電位
    （ＶＤＤ−Ｖｔ) にプリチャージさせるプルアップトラ
    ンジスタと、 最終出力端に接続され電荷量の蓄積及びデカップリング
    （Decoupling）を行うデカップリングキャパシタと、 を含んで構成されることを特徴とする半導体メモリ装置
    のチャージポンプ回路。
  2. 【請求項２】前記高電圧検出部は、パワーアップのとき
    基準電圧を発生する基準電圧発生部と、入力電源電圧
    （ＶＤＤ）のレベルを検出するレベル検出部と、該レベ
    ル検出部の検出信号を所定時間の間遅延させて出力タイ
    ミングを調節する遅延処理部と、から構成されたことを
    特徴とする請求項１記載の半導体メモリ装置のチャージ
    ポンプ回路。
  3. 【請求項３】前記チャージポンプは、 ラスパルス信号（ＲＡＳＰ）、又は発振パルス信号（Ｏ
    ＳＣＨ）のレベル状態により任意のパルス幅を有する第
    １乃至第５パルスを生成して出力するパルスタイミング
    制御部と、 該パルスタイミング制御部から発生されるパルスのレベ
    ル状態によりポンピング動作を行って所望の電圧を出力
    する第１乃至第４ポンピングキャパシタと、 前記パルスタイミング制御部から発生される第３乃至第
    ５パルスが入力されダブルブースティング（DOUBLE BOO
    STING ）を行って所望するレベルに形成し、前記ハイレ
    ベルの高電圧検出信号（ＨＶＤＥＴ）が入力するとダブ
    ルブースティング動作を停止するダブルブースター回路
    と、 初期パワーアップ時の前記第１ポンピングキャパシタの
    出力ノードを所定の電位（ＶＤＤ−Ｖｔ) に維持するプ
    ルアップトランジスタと、 前記第１ポンピングキャパシタの出力ノードと第３ポン
    ピングキャパシタの出力ノードとの間に接続され前記第
    １ポンピングキャパシタの出力ノードの電圧をクランピ
    ングして前記第３ポンピングキャパシタの出力ノードを
    所定電圧に維持する第１クランプと、 前記第１ポンピングキャパシタの出力ノードと前記第４
    ポンピングキャパシタの出力ノードとの間に接続され前
    記第１ポンピングキャパシタの出力ノードの電圧をクラ
    ンピングして前記第４ポンピングキャパシタの出力ノー
    ドを所定電圧に維持する第２クランプと、 高電圧の電源電圧（ＶＤＤ）が入力するとき所定電圧に
    クリッピング（clipping）し、前記各第１、第４ポンピ
    ングキャパシタの夫々の出力ノードを前記クリッピング
    した電圧に一定に維持する第１，第２クリッパーと、 ポンピング初期に第２ポンピングキャパシタの出力ノー
    ドをＶＤＤ電位に維持するＭＯＳトランジスタと、 ブースティングされたときの前記第２ポンピングキャパ
    シタの出力ノードの電荷を、負荷の出力ノードに夫々伝
    達する第１、第２出力トランジスタと、 を含んで構成されたことを特徴とする請求項１記載の半
    導体メモリ装置のチャージポンプ回路。
  4. 【請求項４】前記パルスタイミング制御部は、入力する
    ラスパルス信号（ＲＡＳＰ）及び発振パルス信号（ＯＳ
    ＣＨ）を受けて否定論理和し第５パルス信号を生成して
    ダブルブースター回路に出力するＮＯＲゲートと、 該ＮＯＲゲートの出力パルスを反転する第１ＮＯＴゲー
    トと、 該第１ＮＯＴゲートの出力信号を所定時間の間遅延させ
    て出力する第１、第２遅延器と、 それら第１、第２遅延器及び前記第１ＮＯＴゲートを経
    由して遅延されたパルス信号を論理組合して第１パルス
    信号を生成し、該第１パルス信号を第１ポンピングキャ
    パシタに出力する第１パルス生成部と、 前記第１遅延器を経由した信号のタイミングを調節し、
    前記第１パルス信号とは反対位相を有する第２パルス信
    号を生成して第２ポンピングキャパシタに出力する第２
    パルス生成部と、 前記第１ＮＯＴゲート及び前記各第１、第２遅延器を経
    由したパルス信号を夫々論理組合して第３、第４パルス
    信号を生成し、該生成された信号中、前記第３パルス信
    号は第３ポンピングキャパシタに出力し、第４パルス信
    号はダブルブースター回路に出力する第３パルス生成部
    と、から構成されたことを特徴とする請求項３記載の半
    導体メモリ装置のチャージポンプ回路。
  5. 【請求項５】前記ダブルブースター回路は、前記パルス
    タイミング制御部から出力される第４パルス信号を次の
    段に伝送するパルス伝送部と、前記パルスタイミング制
    御部から出力される第５パルス信号と前記パルス伝送部
    を経由して伝送されたパルス信号とを論理組合し、該組
    合した信号をレベルシフター駆動信号として出力する駆
    動信号出力部と、該駆動信号出力部のレベルシフター駆
    動信号により駆動されローレベルのパルス信号を出力す
    るレベルシフターと、該レベルシフターの出力により動
    作し昇圧電圧を調節する昇圧電圧調節部と、入力される
    高電圧検出信号によりパルスタイミング制御部のパルス
    信号をパルス伝送部及び駆動信号出力部に伝送、又は遮
    断するパルス入力制御部と、から構成されたことを特徴
    とする請求項３記載の半導体メモリ装置のチャージポン
    プ回路。
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