JP2023508120A - 表示基板、表示装置 - Google Patents

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Abstract

本開示は、表示基板、表示装置を開示する。前記表示基板は、ベース、及びベース上にアレイ配列された複数のサブ画素を含み、サブ画素は、第一方向に伸びるデータ線パターンと、第一方向に伸びる部分を含む電源信号線パターンと、サブ画素駆動回路とを含み、サブ画素駆動回路は、２つのスイッチトランジスタと、駆動トランジスタと、蓄積コンデンサーとを含み、蓄積コンデンサーの第一極板は、駆動トランジスタのゲートに結合され、蓄積コンデンサーの第二極板は、電源信号線パターンに結合され、２つのスイッチトランジスタの第二極は、共に駆動トランジスタの第一極に結合され、２つのスイッチトランジスタのうち、少なくとも一方のスイッチトランジスタの第二極のベース上での正投影は、電源信号線パターンのベース上での正投影と少なくとも部分的に重なるとともに、蓄積コンデンサーの第二極板のベース上での正投影と少なくとも部分的に重なる。

Description

本願は、２０１９年１１月２９日に出願された出願番号ＰＣＴ／ＣＮ２０１９／１２１９４８の優先権を主張し、その内容の全ては、参照により本願に組み込まれる。
本開示は、表示の技術分野に関し、特に、表示基板、表示装置に関する。
有機発光ダイオード（英語：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、略称：ＯＬＥＤ）表示製品は、その高輝度、低消費電力、高速応答、高精細度、優れたフレキシビリティ、高発光効率等の利点から、いろいろな分野で幅広く利用されている。
その一方、ＯＬＥＤ表示製品の利用範囲が広がるにつれ、ＯＬＥＤ表示製品の表示品質への要求が高まっており、表示製品の表示品質に影響を与える要因は様々であるが、中でも、表示製品に含まれる画素回路構造に起因したクロストーク現象は、重要な要因として人々に広く注目されている。
本開示の目的は、表示基板、表示装置を提供することにある。
本開示の第一方面は、ベース、及び前記ベース上にアレイ配列された複数のサブ画素を含む表示基板であって、前記サブ画素は、
第一方向に伸びるデータ線パターンと、
少なくとも一部が前記第一方向に伸びる第一シールド部材と、
駆動トランジスタと、
前記駆動トランジスタのゲートに結合された第一トランジスタと、
前記第一シールド部材に結合された第二シールド部材と
を含み、
前記第一トランジスタは、ダブルゲート構造であり、前記第一トランジスタは、第四半導体パターンと、第五半導体パターンと、前記第四半導体パターン及び前記第五半導体パターンにそれぞれ結合された第六導体パターンとを含み、前記駆動トランジスタの第二極は、前記第四半導体パターン又は前記第五半導体パターンに結合され、
前記第二シールド部材の前記ベース上での正投影は、前記第六導体パターンの前記ベース上での正投影と少なくとも部分的に重なり、
前記第一シールド部材の少なくとも一部は、前記駆動トランジスタの第二極と、隣接するサブ画素内のデータ線パターンとの間に位置する、表示基板を提供する。
選択的に、前記第二シールド部材は、前記第一シールド部材よりも前記ベースに近い。
選択的に、前記第一シールド部材の前記ベース上での正投影と、前記駆動トランジスタの第二極の前記ベース上での正投影との間のオーバーラップ面積をＥ１とし、前記駆動トランジスタの第二極の前記ベース上での正投影における、前記第一シールド部材の前記ベース上での正投影とオーバーラップしていない部分の面積をＥ２とし、Ｅ１＜Ｅ２である。
選択的に、第二方向において、前記駆動トランジスタの第二極の前記ベース上での正投影と、前記第一シールド部材の前記ベース上での正投影との間の最小直線距離をＬ１とし、前記駆動トランジスタの第二極の前記ベース上での正投影と、前記隣接するサブ画素内のデータ線パターンの前記ベース上での正投影との間の最小直線距離をＬ２とし、Ｌ１≦Ｌ２である。
選択的に、前記駆動トランジスタのチャネル長をＬ３とし、Ｌ１≦Ｌ２≦Ｌ３である。
選択的に、前記駆動トランジスタの第二極と、前記隣接するサブ画素内のデータ線パターンとの間の最小直線距離をＬ４とし、前記駆動トランジスタの第二極と、前記第一シールド部材との間の最小直線距離をＬ５とし、Ｌ５＜Ｌ４である。
選択的に、前記サブ画素は接続線を更に含み、前記駆動トランジスタのゲートは、前記接続線を介して、前記第一トランジスタの第二極に結合され、
前記第二シールド部材の前記ベース上での正投影は、前記接続線における前記第一トランジスタの第二極に結合される端の前記ベース上での正投影と、隣接するサブ画素内のデータ線パターンの前記ベース上での正投影との間に位置する。
選択的に、前記第一方向において、前記第一シールド部材の長さは、前記接続線の長さよりも大きい。
選択的に、前記駆動トランジスタの第二極における、前記第一シールド部材とオーバーラップしていない部分について、その前記第一方向に伸びる長さをＬ６とし、前記第一シールド部材について、その前記第一方向に伸びる長さをＬ７とし、Ｌ６≦Ｌ７である。
選択的に、前記第一シールド部材の前記ベース上での正投影と、前記駆動トランジスタの第二極の前記ベース上での正投影との間には、隙間がある。
選択的に、前記サブ画素は第四トランジスタを更に含み、前記第四トランジスタの第一極はデータ線パターンに結合され、前記第四トランジスタの第二極は、前記駆動トランジスタの第一極に結合され、
前記第二シールド部材の前記ベース上での正投影は、隣接するサブ画素内の第四トランジスタの前記ベース上での正投影とオーバーラップしない。
選択的に、前記第一シールド部材及び前記第二シールド部材は、第一固定電位信号を受信するためのものである。
選択的に、前記サブ画素は蓄積コンデンサーを更に含み、前記蓄積コンデンサーは、前記駆動トランジスタのゲートに結合された第一極板と、第二固定電位信号を受信するための第二極板とを含み、
前記第二極板の前記ベース上での正投影と、前記第一シールド部材の前記ベース上での正投影との間には、隙間があり、
前記駆動トランジスタの第二極の前記ベース上での正投影は、前記隙間内に位置する部分を含む。
選択的に、前記第一固定電位信号は、前記第二固定電位信号と同じである。
選択的に、前記駆動トランジスタの第二極は、前記第一シールド部材及び前記第二シールド部材よりも前記ベースに近い。
選択的に、前記第一トランジスタのアクティブ層と前記駆動トランジスタのアクティブ層とは、同じ層に設けられ、且つ一体構造である。
選択的に、前記第一シールド部材から前記駆動トランジスタの第二極までの最小直線距離は、前記第二シールド部材から前記第六導体パターンまでの最小直線距離よりも大きい。
選択的に、前記サブ画素は、
前記第一方向と交差する第二方向にそれぞれ伸びるリセット信号線パターン及び初期化信号線パターンと、
ゲートが前記リセット信号線パターンに結合され、第一極が前記初期化信号線パターンに結合され、第二極が前記駆動トランジスタのゲートに結合された第二トランジスタと
を更に含む。
選択的に、前記第二シールド部材における前記第一シールド部材に接触する接触部分の前記ベース上での正投影は、前記第二トランジスタのアクティブ層の前記ベース上での正投影とオーバーラップせず、
前記接触部分から前記第六導体パターンまでの距離は、当該接触部分から前記駆動トランジスタの第二極までの距離よりも小さく、
前記接触部分のベース上での正投影から前記第六導体パターンの前記ベース上での正投影までの距離は、前記接触部分のベース上での正投影と、前記データ線パターンのベース上での正投影との間の距離よりも小さい。
選択的に、前記サブ画素は、
前記第二方向に伸びる発光制御信号線パターンと、
前記第一方向に伸びる部分を含む電源信号線パターンと、
ゲートが前記発光制御信号線パターンに結合され、第一極が前記電源信号線パターンに結合され、第二極が前記駆動トランジスタの第一極に結合された第五トランジスタと
を更に含む。
選択的に、前記サブ画素は、発光素子と、ゲートが前記発光制御信号線パターンに結合され、第一極が前記駆動トランジスタの第二極に結合され、第二極が前記発光素子に結合された第六トランジスタとを更に含む。
本開示の第二方面は、ベース、及び前記ベース上にアレイ配列された複数のサブ画素を含む表示基板であって、前記サブ画素は、
第一方向に伸びるデータ線パターンと、
少なくとも一部が前記第一方向に伸びる第一シールド部材と、
駆動トランジスタと、
前記駆動トランジスタのゲートに結合された第一トランジスタと、
前記第一シールド部材に結合された第二シールド部材と
を含み、
前記第一トランジスタは、ダブルゲート構造であり、前記第一トランジスタは、第四半導体パターンと、第五半導体パターンと、前記第四半導体パターン及び前記第五半導体パターンにそれぞれ結合された第六導体パターンとを含み、前記駆動トランジスタの第二極は、前記第四半導体パターン又は前記第五半導体パターンに結合され、
前記第二シールド部材における前記第一シールド部材に接触する部分から、前記第六導体パターンまでの直線距離は、当該部分から前記駆動トランジスタの第二極までの直線距離よりも小さく、
前記第二シールド部材における前記第一シールド部材に接触する接触部分のベース上での正投影から、前記第六導体パターンの前記ベース上での正投影までの距離は、前記接触部分のベース上での正投影と、前記データ線パターンのベース上での正投影との間の距離よりも小さい、表示基板を提供する。
選択的に、前記第二シールド部材は、前記第一シールド部材よりも前記ベースに近い。
選択的に、前記第一シールド部材の前記ベース上での正投影と、前記駆動トランジスタの第二極の前記ベース上での正投影との間のオーバーラップ面積をＥ１とし、前記駆動トランジスタの第二極の前記ベース上での正投影における、前記第一シールド部材の前記ベース上での正投影とオーバーラップしていない部分の面積をＥ２とし、Ｅ１＜Ｅ２である。
選択的に、第二方向において、前記駆動トランジスタの第二極の前記ベース上での正投影と、前記第一シールド部材の前記ベース上での正投影との間の最小直線距離をＬ１とし、前記駆動トランジスタの第二極の前記ベース上での正投影と、前記隣接するサブ画素内のデータ線パターンの前記ベース上での正投影との間の最小直線距離をＬ２とし、Ｌ１≦Ｌ２である。
選択的に、前記駆動トランジスタのチャンネルの第二方向での長さをＬ３とし、Ｌ１≦Ｌ２≦Ｌ３である。
選択的に、前記駆動トランジスタの第二極と、前記隣接するサブ画素内のデータ線パターンとの間の最小直線距離をＬ４とし、前記駆動トランジスタの第二極と、前記第一シールド部材との間の最小直線距離をＬ５とし、Ｌ５＜Ｌ４である。
選択的に、前記サブ画素は接続線を更に含み、前記駆動トランジスタのゲートは、前記接続線を介して、前記第一トランジスタの第二極に結合され、
前記第二シールド部材の前記ベース上での正投影は、前記接続線における前記第一トランジスタの第二極に結合される端の前記ベース上での正投影と、隣接するサブ画素内のデータ線パターンの前記ベース上での正投影との間に位置する。
選択的に、前記第一方向において、前記第一シールド部材の長さは、前記接続線の長さよりも大きい。
選択的に、前記駆動トランジスタの第二極における、前記第一シールド部材とオーバーラップしていない部分について、その前記第一方向に伸びる長さをＬ６とし、前記第一シールド部材について、その前記第一方向に伸びる長さをＬ７とし、Ｌ６≦Ｌ７である。
選択的に、前記第一シールド部材の前記ベース上での正投影と、前記駆動トランジスタの第二極の前記ベース上での正投影との間には、隙間がある。
選択的に、前記サブ画素は第四トランジスタを更に含み、前記第四トランジスタの第一極はデータ線パターンに結合され、前記第四トランジスタの第二極は、前記駆動トランジスタの第一極に結合され、
前記第二シールド部材の前記ベース上での正投影は、隣接するサブ画素内の第四トランジスタの前記ベース上での正投影とオーバーラップしない。
選択的に、前記第一シールド部材及び前記第二シールド部材は、第一固定電位信号を受信するためのものである。
選択的に、前記サブ画素は蓄積コンデンサーを更に含み、前記蓄積コンデンサーは、前記駆動トランジスタのゲートに結合された第一極板と、第二固定電位信号を受信するための第二極板とを含み、
前記第二極板の前記ベース上での正投影と、前記第一シールド部材の前記ベース上での正投影との間には、隙間があり、
前記駆動トランジスタの第二極の前記ベース上での正投影は、前記隙間内に位置する部分を含む。
選択的に、前記第一固定電位信号は、前記第二固定電位信号と同じである。
選択的に、前記駆動トランジスタの第二極は、前記第一シールド部材及び前記第二シールド部材よりも前記ベースに近い。
選択的に、前記第一トランジスタのアクティブ層と前記駆動トランジスタのアクティブ層とは、同じ層に設けられ、且つ一体構造である。
選択的に、前記第一シールド部材から前記駆動トランジスタの第二極までの最小直線距離は、前記第二シールド部材から前記第六導体パターンまでの最小直線距離よりも大きい。
選択的に、前記サブ画素は、
前記第一方向と交差する第二方向にそれぞれ伸びるリセット信号線パターン及び初期化信号線パターンと、
ゲートが前記リセット信号線パターンに結合され、第一極が前記初期化信号線パターンに結合され、第二極が前記駆動トランジスタのゲートに結合された第二トランジスタと
を更に含む。
選択的に、前記第二シールド部材における前記第一シールド部材に接触する部分の前記ベース上での正投影は、前記第二トランジスタのアクティブ層の前記ベース上での正投影とオーバーラップせず、
前記第一シールド部材における前記第一方向に伸びる部分と、前記第二シールド部材との間の最小直線距離は、隣接するサブ画素内のデータ線パターンと、前記第二シールド部材との間の最小直線距離よりも小さい。
選択的に、前記サブ画素は、
前記第二方向に伸びる発光制御信号線パターンと、
前記第一方向に伸びる部分を含む電源信号線パターンと、
ゲートが前記発光制御信号線パターンに結合され、第一極が前記電源信号線パターンに結合され、第二極が前記駆動トランジスタの第一極に結合された第五トランジスタと
を更に含む。
選択的に、前記サブ画素は、発光素子と、ゲートが前記発光制御信号線パターンに結合され、第一極が前記駆動トランジスタの第二極に結合され、第二極が前記発光素子に結合された第六トランジスタとを更に含む。
本開示の第三方面は、上記した表示基板を含む、表示装置を提供する。
ここで説明される図面は、本開示のさらなる理解を提供するためのものであり、本開示の一部を構成し、本開示の例示的な実施例及びその説明は、本開示を解釈するためのものであり、本開示に対する不適切な制限を構成しない。
本開示の実施例によるサブ画素駆動回路の構造模式図である。 本開示の実施例によるサブ画素駆動回路に対応する動作シーケンス図である。 本開示の実施例による表示基板におけるサブ画素駆動回路の第一レイアウト模式図である。 本開示の実施例によるアクティブ膜層の第一レイアウト模式図である。 本開示の実施例による第一ゲート金属層の第一レイアウト模式図である。 本開示の実施例による第二ゲート金属層の第一レイアウト模式図である。 本開示の実施例によるソース・ドレーン金属層の第一レイアウト模式図である。 図３におけるＡ１Ａ２方向に沿う断面模式図である。 本開示の実施例による表示基板におけるサブ画素駆動回路の第二レイアウト模式図である。 本開示の実施例による表示基板におけるサブ画素駆動回路の第三レイアウト模式図である。 本開示の実施例による表示基板におけるサブ画素駆動回路の第四レイアウト模式図である。 本開示の実施例による表示基板におけるサブ画素駆動回路の第五レイアウト模式図である。 図１１におけるＢ１Ｂ２方向に沿う断面模式図である。 本開示の実施例による表示基板におけるサブ画素駆動回路の第六レイアウト模式図である。 本開示の実施例による表示基板における複数のサブ画素の第一レイアウト模式図である。 本開示の実施例による表示基板におけるサブ画素駆動回路の第七レイアウト模式図である。 図１６におけるＣ１Ｃ２方向に沿う断面模式図である。 本開示の実施例によるアクティブ膜層の第二レイアウト模式図である。 本開示の実施例による表示基板におけるサブ画素駆動回路の第八レイアウト模式図である。 本開示の実施例による表示基板におけるサブ画素駆動回路の第九レイアウト模式図である。 本開示の実施例による表示基板におけるサブ画素駆動回路の第十レイアウト模式図である。 図２１におけるＤ１Ｄ２方向に沿う断面模式図である。 第三金属層のレイアウト模式図である。 本開示の実施例による表示基板における複数のサブ画素の第二レイアウト模式図である。 関連技術における駆動トランジスタのゲートに発生したクロストーク現象の模式図である。 本開示の実施例による表示基板におけるサブ画素駆動回路の第十一レイアウト模式図である。 本開示の実施例による表示基板におけるサブ画素駆動回路の第十二レイアウト模式図である。 隣接する２つのサブ画素駆動回路におけるＤ１Ｄ２方向に沿う断面模式図である。
本開示の実施例による表示基板、表示装置を更に説明するためには、以下、図面を参照しながら詳しく説明する。
関連技術において、ＯＬＥＤ表示製品にクロストークが発生した原因は様々であるが、中でも、主なクロストークとしては、サブ画素駆動回路における駆動トランジスタの周辺に位置するデータ線パターンに起因して、駆動トランジスタに発生したクロストークとなり、より具体的に、サブ画素駆動回路のレイアウト時に、サブ画素駆動回路における駆動トランジスタの周辺には、他の機能を持つ様々なタイプのトランジスタが含まれており、これらのトランジスタが、何れも多層導電パターンによって構成されたものであり、しかも、駆動トランジスタの周辺には、異なる信号を伝送するための様々なタイプの信号線パターンが更に設けられており、前記サブ画素駆動回路が動作しているとき、前記様々なタイプのトランジスタに含まれる導電パターン及び様々なタイプの信号線パターンの上の信号変化のいずれも、駆動トランジスタに対してクロストークを生じ易くなり、ひいては、駆動トランジスタの動作性能に影響を与えてしまう。
上記問題の存在に鑑みて、本開示の発明者は、研究を経て、駆動トランジスタの動作性能に影響を与えてしまうクロストークには、主に、前記データ線パターンと駆動トランジスタのゲートとの間のカップリングに起因したクロストーク問題、及び、前記データ線パターンと駆動トランジスタの第一極との間のカップリングに起因したクロストーク問題が含まれることを見出した。
本開示の発明者は、さらなる研究を経て、駆動トランジスタの第一極に、固定電位を持つパターンを形成し、当該固定電位を持つパターンにより、駆動トランジスタの第一極を遮蔽して、前記駆動トランジスタの第一極付近に位置する前記データ線パターンと、前記駆動トランジスタの第一極との間のカップリング作用を低減するようにすれば、データ線パターンに起因して前記駆動トランジスタに発生するクロストーク問題を軽減して、表示製品でより良好な表示効果を実現すること可能であるのを見出した。
説明すべきなのは、本明細書に記載の１つ又は複数の実施形態は、７ＴｌＣ（即ち、７つの薄膜トランジスタ及び１つのコンデンサーとなる）サブ画素駆動回路を有する表示基板に対応するものである。別の一実施形態において、前記表示基板は、異なるサブ画素駆動回路、例えば、７つ以外の数の薄膜トランジスタ、及び、１つ又は複数のコンデンサーを含むようにしてもよい。
図１に示すように、本開示による表示基板には、複数のサブ画素が含まれており、各サブ画素は、何れも、ゲート線パターンＧＡＴＥ、第一リセット信号線パターンＲＳＴ１、第一初期化信号線パターンＶＩＮＴ１、データ線パターンＤＡＴＡ、発光制御信号線パターンＥＭ、電源信号線パターンＶＤＤ、第二リセット信号線パターンＲＳＴ２及び第二初期化信号線パターンＶＩＮＴ２を含んでもよい。
各サブ画素内のサブ画素駆動回路は、何れも、第一トランジスタＴ１、第二トランジスタＴ２、第三トランジスタＴ３、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６、第七トランジスタＴ７及び蓄積コンデンサーＣｓｔを含んでもよい。また、図１には、第一コンデンサーＣ１が更に含まれており、当該第一コンデンサーＣ１は寄生コンデンサーである。
１つのサブ画素駆動回路を例とすると、当該サブ画素駆動回路に含まれる各トランジスタは、何れもＰ型トランジスタを採用しており、そのうち、第一トランジスタＴ１は、ダブルゲート構造であり、第一トランジスタＴ１のゲート２０１ｇがゲート線パターンＧＡＴＥに結合され、第一トランジスタＴ１のソースＳ１が第三トランジスタＴ３のドレーンＤ３に結合され、第一トランジスタＴ１のドレーンＤ１が第三トランジスタＴ３のゲート２０３ｇに結合される。
第二トランジスタＴ２は、ダブルゲート構造であり、第二トランジスタＴ２のゲート２０２ｇが第一リセット信号線パターンＲＳＴ１に結合され、第二トランジスタＴ２のソースＳ２が第一初期化信号線パターンＶＩＮＴ１に結合され、第二トランジスタＴ２のドレーンＤ２が第三トランジスタＴ３のゲート２０３ｇに結合される。
第四トランジスタＴ４のゲート２０４ｇが前記ゲート線パターンＧＡＴＥに結合され、第四トランジスタＴ４のソースＳ４がデータ線パターンＤＡＴＡに結合され、第四トランジスタＴ４のドレーンＤ４が第三トランジスタＴ３のソースＳ３に結合される。
第五トランジスタＴ５のゲート２０５ｇが発光制御信号線パターンＥＭに結合され、第五トランジスタＴ５のソースＳ５が電源信号線パターンＶＤＤに結合され、第五トランジスタＴ５のドレーンＤ５が第三トランジスタＴ３のソースＳ３に結合される。
第六トランジスタＴ６のゲート２０６ｇが発光制御信号線パターンＥＭに結合され、第六トランジスタＴ６のソースＳ６が第三トランジスタＴ３のドレーンＤ３に結合され、第六トランジスタＴ６のドレーンＤ６が発光素子ＯＬＥＤのアノードに結合される。
第七トランジスタＴ７のゲート２０７ｇが第二リセット信号線パターンＲＳＴ２に結合され、第七トランジスタＴ７のドレーンＤ７が前記発光素子ＯＬＥＤのアノードに結合され、第七トランジスタＴ７のソースＳ７が第二初期化信号線パターンＶＩＮＴ２に結合される。
蓄積コンデンサーＣｓｔの第一極板Ｃｓｔ１が第三トランジスタＴ３のゲート２０３ｇに結合され、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２が前記電源信号線パターンＶＤＤに結合される。
図２に示すように、上記構造のサブ画素駆動回路の動作時には、各動作周期は、何れも、第一リセット期間Ｐ１、書き込み補償期間Ｐ２、第二リセット期間Ｐ３及び発光期間Ｐ４を含む。
前記第一リセット期間Ｐ１において、第一リセット信号線パターンＲＳＴ１によって入力された第一リセット信号はアクティブレベルになっており、第二トランジスタＴ２はオンとなり、第一初期化信号線パターンＶＩＮＴ１によって伝送される初期化信号が第三トランジスタＴ３のゲート２０３ｇに入力されることで、前フレームで第三トランジスタＴ３に保持されていたゲート・ソース電圧Ｖｇｓがクリアされ、第三トランジスタＴ３のゲート２０３ｇのリセットが実現される。
書き込み補償期間Ｐ２において、前記第一リセット信号は非アクティブレベルになっており、第二トランジスタＴ２はオフとなり、ゲート線パターンＧＡＴＥによって入力されたゲート走査信号はアクティブレベルになっており、第一トランジスタＴ１及び第四トランジスタＴ４がオンとなるように制御し、データ信号は、データ線パターンＤＡＴＡに書き込まれて、前記第四トランジスタＴ４を介して第三トランジスタＴ３のソースＳ３に伝送され、その同時に、第一トランジスタＴ１及び第四トランジスタＴ４がオンとなることで、第三トランジスタＴ３がダイオード構造に形成されるため、第一トランジスタＴ１、第三トランジスタＴ３及び第四トランジスタＴ４が協働して動作することによって、第三トランジスタＴ３の閾値電圧の補償が実現され、補償時間が十分に長い場合は、第三トランジスタＴ３のゲート２０３ｇ電位が最終的にＶｄａｔａ＋Ｖｔｈに達するように制御可能となり、ここで、Ｖｄａｔａはデータ信号電圧値を表し、Ｖｔｈは第三トランジスタＴ３の閾値電圧を表す。
第二リセット期間Ｐ３において、前記ゲート走査信号は非アクティブレベルになっており、第一トランジスタＴ１及び第四トランジスタＴ４は、何れもオフとなり、第二リセット信号線ＲＳＴ２によって入力された第二リセット信号はアクティブレベルになっており、第七トランジスタＴ７がオンとなるように制御し、第二初期化信号線パターンＶＩＮＴ２によって伝送される初期化信号が発光素子ＯＬＥＤのアノードに入力されて、発光素子ＯＬＥＤが発光しないように制御する。
発光期間Ｐ４において、発光制御信号線パターンＥＭによって書き込まれた発光制御信号はアクティブレベルになっており、第五トランジスタＴ５及び第六トランジスタＴ６がオンとなるように制御することで、電源信号線パターンＶＤＤによって伝送される電源信号が第三トランジスタＴ３のソースＳ３に入力され、その同時に、第三トランジスタＴ３のゲート２０３ｇがＶｄａｔａ＋Ｖｔｈに維持されているため、第三トランジスタＴ３はオンとなり、第三トランジスタＴ３に対応するゲート・ソース電圧はＶｄａｔａ＋Ｖｔｈ－ＶＤＤとなり、ここで、ＶＤＤは電源信号に対応する電圧値であり、当該ゲート・ソース電圧に基づいて発生したドレーン電流は、対応する発光素子ＯＬＥＤのアノードに流れて、対応する発光素子ＯＬＥＤが発光するように駆動する。
図３に示すように、上記サブ画素駆動回路の製作時に、サブ画素駆動回路に対応する各膜層のレイアウトとしては、ベースから離れる方向に沿って順次に積層して設けられたアクティブ膜層、ゲート絶縁層、第一ゲート金属層、第一層間絶縁層、第二ゲート金属層、第二層間絶縁層、第一ソース・ドレーン金属層及び第三層間絶縁層となる。
図４に示すように、アクティブ膜層は、サブ画素駆動回路内の各トランジスタのチャンネル領域（例えば、１０１ｐｇ～１０７ｐｇ）、ソース形成領域（例えば、１０１ｐｓ～１０７ｐｓ）及びドレーン形成領域（例えば、１０１ｐｄ～１０７ｐｄ）を形成するために用いられ、ソース形成領域とドレーン形成領域とに対応するアクティブ膜層は、ドーピング作用があるため、その導電性能が、チャンネル領域に対応するアクティブ膜層よりも優れており、アクティブ膜層は、アモルファスシリコン、ポリシリコン、酸化物半導体材料等を用いて製作可能である。説明すべきなのは、ソース領域及びドレーン領域は、ｎ型不純物又はｐ型不純物がドープされた領域とされてもよい。
また、留意されたいのは、前記ソース形成領域及びドレーン形成領域に対応するアクティブ膜層が、そのまま、対応するソース又はドレーンとされてもよいし、或いは、金属材料を用いて、前記ソース形成領域に接触するソースを製作し、金属材料を用いて、前記ドレーン形成領域に接触するドレーンを製作してもよい。
図５に示すように、第一ゲート金属層は、サブ画素駆動回路内の各トランジスタのゲート（例えば、２０１ｇ～２０７ｇ）、並びに、表示基板に含まれるゲート線パターンＧＡＴＥ、発光制御信号線パターンＥＭ、第一リセット信号線パターンＲＳＴ１及び第二リセット信号線パターンＲＳＴ２等の構造を形成するために用いられ、各サブ画素駆動回路内の第三トランジスタＴ３のゲート２０３ｇは、何れも、当該サブ画素駆動回路内の蓄積コンデンサーＣｓｔの第一極板Ｃｓｔ１として兼用される。
図６に示すように、第二ゲート金属層は、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２、並びに、表示基板に含まれる第一初期化信号線パターンＶＩＮＴ１及び第二初期化信号線パターンＶＩＮＴ２を形成するために用いられる。
図１、図３及び図７に示すように、第一ソース・ドレーン金属層は、サブ画素駆動回路内の各トランジスタのソース（例えば、Ｓ１～Ｓ７）及びドレーン（例えば、Ｄ１～Ｄ７）、並びに、表示基板に含まれるデータ線パターン（例えば、ＤＡＴＡ１及びＤＡＴＡ２）及び電源信号線パターンＶＤＤを形成するために用いられる。
より具体的に、引き続き図３、図７～図１０を参照して、第一トランジスタＴ１のゲート２０１ｇは、第一チャンネル領域１０１ｐｇを覆い、第一トランジスタＴ１のソースＳ１は、第一ソース形成領域１０１ｐｓに位置し、第一トランジスタＴ１のドレーンＤ１は、第一ドレーン形成領域１０１ｐｄに位置している。
第二トランジスタＴ２のゲート２０２ｇは、第二チャンネル領域１０２ｐｇを覆い、第二トランジスタＴ２のソースＳ２は、第二ソース形成領域１０２ｐｓに位置し、第二トランジスタＴ２のドレーンＤ２は、第二ドレーン形成領域１０２ｐｄに位置している。
第三トランジスタＴ３のゲート２０３ｇ第三チャンネル領域１０３ｐｇを覆い、第三トランジスタＴ３のソースＳ３は、第三ソース形成領域１０３ｐｓに位置し、第三トランジスタＴ３のドレーンＤ３は、第三ドレーン形成領域１０３ｐｄに位置している。
第四トランジスタＴ４のゲート２０４ｇは、第四チャンネル領域１０４ｐｇを覆い、第四トランジスタＴ４のソースＳ４は、第四ソース形成領域１０４ｐｓに位置し、第四トランジスタＴ４のドレーンＤ４は、第四ドレーン形成領域１０４ｐｄに位置している。
第五トランジスタＴ５のゲート２０５ｇは、第五チャンネル領域１０５ｐｇを覆い、第五トランジスタＴ５のソースＳ５は、第五ソース形成領域１０５ｐｓに位置し、第五トランジスタＴ５のドレーンＤ５は、第五ドレーン形成領域１０５ｐｄに位置している。
第六トランジスタＴ６のゲート２０６ｇは、第六チャンネル領域１０６ｐｇを覆い、第六トランジスタＴ６のソースＳ６は、第六ソース形成領域１０６ｐｓに位置し、第六トランジスタＴ６のドレーンＤ６は、第六ドレーン形成領域１０６ｐｄに位置している。
第七トランジスタＴ７のゲート２０７ｇは、第七チャンネル領域１０７ｐｇを覆い、第七トランジスタＴ７のソースＳ７は、第七ソース形成領域１０７ｐｓに位置し、第七トランジスタＴ７のドレーンＤ７は、第七ドレーン形成領域１０７ｐｄに位置している。
第三トランジスタＴ３のゲート２０３ｇは、蓄積コンデンサーＣｓｔの第一極板Ｃｓｔ１として兼用され、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２は、電源信号線パターンＶＤＤに結合される。
説明すべきなのは、図１における接続線４０１、４０２及び４０３は、何れも第一ソース・ドレーン金属層で形成されたものであり、具体的なレイアウトは、図３及び図７に示す通りである。図１における第一コンデンサーＣ１は寄生コンデンサーであり、図３に示すように、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２のベース上での正投影と、第四トランジスタＴ４に対応する第四ドレーン形成領域１０４ｐｄの下向き延長部分のベース上での正投影とには、重なり領域があり、当該重なり領域は、図示されている第一コンデンサーＣ１として形成される。
また、本開示による表示基板において、それに含まれる複数のサブ画素がアレイをなすように配列されてもよく、前記複数のサブ画素は、複数行のサブ画素及び複数列のサブ画素に分けられ、各行のサブ画素は、何れも、第二方向に並ぶ複数のサブ画素を含み、各列のサブ画素は、何れも、第一方向に並ぶ複数のサブ画素を含み、前記第一方向と前記第二方向とが交差するようにされてもよく、前記サブ画素に含まれるゲート線パターンＧＡＴＥ、第一リセット信号線パターンＲＳＴ１、第一初期化信号線パターンＶＩＮＴ１、発光制御信号線パターンＥＭ、第二リセット信号線パターンＲＳＴ２及び第二初期化信号線パターンＶＩＮＴ２は、何れも第二方向に伸びてもよく、前記サブ画素に含まれるデータ線パターンＤＡＴＡ及び電源信号線パターンＶＤＤは、何れも第一方向に伸びる。
同じ行に位置するゲート線パターンＧＡＴＥは、一体構造である１本のゲート線として形成されてもく、同じ行に位置する第一リセット信号線パターンＲＳＴ１は、一体構造である１本の第一リセット信号線として形成されてもよく、同じ行に位置する第一初期化信号線パターンＶＩＮＴ１は、一体構造である１本の第一初期化信号線として形成されてもよく、同じ行に位置する発光制御信号線パターンＥＭは、一体構造である１本の発光制御信号線として形成されてもよく、同じ行に位置する第二リセット信号線パターンＲＳＴ２は、一体構造である１本の第二リセット信号線として形成されてもよく、同じ行に位置する第二初期化信号線パターンＶＩＮＴ２は、一体構造である１本の第二初期化信号線として形成されてもよい。同じ列に位置するデータ線パターンＤＡＴＡは、一体構造である１本のデータ線として形成されてもよく、同じ列に位置する電源信号線パターンＶＤＤは、一体構造である１本の電源信号線として形成されてもよい。
サブ画素のレイアウト空間を簡素化するためには、ある行のサブ画素に対応する第二リセット信号線を、隣接する次行のサブ画素に対応する第一リセット信号線として兼用してもよく、同様に、ある行サブ画素に対応する第二初期化信号線を、隣接する次行のサブ画素に対応する第一初期化信号線として兼用してもよい。
図３に示すように、いくつかの実施例では、１つのサブ画素に含まれるサブ画素駆動回路を例とすると、第一方向（例えば、Ｙ方向）において、第四トランジスタＴ４のゲート２０４ｇ、第一トランジスタＴ１のゲート２０１ｇ及び第二トランジスタＴ２のゲート２０２ｇは、何れも、駆動トランジスタのゲート（即ち第三トランジスタＴ３のゲート２０３ｇ）の第一側に位置し、第七トランジスタＴ７のゲート、第六トランジスタＴ６のゲート２０６ｇ、第五トランジスタＴ５のゲートは、何れも、駆動トランジスタのゲートの第二側に位置している。例示的に、前記駆動トランジスタのゲートの第一側及び第二側は、第一方向において駆動トランジスタのゲートの互いに反対する両側であり、更に、駆動トランジスタのゲートの第一側は、駆動トランジスタのゲートの上側であってもよく、駆動トランジスタのゲートの第二側は、駆動トランジスタＴ１のゲートの下側であってもよい。前記下側について、例えば表示基板のＩＣをボンディングする側は、表示基板の下側となり、駆動トランジスタのゲートの下側は、駆動トランジスタのゲートのＩＣにより近い側となる。前記上側は、下側の反対側であり、例えば駆動トランジスタのゲートのＩＣからより遠い側となる。
いくつかの実施例では、図３に示すように、第二方向（例えば、Ｘ方向）において、第四トランジスタＴ４のゲート２０４ｇ及び第五トランジスタＴ５のゲート２０５ｇは、何れも駆動トランジスタのゲートの第三側に位置し、第一トランジスタＴ１のゲート２０１ｇ及び第六トランジスタＴ６のゲート２０６ｇは、何れも駆動トランジスタＴ１のゲートの第四側に位置している。例示的に、駆動トランジスタのゲートの第三側及び第四側は、第二方向Ｘにおいて駆動トランジスタのゲートの互いに反対する両側であり、更に、駆動トランジスタのゲートの第三側は、駆動トランジスタのゲートの左側であってもよく、駆動トランジスタのゲートの第四側は、駆動トランジスタのゲートの右側であってもよい。前記左側及び右側について、例えば同じサブ画素では、第一データ線パターンＤＡＴＡ１は、電源信号線パターンＶＤＤの左側にあり、電源信号線パターンＶＤＤは、第一データ線パターンＤＡＴＡ１の右側にある。
図３及び図８を参照して、本開示の実施例は、ベース５０、及び前記ベース５０上にアレイ配列された複数のサブ画素を含む表示基板であって、前記サブ画素は、
第一方向に伸びるデータ線パターン（例えば、図３におけるＤＡＴＡ１）と、
前記第一方向と交差する第二方向に伸びる部分を含み、固定電位を持つ初期化信号を伝送するための初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）と、
駆動トランジスタ（例えば、図３におけるＴ３）と、前記駆動トランジスタのゲートに結合された第一トランジスタＴ１と、前記初期化信号線パターンに結合された第一シールド部材４０４とを含むサブ画素駆動回路であって、前記第一シールド部材４０４の前記ベース５０上での正投影は、前記第一トランジスタＴ１の前記ベース５０上での正投影と、ターゲットデータ線パターン（例えば、図３におけるＤＡＴＡ２）の前記ベース５０上での正投影との間に位置し、前記第二方向において当該サブ画素に隣接する次のサブ画素には、前記ターゲットデータ線パターンが含まれるサブ画素駆動回路と
を含む、表示基板を提供している。
具体的に、上記表示基板は、一般的に、アレイ配列された複数のサブ画素を含み、各サブ画素は何れも、第一方向に伸びるデータ線パターン（例えば、図３におけるＤＡＴＡ１）と、少なくとも一部が第二方向に伸びる初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）とを含み、前記データ線パターンは、データ信号を伝送するためのもので、前記初期化信号線パターンは、固定電位を持つ初期化信号を伝送するためのものであり、例示的に、前記第一方向にＹ方向が含まれ、前記第二方向にＸ方向が含まれる。
前記ターゲットデータ線パターンは、前記第二方向において現サブ画素に隣接する次のサブ画素に含まれるデータ線パターンである。
各々のサブ画素は、サブ画素駆動回路、及び前記サブ画素駆動回路と一対一で対応する発光素子を更に含み、発光素子は、積層して設けられたアノード、有機発光材料層及びカソードを含み、そのアノードが、対応するサブ画素駆動回路に結合され、サブ画素駆動回路によって供給された駆動信号の駆動の下で、発光素子の発光が実現される。
より具体的に、図１、図３及び図４に示すように、サブ画素駆動回路が上記の７Ｔ１Ｃを含む場合を例とすると、第三トランジスタＴ３（即ち前記駆動トランジスタ）のゲート２０３ｇは、接続線４０１を介して第一トランジスタＴ１のドレーンＤ１に結合され、第三トランジスタＴ３のドレーンＤ３が第一トランジスタＴ１のソースＳ１に結合される。Ｘ方向において、前記第一トランジスタＴ１の第一チャンネル領域１０１ｐｇの前記ベース５０上での正投影と、前記ターゲットデータ線パターン（例えば、図３におけるＤＡＴＡ２）の前記ベース５０上での正投影との間の最小距離は、第三トランジスタＴ３の第三チャンネル領域１０３ｐｇの前記ベース５０上での正投影と、前記ターゲットデータ線パターンの前記ベース５０上での正投影との間の最小距離よりも小さい。留意されたいのは、上記チャンネル領域（例えば、第一チャンネル領域１０１ｐｇ及び第三チャンネル領域１０３ｐｇ）の前記ベース５０上での正投影と、前記ターゲットデータ線パターン（例えば、図３におけるＤＡＴＡ２）の前記ベース５０上での正投影との間の最小距離とは、当該チャンネル領域の前記ベース５０上での正投影における前記ターゲットデータ線パターンに最も近い境界と、前記ターゲットデータ線パターン（例えば、図３におけるＤＡＴＡ２）の前記ベース５０上での正投影との間の最小距離を意味する。
上記構造のサブ画素駆動回路では、ターゲットデータ線パターンによって伝送されるデータ信号に変化が生じると、第一トランジスタＴ１の性能に影響を与えることになり、第一トランジスタＴ１が接続線４０１を介して第三トランジスタＴ３に結合されているため、更に第三トランジスタＴ３の動作性能に影響を与えてしまう。
これに対して、本開示の実施例は、前記サブ画素駆動回路内に、前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）に結合された第一シールド部材４０４を設け、第一シールド部材４０４に、前記初期化信号と同じ固定電位を持たせるとともに、前記第一シールド部材４０４の前記ベース５０上での正投影が、前記第一トランジスタＴ１の前記ベース５０上での正投影と、ターゲットデータ線パターン（例えば、図３におけるＤＡＴＡ２）の前記ベース５０上での正投影との間に位置するように設けることによって、第一シールド部材４０４は、ターゲットデータ線パターンで伝送される信号の変化による第一トランジスタＴ１の性能への影響を低減し、更に、駆動トランジスタのゲート（即ち２０３ｇ）及びターゲットデータ線パターンとの間のカップリングの影響を低減し、垂直クロストークの問題を軽減することができるため、表示基板は、表示に用いられるときに、より良好な表示効果が得られる。
また、上記のように前記第一シールド部材４０４と前記初期化信号線パターンとを結合することで、第一シールド部材４０４に固定電位を持たせているだけではなく、初期化信号線パターンの電圧の強化も実現しており、初期化信号線パターンで伝送される初期化信号の電圧をより安定させるため、サブ画素駆動回路の動作性能に更に寄与する。
留意されたいのは、前記第一シールド部材４０４と前記初期化信号線パターンとを結合することに加え、第一シールド部材４０４と前記サブ画素に含まれる電源信号線パターンＶＤＤとを結合することで、前記第一シールド部材４０４に、電源信号線パターンＶＤＤによって伝送される電源信号と同じ固定電位を持たせるようにしてもよい。
図２７に示すように、前記駆動トランジスタの第二極（即ち第三トランジスタＴ３のドレーンＤ３）の前記ベース上での正投影と、前記第一シールド部材４０４の前記ベース上での正投影との間の最小直線距離をＬ１とし、前記駆動トランジスタの第二極の前記ベース上での正投影と、前記隣接するサブ画素内のデータ線パターンＤＡＴＡ２の前記ベース上での正投影との間の最小直線距離をＬ２とする。
前記駆動トランジスタのチャンネル（即ち第三チャンネル領域１０３ｐｇ）の第二方向での長さをＬ３とし、Ｌ１≦Ｌ２≦Ｌ３である。
図２８に示すように、前記駆動トランジスタの第二極と、前記隣接するサブ画素内のデータ線パターン（例えば、ＤＡＴＡ２）との間の最小直線距離をＬ４とし、前記駆動トランジスタの第二極と、前記第一シールド部材との間の最小直線距離をＬ５とし、Ｌ５＜Ｌ４である。
図２７に示すように、前記駆動トランジスタの第二極における、前記第一シールド部材４０４とオーバーラップしていない部分について、その前記第一方向に伸びる長さをＬ６とし、前記第一シールド部材４０４について、その前記第一方向に伸びる長さをＬ７とし、Ｌ６≦Ｌ７である。
図２７に示すように、前記第一トランジスタＴ１のアクティブ層と、前記駆動トランジスタ（即ち第三トランジスタＴ３）のアクティブ層とは、同じ層に設けられ、且つ一体構造であり、同一パターン構成プロセスで形成可能である。
前記駆動トランジスタの第二極と、前記第六導体パターンとは、同じ層に設けられ、且つ一体構造である。前記第二シールド部材３０１は、前記第一トランジスタＴ１のアクティブ層と前記第一シールド部材４０４との間に位置しているため、前記第一シールド部材４０４から前記駆動トランジスタの第二極までの最小直線距離は、前記第二シールド部材３０１から前記第六導体パターンまでの最小直線距離よりも大きい。
前記第一シールド部材４０４と、隣接するサブ画素内のデータ線パターン（例えば、ＤＡＴＡ２）とは、同じ層に設けられ、同一パターン構成グプロセスで形成可能である。前記第一シールド部材４０４における前記第一方向に伸びる部分と、前記第二シールド部材３０１との間の最小直線距離は、隣接するサブ画素内のデータ線パターンと、前記第二シールド部材３０１との間の最小直線距離よりも小さい。
上記のような前記第一シールド部材４０４と前記電源信号線パターンＶＤＤとを結合する方式では、前記第一シールド部材４０４が固定の電位を有することを保証できるが、電源信号線パターンＶＤＤによって発生する寄生コンデンサーが増えてしまうため、電源信号線パターンＶＤＤのＲＣ負荷が大きくなり、垂直クロストーク現象の軽減に不利である。
図３に示すように、いくつかの実施例において、前記第一トランジスタＴ１のゲート２０１ｇと前記ゲート線パターンＧＡＴＥとは一体構造であり、前記第一トランジスタＴ１のゲート２０１ｇは、当該一体構造内の、前記ベースに垂直な方向においてアクティブ膜層とオーバーラップ領域を形成可能な部分である。
図３に示すように、いくつかの実施例において、前記複数のサブ画素は、複数行のサブ画素を含み、各行のサブ画素は、何れも、前記第二方向に並ぶ複数の前記サブ画素を含み、同じ行のサブ画素に位置する前記初期化信号線パターンが順次に結合されて当該行サブ画素に対応する初期化信号線を形成し、前記第一シールド部材４０４は、前記第一方向に伸び、少なくとも１本の前記初期化信号線に結合される。
具体的に、前記複数のサブ画素は、複数行のサブ画素及び複数列のサブ画素に分けられ、各行のサブ画素は、何れも、第二方向に並ぶ複数のサブ画素を含み、各列のサブ画素は、何れも、第一方向に並ぶ複数のサブ画素を含み、前記第一方向と前記第二方向とが交差するようにされてもよく、同じ行のサブ画素に位置する前記初期化信号線パターン順次に結合されて当該行サブ画素に対応する１本の初期化信号線を形成する。
上記のように、前記第一シールド部材４０４が前記第一方向に伸び、少なくとも１本の前記初期化信号線に結合されるように設けることによって、第一シールド部材４０４は、ターゲットデータ線パターンで伝送される信号の変化による第一トランジスタＴ１の性能への影響を低減し、更に、駆動トランジスタのゲート（即ち２０３ｇ）及びターゲットデータ線パターンとの間のカップリングの影響を低減し、垂直クロストークの問題を軽減することができるため、表示基板は、表示に用いられるときに、より良好な表示効果が得られるだけではなく、初期化信号線の電圧の強化も実現しており、初期化信号線で伝送される初期化信号の電圧をより安定させるため、サブ画素駆動回路の動作性能により寄与する。
図９に示すように、いくつかの実施例において、前記第一シールド部材４０４は、それと隣接する２本の前記初期化信号線に結合される。
具体的に、前記第一シールド部材４０４と前記初期化信号線とが結合されるように設けると、前記第一シールド部材４０４と前記初期化信号線との結合方式、及び前記第一シールド部材４０４の具体的な構造と設け方は、何れも様々であり、例示的には、図３に示すように、前記第一シールド部材４０４が、それと隣接する２本の前記初期化信号線にそれぞれ結合されるように設けてもよく、このような設け方によれば、前記第一シールド部材４０４の前記ベース５０上での正投影は、前記第一トランジスタＴ１の前記ベース５０での正投影と、前記ターゲットデータ線パターンの前記ベース５０での正投影との間に位置するだけではなく、接続線４０１の前記ベース５０上での正投影と、前記ターゲットデータ線パターンの前記ベース５０上での正投影との間に位置することもでき、それに、前記第一シールド部材４０４の前記ベース５０上での正投影は、前記駆動トランジスタ（即ち第三トランジスタＴ３）の前記ベース５０上での正投影と、前記ターゲットデータ線パターンの前記ベース５０上での正投影との間に位置することができる。
上記の設け方によると、前記ターゲット信号線パターンと前記第一トランジスタＴ１との間に発生する第一クロストーク、及び前記ターゲット信号線パターンと接続線４０１との間に発生する第二クロストークを好適に低減しているため、上記第一クロストーク及び第二クロストークによる駆動トランジスタへの間接クロストークが低減する。また、上記の設け方に従っては、前記ターゲット信号線パターンと前記駆動トランジスタとの間に発生する直接クロストークを低減しているため、表示基板の動作性能がより良好に保証される。
引き続き図３を参照して、いくつかの実施例において、前記第一シールド部材４０４と、前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）とは、異なる層に設けられ、前記第一シールド部材４０４の前記ベース５０上での正投影と、前記初期化信号線パターンの前記ベース上での正投影とには、第一重なり領域があり、前記第一シールド部材４０４は、前記第一重なり領域に設けられた第一スローホールを介して前記初期化信号線パターンに結合される。
具体的に、前記第一シールド部材４０４は、前記初期化信号線パターンと同じ層に設けられてもよいし、異なる層に設けられてもよく、前記第一シールド部材４０４と前記初期化信号線パターンとが異なる層に設けられた場合、前記第一シールド部材４０４の前記ベース５０上での正投影と、前記初期化信号線パターンの前記ベース５０上での正投影とに、何れも第一重なり領域があるように設けてもよく、そうすれば、前記第一重なり領域に第一スローホールを設けることで、前記第一シールド部材４０４と前記初期化信号線との間の結合を実現できる。
説明すべきなのは、上記の「前記第一シールド部材４０４は、前記初期化信号線パターンと同じ層に設けられてもよい」ことは、前記第一シールド部材４０４と前記初期化信号線パターンとは、同じ水平面に位置するケースと、前記第一シールド部材４０４と前記初期化信号線パターンとは、同じ層の膜層に位置するケースと、前記第一シールド部材４０４及び前記初期化信号線パターンは、何れも、同じ層絶縁層の、ベースとは反対側の表面に設けられるケースと、前記第一シールド部材４０４と前記初期化信号線パターンとは、１回のパターン構成グプロセスで形成されるケース等の様々なケースのうち、少なくとも１つを含む。
上記の「前記第一シールド部材４０４は、前記初期化信号線パターンと異なる層に設けられてもよい」ことは、前記第一シールド部材４０４と前記初期化信号線パターンとは、同じ層の膜層に位置しないケースと、前記第一シールド部材４０４と前記初期化信号線パターンとは、１回のパターン構成グプロセスで形成できないケース等の様々なケースのうち、少なくとも１つを含む。
いくつかの実施例において、前記第一シールド部材４０４と前記データ線パターン（例えば、図３におけるＤＡＴＡ１）とが同じ材料で設けられるように設けてもよい。
いくつかの実施例において、前記表示基板は、第一層間絶縁層を含み、前記第一シールド部材４０４及び前記データ線パターン（例えば、図３におけるＤＡＴＡ１）は、何れも、前記第一層間絶縁層の、前記ベースとは反対側の表面に位置するように設けてもよい。
具体的に、上記の設け方に従って前記第一シールド部材４０４を設ければ、１回のパターン構成グプロセスで、前記第一シールド部材４０４と前記データ線パターンとを前記第一層間絶縁層の、前記ベースとは反対側の表面に同時に形成でき、前記第一シールド部材４０４を製作するために別途のパターン構成グプロセスを追加することが回避されるため、表示基板の製作フローが好適に簡素化され、製作コストが節約される。
図３に示すように、いくつかの実施例において、前記サブ画素駆動回路は、前記駆動トランジスタのゲートに結合された第二トランジスタＴ２を更に含み、前記第二トランジスタＴ２は、
第一半導体パターン、第二半導体パターン、及び、前記第一半導体パターン及び前記第二半導体パターンにそれぞれ結合された第三導体パターンであって、その導電性能が、前記第一半導体パターンの導電性能及び前記第二半導体パターンの導電性能よりも優れる第三導体パターンと、
互いに結合された第一ゲートパターン及び第二ゲートパターンであって、前記第一ゲートパターンの前記ベース５０上での正投影は、前記第一半導体パターンの前記ベース５０上での正投影と部分的に重なり、前記第二ゲートパターンの前記ベース５０上での正投影は、前記第二半導体パターンの前記ベース５０上での正投影と部分的に重なる第一ゲートパターン及び第二ゲートパターンとを含み、
前記第三導体パターンの前記ベース５０上での正投影と、前記第一ゲートパターンの前記ベース５０上での正投影と、前記第二ゲートパターンの前記ベース５０上での正投影とは、何れも重ならず、
前記第三導体パターンの前記ベース５０上での正投影は、前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）の前記ベース５０上での正投影と少なくとも部分的に重なる。
具体的に、図７に示すように、上記第二トランジスタＴ２は、ダブルゲート構造であり、それに含まれる前記第一半導体パターン及び前記第二半導体パターンは、前記第二トランジスタＴ２のチャンネル領域（図７における符号１０２ｐｇの位置に対応する）として形成される一方で、それに含まれる前記第三導体パターン１０２ｐｘは、ドーピングされているため、その導電性能が前記第一半導体パターン及び前記第二半導体パターンよりも優れており、前記第二トランジスタＴ２に含まれる第一ゲートパターン及び第二ゲートパターンは、前記第一半導体パターン及び前記第二半導体パターンを一対一で対応するように覆っており、共同で前記第二トランジスタＴ２のゲート２０２ｇとされ得る。
上記構造の第二トランジスタＴ２では、前記第三導体パターン１０２ｐｘは、良好な導電性能を有し、且つゲートパターンによって覆われていないため、その付近にある他の導電パターンとカップリングされてクロストーク現象が発生し易い。上記実施例による技術案において、前記第三導体パターンの前記ベース５０上での正投影と、前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）の前記ベース５０上での正投影とが、少なくとも部分的に重なるように設けることによって、前記初期化信号線パターンは、前記第三導体パターン１０２ｐｘを遮ることができ、そして、前記初期化信号線パターンで伝送されるのが、固定電位を持つ初期化信号であるため、前記第三導体パターン１０２ｐｘとその付近にある他の導電パターンとの間のカップリング作用がより好適に低減されて、表示基板の動作性能をより安定させる。
図４に示すように、いくつかの実施例において、前記サブ画素駆動回路は、前記第一半導体パターンから伸びた第一延伸部を更に含み、前記第一延伸部の導電性能は、前記第一半導体パターンよりも優れており、前記第一延伸部は、第一部分６１、第二部分６２及び第三部分６３を含み、前記第一部分６１及び前記第三部分６３は、何れも前記第一方向に伸び、前記第二部分６２は前記第二方向に伸び、前記第二部分６２の一端が前記第一部分６１に結合され、前記第二部分６２の他端が前記第三部分６３に結合され、前記第三部分６３における前記第二部分６２から遠い端が前記第一トランジスタＴ１に結合される。
具体的に、前記第一延伸部は、前記第一半導体パターンと、１回のパターン構成グプロセスで製作され、前記第一半導体パターンが形成された後、当該第一延伸部の導電性能が前記第一半導体パターンよりも優れるように当該第一延伸部に対してドーピングを行ってもよい。
第一シールド部材４０４を追加した後、前記第一延伸部を上記構造になるように設けることで、第二トランジスタＴ２が前記第一延伸部を介して第一トランジスタＴ１及び駆動トランジスタのゲートにそれぞれ結合されるようにした場合、ターゲットデータ線パターンで伝送される信号の変化による第一トランジスタＴ１の性能、及び第二トランジスタＴ２の性能への影響の低減により寄与し、更に、駆動トランジスタのゲート（即ち２０３ｇ）及びターゲットデータ線パターンとの間のカップリングの影響が低減され、垂直クロストークの問題が軽減されるため、表示基板は、表示に用いられるとき、より良好な表示効果が得られる。
図３及び図４に示すように、いくつかの実施例において、前記第一トランジスタＴ１は、
第四半導体パターン、第五半導体パターン、及び、前記第四半導体パターン及び前記第五半導体パターンにそれぞれ結合された第六導体パターンであって、その導電性能が前記第四半導体パターンの導電性能及び前記第五半導体パターンの導電性能よりも優れる第六導体パターンと、
互いに結合された第三ゲートパターン及び第四ゲートパターンであって、前記第三ゲートパターンの前記ベース５０上での正投影は、前記第四半導体パターンの前記ベース５０上での正投影と部分的に重なり、前記第四ゲートパターンの前記ベース５０上での正投影は、前記第五半導体パターンの前記ベース５０上での正投影と部分的に重なる第三ゲートパターン及び第四ゲートパターンとを含み、
前記第六導体パターンの前記ベース５０上での正投影と、前記第三ゲートパターンの前記ベース５０上での正投影と、前記第四ゲートパターンの前記ベース５０上での正投影とは、何れも重ならない。
具体的に、図４に示すように、前記第一トランジスタは、ダブルゲート構造であり、それに含まれる前記第四半導体パターン及び前記第五半導体パターンは、前記第一トランジスタのチャンネル領域（図４における符号１０１ｐｇに対応する）として形成される一方で、それに含まれる前記第六導体パターン１０１ｐｘは、ドーピングされているため、その導電性能が前記第四半導体パターン及び前記第五半導体パターンよりも優れており、前記第一トランジスタに含まれる第三ゲートパターン及び第四ゲートパターンは、前記第四半導体パターン及び前記第五半導体パターンを一対一で対応するように覆っており、共同で前記第一トランジスタＴ１のゲート２０１ｇとされ得る。
図１０に示すように、いくつかの実施例において、前記第一シールド部材４０４の前記ベース５０上での正投影は、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影と少なくとも部分的に重なる。
具体的に、上記構造の第一トランジスタＴ１では、前記第六導体パターン１０１ｐｘは、良好な導電性能を有し、且つゲートパターンによって覆われていないため、その付近にある他の導電パターンとカップリングされてクロストーク現象が発生し易い。上記実施例による技術案において、前記第一シールド部材４０４の前記ベース５０上での正投影と、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影とが、少なくとも部分的に重なるように設けることによって、前記第一シールド部材４０４は、前記第六導体パターン１０１ｐｘを遮ることができ、そして、前記第一シールド部材４０４が固定電位を持つため、前記第六導体パターン１０１ｐｘとその付近にある他の導電パターンとの間のカップリング作用がより好適に低減されて、表示基板の動作性能をより安定させる。
図１１、図１２及び図１３に示すように、いくつかの実施例において、前記サブ画素駆動回路は、前記第一シールド部材４０４に結合された第二シールド部材３０１を更に含み、前記第二シールド部材３０１の前記ベース５０上での正投影は、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影と少なくとも部分的に重なる。
具体的に、上記のように、前記第二シールド部材３０１の前記ベース５０上での正投影と、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影とが、少なくとも部分的に重なるように設けることによって、前記第二シールド部材３０１は、前記第六導体パターン１０１ｐｘを遮ることができ、そして、前記第二シールド部材３０１と前記第一シールド部材４０４とが結合されることで前記第二シールド部材３０１が固定電位を持つため、前記第六導体パターン１０１ｐｘとその付近にある他の導電パターンとの間のカップリング作用がより好適に低減されて、表示基板の動作性能をより安定させる。
従って、上記実施例による表示基板において、前記第一シールド部材４０４及び前記第二シールド部材３０１が、何れも固定電位を持つため、第一トランジスタＴ１とターゲットデータ線パターン（例えば、ＤＡＴＡ２）との間に寄生コンデンサーが形成されることをより好適に防止又は低減され、垂直クロストークの欠陥が効果的に防止又は低減される。
更に、前記第二シールド部材３０１の前記ベース５０上での正投影によって、前記第六導体パターンの前記ベース５０上での正投影の全体が覆われるように設けてもよい。
具体的に、前記第二シールド部材３０１の前記ベース５０上での正投影によって、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影の全体が覆われるように設けることで、前記第二シールド部材３０１は、前記第六導体パターン１０１ｐｘを完全に遮ることができるため、前記第六導体パターン１０１ｐｘとその付近にある他の導電パターンとの間のカップリング作用が最大限に低減され、表示基板の動作安定性がより好適に向上する。
いくつかの実施例において、前記第二シールド部材３０１は、前記第一シールド部材４０４と異なる層に設けられ、前記第二シールド部材３０１の前記ベース５０上での正投影と、前記第一シールド部材４０４の前記ベース５０上での正投影とには、第二重なり領域があり、前記第二シールド部材３０１と前記第一シールド部材４０４とは、前記第二重なり領域に設けられた第二スローホールを介して結合される。
具体的に、前記第二シールド部材３０１は、前記第一シールド部材４０４と同じ層に設けられてもよいし、異なる層に設けられてもよく、前記第二シールド部材３０１と前記第一シールド部材４０４とが異なる層に設けられる場合、前記第二シールド部材３０１の前記ベース５０上での正投影と、前記第一シールド部材４０４の前記ベース５０上での正投影とに、第二重なり領域があるように設けてもよく、そうすれば、前記第二重なり領域に第二スローホールを設けることで、前記第二シールド部材３０１と前記第一シールド部材４０４との間の前記第二スローホールを介した結合を実現できる。
いくつかの実施例において、前記第二シールド部材３０１と前記初期化信号線パターンとが同じ材料で設けられるように設けてもよい。
いくつかの実施例において、前記表示基板は、第二層間絶縁層を更に含み、前記第二シールド部材３０１及び前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）は、何れも前記第二層間絶縁層の、前記ベースとは反対側の表面に位置するように設けてもよい。
具体的に、上記のように、前記第二シールド部材３０１と前記初期化信号線パターンとが同じ材料で設けられ、前記第二シールド部材３０１及び前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）が、何れも前記第二層間絶縁層の、前記ベースとは反対側の表面に位置するように設けることによって、前記第二シールド部材３０１と前記初期化信号線パターンとは、同一パターン構成グプロセスで同時に形成でき、前記第二シールド部材３０１の製作専用の製作プロセスを別途に追加することが回避されるため、表示基板の製作フローが好適に簡素化され、生産コストが節約される。
図３に示すように、いくつかの実施例において、前記サブ画素は、電源信号線パターンＶＤＤを更に含み、前記電源信号線パターンＶＤＤは、前記第一方向に伸びる部分を含み、前記サブ画素駆動回路は、蓄積コンデンサーＣｓｔを更に含み、前記蓄積コンデンサーＣｓｔの第一極板Ｃｓｔ１が前記駆動トランジスタのゲートとして兼用され、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２が前記電源信号線パターンＶＤＤに結合され、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２が、前記第二層間絶縁層の、前記ベースとは反対側の表面に位置する。
具体的に、前記サブ画素駆動回路に含まれる蓄積コンデンサーＣｓｔは、第一極板Ｃｓｔ１及び第二極板Ｃｓｔ２を有し、前記第一極板Ｃｓｔ１と前記第二極板Ｃｓｔ２とが対向するように設けられ、且つ前記第一極板Ｃｓｔ１が前記駆動トランジスタのゲートに結合され、前記第二極板Ｃｓｔ２が前記電源信号線パターンＶＤＤに結合される。当該蓄積コンデンサーＣｓｔのレイアウト時に、前記第一極板Ｃｓｔ１をそのまま前記駆動トランジスタのゲートとして兼用することが可能であるため、蓄積コンデンサーＣｓｔと駆動トランジスタのゲートとの結合の実現が保証されるとともに、サブ画素駆動回路に占められる空間が縮小され、表示基板の解像度の向上により寄与する。また、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２が、前記第二層間絶縁層の、前記ベースとは反対側の表面に位置するように設けることによって、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２と、前記第二シールド部材３０１及び前記初期化信号線パターンとは、同一パターン構成グプロセスで同時に形成でき、表示基板の製作フローが好適に簡素化され、生産コストが節約される。
図１４に示すように、いくつかの実施例において、前記サブ画素は、前記第一方向と交差する第二方向に伸びるリセット信号線パターン（例えば、図３におけるＲＳＴ１）を更に含み、前記サブ画素駆動回路は、
第一導電接続部４０５であって、その前記ベース５０上での正投影によって、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影の少なくとも一部が覆われる第一導電接続部４０５と、
第一極（例えば、ソースＳ２）が前記第一導電接続部４０５を介して前記初期化信号線パターン（例えば、ＶＩＮＴ１）に結合され、第二極（例えば、ドレーンＤ２）が前記駆動トランジスタのゲートに結合され、ゲート２０２ｇが前記リセット信号線パターン（例えば、ＲＳＴ１）に結合される第二トランジスタＴ２と
を更に含む。
具体的に、前記第一導電接続部４０５は、金属材料を用いて製作可能であり、データ線パターンと同一パターン構成グプロセスで形成可能である。
上記のように、前記第一導電接続部４０５の前記ベース５０上での正投影によって、前記第六導体パターン１０１ｐｘの、前記ベース５０上での正投影の少なくとも一部が覆われるように設けることで、前記第一導電接続部４０５は、前記第六導体パターン１０１ｐｘを遮ることができ、そして、前記第一導電接続部４０５と前記初期化信号線パターンとが結合されることで前記第一導電接続部４０５が固定電位を持つため、前記第六導体パターン１０１ｐｘとその付近にある他の導電パターンとの間のカップリング作用がより好適に低減されて、表示基板の動作性能をより安定させる。
図３に示すように、いくつかの実施例において、前記サブ画素は、ゲート線パターンＧＡＴＥ、発光制御信号線パターンＥＭ、リセット信号線パターン（例えば、図３におけるＲＳＴ１）及び電源信号線パターンＶＤＤを更に含み、前記ゲート線パターンＧＡＴＥ、前記発光制御信号線パターンＥＭ及び前記リセット信号線パターンは、何れも前記第二方向に伸び、前記電源信号線パターンＶＤＤは、前記第一方向に伸びる部分を含み、
前記サブ画素駆動回路は、第二トランジスタＴ２、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６及び第七トランジスタＴ７を更に含み、
前記駆動トランジスタのゲート（例えば、第三トランジスタＴ３のゲート２０３ｇ）が前記第一トランジスタＴ１の第二極に結合され、前記駆動トランジスタの第一極が前記第五トランジスタＴ５の第二極に結合され、前記駆動トランジスタの第二極が前記第一トランジスタＴ１の第一極に結合され、
前記第一トランジスタＴ１のゲート２０１ｇが前記ゲート線パターンＧＡＴＥに結合され、
前記第二トランジスタＴ２のゲート２０２ｇが前記リセット信号線パターンに結合され、前記第二トランジスタＴ２の第一極が前記初期化信号線パターンに結合され、前記第二トランジスタＴ２の第二極が前記駆動トランジスタのゲートに結合され、
前記第四トランジスタＴ４のゲート２０４ｇが前記ゲート線パターンＧＡＴＥに結合され、前記第四トランジスタＴ４の第一極が前記データ線パターン（例えば、図３におけるＤＡＴＡ１）に結合され、前記第四トランジスタＴ４の第二極が前記駆動トランジスタの第一極に結合され、
前記第五トランジスタＴ５のゲート２０５ｇが前記発光制御信号線パターンＥＭに結合され、前記第五トランジスタＴ５の第一極が前記電源信号線パターンＶＤＤに結合され、
前記第六トランジスタＴ６のゲート２０６ｇが前記発光制御信号線パターンＥＭに結合され、前記第六トランジスタＴ６の第一極が前記駆動トランジスタの第二極に結合され、前記第六トランジスタＴ６の第二極が前記サブ画素内の発光素子に結合され、
前記第七トランジスタＴ７のゲート２０７ｇが、前記第一方向において隣接する次のサブ画素に含まれるリセット信号線パターン（例えば、ＲＳＴ２）に結合され、前記第七トランジスタＴ７の第一極が、当該次のサブ画素に含まれる初期化信号線パターン（例えば、ＶＩＮＴ２）に結合され、前記第七トランジスタＴ７の第二極が前記サブ画素内の発光素子に結合される。
具体的に、上記表示基板において、それに含まれる複数のサブ画素がアレイをなすように配列されてもよく、前記複数のサブ画素は、複数行のサブ画素及び複数列のサブ画素に分けられ、各行のサブ画素は、何れも、第二方向に並ぶ複数のサブ画素を含み、各列のサブ画素は、何れも、第一方向に並ぶ複数のサブ画素を含み、前記第一方向と前記第二方向とが交差する。
説明すべきなのは、前記第一方向において隣接する上記次のサブ画素とは、当該第七トランジスタＴ７と同じ列に位置し、且つ隣接する次のサブ画素である。
前記サブ画素及びそれに含まれるサブ画素駆動回路を上記構造になるように設ければ、サブ画素駆動回路の動作性能が保証されるという前提の下で、前記サブ画素駆動回路に占められるレイアウト空間を効果的に低減することができ、表示基板の解像度の向上に寄与する。
説明すべきなのは、前記サブ画素駆動回路に含まれる各トランジスタのゲートと、それに結合される機能パターンとは、一体構造として形成されてもよく、例示的に、第一トランジスタのゲート及び第四トランジスタのゲートは、何れも、対応して結合されるゲート線パターンと一体構造になり、第五トランジスタのゲート及び第六トランジスタのゲートは、何れも、対応して結合される発光制御信号線パターンと一体構造になり、第二トランジスタのゲート及び第七トランジスタのゲートは、対応して結合されるリセット信号線パターンと一体構造になる。
また、前記第一トランジスタＴ１は、前記駆動トランジスタ（例えば、第三トランジスタＴ３）に対して閾値補償を行うためのものであり、前記第二トランジスタＴ２は、前記駆動トランジスタのゲートをリセットするためのものであり、前記第四トランジスタＴ４は、前記データ線パターンによって伝送されたデータ信号を書き込むためのものであり、前記第五トランジスタＴ５は、電源信号線パターンによって伝送された電源信号を前記駆動トランジスタの第一極に書き込むためのものであり、前記第六トランジスタＴ６は、対応する発光素子が発光するかどうかを制御するためのものであり、前記第七トランジスタＴ７は、前記発光素子のアノードをリセットするためのものである。
いくつかの実施例において、前記サブ画素は、ゲート線パターンＧＡＴＥ、発光制御信号線パターンＥＭ、リセット信号線パターンＲＳＴ及び電源信号線パターンＶＤＤを更に含み、前記ゲート線パターンＧＡＴＥ、前記発光制御信号線パターンＥＭ及び前記リセット信号線パターンＲＳＴは、何れも前記第二方向に伸び、前記電源信号線パターンＶＤＤは、前記第一方向に伸びる部分を含み、前記第一シールド部材４０４の、前記ベース５０上での正投影は、前記ゲート線パターンＧＡＴＥの前記ベース５０上での正投影、及び前記発光制御信号線パターンＥＭの前記ベース５０上での正投影と、それぞれ部分的にオーバーラップしている。
具体的に、前記第一シールド部材４０４を上記方式に従ってレイアウトすることによって、前記第一シールド部材４０４は、前記第一トランジスタＴ１、前記駆動トランジスタの両方を前記ターゲットデータ線パターン（例えば、ＤＡＴＡ２）から分離することができるため、前記ターゲットデータ線パターンにおけるデータ信号の変化による前記第一トランジスタＴ１及び前記駆動トランジスタへのクロストークの低減により寄与する。
いくつかの実施例において、前記第七トランジスタＴ７の第二極と、前記サブ画素内の発光素子との結合方式は様々であり、例示的に、前記発光素子のアノードの前記ベース上での正投影と、前記第七トランジスタＴ７の第二極の前記ベース上での正投影とはオーバーラップしており、前記発光素子のアノードは、当該オーバーラップ箇所に設けられたスローホールを介して前記第七トランジスタＴ７の第二極に結合可能であるか、或いは、前記発光素子のアノードの前記ベース上での正投影と、前記第七トランジスタＴ７の第二極の前記ベース上での正投影とは、オーバーラップしておらず、前記サブ画素駆動回路は、第二導電接続部４０６及び第三導電接続部４０７を更に含み、前記発光素子のアノードの前記ベース上での正投影と、前記第三導電接続部４０７の第一端の前記ベース上での正投影とは、オーバーラップしており、前記発光素子のアノードは、当該オーバーラップ箇所におけるスローホールを介して前記第三導電接続部４０７の第一端に結合され、第三導電接続部４０７の第二端と第二導電接続部４０６の第一端とはオーバーラップしており、当該オーバーラップ箇所におけるスローホールを介して、第三導電接続部４０７の第二端と第二導電接続部４０６の第一端との結合が実現され、前記第七トランジスタＴ７の第二極の前記ベース上での正投影と、前記第二導電接続部４０６の第二端の前記ベース上での正投影とは、オーバーラップしており、前記第七トランジスタＴ７の第二極は、当該オーバーラップ箇所におけるスローホールを介して前記第二導電接続部４０６の第二端に結合され、以上より、前記発光素子のアノードが前記第二導電接続部４０６及び第三導電接続部４０７を介して前記第七トランジスタＴ７の第二極に結合可能であることは、実現される。
前記発光素子のアノードが前記第二導電接続部４０６及び第三導電接続部４０７を介して前記第七トランジスタＴ７の第二極に結合されるように設ける場合、前記第二導電接続部４０６は、前記第一方向に伸びる部分を含んでもよく、前記発光素子のアノードは、それに対応するサブ画素内の発光制御信号線パターンの上側に位置してもよく、前記第七トランジスタＴ７の第二極は、それに対応するサブ画素内の発光制御信号線パターンの下側に位置してもよい。
図１５及び図２４に示すように、図示されている３色のサブ画素を例として、当該３色のサブ画素の構造を説明する。
第一色のサブ画素内の発光素子は、ベースから離れる方向に沿って順次に積層して設けられた第一アノード６０１、第一有機発光材料層及び第一カソードを含み、第一アノード６０１の前記ベース上での正投影と、対応する前記第七トランジスタＴ７の第二極の前記ベース上での正投影とは、部分的にオーバーラップしており、前記第一アノード６０１は、当該オーバーラップ箇所におけるスローホールを介して、対応する前記第七トランジスタＴ７の第二極に結合される。
第二色のサブ画素内の発光素子は、ベースから離れる方向に沿って順次に積層して設けられた第二アノード６０２、第二有機発光材料層及び第二カソードを含み、第二アノード６０２の前記ベース上での正投影と、対応する前記第七トランジスタＴ７の第二極の前記ベース上での正投影とは、オーバーラップしておらず、前記第二色のサブ画素内のサブ画素駆動回路は、第二導電接続部４０６及び第三導電接続部４０７を更に含み、前記第二アノード６０２は、第二導電接続部４０６及び第三導電接続部４０７を介して、対応する前記第七トランジスタＴ７の第二極に結合される。
第三色のサブ画素内の発光素子は、ベースから離れる方向に沿って順次に積層して設けられた第三アノード６０３、第三有機発光材料層及び第三カソードを含み、第三アノード６０３の前記ベース上での正投影と、対応する前記第七トランジスタＴ７の第二極の前記ベース上での正投影とは、部分的にオーバーラップしており、前記第三アノード６０３は、当該オーバーラップ箇所におけるスローホールを介して、対応する前記第七トランジスタＴ７の第二極に結合される。
例えば、図１５に示すように、各色のサブ画素の有機発光素子のアノードは、何れも本体電極及び接続電極を含み、且つ本体電極の形状は、何れも六角形である。
図１５に示すように、第一色のサブ画素の第一アノード６０１は、第一本体電極６０１１及び第一接続電極６０１２を含み、第一本体電極６０１１と第一接続電極６０１２とは、一体構造とされ、且つ第一接続電極６０１２は、接続孔を介して、第一色のサブ画素の第七トランジスタＴ７の第二極に繋げられるようにしてもよい。第二色のサブ画素の第二アノード６０２は、第二本体電極６０２１及び第二接続電極６０２２を含み、第二本体電極６０２１と第二接続電極６０２２とは、一体構造とされ、且つ第二接続電極６０２２は、第二導電接続部４０６及び第三導電接続部４０７を介して、第二色のサブ画素の第七トランジスタＴ７の第二極に繋げられるようにしてもよい。第三色のサブ画素の第三アノード６０３は、第三本体電極６０３１及び第三接続電極６０３２を含み、第三本体電極６０３１と第三接続電極６０３２とは、一体構造とされ、且つ第三接続電極６０３２は、接続孔を介して、第三色のサブ画素の第七トランジスタＴ７の第二極に繋げられるようにしてもよい。
例えば、第一色のサブ画素の第一接続電極６０１２は、Ｘ方向において、第一本体電極６０１１の中心に対して当該サブ画素の画素回路のデータ線パターンから遠い側に位置し、且つＹ方向において、第一本体電極６０１１の中心に対して当該サブ画素の画素回路の発光制御信号線から遠い側に位置している。例えば、第一色のサブ画素の第一接続電極６０１２と第一本体電極６０１１とは、Ｙ方向に配列され、第一接続電極６０１２は、第一本体電極６０１１の右下隅に位置している。例えば、第二色のサブ画素の第二接続電極６０２２は、Ｘ方向において、第二本体電極６０２１の中心に対して当該サブ画素の画素回路のデータ線から遠い側に位置し、且つＹ方向において、第二本体電極６０２１の中心に対して当該サブ画素の画素回路の発光制御信号線に近い側に位置している。例えば、第二色のサブ画素の第二接続電極６０２２と第二本体電極６０２１とは、Ｙ方向に配列され、第二接続電極６０２２は、第一本体電極１２３１の右下隅に位置している。例えば、第三色のサブ画素の第三接続電極６０３２と第三本体電極６０３１とは、Ｘ方向に配列され、第三接続電極６０３２は、第三本体電極６０３１の右側、即ち当該サブ画素の画素回路の、シールド線に近い側に近づく。
図１５に示すように、第一色のサブ画素の第一アノード６０１の第一本体電極６０１１は、第一色のサブ画素の駆動トランジスタを覆っており、第二色のサブ画素の第二アノード６０２の第二本体電極６０２１と、第二色のサブ画素の駆動トランジスタとは、ほぼオーバーラップしていないか、或いは部分的にオーバーラップしており、第三色のサブ画素の第三アノード６０３の第三本体電極６０３１と、第三色のサブ画素の駆動トランジスタとは、オーバーラップしていない。
図１５に示すように、第一色のサブ画素６０１（例えば青のサブ画素）の第一本体電極６０１１と、ゲート線パターン及び発光制御信号線パターンとは、オーバーラップしており、第二色のサブ画素（例えば赤のサブ画素）の第二本体電極６０２１と、ゲート線パターン及びリセット信号線パターンとは、オーバーラップしており、第三色のサブ画素（例えば緑のサブ画素）の第三本体電極６０３１と、発光制御信号線パターン、次行のサブ画素駆動回路のリセット信号線パターン、及び次行のサブ画素駆動回路の初期化信号線パターンとは、オーバーラップしている。例えば第三色のサブ画素（例えば緑のサブ画素）の第三本体電極６０３１と、次行であって、それに隣接する第一色のサブ画素（例えば青のサブ画素）の画素駆動回路領域とは、オーバーラップしている。
例えば、第一色のサブ画素６０１の第一本体電極６０１１と、隣接する第三色のサブ画素の駆動トランジスタの部分とは、オーバーラップしており、且つ第一色のサブ画素６０１の第一本体電極６０１１は、そのサブ画素駆動回路内のデータ線パターン、第一シールド部材４０４及び隣接する第二色のサブ画素のサブ画素駆動回路内のデータ線パターンの何れとも、オーバーラップしている。第二色のサブ画素の第二本体電極６０２１は、そのサブ画素駆動回路内のデータ線パターンとオーバーラップしない一方で、そのサブ画素駆動回路内の電源信号線パターン、並びに隣接する第三色のサブ画素のサブ画素駆動回路内の電源信号線パターン及びデータ線パターンの何れともオーバーラップしている。第三色のサブ画素の第三本体電極６０３１は、そのサブ画素駆動回路内のデータ線パターン及び電源信号線パターンの何れともオーバーラップするとともに、隣接する第二色のサブ画素のサブ画素駆動回路内の電源信号線パターンとオーバーラップしている。
例えば、図１５に示すように、第一色のサブ画素６０１の第一本体電極６０１１は、その次行のリセット信号線パターンに近い側に、それと接続される第一接続電極６０１２が設けられており、第二色のサブ画素の第二本体電極６０２１は、その次行のリセット信号線パターンに近い側に、それと接続される第二接続電極６０２２が設けられており、第三色のサブ画素の第三本体電極６０３１は、その第七トランジスタＴ７に近い側に、それと接続される第三接続電極６０３２が設けられている。
例えば、図１５に示すように、第一色のサブ画素６０１の第一接続電極６０１２は、そのサブ画素駆動回路内の第七トランジスタＴ７の第二極とオーバーラップしている。第二色のサブ画素の第二接続電極６０２２は、そのサブ画素駆動回路内の第七トランジスタＴ７の第二極とオーバーラップしない一方で、第二色のサブ画素の第七トランジスタＴ７の第二極は、第三色のサブ画素の第三本体電極６０３１とオーバーラップしている。第三色のサブ画素の第三接続電極６０３２は、そのサブ画素駆動回路内の第七トランジスタＴ７の第二極とオーバーラップしている。
図２６に示すように、本開示の実施例は、ベース５０、及び前記ベース５０上にアレイ配列された複数のサブ画素を含む表示基板であって、前記サブ画素は、
第一方向に伸びるデータ線パターン（例えば、ＤＡＴＡ１）と、
前記第一方向と交差する第二方向に伸びる部分を含み、固定電位を持つ初期化信号を伝送するための初期化信号線パターン（例えば、ＶＩＮＴ１）と、
駆動トランジスタ（例えば、第三トランジスタＴ３）と、前記駆動トランジスタのゲートに結合された第一トランジスタＴ１と、前記初期化信号線パターンに結合された第一シールド部材４０４とを含むサブ画素駆動回路であって、前記第一シールド部材４０４は、前記第一トランジスタＴ１の第一極（即ちソースＳ１）とカップリングコンデンサーを形成するためのものであり、前記第一シールド部材４０４のベース５０上での正投影と、ターゲットデータ線パターン（例えば、ＤＡＴＡ２）の前記ベース５０上での正投影とは、オーバーラップしておらず、前記第二方向において当該サブ画素に隣接する次のサブ画素には、前記ターゲットデータ線パターンが含まれるサブ画素駆動回路とを含む、表示基板を更に提供している。
具体的に、上記表示基板は、一般的に、アレイ配列された複数のサブ画素を含み、各サブ画素は何れも、第一方向に伸びるデータ線パターン（例えば、図３におけるＤＡＴＡ１）と、少なくとも一部が第二方向に伸びる初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）とを含み、前記データ線パターンは、データ信号を伝送するためのもので、前記初期化信号線パターンは、固定電位を持つ初期化信号を伝送するためのものであり、例示的に、前記第一方向にＹ方向が含まれ、前記第二方向にＸ方向が含まれる。
前記ターゲットデータ線パターンは、前記第二方向において現サブ画素に隣接する次のサブ画素に含まれるデータ線パターンである。
各々のサブ画素は、サブ画素駆動回路、及び前記サブ画素駆動回路と一対一で対応する発光素子を更に含み、発光素子は、積層して設けられたアノード、有機発光材料層及びカソードを含み、そのアノードが、対応するサブ画素駆動回路に結合され、サブ画素駆動回路によって供給された駆動信号の駆動の下で、発光素子の発光が実現される。
より具体的に、図１、図３及び図４に示すように、サブ画素駆動回路が上記の７Ｔ１Ｃを含む場合を例とすると、第三トランジスタＴ３（即ち前記駆動トランジスタ）のゲート２０３ｇは、接続線４０１を介して第一トランジスタＴ１のドレーンＤ１に結合され、第三トランジスタＴ３のドレーンＤ３が第一トランジスタＴ１のソースＳ１に結合される。Ｘ方向において、前記第一トランジスタＴ１の第一チャンネル領域１０１ｐｇの前記ベース５０上での正投影と、前記ターゲットデータ線パターン（例えば、図３におけるＤＡＴＡ２）の前記ベース５０上での正投影との間の最小距離は、第三トランジスタＴ３の第三チャンネル領域１０３ｐｇの前記ベース５０上での正投影と、前記ターゲットデータ線パターンの前記ベース５０上での正投影との間の最小距離よりも小さい。留意されたいのは、上記チャンネル領域（例えば、第一チャンネル領域１０１ｐｇ及び第三チャンネル領域１０３ｐｇ）の前記ベース５０上での正投影と、前記ターゲットデータ線パターン（例えば、図３におけるＤＡＴＡ２）の前記ベース５０上での正投影との間の最小距離とは、当該チャンネル領域の前記ベース５０上での正投影における前記ターゲットデータ線パターンに最も近い境界と、前記ターゲットデータ線パターン（例えば、図３におけるＤＡＴＡ２）の前記ベース５０上での正投影との間の最小距離を意味する。
上記構造のサブ画素駆動回路では、ターゲットデータ線パターンによって伝送されるデータ信号に変化が生じると、第一トランジスタＴ１の性能に影響を与えることになり、第一トランジスタＴ１が接続線４０１を介して第三トランジスタＴ３に結合されているため、更に第三トランジスタＴ３の動作性能に影響を与えてしまう。
これに対して、本開示の実施例は、前記サブ画素駆動回路内に、前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）に結合された第一シールド部材４０４を設け、第一シールド部材４０４に、前記初期化信号と同じ固定電位を持たせるとともに、前記第一シールド部材４０４が、前記第一トランジスタＴ１の第一極（即ちソースＳ１）とカップリングコンデンサーを形成できるように設けることによって、第一シールド部材４０４は、ターゲットデータ線パターンで伝送される信号の変化による第一トランジスタＴ１の性能への影響を低減し、更に、駆動トランジスタのゲート（即ち２０３ｇ）及びターゲットデータ線パターンとの間のカップリングの影響を低減し、垂直クロストークの問題を軽減することができるため、表示基板は、表示に用いられるときに、より良好な表示効果が得られる。
また、上記のように前記第一シールド部材４０４と前記初期化信号線パターンとを結合することで、第一シールド部材４０４に固定電位を持たせているだけではなく、初期化信号線パターンの電圧の強化も実現しており、初期化信号線パターンで伝送される初期化信号の電圧をより安定させるため、サブ画素駆動回路の動作性能に更に寄与する。
留意されたいのは、前記第一シールド部材４０４と前記初期化信号線パターンとを結合することに加え、第一シールド部材４０４と前記サブ画素に含まれる電源信号線パターンＶＤＤとを結合することで、前記第一シールド部材４０４に、電源信号線パターンＶＤＤによって伝送される電源信号と同じ固定電位を持たせるようにしてもよい。
上記のような前記第一シールド部材４０４と前記電源信号線パターンＶＤＤとを結合する方式では、前記第一シールド部材４０４が固定の電位を有することを保証できるが、電源信号線パターンＶＤＤによって発生する寄生コンデンサーが増えてしまうため、電源信号線パターンＶＤＤのＲＣ負荷が大きくなり、垂直クロストーク現象の軽減に不利である。
図３に示すように、いくつかの実施例において、前記第一トランジスタＴ１のゲート２０１ｇと前記ゲート線パターンＧＡＴＥとは一体構造であり、前記第一トランジスタＴ１のゲート２０１ｇは、当該一体構造内の、前記ベースに垂直な方向においてアクティブ膜層とオーバーラップ領域を形成可能な部分である。
図３に示すように、いくつかの実施例において、前記複数のサブ画素は、複数行のサブ画素を含み、各行のサブ画素は、何れも、前記第二方向に並ぶ複数の前記サブ画素を含み、同じ行のサブ画素に位置する前記初期化信号線パターンが順次に結合されて当該行サブ画素に対応する初期化信号線を形成し、前記第一シールド部材４０４は、前記第一方向に伸び、少なくとも１本の前記初期化信号線に結合される。
具体的に、前記複数のサブ画素は、複数行のサブ画素及び複数列のサブ画素に分けられ、各行のサブ画素は、何れも、第二方向に並ぶ複数のサブ画素を含み、各列のサブ画素は、何れも、第一方向に並ぶ複数のサブ画素を含み、前記第一方向と前記第二方向とが交差するようにされてもよく、同じ行のサブ画素に位置する前記初期化信号線パターン順次に結合されて当該行サブ画素に対応する１本の初期化信号線を形成する。
上記のように、前記第一シールド部材４０４が前記第一方向に伸び、少なくとも１本の前記初期化信号線に結合されるように設けることによって、第一シールド部材４０４は、ターゲットデータ線パターンで伝送される信号の変化による第一トランジスタＴ１の性能への影響を低減し、更に、駆動トランジスタのゲート（即ち２０３ｇ）及びターゲットデータ線パターンとの間のカップリングの影響を低減し、垂直クロストークの問題を軽減することができるため、表示基板は、表示に用いられるときに、より良好な表示効果が得られるだけではなく、初期化信号線の電圧の強化も実現しており、初期化信号線で伝送される初期化信号の電圧をより安定させるため、サブ画素駆動回路の動作性能により寄与する。
図９に示すように、いくつかの実施例において、前記第一シールド部材４０４は、それと隣接する２本の前記初期化信号線に結合される。
具体的に、前記第一シールド部材４０４と前記初期化信号線とが結合されるように設けると、前記第一シールド部材４０４と前記初期化信号線との結合方式、及び前記第一シールド部材４０４の具体的な構造と設け方は、何れも様々であり、例示的には、図３に示すように、前記第一シールド部材４０４が、それと隣接する２本の前記初期化信号線にそれぞれ結合されるように設けてもよく、このような設け方によれば、前記第一シールド部材４０４の前記ベース５０上での正投影は、前記第一トランジスタＴ１の前記ベース５０での正投影と、前記ターゲットデータ線パターンの前記ベース５０での正投影との間に位置するだけではなく、接続線４０１の前記ベース５０上での正投影と、前記ターゲットデータ線パターンの前記ベース５０上での正投影との間に位置することもでき、それに、前記第一シールド部材４０４の前記ベース５０上での正投影は、前記駆動トランジスタ（即ち第三トランジスタＴ３）の前記ベース５０上での正投影と、前記ターゲットデータ線パターンの前記ベース５０上での正投影との間に位置することができる。
上記の設け方によると、前記ターゲット信号線パターンと前記第一トランジスタＴ１との間に発生する第一クロストーク、及び前記ターゲット信号線パターンと接続線４０１との間に発生する第二クロストークを好適に低減しているため、上記第一クロストーク及び第二クロストークによる駆動トランジスタへの間接クロストークが低減される。また、上記の設け方に従っては、前記ターゲット信号線パターンと前記駆動トランジスタとの間に発生する直接クロストークを低減しているため、表示基板の動作性能がより良好に保証される。
引き続き図３を参照して、いくつかの実施例において、前記第一シールド部材４０４と、前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）とは、異なる層に設けられ、前記第一シールド部材４０４の前記ベース５０上での正投影と、前記初期化信号線パターンの前記ベース上での正投影とには、第一重なり領域があり、前記第一シールド部材４０４は、前記第一重なり領域に設けられた第一スローホールを介して前記初期化信号線パターンに結合される。
具体的に、前記第一シールド部材４０４は、前記初期化信号線パターンと同じ層に設けられてもよいし、異なる層に設けられてもよく、前記第一シールド部材４０４と前記初期化信号線パターンとが異なる層に設けられた場合、前記第一シールド部材４０４の前記ベース５０上での正投影と、前記初期化信号線パターンの前記ベース５０上での正投影とに、何れも第一重なり領域があるように設けてもよく、そうすれば、前記第一重なり領域に第一スローホールを設けることで、前記第一シールド部材４０４と前記初期化信号線との間の結合を実現できる。
説明すべきなのは、上記の「前記第一シールド部材４０４は、前記初期化信号線パターンと同じ層に設けられてもよい」ことは、前記第一シールド部材４０４と前記初期化信号線パターンとは、同じ同一水平面に位置するケースと、前記第一シールド部材４０４と前記初期化信号線パターンとは、同じ層の膜層に位置するケースと、前記第一シールド部材４０４及び前記初期化信号線パターンは、何れも、同じ層絶縁層のベースとは反対側の表面に設けられるケースと、前記第一シールド部材４０４と前記初期化信号線パターンとは、１回のパターン構成グプロセスで形成されるケース等の様々なケースのうち、少なくとも１つを含む。
上記の「前記第一シールド部材４０４は、前記初期化信号線パターンと異なる層に設けられてもよい」ことは、前記第一シールド部材４０４と前記初期化信号線パターンとは、同じ層の膜層に位置しないケースと、前記第一シールド部材４０４と前記初期化信号線パターンとは、１回のパターン構成グプロセスで形成できないケース等の様々なケースのうち、少なくとも１つを含む。
いくつかの実施例において、前記第一シールド部材４０４と前記データ線パターン（例えば、図３におけるＤＡＴＡ１）とが同じ材料で設けられるように設けてもよい。
いくつかの実施例において、前記表示基板は、第一層間絶縁層を含み、前記第一シールド部材４０４及び前記データ線パターン（例えば、図３におけるＤＡＴＡ１）は、何れも、前記第一層間絶縁層の前記ベースとは反対側の表面に位置するように設けてもよい。
具体的に、上記の設け方に従って前記第一シールド部材４０４を設ければ、１回のパターン構成グプロセスで、前記第一シールド部材４０４と前記データ線パターンとを前記第一層間絶縁層の前記ベースとは反対側の表面に同時に形成でき、前記第一シールド部材４０４を製作するために別途のパターン構成グプロセスを追加することが回避されるため、表示基板の製作フローが好適に簡素化され、製作コストが節約される。
図３に示すように、いくつかの実施例において、前記サブ画素駆動回路は、前記駆動トランジスタのゲートに結合された第二トランジスタＴ２を更に含み、前記第二トランジスタＴ２は、
第一半導体パターン、第二半導体パターン、及び、前記第一半導体パターン及び前記第二半導体パターンにそれぞれ結合された第三導体パターンであって、その導電性能が、前記第一半導体パターンの導電性能及び前記第二半導体パターンの導電性能よりも優れる第三導体パターンと、
互いに結合された第一ゲートパターン及び第二ゲートパターンであって、前記第一ゲートパターンの前記ベース５０上での正投影は、前記第一半導体パターンの前記ベース５０上での正投影と部分的に重なり、前記第二ゲートパターンの前記ベース５０上での正投影は、前記第二半導体パターンの前記ベース５０上での正投影と部分的に重なる第一ゲートパターン及び第二ゲートパターンとを含み、
前記第三導体パターンの前記ベース５０上での正投影と、前記第一ゲートパターンの前記ベース５０上での正投影と、前記第二ゲートパターンの前記ベース５０上での正投影とは、何れも重ならず、
前記第三導体パターンの前記ベース５０上での正投影は、前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）の前記ベース５０上での正投影と少なくとも部分的に重なる。
具体的に、図７に示すように、上記第二トランジスタＴ２は、ダブルゲート構造であり、それに含まれる前記第一半導体パターン及び前記第二半導体パターンは、前記第二トランジスタＴ２のチャンネル領域（図７における符号１０２ｐｇの位置に対応する）として形成される一方で、それに含まれる前記第三導体パターン１０２ｐｘは、ドーピングされているため、その導電性能が前記第一半導体パターン及び前記第二半導体パターンよりも優れており、前記第二トランジスタＴ２に含まれる第一ゲートパターン及び第二ゲートパターンは、前記第一半導体パターン及び前記第二半導体パターンを一対一で対応するように覆っており、共同で前記第二トランジスタＴ２のゲート２０２ｇとされ得る。
上記構造の第二トランジスタＴ２では、前記第三導体パターン１０２ｐｘは、良好な導電性能を有し、且つゲートパターンによって覆われていないため、その付近にある他の導電パターンとカップリングされてクロストーク現象が発生し易い。上記実施例による技術案において、前記第三導体パターンの前記ベース５０上での正投影と、前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）の前記ベース５０上での正投影とが、少なくとも部分的に重なるように設けることによって、前記初期化信号線パターンは、前記第三導体パターン１０２ｐｘを遮ることができ、そして、前記初期化信号線パターンで伝送されるのが、固定電位を持つ初期化信号であるため、前記第三導体パターン１０２ｐｘとその付近にある他の導電パターンとの間のカップリング作用がより好適に低減されて、表示基板の動作性能をより安定させる。
図４に示すように、いくつかの実施例において、前記サブ画素駆動回路は、前記第一半導体パターンから伸びた第一延伸部を更に含み、前記第一延伸部の導電性能は、前記第一半導体パターンよりも優れており、前記第一延伸部は、第一部分６１、第二部分６２及び第三部分６３を含み、前記第一部分６１及び前記第三部分６３は、何れも前記第一方向に伸び、前記第二部分６２は前記第二方向に伸び、前記第二部分６２の一端が前記第一部分６１に結合され、前記第二部分６２の他端が前記第三部分６３に結合され、前記第三部分６３における前記第二部分６２から遠い端が前記第一トランジスタＴ１に結合される。
具体的に、前記第一延伸部は、前記第一半導体パターンと、１回のパターン構成グプロセスで製作され、前記第一半導体パターンが形成された後、当該第一延伸部の導電性能が前記第一半導体パターンよりも優れるように当該第一延伸部へのドーピングを行ってもよい。
第一シールド部材４０４を追加した後、前記第一延伸部を上記構造になるように設けることで、第二トランジスタＴ２が前記第一延伸部を介して第一トランジスタＴ１及び駆動トランジスタのゲートにそれぞれ結合されるようにした場合、ターゲットデータ線パターンで伝送される信号の変化による第一トランジスタＴ１の性能、及び第二トランジスタＴ２の性能への影響の低減により寄与し、更に、駆動トランジスタのゲート（即ち２０３ｇ）及びターゲットデータ線パターンとの間のカップリングの影響が低減され、垂直クロストークの問題が軽減されるため、表示基板は、表示に用いられるとき、より良好な表示効果が得られる。
図３及び図４に示すように、いくつかの実施例において、前記第一トランジスタＴ１は、
第四半導体パターン、第五半導体パターン、及び、前記第四半導体パターン及び前記第五半導体パターンにそれぞれ結合された第六導体パターンであって、その導電性能が前記第四半導体パターンの導電性能及び前記第五半導体パターンの導電性能よりも優れる第六導体パターンと、
互いに結合された第三ゲートパターン及び第四ゲートパターンであって、前記第三ゲートパターンの前記ベース５０上での正投影は、前記第四半導体パターンの前記ベース５０上での正投影と部分的に重なり、前記第四ゲートパターンの前記ベース５０上での正投影は、前記第五半導体パターンの前記ベース５０上での正投影と部分的に重なる第三ゲートパターン及び第四ゲートパターンとを含み、
前記第六導体パターンの前記ベース５０上での正投影と、前記第三ゲートパターンの前記ベース５０上での正投影と、前記第四ゲートパターンの前記ベース５０上での正投影とは、何れも重ならない。
具体的に、図４に示すように、前記第一トランジスタは、ダブルゲート構造であり、それに含まれる前記第四半導体パターン及び前記第五半導体パターンは、前記第一トランジスタのチャンネル領域（図４における符号１０１ｐｇに対応する）として形成される一方で、それに含まれる前記第六導体パターン１０１ｐｘは、ドーピングされているため、その導電性能が前記第四半導体パターン及び前記第五半導体パターンよりも優れており、前記第一トランジスタに含まれる第三ゲートパターン及び第四ゲートパターンは、前記第四半導体パターン及び前記第五半導体パターンを一対一で対応するように覆っており、共同で前記第一トランジスタＴ１のゲート２０１ｇとされ得る。
図１０に示すように、いくつかの実施例において、前記第一シールド部材４０４の前記ベース５０上での正投影は、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影と少なくとも部分的に重なる。
具体的に、上記構造の第一トランジスタＴ１では、前記第六導体パターン１０１ｐｘは、良好な導電性能を有し、且つゲートパターンによって覆われていないため、その付近にある他の導電パターンとカップリングされてクロストーク現象が発生し易い。上記実施例による技術案において、前記第一シールド部材４０４の前記ベース５０上での正投影と、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影とが、少なくとも部分的に重なるように設けることによって、前記第一シールド部材４０４は、前記第六導体パターン１０１ｐｘを遮ることができ、そして、前記第一シールド部材４０４が固定電位を持つため、前記第六導体パターン１０１ｐｘとその付近にある他の導電パターンとの間のカップリング作用がより好適に低減されて、表示基板の動作性能をより安定させる。
図１１、図１２及び図１３に示すように、いくつかの実施例において、前記サブ画素駆動回路は、前記第一シールド部材４０４に結合された第二シールド部材３０１を更に含み、前記第二シールド部材３０１の前記ベース５０上での正投影は、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影と少なくとも部分的に重なる。
具体的に、上記のように、前記第二シールド部材３０１の前記ベース５０上での正投影と、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影とが、少なくとも部分的に重なるように設けることによって、前記第二シールド部材３０１は、前記第六導体パターン１０１ｐｘを遮ることができ、そして、前記第二シールド部材３０１と前記第一シールド部材４０４とが結合されることで前記第二シールド部材３０１が固定電位を持つため、前記第六導体パターン１０１ｐｘとその付近にある他の導電パターンとの間のカップリング作用がより好適に低減されて、表示基板の動作性能をより安定させる。
従って、上記実施例による表示基板において、前記第一シールド部材４０４及び前記第二シールド部材３０１が、何れも固定電位を持つため、第一トランジスタＴ１とターゲットデータ線パターン（例えば、ＤＡＴＡ２）との間に寄生コンデンサーが形成されることをより好適に防止又は低減され、垂直クロストークの欠陥が効果的に防止又は低減される。
更に、前記第二シールド部材３０１の前記ベース５０上での正投影によって、前記第六導体パターンの前記ベース５０上での正投影の全体が覆われるように設けてもよい。
具体的に、前記第二シールド部材３０１の前記ベース５０上での正投影によって、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影の全体が覆われるように設けることで、前記第二シールド部材３０１は、前記第六導体パターン１０１ｐｘを完全に遮ることができるため、前記第六導体パターン１０１ｐｘとその付近にある他の導電パターンとの間のカップリング作用が最大限に低減され、表示基板の動作安定性がより好適に向上される。
いくつかの実施例において、前記第二シールド部材３０１は、前記第一シールド部材４０４と異なる層に設けられ、前記第二シールド部材３０１の前記ベース５０上での正投影と、前記第一シールド部材４０４の前記ベース５０上での正投影とには、第二重なり領域があり、前記第二シールド部材３０１と前記第一シールド部材４０４とは、前記第二重なり領域に設けられた第二スローホールを介して結合される。
具体的に、前記第二シールド部材３０１は、前記第一シールド部材４０４と同じ層に設けられてもよいし、異なる層に設けられてもよく、前記第二シールド部材３０１と前記第一シールド部材４０４とが異なる層に設けられた場合、前記第二シールド部材３０１の前記ベース５０上での正投影と、前記第一シールド部材４０４の前記ベース５０上での正投影とに、第二重なり領域があるように設けてもよく、そうすれば、前記第二重なり領域に第二スローホールを設けることで、前記第二シールド部材３０１と前記第一シールド部材４０４との間の前記第二スローホールを介した結合を実現できる。
いくつかの実施例において、前記第二シールド部材３０１と前記初期化信号線パターンとが同じ材料で設けられるように設けてもよい。
いくつかの実施例において、前記表示基板は、第二層間絶縁層を更に含み、前記第二シールド部材３０１及び前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）は、何れも前記第二層間絶縁層の前記ベースとは反対側の表面に位置するように設けてもよい。
具体的に、上記のように、前記第二シールド部材３０１と前記初期化信号線パターンとが同じ材料で設けられ、前記第二シールド部材３０１及び前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）が、何れも前記第二層間絶縁層の前記ベースとは反対側の表面に位置するように設けることによって、前記第二シールド部材３０１と前記初期化信号線パターンとは、同一パターン構成グプロセスで同時に形成でき、前記第二シールド部材３０１の製作専用の製作プロセスを別途に追加することが回避されるため、表示基板の製作フローが好適に簡素化され、生産コストが節約される。
図３に示すように、いくつかの実施例において、前記サブ画素は、電源信号線パターンＶＤＤを更に含み、前記電源信号線パターンＶＤＤは、前記第一方向に伸びる部分を含み、前記サブ画素駆動回路は、蓄積コンデンサーＣｓｔを更に含み、前記蓄積コンデンサーＣｓｔの第一極板Ｃｓｔ１が前記駆動トランジスタのゲートとして兼用され、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２が前記電源信号線パターンＶＤＤに結合され、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２が、前記第二層間絶縁層の前記ベースとは反対側の表面に位置する。
具体的に、前記サブ画素駆動回路に含まれる蓄積コンデンサーＣｓｔは、第一極板Ｃｓｔ１及び第二極板Ｃｓｔ２を有し、前記第一極板Ｃｓｔ１と前記第二極板Ｃｓｔ２とが対向するように設けられ、且つ前記第一極板Ｃｓｔ１が前記駆動トランジスタのゲートに結合され、前記第二極板Ｃｓｔ２が前記電源信号線パターンＶＤＤに結合される。当該蓄積コンデンサーＣｓｔのレイアウト時に、前記第一極板Ｃｓｔ１をそのまま前記駆動トランジスタのゲートとして兼用することが可能であるため、蓄積コンデンサーＣｓｔと駆動トランジスタのゲートとの結合の実現が保証されるとともに、サブ画素駆動回路に占められる空間が縮小され、表示基板の解像度の向上により寄与する。また、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２が、前記第二層間絶縁層の前記ベースとは反対側の表面に位置するように設けることによって、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２と、前記第二シールド部材３０１及び前記初期化信号線パターンとは、同一パターン構成グプロセスで同時に形成でき、表示基板の製作フローが好適に簡素化され、生産コストが節約される。
図１４に示すように、いくつかの実施例において、前記サブ画素は、前記第一方向と交差する第二方向に伸びるリセット信号線パターン（例えば、図３におけるＲＳＴ１）を更に含み、前記サブ画素駆動回路は、
第一導電接続部４０５であって、その前記ベース５０上での正投影によって、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影の少なくとも一部が覆われる第一導電接続部４０５と、
第一極（例えば、ソースＳ２）が前記第一導電接続部４０５を介して前記初期化信号線パターン（例えば、ＶＩＮＴ１）に結合され、第二極（例えば、ドレーンＤ２）が前記駆動トランジスタのゲートに結合され、ゲート２０２ｇが前記リセット信号線パターン（例えば、ＲＳＴ１）に結合される第二トランジスタＴ２と
を更に含む。
具体的に、前記第一導電接続部４０５は、金属材料を用いて製作可能であり、データ線パターンと同一パターン構成グプロセスで形成可能である。
上記のように、前記第一導電接続部４０５の前記ベース５０上での正投影によって、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影の少なくとも一部が覆われるように設けることで、前記第一導電接続部４０５は、前記第六導体パターン１０１ｐｘを遮ることができ、そして、前記第一導電接続部４０５と前記初期化信号線パターンとが結合されることで前記第一導電接続部４０５が固定電位を持つため、前記第六導体パターン１０１ｐｘとその付近にある他の導電パターンとの間のカップリング作用がより好適に低減されて、表示基板の動作性能をより安定させる。
図３に示すように、いくつかの実施例において、前記サブ画素は、ゲート線パターンＧＡＴＥ、発光制御信号線パターンＥＭ、リセット信号線パターン（例えば、図３におけるＲＳＴ１）及び電源信号線パターンＶＤＤを更に含み、前記ゲート線パターンＧＡＴＥ、前記発光制御信号線パターンＥＭ及び前記リセット信号線パターンは、何れも前記第二方向に伸び、前記電源信号線パターンＶＤＤは、前記第一方向に伸びる部分を含み、
前記サブ画素駆動回路は、第二トランジスタＴ２、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６及び第七トランジスタＴ７を更に含み、
前記駆動トランジスタのゲート（例えば、第三トランジスタＴ３のゲート２０３ｇ）が前記第一トランジスタＴ１の第二極に結合され、前記駆動トランジスタの第一極が前記第五トランジスタＴ５の第二極に結合され、前記駆動トランジスタの第二極が前記第一トランジスタＴ１の第一極に結合され、
前記第一トランジスタＴ１のゲート２０１ｇが前記ゲート線パターンＧＡＴＥに結合され、
前記第二トランジスタＴ２のゲート２０２ｇが前記リセット信号線パターンに結合され、前記第二トランジスタＴ２の第一極が前記初期化信号線パターンに結合され、前記第二トランジスタＴ２の第二極が前記駆動トランジスタのゲートに結合され、
前記第四トランジスタＴ４のゲート２０４ｇが前記ゲート線パターンＧＡＴＥに結合され、前記第四トランジスタＴ４の第一極が前記データ線パターン（例えば、図３におけるＤＡＴＡ１）に結合され、前記第四トランジスタＴ４の第二極が前記駆動トランジスタの第一極に結合され、
前記第五トランジスタＴ５のゲート２０５ｇが前記発光制御信号線パターンＥＭに結合され、前記第五トランジスタＴ５の第一極が前記電源信号線パターンＶＤＤに結合され、
前記第六トランジスタＴ６のゲート２０６ｇが前記発光制御信号線パターンＥＭに結合され、前記第六トランジスタＴ６の第一極が前記駆動トランジスタの第二極に結合され、前記第六トランジスタＴ６の第二極が前記サブ画素内の発光素子に結合され、
前記第七トランジスタＴ７のゲート２０７ｇが、前記第一方向において隣接する次のサブ画素に含まれるリセット信号線パターン（例えば、ＲＳＴ２）に結合され、前記第七トランジスタＴ７の第一極が、当該次のサブ画素に含まれる初期化信号線パターン（例えば、ＶＩＮＴ２）に結合され、前記第七トランジスタＴ７の第二極が前記サブ画素内の発光素子に結合される。
具体的に、上記表示基板において、それに含まれる複数のサブ画素がアレイをなすように配列されてもよく、前記複数のサブ画素は、複数行のサブ画素及び複数列のサブ画素に分けられ、各行のサブ画素は、何れも、第二方向に並ぶ複数のサブ画素を含み、各列のサブ画素は、何れも、第一方向に並ぶ複数のサブ画素を含み、前記第一方向と前記第二方向とが交差するようにされてもよい。
説明すべきなのは、前記第一方向において隣接する上記次のサブ画素とは、当該第七トランジスタＴ７と同じ列に位置し、且つ隣接する次のサブ画素である。
前記サブ画素及びそれに含まれるサブ画素駆動回路を上記構造になるように設ければ、サブ画素駆動回路の動作性能が保証されるという前提の下で、前記サブ画素駆動回路に占められるレイアウト空間を効果的に低減することができ、表示基板の解像度の向上に寄与する。
説明すべきなのは、前記サブ画素駆動回路に含まれる各トランジスタのゲートと、それに結合される機能パターンとは、一体構造として形成されてもよく、例示的に、第一トランジスタのゲート及び第四トランジスタのゲートは、何れも、対応して結合されるゲート線パターンと一体構造になり、第五トランジスタのゲート及び第六トランジスタのゲートは、何れも、対応して結合される発光制御信号線パターンと一体構造になり、第二トランジスタのゲート及び第七トランジスタのゲートは、対応して結合されるリセット信号線パターンと一体構造になる。
また、前記第一トランジスタＴ１は、前記駆動トランジスタ（例えば、第三トランジスタＴ３）に対して閾値補償を行うためのものであり、前記第二トランジスタＴ２は、前記駆動トランジスタのゲートをリセットするためのものであり、前記第四トランジスタＴ４は、前記データ線パターンによって伝送されたデータ信号を書き込むためのものであり、前記第五トランジスタＴ５は、電源信号線パターンによって伝送された電源信号を前記駆動トランジスタの第一極に書き込むためのものであり、前記第六トランジスタＴ６は、対応する発光素子が発光するかどうかを制御するためのものであり、前記第七トランジスタＴ７は、前記発光素子のアノードをリセットするためのものである。
いくつかの実施例において、前記サブ画素は、ゲート線パターンＧＡＴＥ、発光制御信号線パターンＥＭ、リセット信号線パターンＲＳＴ及び電源信号線パターンＶＤＤを更に含み、前記ゲート線パターンＧＡＴＥ、前記発光制御信号線パターンＥＭ及び前記リセット信号線パターンＲＳＴは、何れも前記第二方向に伸び、前記電源信号線パターンＶＤＤは、前記第一方向に伸びる部分を含み、前記第一シールド部材４０４の前記ベース５０上での正投影は、前記ゲート線パターンＧＡＴＥの前記ベース５０上での正投影、及び前記発光制御信号線パターンＥＭの前記ベース５０上での正投影と、それぞれ部分的にオーバーラップしている。
具体的に、前記第一シールド部材４０４を上記方式に従ってレイアウトすることによって、前記第一シールド部材４０４は、前記第一トランジスタＴ１、前記駆動トランジスタの両方を前記ターゲットデータ線パターン（例えば、ＤＡＴＡ２）から分離することができるため、前記ターゲットデータ線パターンにおけるデータ信号の変化による前記第一トランジスタＴ１及び前記駆動トランジスタへのクロストークの低減により寄与する。
いくつかの実施例において、前記第七トランジスタＴ７の第二極と、前記サブ画素内の発光素子との結合方式は様々であり、例示的に、前記発光素子のアノードの前記ベース上での正投影と、前記第七トランジスタＴ７の第二極の前記ベース上での正投影とはオーバーラップしており、前記発光素子のアノードは、当該オーバーラップ箇所に設けられたスローホールを介して前記第七トランジスタＴ７の第二極に結合可能であるか、或いは、前記発光素子のアノードの前記ベース上での正投影と、前記第七トランジスタＴ７の第二極の前記ベース上での正投影とは、オーバーラップしておらず、前記サブ画素駆動回路は、第二導電接続部４０６及び第三導電接続部４０７を更に含み、前記発光素子のアノードの前記ベース上での正投影と、前記第三導電接続部４０７の第一端の前記ベース上での正投影とは、オーバーラップしており、前記発光素子のアノードは、当該オーバーラップ箇所におけるスローホールを介して前記第三導電接続部４０７の第一端に結合され、第三導電接続部４０７の第二端と第二導電接続部４０６の第一端とはオーバーラップしており、当該オーバーラップ箇所におけるスローホールを介して、第三導電接続部４０７の第二端と第二導電接続部４０６の第一端との結合が実現され、前記第七トランジスタＴ７の第二極の前記ベース上での正投影と、前記第二導電接続部４０６の第二端の前記ベース上での正投影とは、オーバーラップしており、前記第七トランジスタＴ７の第二極は、当該オーバーラップ箇所におけるスローホールを介して前記第二導電接続部４０６の第二端に結合され、以上より、前記発光素子のアノードが前記第二導電接続部４０６及び第三導電接続部４０７を介して前記第七トランジスタＴ７の第二極に結合可能であることは、実現される。
前記発光素子のアノードが前記第二導電接続部４０６及び第三導電接続部４０７を介して前記第七トランジスタＴ７の第二極に結合されるように設ける場合、前記第二導電接続部４０６は、前記第一方向に伸びる部分を含んでもよく、前記発光素子のアノードは、それに対応するサブ画素内の発光制御信号線パターンの上側に位置してもよく、前記第七トランジスタＴ７の第二極は、それに対応するサブ画素内の発光制御信号線パターンの下側に位置してもよい。
図１５に示すように、図示されている３色のサブ画素を例として、当該３色のサブ画素の構造を説明する。
第一色のサブ画素内の発光素子は、ベースから離れる方向に沿って順次に積層して設けられた第一アノード６０１、第一有機発光材料層及び第一カソードを含み、第一アノード６０１の前記ベース上での正投影と、対応する前記第七トランジスタＴ７の第二極の前記ベース上での正投影とは、部分的にオーバーラップしており、前記第一アノード６０１は、当該オーバーラップ箇所におけるスローホールを介して、対応する前記第七トランジスタＴ７の第二極に結合される。
第二色のサブ画素内の発光素子は、ベースから離れる方向に沿って順次に積層して設けられた第二アノード６０２、第二有機発光材料層及び第二カソードを含み、第二アノード６０２の前記ベース上での正投影と、対応する前記第七トランジスタＴ７の第二極の前記ベース上での正投影とは、オーバーラップしておらず、前記第二色のサブ画素内のサブ画素駆動回路は、第二導電接続部４０６及び第三導電接続部４０７を更に含み、前記第二アノード６０２は、第二導電接続部４０６及び第三導電接続部４０７を介して、対応する前記第七トランジスタＴ７の第二極に結合される。
第三色のサブ画素内の発光素子は、ベースから離れる方向に沿って順次に積層して設けられた第三アノード６０３、第三有機発光材料層及び第三カソードを含み、第三アノード６０３の前記ベース上での正投影と、対応する前記第七トランジスタＴ７の第二極の前記ベース上での正投影とは、部分的にオーバーラップしており、前記第三アノード６０３は、当該オーバーラップ箇所におけるスローホールを介して、対応する前記第七トランジスタＴ７の第二極に結合される。
例えば、図１５に示すように、各色のサブ画素の有機発光素子のアノードは、何れも本体電極及び接続電極を含み、且つ本体電極の形状は、何れも六角形である。
図１５に示すように、第一色のサブ画素の第一アノード６０１は、第一本体電極６０１１及び第一接続電極６０１２を含み、第一本体電極６０１１と第一接続電極６０１２とは、一体構造とされ、且つ第一接続電極６０１２は、接続孔を介して、第一色のサブ画素の第七トランジスタＴ７の第二極に繋げられるようにしてもよい。第二色のサブ画素の第二アノード６０２は、第二本体電極６０２１及び第二接続電極６０２２を含み、第二本体電極６０２１と第二接続電極６０２２とは、一体構造とされ、且つ第二接続電極６０２２は、第二導電接続部４０６及び第三導電接続部４０７を介して、第二色のサブ画素の第七トランジスタＴ７の第二極に繋げられるようにしてもよい。第三色のサブ画素の第三アノード６０３は、第三本体電極６０３１及び第三接続電極６０３２を含み、第三本体電極６０３１と第三接続電極６０３２とは、一体構造とされ、且つ第三接続電極６０３２は、接続孔を介して、第三色のサブ画素の第七トランジスタＴ７の第二極に繋げられるようにしてもよい。
例えば、第一色のサブ画素の第一接続電極６０１２は、Ｘ方向において、第一本体電極６０１１の中心に対して当該サブ画素の画素回路のデータ線パターンから遠い側に位置し、且つＹ方向において、第一本体電極６０１１の中心に対して当該サブ画素の画素回路の発光制御信号線から遠い側に位置している。例えば、第一色のサブ画素の第一接続電極６０１２と第一本体電極６０１１とは、Ｙ方向に配列され、第一接続電極６０１２は、第一本体電極６０１１の右下隅に位置している。例えば、第二色のサブ画素の第二接続電極６０２２は、Ｘ方向において、第二本体電極６０２１の中心に対して当該サブ画素の画素回路のデータ線から遠い側に位置し、且つＹ方向において、第二本体電極６０２１の中心に対して当該サブ画素の画素回路の発光制御信号線に近い側に位置している。例えば、第二色のサブ画素の第二接続電極６０２２と第二本体電極６０２１とは、Ｙ方向に配列され、第二接続電極６０２２は、第一本体電極１２３１の右下隅に位置している。例えば、第三色のサブ画素の第三接続電極６０３２と第三本体電極６０３１とは、Ｘ方向に配列され、第三接続電極６０３２は、第三本体電極６０３１の右側、即ち当該サブ画素の画素回路の、シールド線に近い側に近づく。
図１５に示すように、第一色のサブ画素の第一アノード６０１の第一本体電極６０１１は、第一色のサブ画素の駆動トランジスタを覆っており、第二色のサブ画素の第二アノード６０２の第二本体電極６０２１と、第二色のサブ画素の駆動トランジスタとは、ほぼオーバーラップしていないか、或いは部分的にオーバーラップしており、第三色のサブ画素の第三アノード６０３の第三本体電極６０３１と、第三色のサブ画素の駆動トランジスタとは、オーバーラップしていない。
図１５に示すように、第一色のサブ画素６０１（例えば青のサブ画素）の第一本体電極６０１１と、ゲート線パターン及び発光制御信号線パターンとは、オーバーラップしており、第二色のサブ画素（例えば赤のサブ画素）の第二本体電極６０２１と、ゲート線パターン及びリセット信号線パターンとは、オーバーラップしており、第三色のサブ画素（例えば緑のサブ画素）の第三本体電極６０３１と、発光制御信号線パターン、次行のサブ画素駆動回路のリセット信号線パターン、及び次行のサブ画素駆動回路の初期化信号線パターンとは、オーバーラップしている。例えば第三色のサブ画素（例えば緑のサブ画素）の第三本体電極６０３１と、次行であって、それに隣接する第一色のサブ画素（例えば青のサブ画素）の画素駆動回路領域とは、オーバーラップしている。
例えば、第一色のサブ画素６０１の第一本体電極６０１１と、隣接する第三色のサブ画素の駆動トランジスタの部分とは、オーバーラップしており、且つ第一色のサブ画素６０１の第一本体電極６０１１は、そのサブ画素駆動回路内のデータ線パターン、第一シールド部材４０４及び隣接する第二色のサブ画素のサブ画素駆動回路内のデータ線パターンの何れとも、オーバーラップしている。第二色のサブ画素の第二本体電極６０２１は、そのサブ画素駆動回路内のデータ線パターンとオーバーラップしない一方で、そのサブ画素駆動回路内の電源信号線パターン、並びに隣接する第三色のサブ画素のサブ画素駆動回路内の電源信号線パターン及びデータ線パターンの何れともオーバーラップしている。第三色のサブ画素の第三本体電極６０３１は、そのサブ画素駆動回路内のデータ線パターン及び電源信号線パターンの何れともオーバーラップするとともに、隣接する第二色のサブ画素のサブ画素駆動回路内の電源信号線パターンとオーバーラップしている。
例えば、図１５に示すように、第一色のサブ画素６０１の第一本体電極６０１１は、その次行のリセット信号線パターンに近い側に、それと接続される第一接続電極６０１２が設けられており、第二色のサブ画素の第二本体電極６０２１は、その次行のリセット信号線パターンに近い側に、それと接続される第二接続電極６０２２が設けられており、第三色のサブ画素の第三本体電極６０３１は、その第七トランジスタＴ７に近い側に、それと接続される第三接続電極６０３２が設けられている。
例えば、図１５に示すように、第一色のサブ画素６０１の第一接続電極６０１２は、そのサブ画素駆動回路内の第七トランジスタＴ７の第二極とオーバーラップしている。第二色のサブ画素の第二接続電極６０２２は、そのサブ画素駆動回路内の第七トランジスタＴ７の第二極とオーバーラップしない一方で、第二色のサブ画素の第七トランジスタＴ７の第二極は、第三色のサブ画素の第三本体電極６０３１とオーバーラップしている。第三色のサブ画素の第三接続電極６０３２は、そのサブ画素駆動回路内の第七トランジスタＴ７の第二極とオーバーラップしている。
本開示の実施例は、上記実施例による表示基板を含む表示装置を更に提供している。
上記実施例による表示基板において、第一シールド部材４０４を設けることで、ターゲットデータ線パターンで伝送される信号の変化による第一トランジスタＴ１の性能への影響を低減し、更に、駆動トランジスタのゲート（即ち２０３ｇ）及びターゲットデータ線パターンとの間のカップリングの影響を低減し、垂直クロストークの問題を軽減することができるため、表示基板は、表示に用いられるときに、より良好な表示効果が得られる。また、上記実施例による表示基板において、前記第一シールド部材４０４と前記初期化信号線パターンとを結合することで、第一シールド部材４０４に固定電位を持たせているだけではなく、初期化信号線パターンの電圧の強化も実現しており、初期化信号線パターンで伝送される初期化信号の電圧をより安定させるため、サブ画素駆動回路の動作性能に更に寄与する。
従って、本開示の実施例による表示装置は、上記表示基板を含む場合、同様に上記の有益な効果を奏するが、ここで繰り返して述べない。
説明すべきなのは、前記表示装置は、テレビ、ディスプレイ、デジタルフォトフレーム、携帯電話、タブレットＰＣ等、表示機能を持つ如何なる製品又は部材であってもよい。
本開示の実施例は、上記実施例による表示基板を製作するための製作方法であって、前記製作方法は、
ベース５０上に、アレイ配列された複数のサブ画素を製作することを包含し、前記サブ画素は、
第一方向に伸びるデータ線パターン（例えば、図３におけるＤＡＴＡ１）と、
前記第一方向と交差する第二方向に伸びる部分を含み、固定電位を持つ初期化信号を伝送するための初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）と、
駆動トランジスタ（例えば、図３におけるＴ３）と、前記駆動トランジスタのゲートに結合された第一トランジスタＴ１と、前記初期化信号線パターンに結合された第一シールド部材４０４とを含むサブ画素駆動回路であって、前記第一シールド部材４０４の前記ベース５０上での正投影は、前記第一トランジスタＴ１の前記ベース５０上での正投影と、ターゲットデータ線パターン（例えば、図３におけるＤＡＴＡ２）の前記ベース５０上での正投影との間に位置し、前記第二方向において当該サブ画素に隣接する次のサブ画素には、前記ターゲットデータ線パターンが含まれるサブ画素駆動回路を含む、表示基板の製作方法を更に提供している。
本開示の実施例による製作方法を用いて上記表示基板を製作した場合、前記サブ画素駆動回路内に、前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）に結合された第一シールド部材４０４を設け、第一シールド部材４０４に、前記初期化信号と同じ固定電位を持たせるとともに、前記第一シールド部材４０４の前記ベース５０上での正投影が、前記第一トランジスタＴ１の前記ベース５０上での正投影と、ターゲットデータ線パターン（例えば、図３におけるＤＡＴＡ２）の前記ベース５０上での正投影との間に位置するように設けることによって、第一シールド部材４０４は、ターゲットデータ線パターンで伝送される信号の変化による第一トランジスタＴ１の性能への影響を低減し、更に、駆動トランジスタのゲート（即ち２０３ｇ）及びターゲットデータ線パターンとの間のカップリングの影響を低減し、垂直クロストークの問題を軽減することができるため、表示基板は、表示に用いられるときに、より良好な表示効果が得られる。
また、本開示の実施例による製作方法を用いて上記表示基板を製作した場合、前記第一シールド部材４０４と前記初期化信号線パターンとを結合することで、第一シールド部材４０４に固定電位を持たせているだけではなく、初期化信号線パターンの電圧の強化も実現しており、初期化信号線パターンで伝送される初期化信号の電圧をより安定させるため、サブ画素駆動回路の動作性能に更に寄与する。
図１６に示すように、本開示の実施例は、ベース５０、及び前記ベース５０上にアレイ配列された複数のサブ画素を含む表示基板であって、前記サブ画素は、
第一方向に伸びるデータ線パターン（例えば、ＤＡＴＡ１）と、
前記第一方向に伸びる部分を含む電源信号線パターンＶＤＤと、
２つのスイッチトランジスタ（例えば、第四トランジスタＴ４及び第五トランジスタＴ５）と、駆動トランジスタ（例えば、第三トランジスタＴ３）と、蓄積コンデンサーＣｓｔとを含むサブ画素駆動回路であって、前記蓄積コンデンサーＣｓｔの第一極板Ｃｓｔ１が前記駆動トランジスタのゲート（例えば、第三トランジスタＴ３のゲート２０３ｇ）に結合され、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２が前記電源信号線パターンＶＤＤに結合され、前記２つのスイッチトランジスタの第二極（例えば、第四トランジスタＴ４のドレーンＤ４及び第五トランジスタＴ５のドレーンＤ５）が、何れも前記駆動トランジスタの第一極（例えば、第三トランジスタＴ３のソースＳ３）に結合され、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタの第二極の前記ベース５０上での正投影は、前記電源信号線パターンＶＤＤの前記ベース５０上での正投影と少なくとも部分的に重なるとともに、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影と少なくとも部分的に重なるサブ画素駆動回路とを含む、表示基板を更に提供している。
具体的に、上記表示基板は、一般的に、アレイ配列された複数のサブ画素を含み、各サブ画素は何れも、第一方向に伸びるデータ線パターン（例えば、ＤＡＴＡ１）と、少なくとも一部が第一方向に伸びる電源信号線パターンＶＤＤとを含み、例示的に、前記第一方向にＹ方向が含まれ、前記第二方向にＸ方向が含まれる。
留意されたいのは、前記電源信号線パターンＶＤＤの具体構造は様々であり、例示的に、前記電源信号線パターンＶＤＤは網目状構造であり、網目状構造の電源信号線パターンＶＤＤには、前記第一方向に伸びる部分が含まれる。
各々のサブ画素は、サブ画素駆動回路、及び前記サブ画素駆動回路と一対一で対応する発光素子を更に含み、発光素子は、積層して設けられたアノード、有機発光材料層及びカソードを含み、そのアノードが、対応するサブ画素駆動回路に結合され、サブ画素駆動回路によって供給された駆動信号の駆動の下で、発光素子の発光が実現される。
より具体的に、図１６に示すように、サブ画素駆動回路が上記の７Ｔ１Ｃを含む場合を例とすると、第三トランジスタＴ３（即ち前記駆動トランジスタ）のゲート２０３ｇが前記蓄積コンデンサーＣｓｔの第一極板Ｃｓｔ１として兼用され、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２は、前記第一極板Ｃｓｔ１の前記ベースとは反対側に位置し、前記第一極板Ｃｓｔ１の前記ベース上での正投影は、前記第二極板Ｃｓｔ２の前記ベース上での正投影と少なくとも部分的に重なるとともに、前記第二極板Ｃｓｔ２の前記ベース上での正投影は、前記第四トランジスタＴ４及び第五トランジスタＴ５のうち、少なくとも１つのスイッチトランジスタの第二極の前記ベース５０上での正投影、及び前記電源信号線パターンＶＤＤの前記ベース５０上での正投影の何れとも、少なくとも部分的に重なる。
上記表示基板の具体的な構造から分かるように、本開示の実施例による表示基板において、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２と前記電源信号線パターンＶＤＤとが結合されるように設けることによって、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２に、前記電源信号線パターンＶＤＤで伝送される電源信号と同じ固定電位を持たせている一方で、前記２つのスイッチトランジスタの第二極が、何れも前記駆動トランジスタの第一極に結合され、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタの第二極の前記ベース５０上での正投影が、前記電源信号線パターンＶＤＤの前記ベース５０上での正投影と少なくとも部分的に重なるとともに、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影と少なくとも部分的に重なるように設けることによって、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２及び前記電源信号線パターンＶＤＤの何れも、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタの第二極を遮蔽することができるため、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタ周辺にある他の導電パターン（例えば、信号線パターン）における信号に起因して、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタの第二極に発生するクロストーク現象が低減され、更に、同信号に起因して、前記駆動トランジスタの第一極に発生するクロストーク現象が低減される。
図１６に示すように、いくつかの実施例において、前記２つのスイッチトランジスタ（例えば、第四トランジスタＴ４及び第五トランジスタＴ５）の第二極と、前記駆動トランジスタ（例えば、第三トランジスタＴ３）の第一極とは、一体構造であり、当該一体構造は、前記第一方向に伸びる第一導電部１０８を含み、当該第一導電部１０８の前記ベース上での正投影と、前記電源信号線パターンＶＤＤの前記ベース上での正投影、及び前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影とには、第一オーバーラップ領域があり、前記第一オーバーラップ領域は、前記データ線パターン（例えば、ＤＡＴＡ１）の前記ベース５０上での正投影とオーバーラップしない。
具体的に、前記２つのスイッチトランジスタの第二極と、前記駆動トランジスタの第一極とを一体構造として形成することで、前記２つのスイッチトランジスタの第二極と、前記駆動トランジスタの第一極とは、１回のパターン構成グプロセスで形成できる。
上記実施例による表示基板において、前記一体構造が、前記第一方向に伸びる第一導電部１０８を含み、前記データ線パターンの前記ベース上での正投影が、前記第一導電部１０８の前記ベース上での正投影における、前記駆動トランジスタの前記ベース上での正投影から遠い側に位置し、並びに、前記第一導電部１０８の前記ベース上での正投影と、前記電源信号線パターンＶＤＤの前記ベース上での正投影、及び前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影とに、第一オーバーラップ領域があるように設けることによって、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２及び前記電源信号線パターンＶＤＤの何れも、前記第一導電部１０８を遮蔽することができ、前記データ線パターン上伝送の信号に起因して、第一導電部１０８に発生するクロストークが低減され、更に、同信号による前記駆動トランジスタの第一極に発生するクロストーク現象が低減される。
図１６に示すように、いくつかの実施例において、前記駆動トランジスタの第一極の前記ベース５０上での正投影は、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２の前記ベース上での正投影の内部に位置するように設けてもよい。
上記の設け方によれば、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２は、前記駆動トランジスタの第一極を完全に覆うことができるため、前記データ線パターンで伝送される信号に起因して、前記駆動トランジスタの第一極に発生するクロストーク現象がより効果的に低減される。
図１６及び図１７に示すように、いくつかの実施例において、前記サブ画素は、前記第一方向と交差する第二方向にそれぞれ伸びるゲート線パターンＧＡＴＥ及び発光制御信号線パターンＥＭを更に含み、
前記サブ画素駆動回路は、第一トランジスタＴ１及び第六トランジスタＴ６を更に含み、前記２つのスイッチトランジスタは、第四トランジスタＴ４及び第五トランジスタＴ５を含み、
前記第四トランジスタＴ４のゲート２０４ｇが前記ゲート線パターンＧＡＴＥに結合され、前記第四トランジスタＴ４の第一極が前記データ線パターン（例えば、ＤＡＴＡ１）に結合され、前記第四トランジスタＴ４の第二極が前記第五トランジスタＴ５の第二極に結合され、前記第五トランジスタＴ５のゲート２０５ｇが前記発光制御信号線パターンＥＭに結合され、前記第五トランジスタＴ５の第一極が前記電源信号線パターンＶＤＤに結合され、
前記第一トランジスタＴ１のゲート２０１ｇが前記ゲート線パターンＧＡＴＥに結合され、前記第一トランジスタＴ１の第二極が前記駆動トランジスタのゲートに結合され、前記第一トランジスタＴ１の第一極と、前記第六トランジスタＴ６の第一極と、前記駆動トランジスタの第二極とが、一体構造として形成され、当該一体構造は、前記第一方向に伸びる第二導電部１０９を含み、前記第六トランジスタＴ６のゲート２０６ｇが前記発光制御信号線パターンＥＭに結合され、前記第六トランジスタＴ６の第二極が前記サブ画素内の発光素子に結合され、
前記駆動トランジスタのチャンネル領域（例えば、図１８における１０３ｐｇ）の前記ベース上での正投影は、前記第一導電部１０８の前記ベース５０上での正投影と、前記第二導電部１０９の前記ベース５０上での正投影との間に位置し、且つ前記第二方向において、前記駆動トランジスタのチャンネル領域の前記ベース上での正投影と、前記第一導電部１０８の前記ベース上での正投影との間の最小距離は、前記チャンネル領域の前記ベース５０上での正投影と、前記第二導電部１０９の前記ベース上での正投影との間の最小距離よりも小さい。
具体的に、上記表示基板において、それに含まれる複数のサブ画素がアレイをなすように配列されてもよく、前記複数のサブ画素は、複数行のサブ画素及び複数列のサブ画素に分けられ、各行のサブ画素は、何れも、第二方向に並ぶ複数のサブ画素を含み、各列のサブ画素は、何れも、第一方向に並ぶ複数のサブ画素を含み、前記第一方向と前記第二方向とが交差するようにされてもよい。各列のサブ画素に含まれるサブ画素駆動回路は、何れも、当該列のサブ画素に含まれるデータ線パターンと、当該列のサブ画素に隣接する次列のサブ画素に含まれるデータ線パターンとの間に位置している。
説明すべきなのは、上記の前記第二方向において、前記駆動トランジスタのチャンネル領域の前記ベース上での正投影と、前記第一導電部１０８の前記ベース上での正投影との間の最小距離とは、前記第二方向において、前記駆動トランジスタのチャンネル領域の前記ベース上での正投影における、前記第一導電部１０８の前記ベース上での正投影に最も近い境界と、前記第一導電部１０８の前記ベース上での正投影との間の距離を意味し、上記の前記第二方向において、前記チャンネル領域の前記ベース５０上での正投影と、前記第二導電部１０９の前記ベース上での正投影との間の最小距離とは、前記第二方向において、前記駆動トランジスタのチャンネル領域の前記ベース上での正投影における、前記第二導電部１０９の前記ベース上での正投影に最も近い境界と、前記第二導電部１０９の前記ベース上での正投影との間の距離を意味する。
より具体的に、各サブ画素に含まれるサブ画素駆動回路は、何れも、隣接する２つのデータ線パターン（例えば、ＤＡＴＡ１及びＤＡＴＡ２）の間に位置しており、当該２つのデータ線パターンで伝送されるデータが何れも変化するものであるため、該データが変化すると、例えば図２５に示すように、前記サブ画素駆動回路内の駆動トランジスタのゲートへのクロストークが発生し易くなり、更に、前記駆動トランジスタの動作安定性に影響を与えてしまう。
上記実施例による技術案において、前記第四トランジスタＴ４、前記第五トランジスタＴ５、前記第一トランジスタＴ１及び前記第六トランジスタＴ６を全て前記駆動トランジスタの周辺領域に設け、且つ前記２つのデータ線パターンのうち、一方（例えば、ＤＡＴＡ１）が前記第四トランジスタＴ４、前記第五トランジスタＴ５における前記駆動トランジスタから遠い側に位置するように設け、前記２つのデータ線パターンのうち、他方（例えば、ＤＡＴＡ２）が前記第一トランジスタＴ１及び前記第六トランジスタＴ６における前記駆動トランジスタから遠い側に位置するように設けるとともに、前記駆動トランジスタのチャンネル領域（例えば、図１８における１０３ｐｇ）の前記ベース上での正投影が、前記第一導電部１０８の前記ベース５０上での正投影と、前記第二導電部１０９の前記ベース５０上での正投影との間に位置し、且つ前記駆動トランジスタのチャンネル領域の前記ベース上での正投影と、前記第一導電部１０８の前記ベース上での正投影との間の最小距離が、前記チャンネル領域の前記ベース上での正投影と、前記第二導電部１０９の前記ベース上での正投影との間の最小距離よりも小さくなるように設けることによって、前記駆動トランジスタのチャンネル領域については、ＤＡＴＡ１との適切な距離が保証されるという前提の下で、前記駆動トランジスタのチャンネル領域とＤＡＴＡ２との間の距離が最大限に増やされるため、前記ＤＡＴＡ２による前記駆動トランジスタへのクロストークがより好適に低減される。
しかも、前記駆動トランジスタのチャンネル領域におけるＤＡＴＡ１に近い部分が、前記電源信号線パターンＶＤＤによって覆われ得るため、ＤＡＴＡ１による前記駆動トランジスタのチャンネル領域へのクロストークを効果的に低減でき、その結果、上記実施例による技術案において、前記駆動トランジスタのチャンネル領域とＤＡＴＡとの距離が近くても、クロストークからの影響は小さい。
また、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２が、前記電源信号線パターンＶＤＤで伝送される電源信号と同じ固定電位を有し、且つ前記第一導電部１０８の前記ベース上での正投影と、前記電源信号線パターンＶＤＤの前記ベース上での正投影と、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影とに、第一オーバーラップ領域があるため、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２及び前記電源信号線パターンＶＤＤの何れも、前記第一導電部１０８を遮蔽することができ、ＤＡＴＡ１で伝送される信号に起因して、第一導電部１０８に発生するクロストークが低減され、更に、同信号に起因して、前記駆動トランジスタの第一極及びチャンネル領域に発生するクロストーク現象が低減される。
図１６に示すように、いくつかの実施例において、前記サブ画素は、前記第一方向と交差する第二方向にそれぞれ伸びるゲート線パターンＧＡＴＥ及び発光制御信号線パターンＥＭを更に含み、
前記サブ画素駆動回路は、第一トランジスタＴ１及び第六トランジスタＴ６を更に含み、前記２つのスイッチトランジスタは、第四トランジスタＴ４及び第五トランジスタＴ５を含み、
前記第四トランジスタＴ４のゲート２０４ｇが前記ゲート線パターンＧＡＴＥに結合され、前記第四トランジスタＴ４の第一極が前記データ線パターン（例えば、ＤＡＴＡ１）に結合され、前記第四トランジスタＴ４の第二極が前記第五トランジスタＴ５の第二極に結合され、前記第五トランジスタＴ５のゲート２０５ｇが前記発光制御信号線パターンＥＭに結合され、前記第五トランジスタＴ５の第一極が前記電源信号線パターンＶＤＤに結合され、
前記第一トランジスタＴ１のゲート２０１ｇが前記ゲート線パターンＧＡＴＥに結合され、前記第一トランジスタＴ１の第二極が前記駆動トランジスタのゲートに結合され、前記第一トランジスタＴ１の第一極と、前記第六トランジスタＴ６の第一極と、前記駆動トランジスタの第二極とが、一体構造として形成され、当該一体構造は、前記第一方向に伸びる第二導電部１０９を含み、前記第六トランジスタＴ６のゲート２０６ｇが前記発光制御信号線パターンＥＭに結合され、前記第六トランジスタＴ６の第二極が前記サブ画素内の発光素子に結合され、
前記駆動トランジスタのチャンネル領域（例えば、図１８における１０３ｐｇ）の前記ベース上での正投影は、前記第一導電部１０８の前記ベース上での正投影と、前記第二導電部１０９の前記ベース上での正投影との間に位置しており、前記駆動トランジスタの第一極及び第二極は何れも、前記第二方向に伸びる第一部分を含み、前記第一極の第一部分における、前記第二方向に伸びる長さと、前記第二極の第一部分における、前記第二方向に伸びる長さとは異なる。
具体的に、上記のように、前記駆動トランジスタの第一極及び第二極が何れも、前記第二方向に伸びる第一部分を含み、前記第一極の第一部分における、前記第二方向に伸びる長さと、前記第二極の第一部分における、前記第二方向に伸びる長さとが異なるように設けることは、具体的に、以下の２つのケースを含む。
１つ目のケースとしては、前記第一極の第一部分における、前記第二方向に伸びる長さＨ１を、前記第二極の第一部分における、前記第二方向に伸びる長さＨ２よりも小さくすることであり、こうすれば、前記駆動トランジスタのチャンネル領域（例えば、図１８における１０３ｐｇ）は、その位置するサブ画素に含まれるデータ線パターン（例えば、ＤＡＴＡ１）に近く、且つ第二方向においてその位置するサブ画素に隣接する次のサブ画素に含まれるデータ線パターン（例えば、ＤＡＴＡ２）から遠くなり、前記駆動トランジスタのチャンネル領域については、ＤＡＴＡ１との適切な距離が保証される前提の下で、前記駆動トランジスタのチャンネル領域とＤＡＴＡ２との間の距離が最大限に増やされるため、前記ＤＡＴＡ２による前記駆動トランジスタへのクロストークがより好適に低減される。一方で、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２及び前記電源信号線パターンＶＤＤの何れも、前記第一導電部１０８を遮蔽することができるため、ＤＡＴＡ１で伝送される信号に起因して、第一導電部１０８に発生するクロストークが低減され、更に、同信号に起因して、前記駆動トランジスタの第一極及びチャンネル領域に発生するクロストーク現象が低減される。
２つ目のケースとしては、前記第一極の第一部分における、前記第二方向に伸びる長さを、前記第二極の第一部分における、前記第二方向に伸びる長さよりも大きくすることであり、こうすれば、前記駆動トランジスタのチャンネル領域（例えば、図１８における１０３ｐｇ）は、その位置するサブ画素に含まれるデータ線パターン（例えば、ＤＡＴＡ１）から遠く、且つ第二方向においてその位置するサブ画素に隣接する次のサブ画素に含まれるデータ線パターン（例えば、ＤＡＴＡ２）に近くなり、前記駆動トランジスタのチャンネル領域については、ＤＡＴＡ２との適切な距離が保証されるという前提の下で、前記駆動トランジスタのチャンネル領域とＤＡＴＡ１との間の距離が最大限に増やされるため、前記ＤＡＴＡ１による前記駆動トランジスタへのクロストークがより好適に低減される。しかも、前記表示基板に第一シールド部材が含まれ、且つ当該第一シールド部材がＤＡＴＡ２を第二導電部１０９から完全に阻隔できる場合は、ＤＡＴＡ２で伝送される信号に起因して、第二導電部１０９に発生するクロストークを低減でき、更に、同信号に起因して、前記駆動トランジスタの第二極及びチャンネル領域に発生するクロストーク現象が低減される。
図１６に示すように、いくつかの実施例において、前記サブ画素には、前記第一方向と交差する第二方向に伸びる部分を含み、固定電位を持つ初期化信号を伝送するための初期化信号線パターン（例えば、ＶＩＮＴ１）が更に含まれ、
前記サブ画素駆動回路は、前記駆動トランジスタのゲートに結合された第二トランジスタＴ２を更に含み、前記第二トランジスタＴ２は、
第一半導体パターン、第二半導体パターン、及び、前記第一半導体パターン及び前記第二半導体パターンにそれぞれ結合された第三導体パターンであって、その導電性能が、前記第一半導体パターンの導電性能及び前記第二半導体パターンの導電性能よりも優れる第三導体パターンと、
互いに結合された第一ゲートパターン及び第二ゲートパターンであって、前記第一ゲートパターンの前記ベース上での正投影は、前記第一半導体パターンの前記ベース上での正投影と少なくとも部分的に重なり、前記第二ゲートパターンの前記ベース上での正投影は、前記第二半導体パターンの前記ベース上での正投影と少なくとも部分的に重なる第一ゲートパターン及び第二ゲートパターンとを含み、
前記第三導体パターンの前記ベース上での正投影は、前記第一ゲートパターンの前記ベース上での正投影、及び前記第二ゲートパターンの前記ベース上での正投影の何れとも重ならず、
前記第三導体パターンの前記ベース上での正投影は、前記初期化信号線パターンの前記ベース上での正投影と少なくとも部分的に重なる。
具体的に、図１６に示すように、上記第二トランジスタＴ２は、ダブルゲート構造であり、それに含まれる前記第一半導体パターン及び前記第二半導体パターンは、前記第二トランジスタＴ２のチャンネル領域（図１８における符号１０２ｐｇの位置に対応する）として形成され、それに含まれる前記第三導体パターン１０２ｐｘは、ドーピングされているため、その導電性能が前記第一半導体パターン及び前記第二半導体パターンよりも優れており、前記第二トランジスタＴ２に含まれる第一ゲートパターン及び第二ゲートパターンは、前記第一半導体パターン及び前記第二半導体パターンを一対一で対応するように覆っており、共同で前記第二トランジスタＴ２のゲート２０２ｇとされ得る。
上記構造の第二トランジスタＴ２では、前記第三導体パターン１０２ｐｘは、良好な導電性能を有し、且つゲートパターンによって覆われていないため、その付近にある他の導電パターンとカップリングされてクロストーク現象が発生し易い。上記実施例による技術案において、前記第三導体パターンの前記ベース５０上での正投影と、前記初期化信号線パターンの前記ベース５０上での正投影と少なくとも部分的に重なるように設けることにより、前記初期化信号線パターンは、前記第三導体パターン１０２ｐｘを遮ることができ、そして、前記初期化信号線パターンで伝送されるのが、固定電位を持つ初期化信号であるため、前記第三導体パターン１０２ｐｘとその付近にある他の導電パターンとの間のカップリング作用がより好適に低減されて、表示基板の動作性能をより安定させる。
図１６及び図１８に示すように、いくつかの実施例において、前記サブ画素駆動回路は、前記第一半導体パターンから伸びた第一延伸部を更に含み、前記第一延伸部の導電性能は、前記第一半導体パターンよりも優れており、前記第一延伸部は、第一部分６１、第二部分６２及び第三部分６３を含み、前記第一部分６１及び前記第三部分６３は、何れも前記第一方向に伸び、前記第二部分６２は前記第二方向に伸び、前記第二部分６２の一端が前記第一部分６１に結合され、前記第二部分６２の他端が前記第三部分６３に結合され、前記第三部分６３における前記第二部分６２から遠い端が前記第一トランジスタＴ１に結合される。
具体的に、前記第一延伸部は、前記第一半導体パターンと、１回のパターン構成グプロセスで製作され、前記第一半導体パターンが形成された後、当該第一延伸部の導電性能が前記第一半導体パターンよりも優れるように当該第一延伸部へのドーピングを行ってもよい。
第一シールド部材４０４を追加した後、前記第一延伸部を上記構造になるように設けることで、第二トランジスタＴ２が前記第一延伸部を介して第一トランジスタＴ１及び駆動トランジスタのゲートにそれぞれ結合されるようにした場合、ターゲットデータ線パターンで伝送される信号の変化による第一トランジスタＴ１の性能、及び第二トランジスタＴ２の性能への影響の低減により寄与し、更に、駆動トランジスタのゲート（即ち２０３ｇ）及びターゲットデータ線パターンとの間のカップリングの影響が低減され、垂直クロストークの問題が軽減されるため、表示基板は、表示に用いられるとき、より良好な表示効果が得られる。
いくつかの実施例において、前記第一トランジスタは、
第四半導体パターン、第五半導体パターン、及び、前記第四半導体パターン及び前記第五半導体パターンにそれぞれ結合された第六導体パターンであって、その導電性能が前記第四半導体パターンの導電性能及び前記第五半導体パターンの導電性能よりも優れる第六導体パターンと、
互いに結合された第三ゲートパターン及び第四ゲートパターンであって、前記第三ゲートパターンの前記ベース上での正投影は、前記第四半導体パターンの前記ベース上での正投影と部分的に重なり、前記第四ゲートパターンの前記ベース上での正投影は、前記第五半導体パターンの前記ベース上での正投影と部分的に重なる第三ゲートパターン及び第四ゲートパターンとを含み、
前記第六導体パターンの前記ベース上での正投影は、前記第三ゲートパターンの前記ベース上での正投影、及び前記第四ゲートパターンの前記ベース上での正投影の何れとも重ならない。
具体的に、図１６に示すように、前記第一トランジスタは、ダブルゲート構造であり、それに含まれる前記第四半導体パターン及び前記第五半導体パターンは、前記第一トランジスタのチャンネル領域（図１８における符号１０１ｐｇに対応する）として形成され、それに含まれる前記第六導体パターン１０１ｐｘは、ドーピングされているため、その導電性能が前記第四半導体パターン及び前記第五半導体パターンよりも優れており、前記第一トランジスタに含まれる第三ゲートパターン及び第四ゲートパターンは、前記第四半導体パターン及び前記第五半導体パターンを一対一で対応するように覆っており、共同で前記第一トランジスタＴ１のゲート２０１ｇとされ得る。
図１９に示すように、いくつかの実施例において、前記サブ画素には、前記第一方向と交差する第二方向に伸びる部分を含み、固定電位を持つ初期化信号を伝送するための初期化信号線パターン（例えば、ＶＩＮＴ１）が更に含まれ、
前記サブ画素駆動回路は、前記初期化信号線パターンに結合された第一シールド部材４０４を更に含み、前記第一シールド部材４０４の前記ベース５０上での正投影は、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影と少なくとも部分的に重なる。
上記実施例による技術案において、前記第一シールド部材４０４の前記ベース５０上での正投影と、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影とが、少なくとも部分的に重なるように設けることによって、前記第一シールド部材４０４は、前記第六導体パターン１０１ｐｘを遮ることができ、そして、前記第一シールド部材４０４が固定電位を持つため、前記第六導体パターン１０１ｐｘとその付近にある他の導電パターンとの間のカップリング作用がより好適に低減されて、表示基板の動作性能をより安定させる。
図２０に示すように、いくつかの実施例において、前記サブ画素には、前記第一方向と交差する第二方向に伸びる部分を含み、固定電位を持つ初期化信号を伝送するための初期化信号線パターン（例えば、ＶＩＮＴ１）が更に含まれ、
前記サブ画素駆動回路は、前記初期化信号線パターンに結合された第一シールド部材４０４と、前記第一シールド部材４０４に結合された第二シールド部材３０１とを更に含み、前記第二シールド部材３０１の前記ベース上での正投影は、前記第六導体パターンの前記ベース上での正投影と少なくとも部分的に重なる。
具体的に、上記のように、前記第二シールド部材３０１の前記ベース５０上での正投影と、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影とが、少なくとも部分的に重なるように設けることによって、前記第二シールド部材３０１は、前記第六導体パターン１０１ｐｘを遮ることができ、そして、前記第二シールド部材３０１と前記第一シールド部材４０４とが結合されることで前記第二シールド部材３０１が固定電位を持つため、前記第六導体パターン１０１ｐｘとその付近にある他の導電パターンとの間のカップリング作用がより好適に低減されて、表示基板の動作性能をより安定させる。
従って、上記実施例による表示基板において、前記第一シールド部材４０４及び前記第二シールド部材３０１が、何れも固定電位を持つため、第一トランジスタＴ１とターゲットデータ線パターン（例えば、ＤＡＴＡ２）との間に寄生コンデンサーが形成されることをより好適に防止又は低減し、垂直クロストークの欠陥が効果的に防止又は低減する。
図２１及び図２２に示すように、いくつかの実施例において、前記複数のサブ画素は、複数行のサブ画素を含み、各行のサブ画素は、何れも、前記第二方向に並ぶ複数の前記サブ画素を含み、同じ行のサブ画素に位置する前記初期化信号線パターンが順次に結合されて当該行サブ画素に対応する初期化信号線を形成し、前記第一シールド部材４０４は、前記第一方向に伸び、前記第一シールド部材４０４は、それと隣接する２本の前記初期化信号線に結合される。
いくつかの実施例において、電源信号線パターンの形状は、実際のニーズに応じてレイアウト可能であり、例示的に、前記第二方向において、前記電源信号線パターンについて、その前記駆動トランジスタのチャンネル領域付近に近い部分の幅を、その前記駆動トランジスタのチャンネル領域付近から遠い部分の幅よりも小さくすることによって、前記駆動トランジスタのチャンネル領域付近では、前記電源信号線パターンによる前記駆動トランジスタのゲートへの影響を低減できる。
いくつかの実施例において、図２３に示すように、前記表示基板内に補償パターン４０８を設け、当該補償パターン４０８と前記電源信号線パターンとを並列接続させ、前記電源信号線パターンの伝送性能の向上を図るようにしてもよい。留意されたいのは、前記補償パターン４０８は、前記第三導電接続部とは同じ層で同じ材料になるように設けられてもよく、こうして、前記補償パターン４０８は、前記第三導電接続部と、同一パターン構成グプロセスで形成され得る。
いくつかの実施例では、１つのサブ画素において、前記電源信号線パターンＶＤＤの前記ベース上での正投影は、前記第一導電部１０８の前記ベース上での正投影を完全に覆っている。
いくつかの実施例では、１つのサブ画素において、前記電源信号線パターンＶＤＤの前記ベース上での正投影は、前記第二トランジスタＴ２の第一半導体パターン、第二半導体パターン及び第三導体パターンの前記ベース上での正投影を覆うとともに、前記第二トランジスタＴ２の第一極の前記ベース上での正投影の少なくとも一部、及び前記第二トランジスタＴ２の第二極の前記ベース上での正投影の少なくとも一部を覆っている。
いくつかの実施例において、前記第一シールド部材４０４は、前記初期化信号線パターンから伸びた延伸構造である。
具体的に、前記第一シールド部材４０４が、前記初期化信号線パターンから伸びた延伸構造となるように設けることによって、前記第一シールド部材４０４及び前記初期化信号線パターンは、同一パターン構成グプロセスで形成できるため、表示基板の製作プロセスフローがより好適に簡素化される。
図２０に示すように、いくつかの実施例において、前記第一シールド部材４０４は、前記初期化信号線パターンと異なる層に設けられ、前記第一シールド部材４０４の前記ベース５０上での正投影と、前記初期化信号線パターンの前記ベース５０上での正投影には、第一重なり領域があり、前記第一シールド部材は、前記第一重なり領域に設けられた第一スローホールを介して前記初期化信号線パターンに結合され、
前記第二シールド部材３０１は、前記第一シールド部材４０４と異なる層に設けられ、前記第二シールド部材３０１の前記ベース５０上での正投影と、前記第一シールド部材４０４の前記ベース５０上での正投影とには、第二重なり領域があり、前記第二シールド部材３０１と前記第一シールド部材４０４とは、前記第二重なり領域に設けられた第二スローホールを介して結合される。
具体的に、前記第一シールド部材４０４は、前記初期化信号線パターンと同じ層に設けられてもよいし、異なる層に設けられてもよく、前記第一シールド部材４０４と前記初期化信号線パターンとが異なる層に設けられた場合、前記第一シールド部材４０４の前記ベース５０上での正投影と、前記初期化信号線パターンの前記ベース５０上での正投影とに、何れも第一重なり領域があるように設けてもよく、そうすれば、前記第一重なり領域に第一スローホールを設けることで、前記第一シールド部材４０４と前記初期化信号線との間の結合を実現できる。同様に、前記第二シールド部材３０１は、前記第一シールド部材４０４と同じ層に設けられてもよいし、異なる層に設けられてもよく、前記第二シールド部材３０１と前記第一シールド部材４０４とが異なる層に設けられた場合、前記第二シールド部材３０１の前記ベース５０上での正投影と、前記第一シールド部材４０４の前記ベース５０上での正投影とに、第二重なり領域があるように設けてもよく、そうすれば、前記第二重なり領域に第二スローホールを設けることで、前記第二シールド部材３０１と前記第一シールド部材４０４との間の前記第二スローホールを介した結合を実現できる。
いくつかの実施例において、前記第一シールド部材４０４と、前記データ線パターンとが同じ材料で設けられている。
いくつかの実施例において、前記表示基板は、第一層間絶縁層を含み、前記第一シールド部材４０４及び前記データ線パターンは、何れも前記第一層間絶縁層の前記ベースとは反対側の表面に位置している。
具体的に、上記の設け方に従って前記第一シールド部材４０４を設ければ、１回のパターン構成グプロセスで、前記第一シールド部材４０４と前記データ線パターンとを前記第一層間絶縁層の前記ベースとは反対側の表面に同時に形成でき、前記第一シールド部材４０４を製作するために別途のパターン構成グプロセスを追加することが回避されるため、表示基板の製作フローが好適に簡素化され、製作コストが節約される。
いくつかの実施例において、前記第二シールド部材３０１と、前記初期化信号線パターンとが同じ材料で設けられている。
いくつかの実施例において、前記表示基板は、第二層間絶縁層を更に含み、前記第二シールド部材３０１及び前記初期化信号線パターンは、何れも前記第二層間絶縁層の前記ベースとは反対側の表面に位置している。
具体的に、上記のように、前記第二シールド部材３０１と前記初期化信号線パターンとが同じ材料で設けられ、前記第二シールド部材３０１及び前記初期化信号線パターン（例えば、図３におけるＶＩＮＴ１）が、何れも前記第二層間絶縁層の前記ベースとは反対側の表面に位置するように設けることによって、前記第二シールド部材３０１と前記初期化信号線パターンとは、同一パターン構成グプロセスで同時に形成でき、前記第二シールド部材３０１の製作専用の製作プロセスを別途に追加することが回避されるため、表示基板の製作フローが好適に簡素化され、生産コストが節約される。
いくつかの実施例において、前記蓄積コンデンサー中Ｃｓｔの第一極板Ｃｓｔ１は前記駆動トランジスタのゲートとして兼用され、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２と前記第二シールド部材３０１とが同じ材料で設けられ、且つ前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２は、前記第二層間絶縁層の前記ベース５０とは反対側の表面に位置している。
具体的に、前記サブ画素駆動回路に含まれる蓄積コンデンサーＣｓｔは、第一極板Ｃｓｔ１及び第二極板Ｃｓｔ２を有し、前記第一極板Ｃｓｔ１と前記第二極板Ｃｓｔ２とが対向するように設けられ、且つ前記第一極板Ｃｓｔ１が前記駆動トランジスタのゲートに結合され、前記第二極板Ｃｓｔ２が前記電源信号線パターンＶＤＤに結合される。当該蓄積コンデンサーＣｓｔのレイアウト時に、前記第一極板Ｃｓｔ１をそのまま前記駆動トランジスタのゲートとして兼用することが可能であるため、蓄積コンデンサーＣｓｔと駆動トランジスタのゲートとの結合の実現が保証されるとともに、サブ画素駆動回路に占められる空間が縮小され、表示基板の解像度の向上により寄与する。また、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２が、前記第二層間絶縁層の前記ベースとは反対側の表面に位置するように設けることによって、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２と、前記第二シールド部材３０１及び前記初期化信号線パターンとは、同一パターン構成グプロセスで同時に形成でき、表示基板の製作フローが好適に簡素化され、生産コストが節約される。
いくつかの実施例において、前記サブ画素は、前記第一方向と交差する第二方向に伸びるリセット信号線パターン（例えば、ＲＳＴ１）を更に含み、前記サブ画素駆動回路は、
第一導電接続部４０５であって、その前記ベース５０上での正投影によって、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影の少なくとも一部が覆われる第一導電接続部４０５と、
第一極（例えば、ソースＳ２）が前記第一導電接続部４０５を介して前記初期化信号線パターン（例えば、ＶＩＮＴ１）に結合され、第二極（例えば、ドレーンＤ２）が前記駆動トランジスタのゲートに結合され、ゲート２０２ｇが前記リセット信号線パターン（例えば、ＲＳＴ１）に結合される第二トランジスタＴ２と
を更に含む。
具体的に、前記第一導電接続部４０５は、金属材料を用いて製作可能であり、データ線パターンと同一パターン構成グプロセスで形成可能である。
上記のように、前記第一導電接続部４０５の前記ベース５０上での正投影によって、前記第六導体パターン１０１ｐｘの前記ベース５０上での正投影の少なくとも一部が覆われるように設けることで、前記第一導電接続部４０５は、前記第六導体パターン１０１ｐｘを遮ることができ、そして、前記第一導電接続部４０５と前記初期化信号線パターンとが結合されることで前記第一導電接続部４０５が固定電位を持つため、前記第六導体パターン１０１ｐｘとその付近にある他の導電パターンとの間のカップリング作用がより好適に低減されて、表示基板の動作性能をより安定させる。
図１６に示すように、いくつかの実施例において、前記サブ画素は、ゲート線パターンＧＡＴＥ、発光制御信号線パターンＥＭ、リセット信号線パターン（例えば、ＲＳＴ１）及び初期化信号線パターン（例えば、ＶＩＮＴ１）を更に含み、前記ゲート線パターンＧＡＴＥ、前記発光制御信号線パターンＥＭ、前記リセット信号線パターン及び前記初期化信号線パターンは何れも、前記第一方向と交差する第二方向に伸び、
前記２つのスイッチトランジスタは、第四トランジスタＴ４及び第五トランジスタＴ５を含み、
前記サブ画素駆動回路は、第一トランジスタＴ１、第二トランジスタＴ２、第六トランジスタＴ６及び第七トランジスタＴ７を更に含み、
前記駆動トランジスタのゲート（例えば、第三トランジスタＴ３のゲート２０３ｇ）が前記第一トランジスタＴ１の第二極に結合され、前記駆動トランジスタの第一極が前記第五トランジスタＴ５の第二極に結合され、前記駆動トランジスタの第二極が前記第一トランジスタＴ１の第一極に結合され、
前記第一トランジスタＴ１のゲート２０１ｇが前記ゲート線パターンＧＡＴＥに結合され、
前記第二トランジスタＴ２のゲート２０２ｇが前記リセット信号線パターンに結合され、前記第二トランジスタＴ２の第一極が前記初期化信号線パターンに結合され、前記第二トランジスタＴ２の第二極が前記駆動トランジスタのゲートに結合され、
前記第四トランジスタＴ４のゲート２０４ｇが前記ゲート線パターンＧＡＴＥに結合され、前記第四トランジスタＴ４の第一極が前記データ線パターン（例えば、図（）中のＤＡＴＡ１）に結合され、前記第四トランジスタＴ４の第二極と、前記駆動トランジスタの第一極に結合され、
前記第五トランジスタＴ５のゲート２０５ｇが前記発光制御信号線パターンＥＭに結合され、前記第五トランジスタＴ５の第一極が前記電源信号線パターンＶＤＤに結合され、
前記第六トランジスタＴ６のゲート２０６ｇが前記発光制御信号線パターンＥＭに結合され、前記第六トランジスタＴ６の第一極が前記駆動トランジスタの第二極に結合され、前記第六トランジスタＴ６の第二極が前記サブ画素内の発光素子に結合され、
前記第七トランジスタＴ７のゲート２０７ｇが、前記第一方向において隣接する次のサブ画素に含まれるリセット信号線パターン（例えば、ＲＳＴ２）に結合され、前記第七トランジスタＴ７の第一極が、当該次のサブ画素に含まれる初期化信号線パターン（例えば、ＶＩＮＴ２）に結合され、前記第七トランジスタＴ７の第二極が前記サブ画素内の発光素子に結合される。
具体的に、上記表示基板において、それに含まれる複数のサブ画素がアレイをなすように配列されてもよく、前記複数のサブ画素は、複数行のサブ画素及び複数列のサブ画素に分けられ、各行のサブ画素は、何れも、第二方向に並ぶ複数のサブ画素を含み、各列のサブ画素は、何れも、第一方向に並ぶ複数のサブ画素を含み、前記第一方向と前記第二方向とが交差するようにされてもよい。
説明すべきなのは、前記第一方向において隣接する上記次のサブ画素とは、当該第七トランジスタＴ７と同じ列に位置し、且つ隣接する次のサブ画素である。
前記サブ画素及びそれに含まれるサブ画素駆動回路を上記構造になるように設ければ、サブ画素駆動回路の動作性能が保証されるという前提の下で、前記サブ画素駆動回路に占められるレイアウト空間を効果的に低減することができ、表示基板の解像度の向上に寄与する。
本開示の実施例は、上記実施例による表示基板を含む表示装置を更に提供している。
上記実施例による表示基板において、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２と前記電源信号線パターンＶＤＤとが結合されるように設けることによって、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２に、前記電源信号線パターンＶＤＤで伝送される電源信号と同じ固定電位を持たせている一方で、前記２つのスイッチトランジスタの第二極が、何れも前記駆動トランジスタの第一極に結合され、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタの第二極の前記ベース５０上での正投影が、前記電源信号線パターンＶＤＤの前記ベース５０上での正投影と少なくとも部分的に重なるとともに、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影と少なくとも部分的に重なるように設けることによって、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２及び前記電源信号線パターンＶＤＤの何れも、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタの第二極を遮蔽することができるため、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタ周辺にある他の導電パターン（例えば、信号線パターン）における信号に起因して、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタの第二極に発生するクロストーク現象が低減され、更に、同信号に起因して、前記駆動トランジスタの第一極に発生するクロストーク現象が低減される。
従って、本開示の実施例による表示装置は、上記表示基板を含む場合、同様に上記の有益な効果を奏するが、ここで繰り返して述べない。
本開示の実施例は、表示基板の製作方法であって、前記製作方法は、ベース上に、アレイ配列された複数のサブ画素を製作することを包含し、前記サブ画素は、第一方向に伸びるデータ線パターンと、前記第一方向に伸びる部分を含む電源信号線パターンと、２つのスイッチトランジスタと、駆動トランジスタと、蓄積コンデンサーとを含むサブ画素駆動回路とを含み、前記蓄積コンデンサーの第一極板が前記駆動トランジスタのゲートに結合され、前記蓄積コンデンサーの第二極板が前記電源信号線パターンに結合され、前記２つのスイッチトランジスタの第二極が、何れも前記駆動トランジスタの第一極に結合され、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタの第二極の前記ベース上での正投影は、前記電源信号線パターンの前記ベース上での正投影と少なくとも部分的に重なるとともに、前記蓄積コンデンサーの第二極板の前記ベース上での正投影と少なくとも部分的に重なる。
本開示の実施例による製作方法を用いて製作された表示基板において、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２と前記電源信号線パターンＶＤＤとが結合されるように設けることによって、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２に、前記電源信号線パターンＶＤＤで伝送される電源信号と同じ固定電位を持たせている一方で、前記２つのスイッチトランジスタの第二極が、何れも前記駆動トランジスタの第一極に結合され、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタの第二極の前記ベース５０上での正投影が、前記電源信号線パターンＶＤＤの前記ベース５０上での正投影と少なくとも部分的に重なるとともに、前記蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影と少なくとも部分的に重なるように設けることによって、蓄積コンデンサーＣｓｔの第二極板Ｃｓｔ２及び前記電源信号線パターンＶＤＤの何れも、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタの第二極を遮蔽することができるため、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタ周辺にある他の導電パターン（例えば、信号線パターン）における信号に起因して、前記２つのスイッチトランジスタのうち、少なくとも１つのスイッチトランジスタの第二極に発生するクロストーク現象が低減され、更に、同信号に起因して、前記駆動トランジスタの第一極に発生するクロストーク現象が低減される。
説明すべきなのは、本明細書における各実施例は、全て、漸進的な形で説明されており、各実施例の同一部分または類似部分を相互参照すればよく、各実施例については、他の実施例との相違点に重点を置いて説明されている。特に、方法実施例については、基本的に製品実施例と類似しているため、比較的簡単に説明されており、関連する部分は製品実施例の説明の一部を参照すればよい。
特別な定義がない限り、本開示に用いられる技術用語又は科学用語は、当分野において一般的な技能を持つ技術者にとって理解できる通常の意味を有する。本開示において用いられる「第一」、「第二」及び類似な用語は、如何なる順番、数量又は優先順位を表すものではなく、互いに異なる構成部分を区別するためのものである。「含む」又は「包含」などの類似な意味を有する表現は、その前に記載される素子や部品は、その後に列挙された素子や物又はそれらの均等物をカバーするとともに、その他の素子や物を排除しないとの意味で使われる。「接続」又は「繋がる」などの類似な意味を有する表現は、物理的又は機械的な接続に限らず、電気的な接続、直接又は間接的な接続との意味を有してもよい。「上」、「下」、「左」、「右」などの表現は、相対的な位置関係を示すものに過ぎず、説明された対象の絶対的な位置が変わると、当該相対位置も適当に変わる。
理解できるように、層、膜、領域や基板などの素子はその他の素子の「上」又は「下」に位置する場合、当該素子は「直接」にその他の素子の「上」又は「下」に位置してもよいし、又は中間部材を介して位置してもよい。
上記実施形態の説明において、具体的な構成、構造、材料又は特徴は、任意の１つ又は複数の実施形態や実施例において、適切な方式で組み合せてもよい。
上記は、本開示の具体的な実施形態に過ぎず、本開示の保護範囲は、これに限定されない。当業者であれば、誰でも、本開示に開示される技術範囲内で、変形や置換を容易に想到できるが、それらは、全て本開示の保護範囲内に含まれるべきである。従って、本開示の保護範囲は、特許請求の範囲の保護範囲に従うべきである。

Claims (43)

  1. ベース、及び前記ベース上にアレイ配列された複数のサブ画素を含む表示基板であって、
    前記サブ画素は、
    第一方向に伸びるデータ線パターンと、
    少なくとも一部が前記第一方向に伸びる第一シールド部材と、
    駆動トランジスタと、
    前記駆動トランジスタのゲートに結合された第一トランジスタと、
    前記第一シールド部材に結合された第二シールド部材と
    を含み、
    前記第一トランジスタは、ダブルゲート構造であり、前記第一トランジスタは、第四半導体パターンと、第五半導体パターンと、前記第四半導体パターン及び前記第五半導体パターンにそれぞれ結合された第六導体パターンとを含み、前記駆動トランジスタの第二極は、前記第四半導体パターン又は前記第五半導体パターンに結合され、
    前記第二シールド部材の前記ベース上での正投影は、前記第六導体パターンの前記ベース上での正投影と少なくとも部分的に重なり、
    前記第一シールド部材の少なくとも一部は、前記駆動トランジスタの第二極と、隣接するサブ画素内のデータ線パターンとの間に位置する、表示基板。
  2. 前記第二シールド部材は、前記第一シールド部材よりも前記ベースに近い、請求項１に記載の表示基板。
  3. 前記第一シールド部材の前記ベース上での正投影と、前記駆動トランジスタの第二極の前記ベース上での正投影との間のオーバーラップ面積をＥ１とし、前記駆動トランジスタの第二極の前記ベース上での正投影における、前記第一シールド部材の前記ベース上での正投影とオーバーラップしていない部分の面積をＥ２とし、Ｅ１＜Ｅ２である、請求項２に記載の表示基板。
  4. 第二方向において、前記駆動トランジスタの第二極の前記ベース上での正投影と、前記第一シールド部材の前記ベース上での正投影との間の最小直線距離をＬ１とし、前記駆動トランジスタの第二極の前記ベース上での正投影と、前記隣接するサブ画素内のデータ線パターンの前記ベース上での正投影との間の最小直線距離をＬ２とし、Ｌ１≦Ｌ２である、請求項１に記載の表示基板。
  5. 前記駆動トランジスタのチャネル長をＬ３とし、Ｌ１≦Ｌ２≦Ｌ３である、請求項４に記載の表示基板。
  6. 前記駆動トランジスタの第二極と、前記隣接するサブ画素内のデータ線パターンとの間の最小直線距離をＬ４とし、前記駆動トランジスタの第二極と、前記第一シールド部材との間の最小直線距離をＬ５とし、Ｌ５＜Ｌ４である、請求項１に記載の表示基板。
  7. 前記サブ画素は接続線を更に含み、前記駆動トランジスタのゲートは、前記接続線を介して、前記第一トランジスタの第二極に結合され、
    前記第二シールド部材の前記ベース上での正投影は、前記接続線における前記第一トランジスタの第二極に結合される端の前記ベース上での正投影と、隣接するサブ画素内のデータ線パターンの前記ベース上での正投影との間に位置する、請求項１に記載の表示基板。
  8. 前記第一方向において、前記第一シールド部材の長さは、前記接続線の長さよりも大きい、請求項７に記載の表示基板。
  9. 前記駆動トランジスタの第二極における、前記第一シールド部材とオーバーラップしていない部分について、その前記第一方向に伸びる長さをＬ６とし、前記第一シールド部材について、その前記第一方向に伸びる長さをＬ７とし、Ｌ６≦Ｌ７である、請求項３に記載の表示基板。
  10. 前記第一シールド部材の前記ベース上での正投影と、前記駆動トランジスタの第二極の前記ベース上での正投影との間には、隙間がある、請求項１に記載の表示基板。
  11. 前記サブ画素は第四トランジスタを更に含み、前記第四トランジスタの第一極はデータ線パターンに結合され、前記第四トランジスタの第二極は、前記駆動トランジスタの第一極に結合され、
    前記第二シールド部材の前記ベース上での正投影は、隣接するサブ画素内の第四トランジスタの前記ベース上での正投影とオーバーラップしない、請求項１に記載の表示基板。
  12. 前記第一シールド部材及び前記第二シールド部材は、第一固定電位信号を受信するためのものである、請求項１に記載の表示基板。
  13. 前記サブ画素は蓄積コンデンサーを更に含み、前記蓄積コンデンサーは、前記駆動トランジスタのゲートに結合された第一極板と、第二固定電位信号を受信するための第二極板とを含み、
    前記第二極板の前記ベース上での正投影と、前記第一シールド部材の前記ベース上での正投影との間には、隙間があり、
    前記駆動トランジスタの第二極の前記ベース上での正投影は、前記隙間内に位置する部分を含む、請求項１２に記載の表示基板。
  14. 前記第一固定電位信号は、前記第二固定電位信号と同じである、請求項１３に記載の表示基板。
  15. 前記駆動トランジスタの第二極は、前記第一シールド部材及び前記第二シールド部材よりも前記ベースに近い、請求項２に記載の表示基板。
  16. 前記第一トランジスタのアクティブ層と前記駆動トランジスタのアクティブ層とは、同じ層に設けられ、且つ一体構造である、請求項１に記載の表示基板。
  17. 前記第一シールド部材から前記駆動トランジスタの第二極までの最小直線距離は、前記第二シールド部材から前記第六導体パターンまでの最小直線距離よりも大きい、請求項１に記載の表示基板。
  18. 前記サブ画素は、
    前記第一方向と交差する第二方向にそれぞれ伸びるリセット信号線パターン及び初期化信号線パターンと、
    ゲートが前記リセット信号線パターンに結合され、第一極が前記初期化信号線パターンに結合され、第二極が前記駆動トランジスタのゲートに結合された第二トランジスタと
    を更に含む、請求項１に記載の表示基板。
  19. 前記第二シールド部材における前記第一シールド部材に接触する接触部分の前記ベース上での正投影は、前記第二トランジスタのアクティブ層の前記ベース上での正投影とオーバーラップせず、
    前記接触部分から前記第六導体パターンまでの距離は、当該接触部分から前記駆動トランジスタの第二極までの距離よりも小さく、
    前記接触部分のベース上での正投影から前記第六導体パターンの前記ベース上での正投影までの距離は、前記接触部分のベース上での正投影と、前記データ線パターンのベース上での正投影との間の距離よりも小さい、請求項１８に記載の表示基板。
  20. 前記サブ画素は、
    前記第二方向に伸びる発光制御信号線パターンと、
    前記第一方向に伸びる部分を含む電源信号線パターンと、
    ゲートが前記発光制御信号線パターンに結合され、第一極が前記電源信号線パターンに結合され、第二極が前記駆動トランジスタの第一極に結合された第五トランジスタと
    を更に含む、請求項１８に記載の表示基板。
  21. 前記サブ画素は、発光素子と、ゲートが前記発光制御信号線パターンに結合され、第一極が前記駆動トランジスタの第二極に結合され、第二極が前記発光素子に結合された第六トランジスタとを更に含む、請求項２０に記載の表示基板。
  22. ベース、及び前記ベース上にアレイ配列された複数のサブ画素を含む表示基板であって、
    前記サブ画素は、
    第一方向に伸びるデータ線パターンと、
    少なくとも一部が前記第一方向に伸びる第一シールド部材と、
    駆動トランジスタと、
    前記駆動トランジスタのゲートに結合された第一トランジスタと、
    前記第一シールド部材に結合された第二シールド部材と
    を含み、
    前記第一トランジスタは、ダブルゲート構造であり、前記第一トランジスタは、第四半導体パターンと、第五半導体パターンと、前記第四半導体パターン及び前記第五半導体パターンにそれぞれ結合された第六導体パターンとを含み、前記駆動トランジスタの第二極は、前記第四半導体パターン又は前記第五半導体パターンに結合され、
    前記第二シールド部材における前記第一シールド部材に接触する部分から、前記第六導体パターンまでの直線距離は、当該部分から前記駆動トランジスタの第二極までの直線距離よりも小さく、
    前記第二シールド部材における前記第一シールド部材に接触する接触部分のベース上での正投影から、前記第六導体パターンの前記ベース上での正投影までの距離は、前記接触部分のベース上での正投影と、前記データ線パターンのベース上での正投影との間の距離よりも小さい、表示基板。
  23. 前記第二シールド部材は、前記第一シールド部材よりも前記ベースに近い、請求項２２に記載の表示基板。
  24. 前記第一シールド部材の前記ベース上での正投影と、前記駆動トランジスタの第二極の前記ベース上での正投影との間のオーバーラップ面積をＥ１とし、前記駆動トランジスタの第二極の前記ベース上での正投影における、前記第一シールド部材の前記ベース上での正投影とオーバーラップしていない部分の面積をＥ２とし、Ｅ１＜Ｅ２である、請求項２３に記載の表示基板。
  25. 第二方向において、前記駆動トランジスタの第二極の前記ベース上での正投影と、前記第一シールド部材の前記ベース上での正投影との間の最小直線距離をＬ１とし、前記駆動トランジスタの第二極の前記ベース上での正投影と、前記隣接するサブ画素内のデータ線パターンの前記ベース上での正投影との間の最小直線距離をＬ２とし、Ｌ１≦Ｌ２である、請求項２２に記載の表示基板。
  26. 前記駆動トランジスタのチャンネルの第二方向での長さをＬ３とし、Ｌ１≦Ｌ２≦Ｌ３である、請求項２５に記載の表示基板。
  27. 前記駆動トランジスタの第二極と、前記隣接するサブ画素内のデータ線パターンとの間の最小直線距離をＬ４とし、前記駆動トランジスタの第二極と、前記第一シールド部材との間の最小直線距離をＬ５とし、Ｌ５＜Ｌ４である、請求項２２に記載の表示基板。
  28. 前記サブ画素は接続線を更に含み、前記駆動トランジスタのゲートは、前記接続線を介して、前記第一トランジスタの第二極に結合され、
    前記第二シールド部材の前記ベース上での正投影は、前記接続線における前記第一トランジスタの第二極に結合される端の前記ベース上での正投影と、隣接するサブ画素内のデータ線パターンの前記ベース上での正投影との間に位置する、請求項２２に記載の表示基板。
  29. 前記第一方向において、前記第一シールド部材の長さは、前記接続線の長さよりも大きい、請求項２８に記載の表示基板。
  30. 前記駆動トランジスタの第二極における、前記第一シールド部材とオーバーラップしていない部分について、その前記第一方向に伸びる長さをＬ６とし、前記第一シールド部材について、その前記第一方向に伸びる長さをＬ７とし、Ｌ６≦Ｌ７である、請求項２４に記載の表示基板。
  31. 前記第一シールド部材の前記ベース上での正投影と、前記駆動トランジスタの第二極の前記ベース上での正投影との間には、隙間がある、請求項２２に記載の表示基板。
  32. 前記サブ画素は第四トランジスタを更に含み、前記第四トランジスタの第一極はデータ線パターンに結合され、前記第四トランジスタの第二極は、前記駆動トランジスタの第一極に結合され、
    前記第二シールド部材の前記ベース上での正投影は、隣接するサブ画素内の第四トランジスタの前記ベース上での正投影とオーバーラップしない、請求項２２に記載の表示基板。
  33. 前記第一シールド部材及び前記第二シールド部材は、第一固定電位信号を受信するためのものである、請求項２２に記載の表示基板。
  34. 前記サブ画素は蓄積コンデンサーを更に含み、前記蓄積コンデンサーは、前記駆動トランジスタのゲートに結合された第一極板と、第二固定電位信号を受信するための第二極板とを含み、
    前記第二極板の前記ベース上での正投影と、前記第一シールド部材の前記ベース上での正投影との間には、隙間があり、
    前記駆動トランジスタの第二極の前記ベース上での正投影は、前記隙間内に位置する部分を含む、請求項３３に記載の表示基板。
  35. 前記第一固定電位信号は、前記第二固定電位信号と同じである、請求項３４に記載の表示基板。
  36. 前記駆動トランジスタの第二極は、前記第一シールド部材及び前記第二シールド部材よりも前記ベースに近い、請求項２３に記載の表示基板。
  37. 前記第一トランジスタのアクティブ層と前記駆動トランジスタのアクティブ層とは、同じ層に設けられ、且つ一体構造である、請求項２２に記載の表示基板。
  38. 前記第一シールド部材から前記駆動トランジスタの第二極までの最小直線距離は、前記第二シールド部材から前記第六導体パターンまでの最小直線距離よりも大きい、請求項２２に記載の表示基板。
  39. 前記サブ画素は、
    前記第一方向と交差する第二方向にそれぞれ伸びるリセット信号線パターン及び初期化信号線パターンと、
    ゲートが前記リセット信号線パターンに結合され、第一極が前記初期化信号線パターンに結合され、第二極が前記駆動トランジスタのゲートに結合された第二トランジスタと
    を更に含む、請求項２２に記載の表示基板。
  40. 前記第二シールド部材における前記第一シールド部材に接触する部分の前記ベース上での正投影は、前記第二トランジスタのアクティブ層の前記ベース上での正投影とオーバーラップせず、
    前記第一シールド部材における前記第一方向に伸びる部分と、前記第二シールド部材との間の最小直線距離は、隣接するサブ画素内のデータ線パターンと、前記第二シールド部材との間の最小直線距離よりも小さい、請求項３９に記載の表示基板。
  41. 前記サブ画素は、
    前記第二方向に伸びる発光制御信号線パターンと、
    前記第一方向に伸びる部分を含む電源信号線パターンと、
    ゲートが前記発光制御信号線パターンに結合され、第一極が前記電源信号線パターンに結合され、第二極が前記駆動トランジスタの第一極に結合された第五トランジスタと
    を更に含む、請求項３９に記載の表示基板。
  42. 前記サブ画素は、発光素子と、ゲートが前記発光制御信号線パターンに結合され、第一極が前記駆動トランジスタの第二極に結合され、第二極が前記発光素子に結合された第六トランジスタとを更に含む、請求項４１に記載の表示基板。
  43. 請求項１～４２の何れか一項に記載の表示基板を含む、表示装置。
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