JP7401064B2 - 表示パネル及びその製作方法、表示装置 - Google Patents
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Description
前記機能膜層は、電源信号線層、データ線層及び補償機能層を含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層は、各前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンは、第一方向に沿って延在する第一部分を含み、前記データ線パターンは、前記第一方向に沿って延在し、前記補償機能層は、少なくとも1つの前記サブ画素エリアに設けられた補償機能パターンを含み、
各々の前記第一発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第一アノード、第一発光パターン及び第一カソードを含み、前記第一アノードの前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影とは第一オーバーラップ領域があり、対応する前記データ線パターンの前記ベース上での正投影とは第二オーバーラップ領域があり、対応する前記補償機能パターンの前記ベース上での正投影とは第三オーバーラップ領域があり、前記第二オーバーラップ領域は、前記第一オーバーラップ領域と前記第三オーバーラップ領域との間に位置する、表示パネルを提供する。
前記第一エッジ部分の前記ベース上での正投影は、前記第一オーバーラップ領域を含み、前記第二エッジ部分の前記ベース上での正投影は、前記第三オーバーラップ領域を含み、前記第一中間部分の前記ベース上での正投影は、前記第二オーバーラップ領域を含む。
前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パターンを含み、前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記発光制御信号線層は、各前記サブ画素エリアに設けられた発光制御信号線パターンを含み、前記ゲート走査線パターン、前記初期化信号線パターン、前記リセット信号線パターン及び前記発光制御信号線パターンは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差する。
前記第一中間部分の前記ベース上での正投影と、対応する前記ゲート走査線パターンの前記ベース上での正投影、及び対応する前記リセット信号線パターンの前記ベース上での正投影とには、第六オーバーラップ領域が含まれる。
前記ゲート走査線層、前記リセット信号線層及び前記発光制御信号線層は、前記第一金属層に位置し、
前記初期化信号線層は、前記第二金属層に位置し、
前記データ線層、前記電源信号線層及び前記補償機能層は、前記第三金属層に位置し、
前記機能膜層は、第一絶縁層及び第二絶縁層を更に含み、前記第一絶縁層は、前記第一金属層と前記第二金属層との間に位置し、前記第二絶縁層は、前記第二金属層と前記第三金属層との間に位置する。
前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前記第一トランジスタの第一電極は、前記駆動トランジスタの第二電極に結合され、前記第一トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第二トランジスタのゲートは、対応する前記リセット信号線パターンに結合され、前記第二トランジスタの第一電極は、対応する前記初期化信号線パターンに結合され、前記第二トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前記第四トランジスタの第一電極は、対応する前記データ線パターンに結合され、前記第四トランジスタの第二電極は、前記駆動トランジスタの第一電極に結合され、
前記駆動トランジスタの第一電極は、対応する前記電源信号線パターンに結合され、前記駆動トランジスタの第二電極は、対応する前記第一発光素子に結合され、
前記蓄積容量の第一極板は、前記駆動トランジスタのゲートに結合され、前記蓄積容量の第二極板は、対応する前記電源信号線パターンに結合される。
前記表示パネルは、第三金属層を更に含み、前記第一導電接続部は、前記第三金属層に位置し、前記第一部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第一アノードの前記ベース上での正投影とオーバーラップしない。
前記複数のサブ画素駆動回路は、第二部分のサブ画素駆動回路及び第三部分のサブ画素駆動回路を更に含み、前記第二部分のサブ画素駆動回路は、前記第二発光素子と1対1で対応し、前記第二部分のサブ画素駆動回路は、対応する前記第二発光素子の発光を駆動するためのものであり、前記第三部分のサブ画素駆動回路は、前記サブ発光素子と1対1で対応し、前記第三部分のサブ画素駆動回路は、対応するサブ発光素子の発光を駆動するためのものであり、
前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第二アノードの前記電極上での正投影とオーバーラップし、前記第三部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第三アノードの前記ベース上での正投影とオーバーラップする。
前記第一オーバーラップ部分の前記ベース上での正投影は、対応する前記第一アノードの前記ベース上での正投影と少なくとも部分的にオーバーラップする。
前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記ベース上での正投影は何れも、対応する前記ゲート走査線パターンの前記ベース上での正投影と、対応する前記発光制御信号線パターンの前記ベース上での正投影との間に位置する。
各々の前記第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第二アノード、第二発光パターン及び第二カソードを含み、前記第二アノードは、前記第二方向に沿って対向して設けられた第五エッジ部分及び第六エッジ部分と、前記第五エッジ部分と前記第六エッジ部分との間に位置する第二中間部分とを含み、前記第二中間部分の前記ベース上での正投影は、前記第二発光パターンの前記ベース上での正投影と重なり合い、
前記第二中間部分の前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影と少なくとも部分的に重なり、前記第二中間部分の前記ベース上での正投影は、対応する前記データ線パターンの前記ベース上での正投影と少なくとも部分的に重なる。
各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた2つのサブ発光素子を含み、各々の前記サブ発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第三アノード、第三発光パターン及び第三カソードを含み、前記第三アノードは、前記第二方向に沿って対向して設けられた第七エッジ部分及び第八エッジ部分と、前記第七エッジ部分と前記第八エッジ部分との間に位置する第三中間部分とを含み、前記第三中間部分の前記ベース上での正投影は、前記第三発光パターンの前記ベース上での正投影と重なり合い、
前記第三中間部分の前記ベース上での正投影は、対応する前記データ線パターンの前記ベース上での正投影と少なくとも部分的に重なり、
前記第七エッジ部分の前記ベース上での正投影は、対応する電源信号線パターンの前記ベース上での正投影と少なくとも部分的に重なる。
電源信号線層、データ線層及び補償機能層を含む機能膜層であって、前記電源信号線層が、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層が、各前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンが、第一方向に沿って延在する第一部分を含み、前記データ線パターンが、前記第一方向に沿って延在し、前記補償機能層が、少なくとも1つの前記サブ画素エリアに設けられた補償機能パターンを含む機能膜層を、ベース上に製作することと、
複数の第一発光素子であって、各々の前記第一発光素子が何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第一アノード、第一発光パターン及び第一カソードを含み、前記第一アノードの前記ベース上での正投影が、対応する前記電源信号線パターンの前記ベース上での正投影とは第一オーバーラップ領域があり、対応する前記データ線パターンの前記ベース上での正投影とは第二オーバーラップ領域があり、対応する前記補償機能パターンの前記ベース上での正投影とは第三オーバーラップ領域があり、前記第二オーバーラップ領域が、前記第一オーバーラップ領域と前記第三オーバーラップ領域との間に位置する複数の第一発光素子を、前記機能膜層における前記ベースとは反対側に製作することとを含む、表示パネルの製作方法を提供する。
ベース70から遠ざかる方向に沿って順次に積層して設けられたアクティブ層(通常、低温ポリシリコン層)、ゲート絶縁層GI1、第一ゲート金属層、第一層間絶縁層GI2、第二ゲート金属層、第二層間絶縁層ILD、第一ソースドレイン金属層及び平坦層PLNとなる。
前記機能膜層は、電源信号線層、データ線層及び補償機能層を含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターン(例えば、図15におけるVDD1及びVDD2)を含み、前記データ線層は、各前記サブ画素エリアに設けられたデータ線パターン(例えば、図15におけるDATA1及びDATA2)を含み、前記電源信号線パターンは、第一方向に沿って延在する第一部分を含み、前記データ線パターンは、前記第一方向に沿って延在し、前記補償機能層は、少なくとも1つの前記サブ画素エリアに設けられた補償機能パターン401を含み、
各々の前記第一発光素子は何れも、前記ベース50から遠ざかる方向に沿って順次に積層して設けられた第一アノード501、第一発光パターン601及び第一カソードを含み、前記第一アノード501の前記ベース50上での正投影は、対応する前記電源信号線パターンの前記ベース50上での正投影とは第一オーバーラップ領域F1があり、対応する前記データ線パターンの前記ベース50上での正投影とは第二オーバーラップ領域F2があり、対応する前記補償機能パターン401の前記ベース50上での正投影とは第三オーバーラップ領域F3があり、前記第二オーバーラップ領域F2は、前記第一オーバーラップ領域F1と前記第三オーバーラップ領域F3との間に位置する、表示パネルを提供している。
前記表示パネルのレイアウトの際、先ずベース50上に機能膜層を形成し、次に当該機能膜層における前記ベース50とは反対側に第一発光素子を製作し、前記機能膜層のレイアウトの際、前記電源信号線パターンと前記データ線パターンとは、前記第二方向に沿って交互に配列されてもよく、前記補償機能パターン401は、対応する第一発光素子の付近に設けられてもよく、例示的に、前記第一発光素子中の前記第一アノード501の前記ベース50上での正投影は、対応する前記電源信号線パターンの前記ベース50上での正投影とは第一オーバーラップ領域F1があり、対応する前記データ線パターンの前記ベース50上での正投影とは第二オーバーラップ領域F2があり、対応する前記補償機能パターン401の前記ベース50上での正投影とは第三オーバーラップ領域F3があり、前記第二オーバーラップ領域F2は、前記第一オーバーラップ領域F1と前記第三オーバーラップ領域F3との間に位置する。
前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パターンGATEを含み、前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンVINTを含み、前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンRSTを含み、前記発光制御信号線層は、各前記サブ画素エリアに設けられた発光制御信号線パターンEMを含み、前記ゲート走査線パターンGATE、前記初期化信号線パターンVINT、前記リセット信号線パターンRST及び前記発光制御信号線パターンEMは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差する。
前記第七トランジスタT7のゲート207gは、前記第二リセット信号線パターンRST2(例示的に、前記第二リセット信号線パターンRST2として、第n+1行のサブ画素駆動回路に対応するリセット信号線パターンRSTであってもよい)に結合され、前記第七トランジスタT7の第一電極(即ちソースS7)は、前記第二初期化信号線パターンVINT2(例示的に、前記第二初期化信号線パターンVINT2として、第n+1行のサブ画素駆動回路に対応する初期化信号線パターンVINTであってもよい)に結合され、前記第七トランジスタT7の第二電極(即ちドレインD7)は、前記第六トランジスタT6の第二電極(即ちドレインD6)に結合される。
前記複数のサブ画素駆動回路は、第二部分のサブ画素駆動回路及び第三部分のサブ画素駆動回路を更に含み、前記第二部分のサブ画素駆動回路は、前記第二発光素子と1対1で対応し、前記第二部分のサブ画素駆動回路は、対応する前記第二発光素子の発光を駆動するためのものであり、前記第三部分のサブ画素駆動回路は、前記サブ発光素子と1対1で対応し、前記第三部分のサブ画素駆動回路は、対応するサブ発光素子の発光を駆動するためのものであり、
前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第二アノード502の前記電極上での正投影とオーバーラップし、前記第三部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第三アノード503の前記ベース上での正投影とオーバーラップする。
前記第二中間部分502a3の前記ベース50上での正投影は、対応する前記電源信号線パターンVDDの前記ベース50上での正投影と少なくとも部分的に重なり、前記第二中間部分502a3の前記ベース50上での正投影は、対応する前記データ線パターンDATAの前記ベース50上での正投影と少なくとも部分的に重なる。
前記第三中間部分の前記ベース50上での正投影は、対応する前記データ線パターンDATAの前記ベース50上での正投影と少なくとも部分的に重なり、前記第七エッジ部分503a1の前記ベース50上での正投影は、対応する電源信号線パターンVDDの前記ベース50上での正投影と少なくとも部分的に重なる。
電源信号線層、データ線層及び補償機能層を含む機能膜層であって、前記電源信号線層が、各前記サブ画素エリアに設けられた電源信号線パターンVDDを含み、前記データ線層が、各前記サブ画素エリアに設けられたデータ線パターンDATAを含み、前記電源信号線パターンVDDが、第一方向に沿って延在する第一部分を含み、前記データ線パターンDATAが、前記第一方向に沿って延在し、前記補償機能層が、少なくとも1つの前記サブ画素エリアに設けられた補償機能パターン401を含む機能膜層を、ベース50上に製作することと、
複数の第一発光素子であって、各々の前記第一発光素子が何れも、前記ベース50から遠ざかる方向に沿って順次に積層して設けられた第一アノード501、第一発光パターン601及び第一カソードを含み、前記第一アノード501の前記ベース50上での正投影が、対応する前記電源信号線パターンVDDの前記ベース50上での正投影とは第一オーバーラップ領域F1があり、対応する前記データ線パターンDATAの前記ベース50上での正投影とは第二オーバーラップ領域F2があり、対応する前記補償機能パターン401の前記ベース50上での正投影とは第三オーバーラップ領域F3があり、前記第二オーバーラップ領域F2が、前記第一オーバーラップ領域F1と前記第三オーバーラップ領域F3との間に位置する複数の第一発光素子を、前記機能膜層における前記ベース50とは反対側に製作することとを含む、表示パネルの製作方法を更に提供している。
前記表示パネルの製作の際、先ずベース50上に機能膜層を形成し、次に当該機能膜層における前記ベース50とは反対側に第一発光素子を製作し、前記機能膜層の製作の際、前記電源信号線パターンVDDと前記データ線パターンDATAとは、前記第二方向に沿って交互に配列されてもよく、前記補償機能パターン401は、対応する第一発光素子の付近に設けられてもよく、例示的に、前記第一発光素子中の前記第一アノード501の前記ベース50上での正投影は、対応する前記電源信号線パターンVDDの前記ベース50上での正投影とは第一オーバーラップ領域F1があり、対応する前記データ線パターンDATAの前記ベース50上での正投影とは第二オーバーラップ領域F2があり、対応する前記補償機能パターン401の前記ベース50上での正投影とは第三オーバーラップ領域F3があり、前記第二オーバーラップ領域F2は、前記第一オーバーラップ領域F1と前記第三オーバーラップ領域F3との間に位置する。
Claims (14)
- 表示パネルであって、ベースと、前記ベース上に設けられた機能膜層と、前記機能膜層における前記ベースとは反対側に設けられた複数の第一発光素子とを含み、アレイ状に並べられた複数のサブ画素エリアを更に含み、
前記機能膜層は、電源信号線層、データ線層及び補償機能層を含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層は、各前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンは、第一方向に沿って延在する第一部分を含み、前記データ線パターンは、前記第一方向に沿って延在し、前記補償機能層は、少なくとも1つの前記サブ画素エリアに設けられた補償機能パターンを含み、
各々の前記第一発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第一アノード、第一発光パターン及び第一カソードを含み、前記第一アノードの前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影とは第一オーバーラップ領域があり、対応する前記データ線パターンの前記ベース上での正投影とは第二オーバーラップ領域があり、対応する前記補償機能パターンの前記ベース上での正投影とは第三オーバーラップ領域があり、前記第二オーバーラップ領域は、前記第一オーバーラップ領域と前記第三オーバーラップ領域との間に位置し、
前記第一アノードは、第二方向に沿って対向して設けられた第一エッジ部分及び第二エッジ部分と、前記第一エッジ部分と前記第二エッジ部分との間に位置する第一中間部分とを含み、前記第二方向と前記第一方向とは交差し、
前記第一エッジ部分の前記ベース上での正投影は、前記第一オーバーラップ領域を含み、前記第二エッジ部分の前記ベース上での正投影は、前記第三オーバーラップ領域を含み、前記第一中間部分の前記ベース上での正投影は、前記第二オーバーラップ領域を含み、
前記第一アノードは、前記第一方向に沿って対向して設けられた第三エッジ部分及び第四エッジ部分を更に含み、前記第一中間部分は、前記第三エッジ部分と第四エッジ部分との間に位置し、前記第三エッジ部分は、前記第一エッジ部分及び前記第二エッジ部分にそれぞれに結合され、前記第四エッジ部分は、前記第一エッジ部分及び前記第二エッジ部分にそれぞれに結合され、
前記第一アノードは、本体部分及びビアホール接続部分を含み、前記本体部分は、前記第一エッジ部分、前記第二エッジ部分、前記第三エッジ部分、前記第四エッジ部分及び前記第一中間部分を含み、前記本体部分は、中心対称パターンである、表示パネル。 - 前記第一エッジ部分の前記ベース上での正投影は、前記第一発光パターンの前記ベース上での正投影とオーバーラップせず、前記第二エッジ部分の前記ベース上での正投影は、前記第一発光パターンの前記ベース上での正投影とオーバーラップせず、前記第一中間部分の前記ベース上での正投影は、前記第一発光パターンの前記ベース上での正投影とオーバーラップする、請求項1に記載の表示パネル。
- 前記機能膜層は、ゲート走査線層、初期化信号線層、リセット信号線層及び発光制御信号線層を更に含み、
前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パターンを含み、前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記発光制御信号線層は、各前記サブ画素エリアに設けられた発光制御信号線パターンを含み、前記ゲート走査線パターン、前記初期化信号線パターン、前記リセット信号線パターン及び前記発光制御信号線パターンは、何れも前記第二方向に沿って延在する、請求項1に記載の表示パネル。 - 前記第一中間部分の前記ベース上での正投影と、対応する前記ゲート走査線パターンの前記ベース上での正投影、及び対応する前記リセット信号線パターンの前記ベース上での正投影とには、第六オーバーラップ領域が含まれる、請求項3に記載の表示パネル。
- 前記表示パネルは、第一金属層、第二金属層及び第三金属層を含み、
前記ゲート走査線層、前記リセット信号線層及び前記発光制御信号線層は、前記第一金属層に位置し、
前記初期化信号線層は、前記第二金属層に位置し、
前記データ線層、前記電源信号線層及び前記補償機能層は、前記第三金属層に位置し、前記機能膜層は、第一絶縁層及び第二絶縁層を更に含み、前記第一絶縁層は、前記第一金属層と前記第二金属層との間に位置し、前記第二絶縁層は、前記第二金属層と前記第三金属層との間に位置する、請求項3に記載の表示パネル。 - 前記表示パネルは、複数のサブ画素駆動回路を更に含み、前記複数のサブ画素駆動回路のうち、第一部分のサブ画素駆動回路は、前記第一発光素子と1対1で対応し、前記第一部分のサブ画素駆動回路は、対応する前記第一発光素子の発光を駆動するためのものであり、前記サブ画素駆動回路は、駆動トランジスタ、第一トランジスタ、第二トランジスタ、第四トランジスタ及び蓄積容量を含み、
前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前記第一トランジスタの第一電極は、前記駆動トランジスタの第二電極に結合され、前記第一トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第二トランジスタのゲートは、対応する前記リセット信号線パターンに結合され、前記第二トランジスタの第一電極は、対応する前記初期化信号線パターンに結合され、前記第二トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前記第四トランジスタの第一電極は、対応する前記データ線パターンに結合され、前記第四トランジスタの第二電極は、前記駆動トランジスタの第一電極に結合され、
前記駆動トランジスタの第一電極は、対応する前記電源信号線パターンに結合され、前記駆動トランジスタの第二電極は、対応する前記第一発光素子に結合され、
前記蓄積容量の第一極板は、前記駆動トランジスタのゲートに結合され、前記蓄積容量の第二極板は、対応する前記電源信号線パターンに結合される、請求項3に記載の表示パネル。 - 前記サブ画素駆動回路は、第一導電接続部を更に含み、前記第一トランジスタの第二電極は、前記第一導電接続部を介して、前記駆動トランジスタのゲートに結合され、
前記表示パネルは、第三金属層を更に含み、前記第一導電接続部は、前記第三金属層に位置し、前記第一部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第一アノードの前記ベース上での正投影とオーバーラップせず、前記表示パネルは、複数の第二発光素子及び複数の第三発光素子を更に含み、各々の前記第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第二アノード、第二発光パターン及び第二カソードを含み、各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた2つのサブ発光素子を含み、各々の前記サブ発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第三アノード、第三発光パターン及び第三カソードを含み、
前記複数のサブ画素駆動回路は、第二部分のサブ画素駆動回路及び第三部分のサブ画素駆動回路を更に含み、前記第二部分のサブ画素駆動回路は、前記第二発光素子と1対1で対応し、前記第二部分のサブ画素駆動回路は、対応する前記第二発光素子の発光を駆動するためのものであり、前記第三部分のサブ画素駆動回路は、前記サブ発光素子と1対1で対応し、前記第三部分のサブ画素駆動回路は、対応するサブ発光素子の発光を駆動するためのものであり、
前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第二アノードの電極上での正投影とオーバーラップし、前記第三部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第三アノードの前記ベース上での正投影とオーバーラップする、請求項6に記載の表示パネル。 - 前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンに直接接触しており、又は
前記第一トランジスタの第一電極の前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影とオーバーラップせず、又は
前記第一トランジスタの第二電極の前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影とオーバーラップしない、請求項6に記載の表示パネル。 - 前記サブ画素駆動回路は、第七トランジスタを更に含み、前記第七トランジスタのゲートは、リセット信号線パターンに結合され、第一部分のサブ画素駆動回路における第七トランジスタの第二電極は、前記第一アノードに結合され、当該第七トランジスタの第一電極の前記ベース上での正投影と、対応する前記補償機能パターンの前記ベース上での正投影との間には、第七オーバーラップ領域があり、前記第七トランジスタの第一電極は、前記第七オーバーラップ領域に設けられたビアホールを介して、対応する前記補償機能パターンに結合されることで、当該補償機能パターンを介して、対応する前記初期化信号線パターンに間接結合され、
前記駆動トランジスタのゲートの前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影と少なくとも部分的にオーバーラップし、
前記駆動トランジスタのゲートの前記ベース上での正投影と、対応する前記補償機能パターンの前記ベース上での正投影とには、オーバーラップする第一オーバーラップ部分が含まれ、
前記第一オーバーラップ部分の前記ベース上での正投影は、対応する前記第一アノードの前記ベース上での正投影と少なくとも部分的にオーバーラップする、請求項6に記載の表示パネル。 - 前記蓄積容量の第一極板は、前記ゲート走査線パターン及び前記リセット信号線パターンと同じ材料で設けられ、前記蓄積容量の第二極板は、前記初期化信号線パターンと同じ材料で設けられ、
前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記ベース上での正投影は何れも、対応する前記ゲート走査線パターンの前記ベース上での正投影と、対応する前記発光制御信号線パターンの前記ベース上での正投影との間に位置し、又は
前記機能膜層は、ゲート絶縁層と、前記ゲート絶縁層における前記ベースとは反対側に位置する第一絶縁層とを更に含み、前記蓄積容量の第一極板、前記ゲート走査線パターン及び前記リセット信号線パターンは、何れも前記ゲート絶縁層における前記ベースとは反対側の表面に位置し、前記蓄積容量の第二極板と前記初期化信号線パターンとは、何れも前記第一絶縁層における前記ベースとは反対側の表面に位置する、請求項6に記載の表示パネル。 - 前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記ベース上での正投影は何れも、対応する前記第一アノードの前記ベース上での正投影と部分的にオーバーラップし、又は
前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記ベース上での正投影は何れも、対応する前記補償機能パターンの前記ベース上での正投影と部分的にオーバーラップし、又は
前記蓄積容量の第二極板の中心領域は、開口を含み、前記開口の前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影とオーバーラップしない、請求項6に記載の表示パネル。 - 前記ベースに垂直な方向において、前記補償機能層と前記電源信号線層との間の厚さの差は、閾値範囲内にあるか、或いは、前記補償機能層と前記データ線層との間の厚さの差は、閾値範囲内にあり、
前記表示パネルは、複数の第二発光素子を更に含み、
各々の前記第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第二アノード、第二発光パターン及び第二カソードを含み、前記第二アノードは、第二方向に沿って対向して設けられた第五エッジ部分及び第六エッジ部分と、前記第五エッジ部分と前記第六エッジ部分との間に位置する第二中間部分とを含み、前記第二中間部分の前記ベース上での正投影は、前記第二発光パターンの前記ベース上での正投影と重なり合い、
前記第二中間部分の前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影と少なくとも部分的に重なり、前記第二中間部分の前記ベース上での正投影は、対応する前記データ線パターンの前記ベース上での正投影と少なくとも部分的に重なり、
前記第二発光パターンは、第二対称軸に関して対称であり、前記第二対称軸は、前記第一方向に沿って延在し、前記第二対称軸の前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影の内部に位置し、
前記表示パネルは、複数の第三発光素子を更に含み、
各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた2つのサブ発光素子を含み、各々の前記サブ発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第三アノード、第三発光パターン及び第三カソードを含み、前記第三アノードは、前記第二方向に沿って対向して設けられた第七エッジ部分及び第八エッジ部分と、前記第七エッジ部分と前記第八エッジ部分との間に位置する第三中間部分とを含み、前記第三中間部分の前記ベース上での正投影は、前記第三発光パターンの前記ベース上での正投影と重なり合い、
前記第三中間部分の前記ベース上での正投影は、対応する前記データ線パターンの前記ベース上での正投影と少なくとも部分的に重なり、
前記第七エッジ部分の前記ベース上での正投影は、対応する電源信号線パターンの前記ベース上での正投影と少なくとも部分的に重なる、請求項1に記載の表示パネル。 - 請求項1~12の何れか一項に記載の表示パネルを含む、表示装置。
- 表示パネルの製作方法であって、前記表示パネルは、アレイ状に並べられた複数のサブ画素エリアを含み、前記製作方法は、
電源信号線層、データ線層及び補償機能層を含む機能膜層であって、前記電源信号線層が、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層が、各前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンが、第一方向に沿って延在する第一部分を含み、前記データ線パターンが、前記第一方向に沿って延在し、前記補償機能層が、少なくとも1つの前記サブ画素エリアに設けられた補償機能パターンを含む機能膜層を、ベース上に製作することと、
複数の第一発光素子であって、各々の前記第一発光素子が何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第一アノード、第一発光パターン及び第一カソードを含み、前記第一アノードの前記ベース上での正投影が、対応する前記電源信号線パターンの前記ベース上での正投影とは第一オーバーラップ領域があり、対応する前記データ線パターンの前記ベース上での正投影とは第二オーバーラップ領域があり、対応する前記補償機能パターンの前記ベース上での正投影とは第三オーバーラップ領域があり、前記第二オーバーラップ領域が、前記第一オーバーラップ領域と前記第三オーバーラップ領域との間に位置する複数の第一発光素子を、前記機能膜層における前記ベースとは反対側に製作することとを含み、
前記第一アノードは、第二方向に沿って対向して設けられた第一エッジ部分及び第二エッジ部分と、前記第一エッジ部分と前記第二エッジ部分との間に位置する第一中間部分とを含み、前記第二方向と前記第一方向とは交差し、
前記第一エッジ部分の前記ベース上での正投影は、前記第一オーバーラップ領域を含み、前記第二エッジ部分の前記ベース上での正投影は、前記第三オーバーラップ領域を含み、前記第一中間部分の前記ベース上での正投影は、前記第二オーバーラップ領域を含み、
前記第一アノードは、前記第一方向に沿って対向して設けられた第三エッジ部分及び第四エッジ部分を更に含み、前記第一中間部分は、前記第三エッジ部分と第四エッジ部分との間に位置し、前記第三エッジ部分は、前記第一エッジ部分及び前記第二エッジ部分にそれぞれに結合され、前記第四エッジ部分は、前記第一エッジ部分及び前記第二エッジ部分にそれぞれに結合され、
前記第一アノードは、本体部分及びビアホール接続部分を含み、前記本体部分は、前記第一エッジ部分、前記第二エッジ部分、前記第三エッジ部分、前記第四エッジ部分及び前記第一中間部分を含み、前記本体部分は、中心対称パターンである、表示パネルの製作方法。
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