JP2024028766A - 表示パネル及びその製作方法、表示装置 - Google Patents

Abstract

【課題】色ずれを抑制する表示パネル。【解決手段】表示パネルは、ベース、及び複数の第一発光素子を含み、、各サブ画素エリアに設けられた電源信号線パターン（ＶＤＤ１、ＶＤＤ２）を含み、各サブ画素エリアに設けられたデータ線パターンを含み、補償機能層は、少なくとも１つのサブ画素エリアに設けられた補償機能パターン（４０１）を含み、第一発光素子は、積層して設けられた第一アノード（５０１）、第一発光パターン（６０１）及び第一カソードを含み、第一アノードのベース上での正投影は、対応する電源信号線パターンのベース上での正投影とは第一オーバーラップ領域があり、対応するデータ線パターンのベース上での正投影とは第二オーバーラップ領域があり、対応する補償機能パターンのベース上での正投影とは第三オーバーラップ領域があり、第二オーバーラップ領域は、第一オーバーラップ領域と第三オーバーラップ領域との間に位置する。【選択図】図１５

Description

本開示は、表示の技術分野に関し、特に、表示パネル及びその製作方法、表示装置に関
する。

アクティブマトリックス有機発光ダイオード（英語：Ａｃｔｉｖｅ－ｍａｔｒｉｘ ｏ
ｒｇａｎｉｃ ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、略称：ＡＭＯＬＥＤ）表示
製品は、その高輝度、低消費電力、高速応答、高精細度、優れた可撓性、高発光効率等の
利点から、いろいろな分野で幅広く利用されている。

一方で、ＡＭＯＬＥＤ表示製品の応用範囲が広がるにつれ、ＡＭＯＬＥＤ表示製品の表
示品質に対する要求もますます高まっており、その中でも、表示製品による表示時に発生
し易い色ずれ現象が人々から広く注目されている。

本開示の目的は、表示パネル及びその製作方法、表示装置を提供することにある。

本開示の第一局面は、表示パネルであって、ベースと、前記ベース上に設けられた機能
膜層と、前記機能膜層における前記ベースとは反対側に設けられた複数の第一発光素子と
を含み、アレイ状に並べられた複数のサブ画素エリアを更に含み、
前記機能膜層は、電源信号線層、データ線層及び補償機能層を含み、前記電源信号線層
は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層は、
各前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンは
、第一方向に沿って延在する第一部分を含み、前記データ線パターンは、前記第一方向に
沿って延在し、前記補償機能層は、少なくとも１つの前記サブ画素エリアに設けられた補
償機能パターンを含み、
各々の前記第一発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層し
て設けられた第一アノード、第一発光パターン及び第一カソードを含み、前記第一アノー
ドの前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正
投影とは第一オーバーラップ領域があり、対応する前記データ線パターンの前記ベース上
での正投影とは第二オーバーラップ領域があり、対応する前記補償機能パターンの前記ベ
ース上での正投影とは第三オーバーラップ領域があり、前記第二オーバーラップ領域は、
前記第一オーバーラップ領域と前記第三オーバーラップ領域との間に位置する、表示パネ
ルを提供する。

選択的に、前記第一アノードは、第二方向に沿って対向して設けられた第一エッジ部分
及び第二エッジ部分と、前記第一エッジ部分と前記第二エッジ部分との間に位置する第一
中間部分とを含み、前記第二方向と前記第一方向とは交差し、
前記第一エッジ部分の前記ベース上での正投影は、前記第一オーバーラップ領域を含み
、前記第二エッジ部分の前記ベース上での正投影は、前記第三オーバーラップ領域を含み
、前記第一中間部分の前記ベース上での正投影は、前記第二オーバーラップ領域を含む。

選択的に、前記第一エッジ部分の前記ベース上での正投影は、前記第一発光パターンの
前記ベース上での正投影とオーバーラップせず、前記第二エッジ部分の前記ベース上での
正投影は、前記第一発光パターンの前記ベース上での正投影とオーバーラップせず、前記
第一中間部分の前記ベース上での正投影は、前記第一発光パターンの前記ベース上での正
投影とオーバーラップする。

選択的に、前記機能膜層は、ゲート走査線層、初期化信号線層、リセット信号線層及び
発光制御信号線層を更に含み、
前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パターンを含
み、前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを
含み、前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パタ
ーンを含み、前記発光制御信号線層は、各前記サブ画素エリアに設けられた発光制御信号
線パターンを含み、前記ゲート走査線パターン、前記初期化信号線パターン、前記リセッ
ト信号線パターン及び前記発光制御信号線パターンは、何れも第二方向に沿って延在し、
前記第二方向と前記第一方向とは交差する。

選択的に、前記第一アノードは、前記第一方向に沿って対向して設けられた第三エッジ
部分及び第四エッジ部分を更に含み、前記第一中間部分は、前記第三エッジ部分と第四エ
ッジ部分との間に位置し、前記第三エッジ部分は、それぞれ前記第一エッジ部分及び前記
第二エッジ部分に結合され、前記第四エッジ部分は、それぞれ前記第一エッジ部分及び前
記第二エッジ部分に結合され、
前記第一中間部分の前記ベース上での正投影と、対応する前記ゲート走査線パターンの
前記ベース上での正投影、及び対応する前記リセット信号線パターンの前記ベース上での
正投影とには、第六オーバーラップ領域が含まれる。

選択的に、前記第一アノードは、本体部分及びビアホール接続部分を含み、前記本体部
分は、前記第一エッジ部分、前記第二エッジ部分、前記第三エッジ部分、前記第四エッジ
部分及び前記第一中間部分を含み、前記本体部分は、中心対称パターンである。

選択的に、前記第一中間部分は、中心対称パターンであり、前記第一中間部分の前記ベ
ース上での正投影は、前記第一発光パターンの前記ベース上での正投影と重なり合う。

選択的に、前記表示パネルは、第一金属層、第二金属層及び第三金属層を含み、
前記ゲート走査線層、前記リセット信号線層及び前記発光制御信号線層は、前記第一金
属層に位置し、
前記初期化信号線層は、前記第二金属層に位置し、
前記データ線層、前記電源信号線層及び前記補償機能層は、前記第三金属層に位置し、
前記機能膜層は、第一絶縁層及び第二絶縁層を更に含み、前記第一絶縁層は、前記第一
金属層と前記第二金属層との間に位置し、前記第二絶縁層は、前記第二金属層と前記第三
金属層との間に位置する。

選択的に、前記補償機能パターンは、導電材料で製作され、且つ前記初期化信号線パタ
ーンに結合される。

選択的に、前記補償機能パターンは、前記データ線パターンと同じ層に設けられる。

選択的に、前記表示パネルは、複数のサブ画素駆動回路を更に含み、前記複数のサブ画
素駆動回路のうち、第一部分のサブ画素駆動回路は、前記第一発光素子と１対１で対応し
、前記第一部分のサブ画素駆動回路は、対応する前記第一発光素子の発光を駆動するため
のものであり、前記サブ画素駆動回路は、駆動トランジスタ、第一トランジスタ、第二ト
ランジスタ、第四トランジスタ及び蓄積容量を含み、
前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前
記第一トランジスタの第一電極は、前記駆動トランジスタの第二電極に結合され、前記第
一トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第二トランジスタのゲートは、対応する前記リセット信号線パターンに結合され、
前記第二トランジスタの第一電極は、対応する前記初期化信号線パターンに結合され、前
記第二トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前
記第四トランジスタの第一電極は、対応する前記データ線パターンに結合され、前記第四
トランジスタの第二電極は、前記駆動トランジスタの第一電極に結合され、
前記駆動トランジスタの第一電極は、対応する前記電源信号線パターンに結合され、前
記駆動トランジスタの第二電極は、対応する前記第一発光素子に結合され、
前記蓄積容量の第一極板は、前記駆動トランジスタのゲートに結合され、前記蓄積容量
の第二極板は、対応する前記電源信号線パターンに結合される。

選択的に、前記サブ画素駆動回路は、第一導電接続部を更に含み、前記第一トランジス
タの第二電極は、前記第一導電接続部を介して、前記駆動トランジスタのゲートに結合さ
れ、
前記表示パネルは、第三金属層を更に含み、前記第一導電接続部は、前記第三金属層に位
置し、前記第一部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正
投影は、それに対応する第一アノードの前記ベース上での正投影とオーバーラップしない
。

選択的に、前記表示パネルは、複数の第二発光素子及び複数の第三発光素子を更に含み
、各々の前記第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設け
られた第二アノード、第二発光パターン及び第二カソードを含み、各々の前記第三発光素
子は何れも、前記第一方向に沿って対向して設けられた２つのサブ発光素子を含み、各々
の前記サブ発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設け
られた第三アノード、第三発光パターン及び第三カソードを含み、
前記複数のサブ画素駆動回路は、第二部分のサブ画素駆動回路及び第三部分のサブ画素駆
動回路を更に含み、前記第二部分のサブ画素駆動回路は、前記第二発光素子と１対１で対
応し、前記第二部分のサブ画素駆動回路は、対応する前記第二発光素子の発光を駆動する
ためのものであり、前記第三部分のサブ画素駆動回路は、前記サブ発光素子と１対１で対
応し、前記第三部分のサブ画素駆動回路は、対応するサブ発光素子の発光を駆動するため
のものであり、
前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影
は、それに対応する第二アノードの前記電極上での正投影とオーバーラップし、前記第三
部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに
対応する第三アノードの前記ベース上での正投影とオーバーラップする。

選択的に、前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンに直
接接触している。

選択的に、前記第一トランジスタの第一電極の前記ベース上での正投影は、対応する前
記補償機能パターンの前記ベース上での正投影とオーバーラップしない。

選択的に、前記第一トランジスタの第二電極の前記ベース上での正投影は、対応する前
記補償機能パターンの前記ベース上での正投影とオーバーラップしない。

選択的に、前記サブ画素駆動回路は、第七トランジスタを更に含み、前記第七トランジ
スタのゲートは、リセット信号線パターンに結合され、第一部分のサブ画素駆動回路にお
ける第七トランジスタの第二電極は、前記第一アノードに結合され、当該第七トランジス
タの第一電極の前記ベース上での正投影と、対応する前記補償機能パターンの前記ベース
上での正投影との間には、第七オーバーラップ領域があり、前記第七トランジスタの第一
電極は、前記第七オーバーラップ領域に設けられたビアホールを介して、対応する前記補
償機能パターンに結合されることで、当該補償機能パターンを介して、対応する前記初期
化信号線パターンに間接結合される。

選択的に、前記駆動トランジスタのゲートの前記ベース上での正投影は、対応する前記
補償機能パターンの前記ベース上での正投影と少なくとも部分的にオーバーラップする。

選択的に、前記駆動トランジスタのゲートの前記ベース上での正投影と、対応する前記
補償機能パターンの前記ベース上での正投影とには、オーバーラップする第一オーバーラ
ップ部分が含まれ、
前記第一オーバーラップ部分の前記ベース上での正投影は、対応する前記第一アノード
の前記ベース上での正投影と少なくとも部分的にオーバーラップする。

選択的に、前記蓄積容量の第一極板は、前記ゲート走査線パターン及び前記リセット信
号線パターンと同じ材料で設けられ、前記蓄積容量の第二極板は、前記初期化信号線パタ
ーンと同じ材料で設けられ、
前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前
記ベース上での正投影は何れも、対応する前記ゲート走査線パターンの前記ベース上での
正投影と、対応する前記発光制御信号線パターンの前記ベース上での正投影との間に位置
する。

選択的に、前記機能膜層は、ゲート絶縁層と、前記ゲート絶縁層における前記ベースと
は反対側に位置する第一絶縁層とを更に含み、前記蓄積容量の第一極板、前記ゲート走査
線パターン及び前記リセット信号線パターンは、何れも前記ゲート絶縁層における前記ベ
ースとは反対側の表面に位置し、前記蓄積容量の第二極板と前記初期化信号線パターンと
は、何れも前記第一絶縁層における前記ベースとは反対側の表面に位置する。

選択的に、前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第
二極板の前記ベース上での正投影は何れも、対応する前記第一アノードの前記ベース上で
の正投影と部分的にオーバーラップする。

選択的に、前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第
二極板の前記ベース上での正投影は何れも、対応する前記補償機能パターンの前記ベース
上での正投影と部分的にオーバーラップする。

選択的に、前記蓄積容量の第二極板の中心領域は、開口を含み、前記開口の前記ベース
上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影とオーバーラ
ップしない。

選択的に、前記ベースに垂直な方向において、前記補償機能層と前記電源信号線層との
間の厚さの差は、閾値範囲内にあるか、或いは、前記補償機能層と前記データ線層との間
の厚さの差は、閾値範囲内にある。

選択的に、前記表示パネルは、複数の第二発光素子を更に含み、
各々の前記第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設け
られた第二アノード、第二発光パターン及び第二カソードを含み、前記第二アノードは、
前記第二方向に沿って対向して設けられた第五エッジ部分及び第六エッジ部分と、前記第
五エッジ部分と前記第六エッジ部分との間に位置する第二中間部分とを含み、前記第二中
間部分の前記ベース上での正投影は、前記第二発光パターンの前記ベース上での正投影と
重なり合い、
前記第二中間部分の前記ベース上での正投影は、対応する前記電源信号線パターンの前
記ベース上での正投影と少なくとも部分的に重なり、前記第二中間部分の前記ベース上で
の正投影は、対応する前記データ線パターンの前記ベース上での正投影と少なくとも部分
的に重なる。

選択的に、前記第二発光パターンは、第二対称軸に関して対称であり、前記第二対称軸
は、前記第一方向に沿って延在し、前記第二対称軸の前記ベース上での正投影は、対応す
る前記電源信号線パターンの前記ベース上での正投影の内部に位置する。

選択的に、前記表示パネルは、複数の第三発光素子を更に含み、
各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた２つのサ
ブ発光素子を含み、各々の前記サブ発光素子は何れも、前記ベースから遠ざかる方向に沿
って順次に積層して設けられた第三アノード、第三発光パターン及び第三カソードを含み
、前記第三アノードは、前記第二方向に沿って対向して設けられた第七エッジ部分及び第
八エッジ部分と、前記第七エッジ部分と前記第八エッジ部分との間に位置する第三中間部
分とを含み、前記第三中間部分の前記ベース上での正投影は、前記第三発光パターンの前
記ベース上での正投影と重なり合い、
前記第三中間部分の前記ベース上での正投影は、対応する前記データ線パターンの前記
ベース上での正投影と少なくとも部分的に重なり、
前記第七エッジ部分の前記ベース上での正投影は、対応する電源信号線パターンの前記
ベース上での正投影と少なくとも部分的に重なる。

選択的に、前記第一発光素子は、赤サブ画素を含み、前記第二発光素子は、青サブ画素
を含み、前記第三発光素子は、緑サブ画素を含む。

上記表示パネルの技術案に基づいて、本発明の第二局面は、上記表示パネルを含む、表
示装置を提供する。

上記表示パネルの技術案に基づいて、本発明の第三局面は、表示パネルの製作方法であ
って、前記表示パネルは、アレイ状に並べられた複数のサブ画素エリアを含み、前記製作
方法は、
電源信号線層、データ線層及び補償機能層を含む機能膜層であって、前記電源信号線層
が、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層が、
各前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンが
、第一方向に沿って延在する第一部分を含み、前記データ線パターンが、前記第一方向に
沿って延在し、前記補償機能層が、少なくとも１つの前記サブ画素エリアに設けられた補
償機能パターンを含む機能膜層を、ベース上に製作することと、
複数の第一発光素子であって、各々の前記第一発光素子が何れも、前記ベースから遠ざ
かる方向に沿って順次に積層して設けられた第一アノード、第一発光パターン及び第一カ
ソードを含み、前記第一アノードの前記ベース上での正投影が、対応する前記電源信号線
パターンの前記ベース上での正投影とは第一オーバーラップ領域があり、対応する前記デ
ータ線パターンの前記ベース上での正投影とは第二オーバーラップ領域があり、対応する
前記補償機能パターンの前記ベース上での正投影とは第三オーバーラップ領域があり、前
記第二オーバーラップ領域が、前記第一オーバーラップ領域と前記第三オーバーラップ領
域との間に位置する複数の第一発光素子を、前記機能膜層における前記ベースとは反対側
に製作することとを含む、表示パネルの製作方法を提供する。

ここで説明される図面は、本開示のさらなる理解を提供するためのものであり、本開示
の一部を構成し、本開示の例示的な実施例及びその説明は、本開示を解釈するためのもの
であり、本開示に対する不適切な制限を構成しない。

関連技術におけるサブ画素駆動回路のレイアウトの模式図である。 関連技術における前記サブ画素駆動回路の各膜層の構造模式図である。 関連技術における前記サブ画素駆動回路の各膜層の構造模式図である。 関連技術における前記サブ画素駆動回路の各膜層の構造模式図である。 関連技術における前記サブ画素駆動回路の各膜層の構造模式図である。 本開示の実施例によるサブ画素駆動回路の第一構造模式図である。 本開示の実施例によるサブ画素駆動回路の第二構造模式図である。 本開示の実施例によるサブ画素駆動回路に対応する動作タイムチャートである。 本開示の実施例による表示パネルにおけるサブ画素駆動回路の第一レイアウトの模式図である。 図９におけるＡ１Ａ２方向に沿った断面模式図である。 本開示の実施例によるアクティブ層のレイアウトの模式図である。 本開示の実施例による第一ゲート金属層のレイアウトの模式図である。 本開示の実施例による第二ゲート金属層のレイアウトの模式図である。 本開示の実施例によるソースドレイン金属層の第一レイアウトの模式図である。 本開示の実施例による表示パネルにおけるサブ画素駆動回路の第二レイアウトの模式図である。 図１５におけるソースドレイン金属層のレイアウトの模式図である。 図１５におけるＢ１Ｂ２方向に沿った断面模式図である。 図１５におけるＣ１Ｃ２方向に沿った断面模式図である。 本開示の実施例による表示パネルにおけるサブ画素駆動回路の第三レイアウトの模式図である。 本開示の実施例による表示パネルにおけるサブ画素駆動回路の第四レイアウトの模式図である。 本開示の実施例による表示パネルにおけるサブ画素駆動回路の第五レイアウトの模式図である。 図２１におけるＤ１Ｄ２方向に沿った断面模式図である。 図２１におけるＥ１Ｅ２方向に沿った断面模式図である。 本開示の実施例による１画素ユニットに対応するサブ画素駆動回路のレイアウトの模式図である。 本開示の実施例による第一アノードの構造模式図である。 本開示の実施例による第二アノードの構造模式図である。 本開示の実施例による第三アノードの構造模式図である。

本開示の実施例による表示パネル及びその製作方法、表示装置を更に説明するために、
以下、明細書図面を参照して詳しく述べる。

ＡＭＯＬＥＤ表示パネルの構造は、ベースと、ベース上に設けられた複数のサブ画素駆
動回路と、前記サブ画素駆動回路における前記ベースとは反対側に設けられた複数の発光
素子とを含み、前記発光素子は、前記サブ画素駆動回路と１対１で対応し、前記サブ画素
駆動回路は、対応する発光素子の発光を駆動することで、表示パネルの表示機能を実現す
るためのものである。

関連技術において、前記サブ画素駆動回路は、図１に示すように、一般的に複数の薄膜
トランジスタを含み、図１には、前記サブ画素駆動回路が７つの薄膜トランジスタＭ１～
Ｍ７を含むときの当該７つの薄膜トランジスタの具体的なレイアウト方式が示されており
、この方式に従ってレイアウトする場合、前記サブ画素駆動回路は、図２に示すようなア
クティブ層、図３に示すような第一金属層、図４に示すような第二金属層、及び図５に示
すような第三金属層を含み、前記アクティブ層は、各薄膜トランジスタのチャネルエリア
を形成するためのアクティブパターン（例えば、図２における破線枠内の部分）と、前記
アクティブパターンに結合されて導電性能を有するドープアクティブパターン（例えば、
図２における破線枠外の部分）とを含み、前記第一金属層は、各薄膜トランジスタのゲー
トと、前記ゲートに結合される走査信号線パターンＧＡＴＥと、前記サブ画素駆動回路に
おける蓄積容量の一方の極板ＣＥ１と、リセット信号線パターンＲＳＴと、発光制御信号
線パターンＥＭとを含み、前記第二金属層は、初期化信号線パターンＶＩＮＴと、前記サ
ブ画素駆動回路における蓄積容量の他方の電極板ＣＥ２とを含み、前記第三金属層は、デ
ータ線パターンＤＡＴＡと、電源信号線パターンＶＤＤと、いくつかの導電接続部（例え
ば、符号３４１～３４３）とを含む。

留意されたいのは、図１に示すように、サブ画素駆動回路のレイアウトの際、別々の層
に設けられた機能パターン間の結合を実現するために、いくつかのビアホール（例えば、
符号３８１～３８８）が設けられてもよい。

図６及び図７に示すように、本開示は、表示パネルを提供し、当該表示パネルは、複数
のサブ画素駆動回路を含み、例示的に、各々のサブ画素駆動回路は、７つの薄膜トランジ
スタ及び１つの容量を含み、前記表示パネルは、初期化信号線パターンＶＩＮＴ、ゲート
走査線パターンＧＡＴＥ、発光制御信号線パターンＥＭ、リセット制御信号線パターンＲ
ＳＴ、データ線パターンＤＡＴＡ及び電源信号線パターンＶＤＤを更に含み、各パターン
は何れも、前記表示パネルのサブ画素エリアに１対１で対応して位置する。

前記複数のサブ画素駆動回路は、アレイをなすように分布され、且つ前記表示パネルの
サブ画素エリアに１対１で対応して位置し、前記複数のサブ画素駆動回路は、複数行のサ
ブ画素駆動回路及び複数列のサブ画素駆動回路に区画可能であり、同じ行に位置するサブ
画素駆動回路に対応する前記初期化信号線パターンＶＩＮＴは、順次に電気的に接続され
、一体構造として形成され、同じ行に位置するサブ画素駆動回路に対応する前記ゲート走
査線パターンＧＡＴＥは、順次に電気的に接続され、一体構造として形成され、同じ行に
位置するサブ画素駆動回路に対応する前記発光制御信号線パターンＥＭは、順次に電気的
に接続され、一体構造として形成され、同じ行に位置するサブ画素駆動回路に対応する前
記リセット制御信号線パターンＲＳＴは、順次に電気的に接続され、一体構造として形成
され、同じ列に位置するサブ画素駆動回路に対応する前記データ線パターンＤＡＴＡは、
順次に電気的に接続され、一体構造として形成され、同じ列に位置するサブ画素駆動回路
に対応する前記電源信号線パターンＶＤＤは、順次に電気的に接続され、一体構造として
形成される。

例示的に、各行のサブ画素駆動回路は何れも、Ｘ方向に沿って順次に配列された複数の
サブ画素駆動回路を含み、前記初期化信号線パターンＶＩＮＴ、ゲート走査線パターンＧ
ＡＴＥ、発光制御信号線パターンＥＭ及びリセット制御信号線パターンＲＳＴは、何れも
前記Ｘ方向に沿って延在し、各行のサブ画素駆動回路に含まれる複数のサブ画素駆動回路
の何れも、それぞれ、対応する初期化信号線パターンＶＩＮＴ、ゲート走査線パターンＧ
ＡＴＥ、発光制御信号線パターンＥＭ、リセット制御信号線パターンＲＳＴに結合可能で
あり、各列のサブ画素駆動回路は何れも、Ｙ方向に沿って順次に配列された複数のサブ画
素駆動回路を含み、前記データ線パターンＤＡＴＡ及び電源信号線パターンＶＤＤは、何
れも前記Ｙ方向に沿って延在し、各列のサブ画素駆動回路に含まれる複数のサブ画素駆動
回路の何れも、それぞれ、対応するデータ線パターンＤＡＴＡ及び電源信号線パターンＶ
ＤＤに結合可能である。

図６に示すように、表示パネルに含まれる各サブ画素駆動回路は何れも、第一トランジ
スタＴ１、第二トランジスタＴ２、第三トランジスタＴ３、第四トランジスタＴ４、第五
トランジスタＴ５、第六トランジスタＴ６、第七トランジスタＴ７及び蓄積容量Ｃｓｔを
含んでもよく、第一トランジスタＴ１、第二トランジスタＴ２、第三トランジスタＴ３、
第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６、第七トランジス
タＴ７は、何れもＰ型のトランジスタを採用可能である。

前記第一トランジスタＴ１は、ダブルゲート構造であり、第一トランジスタＴ１のゲー
ト２０１ｇは、対応するゲート走査線パターンＧＡＴＥに結合され、第一トランジスタＴ
１のソースＳ１は、第三トランジスタＴ３のドレインＤ３に結合され、第一トランジスタ
Ｔ１のドレインＤ１は、第三トランジスタＴ３のゲート２０３ｇに結合される。

第二トランジスタＴ２は、ダブルゲート構造であり、第二トランジスタＴ２のゲート２
０２ｇは、対応する第一リセット信号線パターンＲＳＴ１に結合され、第二トランジスタ
Ｔ２のソースＳ２は、対応する第一初期化信号線パターンＶＩＮＴ１に結合され、第二ト
ランジスタＴ２のドレインＤ２は、第三トランジスタＴ３のゲート２０３ｇに結合される
。

第四トランジスタＴ４のゲート２０４ｇは、対応する前記ゲート走査線パターンＧＡＴ
Ｅに結合され、第四トランジスタＴ４のソースＳ４は、対応するデータ線パターンＤＡＴ
Ａに結合され、第四トランジスタＴ４のドレインＤ４は、第三トランジスタＴ３のソース
Ｓ３に結合される。

第五トランジスタＴ５のゲート２０５ｇは、対応する第一発光制御信号線パターンＥＭ
１に結合され、第五トランジスタＴ５のソースＳ５は、対応する電源信号線パターンＶＤ
Ｄに結合され、第五トランジスタＴ５のドレインＤ５は、第三トランジスタＴ３のソース
Ｓ３に結合される。

第六トランジスタＴ６のゲート２０６ｇは、対応する第二発光制御信号線パターンＥＭ
２に結合され、第六トランジスタＴ６のソースＳ６は、第三トランジスタＴ３のドレイン
Ｄ３に結合され、第六トランジスタＴ６のドレインＤ６は、発光素子ＯＬＥＤの第一アノ
ード５０１に結合される。

第七トランジスタＴ７のゲート２０７ｇは、第二リセット信号線パターンＲＳＴ２に結
合され、第七トランジスタＴ７のドレインＤ７は、前記発光素子ＯＬＥＤの第一アノード
５０１に結合され、第七トランジスタＴ７のソースＳ７は、対応する第二初期化信号線パ
ターンＶＩＮＴ２に結合される。

蓄積容量Ｃｓｔの第一極板Ｃｓｔ１が第三トランジスタＴ３のゲート２０３ｇに結合さ
れるため、そのまま第三トランジスタＴ３のゲート２０３ｇを蓄積容量Ｃｓｔの第一極板
Ｃｓｔ１として兼用可能であり、蓄積容量Ｃｓｔの第二極板Ｃｓｔ２は、対応する電源信
号線パターンＶＤＤに結合される。

図７に示すように、前記第一発光制御信号線パターンＥＭ１と前記第二発光制御信号線
パターンＥＭ２が、同じ発光制御信号線パターンＥＭとして兼用可能であるため、当該発
光制御信号線パターンを介して、第五トランジスタＴ５及び第六トランジスタＴ６のオン
オフ状況を同時に制御可能となる。

図８に示すように、図７の構造によるサブ画素駆動回路の動作の際、各々の動作周期に
は、何れも第一リセット期間Ｐ１、書き込み補償期間Ｐ２、第二リセット期間Ｐ３及び発
光期間Ｐ４が含まれる。

前記第一リセット期間Ｐ１では、第一リセット信号線パターンＲＳＴ１から入力された
第一リセット信号がアクティブレベルにあり、第二トランジスタＴ２がオンとなり、第一
初期化信号線パターンＶＩＮＴ１によって伝送された初期化信号が第三トランジスタＴ３
のゲート２０３ｇに入力されることにより、前フレームで第三トランジスタＴ３に保持さ
れていたゲートソース間電圧Ｖｇｓがクリアされ、第三トランジスタＴ３のゲート２０３
ｇに対するリセットが実現される。

書き込み補償期間Ｐ２では、前記第一リセット信号が非アクティブレベルにあり、第二
トランジスタＴ２がオフとなり、ゲート走査線パターンＧＡＴＥから入力されたゲート走
査信号がアクティブレベルにあり、第一トランジスタＴ１及び第四トランジスタＴ４がオ
ンにするように制御され、データ線パターンＤＡＴＡにデータ信号が書き込まれ、前記第
四トランジスタＴ４を介して第三トランジスタＴ３のソースＳ３に伝送され、それに、第
一トランジスタＴ１及び第四トランジスタＴ４がオンとなることで、第三トランジスタＴ
３がダイオード構造として形成されるため、第一トランジスタＴ１、第三トランジスタＴ
３及び第四トランジスタＴ４の協働動作により、第三トランジスタＴ３に対する閾値電圧
補償が実現され、補償の時間が十分に長い場合、第三トランジスタＴ３のゲート２０３ｇ
の電位が、最終的にＶｄａｔａ＋Ｖｔｈに達するように制御され得、Ｖｄａｔａは、デー
タ信号を表し、Ｖｔｈは、第三トランジスタＴ３の閾値電圧を表す。

第二リセット期間Ｐ３では、前記ゲート走査信号が非アクティブレベルにあり、第一ト
ランジスタＴ１及び第四トランジスタＴ４が何れもオフとなり、第二リセット信号線パタ
ーンＲＳＴ２から入力された第二リセット信号がアクティブレベルにあり、第七トランジ
スタＴ７がオンにするように制御され、第一初期化信号線パターンＶＩＮＴ１によって伝
送された第一初期化信号が発光素子ＯＬＥＤのアノードに入力され、発光素子ＯＬＥＤが
発光しないように制御される。

発光期間Ｐ４では、発光制御信号線パターンＥＭに書き込まれた発光制御信号がアクテ
ィブレベルにあり、第五トランジスタＴ５及び第六トランジスタＴ６がオンにするように
制御されることで、電源信号線パターンＶＤＤによって伝送された電源信号が第三トラン
ジスタＴ３のソースＳ３に入力され、それに、第三トランジスタＴ３のゲート２０３ｇが
Ｖｄａｔａ＋Ｖｔｈに保持されることで、第三トランジスタＴ３がオンとなり、第三トラ
ンジスタＴ３に対応するゲートソース間電圧がＶｄａｔａ＋Ｖｔｈ－Ｖｄｄとなり、Ｖｄ
ｄは電源信号に対応する電位であり、当該ゲートソース間電圧に基づいて生成されたリー
ク電流が、対応する発光素子ＯＬＥＤのアノードに流れて、対応する発光素子ＯＬＥＤの
発光を駆動する。

図９及び図１０に示すように、図９には、隣接する３つのサブ画素駆動回路のレイアウ
トの模式図が示されており、上記サブ画素駆動回路の製作の際、サブ画素駆動回路に対応
する各膜層のレイアウトとしては、
ベース７０から遠ざかる方向に沿って順次に積層して設けられたアクティブ層（通常、低
温ポリシリコン層）、ゲート絶縁層ＧＩ１、第一ゲート金属層、第一層間絶縁層ＧＩ２、
第二ゲート金属層、第二層間絶縁層ＩＬＤ、第一ソースドレイン金属層及び平坦層ＰＬＮ
となる。

図１１に示すように、アクティブ層は、サブ画素駆動回路における各トランジスタのチ
ャネルエリア（例えば、１０１ｐｇ～１０７ｐｇ）、ソース形成エリア（例えば、１０１
ｐｓ～１０７ｐｓ）及びドレイン形成エリア（例えば、１０１ｐｄ～１０７ｐｄ）を形成
するためのものであり、ソース形成エリア及びドレイン形成エリアに対応するアクティブ
層は、ドーピング作用により、その導電性能が、チャネルエリアに対応するアクティブ層
よりも良好であり、当該ソース形成エリアに対応するアクティブ層は、各トランジスタの
ソース（例えば、Ｓ１～Ｓ７）として使用可能であり、当該ドレイン形成エリアに対応す
るアクティブ層は、各トランジスタのドレイン（例えば、Ｄ１～Ｄ７）として使用可能で
ある。

図１２に示すように、第一ゲート金属層は、サブ画素駆動回路における各トランジスタ
のゲート（例えば、２０１ｇ～２０７ｇ）、並びに、表示パネルに含まれるゲート走査信
号線パターンＧＡＴＥ、発光制御信号線パターンＥＭ、第一リセット信号線パターンＲＳ
Ｔ１及び第二リセット信号線パターンＲＳＴ２等の構造を形成するためのものであり、そ
のうち、各々のサブ画素駆動回路における第三トランジスタＴ３のゲート２０３ｇは、何
れも当該サブ画素駆動回路における蓄積容量Ｃｓｔの第一極板Ｃｓｔ１として兼用される
。

図１３に示すように、第二ゲート金属層は、蓄積容量Ｃｓｔの第二極板Ｃｓｔ２と、シ
ールドパターン３０１（第一トランジスタＴ１に対応する両チャネルエリアの間のアクテ
ィブ層を遮蔽するためのもの）と、表示パネルに含まれる第一初期化信号線パターンＶＩ
ＮＴ１及び第二初期化信号線パターンＶＩＮＴ２とを形成するためのものである。

図９及び図１４に示すように、第一ソースドレイン金属層は、表示パネルに含まれるデ
ータ線パターン（例えば、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３）及び電源信号線パター
ン（例えば、ＶＤＤ１、ＶＤＤ２、ＶＤＤ３）を形成するためのものである。

より具体的に、引き続き図９、図１１及び図１２を参照して、第一トランジスタＴ１の
ゲート２０１ｇは、第一チャネルエリア１０１ｐｇを覆い、第一トランジスタＴ１のソー
スＳ１は、第一ソース形成エリア１０１ｐｓに位置し、第一トランジスタＴ１のドレイン
Ｄ１は、第一ドレイン形成エリア１０１ｐｄに位置する。

第二トランジスタＴ２のゲート２０２ｇは、第二チャネルエリア１０２ｐｇを覆い、第
二トランジスタＴ２のソースＳ２は、第二ソース形成エリア１０２ｐｓに位置し、第二ト
ランジスタＴ２のドレインＤ２は、第二ドレイン形成エリア１０２ｐｄに位置する。

第三トランジスタＴ３のゲート２０３ｇは、第三チャネルエリア１０３ｐｇを覆い、第
三トランジスタＴ３のソースＳ３は、第三ソース形成エリア１０３ｐｓに位置し、第三ト
ランジスタＴ３のドレインＤ３は、第三ドレイン形成エリア１０３ｐｄに位置する。

第四トランジスタＴ４のゲート２０４ｇは、第四チャネルエリア１０４ｐｇを覆い、第
四トランジスタＴ４のソースＳ４は、第四ソース形成エリア１０４ｐｓに位置し、第四ト
ランジスタＴ４のドレインＤ４は、第四ドレイン形成エリア１０４ｐｄに位置する。

第五トランジスタＴ５のゲート２０５ｇは、第五チャネルエリア１０５ｐｇを覆い、第
五トランジスタＴ５のソースＳ５は、第五ソース形成エリア１０５ｐｓに位置し、第五ト
ランジスタＴ５のドレインＤ５は、第五ドレイン形成エリア１０５ｐｄに位置する。

第六トランジスタＴ６のゲート２０６ｇは、第六チャネルエリア１０６ｐｇを覆い、第
六トランジスタＴ６のソースＳ６は、第六ソース形成エリア１０６ｐｓに位置し、第六ト
ランジスタＴ６のドレインＤ６は、第六ドレイン形成エリア１０６ｐｄに位置する。

第七トランジスタＴ７のゲート２０７ｇは、第七チャネルエリア１０７ｐｇを覆い、第
七トランジスタＴ７のソースＳ７は、第七ソース形成エリア１０７ｐｓに位置し、第七ト
ランジスタＴ７のドレインＤ７は、第七ドレイン形成エリア１０７ｐｄに位置する。

第三トランジスタＴ３のゲート２０３ｇは、蓄積容量Ｃｓｔの第一極板Ｃｓｔ１として
兼用され、蓄積容量Ｃｓｔの第二極板Ｃｓｔ２は、電源信号線ＶＤＤに結合される。

引き続き図９を参照して、図９には、赤発光素子及び青発光素子が示されており、前記
赤発光素子及び前記青発光素子の少なくとも１つに含まれるアノードは、電源信号線パタ
ーン及びデータ線パターンを同時に覆うことができ、例示的に、前記青発光素子に含まれ
るアノードパターン９０１は、電源信号線パターンＶＤＤ１及びデータ線パターンＤＡＴ
Ａ１を同時に覆っており、前記赤発光素子に含まれるアノードパターン９０２は、電源信
号線パターンＶＤＤ２及びデータ線パターンＤＡＴＡ２を同時に覆っており、電源信号線
パターン及びデータ線パターンが何れも、縦方向（例えば、Ｙ方向）に沿って延在する完
全な短冊形のパターンであるため、上記レイアウト方式によれば、アノードパターンは、
縦方向の延在方向に生じる段差が小さくなり、発光素子に発生する色ずれ現象の改善に有
利である。

上記表示パネルによれば、発光素子に発生する色ずれ現象がある程度改善されるが、図
１０から判明できるように、電源信号線パターンＶＤＤとデータ線パターンＤＡＴＡとは
、横方向の延在方向（例えば、Ｘ方向）に段差が発生し得るため、その後で形成されるア
ノードパターン９０２は、横方向の延在方向に傾斜が発生し、ひいては、アノードパター
ン９０２に形成される有機発光材料層８０２も傾斜してしまい、その結果、表示パネルに
よる表示の際、依然として色ずれ現象がある。

上記問題の存在に基づいて、図１５及び図１７に示すように、本開示の実施例は、表示
パネルであって、ベース５０と、前記ベース５０上に設けられた機能膜層と、前記機能膜
層における前記ベース５０とは反対側に設けられた複数の第一発光素子とを含み、アレイ
状に並べられた複数のサブ画素エリアを更に含み、
前記機能膜層は、電源信号線層、データ線層及び補償機能層を含み、前記電源信号線層
は、各前記サブ画素エリアに設けられた電源信号線パターン（例えば、図１５におけるＶ
ＤＤ１及びＶＤＤ２）を含み、前記データ線層は、各前記サブ画素エリアに設けられたデ
ータ線パターン（例えば、図１５におけるＤＡＴＡ１及びＤＡＴＡ２）を含み、前記電源
信号線パターンは、第一方向に沿って延在する第一部分を含み、前記データ線パターンは
、前記第一方向に沿って延在し、前記補償機能層は、少なくとも１つの前記サブ画素エリ
アに設けられた補償機能パターン４０１を含み、
各々の前記第一発光素子は何れも、前記ベース５０から遠ざかる方向に沿って順次に積
層して設けられた第一アノード５０１、第一発光パターン６０１及び第一カソードを含み
、前記第一アノード５０１の前記ベース５０上での正投影は、対応する前記電源信号線パ
ターンの前記ベース５０上での正投影とは第一オーバーラップ領域Ｆ１があり、対応する
前記データ線パターンの前記ベース５０上での正投影とは第二オーバーラップ領域Ｆ２が
あり、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とは第三オー
バーラップ領域Ｆ３があり、前記第二オーバーラップ領域Ｆ２は、前記第一オーバーラッ
プ領域Ｆ１と前記第三オーバーラップ領域Ｆ３との間に位置する、表示パネルを提供して
いる。

具体的に、アレイ状に並べられた複数のサブ画素エリアは、第一方向に沿って延在する
サブ画素エリア列、及び第二方向に沿って延在するサブ画素エリア行に区画可能であり、
前記サブ画素エリア列は、前記第一方向に沿って配列された複数のサブ画素エリアを含み
、前記サブ画素エリア行は、前記第二方向に沿って配列された複数のサブ画素エリアを含
み、前記第一方向と前記第二方向とは交差し、例示的に、前記第一方向には、Ｙ方向が含
まれ、前記第二方向には、Ｘ方向が含まれる。

前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、
前記電源信号線パターンは、選択的に、格子状とされてもよく、当該格子状の電源信号線
パターンは、前記第一方向に沿って延在する第一部分を含む。前記電源信号線パターンは
、前記サブ画素エリアと１対１で対応し、前記電源信号線パターンは、対応する前記サブ
画素エリアに位置し、同じ列に位置するサブ画素エリアに対応する各前記電源信号線パタ
ーンＶＤＤは、順次に電気的に接続され、一体構造として形成される。

前記データ線層は、各前記サブ画素エリアに設けられたデータ線パターンを含み、前記
データ線パターンは、前記第一方向に沿って延在し、前記データ線パターンは、前記サブ
画素エリアと１対１で対応し、前記データ線パターンは、対応する前記サブ画素エリアに
位置し、同じ列に位置するサブ画素エリアに対応する各前記データ線パターンＤＡＴＡは
、順次に電気的に接続され、一体構造として形成される。

前記表示パネルは、前記機能膜層における前記ベース５０とは反対側に位置する複数の
第一発光素子を更に含み、前記第一発光素子は、前記ベース５０から遠ざかる方向に沿っ
て順次に積層して設けられた第一アノード５０１、第一発光パターン６０１及び第一カソ
ードを含み、表示パネルの動作の際、前記第一アノード５０１に駆動信号が供給され、前
記第一カソードに共通信号が供給されることで、前記第一アノード５０１と前記第一カソ
ードとの間に電界が発生し、その結果、前記第一発光パターン６０１が、対応する色の光
を発するように制御され、例示的に、前記第一発光素子は、赤発光素子を含み、赤色光を
発することができる。

前記補償機能層は、少なくとも１つの前記サブ画素エリアに設けられた補償機能パター
ン４０１を含み、例示的に、前記補償機能パターン４０１は、前記第一発光素子と１対１
で対応し、
前記表示パネルのレイアウトの際、先ずベース５０上に機能膜層を形成し、次に当該機
能膜層における前記ベース５０とは反対側に第一発光素子を製作し、前記機能膜層のレイ
アウトの際、前記電源信号線パターンと前記データ線パターンとは、前記第二方向に沿っ
て交互に配列されてもよく、前記補償機能パターン４０１は、対応する第一発光素子の付
近に設けられてもよく、例示的に、前記第一発光素子中の前記第一アノード５０１の前記
ベース５０上での正投影は、対応する前記電源信号線パターンの前記ベース５０上での正
投影とは第一オーバーラップ領域Ｆ１があり、対応する前記データ線パターンの前記ベー
ス５０上での正投影とは第二オーバーラップ領域Ｆ２があり、対応する前記補償機能パタ
ーン４０１の前記ベース５０上での正投影とは第三オーバーラップ領域Ｆ３があり、前記
第二オーバーラップ領域Ｆ２は、前記第一オーバーラップ領域Ｆ１と前記第三オーバーラ
ップ領域Ｆ３との間に位置する。

上記表示パネルの具体的な構造から分かるように、本開示の実施例による表示パネルに
おいて、前記補償機能パターン４０１は、前記電源信号線パターンと前記データ線パター
ンとが前記第一アノード５０１の下方で生じる段差を補償できるため、前記表示パネルで
は、第一発光素子に含まれる第一アノード５０１によって、部分的に対応する前記電源信
号線パターン、部分的に対応する前記データ線パターン、及び少なくとも部分的に対応す
る補償機能パターン４０１が同時に覆われる場合、当該第一アノード５０１は、高い平坦
度を有することができ、その結果、表示パネルによる表示時に発生する色ずれ現象が効果
的に低減される。

図２５に示すように、いくつかの実施例において、前記第一アノード５０１は、第二方
向に沿って対向して設けられた第一エッジ部分５０１ａ１及び第二エッジ部分５０１ａ２
と、前記第一エッジ部分５０１ａ１と前記第二エッジ部分５０１ａ２との間に位置する第
一中間部分５０１ａ５とを含み、前記第二方向と前記第一方向とは交差し、前記第一エッ
ジ部分５０１ａ１の前記ベース５０上での正投影は、前記第一オーバーラップ領域Ｆ１を
含み、前記第二エッジ部分５０１ａ２の前記ベース５０上での正投影は、前記第三オーバ
ーラップ領域Ｆ３を含み、前記第一中間部分５０１ａ５の前記ベース５０上での正投影は
、前記第二オーバーラップ領域Ｆ２を含む。

具体的に、前記第一アノード５０１の具体的な構造は多様であり、例示的に、前記第一
アノード５０１は、第二方向に沿って対向して設けられた第一エッジ部分５０１ａ１及び
第二エッジ部分５０１ａ２と、前記第一エッジ部分５０１ａ１と前記第二エッジ部分５０
１ａ２との間に位置する第一中間部分５０１ａ５とを含み、前記第一エッジ部分５０１ａ
１、前記第二エッジ部分５０１ａ２及び前記中間部分は、何れも前記第一方向に沿って延
在してもよい。

前記第一エッジ部分５０１ａ１の前記ベース５０上での正投影は、対応する前記電源信
号線パターンの前記ベース５０上での正投影とは前記第一オーバーラップ領域Ｆ１を形成
可能であり、前記第一中間部分５０１ａ５の前記ベース５０上での正投影は、対応する前
記データ線パターンの前記ベース５０上での正投影とは前記第二オーバーラップ領域Ｆ２
を形成可能であり、前記第二エッジ部分５０１ａ２の前記ベース５０上での正投影は、対
応する前記補償機能パターン４０１の前記ベース５０上での正投影とは前記第三オーバー
ラップ領域Ｆ３を形成可能である。

上記実施例による表示パネルでは、前記第一アノード５０１における第二方向に沿って
対向して設けられた第一エッジ部分５０１ａ１及び第二エッジ部分５０１ａ２は、それぞ
れ、対応する電源信号線パターン及び対応する補償機能パターン４０１を覆うことができ
、それに、前記第一アノード５０１における第一エッジ部分５０１ａ１と第二エッジ部分
５０１ａ２との間の中間部分は、対応するデータ線パターンを覆うことができるため、前
記第一アノード５０１によって覆われた前記電源信号線パターン、データ信号線パターン
及び補償機能パターン４０１は、前記第一アノード５０１によって覆われた領域に均一に
分布可能となり、その結果、前記第一アノード５０１の平坦度がより好適に保証される。

図１５及び図２５に示すように、いくつかの実施例において、前記第一エッジ部分５０
１ａ１の前記ベース５０上での正投影は、前記第一発光パターン６０１の前記ベース５０
上での正投影とオーバーラップせず、前記第二エッジ部分５０１ａ２の前記ベース５０上
での正投影は、前記第一発光パターン６０１の前記ベース５０上での正投影とオーバーラ
ップせず、前記第一中間部分５０１ａ５の前記ベース５０上での正投影は、前記第一発光
パターン６０１の前記ベース５０上での正投影とオーバーラップする。

具体的に、前記第一アノード５０１における前記ベース５０とは反対側の表面に前記第
一発光パターン６０１を形成するとき、前記第一発光パターン６０１の具体的なレイアウ
ト方式は、多様であり、例示的に、前記第一発光パターン６０１の前記ベース５０上での
正投影は、前記第一エッジパターンの前記ベース５０上での正投影と、前記第二エッジパ
ターンの前記ベース５０上での正投影との間に位置し、且つ前記第一中間部分５０１ａ５
の前記ベース５０上での正投影とオーバーラップする。この方式に従って前記第一発光パ
ターン６０１をレイアウトすると、前記第一発光パターン６０１は、前記第一アノード５
０１の中間部位の表面に位置可能となり、前記第一アノード５０１の中間部位の表面は、
より高い平坦度を有するため、前記第一発光パターン６０１の平坦度の向上により有利と
なる。

図２５に示すように、いくつかの実施例において、前記第一中間部分５０１ａ５は、中
心対称パターンであり、前記第一中間部分５０１ａ５の前記ベース５０上での正投影は、
前記第一発光パターン６０１の前記ベース５０上での正投影と重なり合う。

具体的に、前記第一アノード５０１の第一中間部分５０１ａ５は、選択的に、中心対称
パターンとされてもよく、例示的に、前記第一中間部分５０１ａ５の前記ベース５０上で
の正投影は六辺形であり、この場合、前記第一発光パターン６０１の前記ベース５０上で
の正投影が前記第一中間部分５０１ａ５の前記ベース５０上での正投影と重なり合うよう
に構成すると、前記第一発光パターン６０１も中心対称パターンとなり、この構造の前記
第一中間部分５０１ａ５及び前記第一発光パターン６０１によれば、前記第一発光パター
ン６０１の平坦度及び出光の均一性により有利となる。

いくつかの実施例において、前記第三オーバーラップ領域Ｆ３の面積に対する、前記第
一オーバーラップ領域Ｆ１の面積と前記第二オーバーラップ領域Ｆ２の面積との合計の比
は、２：１に近い。

具体的に、前記第一アノード５０１、前記電源信号線パターン、前記データ線パターン
及び前記補償機能パターン４０１のレイアウトの際、前記ベース５０に垂直な方向におい
て、前記第一アノード５０１と前記電源信号線パターン、前記データ線パターン及び前記
補償機能パターン４０１のそれぞれとのオーバーラップ度合を制御することで、前記第一
アノード５０１の平坦度合を調整してもよく、例示的に、前記第三オーバーラップ領域Ｆ
３の面積に対する、前記第一オーバーラップ領域Ｆ１の面積と前記第二オーバーラップ領
域Ｆ２の面積との合計の比が２：１に近くなるように構成してもよい。この構成方式によ
れば、前記第一オーバーラップ面積と、前記第二オーバーラップ面積と前記第三オーバー
ラップ面積とが近くなり、即ち前記第一アノード５０１によって覆われた前記電源信号線
パターン、前記データ線パターン及び前記補償機能パターン４０１の面積が近くなるため
、前記第一アノード５０１の平坦度の向上により有利となる。

図１５に示すように、いくつかの実施例において、前記機能膜層は、ゲート走査線層、
初期化信号線層、リセット信号線層及び発光制御信号線層を更に含み、
前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パターンＧＡ
ＴＥを含み、前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パ
ターンＶＩＮＴを含み、前記リセット信号線層は、各前記サブ画素エリアに設けられたリ
セット信号線パターンＲＳＴを含み、前記発光制御信号線層は、各前記サブ画素エリアに
設けられた発光制御信号線パターンＥＭを含み、前記ゲート走査線パターンＧＡＴＥ、前
記初期化信号線パターンＶＩＮＴ、前記リセット信号線パターンＲＳＴ及び前記発光制御
信号線パターンＥＭは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向と
は交差する。

具体的に、前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パ
ターンＧＡＴＥを含み、前記ゲート走査線パターンＧＡＴＥは、前記第二方向に沿って延
在し、同じ行に位置する各サブ画素エリア対応する前記ゲート走査線パターンＧＡＴＥは
、順次に電気的に接続され、一体構造として形成される。

前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンＶＩ
ＮＴを含み、前記初期化信号線層は、前記第二方向に沿って延在し、同じ行に位置する各
サブ画素エリア対応する前記初期化信号線パターンＶＩＮＴは、順次に電気的に接続され
、一体構造として形成される。

前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターン
ＲＳＴを含み、前記リセット信号線パターンＲＳＴは、前記第二方向に沿って延在し、同
じ行に位置する各サブ画素エリア対応する前記リセット信号線パターンＲＳＴは、順次に
電気的に接続され、一体構造として形成される。

前記発光制御信号線層は、各前記サブ画素エリアに設けられた発光制御信号線パターン
ＥＭを含み、前記発光制御信号線パターンＥＭは、前記第二方向に沿って延在し、同じ行
に位置する各サブ画素エリア対応する前記発光制御信号線パターンＥＭは、順次に電気的
に接続され、一体構造として形成される。

図１５及び図２５に示すように、いくつかの実施例において、前記第一アノード５０１
は、前記第一方向に沿って対向して設けられた第三エッジ部分５０１ａ３及び第四エッジ
部分５０１ａ４を更に含み、前記第一中間部分５０１ａ５は、前記第三エッジ部分５０１
ａ３と第四エッジ部分５０１ａ４との間に位置し、前記第三エッジ部分５０１ａ３は、そ
れぞれ前記第一エッジ部分５０１ａ１及び前記第二エッジ部分５０１ａ２に結合され、前
記第四エッジ部分５０１ａ４は、それぞれ前記第一エッジ部分５０１ａ１及び前記第二エ
ッジ部分５０１ａ２に結合され、前記第一中間部分５０１ａ５の前記ベース５０上での正
投影と、対応する前記ゲート走査線パターンの前記ベース５０上での正投影、及び対応す
る前記リセット信号線パターンの前記ベース５０上での正投影とには、第六オーバーラッ
プ領域が含まれる。

具体的に、前記第一アノード５０１は、前記第一方向に沿って対向して設けられた第三
エッジ部分５０１ａ３及び第四エッジ部分５０１ａ４を更に含み、前記第一中間部分５０
１ａ５は、前記第三エッジ部分５０１ａ３と第四エッジ部分５０１ａ４との間に位置し、
前記第一エッジ部分５０１ａ１、前記第二エッジ部分５０１ａ２、前記第三エッジ部分５
０１ａ３及び前記第四エッジ部分５０１ａ４は、共同で前記中間部分を囲む。

前記第一アノード５０１のレイアウトの際、前記第三エッジ部分５０１ａ３の前記ベー
ス５０上での正投影と、対応する前記初期化信号線パターンＶＩＮＴ（例えば、図１５に
おける第一初期化信号線パターンＶＩＮＴ１）の前記ベース５０上での正投影とには、第
四オーバーラップ領域が形成され、前記第四エッジ部分５０１ａ４の前記ベース５０上で
の正投影と、対応する前記発光制御信号線パターンＥＭの前記ベース５０上での正投影と
には、第五オーバーラップ領域が形成され、前記第一中間部分５０１ａ５の前記ベース５
０上での正投影と、対応する前記ゲート走査線パターンＧＡＴＥの前記ベース５０上での
正投影、及び対応する前記リセット信号線パターンＲＳＴ（例えば、図１５における第一
リセット信号線パターンＲＳＴ１）の前記ベース５０上での正投影とには、第六オーバー
ラップ領域が形成されるように構成してもよい。このレイアウト方式によれば、前記第一
方向に沿って、前記第四オーバーラップ領域と前記第五オーバーラップ領域とは、対向し
て設けられ、前記第六オーバーラップ領域は、前記第四オーバーラップ領域と前記第五オ
ーバーラップ領域との間に位置するため、前記第一アノード５０１によって覆われた前記
初期化信号線パターンＶＩＮＴ、前記発光制御信号線パターンＥＭ、前記ゲート走査線パ
ターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴは、前記第一アノード５０１によ
って覆われた領域に均一に分布可能となり、その結果、前記第一アノード５０１の平坦度
がより好適に保証される。

図２５に示すように、いくつかの実施例において、前記第一アノード５０１は、本体部
分５０１ａ及びビアホール接続部分５０１ｂを含み、前記本体部分５０１ａは、前記第一
エッジ部分５０１ａ１、前記第二エッジ部分５０１ａ２、前記第三エッジ部分５０１ａ３
、前記第四エッジ部分５０１ａ４及び前記第一中間部分５０１ａ５を含み、前記本体部分
５０１ａは、中心対称パターンである。

具体的に、前記第一アノード５０１は、互いに結合された本体部分５０１ａ及びビアホ
ール接続部分５０１ｂを含み、前記本体部分５０１ａにおける前記ベース５０とは反対側
の表面は、前記第一発光パターン６０１の形成用であり、前記ビアホール接続部分５０１
ｂは、ビアホールを介して前記表示パネルにおけるサブ画素駆動回路に結合されて、前記
サブ画素駆動回路から供給された駆動信号を受信するためのものである。

上述した通りに、前記第一アノード５０１が、前記本体部分５０１ａ及び前記ビアホー
ル接続部分５０１ｂを含むように構成することで、前記第一アノード５０１における前記
第一発光パターン６０１の形成用の部分にビアホールが製作されることを回避されるため
、前記第一発光素子の発光効果が保証される。また、前記本体部分５０１ａが、前記第一
エッジ部分５０１ａ１、前記第二エッジ部分５０１ａ２、前記第三エッジ部分５０１ａ３
、前記第四エッジ部分５０１ａ４及び前記第一中間部分５０１ａ５を含むように構成する
とともに、前記本体部分５０１ａが、中心対称パターンであるように構成することで、前
記電源信号線パターンＶＤＤ（例えば、図１５におけるＶＤＤ１）、データ線パターンＤ
ＡＴＡ（例えば、図１５におけるＤＡＴＡ１）、ゲート走査線パターンＧＡＴＥ、リセッ
ト信号線パターンＲＳＴ（例えば、図１５における第一リセット信号線パターンＲＳＴ１
）、発光制御信号線パターンＥＭ、初期化信号線パターンＶＩＮＴ（例えば、図１５にお
ける第一初期化信号線パターンＶＩＮＴ１）における前記第一アノード５０１によって覆
われた部分は、前記第一アノード５０１の下方に均一に分布可能となるため、前記第一ア
ノード５０１の平坦度の向上により有利となる。

図１２、図１３、図１６、図１７及び図１８に示すように、いくつかの実施例において
、前記表示パネルは、第一金属層、第二金属層及び第三金属層を含み、前記ゲート走査線
層、前記リセット信号線層及び前記発光制御信号線層は、前記第一金属層に位置し、前記
初期化信号線層は、前記第二金属層に位置し、前記データ線層、前記電源信号線層及び前
記補償機能層は、前記第三金属層に位置し、前記機能膜層は、第一絶縁層（例えば、図１
７におけるＧＩ２）及び第二絶縁層（例えば、図１７におけるＩＬＤ）を更に含み、前記
第一絶縁層は、前記第一金属層と前記第二金属層との間に位置し、前記第二絶縁層は、前
記第二金属層と前記第三金属層との間に位置する。

具体的に、前記表示パネルのレイアウトの際、同じ方向に沿って延在する機能層パター
ンを同じ層にレイアウトしてもよく、例示的に、前記ゲート走査線層、前記リセット信号
線層及び前記発光制御信号線層が、同じ層に設けられ且つ共同で第一金属層として形成さ
れ、前記データ線層、前記電源信号線層及び前記補償機能層が、同じ層に設けられ且つ共
同で第三金属層として形成されるようにする。

表示パネルの寸法が固定されているため、同じ層にあるレイアウト空間が限られており
、同じ方向に沿って延在する機能層パターンが同じ層にレイアウトされ得ない場合、一部
の機能層パターンを他の膜層にレイアウトしてもよく、例示的に、前記初期化信号線層が
第二金属層として形成され、前記第二金属層と前記第一金属層とが別々の層に設けられる
ようにする。

留意されたいのは、各金属層の製作の際、隣接する金属層の間の短絡の発生を回避する
ために、隣接する金属層の間に絶縁層を形成してもよく、例示的に、前記機能膜層が、第
一絶縁層及び第二絶縁層を更に含み、前記第一絶縁層が、前記第一金属層と前記第二金属
層との間に位置し、前記第二絶縁層が、前記第二金属層と前記第三金属層との間に位置す
るように構成する。

上記実施例による表示パネルでは、同じ方向に沿って延在する機能層パターンを同じ層
にレイアウトし、隣接する導電膜層の間に絶縁層をレイアウトする方式により、表示パネ
ルに含まれる各機能パターンの間の短絡の発生が回避されながら、表示パネルにおけるレ
イアウト空間が最大限に利用され、表示パネルの薄型化の発展により有利となる。

図１５に示すように、いくつかの実施例において、前記補償機能パターン４０１は、導
電材料で製作され、且つ前記初期化信号線パターンＶＩＮＴ（例えば、図１５における第
一初期化信号線パターンＶＩＮＴ１）に結合される。

具体的に、前記補償機能パターン４０１の材質は、実際の必要に応じて設定可能であり
、例示的に、導電材料又は絶縁材料とされてもよく、導電材料で前記補償機能パターン４
０１を製作する場合、前記補償機能パターン４０１を固定信号出力端に結合させて、前記
補償機能パターン４０１に固定電位を持たせるようにしてもよい。こうすれば、前記補償
機能パターン４０１がフローティング状態にあることに起因して前記表示パネル動作の安
定性が影響されてしまうことを回避される。

さらに、前記初期化信号線パターンＶＩＮＴを固定電位出力端として兼用してもよく、
前記初期化信号線パターンＶＩＮＴが、固定電位を持つ初期化信号の伝送用であるため、
前記補償機能パターン４０１を前記初期化信号線パターンＶＩＮＴに結合させることで、
前記初期化信号と同じ固定電位を前記補償機能パターン４０１に持たせることができる。

上記のように、前記初期化信号線パターンＶＩＮＴを前記固定電位出力端として兼用す
ることで、表示基板において、前記補償機能パターン４０１に固定電位を供給するために
専ら使用される固定電位出力端を別途に製作することが回避され、前記機能膜層のレイア
ウト空間が効果的に向上され、しかも、初期化信号線の電圧の強化も実現されるため、初
期化信号線で伝送される初期化信号の電圧は、より安定となり、その結果、サブ画素駆動
回路の安定した動作性能の実現により有利となる。

留意されたいのは、引き続き図５を参照して、前記初期化信号線パターンＶＩＮＴを前
記固定電位出力端として兼用する場合、前記補償機能パターン４０１の前記ベース５０上
での正投影と、前記初期化信号線パターンＶＩＮＴの前記ベース５０上での正投影とには
、オーバーラップ領域があるように構成してもよい。こうして、前記オーバーラップ領域
にビアホールを設ければ、前記補償機能パターン４０１と前記初期化信号線パターンＶＩ
ＮＴとの結合を実現可能となる。

いくつかの実施例において、前記補償機能パターン４０１は、前記データ線パターンＤ
ＡＴＡと同じ層に設けられる。

具体的に、前記補償機能パターン４０１のレイアウトの際、前記補償機能パターン４０
１を前記データ線パターンＤＡＴＡと同じ層に設けてもよく、このレイアウト方式によれ
ば、前記補償機能パターン４０１によって１層が独占されることを回避されるため、前記
表示パネルの薄型化により有利となる。

さらに、前記補償機能パターン４０１を前記データ線パターンＤＡＴＡと同じ材料で設
けてもよく、この構成方式によれば、前記補償機能パターン４０１は、前記データ線パタ
ーンＤＡＴＡと同一パターニングプロセスにて形成可能となるため、表示パネルの製作フ
ローが効果的に簡素化され、表示パネルの製作コストが節約される。

いくつかの実施例において、前記表示パネルは、複数のサブ画素駆動回路を更に含み、
前記複数のサブ画素駆動回路のうち、第一部分のサブ画素駆動回路は、前記第一発光素子
と１対１で対応し、前記第一部分の第一サブ画素駆動回路は、対応する前記第一発光素子
の発光を駆動するためのものであり、前記サブ画素駆動回路は、駆動トランジスタ、第一
トランジスタ、第二トランジスタ、第四トランジスタ及び蓄積容量を含む。

前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンＧＡＴＥに結合
され、前記第一トランジスタの第一電極は、前記駆動トランジスタの第二電極に結合され
、前記第一トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、前記
第二トランジスタのゲートは、対応する前記リセット信号線パターンＲＳＴに結合され、
前記第二トランジスタの第一電極は、対応する前記初期化信号線パターンＶＩＮＴに結合
され、前記第二トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、対応する前記ゲート走査線パターンＧＡＴＥに結合さ
れ、前記第四トランジスタの第一電極は、対応する前記データ線パターンＤＡＴＡに結合
され、前記第四トランジスタの第二電極は、前記駆動トランジスタの第一電極に結合され
、前記駆動トランジスタの第一電極は、対応する前記電源信号線パターンＶＤＤに結合さ
れ、前記駆動トランジスタの第二電極は、対応する前記第一発光素子に結合され、前記蓄
積容量の第一極板は、前記駆動トランジスタのゲートに結合され、前記蓄積容量の第二極
板は、対応する前記電源信号線パターンＶＤＤに結合される。

例示的に、前記機能膜層には、ｎ＋１本の電源信号線パターンＶＤＤ、ｎ＋１本のデー
タ線パターンＤＡＴＡ、ｎ＋１本のゲート走査線パターンＧＡＴＥ、ｎ＋１本の初期化信
号線パターンＶＩＮＴ、ｎ＋１本のリセット信号線パターンＲＳＴ及びｎ＋１本の発光制
御信号線パターンＥＭが含まれ、前記表示パネルは、前記サブ画素エリアと１対１で対応
する複数のサブ画素駆動回路を含み、前記複数のサブ画素駆動回路は、ｎ＋１行のサブ画
素駆動回路に区画可能であるとともに、ｎ＋１列のサブ画素駆動回路に区画可能であり、
前記ｎ＋１本の電源信号線パターンＶＤＤは、ｎ＋１列のサブ画素駆動回路と１対１で対
応し、前記ｎ＋１本のデータ線パターンＤＡＴＡは、ｎ＋１列のサブ画素駆動回路と１対
１で対応し、前記ｎ＋１本のゲート走査線パターンＧＡＴＥは、ｎ＋１行のサブ画素駆動
回路と１対１で対応し、前記ｎ＋１本の初期化信号線パターンＶＩＮＴは、ｎ＋１行のサ
ブ画素駆動回路と１対１で対応し、前記ｎ＋１本のリセット信号線パターンＲＳＴは、ｎ
＋１行のサブ画素駆動回路と１対１で対応し、前記ｎ＋１本の発光制御信号線パターンＥ
Ｍは、ｎ＋１行のサブ画素駆動回路と１対１で対応する。

上記例示的な構造に基づいて、以下、第ｎ行、第ｎ列に位置するサブ画素駆動回路を例
として、その具体的な構造、及び各種信号線パターンとの接続方式を詳しく説明する。

図７及び図１５に示すように、前記サブ画素駆動回路は、駆動トランジスタ（即ち第三
トランジスタＴ３、以下、第三トランジスタＴ３として記載する）、第一トランジスタＴ
１、第二トランジスタＴ２、第四トランジスタＴ４及び蓄積容量Ｃｓｔを含み、前記第一
トランジスタＴ１、前記第二トランジスタＴ２及び前記第四トランジスタＴ４は、Ｐ型の
トランジスタとされる。

前記第一トランジスタＴ１のゲート２０１ｇは、前記ゲート走査線パターンＧＡＴＥに
結合され、前記第一トランジスタＴ１の第一電極（即ちソースＳ１）は、前記第三トラン
ジスタＴ３の第二電極（即ちドレインＤ３）に結合され、前記第一トランジスタＴ１の第
二電極（即ちドレインＤ１）は、前記第三トランジスタＴ３のゲート２０３ｇに結合され
る。

前記第二トランジスタＴ２のゲート２０２ｇは、前記第一リセット信号線パターンＲＳ
Ｔ１に結合され、前記第二トランジスタＴ２の第一電極（即ちソースＳ２）は、前記第一
初期化信号線パターンＶＩＮＴ１に結合され、前記第二トランジスタＴ２の第二電極（即
ちドレインＤ２）は、前記第三トランジスタＴ３のゲート２０３ｇに結合される。

前記第四トランジスタＴ４のゲート２０４ｇは、前記ゲート走査線パターンＧＡＴＥに
結合され、前記第四トランジスタＴ４の第一電極（即ちソースＳ４）は、前記データ線パ
ターンＤＡＴＡに結合され、前記第四トランジスタＴ４の第二電極（即ちドレインＤ４）
は、前記第三トランジスタＴ３の第一電極（即ちソースＳ３）に結合される。

前記第三トランジスタＴ３の第一電極（即ちソースＳ３）は、前記電源信号線パターン
ＶＤＤに結合され、前記第三トランジスタＴ３の第二電極（即ちドレインＤ３）は、対応
する発光素子ＯＬＥＤに結合される。

前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１は、前記第三トランジスタＴ３のゲート２０３
ｇに結合され、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２は、前記電源信号線パターンＶＤ
Ｄに結合される。

いくつかの実施例において、前記機能膜層は、発光制御信号線パターン及び第二リセッ
ト信号線パターンＲＳＴ２を更に含み、前記サブ画素駆動回路は、第五トランジスタ、第
六トランジスタ及び第七トランジスタを更に含み、前記第五トランジスタのゲートは、前
記発光制御信号線パターンに結合され、前記第五トランジスタの第一電極は、前記電源信
号線パターンＶＤＤに結合され、前記第五トランジスタの第二電極は、前記駆動トランジ
スタの第一電極に結合され、前記第六トランジスタのゲートは、前記発光制御信号線パタ
ーンに結合され、前記第六トランジスタの第一電極は、前記駆動トランジスタの第二電極
に結合され、前記第六トランジスタの第二電極は、対応する発光素子に結合され、前記第
七トランジスタのゲートは、前記第二リセット信号線パターンに結合され、前記第七トラ
ンジスタの第一電極は、前記初期化信号線に結合され、前記第七トランジスタの第二電極
は、前記第六トランジスタの第二電極に結合される。

具体的に、引き続き第ｎ行、第ｎ列に位置するサブ画素駆動回路を例として、図７及び
図１５に示すように、前記第五トランジスタＴ５のゲート２０５ｇは、前記発光制御信号
線パターンＥＭに結合され、前記第五トランジスタＴ５の第一電極（即ちソースＳ５）は
、前記電源信号線パターンＶＤＤに結合され、前記第五トランジスタＴ５の第二電極（即
ちドレインＤ５）は、前記駆動トランジスタ（即ち第三トランジスタＴ３）の第一電極（
即ちソースＳ３）に結合される。

前記第六トランジスタＴ６のゲート２０６ｇは、前記発光制御信号線パターンＥＭに結
合され、前記第六トランジスタＴ６の第一電極（即ちソースＳ６）は、前記駆動トランジ
スタ（即ち第三トランジスタＴ３）の第二電極（即ちドレインＤ３）に結合され、前記第
六トランジスタＴ６の第二電極（即ちドレインＤ６）は、対応する発光素子ＯＬＥＤに結
合され、
前記第七トランジスタＴ７のゲート２０７ｇは、前記第二リセット信号線パターンＲＳ
Ｔ２（例示的に、前記第二リセット信号線パターンＲＳＴ２として、第ｎ＋１行のサブ画
素駆動回路に対応するリセット信号線パターンＲＳＴであってもよい）に結合され、前記
第七トランジスタＴ７の第一電極（即ちソースＳ７）は、前記第二初期化信号線パターン
ＶＩＮＴ２（例示的に、前記第二初期化信号線パターンＶＩＮＴ２として、第ｎ＋１行の
サブ画素駆動回路に対応する初期化信号線パターンＶＩＮＴであってもよい）に結合され
、前記第七トランジスタＴ７の第二電極（即ちドレインＤ７）は、前記第六トランジスタ
Ｔ６の第二電極（即ちドレインＤ６）に結合される。

上記実施例による表示パネルでは、前記サブ画素駆動回路が、前記第五トランジスタＴ
５、第六トランジスタＴ６及び第七トランジスタＴ７を含むように構成することで、サブ
画素駆動回路は、発光段階のみで、対応する発光素子ＯＬＥＤの発光を駆動することがで
き、発光素子ＯＬＥＤにおける異常発光現象の発生が回避されるため、表示パネルの表示
品質がより好適に向上される。

図２１及び図２２に示すように、いくつかの実施例において、前記サブ画素駆動回路は
、第一導電接続部７０１を更に含み、前記第一トランジスタＴ１の第二電極（即ちドレイ
ンＤ１）は、前記第一導電接続部７０１を介して前記駆動トランジスタのゲート（即ち第
三トランジスタＴ３のゲート２０３ｇ）に結合され、前記表示パネルは、第三金属層を更
に含み、前記第一導電接続部７０１は、前記第三金属層に位置し、前記第一部分のサブ画
素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第一
アノード５０１の前記ベース上での正投影とオーバーラップしない。

具体的に、補償機能パターン４０１をデータ線パターン（例えば、ＤＡＴＡ１）と前記
第一部分のサブ画素駆動回路に含まれる第一導電接続部との間に設け、当該データ線パタ
ーンを当該第一部分のサブ画素駆動回路における第一アノードの直下に位置させてもよく
、上記構造の表示パネルでは、補償機能パターン４０１により、駆動トランジスタのゲー
ト（即ち第三トランジスタＴ３のゲート２０３ｇ）とデータ線パターン（例えば、ＤＡＴ
Ａ１）とを離隔させることができるため、データ線パターン上での信号変化に起因して前
記駆動トランジスタのゲート電位にクロストークが発生してしまうことをより好適に回避
される。しかも、上記構造の表示パネルによれば、第一導電接続部７０１と前記補償機能
パターン４０１との間の短絡の発生も回避される。

さらに、図２１及び図２３に示すように、前記補償機能パターン４０１は、初期化信号
線パターン（例えば、ＶＩＮＴ１）に結合されて、前記補償機能パターン４０１に固定電
位を持たせることができるため、データ線パターン上での信号変化に起因して前記駆動ト
ランジスタのゲート電位にクロストークが発生してしまうことをより一層に回避される。

また、上記のように、前記第一導電接続部７０１を前記第三金属層に位置させることで
、前記第一導電接続部７０１は、前記第三金属層に含まれる他のパターンと１回のパター
ニングプロセスにて形成可能となるため、表示基板の製作プロセスのフローが好適に簡素
化される。

図２４に示すように、いくつかの実施例において、前記表示パネルは、複数の第二発光
素子及び複数の第三発光素子を更に含み、各々の前記第二発光素子は、前記ベースから遠
ざかる方向に沿って順次に積層して設けられた第二アノード５０２、第二発光パターン６
０２及び第二カソードを含み、各々の前記第三発光素子は何れも、前記第一方向に沿って
対向して設けられた２つのサブ発光素子を含み、各々の前記サブ発光素子は何れも、前記
ベースから遠ざかる方向に沿って順次に積層して設けられた第三アノード５０３、第三発
光パターン６０３及び第三カソードを含み、
前記複数のサブ画素駆動回路は、第二部分のサブ画素駆動回路及び第三部分のサブ画素
駆動回路を更に含み、前記第二部分のサブ画素駆動回路は、前記第二発光素子と１対１で
対応し、前記第二部分のサブ画素駆動回路は、対応する前記第二発光素子の発光を駆動す
るためのものであり、前記第三部分のサブ画素駆動回路は、前記サブ発光素子と１対１で
対応し、前記第三部分のサブ画素駆動回路は、対応するサブ発光素子の発光を駆動するた
めのものであり、
前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影
は、それに対応する第二アノード５０２の前記電極上での正投影とオーバーラップし、前
記第三部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、
それに対応する第三アノード５０３の前記ベース上での正投影とオーバーラップする。

上述した通りに、前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベ
ース上での正投影が、それに対応する第二アノード５０２の前記電極上での正投影とオー
バーラップし、前記第三部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース
上での正投影が、それに対応する第三アノード５０３の前記ベース上での正投影とオーバ
ーラップするように構成することで、前記第二アノード５０２及び前記第三アノード５０
３は、より高い平坦度を有することになる。

図１５に示すように、いくつかの実施例において、前記第一トランジスタＴ１のゲート
２０１ｇは、対応する前記ゲート走査線パターンＧＡＴＥに直接接触している。

具体的に、前記第一トランジスタＴ１のゲート２０１ｇと、対応する前記ゲート走査線
パターンＧＡＴＥとを同じ層に製作し、且つ一体構造として形成することで、前記第一ト
ランジスタＴ１のゲート２０１ｇと、対応する前記ゲート走査線パターンＧＡＴＥとは、
同一パターニングプロセスにて形成可能となるだけでなく、形成された前記第一トランジ
スタのゲートは、対応する前記ゲート走査線パターンＧＡＴＥに直接接触可能であり、前
記第一トランジスタのゲートと、対応する前記ゲート走査線パターンＧＡＴＥとを接続す
るための導電接続部を別途に設ける必要がなくなる。

いくつかの実施例において、前記第二トランジスタのゲート、前記第七トランジスタの
ゲートは何れも、対応する前記ゲート走査線パターンＧＡＴＥとは一体構造とされてもよ
く、又は、前記第二トランジスタのゲート、前記第七トランジスタのゲートは何れも、対
応する前記ゲート走査線パターンＧＡＴＥに直接接触していてもよく、又は、前記第二ト
ランジスタのゲート、前記第七トランジスタのゲートは何れも、対応する前記ゲート走査
線パターンＧＡＴＥの一部とされてもよい。

いくつかの実施例において、前記第一トランジスタの第一電極の前記ベース５０上での
正投影は、対応する前記補償機能パターン４０１の前記ベース５０上での正投影と少なく
とも部分的にオーバーラップし、及び／又は、前記第一トランジスタの第二電極の前記ベ
ース５０上での正投影は、対応する前記補償機能パターン４０１の前記ベース５０上での
正投影と少なくとも部分的にオーバーラップする。

具体的に、図１５に示すように、上記構造のサブ画素駆動回路では、前記補償機能パタ
ーン４０１の前記ベース５０上での正投影が、前記第一トランジスタＴ１の第二電極（即
ち図１５におけるＮ１ノード）の前記ベース５０上での正投影と少なくとも部分的にオー
バーラップするように構成し、及び／又は、前記補償機能パターン４０１の前記ベース５
０上での正投影が、前記第一トランジスタＴ１の第一電極（図１５における１０１ｐｓに
形成されるもの）の前記ベース５０上での正投影と少なくとも部分的にオーバーラップす
るように構成してもよい。

上記構成方式によれば、前記ベース５０に垂直な方向において、前記補償機能パターン
４０１は、前記第一トランジスタＴ１の第二電極、及び／又は、前記第一トランジスタＴ
１の第一電極を覆うことができるため、前記第一トランジスタＴ１の第二電極、及び／又
は、前記第一トランジスタＴ１の第一電極に対してシールドの役割が果たされ、前記第一
トランジスタＴ１に隣接するデータ線パターンＤＡＴＡ上で伝送されるデータ信号が変化
したときの第一トランジスタＴ１へのクロストークを回避され、それに、前記第一トラン
ジスタＴ１の第二電極が前記第三トランジスタＴ３のゲート２０３ｇに結合され、前記第
一トランジスタＴ１の第一電極が前記第三トランジスタＴ３の第二電極に結合されるため
、前記第一トランジスタＴ１に隣接するデータ線パターンＤＡＴＡ上で伝送されるデータ
信号が変化したときの第三トランジスタＴ３へのクロストークをより一層に回避される。

図２１に示すように、いくつかの実施例において、前記第一トランジスタＴ１の第一電
極の前記ベース上での正投影は、対応する前記補償機能パターン４０１の前記ベース上で
の正投影とオーバーラップせず、及び／又は、前記第一トランジスタＴ１の第二電極の前
記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影とオ
ーバーラップしない。

上記構成方式によれば、前記補償機能パターン４０１と前記第一導電接続部７０１との
間に広い距離が空けられ、前記補償機能パターン４０１と前記第一導電接続部７０１との
短絡不良の発生が回避され、しかも、前記第一アノード５０１の平坦度が保証されながら
、前記補償機能パターン４０１と前記シールドパターン３０１との間に寄生容量が形成さ
れることを回避される。

いくつかの実施例において、前記サブ画素駆動回路は、第七トランジスタＴ７を更に含
み、前記第七トランジスタＴ７のゲート２０７ｇは、リセット信号線パターン（例えば、
図１５におけるＲＳＴ２）に結合され、前記第一部分のサブ画素駆動回路における第七ト
ランジスタＴ７の第二電極は、前記第一アノード５０１に結合され、前記第一部分のサブ
画素駆動回路における前記第七トランジスタの第一電極の前記ベース５０上での正投影と
、対応する前記補償機能パターン４０１の前記ベース５０上での正投影との間には、第七
オーバーラップ領域があり、前記第七トランジスタの第一電極は、前記第七オーバーラッ
プ領域に設けられたビアホールを介して、対応する前記補償機能パターン４０１に結合さ
れることで、当該補償機能パターン４０１を介して、対応する前記初期化信号線パターン
ＶＩＮＴに間接結合される。

具体的に、前記第七トランジスタの第一電極の前記ベース５０上での正投影と、対応す
る前記補償機能パターン４０１の前記ベース５０上での正投影との間には、第七オーバー
ラップ領域があれば、当該第七オーバーラップ領域にビアホールを製作可能となるため、
前記第七トランジスタの第一電極は、当該ビアホールを介して前記補償機能パターン４０
１に結合可能となり、それに、前記補償機能パターン４０１が前記初期化信号線に結合さ
れるため、前記補償機能パターン４０１を介した前記第七トランジスタの第一電極と前記
初期化信号線との間接結合が実現できる。

上記実施例において、前記第七トランジスタの第一電極は、前記補償機能パターン４０
１を介して前記初期化信号線間接に結合されることで、前記第七トランジスタの第一電極
と前記初期化信号線とを結合させるために専ら使用される導電接続部の製作が回避され、
表示パネルの製作フローが簡素化され、生産コストが節約される。

留意されたいのは、図１５に示すように、前記補償機能パターン４０１の前記ベース５
０上での正投影は、前記第七トランジスタの第二極の前記ベース５０上での正投影とオー
バーラップしてもよく、又は、図１９に示すように、前記補償機能パターン４０１の前記
ベース５０上での正投影は、前記第七トランジスタの第二極の前記ベース５０上での正投
影とオーバーラップしなくてもよい。

図１５に示すように、いくつかの実施例において、前記駆動トランジスタのゲートの前
記ベース５０上での正投影は、対応する前記補償機能パターン４０１の前記ベース５０上
での正投影と少なくとも部分的にオーバーラップする。

具体的に、引き続き図１５を参照して、前記駆動トランジスタのゲート（即ち前記第三
トランジスタＴ３のゲート２０３ｇ）の前記ベース５０上での正投影が、対応する前記補
償機能パターン４０１の前記ベース５０上での正投影と少なくとも部分的にオーバーラッ
プするように構成することで、前記補償機能パターン４０１は、少なくとも一部の前記駆
動トランジスタのゲートを覆うことができるため、前記駆動トランジスタのゲートに対し
てシールドの役割が果たされ、前記駆動トランジスタに隣接するデータ線パターンＤＡＴ
Ａ上で伝送されるデータ信号が変化したときの駆動トランジスタへのクロストークを回避
され、その結果、前記駆動トランジスタの安定した動作性能が好適に保証される。

引き続き図１５を参照して、いくつかの実施例において、前記駆動トランジスタのゲー
トの前記ベース５０上での正投影と、対応する前記補償機能パターン４０１の前記ベース
５０上での正投影とには、オーバーラップする第一オーバーラップ部分が含まれ、前記第
一オーバーラップ部分の前記ベース５０上での正投影は、対応する前記第一アノード５０
１の前記ベース５０上での正投影と少なくとも部分的にオーバーラップする。

具体的に、上記構成方式によれば、前記ベース５０に垂直な方向において、前記駆動ト
ランジスタのゲートと、前記補償機能パターン４０１と、前記第一アノード５０１とには
、共通のオーバーラップ領域があり、こうして、前記補償機能パターン４０１によれば、
前記駆動トランジスタに隣接するデータ線パターンＤＡＴＡ上で伝送されるデータ信号が
変化したときの駆動トランジスタへのクロストークを回避できるだけでなく、前記第一ア
ノード５０１上で伝送される駆動信号が変化したときの駆動トランジスタへのクロストー
クを回避できる。

さらに、前記補償機能パターン４０１を前記駆動トランジスタのゲートと前記第一アノ
ード５０１との間に設けてもよく、こうして、前記補償機能パターン４０１によれば、前
記第一アノード５０１上で伝送される駆動信号が変化したときの駆動トランジスタへのク
ロストークをより好適に回避できる。

図１５に示すように、いくつかの実施例において、前記蓄積容量Ｃｓｔの第一極板Ｃｓ
ｔ１は、前記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴと同
じ材料で設けられ、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２は、前記初期化信号線パター
ンＶＩＮＴと同じ材料で設けられ、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１の前記ベース
５０上での正投影、及び前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２の前記ベース５０上での
正投影は何れも、対応する前記ゲート走査線パターンＧＡＴＥの前記ベース５０上での正
投影と、対応する前記発光制御信号線パターンＥＭの前記ベース５０上での正投影との間
に位置する。

具体的に、前記表示パネルにおける各機能パターンの製作の際、前記表示パネルにおけ
る一部の機能パターンを同じ材料で製作してもよく、例示的に、前記表示パネルにおける
一部の、導電性能を持つ機能パターンを同じ種類の導電性能を持つ材料で製作し、前記表
示パネルにおける一部の、絶縁性能を持つ機能パターンを同じ種類の絶縁性能を持つ材料
で製作する。

より具体的に、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１が、前記ゲート走査線パターン
ＧＡＴＥ及び前記リセット信号線パターンＲＳＴと同じ材料で設けられ、前記蓄積容量Ｃ
ｓｔの第二極板Ｃｓｔ２が、前記初期化信号線パターンＶＩＮＴと同じ材料で設けられる
ようにしてもよく、この構成方式によれば、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１、前
記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴの製作の際、同
じプロセス機器を使用して同じ製作環境で形成されることができ、同様に、前記蓄積容量
Ｃｓｔの第二極板Ｃｓｔ２及び前記初期化信号線パターンＶＩＮＴの製作の際、同じプロ
セス機器を使用して同じ製作環境でも形成され得、したがって、この構成方式では、表示
パネルの製作プロセスのフローを効果的に簡素化し、表示パネルの製作コストを節約する
ことができる。

また、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及び第二極板Ｃｓｔ２のレイアウトの際
、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１の前記ベース５０上での正投影、及び前記蓄積
容量Ｃｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影が何れも、対応する前記ゲ
ート走査線パターンＧＡＴＥの前記ベース５０上での正投影と、対応する前記発光制御信
号線パターンの前記ベース５０上での正投影との間に位置するように構成してもよく、こ
の構成方式によれば、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１と第二極板Ｃｓｔ２とが一
定の正対面積を前記ベース５０に垂直な方向に有することができるのを保証されるだけで
なく、前記ベース５０に垂直な方向において、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及
び第二極板Ｃｓｔ２と、前記ゲート走査線パターンＧＡＴＥ及び前記発光制御信号線パタ
ーンとの間のオーバーラップの発生が回避されるため、前記蓄積容量Ｃｓｔは、前記ゲー
ト走査線パターンＧＡＴＥ及び前記発光制御信号線パターンＥＭとの間に他の寄生容量を
形成することがなく、前記サブ画素駆動回路の安定した動作性能が保証される。

いくつかの実施例において、前記機能膜層は、ゲート絶縁層（例えば、図１７における
ＧＩ１）と、前記ゲート絶縁層における前記ベース５０とは反対側に位置する第一絶縁層
（例えば、図１７におけるＧＩ２）とを更に含み、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ
１、前記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴは、何れ
も前記ゲート絶縁層における前記ベース５０とは反対側の表面に位置し、前記蓄積容量Ｃ
ｓｔの第二極板Ｃｓｔ２と前記初期化信号線パターンＶＩＮＴとは、何れも前記第一絶縁
層における前記ベース５０とは反対側の表面に位置する。

具体的に、前記機能膜層は、前記ゲート絶縁層及び前記第一絶縁層を更に含み、前記ゲ
ート絶縁層は、薄膜トランジスタにおけるゲートとアクティブ層との間を絶縁させるため
のものであり、前記第一絶縁層は、表示基板における別々の層に設けられた導電機能パタ
ーンの間を絶縁させるためのものである。

前記表示基板の機能膜層のレイアウトの際、例示的に、前記蓄積容量Ｃｓｔの第一極板
Ｃｓｔ１、前記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴを
何れも前記ゲート絶縁層における前記ベース５０とは反対側の表面に設けてもよく、こう
すれば、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１、前記ゲート走査線パターンＧＡＴＥ及
び前記リセット信号線パターンＲＳＴを同じ種類の材料で製作する場合、前記蓄積容量Ｃ
ｓｔの第一極板Ｃｓｔ１、前記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パ
ターンＲＳＴは、同一パターニングプロセスにて同時に形成可能となる。

同様に、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２と前記初期化信号線パターンＶＩＮＴ
とを何れも前記第一絶縁層における前記ベース５０とは反対側の表面に設けてもよく、こ
うすれば、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２と前記初期化信号線パターンＶＩＮＴ
とを同じ種類の材料で製作する場合、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２と前記初期
化信号線パターンＶＩＮＴとは、同一パターニングプロセスにて同時に形成可能となる。

上記方式に従って前記表示パネルにおける機能膜層をレイアウトすれば、レイアウト空
間を効果的に省くことができ、前記表示パネルの薄型化に有利となるだけでなく、前記表
示パネルの製作プロセスのフローを効果的に簡素化し、表示パネルの製作コストを節約す
ることができる。

図１５に示すように、いくつかの実施例において、前記蓄積容量Ｃｓｔの第一極板Ｃｓ
ｔ１の前記ベース５０上での正投影、及び前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２の前記
ベース５０上での正投影は何れも、対応する前記第一アノード５０１の前記ベース５０上
での正投影と部分的にオーバーラップする。

具体的に、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及び第二極板Ｃｓｔ２のレイアウト
の際、例示的に、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１の前記ベース５０上での正投影
、及び前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影が何れも、
対応する前記第一アノード５０１の前記ベース５０上での正投影と部分的にオーバーラッ
プするように構成してもよく、前記第一アノード５０１と前記蓄積容量Ｃｓｔの第一極板
Ｃｓｔ１及び第二極板Ｃｓｔ２とが何れも別々の層に設けられるため、このレイアウト方
式によれば、前記第一アノード５０１と前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及び第二
極板Ｃｓｔ２との間の短絡の発生が回避されながら、表示パネルのレイアウト空間がより
多く活用される。

図１５に示すように、いくつかの実施例において、前記蓄積容量Ｃｓｔの第一極板Ｃｓ
ｔ１の前記ベース５０上での正投影、及び前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２の前記
ベース５０上での正投影は、対応する前記補償機能パターン４０１の前記ベース５０上で
の正投影と部分的にオーバーラップする。

具体的に、引き続き図１５を参照し、前記補償機能パターン４０１の前記ベース５０上
での正投影と、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及び第二極板Ｃｓｔ２の前記ベー
ス５０上での正投影の何れとも少なくとも部分的にオーバーラップするように構成するこ
とで、前記補償機能パターン４０１は、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１の少なく
とも一部、及び前記第二極板Ｃｓｔ２の少なくとも一部を覆うことができるため、前記補
償機能パターン４０１によれば、前記蓄積容量Ｃｓｔに隣接するデータ線パターンＤＡＴ
Ａ上で伝送されるデータ信号が変化したときの蓄積容量Ｃｓｔへのクロストークを回避で
きるだけでなく、前記第一アノード５０１上で伝送される駆動信号が変化したときの蓄積
容量Ｃｓｔへのクロストークを回避でき、その結果、前記表示パネルにおけるサブ画素駆
動回路動作の安定性がより好適に保証される。

図１３及び図１５に示すように、いくつかの実施例において、前記蓄積容量Ｃｓｔの第
二極板Ｃｓｔ２の中心領域は、開口３０２を含み、前記開口３０２の前記ベース５０上で
の正投影は、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とオー
バーラップしない。

具体的に、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２上の開口３０２が位置する領域は、
一般的にビアホールと当該ビアホールを通る導電部との形成に使用され、当該ビアホール
及び導電部は、前記第二極板の上下両側に位置する機能パターン同士を結合させるための
ものである。

上記実施例による表示パネルでは、前記開口３０２の前記ベース５０上での正投影が、
対応する前記補償機能パターン４０１の前記ベース５０上での正投影とオーバーラップし
ないように構成することで、前記補償機能パターン４０１と前記開口３０２における導電
部との短絡の発生をより好適に回避できるため、前記表示パネルにおけるサブ画素駆動回
路動作の安定性がより好適に保証される。

留意されたいのは、レイアウト空間が限られる場合、前記開口３０２の前記ベース５０
上での正投影が、対応する前記補償機能パターン４０１の前記ベース５０上での正投影と
部分的にオーバーラップするように構成してもよく、要は、前記補償機能パターン４０１
と前記開口３０２における導電部との短絡の発生がないことを保証されればよい。

図１５及び図１８に示すように、いくつかの実施例において、前記補償機能パターン４
０１の前記ベース５０上での正投影が、前記シールドパターン３０１の前記ベース上での
正投影と部分的にオーバーラップするように構成してもよく、又は、図２０に示すように
、いくつかの実施例において、前記補償機能パターン４０１の前記ベース５０上での正投
影が、前記シールドパターン３０１の前記ベース上での正投影とオーバーラップしないよ
うに構成してもよい。

いくつかの実施例において、前記ベース５０に垂直な方向において、前記補償機能層と
前記電源信号線層との間の厚さの差は、閾値範囲内にあるか、或いは、前記補償機能層と
前記データ線層との間の厚さの差は、閾値範囲内にある。

具体的に、前記補償機能パターン４０１の製作の際、前記ベース５０に垂直な方向にお
ける前記補償機能パターン４０１の厚さは、実際の必要に応じて設定可能であり、例示的
に、前記ベース５０に垂直な方向において、前記補償機能層と前記電源信号線層との間の
厚さの差が閾値範囲内にあるか、或いは、前記補償機能層と前記データ線層との間の厚さ
の差が閾値範囲内にあるように構成し、この構成方式によれば、前記補償機能層は、前記
電源信号線層と前記データ線層との間に生じる段差を好適に補償できる。

留意されたいのは、前記閾値範囲が０．１μｍ以下となるように構成してもよく、こう
すれば、前記ベース５０に垂直な方向において、前記補償機能層、前記電源信号線層及び
前記データ線層の厚さが近くなるため、段差に対する補償効果がより好適に保証される。

図２４及び図２６に示すように、いくつかの実施例において、前記表示パネルは、複数
の第二発光素子を更に含み、各々の前記第二発光素子は、前記ベース５０から遠ざかる方
向に沿って順次に積層して設けられた第二アノード５０２、第二発光パターン６０２及び
第二カソードを含み、前記第二アノード５０２は、前記第二方向に沿って対向して設けら
れた第五エッジ部分５０２ａ１及び第六エッジ部分５０２ａ２と、前記第五エッジ部分５
０２ａ１と前記第六エッジ部分５０２ａ２との間に位置する第二中間部分５０２ａ３とを
含み、前記第二中間部分５０２ａ３の前記ベース５０上での正投影は、前記第二発光パタ
ーン６０２の前記ベース５０上での正投影と重なり合い、
前記第二中間部分５０２ａ３の前記ベース５０上での正投影は、対応する前記電源信号
線パターンＶＤＤの前記ベース５０上での正投影と少なくとも部分的に重なり、前記第二
中間部分５０２ａ３の前記ベース５０上での正投影は、対応する前記データ線パターンＤ
ＡＴＡの前記ベース５０上での正投影と少なくとも部分的に重なる。

具体的に、前記表示パネルは、第二発光素子を更に含んでもよく、前記第二発光素子は
、前記第一発光素子の発光色と異なるものであり、前記第二発光素子は、前記ベース５０
から遠ざかる方向に沿って順次に積層して設けられた第二アノード５０２、第二発光パタ
ーン６０２及び第二カソードを含んでもよく、前記第二アノード５０２は、表示パネルに
おける対応する第二サブ画素駆動回路に結合されて、当該第二サブ画素駆動回路から供給
された駆動信号を受信し、前記第二カソードは、共通信号を受信し、前記第二発光パター
ン６０２は、前記第二アノード５０２と前記第二カソードとの共同作用の下で、対応する
色の光を発する。

前記第二アノード５０２の構造は多様であり、例示的に、前記第二アノード５０２は、
前記第二方向に沿って対向して設けられた第五エッジ部分５０２ａ１及び第六エッジ部分
５０２ａ２と、前記第五エッジ部分５０２ａ１と前記第六エッジ部分５０２ａ２との間に
位置する第二中間部分５０２ａ３とを含む。

前記第二発光素子のレイアウトの際、前記第二中間部分５０２ａ３の前記ベース５０上
での正投影が、前記第二発光パターン６０２の前記ベース５０上での正投影と重なり合い
、前記第二中間部分５０２ａ３の前記ベース５０上での正投影が、対応する前記電源信号
線パターンＶＤＤの前記ベース５０上での正投影と少なくとも部分的に重なり、前記第二
中間部分５０２ａ３の前記ベース５０上での正投影が、対応する前記データ線パターンＤ
ＡＴＡの前記ベース５０上での正投影と少なくとも部分的に重なるように構成してもよく
、このレイアウト方式によれば、前記第二アノード５０２の中間部分は、前記電源信号線
パターンＶＤＤ及び前記データ線パターンＤＡＴＡを均一に覆うことができるため、前記
第二アノード５０２の中間部分は、高い平坦度を有することになる。こうして、前記第二
発光パターン６０２を前記第二アノード５０２の第二中間部分５０２ａ３上に形成する場
合、前記第二発光パターン６０２が高い平坦度を有することを保証できるため、第二発光
素子の発光効果が保証され、前記表示パネルによる表示時に発生する色ずれ現象が軽減さ
れる。

図２６に示すように、いくつかの実施例において、前記第二発光パターン６０２は、第
二対称軸に関して対称であり、前記第二対称軸は、前記第一方向に沿って延在し、前記第
二対称軸の前記ベース５０上での正投影は、対応する前記電源信号線パターンＶＤＤの前
記ベース５０上での正投影の内部に位置する。

具体的に、前記第二発光パターン６０２の構造は、実際の必要に応じて設定可能であり
、例示的に、前記第二発光パターン６０２が軸対称パターンとなるように構成し、こうす
れば、前記第二発光素子の出光の均一性の向上により有利となる。

さらに、前記第二発光パターン６０２が、第二対称軸に関して対称であり、当該第二対
称軸が、前記第一方向に沿って延在し、且つ前記第二対称軸の前記ベース５０上での正投
影が、対応する前記電源信号線パターンＶＤＤの前記ベース５０上での正投影の内部に位
置するように構成してもよく、このレイアウト方式によれば、前記第二発光パターン６０
２の中心部分は、前記電源信号線パターンＶＤＤを覆うことができ、それに、前記電源信
号線パターンＶＤＤが、前記第一方向に沿って延在し、且つ前記第一方向に垂直な方向に
おける幅が広いため、前記第二発光パターン６０２のほとんどは、前記電源信号線パター
ンＶＤＤ上に形成され、その結果、前記第二発光パターン６０２の平坦度がより好適に保
証され、前記表示パネルによる表示時に発生する色ずれ現象が軽減される。

図２４及び図２７に示すように、いくつかの実施例において、前記表示パネルは、複数
の第三発光素子を更に含み、各々の前記第三発光素子は何れも、前記第一方向に沿って対
向して設けられた２つのサブ発光素子を含み、各々の前記サブ発光素子は何れも、前記ベ
ース５０から遠ざかる方向に沿って順次に積層して設けられた第三アノード５０３、第三
発光パターン６０３及び第三カソードを含み、前記第三アノード５０３は、前記第二方向
に沿って対向して設けられた第七エッジ部分５０３ａ１及び第八エッジ部分５０３ａ２と
、前記第七エッジ部分５０３ａ１と前記第八エッジ部分５０３ａ２との間に位置する第三
中間部分とを含み、前記第三中間部分の前記ベース５０上での正投影は、前記第三発光パ
ターン６０３の前記ベース５０上での正投影と重なり合い、
前記第三中間部分の前記ベース５０上での正投影は、対応する前記データ線パターンＤＡ
ＴＡの前記ベース５０上での正投影と少なくとも部分的に重なり、前記第七エッジ部分５
０３ａ１の前記ベース５０上での正投影は、対応する電源信号線パターンＶＤＤの前記ベ
ース５０上での正投影と少なくとも部分的に重なる。

具体的に、前記表示パネルは、複数の第三発光素子を更に含んでもよく、各々の前記第
三発光素子は何れも、前記第一方向に沿って対向して設けられた２つのサブ発光素子を含
み、各々の前記サブ発光素子は、前記第一発光素子及び前記第二発光素子の発光色の何れ
もとも異なり、前記サブ発光素子は、前記ベース５０から遠ざかる方向に沿って順次に積
層して設けられた第三アノード５０３、第三発光パターン６０３及び第三カソードを含ん
でもよく、前記第三アノード５０３は、表示パネルにおける対応する第三サブ画素駆動回
路に結合されて、当該第三サブ画素駆動回路から供給された駆動信号を受信し、前記第三
カソードは、共通信号を受信し、前記第三発光パターン６０３は、前記第三アノード５０
３と前記第三カソードとの共同作用の下で、対応する色の光を発する。

前記第三アノード５０３の構造は多様であり、例示的に、前記第三アノード５０３は、
前記第二方向に沿って対向して設けられた第七エッジ部分及び第八エッジ部分と、前記第
七エッジ部分と前記第八エッジ部分との間に位置する第三中間部分とを含む。

前記第三発光素子のレイアウトの際、前記第三中間部分の前記ベース５０上での正投影
が、前記第三発光パターン６０３の前記ベース５０上での正投影と重なり合い、前記第三
中間部分の前記ベース５０上での正投影が、対応する前記データ線パターンＤＡＴＡの前
記ベース５０上での正投影と少なくとも部分的に重なり、前記第七エッジ部分の前記ベー
ス５０上での正投影が、対応する電源信号線パターンＶＤＤの前記ベース５０上での正投
影と少なくとも部分的に重なるように構成してもよく、このレイアウト方式によれば、前
記第三アノード５０３と、対応する電源信号線パターンＶＤＤ及びデータ線パターンＤＡ
ＴＡとのオーバーラップ面積は小さくなり、前記第三発光パターン６０３が高い平坦度を
有することを保証できるため、第三発光素子の発光効果が保証され、前記表示パネルによ
る表示時に発生する色ずれ現象が軽減される。

いくつかの実施例において、前記第一発光素子は、赤サブ画素を含み、前記第二発光素
子は、青サブ画素を含み、前記第三発光素子は、緑サブ画素を含む。

具体的に、前記第一発光素子、前記第二発光素子及び前記第三発光素子の発光色は、実
際の必要に応じて設定可能であり、例示的に、前記第一発光素子は、赤サブ画素を含み、
前記第二発光素子は、青サブ画素を含み、前記第三発光素子は、緑サブ画素を含む。

本開示の実施例は、上記実施例による表示パネルを含む、表示装置を更に提供する。

上記実施例による表示パネルにおいて、前記補償機能パターン４０１は、前記電源信号
線パターンＶＤＤと前記データ線パターンＤＡＴＡとが前記第一アノード５０１の下方で
生じる段差を補償できるため、前記表示パネルでは、第一発光素子に含まれる第一アノー
ド５０１によって、一部の対応する前記電源信号線パターンＶＤＤ、一部の対応する前記
データ線パターンＤＡＴＡ、及び少なくとも一部の対応する補償機能パターン４０１が同
時に覆われる場合、当該第一アノード５０１は、高い平坦度を有することができる。その
結果、表示パネルによる表示時に発生する色ずれ現象が効果的に低減されるため、本開示
の実施例による表示装置は、上記実施例による表示パネルを含む場合、同様に上記の有益
な効果を奏する。

説明すべきなのは、前記表示装置は、テレビ、ディスプレイ、デジタルフォトフレーム
、携帯電話、タブレットＰＣ等の表示機能を有するいかなる製品又は部品であってもよい
。

本開示の実施例は、表示パネルの製作方法であって、前記表示パネルは、アレイ状に並
べられた複数のサブ画素エリアを含み、前記製作方法は、
電源信号線層、データ線層及び補償機能層を含む機能膜層であって、前記電源信号線層
が、各前記サブ画素エリアに設けられた電源信号線パターンＶＤＤを含み、前記データ線
層が、各前記サブ画素エリアに設けられたデータ線パターンＤＡＴＡを含み、前記電源信
号線パターンＶＤＤが、第一方向に沿って延在する第一部分を含み、前記データ線パター
ンＤＡＴＡが、前記第一方向に沿って延在し、前記補償機能層が、少なくとも１つの前記
サブ画素エリアに設けられた補償機能パターン４０１を含む機能膜層を、ベース５０上に
製作することと、
複数の第一発光素子であって、各々の前記第一発光素子が何れも、前記ベース５０から
遠ざかる方向に沿って順次に積層して設けられた第一アノード５０１、第一発光パターン
６０１及び第一カソードを含み、前記第一アノード５０１の前記ベース５０上での正投影
が、対応する前記電源信号線パターンＶＤＤの前記ベース５０上での正投影とは第一オー
バーラップ領域Ｆ１があり、対応する前記データ線パターンＤＡＴＡの前記ベース５０上
での正投影とは第二オーバーラップ領域Ｆ２があり、対応する前記補償機能パターン４０
１の前記ベース５０上での正投影とは第三オーバーラップ領域Ｆ３があり、前記第二オー
バーラップ領域Ｆ２が、前記第一オーバーラップ領域Ｆ１と前記第三オーバーラップ領域
Ｆ３との間に位置する複数の第一発光素子を、前記機能膜層における前記ベース５０とは
反対側に製作することとを含む、表示パネルの製作方法を更に提供している。

具体的に、アレイ状に並べられた複数のサブ画素エリアは、第一方向に沿って延在する
サブ画素エリア列、及び第二方向に沿って延在するサブ画素エリア行に区画可能であり、
前記サブ画素エリア列は、前記第一方向に沿って配列された複数のサブ画素エリアを含み
、前記サブ画素エリア行は、前記第二方向に沿って配列された複数のサブ画素エリアを含
み、前記第一方向と前記第二方向とは交差し、例示的に、前記第一方向には、Ｙ方向が含
まれ、前記第二方向には、Ｘ方向が含まれる。

前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンＶＤＤを
含み、前記電源信号線パターンＶＤＤは、選択的に、格子状とされてもよく、当該格子状
の電源信号線パターンＶＤＤは、前記第一方向に沿って延在する第一部分を含む。前記電
源信号線パターンＶＤＤは、前記サブ画素エリア列と１対１で対応し、前記電源信号線パ
ターンＶＤＤは、対応する前記サブ画素エリア列に含まれる各サブ画素エリアに位置する
。

前記データ線層は、各前記サブ画素エリアに設けられたデータ線パターンＤＡＴＡを含
み、前記データ線パターンＤＡＴＡは、前記第一方向に沿って延在し、前記データ線パタ
ーンＤＡＴＡは、前記サブ画素エリア列と１対１で対応し、前記データ線パターンＤＡＴ
Ａは、対応する前記サブ画素エリア列に含まれる各サブ画素エリアに位置する。

前記表示パネルは、前記機能膜層における前記ベース５０とは反対側に位置する複数の
第一発光素子を更に含み、前記第一発光素子は、前記ベース５０から遠ざかる方向に沿っ
て順次に積層して設けられた第一アノード５０１、第一発光パターン６０１及び第一カソ
ードを含み、表示パネルの動作の際、前記第一アノード５０１に駆動信号が供給され、前
記第一カソードに共通信号が供給されることで、前記第一アノード５０１と前記第一カソ
ードとの間に電界が発生し、その結果、前記第一発光パターン６０１が、対応する色の光
を発するように制御され、例示的に、前記第一発光素子は、赤発光素子を含み、赤色光を
発することができる。

前記補償機能層は、少なくとも１つの前記サブ画素エリアに設けられた補償機能パター
ン４０１を含み、例示的に、前記補償機能パターン４０１は、前記第一発光素子と１対１
で対応し、
前記表示パネルの製作の際、先ずベース５０上に機能膜層を形成し、次に当該機能膜層
における前記ベース５０とは反対側に第一発光素子を製作し、前記機能膜層の製作の際、
前記電源信号線パターンＶＤＤと前記データ線パターンＤＡＴＡとは、前記第二方向に沿
って交互に配列されてもよく、前記補償機能パターン４０１は、対応する第一発光素子の
付近に設けられてもよく、例示的に、前記第一発光素子中の前記第一アノード５０１の前
記ベース５０上での正投影は、対応する前記電源信号線パターンＶＤＤの前記ベース５０
上での正投影とは第一オーバーラップ領域Ｆ１があり、対応する前記データ線パターンＤ
ＡＴＡの前記ベース５０上での正投影とは第二オーバーラップ領域Ｆ２があり、対応する
前記補償機能パターン４０１の前記ベース５０上での正投影とは第三オーバーラップ領域
Ｆ３があり、前記第二オーバーラップ領域Ｆ２は、前記第一オーバーラップ領域Ｆ１と前
記第三オーバーラップ領域Ｆ３との間に位置する。

本開示の実施例による製作方法を用いて製作された表示パネルにおいて、前記補償機能
パターン４０１は、前記電源信号線パターンＶＤＤと前記データ線パターンＤＡＴＡとが
前記第一アノード５０１の下方で生じる段差を補償できるため、前記表示パネルでは、第
一発光素子に含まれる第一アノード５０１によって、一部の対応する前記電源信号線パタ
ーンＶＤＤ、一部の対応する前記データ線パターンＤＡＴＡ、及び少なくとも一部の対応
する補償機能パターン４０１が同時覆われる場合、当該第一アノード５０１は、高い平坦
度を有することができ、その結果、表示パネルによる表示時に発生する色ずれ現象が効果
的に低減される。

説明すべきなのは、本明細書における各実施例は何れも、漸進的な方式で説明されてお
り、各実施例の同一部分又は類似部分は互いに参照されればよく、各実施例は、他の実施
例との相違点に重点を置いて説明されている。特に、方法の実施例については、基本的に
製品の実施例と類似しているため、簡単に説明されているが、関連部分は、製品の実施例
の説明部分を参照すればよい。

特に定義しない限り、本開示に使用される技術用語又は科学用語は、当業者が理解でき
る通常の意味を有する。本開示に使用される「第一」、「第二」及び類似する用語は、い
かなる順序、数量又は重要性を示すものではなく、異なる構成要素を区別するためのもの
に過ぎない。「含む」又は「包含」等の類似する用語は、「含む」又は「包含」の前に記
載された素子又は部材が、「含む」又は「包含」の後に挙げられる素子又は部材及びその
同等物を含むが、他の素子又は部材を排除しないことを意味する。「接続」又は「結合」
等の類似する用語は、物理的又は機械的接続に限定されず、直接接続されるか間接的に接
続されるかに関わらず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」等
は、相対位置関係を示すだけであり、説明対象の絶対位置が変わると、当該相対位置関係
も対応して変化する可能性がある。

理解できることは、層、膜、領域又は基板のような素子が別の素子の「上」又は「下」
に位置すると言及された場合、当該素子は別の素子の「上」又は「下」に「直接」位置し
てもよいし、又は、中間素子が介在してもよい。

上記実施形態の説明では、具体的な特徴、構造、材料又は特性は、あらゆる１つ又は複
数の実施例又は具体例において、適切な方式で組み合せられてもよい。

上述したのは、本開示の具体的な実施形態に過ぎず、本開示の保護範囲は、これに限定
されない。当業者であれば、本開示に記載の技術的範囲内で、変形や置換に容易に想到で
きるが、これらの変形や置換は、全て本開示の保護範囲内とされるべきである。したがっ
て、本開示の保護範囲は、添付された特許請求の範囲に従うべきである。

Claims (31)

1. 表示パネルであって、ベースと、前記ベース上に設けられた機能膜層と、前記機能膜層に
   おける前記ベースとは反対側に設けられた複数の第一発光素子とを含み、アレイ状に並べ
   られた複数のサブ画素エリアを更に含み、
   前記機能膜層は、電源信号線層、データ線層及び補償機能層を含み、前記電源信号線層は
   、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層は、各
   前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンは、
   第一方向に沿って延在する第一部分を含み、前記データ線パターンは、前記第一方向に沿
   って延在し、前記補償機能層は、少なくとも１つの前記サブ画素エリアに設けられた補償
   機能パターンを含み、
   各々の前記第一発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して
   設けられた第一アノード、第一発光パターン及び第一カソードを含み、前記第一アノード
   の前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投
   影とは第一オーバーラップ領域があり、対応する前記データ線パターンの前記ベース上で
   の正投影とは第二オーバーラップ領域があり、対応する前記補償機能パターンの前記ベー
   ス上での正投影とは第三オーバーラップ領域があり、前記第二オーバーラップ領域は、前
   記第一オーバーラップ領域と前記第三オーバーラップ領域との間に位置する、表示パネル
   。
2. 前記第一アノードは、第二方向に沿って対向して設けられた第一エッジ部分及び第二エッ
   ジ部分と、前記第一エッジ部分と前記第二エッジ部分との間に位置する第一中間部分とを
   含み、前記第二方向と前記第一方向とは交差し、
   前記第一エッジ部分の前記ベース上での正投影は、前記第一オーバーラップ領域を含み、
   前記第二エッジ部分の前記ベース上での正投影は、前記第三オーバーラップ領域を含み、
   前記第一中間部分の前記ベース上での正投影は、前記第二オーバーラップ領域を含む、請
   求項１に記載の表示パネル。
3. 前記第一エッジ部分の前記ベース上での正投影は、前記第一発光パターンの前記ベース上
   での正投影とオーバーラップせず、前記第二エッジ部分の前記ベース上での正投影は、前
   記第一発光パターンの前記ベース上での正投影とオーバーラップせず、前記第一中間部分
   の前記ベース上での正投影は、前記第一発光パターンの前記ベース上での正投影とオーバ
   ーラップする、請求項２に記載の表示パネル。
4. 前記機能膜層は、ゲート走査線層、初期化信号線層、リセット信号線層及び発光制御信号
   線層を更に含み、
   前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パターンを含み
   、前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含
   み、前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パター
   ンを含み、前記発光制御信号線層は、各前記サブ画素エリアに設けられた発光制御信号線
   パターンを含み、前記ゲート走査線パターン、前記初期化信号線パターン、前記リセット
   信号線パターン及び前記発光制御信号線パターンは、何れも第二方向に沿って延在し、前
   記第二方向と前記第一方向とは交差する、請求項２に記載の表示パネル。
5. 前記第一アノードは、前記第一方向に沿って対向して設けられた第三エッジ部分及び第四
   エッジ部分を更に含み、前記第一中間部分は、前記第三エッジ部分と第四エッジ部分との
   間に位置し、前記第三エッジ部分は、それぞれ前記第一エッジ部分及び前記第二エッジ部
   分に結合され、前記第四エッジ部分は、それぞれ前記第一エッジ部分及び前記第二エッジ
   部分に結合され、
   前記第一中間部分の前記ベース上での正投影と、対応する前記ゲート走査線パターンの前
   記ベース上での正投影、及び対応する前記リセット信号線パターンの前記ベース上での正
   投影とには、第六オーバーラップ領域が含まれる、請求項４に記載の表示パネル。
6. 前記第一アノードは、本体部分及びビアホール接続部分を含み、前記本体部分は、前記第
   一エッジ部分、前記第二エッジ部分、前記第三エッジ部分、前記第四エッジ部分及び前記
   第一中間部分を含み、前記本体部分は、中心対称パターンである、請求項５に記載の表示
   パネル。
7. 前記第一中間部分は、中心対称パターンであり、前記第一中間部分の前記ベース上での正
   投影は、前記第一発光パターンの前記ベース上での正投影と重なり合う、請求項２に記載
   の表示パネル。
8. 前記表示パネルは、第一金属層、第二金属層及び第三金属層を含み、
   前記ゲート走査線層、前記リセット信号線層及び前記発光制御信号線層は、前記第一金属
   層に位置し、
   前記初期化信号線層は、前記第二金属層に位置し、
   前記データ線層、前記電源信号線層及び前記補償機能層は、前記第三金属層に位置し、
   前記機能膜層は、第一絶縁層及び第二絶縁層を更に含み、前記第一絶縁層は、前記第一金
   属層と前記第二金属層との間に位置し、前記第二絶縁層は、前記第二金属層と前記第三金
   属層との間に位置する、請求項４に記載の表示パネル。
9. 前記補償機能パターンは、導電材料で製作され、且つ前記初期化信号線パターンに結合さ
   れる、請求項４に記載の表示パネル。
10. 前記補償機能パターンは、前記データ線パターンと同じ層に設けられる、請求項９に記載
    の表示パネル。
11. 前記表示パネルは、複数のサブ画素駆動回路を更に含み、前記複数のサブ画素駆動回路の
    うち、第一部分のサブ画素駆動回路は、前記第一発光素子と１対１で対応し、前記第一部
    分のサブ画素駆動回路は、対応する前記第一発光素子の発光を駆動するためのものであり
    、前記サブ画素駆動回路は、駆動トランジスタ、第一トランジスタ、第二トランジスタ、
    第四トランジスタ及び蓄積容量を含み、
    前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前記
    第一トランジスタの第一電極は、前記駆動トランジスタの第二電極に結合され、前記第一
    トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
    前記第二トランジスタのゲートは、対応する前記リセット信号線パターンに結合され、前
    記第二トランジスタの第一電極は、対応する前記初期化信号線パターンに結合され、前記
    第二トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
    前記第四トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前記
    第四トランジスタの第一電極は、対応する前記データ線パターンに結合され、前記第四ト
    ランジスタの第二電極は、前記駆動トランジスタの第一電極に結合され、
    前記駆動トランジスタの第一電極は、対応する前記電源信号線パターンに結合され、前記
    駆動トランジスタの第二電極は、対応する前記第一発光素子に結合され、
    前記蓄積容量の第一極板は、前記駆動トランジスタのゲートに結合され、前記蓄積容量の
    第二極板は、対応する前記電源信号線パターンに結合される、請求項４に記載の表示パネ
    ル。
12. 前記サブ画素駆動回路は、第一導電接続部を更に含み、前記第一トランジスタの第二電極
    は、前記第一導電接続部を介して、前記駆動トランジスタのゲートに結合され、
    前記表示パネルは、第三金属層を更に含み、前記第一導電接続部は、前記第三金属層に位
    置し、前記第一部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正
    投影は、それに対応する第一アノードの前記ベース上での正投影とオーバーラップしない
    、請求項１１に記載の表示パネル。
13. 前記表示パネルは、複数の第二発光素子及び複数の第三発光素子を更に含み、各々の前記
    第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第二ア
    ノード、第二発光パターン及び第二カソードを含み、各々の前記第三発光素子は何れも、
    前記第一方向に沿って対向して設けられた２つのサブ発光素子を含み、各々の前記サブ発
    光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第三ア
    ノード、第三発光パターン及び第三カソードを含み、
    前記複数のサブ画素駆動回路は、第二部分のサブ画素駆動回路及び第三部分のサブ画素駆
    動回路を更に含み、前記第二部分のサブ画素駆動回路は、前記第二発光素子と１対１で対
    応し、前記第二部分のサブ画素駆動回路は、対応する前記第二発光素子の発光を駆動する
    ためのものであり、前記第三部分のサブ画素駆動回路は、前記サブ発光素子と１対１で対
    応し、前記第三部分のサブ画素駆動回路は、対応するサブ発光素子の発光を駆動するため
    のものであり、
    前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は
    、それに対応する第二アノードの前記電極上での正投影とオーバーラップし、前記第三部
    分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対
    応する第三アノードの前記ベース上での正投影とオーバーラップする、請求項１２に記載
    の表示パネル。
14. 前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンに直接接触してい
    る、請求項１１に記載の表示パネル。
15. 前記第一トランジスタの第一電極の前記ベース上での正投影は、対応する前記補償機能パ
    ターンの前記ベース上での正投影とオーバーラップしない、請求項１１に記載の表示パネ
    ル。
16. 前記第一トランジスタの第二電極の前記ベース上での正投影は、対応する前記補償機能パ
    ターンの前記ベース上での正投影とオーバーラップしない、請求項１１に記載の表示パネ
    ル。
17. 前記サブ画素駆動回路は、第七トランジスタを更に含み、前記第七トランジスタのゲート
    は、リセット信号線パターンに結合され、第一部分のサブ画素駆動回路における第七トラ
    ンジスタの第二電極は、前記第一アノードに結合され、当該第七トランジスタの第一電極
    の前記ベース上での正投影と、対応する前記補償機能パターンの前記ベース上での正投影
    との間には、第七オーバーラップ領域があり、前記第七トランジスタの第一電極は、前記
    第七オーバーラップ領域に設けられたビアホールを介して、対応する前記補償機能パター
    ンに結合されることで、当該補償機能パターンを介して、対応する前記初期化信号線パタ
    ーンに間接結合される、請求項１１に記載の表示パネル。
18. 前記駆動トランジスタのゲートの前記ベース上での正投影は、対応する前記補償機能パタ
    ーンの前記ベース上での正投影と少なくとも部分的にオーバーラップする、請求項１１に
    記載の表示パネル。
19. 前記駆動トランジスタのゲートの前記ベース上での正投影と、対応する前記補償機能パタ
    ーンの前記ベース上での正投影とには、オーバーラップする第一オーバーラップ部分が含
    まれ、
    前記第一オーバーラップ部分の前記ベース上での正投影は、対応する前記第一アノードの
    前記ベース上での正投影と少なくとも部分的にオーバーラップする、請求項１８に記載の
    表示パネル。
20. 前記蓄積容量の第一極板は、前記ゲート走査線パターン及び前記リセット信号線パターン
    と同じ材料で設けられ、前記蓄積容量の第二極板は、前記初期化信号線パターンと同じ材
    料で設けられ、
    前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記
    ベース上での正投影は何れも、対応する前記ゲート走査線パターンの前記ベース上での正
    投影と、対応する前記発光制御信号線パターンの前記ベース上での正投影との間に位置す
    る、請求項１１に記載の表示パネル。
21. 前記機能膜層は、ゲート絶縁層と、前記ゲート絶縁層における前記ベースとは反対側に位
    置する第一絶縁層とを更に含み、前記蓄積容量の第一極板、前記ゲート走査線パターン及
    び前記リセット信号線パターンは、何れも前記ゲート絶縁層における前記ベースとは反対
    側の表面に位置し、前記蓄積容量の第二極板と前記初期化信号線パターンとは、何れも前
    記第一絶縁層における前記ベースとは反対側の表面に位置する、請求項１１に記載の表示
    パネル。
22. 前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記
    ベース上での正投影は何れも、対応する前記第一アノードの前記ベース上での正投影と部
    分的にオーバーラップする、請求項１１に記載の表示パネル。
23. 前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記
    ベース上での正投影は何れも、対応する前記補償機能パターンの前記ベース上での正投影
    と部分的にオーバーラップする、請求項１１に記載の表示パネル。
24. 前記蓄積容量の第二極板の中心領域は、開口を含み、前記開口の前記ベース上での正投影
    は、対応する前記補償機能パターンの前記ベース上での正投影とオーバーラップしない、
    請求項１１に記載の表示パネル。
25. 前記ベースに垂直な方向において、前記補償機能層と前記電源信号線層との間の厚さの差
    は、閾値範囲内にあるか、或いは、前記補償機能層と前記データ線層との間の厚さの差は
    、閾値範囲内にある、請求項１に記載の表示パネル。
26. 前記表示パネルは、複数の第二発光素子を更に含み、
    各々の前記第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けら
    れた第二アノード、第二発光パターン及び第二カソードを含み、前記第二アノードは、前
    記第二方向に沿って対向して設けられた第五エッジ部分及び第六エッジ部分と、前記第五
    エッジ部分と前記第六エッジ部分との間に位置する第二中間部分とを含み、前記第二中間
    部分の前記ベース上での正投影は、前記第二発光パターンの前記ベース上での正投影と重
    なり合い、
    前記第二中間部分の前記ベース上での正投影は、対応する前記電源信号線パターンの前記
    ベース上での正投影と少なくとも部分的に重なり、前記第二中間部分の前記ベース上での
    正投影は、対応する前記データ線パターンの前記ベース上での正投影と少なくとも部分的
    に重なる、請求項１に記載の表示パネル。
27. 前記第二発光パターンは、第二対称軸に関して対称であり、前記第二対称軸は、前記第一
    方向に沿って延在し、前記第二対称軸の前記ベース上での正投影は、対応する前記電源信
    号線パターンの前記ベース上での正投影の内部に位置する、請求項２６に記載の表示パネ
    ル。
28. 前記表示パネルは、複数の第三発光素子を更に含み、
    各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた２つのサブ
    発光素子を含み、各々の前記サブ発光素子は何れも、前記ベースから遠ざかる方向に沿っ
    て順次に積層して設けられた第三アノード、第三発光パターン及び第三カソードを含み、
    前記第三アノードは、前記第二方向に沿って対向して設けられた第七エッジ部分及び第八
    エッジ部分と、前記第七エッジ部分と前記第八エッジ部分との間に位置する第三中間部分
    とを含み、前記第三中間部分の前記ベース上での正投影は、前記第三発光パターンの前記
    ベース上での正投影と重なり合い、
    前記第三中間部分の前記ベース上での正投影は、対応する前記データ線パターンの前記ベ
    ース上での正投影と少なくとも部分的に重なり、
    前記第七エッジ部分の前記ベース上での正投影は、対応する電源信号線パターンの前記ベ
    ース上での正投影と少なくとも部分的に重なる、請求項２６に記載の表示パネル。
29. 前記第一発光素子は、赤サブ画素を含み、前記第二発光素子は、青サブ画素を含み、前記
    第三発光素子は、緑サブ画素を含む、請求項２８に記載の表示パネル。
30. 請求項１～２９の何れか一項に記載の表示パネルを含む、表示装置。
31. 表示パネルの製作方法であって、前記表示パネルは、アレイ状に並べられた複数のサブ画
    素エリアを含み、前記製作方法は、
    電源信号線層、データ線層及び補償機能層を含む機能膜層であって、前記電源信号線層が
    、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層が、各
    前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンが、
    第一方向に沿って延在する第一部分を含み、前記データ線パターンが、前記第一方向に沿
    って延在し、前記補償機能層が、少なくとも１つの前記サブ画素エリアに設けられた補償
    機能パターンを含む機能膜層を、ベース上に製作することと、
    複数の第一発光素子であって、各々の前記第一発光素子が何れも、前記ベースから遠ざか
    る方向に沿って順次に積層して設けられた第一アノード、第一発光パターン及び第一カソ
    ードを含み、前記第一アノードの前記ベース上での正投影が、対応する前記電源信号線パ
    ターンの前記ベース上での正投影とは第一オーバーラップ領域があり、対応する前記デー
    タ線パターンの前記ベース上での正投影とは第二オーバーラップ領域があり、対応する前
    記補償機能パターンの前記ベース上での正投影とは第三オーバーラップ領域があり、前記
    第二オーバーラップ領域が、前記第一オーバーラップ領域と前記第三オーバーラップ領域
    との間に位置する複数の第一発光素子を、前記機能膜層における前記ベースとは反対側に
    製作することとを含む、表示パネルの製作方法。
    

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