CN113936600A - 像素电路及显示面板 - Google Patents

Abstract

本发明公开了一种像素电路及显示面板，像素电路包括数据写入模块、驱动模块、发光模块、第一初始化模块和第一屏蔽模块。第一初始化模块的第一端连接初始化信号线，第一初始化模块的第二端连接发光模块的第一端，第一初始化模块包括第一多栅晶体管，第一多栅晶体管包括至少两个串联的第一子晶体管，相邻第一子晶体管通过二者之间的第一中间节点电连接，第一屏蔽模块包括至少一个第一屏蔽电容，第一屏蔽电容的第一端与第一中间节点连接。第一子晶体管的数量越多，第一初始化模块的漏电流越小，进而可以降低发光模块的第一端的电位变化。第一屏蔽电容可以稳定第一中间节点的电位，进而降低第一多栅晶体管的漏电，有利于显示均一性。

Description

像素电路及显示面板

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种像素电路及显示面板。

背景技术

随着显示产品的发展，伴随着对显示产品高刷新频率的需求日益增大，低灰阶显示性能在显示产品中日益重要。

目前的显示面板通常包括多个像素电路，现有显示面板在低灰阶下进行显示时，容易出现发光不均的问题，影响显示的质量。

发明内容

本发明提供一种像素电路及显示面板，以实现降低第一初始化模块的漏电，提高显示均一性，提升显示画质。

第一方面，本发明实施例提供了一种像素电路，包括：数据写入模块、驱动模块、发光模块、第一初始化模块和第一屏蔽模块；

数据写入模块用于在自身控制端所接入信号的控制下向驱动模块的控制端写入数据信号；

驱动模块和发光模块连接于第一电源线和第二电源线之间，驱动模块用于根据数据信号输出驱动信号驱动发光模块发光；

第一初始化模块的第一端连接初始化信号线，第一初始化模块的第二端连接发光模块的第一端，第一初始化模块用于在自身控制端所接入信号的控制下向发光模块的第一端写入初始化电压；第一初始化模块包括第一多栅晶体管，第一多栅晶体管包括至少两个串联的第一子晶体管，相邻第一子晶体管通过二者之间的第一中间节点电连接；

第一屏蔽模块包括至少一个第一屏蔽电容，第一屏蔽电容的第一端与至少一个中间节点连接，第一屏蔽电容的第二端接入固定电压。

可选的，第一屏蔽电容的第二端与初始化信号线电连接，或者第一屏蔽电容的第二端与第一电源线电连接。

可选的，第一多栅晶体管的有源层的线宽小于第一设定阈值；

可选的，驱动模块包括驱动晶体管，第一设定阈值等于驱动晶体管的有源层的线宽。

可选的，像素电路还包括第二初始化模块和第二屏蔽模块；

第二初始化模块的第一端连接初始化信号线，第二初始化模块的第二端连接驱动模块的控制端，第二初始化模块用于在自身控制端所接入信号的控制下向驱动模块的控制端写入初始化电压；第二初始化模块包括第二多栅晶体管，第二多栅晶体管包括至少两个串联的第二子晶体管，相邻第二子晶体管通过二者之间的第二中间节点电连接；

第二屏蔽模块包括至少一个第二屏蔽电容，第二屏蔽电容的第一端与至少一个第二中间节点连接，第二屏蔽电容的第二端接入固定电压；

可选的，第二屏蔽电容的第二端与初始化信号线电连接，或者第二屏蔽电容的第二端与第一电源线电连接；

可选的，第二多栅晶体管的有源层的线宽小于第二设定阈值；

和/或，像素电路还包括补偿模块和第三屏蔽模块，补偿模块用于在自身控制端所接入信号的控制下对驱动模块包括的驱动晶体管的阈值电压进行补偿；

补偿模块包括第三多栅晶体管，第三多栅晶体管包括至少两个串联的第三子晶体管，相邻第三子晶体管通过二者之间的第三中间节点电连接；

第三屏蔽模块包括至少一个第三屏蔽电容，第三屏蔽电容的第一端与至少一个第三中间节点连接，第三屏蔽电容的第二端接入固定电压；

可选的，第三屏蔽电容的第二端与初始化信号线电连接，或者第三屏蔽电容的第二端与第一电源线电连接。

第二方面，本发明实施例还提供了一种显示面板，该显示面板包括第一方面任一项的像素电路，还包括第一电源线、数据线、初始化信号线、第一扫描线和第二扫描线，第一电源线、数据线沿第一方向延伸，初始化信号线、第一扫描线和第二扫描线沿第二方向延伸，第一方向和第二方向相交；

可选的，像素电路阵列排布，第一方向为像素电路排布的列方向，第二方向为像素电路排布的行方向，每行像素电路中第一初始化模块的控制端连接同一条第一扫描线，每行像素电路的第一初始化模块的第一端连接同一条初始化信号线，每行像素电路的数据写入模块的控制端连接同一条第二扫描线，每列像素电路的数据写入模块的第一端连接同一条数据线，每列像素电路连接同一条第一电源线；同一行像素电路连接的第一扫描线位于初始化信号线和第二扫描线之间。

可选的，第一多栅晶体管的至少一个第一中间节点与第一固定电位结构交叠形成至少一个第一屏蔽电容，第一多栅晶体管的第一中间节点包括第一多栅晶体管的有源层中连接相邻第一子晶体管的第一有源部；

可选的，第一有源部包括位于与同一像素电路电连接的第一扫描线和第二扫描线之间的第一子有源部；

第一固定电位结构包括位于与同一像素电路电连接的第一扫描线、第二扫描线之间的第一固定电位部，第一固定电位部与第一电源线电连接；

第一固定电位部与第一子有源部交叠形成一第一屏蔽电容。

可选的，数据线和第一电源线沿第二方向排布，第一多栅晶体管位于第一多栅晶体管所属像素电路所连接的第一电源线远离数据线的一侧；

第一固定电位结构还包括连接第一电源线和第一固定电位部的第一连接部，第一连接部沿第二方向延伸，同一像素电路中，第一子有源部位于第一连接部靠近像素电路所连接的第一扫描线的一侧。

可选的，第一多栅晶体管包括至少三个串联的第一子晶体管，第一有源部包括位于第一扫描线远离第二扫描线一侧的第二子有源部；

第二子有源部与初始化信号线交叠形成一第一屏蔽电容；

可选的，像素电路包括第二连接部，第二连接部沿第一方向延伸，第二连接部的一端连接初始化信号线，另一端连接第一多栅晶体管的第一极，第一多栅晶体管的第二极连接发光模块的第一端。

可选的，像素电路还包括补偿模块和第三屏蔽模块，补偿模块包括第三多栅晶体管，第三多栅晶体管包括至少两个串联的第三子晶体管，第三多栅晶体管的至少一个第三中间节点与第三固定电位结构交叠形成至少一个第三屏蔽电容，第三多栅晶体管的第三中间节点包括第三多栅晶体管的有源层中连接相邻第三子晶体管的第三有源部；

可选的，第三有源部包括与同一像素电路连接的第一扫描线和第二扫描线之间的至少一个第三子有源部，第三固定电位结构包括至少一个第三固定电位部，第三固定电位部与第一连接部连接，同一像素电路中，第三子有源部和第三固定电位部位于第一连接部靠近像素电路连接的第二扫描线的一侧，第三子有源部与对应的第三固定电位部交叠形成第三屏蔽电容。

可选的，像素电路还包括第二初始化模块和第二屏蔽模块；第二初始化模块包括第二多栅晶体管，第二多栅晶体管包括至少两个串联的第二子晶体管，第二多栅晶体管的至少一个第二中间节点与第二固定电位结构交叠形成至少一个第二屏蔽电容，第二多栅晶体管的第二中间节点包括第二多栅晶体管的有源层中连接相邻第二子晶体管的第二有源部；

可选的，第二有源部包括位于与同一像素电路连接的第一扫描线远离第二扫描线一侧的至少一个第四子有源部；

第四子有源部与初始化信号线交叠形成一第二屏蔽电容；

可选的，像素电路包括第三连接部和第四连接部，第三连接部和第四连接部均沿第一方向延伸，第三连接部的一端连接初始化信号线，另一端连接第二多栅晶体管的第一极，第四连接部的一端连接第二多栅晶体管的第二极，另一端连接驱动模块的控制端；

可选的，第三连接部与第二连接部为同一结构。

可选的，第二多栅晶体管包括至少三个串联的第二子晶体管，第二有源部包括位于与同一像素电路电连接的第一扫描线和第二扫描线之间的第五子有源部；

第二固定电位结构包括位于与同一像素电路电连接的第一扫描线、第二扫描线之间的第二固定电位部，第二固定电位部与第一电源线电连接；

第二固定电位部与第五子有源部交叠形成一第二屏蔽电容。

本发明实施例提供了一种像素电路和显示面板，像素电路包括数据写入模块、驱动模块、发光模块、第一初始化模块和第一屏蔽模块。第一初始化模块用于在自身控制端所接入信号的控制下向发光模块的第一端写入初始化电压，第一初始化模块包括第一多栅晶体管，第一多栅晶体管包括至少两个串联的第一子晶体管。相邻第一子晶体管通过二者之间的第一中间节点电连接，第一屏蔽模块包括至少一个第一屏蔽电容，第一屏蔽电容的第一端与至少一个第一中间节点连接，第一屏蔽电容的第二端接入固定电压。第一初始化模块的第一多栅晶体管包括至少两个串联的第一子晶体管，使得第一初始化模块的漏电流较小，进而可以减小发光模块的第一端的电位变化。同时，至少一个第一屏蔽电容可以稳定第一多栅晶体管的第一中间节点的电位，降低第一多栅晶体管的控制端的电位变化对第一中间节点电位的影响，进而进一步降低第一初始化模块的漏电，维持发光模块的第一端的电位的稳定，提高显示均一性。

附图说明

图1是本发明实施例提供的一种像素电路的结构示意图；

图2是本发明实施例提供的另一种像素电路的结构示意图；

图3是本发明实施例提供的另一种像素电路的结构示意图；

图4是本发明实施例提供的另一种像素电路的结构示意图；

图5是本发明实施例提供的另一种像素电路的结构示意图；

图6是本发明实施例提供的一种像素电路的时序图；

图7是本发明实施例提供的一种显示面板的结构示意图；

图8是本发明实施例提供的一种显示面板的局部发放大图；

图9是本发明实施例提供的一种显示面板中有源层和第一金属层的结构示意图；

图10是本发明实施例提供的一种显示面板中有源层、第一金属层和第二金属层的结构示意图；

图11是本发明实施例提供的另一种显示面板的结构示意图；

图12是本发明实施例提供的另一种显示面板的局部发放大图；

图13是本发明实施例提供的另一种显示面板中有源层和第一金属层的结构示意图；

图14是本发明实施例提供的另一种显示面板中有源层、第一金属层和第二金属层的结构示意图；

图15是本发明实施例提供的另一种显示面板的结构示意图；

图16是本发明实施例提供的另一种显示面板中有源层和第一金属层的结构示意图；

图17是本发明实施例提供的另一种显示面板的局部发放大图；

图18是本发明实施例提供的另一种显示面板的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术中所述，现有显示面板在进行显示时，存在显示均一性差的问题，影响显示效果。经发明人研究发现，出现上述问题的原因在于，现有像素电路与发光模块的第一端连接的用于初始化发光模块的晶体管，漏电较为严重，导致在低灰阶下，发光模块发光的均一性较差。初始化发光模块的晶体管大多为单栅结构，单栅结构的晶体管，在其控制端的电压发生变化时，晶体管第一极和第二极的电压会因控制端电压的变化而产生较大变化，使得第一极和第二极的电压不等，产生较大的漏电流，从而使得发光模块的第一端的电压变化，降低显示均一性。

基于上述原因，本发明实施例提供了一种像素电路。图1为本发明实施例提供的一种像素电路的结构示意图，参考图1，像素电路包括数据写入模块10、驱动模块11、发光模块12、第一初始化模块13和第一屏蔽模块14；

数据写入模块10用于在自身控制端所接入信号的控制下向驱动模块11的控制端写入数据信号；

驱动模块11和发光模块12连接于第一电源线VDD和第二电源线VSS之间，驱动模块11用于根据数据信号输出驱动信号驱动发光模块12发光；

第一初始化模块13的第一端连接初始化信号线VREF，第一初始化模块13的第二端连接发光模块12的第一端，第一初始化模块13用于在自身控制端所接入信号的控制下向发光模块12的第一端写入初始化电压；第一初始化模块13包括第一多栅晶体管131，第一多栅晶体管131包括至少两个串联的第一子晶体管T1，相邻第一子晶体管T1通过二者之间的第一中间节点N1电连接；

第一屏蔽模块14包括至少一个第一屏蔽电容C1，第一屏蔽电容C1的第一端与至少一个第一中间节点N1连接，第一屏蔽电容C1的第二端接入固定电压。

其中，发光模块11可以为有机发光二极管(Organic Light Emitting Diode，OLED)，发光模块11的第一端为OLED的阳极，驱动信号可以为驱动电流，OLED在驱动电流的驱动下发光。当第一多栅晶体管131包括两个串联的第一子晶体管T1时，第一多栅晶体管131为双栅晶体管，当第一多栅晶体管131包括三个串联的第一子晶体管T1时，第一多栅晶体管131为三栅晶体管，依次类推。多栅晶体管存在一个问题，即在多栅晶体管关断时，多栅晶体管的中间节点浮置，使得该中间节点电位容易受到显示面板中其他信号的影响，造成多栅晶体管中间节点的电位不稳定，漏电流仍可能会较大，导致显示面板的发光均一性较差，影响显示画质。因此，本实施例中，通过在第一中间节点N1处连接第一屏蔽电容C1，以稳定第一中间节点的电位。数据写入模块10还与数据线VDATA连接，数据线VDATA用于提供数据信号。可选的，第一屏蔽电容C1的第二端与初始化信号线VREF电连接，或者第一屏蔽电容C1的第二端与第一电源线VDD电连接。

本实施例中示例性示出包括三个串联的第一子晶体管T1和一个第一屏蔽电容C1，其中第一个第一子晶体管T1的第一极与初始化信号线VREF连接，第二极与相邻的第二个第一子晶体管T1的第一极连接，第二个第一子晶体管T1的第二极连接相邻的第三个第一子晶体管T1的第一极，第三个第一子晶体管T1的第二极连接发光模块12的第一端，三个第一子晶体管T1的栅极作为第一初始化模块13的控制端。其中，三个第一子晶体管T1的第一极均为源极，第二极均为漏极。第一子晶体管T1可以为N型晶体管，也可以为P型晶体管，本实施例中示例性示出第一子晶体管T1为P型晶体管。本实施例中第一多栅晶体管131包括三个第一子晶体管T1时，存在两个第一中间节点N1。在其他实施例中，第一多栅晶体管131包括两个第一子晶体管T1时，存在一个第一中间节点N1，第一多栅晶体管131包括四个第一子晶体管T1时，存在三个第一中间节点N1，以此类推。每一第一中间节点N1处均可连接一个第一屏蔽电容C1。用户可根据需求设定第一屏蔽电容C1的数量。第一屏蔽电容C1在第一多栅晶体管131关断时可以稳定第一多栅晶体管131的第一中间节点N1的电位，从而降低第一多栅晶体管131的漏电，进而保证发光模块12的第一端的电位的稳定，有利于提高显示的均一性。

像素电路的工作过程可以包括初始化阶段、数据写入阶段和发光阶段。在初始化阶段，串联连接的多个第一子晶体管T1在其栅极连接的信号的控制下导通，将初始化信号线VREF提供的初始化电压写入发光模块12的第一端，实现对发光模块12的初始化。在数据写入阶段，数据写入模块10在自身控制端所接入信号的控制下导通，进而向驱动模块11的控制端写入数据信号，其中数据信号为数据电压。在发光阶段，驱动模块11根据其控制端的电压和第一电源线VDD提供的第一电源电压产生驱动电流，驱动发光模块12发光。在发光阶段，第一多栅晶体管131处于关断状态，第一屏蔽电容C1可以稳定第一多栅晶体管131的第一中间节点N1的电位，进而降低第一多栅晶体管131的漏电，保证发光模块12的第一端的电位的稳定，有利于提高显示均一性。

本实施例提供的像素电路的第一初始化模块的第一多栅晶体管包括至少两个串联的第一子晶体管，使得第一初始化模块的漏电流较小，进而可以减小发光模块的第一端的电位变化。同时，至少一个第一屏蔽电容可以稳定第一多栅晶体管的第一中间节点的电位，降低第一多栅晶体管的控制端的电位变化对第一中间节点电位的影响，进而进一步降低第一初始化模块的漏电，维持发光模块的第一端的电位的稳定，进而减小驱动电流的变化，提高显示均一性。

在上述技术方案的基础上，可选的，第一多栅晶体管的有源层的线宽小于第一设定阈值。

有源层的线宽为与电流流经方向垂直方向的有源层的宽度，第一多栅晶体管的有源层的线宽小于第一设定阈值，可以在有限的面积内实现多栅结构的设置，有利于保证显示面板较高的像素密度，第一设定阈值可根据需求进行设定。

图2为本发明实施例提供的另一种像素电路的结构示意图，参考图2，可选的，驱动模块11包括驱动晶体管T0，第一设定阈值等于驱动晶体管T0的有源层的线宽。

驱动晶体管T0的栅极作为驱动模块11的控制端。第一多栅晶体管131的有源层的线宽小于驱动晶体管T0的有源层的线宽，可以在有限的面积内实现多栅结构的设置。可选的，驱动晶体管T0为单栅晶体管。

图3为本发明实施例提供的另一种像素电路的结构示意图，参考图3，可选的，像素电路还包括第二初始化模块15、第二屏蔽模块16；

第二初始化模块15的第一端连接初始化信号线VREF，第二初始化模块15的第二端连接驱动模块11的控制端，第二初始化模块15用于在自身控制端所接入信号的控制下向驱动模块11的控制端写入初始化电压；第二初始化模块15包括第二多栅晶体管151，第二多栅晶体管151包括至少两个串联的第二子晶体管T2，相邻第二子晶体管T2通过二者之间的第二中间节点N2电连接；

第二屏蔽模块16包括至少一个第二屏蔽电容C2，第二屏蔽电容C2的第一端与至少一个第二中间节点N2连接，第二屏蔽电容C2的第二端接入固定电压；

可选的，第二屏蔽电容C2的第二端与初始化信号线VREF电连接，或者第二屏蔽电容C2的第二端与第一电源线VDD电连接；

本实施例中示例性示出第二多栅晶体管151包括四个串联的第二子晶体管T2和一个第二屏蔽电容C2，其中第一个第二子晶体管T2的第一极与初始化信号线VREF连接，第一个第二子晶体管T2的第二极与第二个第二子晶体管T2的第一极连接，第二个第二子晶体管T2的第二极与第三个第二子晶体管T2的第一极连接，第三个第二子晶体管T2的第二极与第四个第二子晶体管T2的第一极连接，第四个第二子晶体管T2的第二极与驱动模块11的控制端连接，四个第二子晶体管T2的栅极作为第二初始化模块15的控制端。其中，四个第二子晶体管T2的第一极均为源极，第二极均为漏极。第二子晶体管T2可以为N型晶体管，也可以为P型晶体管，本实施例中示例性示出第二子晶体管T2为P型晶体管。本实施例中，第二多栅晶体管151包括四个第二子晶体管T2时，第二多栅晶体管151包括三个第二中间节点N2。在其他实施例中，第二多栅晶体管151包括三个第二子晶体管T2时，第二多栅晶体管151包括两个第二中间节点N2，第二多栅晶体管151包括五个第二子晶体管T2时，第二多栅晶体管151包括四个第二中间节点N2，以此类推。每一第二中间节点N2处均可连接一个第二屏蔽电容C2，用户可根据需求设定第二屏蔽电容C2的数量。第二屏蔽电容C2可以稳定第二多栅晶体管151的第二中间节点N2的电位，当第二多栅晶体管151关断时，由于第二屏蔽电容C2的存在，可以降低第二多栅晶体管151的漏电，进而保证驱动模块11的控制端的电位的稳定，进而保证驱动电流的稳定，有利于提高显示均一性。

在上述技术方案的基础上，继续参考图3，可选的，第二多栅晶体管151的有源层的线宽小于第二设定阈值。

第二多栅晶体管151的有源层的线宽小于第二设定阈值，可以在有限的面积内实现多栅结构的设置。第二设定阈值可根据需求进行设定，第二设定阈值可以等于第一设定阈值。可选的，当驱动模块11包括驱动晶体管时，第二设定阈值等于驱动晶体管的有源层的线宽。第二多栅晶体管151的有源层的线宽小于驱动晶体管的有源层的线宽，可以在有限的面积内实现多栅结构的设置，有利于保证显示面板较高的像素密度。

图4为本发明实施例提供的另一种像素电路的结构示意图，参考图4，可选的，像素电路还包括补偿模块17和第三屏蔽模块18，补偿模块17用于在自身控制端所接入信号的控制下对驱动模块11包括的驱动晶体管T0的阈值电压进行补偿；

补偿模块17包括第三多栅晶体管171，第三多栅晶体管171包括至少两个串联的第三子晶体管T3，相邻第三子晶体管T3通过二者之间的第三中间节点N3电连接；

第三屏蔽模块18包括至少一个第三屏蔽电容C3，第三屏蔽电容C3的第一端与至少一个第三中间节点N3连接，第三屏蔽电容C3的第二端接入固定电压；

可选的，第三屏蔽电容C3的第二端与初始化信号线VREF电连接，或者第三屏蔽电容C3的第二端与第一电源线VDD电连接。

可选的，像素电路还包括发光控制模块20，发光控制模块20、驱动模块11、发光模块12连接于第一电源线VDD和第二电源线VSS之间，发光控制模块20用于在自身控制端的信号的控制下，控制发光模块12根据驱动模块11输出的驱动信号发光。

本实施例中示例性示出第三多栅晶体管171包括两个串联的第三子晶体管T3和一个第三屏蔽电容C3，第一个第三子晶体管T3的第一极与驱动晶体管T0的第二极连接，第二极与第二个第三子晶体管T3的第一极连接，第二个第三子晶体管T3的第二极与驱动晶体管T0的栅极连接。第三子晶体管T3的栅极作为补偿模块13的控制端。其中，两个第三子晶体管T3的第一极均为源极，第二极均为漏极。第三子晶体管T3可以为N型晶体管，也可以为P型晶体管，本实施例中示例性示出第三子晶体管T3为P型晶体管。本实施例中，第三多栅晶体管171包括两个第三子晶体管T3时，第三多栅晶体管171包括一个第三中间节点N3。在其他实施例中，第三多栅晶体管171包括三个第三子晶体管T3时，第三多栅晶体管171包括两个第三中间节点N3，以此类推。每一第三中间节点N3处均可连接一个第三屏蔽电容C3，用户可根据需求设定第三屏蔽电容C3的数量。

在数据写入阶段，数据电压经数据写入模块10和补偿模块17写入驱动晶体管T0的栅极，同时，补偿模块17可以对驱动晶体管T0的阈值进行补偿，从而可以使得驱动晶体管T0的栅极的电压包括与数据电压和阈值电压关联的电压，实现了驱动晶体管T0的数据电压的写入和阈值补偿。且第三屏蔽电容C3可以稳定第三多栅晶体管171的第三中间节点N3的电位，当第三多栅晶体管171关断时，由于第三屏蔽电容C3的存在，可以降低第三多栅晶体管171的漏电，进而保证驱动模块11的控制端的电位的稳定，使得驱动电流的稳定性提高，进而有利于提高显示均一性。

图5为本发明实施例提供的另一种像素电路的结构示意图，参考图5，可选的，像素电路还包括存储模块19，存储模块19与驱动模块11的控制端连接，用于存储驱动模块11的控制端的电压。可选的，存储模块19包括存储电容C0，存储电容C0的一端连接第一电源线VDD，存储电容C0的另一端连接驱动模块11的控制端。

可选的，发光控制模块20包括第四晶体管T4和第五晶体管T5，第四晶体管T4的第一极连接第一电源线VDD，第四晶体管T4的第二极连接驱动模块11的第一端，第五晶体管T5的第一极连接驱动模块11的第二端，第五晶体管T5的第二极连接发光模块12的第一端，第四晶体管T4和第五晶体管T5的栅极连接发光控制信号线EM。

数据写入模块10包括第六晶体管T6，第六晶体管T6的第一极连接数据线VDATA，第六晶体管T6的第二极连接驱动模块11的第一端，第六晶体管T6的栅极连接第二扫描线S2。

可选的，第一多栅晶体管131包括的第一子晶体管T1的栅极连接第一扫描线S1，第一屏蔽电容C1连接第一电源线VDD，第二多栅晶体管151的第二子晶体管T2的栅极连接第一扫描线S1，第二屏蔽电容C2连接第一电源线VDD，第三多栅晶体管171包括的第三子晶体管T3的栅极连接第二扫描线，第三屏蔽电容C3连接第一电源线VDD。在本发明其他可选实施例中，第一屏蔽电容C1、第二屏蔽电容C2、第三屏蔽电容C3均可以连接初始化信号线VREF。

图6为本发明实施例提供的一种像素电路的时序图，图6所示的时序图适用于图5所示的像素电路。其中，图5所示的像素电路中包括的晶体管均为P型晶体管。参考图5和图6，像素电路的工作过程包括初始化阶段t1、数据写入和阈值补偿阶段t2、发光阶段t3，像素电路的工作过程如下：

初始化阶段t1，第一扫描线S1上的信号为低电平、第二扫描线S2和发光控制信号线EM上的信号均为高电平，第一多栅晶体管131包括的第一子晶体管T1和第二多栅晶体管151包括的第二子晶体管T2导通，第三多栅晶体管171包括的第三子晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6关断。初始化信号线VREF上的初始化电压经第一子晶体管T1写入发光模块12的第一端，同时还经第二子晶体管T2写入驱动晶体管T0的栅极，初始化阶段t1，实现对发光模块12和驱动晶体管T0的初始化。

数据写入和阈值补偿阶段t2，第二扫描线S2上的信号为低电平，第一扫描线S1、发光控制信号线EM上的信号为高电平，第三多栅晶体管171包括的第三子晶体管T3、第六晶体管T6、驱动晶体管T0导通，第一多栅晶体管131包括的第一子晶体管T1、第二多栅晶体管151包括的第二子晶体管T2、第四晶体管T4和第五晶体管T5关断。数据线VDATA传输的数据电压经第六晶体管T6、驱动晶体管T0、第三多栅晶体管171包括的第三子晶体管T3写入驱动晶体管T0的栅极，实现驱动晶体管T0栅极的数据电压的写入以及驱动晶体管T0阈值电压的补偿。

发光阶段t3，发光控制信号线EM上的信号为低电平，第一扫描线S1和第二扫描线S2上的信号为高电平，驱动晶体管T0、第四晶体管T4和第五晶体管T5导通，第一多栅晶体管131包括的第一子晶体管T1、第二多栅晶体管151包括的第二子晶体管T2、第三多栅晶体管171包括的第三子晶体管T3和第六晶体管T6关断，第一电源线VDD上的第一电源电压通过第四晶体管T4传输至驱动晶体管T0的第一极，驱动晶体管T0根据其栅极的电压和第一极的电压驱动发光模块12发光。由于第二屏蔽电容C2的存在，可以稳定第二多栅晶体管151的第二中间节点N2的电位，进而降低第二多栅晶体管151的漏电，维持驱动晶体管T0的栅极电位的稳定，从而保证驱动电流的稳定，提高显示均一性。第三屏蔽电容C3，可以稳定第三多栅晶体管171的第三中间节点N3的电位，进而降低第三多栅晶体管171的漏电，维持驱动晶体管T0的栅极电位的稳定，保证驱动电流的稳定，提高显示均一性。同时，第一屏蔽电容C1，可以稳定第一多栅晶体管131的第一中间节点N1的电位，进而降低第一多栅晶体管131的漏电，维持发光模块12的第一端的电位的稳定，进一步提高显示均一性。

本发明实施例还提供了一种显示面板，包括上述任一实施例中的像素电路，图7为本发明实施例提供的一种显示面板的结构示意图，参考图7和图1，显示面板还包括第一电源线VDD、数据线VDATA、初始化信号线VREF、第一扫描线S1和第二扫描线S2，第一电源线VDD、数据线VDATA沿第一方向Y延伸，初始化信号线VREF、第一扫描线S1和第二扫描线S2沿第二方向X延伸，第一方向Y和第二方向X相交。

可选的，像素电路01阵列排布，第一方向Y为像素电路01排布的列方向，第二方向X为像素电路01排布的行方向，每行像素电路01中第一初始化模块13的控制端连接同一条第一扫描线S1，每行像素电路01的第一初始化模块13的第一端连接同一条初始化信号线VREF，每行像素电路01的数据写入模块10的控制端连接同一条第二扫描线S2，每列像素电路01的数据写入模块10的第一端连接同一条数据线VDATA，每列像素电路01连接同一条第一电源线VDD；与同一行像素电路01连接的第一扫描线S1位于初始化信号线VREF和第二扫描线S2之间。

本实施例中示例性示出包括两个完整的像素电路01，值得注意的是，在初始化阶段，第n行像素电路01中的第一初始化模块13为同一列中，第n-1行像素电路01的发光模块12的第一端初始化。其中，n≥2。

图8是一种显示面板的局部放大图，图8是对图7所示虚线区域001的局部放大，图9是本发明实施例提供的一种显示面板中有源层和第一金属层的结构示意图，图10是本发明实施例提供的一种显示面板中有源层、第一金属层和第二金属层的结构示意图，参考图7-图10，可选的，显示面板包括层叠设置的有源层100、第一金属层200和第二金属层300，其中，第一扫描线S1、第二扫描线S2位于第一金属层200，初始化信号线VREF位于第二金属层300；显示面板还包括第三金属层，显示面板中的第一电源线VDD、数据线VDATA位于第三金属层。

继续参考图1、图7-图10，可选的，第一多栅晶体管131的至少一个第一中间节点N1与第一固定电位结构交叠形成至少一个第一屏蔽电容C1，第一多栅晶体管131的第一中间节点N1包括第一多栅晶体管131的有源层中连接相邻第一子晶体管T1的第一有源部；

第一多栅晶体管131的有源层与第一扫描线S1交叠形成串联的至少两个第一子晶体管T1；

可选的，第一有源部包括位于与同一像素电路01电连接的第一扫描线S1和第二扫描线S2之间的第一子有源部111；

第一固定电位结构包括位于与同一像素电路01电连接的第一扫描线S1、第二扫描线S2之间的第一固定电位部311，第一固定电位部311与第一电源线VDD电连接；

第一固定电位部311与第一子有源部111交叠形成一第一屏蔽电容C1。

本实施例中示例性示出第一多栅晶体管131包括三个第一子晶体管T1，第一个第一子晶体管T1、第二个第一子晶体管T1和第三个第一子晶体管T1沿第二方向X从左至右排列，连接第二个第一子晶体管T1和第三个第一子晶体管T1的有源层作为第一子有源部111。本实施例中示例性示出第一固定电位部311与第一电源线VDD电连接，第一固定电位部311与第一子有源部111交叠形成一第一屏蔽电容C1，即第一子有源部111作为第一屏蔽电容C1的一个极板，第一固定电位部311作为第一屏蔽电容C1的另一个极板，使得在第一多栅晶体管131关断时，第一中间节点N1的电位可以保持稳定，进而降低第一多栅晶体管131的漏电，保证发光模块12的第一端的电位的稳定，提高显示均一性。可选的，第一固定电位结构位于第二金属层300，第一固定电位结构与初始化信号线VREF同层设置，进而使得无需在显示面板中额外设置金属层等形成第一固定电位结构，使得显示面板的膜层数量不会增加，有利于实现显示面板的轻薄化。

继续参考图1、图7-图10，可选的，数据线VDATA和第一电源线VDD沿第二方向X排布，第一多栅晶体管131位于第一多栅晶体管131所属像素电路01所连接的第一电源线VDD远离数据线VDATA的一侧；

第一固定电位结构还包括连接第一电源线VDD和第一固定电位部311的第一连接部312，第一连接部312沿第二方向X延伸，同一像素电路01中，第一子有源部111位于第一连接部312靠近像素电路01所连接的第一扫描线S1的一侧。

第一连接部312沿第二方向延伸X，且第一连接部312同时连接第一固定电位部311和第一电源线VDD，使得第一固定电位部311的电位等于第一电源线VDD传输的第一电源电压。继续参考图1、图7-图10，可选的，第一多栅晶体管包括至少三个串联的第一子晶体管T1，第一有源部包括位于第一扫描线S1远离第二扫描线S2一侧的第二子有源部112；

第二子有源部112与初始化信号线VREF交叠形成一第一屏蔽电容C1。

本实施例中，连接第一个第一子晶体管T1和第二个第一子晶体管T1的有源层为第二子有源部112。第二子有源部112与初始化信号线VREF交叠形成一第一屏蔽电容C1，即第二子有源部112作为第一屏蔽电容C1的一个极板，初始化信号线VREF作为第一屏蔽电容C1的另一个极板，使得在第一多栅晶体管131关断时，第二子有源部112处的电位保持稳定，进而降低第一多栅晶体管131的漏电，维持发光模块12第一端的电位的稳定，有利于提高显示均一性。同时，初始化信号线VREF作为第一屏蔽电容C1的一个极板，进而使得无需在显示面板中额外设置金属层等形成电容结构，使得显示面板的膜层数量不会增加，显示面板的厚度不会增加，有利于实现显示面板的轻薄化。

继续参考图1、图7-图10，可选的，像素电路01包括第二连接部313，第二连接部313沿第一方向Y延伸，第二连接部313的一端连接初始化信号线VREF，另一端连接第一多栅晶体管131的第一极T1-1，第一多栅晶体管131的第二极T1-2连接发光模块12的第一端。

可选的，第二连接部313位于第三金属层，第二连接部313与数据线VDATA和第一电源线VDD位于同一层。位于第二金属层300的初始化信号线VREF经过过孔002与第三金属层连接，第三金属层又经过过孔002与第一多栅晶体管的第一极T1-1连接，进而实现初始化信号线VREF与第一多栅晶体管131的第一极T1-1连接，在初始化阶段，初始化信号线VREF提供的初始化电压经第一多栅晶体管131写入发光模块12的第一端，实现对发光模块12的初始化。且第二金属层300和第三金属层之间本身存在过孔以进行连接，第三金属层和有源层100之间也存在过孔以进行连接，进而实现有源层100与初始化信号线VREF连接时，无需额外单独掩膜步骤进行打孔，简化工艺，使得显示面板更易于制作。

参考图4和图7-图10，可选的，像素电路还包括补偿模块17和第三屏蔽模块18，补偿模块17包括第三多栅晶体管171，第三多栅晶体管171包括至少两个串联的第三子晶体管T3，第三多栅晶体管171的至少一个第三中间节点N3与第三固定电位结构交叠形成至少一个第三屏蔽电容C3，第三多栅晶体管171的第三中间节点N3包括第三多栅晶体管171的有源层中连接相邻第三子晶体管T3的第三有源部；

参考图4和图7-图10，可选的，第三有源部包括与同一像素电路01连接的第一扫描线S1和第二扫描线S2之间的至少一个第三子有源部113，第三固定电位结构包括至少一个第三固定电位部331，第三固定电位部331与第一连接部312连接，同一像素电路01中，第三子有源部113和第三固定电位部331位于第一连接部312靠近像素电路01连接的第二扫描线S2的一侧，第三子有源部113与对应的第三固定电位部331交叠形成第三屏蔽电容C3。

本实施例中，示例性示出第三多栅晶体管171包括两个第三子晶体管T3，两个第三子晶体管T3连接的有源层作为第三子有源部113。第三固定电位部331位于第二金属层300，进而使得无需在显示面板中额外设置金属层等形成第一固定电位结构，使得显示面板的膜层数量不会增加，有利于实现显示面板的轻薄化。第三固定电位部331经第一连接部312与第一电源线VDD连接，使得第三固定电位部331的电位等于第一电源电压。第三子有源部113与对应的第三固定电位部331交叠形成第三屏蔽电容C3，即第三子有源部113作为第三屏蔽电容C3的一个极板，第三固定电位部331作为第三屏蔽电容C3的另一个极板。第三屏蔽电容C3使得第三多栅晶体171管关断时，第三多栅晶体管171的第三中间节点N3保持稳定，降低第三多栅晶体管171的漏电，维持驱动模块11的控制端的稳定，进而保证驱动电流的稳定，提高显示均一性。

现有技术中，位于第j列的像素电路01的第三固定电位部331连接同行的第j+1列像素电路01所连接的第一电源线VDD，进而构成第三屏蔽电容C3的一个极板以稳定第三多栅晶体管171的第三中间节点N3的电位，但是第三固定电位部331连接相邻列像素电路01所连接的第一电源线VDD时，需跨接数据线VDATA，由此可能形成寄生电容，进而影响第三多栅晶体管171的第三中间节点N3的电位。其中，j≥1。而本实施例中，第三固定电位部331与第一连接部312连接，第一连接部312与本像素电路所连接的第一电源线VDD连接，无需跨接数据线VDATA，避免数据线VDATA与第一连接部312形成寄生电容对第三多栅晶体管的第三中间节点N3的影响，且形成第三屏蔽电容C3的布局更为简单，更易实现。

参考图5、图7和图8，像素电路还包括第二初始化模块15、发光控制模块20，第二初始化化模块包括第二多栅晶体管151，第二多栅晶体管151包括至少两个串联的第二子晶体管T2，发光控制模块20包括第四晶体管T4和第五晶体管T5，数据写入模块10包括第六晶体管T6。

图11是本发明实施例提供的另一种显示面板的结构示意图，图12是本发明实施例提供的另一种显示面板的局部放大图，图12是对图11所示虚线区域003的局部放大图，图13是本发明实施例提供的另一种显示面板中有源层、第一金属层的结构示意图，图14是本发明实施例提供的另一种显示面板中有源层、第一金属层和第二金属层的结构示意图，参考图3、图11-图14，可选的，像素电路还包括第二初始化模块15和第二屏蔽模块；第二初始化模块15包括第二多栅晶体管151，第二多栅晶体管151包括至少两个串联的第二子晶体管T2，第二多栅晶体管151的至少一个第二中间节点N2与第二固定电位结构交叠形成至少一个第二屏蔽电容C2，第二多栅晶体管151的第二中间节点N2包括第二多栅晶体管151的有源层中连接相邻第二子晶体管T2的第二有源部；

参考图3、图11-图14，可选的，第二有源部包括位于与同一像素电路01连接的第一扫描线S1远离第二扫描线S2一侧的至少一个第四子有源部114；

第四子有源部114与初始化信号线VREF交叠形成一第二屏蔽电容C2。

第四子有源部114作为第二屏蔽电容C2的一个极板，初始化信号线VREF作为屏蔽电容的另一个极板。初始化信号线VREF作为第二屏蔽电容的另一个极板进而使得无需在显示面板中额外设置金属层等形成电容结构，使得显示面板的膜层数量不会增加，有利于实现显示面板的轻薄化。第二屏蔽电容C2可以使得第二多栅晶体管151关断时，第二多栅晶体管151的第二中间节点N2的电位维持稳定，进而降低第二多栅晶体管151的漏电，维持驱动模块11的控制端的电位的稳定，进而维持驱动电流的稳定，提高显示均一性。

继续参考图3、图11-图14，可选的，像素电路01包括第三连接部314和第四连接部315，第三连接部314和第四连接部315均沿第一方向延伸Y，第三连接部314的一端连接初始化信号线VREF，另一端连接第二多栅晶体管151的第一极T2-1，第四连接部315的一端连接第二多栅晶体管的第二极T2-2，另一端连接驱动模块10的控制端。

第三连接部314和第四连接部315均位于第三金属层，第三连接部314通过过孔002与初始化信号线VREF连接，同时第三连接部314又与第二多栅晶体管151的第一极T2-1连接，进而实现第二多栅晶体管151的第一极T2-1与初始化信号线VREF连接。第四连接部315一端连接第二多栅晶体管151的第二极T2-2，另一端连接驱动模块11的控制端，进而实现第二多栅晶体管151的第二极T2-2与驱动模块11的控制端的连接，从而使得在初始化阶段，第二多栅晶体管151将初始化电压写入驱动模块11的控制端，实现对驱动模块11的初始化。第二金属层300和第三金属层之间本身存在过孔以进行连接，第三金属层和有源层100之间也存在过孔以进行连接，进而实现有源层100与初始化信号线VREF连接时，无需额外单独掩膜步骤进行打孔，简化工艺，使得显示面板更易于制作。

可选的，第三连接部314与第二连接部313为同一结构。

第三连接部314与第二连接部313为同一结构，可以避免设置额外的第三连接部314，进而简化显示面板的布局，节省显示面板的面积。

参考图5和图11-图14，像素电路还包括第二初始化模块15、发光控制模块20，第二初始化化模块15包括第二多栅晶体管151，第二多栅晶体管151包括至少两个串联的第二子晶体管T2，发光控制模块包括第四晶体管T4和第五晶体管T5，数据写入模块包括第六晶体管T6。

可选的，第一多栅晶体管包括奇数个第一子晶体管，第二多栅晶体管包括偶数个第二子晶体管(例如图7所示显示面板结构)。

图15为本发明实施例提供的另一种显示面板的结构示意图，图16为本发明实施例提供的另一种显示面板的有源层和第一金属层的结构示意图，图17为本发明实施例提供的另一种显示面板的局部放大图，图17为图16所示虚线004区域的局部放大图。参考图15-图17，可选的，第一多栅晶体管131包括偶数个第一子晶体管T1，第二多栅晶体管151包括奇数个第二子晶体管T2。

参考图15-图17，像素电路还包括第二初始化模块、发光控制模块，第二初始化化模块包括第二多栅晶体管151，第二多栅晶体管151包括至少两个串联的第二子晶体管T2，发光控制模块包括第四晶体管T4和第五晶体管T5，数据写入模块包括第六晶体管T6，驱动模块包括驱动晶体管T0。

继续参考图5、图11-图17，第二多栅晶体管151包括至少三个串联的第二子晶体管T2，第二有源部包括位于与同一像素电路01电连接的第一扫描线S1和第二扫描线S2之间的第五子有源部115；

第二固定电位结构包括位于与同一像素电路01电连接的第一扫描线S1、第二扫描线S2之间的第二固定电位部321，第二固定电位部321与第一电源线VDD电连接；

第二固定电位部321与第五子有源部115交叠形成一第二屏蔽电容C2。

本实施例中示例性示出包括四个第二子晶体管T2，沿第二方向X，从左至右依次为第一个第二子晶体管T2、第二个第二子晶体管T2、第三个第二子晶体管T2、第四个第二子晶体管T2，第二个第二子晶体管T2、第三个第二子晶体管T2连接的有源层为第五子有源部115。第二固定电位部321位于第二金属层，与第一电源线VDD电连接，使得第二固定电位部321构成第二屏蔽电容C2的一个极板，第五子有源部115构成第二屏蔽电容C2的另一个极板。在第二多栅晶体管151关断时，第二屏蔽电容C2可以稳定第二多栅晶体管151的第二中间节点N2的电位，进而降低第二多栅晶体管151的漏电，维持驱动模块11控制端电位的稳定，进而显示均一性。

图18为本发明实施例提供的另一种显示面板的结构示意图，参考图18，可选的，本实施例中显示面板的像素电路01包括驱动晶体管T0、第一子晶体管T1、第二子晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6。像素电路01包括第二连接部313，第二连接部313沿第一方向Y延伸，第二连接部313的一端连接初始化信号线VREF，另一端连接第一多栅晶体管的第一极T1-1。像素电路还可以包括第五连接部316，第五连接部316沿第二方向X延伸，第五连接部316的一端连接第二连接部313，第五连接部316的另一端与第一子有源部交叠形成一第一屏蔽电容C1。

第五连接部316与第二连接部313连接，而第二连接部313又与初始化信号线VREF连接，因此，第五连接部316上的电位等于初始化电压。即第五连接部316与第一子有源部交叠形成的第一屏蔽电容C1上的电位可以为初始化电压。第二连接部313和第五连接部316与第一电源线VDD同层设置，进而使得在形成第一屏蔽电容C1时，无需在显示面板中额外设置金属层，使得显示面板的膜层数量不会增加，有利于实现显示面板的轻薄化。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种像素电路，其特征在于，包括：数据写入模块、驱动模块、发光模块、第一初始化模块和第一屏蔽模块；

所述数据写入模块用于在自身控制端所接入信号的控制下向所述驱动模块的控制端写入数据信号；

所述驱动模块和所述发光模块连接于第一电源线和第二电源线之间，所述驱动模块用于根据所述数据信号输出驱动信号驱动所述发光模块发光；

所述第一初始化模块的第一端连接初始化信号线，所述第一初始化模块的第二端连接所述发光模块的第一端，所述第一初始化模块用于在自身控制端所接入信号的控制下向所述发光模块的第一端写入初始化电压；所述第一初始化模块包括第一多栅晶体管，所述第一多栅晶体管包括至少两个串联的第一子晶体管，相邻所述第一子晶体管通过二者之间的第一中间节点电连接；

所述第一屏蔽模块包括至少一个第一屏蔽电容，所述第一屏蔽电容的第一端与至少一个所述第一中间节点连接，所述第一屏蔽电容的第二端接入固定电压。

2.根据权利要求1所述的像素电路，其特征在于，所述第一屏蔽电容的第二端与所述初始化信号线电连接，或者所述第一屏蔽电容的第二端与所述第一电源线电连接。

3.根据权利要求1所述的像素电路，其特征在于，所述第一多栅晶体管的有源层的线宽小于第一设定阈值；

优选的，所述驱动模块包括驱动晶体管，所述第一设定阈值等于所述驱动晶体管的有源层的线宽。

4.根据权利要求1所述的像素电路，其特征在于，还包括第二初始化模块和第二屏蔽模块；

所述第二初始化模块的第一端连接所述初始化信号线，所述第二初始化模块的第二端连接所述驱动模块的控制端，所述第二初始化模块用于在自身控制端所接入信号的控制下向所述驱动模块的控制端写入所述初始化电压；所述第二初始化模块包括第二多栅晶体管，所述第二多栅晶体管包括至少两个串联的第二子晶体管，相邻所述第二子晶体管通过二者之间的第二中间节点电连接；

所述第二屏蔽模块包括至少一个第二屏蔽电容，所述第二屏蔽电容的第一端与至少一个所述第二中间节点连接，所述第二屏蔽电容的第二端接入固定电压；

优选的，所述第二屏蔽电容的第二端与所述初始化信号线电连接，或者所述第二屏蔽电容的第二端与所述第一电源线电连接；

优选的，所述第二多栅晶体管的有源层的线宽小于第二设定阈值；

和/或，所述像素电路还包括补偿模块和第三屏蔽模块，所述补偿模块用于在自身控制端所接入信号的控制下对所述驱动模块包括的驱动晶体管的阈值电压进行补偿；

所述补偿模块包括第三多栅晶体管，所述第三多栅晶体管包括至少两个串联的第三子晶体管，相邻所述第三子晶体管通过二者之间的第三中间节点电连接；

所述第三屏蔽模块包括至少一个第三屏蔽电容，所述第三屏蔽电容的第一端与至少一个所述第三中间节点连接，所述第三屏蔽电容的第二端接入固定电压；

优选的，所述第三屏蔽电容的第二端与所述初始化信号线电连接，或者所述第三屏蔽电容的第二端与所述第一电源线电连接。

5.一种显示面板，其特征在于，包括权利要求1-4任一项所述的像素电路，还包括第一电源线、数据线、初始化信号线、第一扫描线和第二扫描线，所述第一电源线、所述数据线沿第一方向延伸，所述初始化信号线、所述第一扫描线和所述第二扫描线沿第二方向延伸，所述第一方向和所述第二方向相交；

优选的，所述像素电路阵列排布，所述第一方向为所述像素电路排布的列方向，所述第二方向为所述像素电路排布的行方向，每行所述像素电路中所述第一初始化模块的控制端连接同一条所述第一扫描线，每行像素电路的第一初始化模块的第一端连接同一条所述初始化信号线，每行所述像素电路的数据写入模块的控制端连接同一条所述第二扫描线，每列所述像素电路的数据写入模块的第一端连接同一条所述数据线，每列所述像素电路连接同一条第一电源线；同一行所述像素电路连接的所述第一扫描线位于所述初始化信号线和所述第二扫描线之间。

6.根据权利要求5所述的显示面板，其特征在于，所述第一多栅晶体管的至少一个所述第一中间节点与第一固定电位结构交叠形成至少一个第一屏蔽电容，所述第一多栅晶体管的第一中间节点包括第一多栅晶体管的有源层中连接相邻第一子晶体管的第一有源部；

优选的，所述第一有源部包括位于与同一所述像素电路电连接的所述第一扫描线和所述第二扫描线之间的第一子有源部；

所述第一固定电位结构包括位于与同一所述像素电路电连接的所述第一扫描线、所述第二扫描线之间的第一固定电位部，所述第一固定电位部与所述第一电源线电连接；

所述第一固定电位部与所述第一子有源部交叠形成一所述第一屏蔽电容。

7.根据权利要求6所述的显示面板，其特征在于，所述数据线和所述第一电源线沿所述第二方向排布，所述第一多栅晶体管位于所述第一多栅晶体管所属像素电路所连接的所述第一电源线远离所述数据线的一侧；

所述第一固定电位结构还包括连接所述第一电源线和所述第一固定电位部的第一连接部，所述第一连接部沿所述第二方向延伸，同一所述像素电路中，所述第一子有源部位于所述第一连接部靠近所述像素电路所连接的所述第一扫描线的一侧。

8.根据权利要求6所述的显示面板，其特征在于，所述第一多栅晶体管包括至少三个串联的所述第一子晶体管，所述第一有源部包括位于所述第一扫描线远离所述第二扫描线一侧的第二子有源部；

所述第二子有源部与所述初始化信号线交叠形成一所述第一屏蔽电容；

优选的，所述像素电路包括第二连接部，所述第二连接部沿所述第一方向延伸，所述第二连接部的一端连接所述初始化信号线，另一端连接所述第一多栅晶体管的第一极，所述第一多栅晶体管的第二极连接所述发光模块的第一端。

9.根据权利要求7所述的显示面板，其特征在于，所述像素电路还包括补偿模块和第三屏蔽模块，所述补偿模块包括第三多栅晶体管，所述第三多栅晶体管包括至少两个串联的第三子晶体管，所述第三多栅晶体管的至少一个第三中间节点与第三固定电位结构交叠形成至少一个第三屏蔽电容，所述第三多栅晶体管的第三中间节点包括第三多栅晶体管的有源层中连接相邻第三子晶体管的第三有源部；

优选的，所述第三有源部包括与同一所述像素电路连接的所述第一扫描线和所述第二扫描线之间的至少一个第三子有源部，所述第三固定电位结构包括至少一个第三固定电位部，所述第三固定电位部与所述第一连接部连接，同一所述像素电路中，所述第三子有源部和所述第三固定电位部位于所述第一连接部靠近所述像素电路连接的所述第二扫描线的一侧，所述第三子有源部与对应的所述第三固定电位部交叠形成所述第三屏蔽电容。

10.根据权利要求5或6所述的显示面板，其特征在于，所述像素电路还包括第二初始化模块和第二屏蔽模块；所述第二初始化模块包括第二多栅晶体管，所述第二多栅晶体管包括至少两个串联的第二子晶体管，所述第二多栅晶体管的至少一个第二中间节点与第二固定电位结构交叠形成至少一个第二屏蔽电容，所述第二多栅晶体管的第二中间节点包括第二多栅晶体管的有源层中连接相邻第二子晶体管的第二有源部；

优选的，所述第二有源部包括位于与同一所述像素电路连接的所述第一扫描线远离所述第二扫描线一侧的至少一个第四子有源部；

所述第四子有源部与所述初始化信号线交叠形成一所述第二屏蔽电容；

优选的，所述像素电路包括第三连接部和第四连接部，所述第三连接部和所述第四连接部均沿所述第一方向延伸，所述第三连接部的一端连接所述初始化信号线，另一端连接所述第二多栅晶体管的第一极，所述第四连接部的一端连接所述第二多栅晶体管的第二极，另一端连接所述驱动模块的控制端；

优选的，所述第三连接部与第二连接部为同一结构；

优选的，所述第二多栅晶体管包括至少三个串联的所述第二子晶体管，所述第二有源部包括位于与同一所述像素电路电连接的所述第一扫描线和所述第二扫描线之间的第五子有源部；

所述第二固定电位结构包括位于与同一所述像素电路电连接的所述第一扫描线、所述第二扫描线之间的第二固定电位部，所述第二固定电位部与所述第一电源线电连接；

所述第二固定电位部与所述第五子有源部交叠形成一所述第二屏蔽电容。

Images