KR20220106037A - 디스플레이 기판 및 디스플레이 장치 - Google Patents

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KR20220106037A
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융푸 댜오
천위 천
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보에 테크놀로지 그룹 컴퍼니 리미티드
청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

본 발명은 디스플레이 기판 및 디스플레이 장치를 제공한다. 상기 디스플레이 기판은 베이스 및 상기 베이스에 어레이 분포된 복수 개의 서브 픽셀을 포함하고, 서브 픽셀은 제1 방향을 따라 연장되는 데이터 라인 패턴; 제1 방향을 따라 연장되는 부분을 포함하는 전원 신호 라인 패턴; 및 두 개의 스위치 트랜지스터, 구동 트랜지스터 및 스토리지 커패시터를 포함하는 서브 픽셀 구동회로를 포함하고, 스토리지 커패시터의 제1 극판은 구동 트랜지스터의 게이트 전극에 커플링되며, 스토리지 커패시터의 제2 극판은 전원 신호 라인 그래픽에 커플링되고, 두 개의 스위치 트랜지스터의 제2 극은 모두 구동 트랜지스터의 제1 극에 커플링되며, 베이스 상의 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터의 제2 극의 정투영은 베이스 상의 전원 신호 라인 패턴의 정투영에 적어도 일부 중첩되고, 베이스 상의 스토리지 커패시터의 제2 극판의 정투영에 적어도 일부 중첩된다.

Description

디스플레이 기판 및 디스플레이 장치
[관련 출원의 상호 참조]
본원 발명은 2019년 11월 29일에 제출한 출원 번호가PCT/CN2019/121948인 중국 특허 출원의 우선권을 주장하는 바, 이의 모든 내용은 참조로서 본원 발명에 인용된다.
본 발명은 디스플레이 기술분야에 관한 것으로, 특히는 디스플레이 기판 및 디스플레이 장치에 관한 것이다.
유기 발광 다이오드(영문: Organic Light-Emitting Diode, 약칭: OLED) 디스플레이 제품은 높은 밝기, 낮은 소비 전력, 빠른 응답, 높은 해상도, 우수한 유연성, 높은 발광 효율 등 장점으로 인해 여러 분야에서 광범위하게 응용된다.
OLED 디스플레이 제품의 응용 범위가 광범위해질수록 OLED 디스플레이 제품의 디스플레이 품질에 대한 요구도 점점 높아지고 있다. 디스플레이 제품의 디스플레이 품질에 영향주는 요소는 다양하나, 그 중 디스플레이 제품에 포함되는 픽셀 회로 구조에서 발생하는 크로스 토크(Crosstalk) 현상은 중요한 요소로서 사람들의 주목을 받고 있다.
본 발명의 목적은 디스플레이 기판 및 디스플레이 장치를 제공하는데 있다.
본 발명의 제1 양태에 따르면,
베이스 및 상기 베이스에 어레이 분포된 복수 개의 서브 픽셀을 포함하고,
상기 서브 픽셀은,
제1 방향을 따라 연장되는 데이터 라인 패턴;
적어도 일부가 상기 제1 방향을 따라 연장되는 제1 차폐 부재;
구동 트랜지스터;
상기 구동 트랜지스터의 게이트 전극(gate electrode)에 커플링되는 제1 트랜지스터; 및
상기 제1 차폐 부재에 커플링되는 제2 차폐 부재를 포함하고,
상기 제1 트랜지스터는 더블 게이트 구조이며, 상기 제1 트랜지스터는 제4 반도체 패턴, 제5 반도체 패턴 및 상기 제4 반도체 패턴과 상기 제5 반도체 패턴에 각각 커플링되는 제6 도체 패턴을 포함하며, 상기 구동 트랜지스터의 제2 극은 상기 제4 반도체 패턴 또는 상기 제5 반도체 패턴에 커플링되고,
상기 베이스 상의 상기 제2 차폐 부재의 정투영은 상기 베이스 상의 상기 제6 도체 패턴의 정투영에 적어도 일부 중첩되며,
상기 제1 차폐 부재의 적어도 일부는, 상기 구동 트랜지스터의 제2 극과 인접 서브 픽셀 중의 데이터 라인 패턴 사이에 위치하는 디스플레이 기판을 제공한다.
선택 가능하게, 상기 제2 차폐 부재는 상기 제1 차폐 부재보다 상기 베이스에 더 가깝다.
선택 가능하게, 상기 베이스 상의 상기 제1 차폐 부재의 정투영과 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영 사이의 오버랩 면적은 E1이고, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영이 상기 베이스 상의 상기 제1 차폐 부재의 정투영에 오버랩되지 않은 부분의 면적은 E2이며, E1＜E2이다.
선택 가능하게, 제2 방향에서, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영과 상기 베이스 상의 상기 제1 차폐 부재의 정투영 사이의 최소 직선거리는 L1이고, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영과 상기 베이스 상의 상기 인접 서브 픽셀 중의 데이터 라인 패턴의 정투영 사이의 최소 직선거리는 L2이며, L1≤L2이다.
선택 가능하게, 상기 구동 트랜지스터 채널(channel) 길이는 L3이고, L1≤L2≤L3이다.
선택 가능하게, 상기 구동 트랜지스터의 제2 극과 상기 인접 서브 픽셀 중의 데이터 라인 패턴 사이의 최소 직선거리는 L4이고, 상기 구동 트랜지스터의 제2 극과 상기 제1 차폐 부재 사이의 최소 직선거리는 L5이며, L5＜L4이다.
선택 가능하게, 상기 서브 픽셀은 연결 라인을 더 포함하고, 상기 구동 트랜지스터의 게이트 전극은 상기 연결 라인을 통해 상기 제1 트랜지스터의 제2 극에 커플링되며,
상기 베이스 상의 상기 제2 차폐 부재의 정투영은, 상기 베이스 상의 상기 제1 트랜지스터의 제2 극에 커플링되는 상기 연결 라인의 일단의 정투영과 상기 베이스 상의 인접 서브 픽셀 중의 데이터 라인 패턴의 정투영 사이에 위치한다.
선택 가능하게, 상기 제1 방향에서, 상기 제1 차폐 부재의 길이는 상기 연결 라인의 길이보다 크다.
선택 가능하게, 상기 구동 트랜지스터의 제2 극이 상기 제1 차폐 부재에 오버랩되지 않은 부분이 상기 제1 방향에서 연장되는 길이는 L6이고, 상기 제1 차폐 부재가 상기 제1 방향에서 연장되는 길이는 L7이며, L6≤L7이다.
선택 가능하게, 상기 베이스 상의 상기 제1 차폐 부재의 정투영과 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영 사이에는 갭이 구비된다.
선택 가능하게, 상기 서브 픽셀은, 제1 극이 데이터 라인 패턴에 커플링되고, 제2 극이 상기 구동 트랜지스터의 제1 극에 커플링되는 제4 트랜지스터를 더 포함하고,
상기 베이스 상의 상기 제2 차폐 부재의 정투영은 상기 베이스 상의 인접 서브 픽셀 중의 제4 트랜지스터의 정투영에 오버랩되지 않는다.
선택 가능하게, 상기 제1 차폐 부재 및 상기 제2 차폐 부재는 제1 고정 전위 신호를 수신한다.
선택 가능하게, 상기 서브 픽셀은, 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제1 극판 및 제2 고정 전위 신호를 수신하는 제2 극판을 포함하는 스토리지 커패시터를 더 포함하고,
상기 베이스 상의 상기 제2 극판의 정투영과 상기 베이스 상의 상기 제1 차폐 부재의 정투영 사이에는 갭(gap)이 구비되며,
상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영은 상기 갭 내에 위치한 부분을 포함한다.
선택 가능하게, 상기 제1 고정 전위 신호는 상기 제2 고정 전위 신호와 동일하다.
선택 가능하게, 상기 구동 트랜지스터의 제2 극은 상기 제1 차폐 부재 및 상기 제2 차폐 부재보다 상기 베이스에 더 가깝다.
선택 가능하게, 상기 제1 트랜지스터의 활성층(active layer)은 상기 구동 트랜지스터의 활성층과 동일 층에 설치되고 일체형 구조이다.
선택 가능하게, 상기 제1 차폐 부재로부터 상기 구동 트랜지스터의 제2 극까지의 최소 직선거리는 상기 제2 차폐 부재로부터 상기 제6 도체 패턴까지의 최소 직선거리보다 크다.
선택 가능하게, 상기 서브 픽셀은,
상기 제1 방향과 서로 교차하는 제2 방향을 따라 연장되는 리셋 신호 라인 패턴 및 초기화 신호 라인 패턴; 및
게이트 전극이 상기 리셋 신호 라인 패턴에 커플링되고, 제1 극이 상기 초기화 신호 라인 패턴에 커플링되며, 제2 극이 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제2 트랜지스터를 더 포함한다.
선택 가능하게, 상기 베이스 상의 상기 제2 차폐 부재와 상기 제1 차폐 부재가 접촉하는 접촉부분의 정투영은 상기 베이스 상의 상기 제2 트랜지스터의 활성층의 정투영에 오버랩되지 않고,
상기 접촉부분으로부터 상기 제6 도체 패턴까지의 거리는 상기 접촉부분으로부터 상기 구동 트랜지스터의 제2 극까지의 거리보다 작으며,
상기 베이스 상의 상기 접촉부분의 정투영으로부터 상기 베이스 상의 상기 제6 도체 패턴의 정투영까지의 거리는 상기 베이스 상의 상기 접촉부분의 정투영과 상기 베이스 상의 상기 데이터 라인 패턴의 정투영 사이의 거리보다 작다.
선택 가능하게, 상기 서브 픽셀은,
상기 제2 방향을 따라 연장되는 발광 제어 신호 라인 패턴과 상기 제1 방향을 따라 연장되는 부분을 포함하는 전원 신호 라인 패턴; 및
게이트 전극이 상기 발광 제어 신호 라인 패턴에 커플링되고, 제1 극이 상기 전원 신호 라인 패턴에 커플링되며, 제2 극이 상기 구동 트랜지스터의 제1 극에 커플링되는 제5 트랜지스터를 더 포함한다.
선택 가능하게, 상기 서브 픽셀은,
발광 소자; 및
게이트 전극이 상기 발광 제어 신호 라인 패턴에 커플링되고, 제1 극이 상기 구동 트랜지스터의 제2 극에 커플링되며, 제2 극이 상기 발광 소자에 커플링되는 제6 트랜지스터를 더 포함한다.
본 발명의 제2양태에 따르면,
베이스 및 상기 베이스에 어레이 분포된 복수 개의 서브 픽셀을 포함하고,
상기 서브 픽셀은,
제1 방향을 따라 연장되는 데이터 라인 패턴;
적어도 일부가 상기 제1 방향을 따라 연장되는 제1 차폐 부재;
구동 트랜지스터;
상기 구동 트랜지스터의 게이트 전극에 커플링되는 제1 트랜지스터; 및
상기 제1 차폐 부재에 커플링되는 제2 차폐 부재를 포함하고,
상기 제1 트랜지스터는 더블 게이트 구조이며, 상기 제1 트랜지스터는 제4 반도체 패턴, 제5 반도체 패턴 및 상기 제4 반도체 패턴과 상기 제5 반도체 패턴에 각각 커플링되는 제6 도체 패턴을 포함하며, 상기 구동 트랜지스터의 제2 극은 상기 제4 반도체 패턴 또는 상기 제5 반도체 패턴에 커플링되고,
상기 제2 차폐 부재와 상기 제1 차폐 부재가 접촉되는 부분으로부터 상기 제6 도체 패턴까지의 직선거리는 상기 부분으로부터 상기 구동 트랜지스터의 제2 극까지의 직선거리보다 작으며,
베이스 상의 상기 제2 차폐 부재와 상기 제1 차폐 부재가 접촉하는 접촉부분의 정투영으로부터 상기 베이스 상의 상기 제6 도체 패턴의 정투영까지의 거리는, 상기 베이스 상의 상기 접촉부분의 정투영과 상기 베이스 상의 상기 데이터 라인 패턴의 정투영 사이의 거리보다 작은 디스플레이 기판을 제공한다.
선택 가능하게, 상기 제2 차폐 부재는 상기 제1 차폐 부재보다 상기 베이스에 더 가깝다.
선택 가능하게, 상기 베이스 상의 상기 제1 차폐 부재의 정투영과 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영 사이의 오버랩 면적은 E1이고, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영이 상기 베이스 상의 상기 제1 차폐 부재의 정투영에 오버랩되지 않은 부분의 면적이 E2이며, E1＜E2이다.
선택 가능하게, 제2 방향에서, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영과 상기 베이스 상의 상기 제1 차폐 부재의 정투영 사이의 최소 직선거리는 L1이고, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영과 상기 베이스 상의 상기 인접 서브 픽셀 중의 데이터 라인 패턴의 정투영 사이의 최소 직선거리는 L2이며, L1≤L2이다.
선택 가능하게, 상기 구동 트랜지스터의 채널이 제2 방향에서의 길이는 L3이고, L1≤L2≤L3이다.
선택 가능하게, 상기 구동 트랜지스터의 제2 극과 상기 인접 서브 픽셀 중의 데이터 라인 패턴 사이의 최소 직선거리는 L4이고, 상기 구동 트랜지스터의 제2 극과 상기 제1 차폐 부재 사이의 최소 직선거리는 L5이며, L5＜L4이다.
선택 가능하게, 상기 서브 픽셀은 연결 라인을 더 포함하고, 상기 구동 트랜지스터의 게이트 전극은 상기 연결 라인을 통해 상기 제1 트랜지스터의 제2 극에 커플링되며,
상기 베이스 상의 상기 제2 차폐 부재의 정투영은, 상기 베이스 상의 상기 제1 트랜지스터의 제2 극에 커플링되는 상기 연결 라인의 일단의 정투영과 상기 베이스 상의 인접 서브 픽셀 중의 데이터 라인 패턴의 정투영 사이에 위치한다.
선택 가능하게, 상기 제1 차폐 부재의 길이는 상기 연결 라인의 길이보다 크다.
선택 가능하게, 상기 구동 트랜지스터의 제2 극이 상기 제1 차폐 부재에 오버랩되지 않은 부분이 상기 제1 방향에서 연장되는 길이는 L6이고, 상기 제1 차폐 부재가 상기 제1 방향에서 연장되는 길이는 L7이며, L6≤L7이다.
선택 가능하게, 상기 베이스 상의 상기 제1 차폐 부재의 정투영과 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영 사이에는 갭이 구비된다.
선택 가능하게, 상기 서브 픽셀은, 제1 극이 데이터 라인 패턴에 커플링되고, 제2 극이 상기 구동 트랜지스터의 제1 극에 커플링되는 제4 트랜지스터를 더 포함하고,
상기 베이스 상의 상기 제2 차폐 부재의 정투영은 상기 베이스 상의 인접 서브 픽셀 중의 제4 트랜지스터의 정투영에 오버랩되지 않는다.
선택 가능하게, 상기 제1 차폐 부재 및 상기 제2 차폐 부재는 제1 고정 전위 신호를 수신한다.
선택 가능하게, 상기 서브 픽셀은, 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제1 극판 및 제2 고정 전위 신호를 수신하는 제2 극판을 포함하는 스토리지 커패시터를 더 포함하고,
상기 베이스 상의 상기 제2 극판의 정투영과 상기 베이스 상의 상기 제1 차폐 부재의 정투영 사이에는 갭이 구비되며,
상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영은 상기 갭 내에 위치한 부분을 포함한다.
선택 가능하게, 상기 제1 고정 전위 신호는 상기 제2 고정 전위 신호와 동일하다.
선택 가능하게, 상기 구동 트랜지스터의 제2 극은 상기 제1 차폐 부재 및 상기 제2 차폐 부재보다 상기 베이스에 더 가깝다.
선택 가능하게, 상기 제1 트랜지스터의 활성층은 상기 구동 트랜지스터의 활성층과 동일 층에 설치되고 일체형 구조이다.
선택 가능하게, 상기 제1 차폐 부재로부터 상기 구동 트랜지스터의 제2 극까지의 최소 직선거리는 상기 제2 차폐 부재로부터 상기 제6 도체 패턴까지의 최소 직선거리보다 크다.
선택 가능하게, 상기 서브 픽셀은,
상기 제1 방향과 서로 교차하는 제2 방향을 따라 연장되는 리셋 신호 라인 패턴 및 초기화 신호 라인 패턴; 및
게이트 전극이 상기 리셋 신호 라인 패턴에 커플링되고, 제1 극이 상기 초기화 신호 라인 패턴에 커플링되며, 제2 극이 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제2 트랜지스터를 더 포함한다.
선택 가능하게, 상기 베이스 상의 상기 제2 차폐 부재와 상기 제1 차폐 부재가 접촉하는 부분의 정투영은 상기 베이스 상의 상기 제2 트랜지스터의 활성층의 정투영에 오버랩되지 않고,
상기 제1 차폐 부재 중 상기 제1 방향을 따라 연장되는 부분과 상기 제2 차폐 부재 사이의 최소 직선거리는 인접 서브 픽셀 중의 데이터 라인 패턴과 상기 제2 차폐 부재 사이의 최소 직선거리보다 작다.
선택 가능하게, 상기 서브 픽셀은,
상기 제2 방향을 따라 연장되는 발광 제어 신호 라인 패턴과 상기 제1 방향을 따라 연장되는 부분을 포함하는 전원 신호 라인 패턴; 및
게이트 전극이 상기 발광 제어 신호 라인 패턴에 커플링되고, 제1 극이 상기 전원 신호 라인 패턴에 커플링되며, 제2 극이 상기 구동 트랜지스터의 제1 극에 커플링되는 제5 트랜지스터를 더 포함한다.
선택 가능하게, 상기 서브 픽셀은,
발광 소자; 및
게이트 전극이 상기 발광 제어 신호 라인 패턴에 커플링되고, 제1 극이 상기 구동 트랜지스터의 제2 극에 커플링되며, 제2 극이 상기 발광 소자에 커플링되는 제6 트랜지스터를 더 포함한다.
본 발명의 제3 양태에 따르면, 상기 디스플레이 기판을 포함하는 디스플레이 장치를 제공한다.
여기에서 설명하는 도면은 본 발명을 상세히 이해하기 위해 제공되고, 본 발명의 일부를 구성하는 것으로서, 본 발명의 예시적 실시예 및 그 설명은 본 발명을 해석하기 위한 것이며, 본 발명을 부당하게 제한하기 위함이 아니다. 도면에서,
도 1은 본 발명의 실시예에서 제공되는 서브 픽셀 구동회로의 구조 모식도이다.
도 2는 본 발명의 실시예에서 제공되는 서브 픽셀 구동회로에 대응되는 작업 시퀀스 도면이다.
도 3은 본 발명의 실시예에서 제공되는 디스플레이 기판 중 서브 픽셀 구동회로의 제1 구성 모식도이다.
도 4는 본 발명의 실시예에서 제공되는 활성 필름층의 제1 구성 모식도이다.
도 5는 본 발명의 실시예에서 제공되는 제1 게이트 금속층의 제1 구성 모식도이다.
도 6은 본 발명의 실시예에서 제공되는 제2 게이트 금속층의 제1 구성 모식도이다.
도 7은 본 발명의 실시예에서 제공되는 소스 전극 드레인 전극(sourse-drain) 금속층의 제1 구성 모식도이다.
도 8은 도 3 중의 A1A2방향을 따른 단면 모식도이다.
도 9는 본 발명의 실시예에서 제공되는 디스플레이 기판 중 서브 픽셀 구동회로의 제2 구성 모식도이다.
도 10은 본 발명의 실시예에서 제공되는 디스플레이 기판 중 서브 픽셀 구동회로의 제3 구성 모식도이다.
도 11은 본 발명의 실시예에서 제공되는 디스플레이 기판 중 서브 픽셀 구동회로의 제4 구성 모식도이다.
도 12는 본 발명의 실시예에서 제공되는 디스플레이 기판 중 서브 픽셀 구동회로의 제5 구성 모식도이다.
도 13은 도 11 중의 B1B2방향을 따른 단면 모식도이다.
도 14는 본 발명의 실시예에서 제공되는 디스플레이 기판 중 서브 픽셀 구동회로의 제6 구성 모식도이다.
도 15는 본 발명의 실시예에서 제공되는 디스플레이 기판 중 복수 개의 서브 픽셀의 제1 구성 모식도이다.
도 16은 본 발명의 실시예에서 제공되는 디스플레이 기판 중 서브 픽셀 구동회로의 제7 구성 모식도이다.
도 17은 도 16 중의 C1C2방향을 따른 단면 모식도이다.
도 18은 본 발명의 실시예에서 제공되는 활성 필름층의 제2 구성 모식도이다.
도 19는 본 발명의 실시예에서 제공되는 디스플레이 기판 중 서브 픽셀 구동회로의 제8 구성 모식도이다.
도 20은 본 발명의 실시예에서 제공되는 디스플레이 기판 중 서브 픽셀 구동회로의 제9 구성 모식도이다.
도 21은 본 발명의 실시예에서 제공되는 디스플레이 기판 중 서브 픽셀 구동회로의 제10 구성 모식도이다.
도 22는 도 21 중의 D1D2방향을 따른 단면 모식도이다.
도 23은 제3금속층의 구성 모식도이다.
도 24는 본 발명의 실시예에서 제공되는 디스플레이 기판 중 복수 개의 서브 픽셀의 제2 구성 모식도이다.
도 25는 관련 기술 중의 구동 트랜지스터의 게이트 전극에 나타나는 크로스 토크 현상 모식도이다.
도 26은 본 발명의 실시예에서 제공되는 디스플레이 기판 중 서브 픽셀 구동회로의 제11 구성 모식도이다.
도 27은 본 발명의 실시예에서 제공되는 디스플레이 기판 중 서브 픽셀 구동회로의 제12 구성 모식도이다.
도 28은 두 개의 인접되는 서브 픽셀 구동회로 중 D1D2방향을 따른 단면 모식도이다.
본 발명의 실시예에서 제공되는 디스플레이 기판 및 디스플레이 장치를 더욱 상세히 설명하기 위해, 아래에서는 도면을 결부하여 상세히 설명하기로 한다.
관련 기술에서, OLED 디스플레이 제품에 크로스 토크가 발생되는 원인은 다양하고, 그 중 주요한 크로스 토크는 바로 서브 픽셀 구동회로 중의 구동 트랜지스터 주변에 위치한 데이터 라인 패턴이 구동 트랜지스터에 대해 발생한 크로스 토크이며, 더 상세하게는, 서브 픽셀 구동회로가 배치시, 서브 픽셀 구동회로 중의 구동 트랜지스터의 주변에 기타 기능을 가진 여러가지 타입의트랜지스터가 더 포함되고, 이러한 트랜지스터는 모두 다층 도전 패턴으로 구성되며, 또한 구동 트랜지스터의 주변에 상이한 신호를 전송하기 위한 여러가지 타입의 신호 라인 패턴이 더 구비되어, 상기 서브 픽셀 구동회로가 작업시 상기 여러가지 타입의 트랜지스터에 포함되는 도전 패턴과 여러가지 타입의 신호 라인 패턴 상의 신호 변화가 모두 구동 트랜지스터에 크로스 토크가 발생되기 용이하도록 함으로써, 구동 트랜지스터의 작업 성능에 영향준다.
상기 과제의 존재에 기반하여, 본 발명의 발명자는 연구를 거쳐 구동 트랜지스터의 작업 성능에 영향주는 크로스 토크에는 주로 상기 데이터 라인 패턴과 구동 트랜지스터의 게이트 전극 사이의 커플링에 의해 발생되는 크로스 토크 문제 및 상기 데이터 라인 패턴과 구동 트랜지스터의 제1 극 사이의 커플링에 의해 발생되는 크로스 토크 문제가 포함되는 것을 발견하였다.
또한, 본 발명의 발명자는, 구동 트랜지스터의 제1 극에 고정 전위를 구비하는 패턴을 형성할 수 있고, 상기 고정 전위를 구비하는 패턴을 통해 구동 트랜지스터의 제1 극을 차단하여, 상기 구동 트랜지스터의 제1 극 주변에 위치한 상기 데이터 라인 패턴과 상기 구동 트랜지스터의 제1 극 사이의 커플링 작용을 감소시킴으로써, 데이터 라인 패턴에 의해 상기 구동 트랜지스터에 발생되는 크로스 토크 문제를 감소시켜 디스플레이 제품이 더욱 우수한 디스플레이 효과를 구현하도록 함을 발견하였다.
설명해야 할 것은, 본 명세서에서 설명되는 하나 또는 복수 개의 실시방식은 7TlC(즉 7 개의 박막 트랜지스터와 1개의 커패시터) 서브 픽셀 구동회로를 구비하는 디스플레이 기판에 대응된다. 다른 실시방식에서, 상기 디스플레이 기판은 상이한 서브 픽셀 구동회로를 포함할 수 있고, 예컨대7개보다 많거나 적은 박막 트랜지스터 및 하나 또는 복수 개의 커패시터를 포함할 수 있다.
도 1에 도시된 바와 같이, 본 발명에서 제공되는 디스플레이 기판에는 복수 개의 서브 픽셀이 포함되고, 각 서브 픽셀은 모두 게이트 라인 패턴(GATE), 제1 리셋 신호 라인 패턴(RST1), 제1 초기화 신호 라인 패턴(VINT1), 데이터 라인 패턴(DATA), 발광 제어 신호 라인 패턴(EM), 전원 신호 라인 패턴(VDD), 제2 리셋 신호 라인 패턴(RST2) 및 제2 초기화 신호 라인 패턴(VINT2)을 포함할 수 있다.
각 서브 픽셀 중의 서브 픽셀 구동회로는 모두 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 이 밖에, 도 1에는 제1 커패시터(C1)가 더 포함되고, 상기 제1 커패시터(C1)는 기생 용량(stray capacitance)이다.
하나의 서브 픽셀 구동회로를 예로 들면, 상기 서브 픽셀 구동회로에포함되는 각 트랜지스터는 모두 P형 트랜지스터를 사용하고, 여기서 제1 트랜지스터(T1)는 더블 게이트 구조로서, 제1 트랜지스터(T1)의 게이트 전극(201g)은 게이트 라인 패턴(GATE)에 커플링되고, 제1 트랜지스터(T1)의 소스 전극(S1)은 제3 트랜지스터(T3)의 드레인 전극(D3)에 커플링되며, 제1 트랜지스터(T1)의 드레인 전극(D1)은 제3 트랜지스터(T3)의 게이트 전극(203g)에 커플링된다.
제2 트랜지스터(T2)는 더블 게이트 구조로서, 제2 트랜지스터(T2)의게이트 전극(202g)은 제1 리셋 신호 라인 패턴(RST1)에 커플링되고, 제2 트랜지스터(T2)의 소스 전극(S2)은 제1 초기화 신호 라인 패턴(VINT1)에 커플링되며, 제2 트랜지스터(T2)의 드레인 전극(D2)은 제3 트랜지스터(T3)의 게이트 전극(203g)에 커플링된다.
제4 트랜지스터(T4)의 게이트 전극(204g)은 상기 게이트 라인 패턴(GATE)에 커플링되고, 제4 트랜지스터(T4)의 소스 전극(S4)은 데이터 라인 패턴(DATA)에 커플링되며, 제4 트랜지스터(T4)의 드레인 전극(D4)은 제3 트랜지스터(T3)의 소스 전극(S3)에 커플링된다.
제5 트랜지스터(T5)의 게이트 전극(205g)은 발광 제어 신호 라인 패턴(EM)에 커플링되고, 제5 트랜지스터(T5)의 소스 전극(S5)은 전원 신호 라인 패턴(VDD)에 커플링되며, 제5 트랜지스터(T5)의 드레인 전극(D5)은 제3 트랜지스터(T3)의 소스 전극(S3)에 커플링된다.
제6 트랜지스터(T6)의 게이트 전극(206g)은 발광 제어 신호 라인 패턴(EM)에 커플링되고, 제6 트랜지스터(T6)의 소스 전극(S6)은 제3 트랜지스터(T3)의 드레인 전극(D3)에 커플링되며, 제6 트랜지스터(T6)의 드레인 전극(D6)은 발광 소자(OLED)의 애노드에 커플링된다.
제7 트랜지스터(T7)의 게이트 전극(207g)은 제2 리셋 신호 라인 패턴(RST2)에 커플링되고, 제7 트랜지스터(T7)의 드레인 전극(D7)은 상기 발광 소자(OLED)의 애노드에 커플링되며, 제7 트랜지스터(T7)의 소스 전극(S7)은 제2 초기화 신호 라인 패턴(VINT2)에 커플링된다.
스토리지 커패시터(Cst)의 제1 극판(Cst1)은 제3 트랜지스터(T3)의 게이트 전극(203g)에 커플링되고, 스토리지 커패시터(Cst)의 제2 극판(Cst2)은 상기 전원 신호 라인 패턴(VDD)에 커플링된다.
도 2에 도시된 바와 같이, 상기 구조의 서브 픽셀 구동회로가 작업시 각각의 작업 주기는 모두 제1 리셋 시간대(P1), 기입 보상 시간대(P2), 제2 리셋 시간대(P3) 및 발광 시간대(P4)를 포함한다.
상기 제1 리셋 시간대(P1)에서, 제1 리셋 신호 라인 패턴(RST1)에 의해 입력되는 제1 리셋 신호가 유효 레벨 상태에 있고, 제2 트랜지스터(T2)가 도통되며, 제1 초기화 신호 라인 패턴(VINT1)에 의해 전송되는 초기화 신호가 제3 트랜지스터(T3)의 게이트 전극(203g)에 입력되어, 이전 프레임이 제3 트랜지스터(T3)에서 유지되는 게이트-소스 전극 전압(Vgs)이 초기화되도록 함으로써, 제3 트랜지스터(T3)의 게이트 전극(203g)을 리셋시킨다.
기입 보상 시간대(P2)에서, 상기 제1 리셋 신호가 비유효 레벨 상태에 있고, 제2 트랜지스터(T2)가 멈추며, 게이트 라인 패턴(GATE)에 의해 입력되는 게이트 전극 스캔 신호가 유효 레벨 상태에 있고, 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 도통되도록 제어하며, 데이터 라인 패턴(DATA)에 의해 데이터 신호를 기입하고, 상기 제4 트랜지스터(T4)를 거쳐 제3 트랜지스터(T3)의 소스 전극(S3)에 전송하는 동시에, 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 도통되어, 제3 트랜지스터(T3)가 다이오드 구조를 형성하도록 하므로, 제1 트랜지스터(T1), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 협동 작업을 통해, 제3 트랜지스터(T3)에 대한 임계값 전압 보상을 실현할 수 있고, 보상된 시간이 충족할 경우, 제3 트랜지스터(T3)의 게이트 전극(203g) 전위가 최종적으로 Vdata+Vth에 도달하도록 제어할 수 있으며, 여기서, Vdata는 데이터 신호 전압값을 나타내고, Vth는 제3 트랜지스터(T3)의 임계값 전압을 나타낸다.
제2 리셋 시간대(P3)에서, 상기 게이트 전극 스캔 신호가 비유효 레벨 상태에 있고, 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 모두 멈추며, 제2 리셋 신호 라인(RST2)에 의해 입력되는 제2 리셋 신호가 유효 레벨 상태에 있고, 제7 트랜지스터(T7)가 도통되도록 제어하며, 제2 초기화 신호 라인 패턴(VINT2)에 의해 전송되는 초기화 신호가 발광 소자(OLED)의 애노드에 입력되어, 발광 소자(OLED)가 발광하지 않도록 제어한다.
발광 시간대(P4)에서, 발광 제어 신호 라인 패턴(EM)에 의해 기입되는 발광 제어 신호가 유효 레벨 상태에 있고, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 도통되도록 제어하며, 전원 신호 라인 패턴(VDD)에 의해 전송되는 전원 신호가 제3 트랜지스터(T3)의 소스 전극(S3)에 입력되도록 하는 동시에, 제3 트랜지스터(T3)의 게이트 전극(203g)이 Vdata+Vth으로 유지되어 제3 트랜지스터(T3)가 도통되도록 하고, 제3 트랜지스터(T3)에 대응되는 게이트-소스 전극 전압은 Vdata+Vth-VDD이며, 여기서, VDD는 전원 신호에 대응되는 전압값이고, 상기 게이트-소스 전극 전압에 의해 발생되는 누전 전류는 대응되는 발광 소자(OLED)의 애노드로 흘러, 대응되는 발광 소자(OLED)가 발광하도록 구동시킨다.
도 3에 도시된 바와 같이, 상기 서브 픽셀 구동회로 제조시, 서브 픽셀 구동회로에 대응되는 각 필름층의 배치는 하기와 같다.
베이스에서 멀어지는 방향을 따라 순차적으로 활성 필름층, 게이트 전극 절연층, 제1 게이트 금속층, 제1 층간 절연층, 제2 게이트 금속층, 제2 층간 절연층, 제1 소스 드레인 금속층 및 제 3 층간 절연층이 설치된다.
도 4에 도시된 바와 같이, 활성 필름층은 서브 픽셀 구동회로 중 각 트랜지스터의 채널 영역(예컨대, 101pg ~ 107pg), 소스 전극 형성 영역(예컨대, 101ps ~ 107ps) 및 드레인 전극 형성 영역(예컨대, 101pd ~ 107pd)을 형성하기 위한 것이다. 소스 전극 형성 영역 및 드레인 전극 형성 영역에 대응되는 활성 필름층은 도핑작용으로 인해 전기 전도 성능이 채널 영역에 대응되는 활성 필름층보다 우수할 수 있고, 활성 필름층은 비결정질 실리콘, 다결정 실리콘, 산화물 반도체 재료 등을 사용하여 제조될 수 있다. 설명해야 할 것은, 상기 소스 전극 영역 및 드레인 전극 영역은 n형 불순물 또는p형 불순물이 도핑된 영역일 수 있다.
이 밖에, 상기 소스 전극 형성 영역 및 드레인 전극 형성 영역에 대응되는 활성 필름층을, 대응되는 소스 전극 또는 드레인 전극으로 직접 사용할 수 있거나, 또는 금속 재료를 사용하여 상기 소스 전극 형성 영역에 접촉되는 소스 전극을 제조할 수 있고, 금속 재료를 사용하여 상기 드레인 전극 형성 영역에 접촉되는 드레인 전극을 제조할 수도 있음에 유의하여야 한다.
도 5에 도시된 바와 같이, 제1 게이트 금속층은, 서브 픽셀 구동회로 중 각 트랜지스터의 게이트 전극(예컨대, 201g ~ 207g) 및 디스플레이 기판에 포함되는 게이트 라인 패턴(GATE), 발광 제어 신호 라인 패턴(EM), 제1 리셋 신호 라인 패턴(RST1) 및 제2 리셋 신호 라인 패턴(RST2) 등 구조를 형성하기 위한 것이고, 각각의 서브 픽셀 구동회로 중의 제3 트랜지스터(T3)의 게이트 전극(203g)은 모두 상기 서브 픽셀 구동회로 중의 스토리지 커패시터(Cst)의 제1 극판(Cst1)으로 재사용된다.
도 6에 도시된 바와 같이, 제2 게이트 금속층은, 스토리지 커패시터(Cst)의 제2 극판(Cst2) 및 디스플레이 기판에 포함되는 제1 초기화 신호 라인 패턴(VINT1)과 제2 초기화 신호 라인 패턴(VINT2)을 형성하기 위한 것이다.
도 1, 도 3 및 도 7에 도시된 바와 같이, 제1 소스 드레인 금속층은,서브 픽셀 구동회로 중 각 트랜지스터의 소스 전극(예컨대, S1 ~ S7) 과 드레인 전극(예컨대, D1 ~ D7) 및 디스플레이 기판에 포함되는 데이터 라인 패턴(예컨대, DATA1와 DATA2)과 전원 신호 라인 패턴(VDD)을 형성하기 위한 것이다.
더 상세하게는, 도 3, 도 7 내지 도 10을 계속 참조하면, 제1 트랜지스터(T1)의 게이트 전극(201g)은 제1 채널 영역(101pg)을 커버하고, 제1 트랜지스터(T1)의 소스 전극(S1)은 제1 소스 전극 형성 영역(101ps)에 위치하며, 제1 트랜지스터(T1)의 드레인 전극(D1)은 제1 드레인 전극 형성 영역(101pd)에 위치한다.
제2 트랜지스터(T2)의 게이트 전극(202g)은 제2 채널 영역(102pg)을 커버하고, 제2 트랜지스터(T2)의 소스 전극(S2)은 제2 소스 전극 형성 영역(102ps)에 위치하며, 제2 트랜지스터(T2)의 드레인 전극(D2)은 제2 드레인 전극 형성 영역(102pd)에 위치한다.
제3 트랜지스터(T3)의 게이트 전극(203g)은 제3 채널 영역(103pg)을 커버하고, 제3 트랜지스터(T3)의 소스 전극(S3)은 제3 소스 전극 형성 영역(103ps)에 위치하며, 제3 트랜지스터(T3)의 드레인 전극(D3)은 제3 드레인 전극 형성 영역(103pd)에 위치한다.
제4 트랜지스터(T4)의 게이트 전극(204g)은 제4 채널 영역(104pg)을 커버하고, 제4 트랜지스터(T4)의 소스 전극(S4)은 제4소스 전극 형성 영역(104ps)에 위치하며, 제4 트랜지스터(T4)의 드레인 전극(D4)은 제4드레인 전극 형성 영역(104pd)에 위치한다.
제5 트랜지스터(T5)의 게이트 전극(205g)은 제5 채널 영역(105pg)을 커버하고, 제5 트랜지스터(T5)의 소스 전극(S5)은 제5소스 전극 형성 영역(105ps)에 위치하며, 제5 트랜지스터(T5)의 드레인 전극(D5)은 제5드레인 전극 형성 영역(105pd)에 위치한다.
제6 트랜지스터(T6)의 게이트 전극(206g)은 제6 채널 영역(106pg)을 커버하고, 제6 트랜지스터(T6)의 소스 전극(S6)은 제6소스 전극 형성 영역(106ps)에 위치하며, 제6 트랜지스터(T6)의 드레인 전극(D6)은 제6드레인 전극 형성 영역(106pd)에 위치한다.
제7 트랜지스터(T7)의 게이트 전극(207g)은 제7 채널 영역(107pg)을 커버하고, 제7 트랜지스터(T7)의 소스 전극(S7)은 제7소스 전극 형성 영역(107ps)에 위치하며, 제7 트랜지스터(T7)의 드레인 전극(D7)은 제7드레인 전극 형성 영역(107pd)에 위치한다.
제3 트랜지스터(T3)의 게이트 전극(203g)은 스토리지 커패시터(Cst)의 제1 극판(Cst1)으로 재사용되고, 스토리지 커패시터(Cst)의 제2 극판(Cst2)은 전원 신호 라인 패턴(VDD)에 커플링된다.
설명해야 할 것은, 도 1 중의 연결 라인(401, 402 및 403)은 모두 제1 소스 드레인 금속층으로 형성되고, 구체적인 배치는 도 3과 도 7에 도시된 바와 같다. 도 1 중의 제1 커패시터(C1)는 기생 용량이고, 도 3에 도시된 바와 같이, 베이스 상의 스토리지 커패시터(Cst)의 제2 극판(Cst2)의 정투영은, 베이스 상의 제4 트랜지스터(T4)에 대응되는 제4드레인 전극 형성 영역(104pd)의 아래로 연장되는 부분의 정투영에 중첩되는 영역이 존재하고, 상기 중첩 영역은 도시된 제1 커패시터(C1)로 형성된다.
이 밖에, 본 발명에서 제공되는 디스플레이 기판에 포함되는 복수 개의 서브 픽셀은 어레이 분포될 수 있고, 상기 복수 개의 서브 픽셀은 복수 개 행의 서브 픽셀과 복수 개 열의 서브 픽셀로 구획될 수 있으며, 각 행의 서브 픽셀은 모두 제2 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하고, 각 열의 서브 픽셀은 모두 제1 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하며, 상기 제1 방향은 상기 제2 방향과 서로 교차된다. 상기 서브 픽셀에 포함되는 게이트 라인 패턴(GATE), 제1 리셋 신호 라인 패턴(RST1), 제1 초기화 신호 라인 패턴(VINT1), 발광 제어 신호 라인 패턴(EM), 제2 리셋 신호 라인 패턴(RST2) 및 제2 초기화 신호 라인 패턴(VINT2)은 모두 제2 방향을 따라 연장될 수 있고, 상기 서브 픽셀에 포함되는 데이터 라인 패턴(DATA) 및 전원 신호 라인 패턴(VDD)은 모두 제1 방향을 따라 연장된다.
동일 행에 위치하는 게이트 라인 패턴(GATE)은 일체형 구조인 하나의게이트 라인으로 형성될 수 있고, 동일 행에 위치하는 제1 리셋 신호 라인 패턴(RST1)은 일체형 구조인 하나의 제1 리셋 신호 라인으로 형성될 수 있으며, 동일 행에 위치하는 제1 초기화 신호 라인 패턴(VINT1)은 일체형 구조인 하나의 제1 초기화 신호 라인으로 형성될 수 있고, 동일 행에 위치하는 발광 제어 신호 라인 패턴(EM)은 일체형 구조인 하나의 발광 제어 신호 라인으로 형성될 수 있으며, 동일 행에 위치하는 제2 리셋 신호 라인 패턴(RST2)은 일체형 구조인 하나의 제2 리셋 신호 라인으로 형성될 수 있고, 동일 행에 위치하는 제2 초기화 신호 라인 패턴(VINT2)은 일체형 구조인 하나의 제2 초기화 신호 라인으로 형성될 수 있다. 동일 열에 위치하는 데이터 라인 패턴(DATA)은 일체형 구조인 하나의 데이터 라인으로 형성될 수 있고, 동일 열에 위치하는 전원 신호 라인 패턴(VDD)은 일체형 구조인 하나의 전원 신호 라인으로 형성될 수 있다.
서브 픽셀의 배치 공간을 간략화하기 위하여, 한 행의 서브 픽셀에 대응되는 제2 리셋 신호 라인을, 서로 인접하는 다음 행의 서브 픽셀에 대응되는 제1 리셋 신호 라인으로 재사용할 수 있고, 마찬가지로, 한 행의 서브 픽셀에 대응되는 제2 초기화 신호 라인을, 서로 인접하는 다음 행의 서브 픽셀에 대응되는 제1 초기화 신호 라인으로 재사용할 수 있다.
도 3에 도시된 바와 같이, 일부 실시예에서, 하나의 서브 픽셀에 포함되는 서브 픽셀 구동회로를 예로 들면, 제1 방향(Y방향)에서, 제4 트랜지스터(T4)의 게이트 전극(204g), 제1 트랜지스터(T1)의 게이트 전극(201g) 및 제2 트랜지스터(T2)의 게이트 전극(202g)은 모두 구동 트랜지스터의 게이트 전극(즉 제3 트랜지스터(T3)의 게이트 전극(203g))의 제1 측에 위치하고, 제7 트랜지스터(T7)의 게이트 전극, 제6 트랜지스터(T6)의 게이트 전극(206g), 제5 트랜지스터(T5)의 게이트 전극은 모두 구동 트랜지스터의 게이트 전극의 제2 측에 위치한다. 예시적으로, 상기 구동 트랜지스터의 게이트 전극의 제1 측과 제2측은 제1 방향에서 구동 트랜지스터의 게이트 전극의 서로 마주하는 양측이고, 또한, 구동 트랜지스터의 게이트 전극의 제1 측은 구동 트랜지스터의 게이트 전극의 상측일 수 있고, 구동 트랜지스터의 게이트 전극의 제2측은 구동 트랜지스터(T1)의 게이트 전극의 하측일 수 있다. 상기 하측은, 예컨대 IC를 바인딩하기 위한 디스플레이 기판의 일측이 디스플레이 기판의 하측이고, 구동 트랜지스터의 게이트 전극의 하측은 IC에 더 가까운 구동 트랜지스터의 게이트 전극의 일측이다. 상기 상측은 하측의 상대측으로, 예컨대 IC에서 더 멀리 떨어진 구동 트랜지스터의 게이트 전극의 일측이다.
일부 실시예에서, 도 3에 도시된 바와 같이, 제2 방향(X방향)에서, 제4 트랜지스터(T4)의 게이트 전극(204g) 및 제5 트랜지스터(T5)의 게이트 전극(205g)은 모두 구동 트랜지스터의 게이트 전극의 제3 측에 위치하고, 제1 트랜지스터(T1)의 게이트 전극(201g) 및 제6 트랜지스터(T6)의 게이트 전극(206g)은 모두 구동 트랜지스터(T1)의 게이트 전극의 제4 측에 위치한다. 예시적으로, 구동 트랜지스터의 게이트 전극의 제3 측과 제4 측은 제2 방향에서 구동 트랜지스터의 게이트 전극의 서로 마주하는 양측이다. 또한, 구동 트랜지스터의 게이트 전극의 제3 측은 구동 트랜지스터의 게이트 전극의 좌측일 수 있고, 구동 트랜지스터의 게이트 전극의 제4측은 구동 트랜지스터의 게이트 전극의 우측일 수 있다. 상기 좌측과 우측에 있어서, 예컨대 동일한 서브 픽셀에서, 제1 데이터 라인 패턴(DATA1)은 전원 신호 라인 패턴(VDD)의 좌측에 위치하고, 전원 신호 라인 패턴(VDD)은 제1 데이터 라인 패턴(DATA1)의 우측에 위치한다.
도 3과 도 8을 참조하면, 본 발명의 실시예는, 베이스(50) 및 상기 베이스(50)에 어레이 분포된 복수 개의 서브 픽셀을 포함하고, 상기 서브 픽셀은,
제1 방향을 따라 연장되는 데이터 라인 패턴(도 3 중의DATA1);
상기 제1 방향과 서로 교차하는 제2 방향을 따라 연장되는 부분을 포함하고, 고정 전위를 구비하는 초기화 신호를 전송하는 초기화 신호 라인 패턴(도 3 중의 VINT1); 및
구동 트랜지스터(도 3 중의 T3), 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제1 트랜지스터(T1) 및 상기 초기화 신호 라인 패턴에 커플링되는 제1 차폐 부재(404)를 포함하는 서브 픽셀 구동회로를 포함하고,
상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영은, 상기 베이스(50) 상의 상기 제1 트랜지스터(T1)의 정투영과 상기 베이스(50) 상의 타깃 데이터 라인 패턴(도 3 중의 DATA2)의 정투영 사이에 위치하고, 상기 제2 방향을 따라 상기 서브 픽셀에 인접하는 다음 서브 픽셀에는 상기 타깃 데이터 라인 패턴이 포함되는 디스플레이 기판을 제공한다.
구체적으로, 상기 디스플레이 기판은 일반적으로 어레이 분포된 복수 개의 서브 픽셀을 포함하고, 각각의 서브 픽셀은 모두 제1 방향을 따라 연장되며, 데이터 신호를 전송하는 데이터 라인 패턴(도 3 중의 DATA1) 및 적어도 일부가 상기 제2 방향을 따라 연장되고, 고정 전위를 구비하는 초기화 신호를 전송하는 초기화 신호 라인 패턴(도 3 중의 VINT1)을 포함한다. 예시적으로, 상기 제1 방향은 Y방향을 포함하고, 상기 제2 방향은 X방향을 포함한다.
상기 타깃 데이터 라인 패턴은, 상기 제2 방향을 따라, 현재 서브 픽셀에 인접하는 다음 서브 픽셀에 포함되는 데이터 라인 패턴이다.
각각의 서브 픽셀은 서브 픽셀 구동회로 및 상기 서브 픽셀 구동회로에 일일이 대응되는 발광 소자를 더 포함하고, 발광 소자는 적층 설치된 애노드, 유기 발광 재료층 및 캐소드를 포함하며, 여기서, 발광 소자의 애노드는, 대응되는 서브 픽셀 구동회로에 커플링되고, 서브 픽셀 구동회로가 제공하는 구동신호의 구동 하에서, 발광 소자는 발광을 실현한다.
더 상세하게는, 도 1, 도 3 및 도 4에 도시된 바와 같이, 서브 픽셀 구동회로가 상기 7T1C를 포함하는 것을 예로 들면, 제3 트랜지스터(T3)(즉 상기 구동 트랜지스터)의 게이트 전극(203g)은 연결 라인(401)을 통해 제1 트랜지스터(T1)의 드레인 전극(D1)에 커플링되고, 제3 트랜지스터(T3)의 드레인 전극(D3)은 제1 트랜지스터(T1)의 소스 전극(S1)에 커플링된다. X방향을 따라, 상기 베이스(50) 상의 상기 제1 트랜지스터(T1)의 제1 채널 영역(101pg)의 정투영과 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴(도 3 중의 DATA2)의 정투영 사이의 최소 거리는, 상기 베이스(50) 상의 제3 트랜지스터(T3)의 제3 채널 영역(103pg)의 정투영과 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴의 정투영 사이의 최소 거리보다 작다. 상기 베이스(50) 상의 상기 채널 영역(예컨대, 제1 채널 영역(101pg) 및 제3 채널 영역(103pg))의 정투영과 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴(도 3 중의 DATA2)의 정투영 사이의 최소 거리는, 상기 베이스(50) 상의 상기 채널 영역의 정투영 중 상기 타깃 데이터 라인 패턴에 가장 가까운 경계와 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴(도 3 중의 DATA2)의 정투영 사이의 최소 거리를 가리킴을 유의하여야 한다.
상기 구조의 서브 픽셀 구동회로에서, 타깃 데이터 라인 패턴에 의해 전송되는 데이터 신호가 변경될 경우, 제1 트랜지스터(T1)의 성능에 영향주게 되고, 제1 트랜지스터(T1)는 연결 라인(401)을 통해 제3 트랜지스터(T3)에 커플링되기에, 제3 트랜지스터(T3)의 작업 성능에 영향준다.
본 발명의 실시예는, 상기 서브 픽셀 구동회로에 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)에 커플링되는 제1 차폐 부재(404)를 설치하여, 제1 차폐 부재(404)가 상기 초기화 신호와 동일한 고정 전위를 구비하도록 하고, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영을 상기 베이스(50) 상의 상기 제1 트랜지스터(T1)의 정투영과 상기 베이스(50) 상의 타깃 데이터 라인 패턴(도 3 중의 DATA2)의 정투영 사이에 설치함으로써, 제1 차폐 부재(404)에 의해, 타깃 데이터 라인 패턴에서 전송되는 신호 변화로 인해 발생되는 제1 트랜지스터(T1)의 성능에 대한 영향을 감소시킬 수 있어, 구동 트랜지스터의 게이트 전극(즉 203g)과 타깃 데이터 라인 패턴 사이의 커플링되는 영향을 감소시켜 수직 크로스 토크(vertical crosstalk) 문제를 감소시킴으로써, 디스플레이 기판이 디스플레이에 사용될 때 더욱 우수한 디스플레이 효과를 가질 수 있도록 한다.
이 밖에, 상기 제1 차폐 부재(404)가 상기 초기화 신호 라인 패턴에 커플링되는 것을 통해, 제1 차폐 부재(404)가 고정 전위를 구비하도록 하는 이외에도, 초기화 신호 라인 패턴의 전압을 강화시켜, 초기화 신호 라인 패턴에서 전송되는 초기화 신호의 전압이 더욱 안정되어 서브 픽셀 구동회로의 작업 성능에 더욱 유리하다.
상기 제1 차폐 부재(404)가 상기 초기화 신호 라인 패턴에 커플링되는 이외에, 제1 차폐 부재(404)는 상기 서브 픽셀에 포함되는 전원 신호 라인 패턴(VDD)에도 커플링되어, 상기 제1 차폐 부재(404)가 전원 신호 라인 패턴(VDD)에 의해 전송되는 전원 신호와 동일한 고정 전위를 구비할 수 있음을 유의하여야 한다.
도 27에 도시된 바와 같이, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극(즉 제3 트랜지스터(T3)의 드레인 전극(D3))의 정투영과 상기 베이스 상의 상기 제1 차폐 부재(404)의 정투영 사이의 최소 직선거리는 L1이고, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영과 상기 베이스 상의 상기 인접 서브 픽셀 중의 데이터 라인 패턴(DATA2)의 정투영 사이의 최소 직선거리는 L2이다.
제2 방향에서 상기 구동 트랜지스터의 채널(즉 제3 채널 영역(103pg))의 길이는 L3이고, L1≤L2≤L3이다.
도 28에 도시된 바와 같이, 상기 구동 트랜지스터의 제2 극과 상기 인접 서브 픽셀 중의 데이터 라인 패턴(예컨대, DATA2) 사이의 최소 직선거리는 L4이고, 상기 구동 트랜지스터의 제2 극과 상기 제1 차폐 부재 사이의 최소 직선거리는 L5이며, L5＜L4이다.
도 27에 도시된 바와 같이, 상기 구동 트랜지스터의 제2 극이 상기 제1 차폐 부재(404)에 오버랩되지 않은 부분이 상기 제1 방향에서 연장되는 길이는 L6이고, 상기 제1 차폐 부재(404)가 상기 제1 방향에서 연장되는 길이는 L7이며, 여기서 L6≤L7이다.
도 27에 도시된 바와 같이, 상기 제1 트랜지스터(T1)의 활성층은 상기 구동 트랜지스터(즉 제3 트랜지스터(T3))의 활성층과 동일 층에 설치되고 일체형 구조이며, 동일한 구도(Composition) 공정에서 형성될 수 있다.
상기 구동 트랜지스터의 제2 극은 상기 제6 도체 패턴과 동일 층에 설치되고 일체형 구조이다. 상기 제2 차폐 부재(301)는 상기 제1 트랜지스터(T1)의 활성층과 상기 제1 차폐 부재(404) 사이에 위치하므로, 상기 제1 차폐 부재(404)로부터 상기 구동 트랜지스터의 제2 극까지의 최소 직선거리는 상기 제2 차폐 부재(301)로부터 상기 제6 도체 패턴까지의 최소 직선거리보다 크다.
상기 제1 차폐 부재(404)는 인접 서브 픽셀 중의 데이터 라인 패턴(예컨대, DATA2)과 동일 층에 설치되고, 동일한 구도 공정에서 형성될 수 있다. 상기 제1 차폐 부재(404) 중 상기 제1 방향을 따라 연장되는 부분과 상기 제2 차폐 부재(301) 사이의 최소 직선거리는 인접 서브 픽셀 중의 데이터 라인 패턴과 상기 제2 차폐 부재(301) 사이의 최소 직선거리보다 작다.
상기 제1 차폐 부재(404)를 상기 전원 신호 라인 패턴(VDD)에 커플링시키는 방식은, 상기 제1 차폐 부재(404)가 고정된 전위를 구비하도록 확보할 수 있으나, 전원 신호 라인 패턴(VDD)에 의해 발생되는 기생 용량을 증가시켜, 전원 신호 라인 패턴(VDD)의 RC부하가 커지도록 하므로, 수직 크로스 토크 현상의 감소에 불리하다.
도 3에 도시된 바와 같이, 일부 실시예에서, 상기 제1 트랜지스터(T1)의 게이트 전극(201g)과 상기 게이트 라인 패턴(GATE)은 일체형 구조이고, 상기 제1 트랜지스터(T1)의 게이트 전극(201g)은, 상기 일체형 구조 중의 상기 베이스에 수직되는 방향에서 활성 필름층에 오버랩 영역을 형성할 수 있는 부분이다.
도 3에 도시된 바와 같이, 일부 실시예에서, 상기 복수 개의 서브 픽셀은 복수 개 행의 서브 픽셀을 포함하고, 각 행의 서브 픽셀은 모두 상기 제2 방향을 따라 배열되는 복수 개의 상기 서브 픽셀을 포함하며, 동일 행의 서브 픽셀에 위치한 상기 초기화 신호 라인 패턴은 순차적으로 커플링되어 상기 행의 서브 픽셀에 대응되는 초기화 신호 라인을 형성한다. 상기 제1 차폐 부재(404)는 상기 제1 방향을 따라 연장되고, 적어도 하나의 상기 초기화 신호 라인에 커플링된다.
구체적으로, 상기 복수 개의 서브 픽셀은 복수개 행의 서브 픽셀과 복수개 열의 서브 픽셀로 구획될 수 있고, 각 행의 서브 픽셀은 모두 제2 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하며, 각 열의 서브 픽셀은 모두 제1 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하고, 상기 제1 방향은 상기 제2 방향과 서로 교차된다. 동일 행의 서브 픽셀에 위치한 상기 초기화 신호 라인 패턴은 순차적으로 커플링되어 상기 행의 서브 픽셀에 대응되는 하나의 초기화 신호 라인을 형성한다.
상기 제1 차폐 부재(404)가 상기 제1 방향을 따라 연장되어 적어도 하나의 상기 초기화 신호 라인에 커플링되는 것을 통해, 제1 차폐 부재(404)에 의해, 타깃 데이터 라인 패턴에서 전송되는 신호 변화로 인해 발생되는 제1 트랜지스터(T1)의 성능에 대한 영향을 감소시킬 수 있어, 구동 트랜지스터의 게이트 전극(즉 203g)과 타깃 데이터 라인 패턴 사이의 커플링되는 영향을 감소시켜 수직 크로스 토크 문제를 감소시킴으로써, 디스플레이 기판이 디스플레이에 사용될 때 더욱 우수한 디스플레이 효과를 가질 수 있도록 할뿐만아니라, 초기화 신호 라인의 전압도 강화시켜, 초기화 신호 라인에서 전송되는 초기화 신호의 전압이 더욱 안정되도록 하므로, 서브 픽셀 구동회로의 작업 성능에 더욱 유리하다.
도 9에 도시된 바와 같이, 일부 실시예에서, 상기 제1 차폐 부재(404)는 이에 인접되는 두 개의 상기 초기화 신호 라인에 커플링된다.
구체적으로, 상기 제1 차폐 부재(404)가 상기 초기화 신호 라인에 커플링되도록 설치할 경우, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인의 커플링 방식 및 상기 제1 차폐 부재(404)의 구체적인 구조와 설치 방식은 모두 다양하고, 예시적으로, 도 3에 도시된 바와 같이, 상기 제1 차폐 부재(404)가 이에 인접되는 두 개의 상기 초기화 신호 라인에 각각 커플링되도록 설치할 수 있다. 이러한 설치 방식은, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영이 상기 베이스(50) 상의 상기 제1 트랜지스터(T1)의 정투영과 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴의 정투영 사이에 위치하도록 할 뿐만아니라, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영이 상기 베이스(50) 상의 연결 라인(401)의 정투영과 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴의 정투영 사이에 위치하도록 할 수 있고, 아울러, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영이 상기 베이스(50) 상의 상기 구동 트랜지스터(즉 제3 트랜지스터(T3))의 정투영과 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴의 정투영 사이에 위치하도록 할 수도 있다.
상기 설치 방식은 상기 타깃 신호 라인 패턴과 상기 제1 트랜지스터(T1) 사이에서 발생되는 제1 크로스 토크 및 상기 타깃 신호 라인 패턴과 연결 라인(401) 사이에서 발생되는 제2 크로스 토크를 효과적으로 감소시켜, 상기 제1 크로스 토크와 제2 크로스 토크로 인한 구동 트랜지스터에 대한 간접 크로스 토크(indirect crosstalk)를 감소시킨다. 이 밖에, 상기 설치 방식은 상기 타깃 신호 라인 패턴과 상기 구동 트랜지스터 사이에서 발생되는 직접적인 크로스 토크도 감소시켜, 디스플레이 기판의 작업 성능을 더욱 보장한다.
계속하여 도 3을 참조하면, 일부 실시예에서, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)은 상이한 층에 설치되고, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영과 상기 베이스(50) 상의 상기 초기화 신호 라인 패턴의 정투영에는 제1 중첩 영역이 존재하며, 상기 제1 차폐 부재(404)는 상기 제1 중첩 영역에 설치된 제1 비아 홀(via hole)을 통해 상기 초기화 신호 라인 패턴에 커플링된다.
구체적으로, 상기 제1 차폐 부재(404)는 상기 초기화 신호 라인 패턴과 동일 층에 설치되거나 상이한 층에 설치될 수 있고, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 패턴이 상이한 층에 설치될 때, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영과 상기 베이스(50) 상의 상기 초기화 신호 라인 패턴의 정투영에 모두 제1 중첩 영역이 존재하도록 설치할 수 있고, 상기 제1 중첩 영역에 제1 비아 홀을 설치함으로써, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 사이의 커플링을 실현할 수 있다.
설명해야 할 것은, “상기 제1 차폐 부재(404)는 상기 초기화 신호 라인 패턴과 동일 층에 설치될 수 있다”라는 상기 내용은, 상기 제1 차폐 부재(404)가 상기 초기화 신호 라인 패턴과 동일 수평면에 위치하는 경우, 상기 제1 차폐 부재(404)가 상기 초기화 신호 라인 패턴과 동일 층의 필름층에 설치되는 경우, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 패턴이 모두 동일 층의 절연층의 베이스를 등지는 표면에 설치되는 경우 및 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 패턴이 한 번의 구도 공정을 통해 형성되는 경우 등 여러가지 경우 중의 적어도 한 가지를 포함한다.
“상기 제1 차폐 부재(404)가 상기 초기화 신호 라인 패턴과 상이한 층에 설치될 수 있다”라는 상기 내용은, 상기 제1 차폐 부재(404)가 상기 초기화 신호 라인 패턴과 동일 층의 필름층에 위치하지 않는 경우, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 패턴이 한 번의 구도 공정을 통해 형성될 수 없는 경우 등 여러가지 경우 중의 적어도 한 가지를 포함한다.
일부 실시예에서, 상기 제1 차폐 부재(404)는 상기 데이터 라인 패턴(도 3 중의 DATA1)과 동일한 재료로 구비되도록 설치할 수 있다.
일부 실시예에서, 상기 디스플레이 기판이 제1 층간 절연층을 포함하도록 설치할 수 있고, 상기 제1 차폐 부재(404)와 상기 데이터 라인 패턴(도 3 중의 DATA1)은 모두 상기 제1 층간 절연층의 상기 베이스를 등지는 표면에 위치한다.
구체적으로, 상기 방식에 따라 상기 제1 차폐 부재(404)를 설치하여, 한 번의 구도 공정을 통해 상기 제1 차폐 부재(404)와 상기 데이터 라인 패턴이 동시에 상기 제1 층간 절연층의 상기 베이스를 등지는 표면에 형성될 수 있도록 하여, 상기 제1 차폐 부재(404)를 제조하기 위해 별도의 구도 공정이 추가되는 것을 방지함으로써, 디스플레이 기판의 제조 과정을 효과적으로 간략화하고 제조 단가를 절감한다.
도 3에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀 구동회로는 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제2 트랜지스터(T2)를 더 포함하고, 상기 제2 트랜지스터(T2)는,
제1 반도체 패턴, 제2 반도체 패턴 및 상기 제1 반도체 패턴과 상기 제2 반도체 패턴에 각각 커플링되는 제3 도체 패턴을 포함하며, 상기 제3 도체 패턴의 전기 전도 성능은 상기 제1 반도체 패턴의 전기 전도 성능 및 상기 제2 반도체 패턴의 전기 전도 성능보다 우수하다.
서로 커플링되는 제1 게이트 전극 패턴과 제2 게이트 전극 패턴에서, 상기 베이스(50) 상의 상기 제1 게이트 전극 패턴의 정투영은 상기 베이스(50) 상의 상기 제1 반도체 패턴의 정투영에 일부 중첩되고, 상기 베이스(50) 상의 상기 제2 게이트 전극 패턴의 정투영은 상기 베이스(50) 상의 상기 제2 반도체 패턴의 정투영에 일부 중첩된다.
상기 베이스(50) 상의 상기 제3 도체 패턴의 정투영은 상기 베이스(50) 상의 상기 제1 게이트 전극 패턴의 정투영 및 상기 베이스(50) 상의 상기 제2 게이트 전극 패턴의 정투영에 모두 중첩되지 않는다.
상기 베이스(50) 상의 상기 제3 도체 패턴의 정투영은 상기 베이스(50) 상의 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)의 정투영에 적어도 일부 중첩된다.
구체적으로, 도 7에 도시된 바와 같이, 상기 제2 트랜지스터(T2)는 더블 게이트 구조이고, 이에 포함되는 상기 제1 반도체 패턴과 상기 제2 반도체 패턴은 상기 제2 트랜지스터(T2)의 채널 영역(도 7 중의 부호 102pg 위치에 대응됨)을 형성하며, 이에 포함되는 상기 제3 도체 패턴(102px)은 도핑을 진행하였기에 전기 전도 성능이 상기 제1 반도체 패턴과 상기 제2 반도체 패턴보다 우수하고, 상기 제2 트랜지스터(T2)에 포함되는 제1 게이트 전극 패턴과 제2 게이트 전극 패턴은 상기 제1 반도체 패턴과 상기 제2 반도체 패턴을 일일이 대응되게 커버하며, 함께 상기 제2 트랜지스터(T2)의 게이트 전극(202g)이 될 수 있다.
상기 구조의 제2 트랜지스터(T2)에서, 상기 제3 도체 패턴(102px)이 우수한 전기 전도 성능을 구비하고, 게이트 전극 패턴에 의해 커버되지 않으므로, 그 주변의 기타 도전 패턴에 커플링되기 용이하여 크로스 토크 현상이 발생된다. 상기 실시예에서 제공되는 기술적 해결수단에서, 상기 베이스(50) 상의 상기 제3 도체 패턴의 정투영이 상기 베이스(50) 상의 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)의 정투영에 적어도 일부 중첩되도록 설치하여, 상기 초기화 신호 라인 패턴이 상기 제3 도체 패턴(102px)을 커버할 수 있도록 하고, 상기 초기화 신호 라인 패턴에서 고정 전위를 구비하는 초기화 신호를 전송하기에, 상기 제3 도체 패턴(102px)과 그 주변의 기타 도전 패턴 사이의 커플링 작용을 더욱 감소시키고, 이로써 디스플레이 기판의 작업 성능이 더욱 안정되게 한다.
도 4에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀 구동회로는 상기 제1 반도체 패턴이 연장되어 형성되는 제1 연장부를 더 포함하고, 상기 제1 연장부의 전기 전도 성능은 상기 제1 반도체 패턴보다 우수하며, 상기 제1 연장부는 제1 부분(61), 제2 부분(62) 및 제3 부분(63)을 포함하고, 상기 제1 부분(61)과 상기 제3 부분(63)은 모두 상기 제1 방향을 따라 연장되며, 상기 제2 부분(62)은 상기 제2 방향을 따라 연장되고, 상기 제2 부분(62)의 일단은 상기 제1 부분(61)에 커플링되고, 상기 제2 부분(62)의 타단은 상기 제3 부분(63)에 커플링되며, 상기 제3 부분(63)의 상기 제2 부분(62)에서 멀리 떨어진 일단은 상기 제1 트랜지스터(T1)에 커플링된다.
구체적으로, 상기 제1 연장부는 상기 제1 반도체 패턴과 한 번의 구도 공정에서 제조될 수 있고, 상기 제1 반도체 패턴을 형성한 다음, 상기 제1 연장부에 대해 도핑을 진행하여 상기 제1 연장부의 전기 전도 성능이 상기 제1 반도체 패턴보다 우수하도록 한다.
제1 차폐 부재(404)를 추가한 다음, 상기 제1 연장부를 상기 구조로 설치하여, 제2 트랜지스터(T2)가 상기 제1 연장부를 통해 제1 트랜지스터(T1)와 구동 트랜지스터의 게이트 전극에 각각 커플링되도록 하면, 타깃 데이터 라인 패턴에서 전송되는 신호 변화로 인해 발생되는 제1 트랜지스터(T1)의 성능 및 제2 트랜지스터(T2)의 성능에 대한 영향을 감소하기에 유리하고, 나아가 구동 트랜지스터의 게이트 전극(즉 203g)과 타깃 데이터 라인 패턴 사이의 커플링되는 영향을 감소시켜 수직 크로스 토크 문제를 감소시킴으로써, 디스플레이 기판이 디스플레이에 사용될 때 더욱 우수한 디스플레이 효과를 가질 수 있도록 한다.
도 3 및 도 4에 도시된 바와 같이, 일부 실시예에서, 상기 제1 트랜지스터(T1)는,
제4 반도체 패턴, 제5 반도체 패턴 및 상기 제4 반도체 패턴과 상기 제5 반도체 패턴에 각각 커플링되는 제6 도체 패턴을 포함하고, 상기 제6 도체 패턴의 전기 전도 성능은 상기 제4 반도체 패턴의 전기 전도 성능 및 상기 제5 반도체 패턴의 전기 전도 성능보다 우수하다.
서로 커플링되는 제3 게이트 전극 패턴과 제4게이트 전극 패턴에서, 상기 베이스(50) 상의 상기 제3 게이트 전극 패턴의 정투영은 상기 베이스(50) 상의 상기 제4 반도체 패턴의 정투영에 일부 중첩되고, 상기 베이스(50) 상의 상기 제4게이트 전극 패턴의 정투영은 상기 베이스(50) 상의 상기 제5 반도체 패턴의 정투영에 일부 중첩된다.
상기 베이스(50) 상의 상기 제6 도체 패턴의 정투영은, 상기 베이스(50) 상의 상기 제3 게이트 전극 패턴의 정투영 및 상기 베이스(50) 상의 상기 제4게이트 전극 패턴의 정투영에 모두 중첩되지 않는다.
구체적으로, 도 4에 도시된 바와 같이, 상기 제1 트랜지스터는 더블 게이트 구조이고, 이에 포함되는 상기 제4 반도체 패턴과 상기 제5 반도체 패턴은 상기 제1 트랜지스터의 채널 영역(도 4 중의 부호 101pg에 대응됨)을 형성하며, 이에 포함되는 상기 제6 도체 패턴(101px)은 도핑을 진행하였기에 전기 전도 성능이 상기 제4 반도체 패턴과 상기 제5 반도체 패턴보다 우수하고, 상기 제1 트랜지스터에 포함되는 제3 게이트 전극 패턴과 제4게이트 전극 패턴은 상기 제4 반도체 패턴과 상기 제5 반도체 패턴을 일일이 대응되게 커버하며, 함께 상기 제1 트랜지스터(T1)의 게이트 전극(201g)이 될 수 있다.
도 10에 도시된 바와 같이, 일부 실시예에서, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영은 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영에 적어도 일부 중첩된다.
구체적으로, 상기 구조의 제1 트랜지스터(T1)에서, 상기 제6 도체 패턴(101px)이 우수한 전기 전도 성능을 구비하고, 게이트 전극 패턴에 의해 커버되지 않으므로, 그 주변의 기타 도전 패턴에 커플링되기 용이하여 크로스 토크 현상이 발생된다. 상기 실시예에서 제공되는 기술적 해결수단에서, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영에 적어도 일부 중첩되도록 설치하여, 상기 제1 차폐 부재(404)가 상기 제6 도체 패턴(101px)을 커버할 수 있도록 하고, 상기 제1 차폐 부재(404)는 고정 전위를 구비하므로, 상기 제6 도체 패턴(101px)과 그 주변의 기타 도전 패턴 사이의 커플링 작용을 더욱 감소시켜 디스플레이 기판의 작업 성능이 더욱 안정되게 한다.
도 11, 도 12 및 도 13에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀 구동회로는 상기 제1 차폐 부재(404)에 커플링되는 제2 차폐 부재(301)를 더 포함하고, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영은 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영에 적어도 일부 중첩된다.
구체적으로, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영에 적어도 일부 중첩되도록 설치함으로써, 상기 제2 차폐 부재(301)가 상기 제6 도체 패턴(101px)을 커버할 수 있도록 하고, 상기 제2 차폐 부재(301)가 상기 제1 차폐 부재(404)에 커플링되어, 상기 제2 차폐 부재(301)가 고정 전위를 구비하게 되므로, 상기 제6 도체 패턴(101px)과 그 주변의 도전 패턴 사이의 커플링 작용을 더욱 감소시켜, 디스플레이 기판의 작업 성능이 더욱 안정되게 한다.
따라서, 상기 실시예에서 제공되는 디스플레이 기판에서, 상기 제1 차폐 부재(404)와 상기 제2 차폐 부재(301)는 모두 고정 전위를 구비함으로써, 제1 트랜지스터(T1)와 타깃 데이터 라인 패턴(예컨대, DATA2) 사이에 형성되는 기생 용량을 더욱 효과적으로 방지하거나 감소하여, 수직 크로스 토크 흠결을 효과적으로 방지하거나 감소시킨다.
또한, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴의 정투영의 전부를 커버하도록 설치할 수 있다.
구체적으로, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영의 전부를 커버하여, 상기 제2 차폐 부재(301)가 상기 제6 도체 패턴(101px)을 완전히 커버할 수 있도록 함으로써, 상기 제6 도체 패턴(101px)과 그 주변의 기타 도전 패턴 사이의 커플링 작용을 최대한으로 감소하여 디스플레이 기판의 작업 안정성을 더욱 향상시킨다.
일부 실시예에서, 상기 제2 차폐 부재(301)는 상기 제1 차폐 부재(404)와 상이한 층에 설치되고, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영과 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영에는 제2 중첩 영역이 존재하며, 상기 제2 차폐 부재(301)와 상기 제1 차폐 부재(404) 사이는 상기 제2 중첩 영역에 설치된 제2 비아 홀을 통해 커플링된다.
구체적으로, 상기 제2 차폐 부재(301)는 상기 제1 차폐 부재(404)와동일 층에 설치되거나 또는 상이한 층에 설치될 수 있고, 상기 제2 차폐 부재(301)가 상기 제1 차폐 부재(404)와 상이한 층에 설치될 때, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영과 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영에 제2 중첩 영역이 존재하도록 설치할 수 있고, 상기 제2 중첩 영역에 제2 비아 홀을 설치함으로써, 상기 제2 차폐 부재(301)와 상기 제1 차폐 부재(404) 사이는 상기 제2 비아 홀을 통해 커플링된다.
일부 실시예에서 상기 제2 차폐 부재(301)는 상기 초기화 신호 라인 패턴과 동일한 재료로 구비되도록 설치할 수 있다.
일부 실시예에서, 상기 디스플레이 기판이 제2 층간 절연층을 더 포함하도록 설치할 수 있고, 상기 제2 차폐 부재(301)와 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)은 모두 상기 제2 층간 절연층의 상기 베이스를 등지는 표면에 위치한다.
구체적으로, 상기 제2 차폐 부재(301)는 상기 초기화 신호 라인 패턴과 동일한 재료로 구비될 수 있고, 상기 제2 차폐 부재(301)와 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)이 모두 상기 제2 층간 절연층의 상기 베이스를 등지는 표면에 위치하도록 하여, 상기 제2 차폐 부재(301)가 상기 초기화 신호 라인 패턴과 동일한 구도 공정에서 동시에 형성될 수 있도록 함으로써, 상기 제2 차폐 부재(301)를 제조하기 위한 전문적인 별도의 제조 공정이 추가되는 것을 방지함으로써, 디스플레이 기판의 제조 과정을 더욱 간략화하고 생산 단가를 절감한다.
도 3에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀은 전원 신호 라인 패턴(VDD)을 더 포함하고, 상기 전원 신호 라인 패턴(VDD)은 상기 제1 방향을 따라 연장되는 부분을 포함하며, 상기 서브 픽셀 구동회로는 스토리지 커패시터(Cst)를 더 포함하고, 상기 스토리지 커패시터(Cst) 중의 제1 극판(Cst1)은 상기 구동 트랜지스터의 게이트 전극으로 재사용되며, 상기 스토리지 커패시터(Cst) 중의 제2 극판(Cst2)은 상기 전원 신호 라인 패턴(VDD)에 커플링되고, 상기 스토리지 커패시터(Cst) 중의 제2 극판(Cst2)은 상기 제2 층간 절연층의 상기 베이스를 등지는 표면에 위치한다.
구체적으로, 상기 서브 픽셀 구동회로에 포함되는 스토리지 커패시터(Cst)는 제1 극판(Cst1)과 제2 극판(Cst2)을 구비하고, 상기 제1 극판(Cst1)과 상기 제2 극판(Cst2)은 서로 마주하여 설치되며, 상기 제1 극판(Cst1)은 상기 구동 트랜지스터의 게이트 전극에 커플링되고, 상기 제2 극판(Cst2)은 상기 전원 신호 라인 패턴(VDD)에 커플링된다. 상기 스토리지 커패시터(Cst)를 배치할 경우, 상기 제1 극판(Cst1)을 상기 구동 트랜지스터의 게이트 전극으로 직접 재사용할 수 있는데, 이는 스토리지 커패시터(Cst)와 구동 트랜지스터의 게이트 전극의 커플링을 보장할 뿐만아니라, 서브 픽셀 구동회로가 차지하는 공간을 줄여 디스플레이 기판의 해상도를 향상시키는데 더욱 유리하다. 이 밖에, 상기 스토리지 커패시터(Cst) 중의 제2 극판(Cst2)이 상기 제2 층간 절연층의 상기 베이스를 등지는 표면에 위치하도록 설치하여, 상기 스토리지 커패시터(Cst) 중의 제2 극판(Cst2)이 상기 제2 차폐 부재(301) 및 상기 초기화 신호 라인 패턴과 동일한 구도 공정에서 동시에 형성될 수 있도록 함으로써, 디스플레이 기판의 제조 과정을 더욱 간략화하고, 생산 단가를 절감한다.
도 14에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀은, 상기 제1 방향과 서로 교차하는 제2 방향을 따라 연장되는 리셋 신호 라인 패턴(도 3 중의 RST1)을 더 포함하고, 상기 서브 픽셀 구동회로는,
상기 베이스(50) 상의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영의 적어도 일부를 커버하는 제1 도전 연결부(405);
제1 극(예컨대, 소스 전극(S2))이 상기 제1 도전 연결부(405)를 통해 상기 초기화 신호 라인 패턴(예컨대, VINT1)에 커플링되고, 제2 극(예컨대, 드레인 전극(D2))이 상기 구동 트랜지스터의 게이트 전극에 커플링되며, 게이트 전극(202g)이 상기 리셋 신호 라인 패턴(예컨대, RST1)에 커플링되는 제2 트랜지스터(T2)를 더 포함한다.
구체적으로, 상기 제1 도전 연결부(405)는 금속 재료를 사용하여 제조될 수 있고, 데이터 라인 패턴과 동일한 구도 공정에서 형성될 수 있다.
상기 베이스(50) 상의 상기 제1 도전 연결부(405)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영의 적어도 일부를 커버하도록 설치하여, 상기 제1 도전 연결부(405)가 상기 제6 도체 패턴(101px)을 커버할 수 있도록 하고, 상기 제1 도전 연결부(405)가 상기 초기화 신호 라인 패턴에 커플링되어 상기 제1 도전 연결부(405)가 고정 전위를 구비하도록 함으로써, 상기 제6 도체 패턴(101px)과 그 주변의 기타 도전 패턴 사이의 커플링 작용을 더욱 효과적으로 감소시켜 디스플레이 기판의 작업 성능이 더욱 안정되게 한다.
도 3에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀은, 게이트 라인 패턴(GATE), 발광 제어 신호 라인 패턴(EM), 리셋 신호 라인 패턴(도 3 중의 RST1) 및 전원 신호 라인 패턴(VDD)을 더 포함하고, 상기 게이트 라인 패턴(GATE), 상기 발광 제어 신호 라인 패턴(EM) 및 상기 리셋 신호 라인 패턴은 모두 상기 제2 방향을 따라 연장되며, 상기 전원 신호 라인 패턴(VDD)은 상기 제1 방향을 따라 연장되는 부분을 포함한다.
상기 서브 픽셀 구동회로는, 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 더 포함한다.
상기 구동 트랜지스터의 게이트 전극(예컨대, 제3 트랜지스터(T3)의 게이트 전극(203g))은 상기 제1 트랜지스터(T1)의 제2 극에 커플링되고, 상기 구동 트랜지스터의 제1 극은 상기 제5 트랜지스터(T5)의 제2 극에 커플링되며, 상기 구동 트랜지스터의 제2 극은 상기 제1 트랜지스터(T1)의 제1 극에 커플링된다.
상기 제1 트랜지스터(T1)의 게이트 전극(201g)은 상기 게이트 라인 패턴(GATE)에 커플링된다.
상기 제2 트랜지스터(T2)의 게이트 전극(202g)은 상기 리셋 신호 라인 패턴에 커플링되고, 상기 제2 트랜지스터(T2)의 제1 극은 상기 초기화 신호 라인 패턴에 커플링되며, 상기 제2 트랜지스터(T2)의 제2 극은 상기 구동 트랜지스터의 게이트 전극에 커플링된다.
상기 제4 트랜지스터(T4)의 게이트 전극(204g)은 상기 게이트 라인 패턴(GATE)에 커플링되고, 상기 제4 트랜지스터(T4)의 제1 극은 상기 데이터 라인 패턴(도 3 중의 DATA1)에 커플링되며, 상기 제4 트랜지스터(T4)의 제2 극은 상기 구동 트랜지스터의 제1 극에 커플링된다.
상기 제5 트랜지스터(T5)의 게이트 전극(205g)은 상기 발광 제어 신호 라인 패턴(EM)에 커플링되고, 상기 제5 트랜지스터(T5)의 제1 극은 상기 전원 신호 라인 패턴(VDD)에 커플링된다.
상기 제6 트랜지스터(T6)의 게이트 전극(206g)은 상기 발광 제어 신호 라인 패턴(EM)에 커플링되고, 상기 제6 트랜지스터(T6)의 제1 극은 상기 구동 트랜지스터의 제2 극에 커플링되며, 상기 제6 트랜지스터(T6)의 제2 극은 상기 서브 픽셀 중의 발광 소자에 커플링된다.
상기 제7 트랜지스터(T7)의 게이트 전극(207g)은 상기 제1 방향을 따라 인접하는 다음 서브 픽셀에 포함되는 리셋 신호 라인 패턴(예컨대, RST2)에 커플링되고, 상기 제7 트랜지스터(T7)의 제1 극은 상기 다음 서브 픽셀에 포함되는 초기화 신호 라인 패턴(예컨대, VINT2)에 커플링되며, 상기 제7 트랜지스터(T7)의 제2 극은 상기 서브 픽셀 중의 발광 소자에 커플링된다.
구체적으로, 상기 디스플레이 기판에 포함되는 복수 개의 서브 픽셀은 어레이 분포될 수 있고, 상기 복수 개의 서브 픽셀은 복수 개 행의 서브 픽셀과 복수개 열의 서브 픽셀로 구획될 수 있으며, 각 행의 서브 픽셀은 모두 제2 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하고, 각 열의 서브 픽셀은 모두 상기 제1 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하며, 상기 제1 방향은 상기 제2 방향과 서로 교차된다.
설명해야 할 것은, 상기 제1 방향을 따라 인접하는 다음 서브 픽셀은, 상기 제7 트랜지스터(T7)와 동일 열에 위치한 인접하는 다음 서브 픽셀이다.
상기 서브 픽셀 및 이에 포함되는 서브 픽셀 구동회로를 상기 구조로 설치하여, 서브 픽셀 구동회로의 작업 성능을 보장할 수 있는 상황 하에서, 상기 서브 픽셀 구동회로가 차지하는 배치 공간을 효과적으로 감소하여, 디스플레이 기판의 해상도 향상에 유리하다.
설명해야 할 것은, 상기 서브 픽셀 구동회로에 포함되는 각 트랜지스터의 게이트 전극은 이에 커플링되는 기능 패턴과 일체형 구조로 형성될 수 있고, 예시적으로, 제1 트랜지스터의 게이트 전극과 제4 트랜지스터의 게이트 전극은 모두 대응되게 커플링되는 게이트 라인 패턴과 일체형 구조로 형성되며, 제5 트랜지스터의 게이트 전극과 제6 트랜지스터의 게이트 전극은 모두 대응되게 커플링되는 발광 제어 신호 라인 패턴과 일체형 구조로 형성되고, 제2 트랜지스터의 게이트 전극과 제7 트랜지스터의 게이트 전극은 대응되게 커플링되는 리셋 신호 라인 패턴과 일체형 구조로 형성된다.
이 밖에, 상기 제1 트랜지스터(T1)는 상기 구동 트랜지스터(예컨대, 제3 트랜지스터(T3))에 대해 임계값 보상을 진행하고, 상기 제2 트랜지스터(T2)는 상기 구동 트랜지스터의 게이트 전극을 리셋하며, 상기 제4 트랜지스터(T4)는 상기 데이터 라인 패턴에 의해 전송되는 데이터 신호를 기입하고, 상기 제5 트랜지스터(T5)는 상기 구동 트랜지스터의 제1 극을 향해 전원 신호 라인 패턴에 의해 전송되는 전원 신호를 기입하며, 상기 제6 트랜지스터(T6)는 대응되는 발광 소자가 발광하는지 여부를 제어하고, 상기 제7 트랜지스터(T7)는 상기 발광 소자의 애노드를 리셋한다.
일부 실시예에서, 상기 서브 픽셀은, 게이트 라인 패턴(GATE), 발광 제어 신호 라인 패턴(EM), 리셋 신호 라인 패턴(RST) 및 전원 신호 라인 패턴(VDD)을 더 포함하고, 상기 게이트 라인 패턴(GATE), 상기 발광 제어 신호 라인 패턴(EM) 및 상기 리셋 신호 라인 패턴(RST)은 모두 상기 제2 방향을 따라 연장되며, 상기 전원 신호 라인 패턴(VDD)은 상기 제1 방향을 따라 연장되는 부분을 포함하고, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영은 각각 상기 베이스(50) 상의 상기 게이트 라인 패턴(GATE)의 정투영 및 상기 베이스(50) 상의 상기 발광 제어 신호 라인 패턴(EM)의 정투영에 일부 오버랩된다.
구체적으로, 상기 제1 차폐 부재(404)를 상기 방식에 따라 배치하여,상기 제1 차폐 부재(404)에 의해, 상기 제1 트랜지스터(T1) 및 상기 구동 트랜지스터가 모두 상기 타깃 데이터 라인 패턴(예컨대, DATA2)에 이격될 수 있도록 함으로써, 상기 타깃 데이터 라인 패턴에서 데이터 신호 변화로 인해 상기 제1 트랜지스터(T1)와 상기 구동 트랜지스터에 발생되는 크로스 토크를 감소시키는데 더욱 유리하다.
일부 실시예에서, 상기 제7 트랜지스터(T7)의 제2 극이 상기 서브 픽셀 중의 발광 소자에 커플링되는 방식은 다양하고, 예시적으로, 상기 베이스 상의 상기 발광 소자의 애노드의 정투영은 상기 베이스 상의 상기 제7 트랜지스터(T7)의 제2 극의 정투영에 오버랩되고, 상기 발광 소자의 애노드는 상기 오버랩 부분에 설치된 비아 홀을 통해 상기 제7 트랜지스터(T7)의 제2 극에 커플링될 수 있거나, 또는 상기 베이스 상의 상기 발광 소자의 애노드의 정투영은 상기 베이스 상의 상기 제7 트랜지스터(T7)의 제2 극의 정투영에 오버랩되지 않고, 상기 서브 픽셀 구동회로는 제2 도전 연결부(406)와 제3 도전 연결부(407)를 더 포함하며, 상기 베이스 상의 상기 발광 소자의 애노드의 정투영은 상기 베이스 상의 상기 제3 도전 연결부(407)의 제1 단의 정투영에 오버랩되고, 상기 발광 소자의 애노드는 상기 오버랩 부분에 설치된 비아 홀을 통해 상기 제3 도전 연결부(407)의 제1 단에 커플링되며, 제3 도전 연결부(407)의 제2 단은 제2 도전 연결부(406)의 제1 단에 오버랩되고, 제3 도전 연결부(407)의 제2 단과 제2 도전 연결부(406)의 제1 단은 상기 오버랩 부분에 설치된 비아 홀을 통해 커플링되며, 상기 베이스 상의 상기 제7 트랜지스터(T7)의 제2 극의 정투영은 상기 베이스 상의 상기 제2 도전 연결부(406)의 제2 단의 정투영에 오버랩되고, 상기 제7 트랜지스터(T7)의 제2 극은 상기 오버랩 부분에 설치된 비아 홀을 통해 상기 제2 도전 연결부(406)의 제2 단에 커플링됨으로써, 상기 발광 소자의 애노드가 상기 제2 도전 연결부(406) 및 제3 도전 연결부(407)를 통해 상기 제7 트랜지스터(T7)의 제2 극에 커플링된다.
상기 발광 소자의 애노드가 상기 제2 도전 연결부(406) 및 제3 도전 연결부(407)를 통해 상기 제7 트랜지스터(T7)의 제2 극에 커플링되도록 설치할 때, 상기 제2 도전 연결부(406)는 상기 제1 방향을 따라 연장되는 부분을 포함할 수 있고, 상기 발광 소자의 애노드는 이에 대응되는 서브 픽셀 중의 발광 제어 신호 라인 패턴의 상측에 위치할 수 있으며, 상기 제7 트랜지스터(T7)의 제2 극은 이에 대응되는 서브 픽셀 중의 발광 제어 신호 라인 패턴의 하측에 위치할 수 있다.
도 15 및 도 24에 도시된 바와 같이, 도면에 도시된 3가지 컬러의 서브 픽셀을 예로 들어 상기 3가지 컬러의 서브 픽셀의 구조에 대해 설명한다.
제1 컬러 서브 픽셀 중의 발광 소자는 베이스에서 멀어지는 방향을 따라 순차적으로 적층 설치되는 제1 애노드(601), 제1 유기 발광 재료층 및 제1 캐소드를 포함하고, 상기 베이스 상의 제1 애노드(601)의 정투영은, 상기 베이스 상의 대응되는 상기 제7 트랜지스터(T7)의 제2 극의 정투영에 일부 오버랩되고, 상기 제1 애노드(601)는 상기 오버랩 부분의 비아 홀을 통해, 대응되는 상기 제7 트랜지스터(T7)의 제2 극에 커플링된다.
제2 컬러 서브 픽셀 중의 발광 소자는 베이스에서 멀어지는 방향을 따라 순차적으로 적층 설치되는 제2 애노드(602), 제2 유기 발광 재료층 및 제2 캐소드를 포함하고, 상기 베이스 상의 제2 애노드(602)의 정투영은, 상기 베이스 상의 대응되는 상기 제7 트랜지스터(T7)의 제2 극의 정투영에 오버랩되지 않으며, 상기 제2 컬러 서브 픽셀 중의 서브 픽셀 구동회로는 제2 도전 연결부(406)와 제3 도전 연결부(407)를 더 포함하고, 상기 제2 애노드(602)는 제2 도전 연결부(406)와 제3 도전 연결부(407)를 통해, 대응되는 상기 제7 트랜지스터(T7)의 제2 극에 커플링된다.
제3 컬러 서브 픽셀 중의 발광 소자는 베이스에서 멀어지는 방향을 따라 순차적으로 적층 설치되는 제3 애노드(603), 제3 유기 발광 재료층 및 제3 캐소드를 포함하고, 상기 베이스 상의 제3 애노드(603)의 정투영은, 상기 베이스 상의 대응되는 상기 제7 트랜지스터(T7)의 제2 극의 정투영과 일부 오버랩되며, 상기 제3 애노드(603)는 상기 오버랩 부분의 비아 홀을 통해, 대응되는 상기 제7 트랜지스터(T7)의 제 2 극에 커플링된다.
예컨대, 도 15에 도시된 바와 같이, 각 컬러 서브 픽셀의 유기 발광 소자의 애노드는 모두 메인 전극과 연결 전극을 포함하고, 메인 전극의 형상은 모두 육각형이다.
도 15에 도시된 바와 같이, 제1 컬러 서브 픽셀의 제1 애노드(601)는 제1 메인 전극(6011)과 제1 연결 전극(6012)을 포함하고, 제1 메인 전극(6011)과 제1 연결 전극(6012)은 일체형 구조일 수 있으며, 제1 연결 전극(6012)은 연견홀을 통해 제1 컬러 서브 픽셀의 제7 트랜지스터(T7)의 제2 극에 연결된다. 제2 컬러 서브 픽셀의 제2 애노드(602)는 제2 메인 전극(6021)과 제2 연결 전극(6022)을 포함하고, 제2 메인 전극(6021)과 제2 연결 전극(6022)은 일체형 구조일 수 있으며, 제2 연결 전극(6022)은 제2 도전 연결부(406)와 제3 도전 연결부(407)를 통해 제2 컬러 서브 픽셀의 제7 트랜지스터(T7)의 제2 극에 연결된다. 제3 컬러 서브 픽셀의 제3 애노드(603)는 제3 메인 전극(6031)과 제3 연결 전극(6032)을 포함하고, 제3 메인 전극(6031)과 제3 연결 전극(6032)은 일체형 구조일 수 있으며, 제3 연결 전극(6032)은 연견홀을 통해 제3 컬러 서브 픽셀의 제7 트랜지스터(T7)의 제2 극에 연결된다.
예컨대, 제1 컬러 서브 픽셀의 제1 연결 전극(6012)은 X방향에서 제1 메인 전극(6011)의 중심이 상기 서브 픽셀 회로의 데이터 라인 패턴에서 멀리 떨어진 일측에 위치하고, Y방향에서 제1 메인 전극(6011)의 중심이 상기 서브 픽셀 회로의 발광 제어 신호 라인에 가까운 일측에 위치한다. 예컨대, 제1 컬러 서브 픽셀의 제1 연결 전극(6012)과 제1 메인 전극(6011)은 Y방향에서 배열되고, 제1 연결 전극(6012)은 제1 메인 전극(6011)의 우측 아래 코너에 위치한다. 예컨대, 제2 컬러 서브 픽셀의 제2 연결 전극(6022)은 X방향에서 제2 메인 전극(6021)의 중심이 상기 서브 픽셀 회로의 데이터 라인에서 멀리 떨어진 일측에 위치하고, Y방향에서 제2 메인 전극(6021) 중심이 상기 서브 픽셀 회로의 발광 제어 신호 라인에 가까운 일측에 위치한다. 예컨대, 제2 컬러 서브 픽셀의 제2 연결 전극(6022)과 제2 메인 전극(6021)은 Y방향에서 배열되고, 제2 연결 전극(6022)은 제1 메인 전극1231의 우측 아래 코너에 위치한다. 예컨대, 제3 컬러 서브 픽셀의 제3 연결 전극(6032)과 제3 메인 전극(6031)은 X방향에서 배열되고, 제3 연결 전극(6032)은 제3 메인 전극(6031)의 우측에 위치하며, 즉 상기 서브 픽셀 회로의 차폐 라인에 근접하는 일측에 위치한다.
도 15에 도시된 바와 같이, 제1 컬러 서브 픽셀의 제1 애노드(601)의 제1 메인 전극(6011)은 제1 컬러 서브 픽셀의 구동 트랜지스터를 커버하고, 제2 컬러 서브 픽셀의 제2 애노드(602)의 제2 메인 전극(6021)은 제2 컬러 서브 픽셀의 구동 트랜지스터에 기본적으로 오버랩되지 않거나 또는 일부 오버랩되며, 제3 컬러 서브 픽셀의 제3 애노드(603)의 제3 메인 전극(6031)은 제3 컬러 서브 픽셀의 구동 트랜지스터에 오버랩되지 않는다.
도 15에 도시된 바와 같이, 제1 컬러 서브 픽셀(601)(예컨대 블루 서브 픽셀)의 제1 메인 전극(6011)은 게이트 라인 패턴 및 발광 제어 신호 라인 패턴에 오버랩되고, 제2 컬러 서브 픽셀(예컨대 레드 서브 픽셀)의 제2 메인 전극(6021)은 게이트 라인 패턴 및 리셋 신호 라인 패턴에 오버랩되며, 제3 컬러 서브 픽셀(예컨대 그린 서브 픽셀)의 제3 메인 전극(6031)은 발광 제어 신호 라인 패턴, 다음 행의 서브 픽셀 구동회로의 리셋 신호 라인 패턴 및 다음 행의 서브 픽셀 구동회로의 초기화 신호 라인 패턴에 오버랩된다. 예컨대, 제3 컬러 서브 픽셀(예컨대 그린 서브 픽셀)의 제3 메인 전극(6031)은 다음 행의 이에 인접하는 제1 컬러 서브 픽셀(예컨대 블루 서브 픽셀)의 픽셀 구동회로 영역에 오버랩된다.
예컨대, 제1 컬러 서브 픽셀(601)의 제1 메인 전극(6011)은 인접하는 제3 컬러 서브 픽셀의 구동 트랜지스터에 일부 오버랩되고, 제1 컬러 서브 픽셀(601)의 제1 메인 전극(6011)은 그 서브 픽셀 구동회로 중의 데이터 라인 패턴, 제1 차폐 부재(404) 및 인접 제2 컬러 서브 픽셀의 서브 픽셀 구동회로 중의 데이터 라인 패턴에 모두 오버랩된다. 제2 컬러 서브 픽셀의 제2 메인 전극(6021)은 그 서브 픽셀 구동회로 중의 데이터 라인 패턴에 오버랩되지 않고, 그 서브 픽셀 구동회로 중의 전원 신호 라인 패턴과, 인접하는 제3 컬러 서브 픽셀의 서브 픽셀 구동회로 중의 전원 신호 라인 패턴 및 데이터 라인 패턴에 모두 오버랩된다. 제3 컬러 서브 픽셀의 제3 메인 전극(6031)은 그 서브 픽셀 구동회로 중의 데이터 라인 패턴 및 전원 신호 라인 패턴에 모두 오버랩되고, 인접하는 제2 컬러 서브 픽셀의 서브 픽셀 구동회로 중의 전원 신호 라인 패턴에 오버랩된다.
예컨대, 도 15에 도시된 바와 같이, 제1 컬러 서브 픽셀(601)의 제1 메인 전극(6011)이 다음 행의 리셋 신호 라인 패턴에 접근하는 일측에, 제1 메인 전극(6011)에 연결되는 제1 연결 전극(6012)이 설치되어 있고, 제2 컬러 서브 픽셀의 제2 메인 전극(6021)이 다음 행의 리셋 신호 라인 패턴에 접근하는 일측에 제2 메인 전극(6021)에 연결되는 제2 연결 전극(6022)이 설치되어 있으며, 제3 컬러 서브 픽셀의 제3 메인 전극(6031)이 그 제7 트랜지스터(T7)에 접근하는 일측에 제3 메인 전극(6031)에 연결되는 제3 연결 전극(6032)이 설치되어 있다.
예컨대, 도 15에 도시된 바와 같이, 제1 컬러 서브 픽셀(601)의 제1 연결 전극(6012)은 그 서브 픽셀 구동회로 중의 제7 트랜지스터(T7)의 제2 극에 오버랩된다. 제2 컬러 서브 픽셀의 제2 연결 전극(6022)은 그 서브 픽셀 구동회로 중의 제7 트랜지스터(T7)의 제2 극에 오버랩되지 않으나, 제2 컬러 서브 픽셀의 제7 트랜지스터(T7)의 제2 극은 제3 컬러 서브 픽셀의 제3 메인 전극(6031)에 오버랩된다. 제3 컬러 서브 픽셀의 제3 연결 전극(6032)은 그 서브 픽셀 구동회로 중의 제7 트랜지스터(T7)의 제2 극에 오버랩된다.
도 26에 도시된 바와 같이, 본 발명의 실시예는, 베이스(50) 및 상기 베이스(50)에 어레이 분포된 복수 개의 서브 픽셀을 포함하고, 상기 서브 픽셀은,
제1 방향을 따라 연장되는 데이터 라인 패턴(예컨대, DATA1);
상기 제1 방향과 서로 교차하는 제2 방향을 따라 연장되는 부분을 포함하고, 고정 전위를 구비하는 초기화 신호를 전송하는 초기화 신호 라인 패턴(예컨대, VINT1); 및
구동 트랜지스터(예컨대, 제3 트랜지스터(T3)), 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제1 트랜지스터(T1) 및 상기 초기화 신호 라인 패턴에 커플링되는 제1 차폐 부재(404)를 포함하는 서브 픽셀 구동회로를 포함하고,
상기 제1 차폐 부재(404)는 상기 제1 트랜지스터(T1)의 제1 극(즉 소스 전극(S1))과 커플링 커패시턴스를 형성하고, 상기 베이스 상의 상기 제1 차폐 부재(404)의 정투영은 상기 베이스(50) 상의 타깃 데이터 라인 패턴(예컨대 DATA2)의 정투영에 오버랩되지 않으며, 상기 제2 방향을 따라 상기 서브 픽셀에 인접되는 다음 서브 픽셀에는 상기 타깃 데이터 라인 패턴이 포함되는 디스플레이 기판을 더 제공한다.
구체적으로, 상기 디스플레이 기판은 일반적으로 어레이 분포된 복수 개의 서브 픽셀을 포함하고, 각각의 서브 픽셀은 모두 제1 방향을 따라 연장되며, 데이터 신호를 전송하는 데이터 라인 패턴(도 3 중의 DATA1) 및 적어도 일부가 상기 제2 방향을 따라 연장되고, 고정 전위를 구비하는 초기화 신호를 전송하는 초기화 신호 라인 패턴(도 3 중의 VINT1)을 포함한다. 예시적으로, 상기 제1 방향은 Y방향을 포함하고, 상기 제2 방향은 X방향을 포함한다.
상기 타깃 데이터 라인 패턴은, 상기 제2 방향을 따라, 현재 서브 픽셀에 인접하는 다음 서브 픽셀에 포함되는 데이터 라인 패턴이다.
각각의 서브 픽셀은 서브 픽셀 구동회로 및 상기 서브 픽셀 구동회로에 일일이 대응되는 발광 소자를 더 포함하고, 발광 소자는 적층 설치된 애노드, 유기 발광 재료층 및 캐소드를 포함하며, 여기서, 발광 소자의 애노드는, 대응되는 서브 픽셀 구동회로에 커플링되고, 서브 픽셀 구동회로가 제공하는 구동신호의 구동 하에서, 발광 소자는 발광을 실현한다.
더 상세하게는, 도 1, 도 3 및 도 4에 도시된 바와 같이, 서브 픽셀 구동회로가 상기 7T1C를 포함하는 것을 예로 들면, 제3 트랜지스터(T3)(즉 상기 구동 트랜지스터)의 게이트 전극(203g)은 연결 라인(401)을 통해 제1 트랜지스터(T1)의 드레인 전극(D1)에 커플링되고, 제3 트랜지스터(T3)의 드레인 전극(D3)은 제1 트랜지스터(T1)의 소스 전극(S1)에 커플링된다. X방향을 따라, 상기 베이스(50) 상의 상기 제1 트랜지스터(T1)의 제1 채널 영역(101pg)의 정투영과 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴(도 3 중의 DATA2)의 정투영 사이의 최소 거리는, 상기 베이스(50) 상의 제3 트랜지스터(T3)의 제3 채널 영역(103pg)의 정투영과 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴의 정투영 사이의 최소 거리보다 작다. 상기 베이스(50) 상의 상기 채널 영역(예컨대, 제1 채널 영역(101pg) 및 제3 채널 영역(103pg))의 정투영과 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴(도 3 중의 DATA2)의 정투영 사이의 최소 거리는, 상기 베이스(50) 상의 상기 채널 영역의 정투영 중 상기 타깃 데이터 라인 패턴에 가장 가까운 경계와 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴(도 3 중의 DATA2)의 정투영 사이의 최소 거리를 가리킴을 유의하여야 한다.
상기 구조의 서브 픽셀 구동회로에서, 타깃 데이터 라인 패턴에 의해 전송된 데이터 신호가 변경될 경우, 제1 트랜지스터(T1)의 성능에 영향주게 되고, 제1 트랜지스터(T1)는 연결 라인(401)을 통해 제3 트랜지스터(T3)에 커플링되기에, 제3 트랜지스터(T3)의 작업 성능에 영향준다.
본 발명의 실시예는, 상기 서브 픽셀 구동회로에 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)에 커플링되는 제1 차폐 부재(404)를 설치하여, 제1 차폐 부재(404)가 상기 초기화 신호와 동일한 고정 전위를 구비하도록 하고, 상기 제1 차폐 부재(404)가 상기 제1 트랜지스터(T1)의 제1 극(즉 소스 전극(S1))과 커플링 커패시턴스를 형성할 수 있도록 하여, 제1 차폐 부재(404)에 의해, 타깃 데이터 라인 패턴에서 전송되는 신호 변화로 인해 발생되는 제1 트랜지스터(T1)의 성능에 대한 영향을 감소시킬 수 있어, 구동 트랜지스터의 게이트 전극(즉 203g)과 타깃 데이터 라인 패턴 사이의 커플링되는 영향을 감소시켜 수직 크로스 토크 문제를 감소시킴으로써, 디스플레이 기판이 디스플레이에 사용될 때 더욱 우수한 디스플레이 효과를 가질 수 있도록 한다.
이 밖에, 상기 제1 차폐 부재(404)가 상기 초기화 신호 라인 패턴에 커플링되는 것을 통해, 제1 차폐 부재(404)가 고정 전위를 구비하도록 하는 이외에도, 초기화 신호 라인 패턴의 전압을 강화시켜, 초기화 신호 라인 패턴에서 전송되는 초기화 신호의 전압이 더욱 안정되어 서브 픽셀 구동회로의 작업 성능에 더욱 유리하다.
상기 제1 차폐 부재(404)가 상기 초기화 신호 라인 패턴에 커플링되는 이외에, 제1 차폐 부재(404)는 상기 서브 픽셀에 포함되는 전원 신호 라인 패턴(VDD)에도 커플링되어, 상기 제1 차폐 부재(404)가 전원 신호 라인 패턴(VDD)에 의해 전송되는 전원 신호와 동일한 고정 전위를 구비할 수 있음을 유의하여야 한다.
상기 제1 차폐 부재(404)를 상기 전원 신호 라인 패턴(VDD)에 커플링시키는 방식은, 상기 제1 차폐 부재(404)가 고정된 전위를 구비하도록 확보할 수 있으나, 전원 신호 라인 패턴(VDD)에 의해 발생되는 기생 용량을 증가시켜, 전원 신호 라인 패턴(VDD)의 RC부하가 커지도록 하므로, 수직 크로스 토크 현상의 감소에 불리하다.
도 3에 도시된 바와 같이, 일부 실시예에서, 상기 제1 트랜지스터(T1)의 게이트 전극(201g)과 상기 게이트 라인 패턴(GATE)은 일체형 구조이고, 상기 제1 트랜지스터(T1)의 게이트 전극(201g)은, 상기 일체형 구조 중의 상기 베이스에 수직되는 방향에서 활성 필름층에 오버랩 영역을 형성할 수 있는 부분이다.
도 3에 도시된 바와 같이, 일부 실시예에서, 상기 복수 개의 서브 픽셀은 복수 개 행의 서브 픽셀을 포함하고, 각 행의 서브 픽셀은 모두 상기 제2 방향을 따라 배열되는 복수 개의 상기 서브 픽셀을 포함하며, 동일 행의 서브 픽셀에 위치한 상기 초기화 신호 라인 패턴은 순차적으로 커플링되어 상기 행의 서브 픽셀에 대응되는 초기화 신호 라인을 형성한다. 상기 제1 차폐 부재(404)는 상기 제1 방향을 따라 연장되고, 적어도 하나의 상기 초기화 신호 라인에 커플링된다.
구체적으로, 상기 복수 개의 서브 픽셀은 복수개 행의 서브 픽셀과 복수개 열의 서브 픽셀로 구획될 수 있고, 각 행의 서브 픽셀은 모두 제2 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하며, 각 열의 서브 픽셀은 모두 제1 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하고, 상기 제1 방향은 상기 제2 방향과 서로 교차된다. 동일 행의 서브 픽셀에 위치한 상기 초기화 신호 라인 패턴은 순차적으로 커플링되어 상기 행의 서브 픽셀에 대응되는 하나의 초기화 신호 라인을 형성한다.
상기 제1 차폐 부재(404)가 상기 제1 방향을 따라 연장되어 적어도 하나의 상기 초기화 신호 라인에 커플링되는 것을 통해, 제1 차폐 부재(404)에 의해, 타깃 데이터 라인 패턴에서 전송되는 신호 변화로 인해 발생되는 제1 트랜지스터(T1)의 성능에 대한 영향을 감소시킬 수 있어, 구동 트랜지스터의 게이트 전극(즉 203g)과 타깃 데이터 라인 패턴 사이의 커플링되는 영향을 감소시켜 수직 크로스 토크 문제를 감소시킴으로써, 디스플레이 기판이 디스플레이에 사용될 때 더욱 우수한 디스플레이 효과를 가질 수 있도록 할뿐만아니라, 초기화 신호 라인의 전압도 강화시켜, 초기화 신호 라인에서 전송되는 초기화 신호의 전압이 더욱 안정되도록 하므로, 서브 픽셀 구동회로의 작업 성능에 더욱 유리하다.
도 9에 도시된 바와 같이, 일부 실시예에서, 상기 제1 차폐 부재(404)는 이에 인접되는 두 개의 상기 초기화 신호 라인에 커플링된다.
구체적으로, 상기 제1 차폐 부재(404)가 상기 초기화 신호 라인에 커플링되도록 설치할 경우, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인의 커플링 방식 및 상기 제1 차폐 부재(404)의 구체적인 구조와 설치 방식은 모두 다양하고, 예시적으로, 도 3에 도시된 바와 같이, 상기 제1 차폐 부재(404)가 이에 인접되는 두 개의 상기 초기화 신호 라인에 각각 커플링되도록 설치할 수 있다. 이러한 설치 방식은, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영이 상기 베이스(50) 상의 상기 제1 트랜지스터(T1)의 정투영과 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴의 정투영 사이에 위치하도록 할 뿐만아니라, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영이 상기 베이스(50) 상의 연결 라인(401)의 정투영과 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴의 정투영 사이에 위치하도록 할 수 있고, 아울러, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영이 상기 베이스(50) 상의 상기 구동 트랜지스터(즉 제3 트랜지스터(T3))의 정투영과 상기 베이스(50) 상의 상기 타깃 데이터 라인 패턴의 정투영 사이에 위치하도록 할 수도 있다.
상기 설치 방식은 상기 타깃 신호 라인 패턴과 상기 제1 트랜지스터(T1) 사이에서 발생되는 제1 크로스 토크 및 상기 타깃 신호 라인 패턴과 연결 라인(401) 사이에서 발생되는 제2 크로스 토크를 효과적으로 감소시켜, 상기 제1 크로스 토크와 제2 크로스 토크로 인한 구동 트랜지스터에 대한 간접 크로스 토크를 감소시킨다. 이 밖에, 상기 설치 방식은 상기 타깃 신호 라인 패턴과 상기 구동 트랜지스터 사이에서 발생되는 직접적인 크로스 토크도 감소시켜, 디스플레이 기판의 작업 성능을 더욱 보장한다.
계속하여 도 3을 참조하면, 일부 실시예에서, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)은 상이한 층에 설치되고, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영과 상기 베이스(50) 상의 상기 초기화 신호 라인 패턴의 정투영에는 제1 중첩 영역이 존재하며, 상기 제1 차폐 부재(404)는 상기 제1 중첩 영역에 설치된 제1 비아 홀을 통해 상기 초기화 신호 라인 패턴에 커플링된다.
구체적으로, 상기 제1 차폐 부재(404)는 상기 초기화 신호 라인 패턴과 동일 층에 설치되거나 상이한 층에 설치될 수 있고, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 패턴이 상이한 층에 설치될 때, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영과 상기 베이스(50) 상의 상기 초기화 신호 라인 패턴의 정투영에 모두 제1 중첩 영역이 존재하도록 설치할 수 있고, 이렇게 상기 제1 중첩 영역에 제1 비아 홀을 설치함으로써, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 사이의 커플링을 실현할 수 있다.
설명해야 할 것은, “상기 제1 차폐 부재(404)는 상기 초기화 신호 라인 패턴과 동일 층에 설치될 수 있다”라는 상기 내용은, 상기 제1 차폐 부재(404)가 상기 초기화 신호 라인 패턴과 동일 수평면에 위치하는 경우, 상기 제1 차폐 부재(404)가 상기 초기화 신호 라인 패턴과 동일 층의 필름층에 설치되는 경우, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 패턴이 모두 동일 층의 절연층의 베이스를 등지는 표면에 설치되는 경우 및 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 패턴이 한 번의 구도 공정을 통해 형성되는 경우 등 여러가지 경우 중의 적어도 한 가지를 포함한다.
“상기 제1 차폐 부재(404)가 상기 초기화 신호 라인 패턴과 상이한 층에 설치될 수 있다”라는 상기 내용은, 상기 제1 차폐 부재(404)가 상기 초기화 신호 라인 패턴과 동일 층의 필름층에 위치하지 않는 경우, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 패턴이 한 번의 구도 공정을 통해 형성될 수 없는 경우 등 여러가지 경우 중의 적어도 한 가지를 포함한다.
일부 실시예에서, 상기 제1 차폐 부재(404)는 상기 데이터 라인 패턴(도 3 중의 DATA1)과 동일한 재료로 구비되도록 설치할 수 있다.
일부 실시예에서, 상기 디스플레이 기판이 제1 층간 절연층을 포함하도록 설치할 수 있고, 상기 제1 차폐 부재(404)와 상기 데이터 라인 패턴(도 3 중의 DATA1)은 모두 상기 제1 층간 절연층의 상기 베이스를 등지는 표면에 위치한다.
구체적으로, 상기 방식에 따라 상기 제1 차폐 부재(404)를 설치하여, 한 번의 구도 공정을 통해 상기 제1 차폐 부재(404)와 상기 데이터 라인 패턴이 동시에 상기 제1 층간 절연층의 상기 베이스를 등지는 표면에 형성될 수 있도록 하여, 상기 제1 차폐 부재(404)를 제조하기 위해 별도의 구도 공정이 추가되는 것을 방지함으로써, 디스플레이 기판의 제조 과정을 효과적으로 간략화하고 제조 단가를 절감한다.
도 3에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀 구동회로는 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제2 트랜지스터(T2)를 더 포함하고, 상기 제2 트랜지스터(T2)는,
제1 반도체 패턴, 제2 반도체 패턴 및 상기 제1 반도체 패턴과 상기 제2 반도체 패턴에 각각 커플링되는 제3 도체 패턴을 포함하며, 상기 제3 도체 패턴의 전기 전도 성능은 상기 제1 반도체 패턴의 전기 전도 성능 및 상기 제2 반도체 패턴의 전기 전도 성능보다 우수하다.
서로 커플링되는 제1 게이트 전극 패턴과 제2 게이트 전극 패턴에서, 상기 베이스(50) 상의 상기 제1 게이트 전극 패턴의 정투영은 상기 베이스(50) 상의 상기 제1 반도체 패턴의 정투영에 일부 중첩되고, 상기 베이스(50) 상의 상기 제2 게이트 전극 패턴의 정투영은 상기 베이스(50) 상의 상기 제2 반도체 패턴의 정투영에 일부 중첩된다.
상기 베이스(50) 상의 상기 제3 도체 패턴의 정투영은 상기 베이스(50) 상의 상기 제1 게이트 전극 패턴의 정투영 및 상기 베이스(50) 상의 상기 제2 게이트 전극 패턴의 정투영에 모두 중첩되지 않는다.
상기 베이스(50) 상의 상기 제3 도체 패턴의 정투영은 상기 베이스(50) 상의 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)의 정투영에 적어도 일부 중첩된다.
구체적으로, 도 7에 도시된 바와 같이, 상기 제2 트랜지스터(T2)는 더블 게이트 구조이고, 이에 포함되는 상기 제1 반도체 패턴과 상기 제2 반도체 패턴은 상기 제2 트랜지스터(T2)의 채널 영역(도 7 중의 부호 102pg 위치에 대응됨)을 형성하며, 이에 포함되는 상기 제3 도체 패턴(102px)은 도핑을 진행하였기에 전기 전도 성능이 상기 제1 반도체 패턴과 상기 제2 반도체 패턴보다 우수하고, 상기 제2 트랜지스터(T2)에 포함되는 제1 게이트 전극 패턴과 제2 게이트 전극 패턴은 상기 제1 반도체 패턴과 상기 제2 반도체 패턴을 일일이 대응되게 커버하며, 함께 상기 제2 트랜지스터(T2)의 게이트 전극(202g)이 될 수 있다.
상기 구조의 제2 트랜지스터(T2)에서, 상기 제3 도체 패턴(102px)이 우수한 전기 전도 성능을 구비하고, 게이트 전극 패턴에 의해 커버되지 않으므로, 그 주변의 기타 도전 패턴에 커플링되기 용이하여 크로스 토크 현상이 발생된다. 상기 실시예에서 제공되는 기술적 해결수단에서, 상기 베이스(50) 상의 상기 제3 도체 패턴의 정투영이 상기 베이스(50) 상의 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)의 정투영에 적어도 일부 중첩되도록 설치하여, 상기 초기화 신호 라인 패턴이 상기 제3 도체 패턴(102px)을 커버할 수 있도록 하고, 상기 초기화 신호 라인 패턴에서 고정 전위를 구비하는 초기화 신호를 전송하기에, 상기 제3 도체 패턴(102px)과 그 주변의 기타 도전 패턴 사이의 커플링 작용을 더욱 감소시키고, 이로써 디스플레이 기판의 작업 성능이 더욱 안정되게 한다.
도 4에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀 구동회로는 상기 제1 반도체 패턴이 연장되어 형성되는 제1 연장부를 더 포함하고, 상기 제1 연장부의 전기 전도 성능은 상기 제1 반도체 패턴보다 우수하며, 상기 제1 연장부는 제1 부분(61), 제2 부분(62) 및 제3 부분(63)을 포함하고, 상기 제1 부분(61)과 상기 제3 부분(63)은 모두 상기 제1 방향을 따라 연장되며, 상기 제2 부분(62)은 상기 제2 방향을 따라 연장되고, 상기 제2 부분(62)의 일단은 상기 제1 부분(61)에 커플링되며, 상기 제2 부분(62)의 타단은 상기 제3 부분(63)에 커플링되고, 상기 제3 부분(63)의 상기 제2 부분(62)에서 멀리 떨어진 일단은 상기 제1 트랜지스터(T1)에 커플링된다.
구체적으로, 상기 제1 연장부는 상기 제1 반도체 패턴과 한 번의 구도 공정에서 제조될 수 있고, 상기 제1 반도체 패턴을 형성한 다음, 상기 제1 연장부에 대해 도핑을 진행하여 상기 제1 연장부의 전기 전도 성능이 상기 제1 반도체 패턴보다 우수하도록 한다.
제1 차폐 부재(404)를 추가한 다음, 상기 제1 연장부를 상기 구조로 설치하여, 제2 트랜지스터(T2)가 상기 제1 연장부를 통해 제1 트랜지스터(T1)와 구동 트랜지스터의 게이트 전극에 각각 커플링되도록 하면, 타깃 데이터 라인 패턴에서 전송되는 신호 변화로 인해 발생되는 제1 트랜지스터(T1)의 성능 및 제2 트랜지스터(T2)의 성능에 대한 영향을 감소하기에 유리하고, 나아가 구동 트랜지스터의 게이트 전극(즉 203g)과 타깃 데이터 라인 패턴 사이의 커플링되는 영향을 감소시켜 수직 크로스 토크 문제를 감소시킴으로써, 디스플레이 기판이 디스플레이에 사용될 때 더욱 우수한 디스플레이 효과를 가질 수 있도록 한다.
도 3 및 도 4에 도시된 바와 같이, 일부 실시예에서, 상기 제1 트랜지스터(T1)는,
제4 반도체 패턴, 제5 반도체 패턴 및 상기 제4 반도체 패턴과 상기 제5 반도체 패턴에 각각 커플링되는 제6 도체 패턴을 포함하고, 상기 제6 도체 패턴의 전기 전도 성능은 상기 제4 반도체 패턴의 전기 전도 성능 및 상기 제5 반도체 패턴의 전기 전도 성능보다 우수하다.
서로 커플링되는 제3 게이트 전극 패턴과 제4게이트 전극 패턴에서, 상기 베이스(50) 상의 상기 제3 게이트 전극 패턴의 정투영은 상기 베이스(50) 상의 상기 제4 반도체 패턴의 정투영에 일부 중첩되고, 상기 베이스(50) 상의 상기 제4게이트 전극 패턴의 정투영은 상기 베이스(50) 상의 상기 제5 반도체 패턴의 정투영에 일부 중첩된다.
상기 베이스(50) 상의 상기 제6 도체 패턴의 정투영은, 상기 베이스(50) 상의 상기 제3 게이트 전극 패턴의 정투영 및 상기 베이스(50) 상의 상기 제4게이트 전극 패턴의 정투영에 모두 중첩되지 않는다.
구체적으로, 도 4에 도시된 바와 같이, 상기 제1 트랜지스터는 더블 게이트 구조이고, 이에 포함되는 상기 제4 반도체 패턴과 상기 제5 반도체 패턴은 상기 제1 트랜지스터의 채널 영역(도 4 중의 부호 101pg에 대응됨)을 형성하며, 이에 포함되는 상기 제6 도체 패턴(101px)은 도핑을 진행하였기에 전기 전도 성능이 상기 제4 반도체 패턴과 상기 제5 반도체 패턴보다 우수하고, 상기 제1 트랜지스터에 포함되는 제3 게이트 전극 패턴과 제4게이트 전극 패턴은 상기 제4 반도체 패턴과 상기 제5 반도체 패턴을 일일이 대응되게 커버하여, 함께 상기 제1 트랜지스터(T1)의 게이트 전극(201g)이 될 수 있다.
도 10에 도시된 바와 같이, 일부 실시예에서, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영은 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영에 적어도 일부 중첩된다.
구체적으로, 상기 구조의 제1 트랜지스터(T1)에서, 상기 제6 도체 패턴(101px)이 우수한 전기 전도 성능을 구비하고, 게이트 전극 패턴에 의해 커버되지 않으므로, 그 주변의 기타 도전 패턴에 커플링되기 용이하여 크로스 토크 현상이 발생된다. 상기 실시예에서 제공되는 기술적 해결수단에서, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영에 적어도 일부 중첩되도록 설치하여, 상기 제1 차폐 부재(404)가 상기 제6 도체 패턴(101px)을 커버할 수 있도록 하고, 상기 제1 차폐 부재(404)는 고정 전위를 구비하므로, 상기 제6 도체 패턴(101px)과 그 주변의 기타 도전 패턴 사이의 커플링 작용을 더욱 감소시켜 디스플레이 기판의 작업 성능이 더욱 안정되게 한다.
도 11, 도 12 및 도 13에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀 구동회로는 상기 제1 차폐 부재(404)에 커플링되는 제2 차폐 부재(301)를 더 포함하고, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영은 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영에 적어도 일부 중첩된다.
구체적으로, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영에 적어도 일부 중첩되도록 설치함으로써, 상기 제2 차폐 부재(301)가 상기 제6 도체 패턴(101px)을 커버할 수 있도록 하고, 상기 제2 차폐 부재(301)가 상기 제1 차폐 부재(404)에 커플링되어, 상기 제2 차폐 부재(301)가 고정 전위를 구비하게 되므로, 상기 제6 도체 패턴(101px)과 그 주변의 도전 패턴 사이의 커플링 작용을 더욱 감소시켜, 디스플레이 기판의 작업 성능이 더욱 안정되게 한다.
따라서, 상기 실시예에서 제공되는 디스플레이 기판에서, 상기 제1 차폐 부재(404)와 상기 제2 차폐 부재(301)는 모두 고정 전위를 구비함으로써, 제1 트랜지스터(T1)와 타깃 데이터 라인 패턴(예컨대, DATA2) 사이에 형성되는 기생 용량을 더욱 효과적으로 방지하거나 감소하여, 수직 크로스 토크 흠결을 효과적으로 방지하거나 감소시킨다.
나아가, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴의 정투영의 전부를 커버하도록 설치할 수 있다.
구체적으로, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영의 전부를 커버하여, 상기 제2 차폐 부재(301)가 상기 제6 도체 패턴(101px)을 완전히 커버할 수 있도록 함으로써, 상기 제6 도체 패턴(101px)과 그 주변의 기타 도전 패턴 사이의 커플링 작용을 최대한으로 감소하여 디스플레이 기판의 작업 안정성을 더욱 향상시킨다.
일부 실시예에서, 상기 제2 차폐 부재(301)는 상기 제1 차폐 부재(404)와 상이한 층에 설치되고, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영과 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영에는 제2 중첩 영역이 존재하며, 상기 제2 차폐 부재(301)와 상기 제1 차폐 부재(404) 사이는 상기 제2 중첩 영역에 설치된 제2 비아 홀을 통해 커플링된다.
구체적으로, 상기 제2 차폐 부재(301)는 상기 제1 차폐 부재(404)와동일 층에 설치되거나 또는 상이한 층에 설치될 수 있고, 상기 제2 차폐 부재(301)가 상기 제1 차폐 부재(404)와 상이한 층에 설치될 때, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영과 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영에 제2 중첩 영역이 존재하도록 설치할 수 있고, 상기 제2 중첩 영역에 제2 비아 홀을 설치함으로써, 상기 제2 차폐 부재(301)와 상기 제1 차폐 부재(404) 사이는 상기 제2 비아 홀을 통해 커플링된다.
일부 실시예에서 상기 제2 차폐 부재(301)는 상기 초기화 신호 라인 패턴과 동일한 재료로 구비되도록 설치할 수 있다.
일부 실시예에서, 상기 디스플레이 기판이 제2 층간 절연층을 더 포함하도록 설치할 수 있고, 상기 제2 차폐 부재(301)와 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)은 모두 상기 제2 층간 절연층의 상기 베이스를 등지는 표면에 위치한다.
구체적으로, 상기 제2 차폐 부재(301)는 상기 초기화 신호 라인 패턴과 동일한 재료로 구비될 수 있고, 상기 제2 차폐 부재(301)와 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)이 모두 상기 제2 층간 절연층의 상기 베이스를 등지는 표면에 위치하도록 하여, 상기 제2 차폐 부재(301)가 상기 초기화 신호 라인 패턴과 동일한 구도 공정에서 동시에 형성될 수 있도록 함으로써, 상기 제2 차폐 부재(301)를 제조하기 위한 전문적인 별도의 제조 공정이 추가되는 것을 방지함으로써, 디스플레이 기판의 제조 과정을 더욱 간략화하고 생산 단가를 절감한다.
도 3에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀은 전원 신호 라인 패턴(VDD)을 더 포함하고, 상기 전원 신호 라인 패턴(VDD)은 상기 제1 방향을 따라 연장되는 부분을 포함하며, 상기 서브 픽셀 구동회로는 스토리지 커패시터(Cst)를 더 포함하고, 상기 스토리지 커패시터(Cst) 중의 제1 극판(Cst1)은 상기 구동 트랜지스터의 게이트 전극으로 재사용되며, 상기 스토리지 커패시터(Cst) 중의 제2 극판(Cst2)은 상기 전원 신호 라인 패턴(VDD)에 커플링되고, 상기 스토리지 커패시터(Cst) 중의 제2 극판(Cst2)은 상기 제2 층간 절연층의 상기 베이스를 등지는 표면에 위치한다.
구체적으로, 상기 서브 픽셀 구동회로에 포함되는 스토리지 커패시터(Cst)는 제1 극판(Cst1)과 제2 극판(Cst2)을 구비하고, 상기 제1 극판(Cst1)과 상기 제2 극판(Cst2)은 서로 마주하여 설치되며, 상기 제1 극판(Cst1)은 상기 구동 트랜지스터의 게이트 전극에 커플링되고, 상기 제2 극판(Cst2)은 상기 전원 신호 라인 패턴(VDD)에 커플링된다. 상기 스토리지 커패시터(Cst)를 배치할 경우, 상기 제1 극판(Cst1)을 상기 구동 트랜지스터의 게이트 전극으로 직접 재사용할 수 있는데, 이는 스토리지 커패시터(Cst)와 구동 트랜지스터의 게이트 전극의 커플링을 보장할 뿐만아니라, 서브 픽셀 구동회로가 차지하는 공간을 줄여 디스플레이 기판의 해상도를 향상시키는데 더욱 유리하다. 이 밖에, 상기 스토리지 커패시터(Cst) 중의 제2 극판(Cst2)이 상기 제2 층간 절연층의 상기 베이스를 등지는 표면에 위치하도록 설치하여, 상기 스토리지 커패시터(Cst) 중의 제2 극판(Cst2)이 상기 제2 차폐 부재(301) 및 상기 초기화 신호 라인 패턴과 동일한 구도 공정에서 동시에 형성될 수 있도록 함으로써, 디스플레이 기판의 제조 과정을 더욱 간략화하고, 생산 단가를 절감한다.
도 14에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀은, 상기 제1 방향과 서로 교차하는 제2 방향을 따라 연장되는 리셋 신호 라인 패턴(도 3 중의 RST1)을 더 포함하고, 상기 서브 픽셀 구동회로는,
상기 베이스(50) 상의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영의 적어도 일부를 커버하는 제1 도전 연결부(405);
제1 극(예컨대, 소스 전극(S2))이 상기 제1 도전 연결부(405)를 통해 상기 초기화 신호 라인 패턴(예컨대, VINT1)에 커플링되고, 제2 극(예컨대, 드레인 전극(D2))이 상기 구동 트랜지스터의 게이트 전극에 커플링되며, 게이트 전극(202g)이 상기 리셋 신호 라인 패턴(예컨대, RST1)에 커플링되는 제2 트랜지스터(T2)를 더 포함한다.
구체적으로, 상기 제1 도전 연결부(405)는 금속 재료를 사용하여 제조될 수 있고, 데이터 라인 패턴과 동일한 구도 공정에서 형성될 수 있다.
상기 베이스(50) 상의 상기 제1 도전 연결부(405)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영의 적어도 일부를 커버하도록 설치하여, 상기 제1 도전 연결부(405)가 상기 제6 도체 패턴(101px)을 커버할 수 있도록 하고, 상기 제1 도전 연결부(405)가 상기 초기화 신호 라인 패턴에 커플링되어 상기 제1 도전 연결부(405)가 고정 전위를 구비하도록 함으로써, 상기 제6 도체 패턴(101px)과 그 주변의 기타 도전 패턴 사이의 커플링 작용을 더욱 효과적으로 감소시켜 디스플레이 기판의 작업 성능이 더욱 안정되게 한다.
도 3에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀은, 게이트 라인 패턴(GATE), 발광 제어 신호 라인 패턴(EM), 리셋 신호 라인 패턴(도 3 중의 RST1) 및 전원 신호 라인 패턴(VDD)을 더 포함하고, 상기 게이트 라인 패턴(GATE), 상기 발광 제어 신호 라인 패턴(EM) 및 상기 리셋 신호 라인 패턴은 모두 상기 제2 방향을 따라 연장되며, 상기 전원 신호 라인 패턴(VDD)은 상기 제1 방향을 따라 연장되는 부분을 포함한다.
상기 서브 픽셀 구동회로는, 제2 트랜지스터(T2), 제4 트랜지스터 (T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 더 포함한다.
상기 구동 트랜지스터의 게이트 전극(예컨대, 제3 트랜지스터(T3)의 게이트 전극(203g))은 상기 제1 트랜지스터(T1)의 제2 극에 커플링되고, 상기 구동 트랜지스터의 제1 극은 상기 제5 트랜지스터(T5)의 제2 극에 커플링되며, 상기 구동 트랜지스터의 제2 극은 상기 제1 트랜지스터(T1)의 제1 극에 커플링된다.
상기 제1 트랜지스터(T1)의 게이트 전극(201g)은 상기 게이트 라인 패턴(GATE)에 커플링된다.
상기 제2 트랜지스터(T2)의 게이트 전극(202g)은 상기 리셋 신호 라인 패턴에 커플링되고, 상기 제2 트랜지스터(T2)의 제1 극은 상기 초기화 신호 라인 패턴에 커플링되며, 상기 제2 트랜지스터(T2)의 제2 극은 상기 구동 트랜지스터의 게이트 전극에 커플링된다.
상기 제4 트랜지스터(T4)의 게이트 전극(204g)은 상기 게이트 라인 패턴(GATE)에 커플링되고, 상기 제4 트랜지스터(T4)의 제1 극은 상기 데이터 라인 패턴(도 3 중의 DATA1)에 커플링되며, 상기 제4 트랜지스터(T4)의 제2 극은 상기 구동 트랜지스터의 제1 극에 커플링된다.
상기 제5 트랜지스터(T5)의 게이트 전극(205g)은 상기 발광 제어 신호 라인 패턴(EM)에 커플링되고, 상기 제5 트랜지스터(T5)의 제1 극은 상기 전원 신호 라인 패턴(VDD)에 커플링된다.
상기 제6 트랜지스터(T6)의 게이트 전극(206g)은 상기 발광 제어 신호 라인 패턴(EM)에 커플링되고, 상기 제6 트랜지스터(T6)의 제1 극은 상기 구동 트랜지스터의 제2 극에 커플링되며, 상기 제6 트랜지스터(T6)의 제2 극은 상기 서브 픽셀 중의 발광 소자에 커플링된다.
상기 제7 트랜지스터(T7)의 게이트 전극(207g)은 상기 제1 방향을 따라 인접하는 다음 서브 픽셀에 포함되는 리셋 신호 라인 패턴(예컨대, RST2)에 커플링되고, 상기 제7 트랜지스터(T7)의 제1 극은 상기 다음 서브 픽셀에 포함되는 초기화 신호 라인 패턴(예컨대, VINT2)에 커플링되며, 상기 제7 트랜지스터(T7)의 제2 극은 상기 서브 픽셀 중의 발광 소자에 커플링된다.
구체적으로, 상기 디스플레이 기판에 포함되는 복수 개의 서브 픽셀은 어레이 분포될 수 있고, 상기 복수 개의 서브 픽셀은 복수 개 행의 서브 픽셀과 복수개 열의 서브 픽셀로 구획될 수 있으며, 각 행의 서브 픽셀은 모두 제2 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하고, 각 열의 서브 픽셀은 모두 상기 제1 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하며, 상기 제1 방향은 상기 제2 방향과 서로 교차된다.
설명해야 할 것은, 상기 제1 방향을 따라 인접하는 다음 서브 픽셀은, 상기 제7 트랜지스터(T7)와 동일 열에 위치한 인접하는 다음 서브 픽셀이다.
상기 서브 픽셀 및 이에 포함되는 서브 픽셀 구동회로를 상기 구조로 설치하여, 서브 픽셀 구동회로의 작업 성능을 보장할 수 있는 상황 하에서, 상기 서브 픽셀 구동회로가 차지하는 배치 공간을 효과적으로 감소하여, 디스플레이 기판의 해상도 향상에 유리하다.
설명해야 할 것은, 상기 서브 픽셀 구동회로에 포함되는 각 트랜지스터의 게이트 전극은 이에 커플링되는 기능 패턴과 일체형 구조로 형성될 수 있고, 예시적으로, 제1 트랜지스터의 게이트 전극과 제4 트랜지스터의 게이트 전극은 모두 대응되게 커플링되는 게이트 라인 패턴과 일체형 구조로 형성되며, 제5 트랜지스터의 게이트 전극과 제6 트랜지스터의 게이트 전극은 모두 대응되게 커플링되는 발광 제어 신호 라인 패턴과 일체형 구조로 형성되고, 제2 트랜지스터의 게이트 전극과 제7 트랜지스터의 게이트 전극은 대응되게 커플링되는 리셋 신호 라인 패턴과 일체형 구조로 형성된다.
이 밖에, 상기 제1 트랜지스터(T1)는 상기 구동 트랜지스터(예컨대, 제3 트랜지스터(T3))에 대해 임계값 보상을 진행하고, 상기 제2 트랜지스터(T2)는 상기 구동 트랜지스터의 게이트 전극을 리셋하며, 상기 제4 트랜지스터(T4)는 상기 데이터 라인 패턴에 의해 전송되는 데이터 신호를 기입하고, 상기 제5 트랜지스터(T5)는 상기 구동 트랜지스터의 제1 극을 향해 전원 신호 라인 패턴에 의해 전송되는 전원 신호를 기입하며, 상기 제6 트랜지스터(T6)는 대응되는 발광 소자가 발광하는지 여부를 제어하고, 상기 제7 트랜지스터(T7)는 상기 발광 소자의 애노드를 리셋한다.
일부 실시예에서, 상기 서브 픽셀은, 게이트 라인 패턴(GATE), 발광 제어 신호 라인 패턴(EM), 리셋 신호 라인 패턴(RST) 및 전원 신호 라인 패턴(VDD)을 더 포함하고, 상기 게이트 라인 패턴(GATE), 상기 발광 제어 신호 라인 패턴(EM) 및 상기 리셋 신호 라인 패턴(RST)은 모두 상기 제2 방향을 따라 연장되며, 상기 전원 신호 라인 패턴(VDD)은 상기 제1 방향을 따라 연장되는 부분을 포함하고, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영은 각각 상기 베이스(50) 상의 상기 게이트 라인 패턴(GATE)의 정투영 및 상기 베이스(50) 상의 상기 발광 제어 신호 라인 패턴(EM)의 정투영에 일부 오버랩된다.
구체적으로, 상기 제1 차폐 부재(404)를 상기 방식에 따라 배치하여,상기 제1 차폐 부재(404)에 의해, 상기 제1 트랜지스터(T1) 및 상기 구동 트랜지스터가 모두 상기 타깃 데이터 라인 패턴(예컨대, DATA2)에 이격될 수 있도록 함으로써, 상기 타깃 데이터 라인 패턴에서 데이터 신호 변화로 인해 상기 제1 트랜지스터(T1)와 상기 구동 트랜지스터에 발생되는 크로스 토크를 감소시키는데 더욱 유리하다.
일부 실시예에서, 상기 제7 트랜지스터(T7)의 제2 극이 상기 서브 픽셀 중의 발광 소자에 커플링되는 방식은 다양하고, 예시적으로, 상기 베이스 상의 상기 발광 소자의 애노드의 정투영은 상기 베이스 상의 상기 제7 트랜지스터(T7)의 제2 극의 정투영에 오버랩되고, 상기 발광 소자의 애노드는 상기 오버랩 부분에 설치된 비아 홀을 통해 상기 제7 트랜지스터(T7)의 제2 극에 커플링될 수 있거나, 또는 상기 베이스 상의 상기 발광 소자의 애노드의 정투영은 상기 베이스 상의 상기 제7 트랜지스터(T7)의 제2 극의 정투영에 오버랩되지 않고, 상기 서브 픽셀 구동회로는 제2 도전 연결부(406)와 제3 도전 연결부(407)를 더 포함하며, 상기 베이스 상의 상기 발광 소자의 애노드의 정투영은 상기 베이스 상의 상기 제3 도전 연결부(407)의 제1 단의 정투영에 오버랩되고, 상기 발광 소자의 애노드는 상기 오버랩 부분에 설치된 비아 홀을 통해 상기 제3 도전 연결부(407)의 제1 단에 커플링되며, 제3 도전 연결부(407)의 제2 단은 제2 도전 연결부(406)의 제1 단에 오버랩되고, 제3 도전 연결부(407)의 제2 단과 제2 도전 연결부(406)의 제1 단은 상기 오버랩 부분에 설치된 비아 홀을 통해 커플링되며, 상기 베이스 상의 상기 제7 트랜지스터(T7)의 제2 극의 정투영은 상기 베이스 상의 상기 제2 도전 연결부(406)의 제2 단의 정투영에 오버랩되고, 상기 제7 트랜지스터(T7)의 제2 극은 상기 오버랩 부분에 설치된 비아 홀을 통해 상기 제2 도전 연결부(406)의 제2 단에 커플링됨으로써, 상기 발광 소자의 애노드가 상기 제2 도전 연결부(406) 및 제3 도전 연결부(407)를 통해 상기 제7 트랜지스터(T7)의 제2 극에 커플링된다.
상기 발광 소자의 애노드가 상기 제2 도전 연결부(406) 및 제3 도전 연결부(407)를 통해 상기 제7 트랜지스터(T7)의 제2 극에 커플링되도록 설치할 때, 상기 제2 도전 연결부(406)는 상기 제1 방향을 따라 연장되는 부분을 포함할 수 있고, 상기 발광 소자의 애노드는 이에 대응되는 서브 픽셀 중의 발광 제어 신호 라인 패턴의 상측에 위치할 수 있으며, 상기 제7 트랜지스터(T7)의 제2 극은 이에 대응되는 서브 픽셀 중의 발광 제어 신호 라인 패턴의 하측에 위치할 수 있다.
도 15에 도시된 바와 같이, 도면에 도시된 3가지 컬러의 서브 픽셀을 예로 들어 상기 3가지 컬러의 서브 픽셀의 구조에 대해 설명한다.
제1 컬러 서브 픽셀 중의 발광 소자는 베이스에서 멀어지는 방향을 따라 순차적으로 적층 설치되는 제1 애노드(601), 제1 유기 발광 재료층 및 제1 캐소드를 포함하고, 상기 베이스 상의 제1 애노드(601)의 정투영은, 대응되는 상기 베이스 상의 상기 제7 트랜지스터(T7)의 제2 극의 정투영에 일부 오버랩되고, 상기 제1 애노드(601)는 상기 오버랩 부분의 비아 홀을 통해, 대응되는 상기 제7 트랜지스터(T7)의 제2 극에 커플링된다.
제2 컬러 서브 픽셀 중의 발광 소자는 베이스에서 멀어지는 방향을 따라 순차적으로 적층 설치되는 제2 애노드(602), 제2 유기 발광 재료층 및 제2 캐소드를 포함하고, 상기 베이스 상의 제2 애노드(602)의 정투영은, 대응되는 상기 베이스 상의 상기 제7 트랜지스터(T7)의 제2 극의 정투영에 오버랩되지 않으며, 상기 제2 컬러 서브 픽셀 중의 서브 픽셀 구동회로는 제2 도전 연결부(406)와 제3 도전 연결부(407)를 더 포함하고, 상기 제2 애노드(602)는 제2 도전 연결부(406)와 제3 도전 연결부(407)를 통해, 대응되는 상기 제7 트랜지스터(T7)의 제2 극에 커플링된다.
제3 컬러 서브 픽셀 중의 발광 소자는 베이스에서 멀어지는 방향을 따라 순차적으로 적층 설치되는 제3 애노드(603), 제3 유기 발광 재료층 및 제3 캐소드를 포함하고, 상기 베이스 상의 제3 애노드(603)의 정투영은, 상기 베이스 상의 대응되는 상기 제7 트랜지스터(T7)의 제2 극의 정투영에 일부 오버랩되며, 상기 제3 애노드(603)는 상기 오버랩 부분의 비아 홀을 통해, 대응되는 상기 제7 트랜지스터(T7)의 제 2 극에 커플링된다.
예컨대, 도 15에 도시된 바와 같이, 각 컬러 서브 픽셀의 유기 발광 소자의 애노드는 모두 메인 전극과 연결 전극을 포함하고, 메인 전극의 형상은 모두 육각형이다.
도 15에 도시된 바와 같이, 제1 컬러 서브 픽셀의 제1 애노드(601)는 제1 메인 전극(6011)과 제1 연결 전극(6012)을 포함하고, 제1 메인 전극(6011)과 제1 연결 전극(6012)은 일체형 구조일 수 있으며, 제1 연결 전극(6012)은 연견홀을 통해 제1 컬러 서브 픽셀의 제7 트랜지스터(T7)의 제2 극에 연결된다. 제2 컬러 서브 픽셀의 제2 애노드(602)는 제2 메인 전극(6021)과 제2 연결 전극(6022)을 포함하고, 제2 메인 전극(6021)과 제2 연결 전극(6022)은 일체형 구조일 수 있으며, 제2 연결 전극(6022)은 제2 도전 연결부(406)와 제3 도전 연결부(407)를 통해 제2 컬러 서브 픽셀의 제7 트랜지스터(T7)의 제2 극에 연결된다. 제3 컬러 서브 픽셀의 제3 애노드(603)는 제3 메인 전극(6031)과 제3 연결 전극(6032)을 포함하고, 제3 메인 전극(6031)과 제3 연결 전극(6032)은 일체형 구조일 수 있으며, 제3 연결 전극(6032)은 연견홀을 통해 제3 컬러 서브 픽셀의 제7 트랜지스터(T7)의 제2 극에 연결된다.
예컨대, 제1 컬러 서브 픽셀의 제1 연결 전극(6012)은 X방향에서 제1 메인 전극(6011)의 중심이 상기 서브 픽셀 회로의 데이터 라인 패턴에서 멀리 떨어진 일측에 위치하고, Y방향에서 제1 메인 전극(6011)의 중심이 상기 서브 픽셀 회로의 발광 제어 신호 라인에 가까운 일측에 위치한다. 예컨대, 제1 컬러 서브 픽셀의 제1 연결 전극(6012)과 제1 메인 전극(6011)은 Y방향에서 배열되고, 제1 연결 전극(6012)은 제1 메인 전극(6011)의 우측 아래 코너에 위치한다. 예컨대, 제2 컬러 서브 픽셀의 제2 연결 전극(6022)은 X방향에서 제2 메인 전극(6021)의 중심이 상기 서브 픽셀 회로의 데이터 라인에서 멀리 떨어진 일측에 위치하고, Y방향에서 제2 메인 전극(6021) 중심이 상기 서브 픽셀 회로의 발광 제어 신호 라인에 가까운 일측에 위치한다. 예컨대, 제2 컬러 서브 픽셀의 제2 연결 전극(6022)과 제2 메인 전극(6021)은 Y방향에서 배열되고, 제2 연결 전극(6022)은 제1 메인 전극1231의 우측 아래 코너에 위치한다. 예컨대, 제3 컬러 서브 픽셀의 제3 연결 전극(6032)과 제3 메인 전극(6031)은 X방향에서 배열되고, 제3 연결 전극(6032)은 제3 메인 전극(6031)의 우측에 위치하며, 즉 상기 서브 픽셀 회로의 차폐 라인에 근접하는 일측에 위치한다.
도 15에 도시된 바와 같이, 제1 컬러 서브 픽셀의 제1 애노드(601)의 제1 메인 전극(6011)은 제1 컬러 서브 픽셀의 구동 트랜지스터를 커버하고, 제2 컬러 서브 픽셀의 제2 애노드(602)의 제2 메인 전극(6021)은 제2 컬러 서브 픽셀의 구동 트랜지스터에 기본적으로 오버랩되지 않거나 또는 일부 오버랩되며, 제3 컬러 서브 픽셀의 제3 애노드(603)의 제3 메인 전극(6031)은 제3 컬러 서브 픽셀의 구동 트랜지스터에 오버랩되지 않는다.
도 15에 도시된 바와 같이, 제1 컬러 서브 픽셀(601)(예컨대 블루 서브 픽셀)의 제1 메인 전극(6011)은 게이트 라인 패턴 및 발광 제어 신호 라인 패턴에 오버랩되고, 제2 컬러 서브 픽셀(예컨대 레드 서브 픽셀)의 제2 메인 전극(6021)은 게이트 라인 패턴 및 리셋 신호 라인 패턴에 오버랩되며, 제3 컬러 서브 픽셀(예컨대 그린 서브 픽셀)의 제3 메인 전극(6031)은 발광 제어 신호 라인 패턴, 다음 행의 서브 픽셀 구동회로의 리셋 신호 라인 패턴 및 다음 행의 서브 픽셀 구동회로의 초기화 신호 라인 패턴에 오버랩된다. 예컨대, 제3 컬러 서브 픽셀(예컨대 그린 서브 픽셀)의 제3 메인 전극(6031)은 다음 행의 이에 인접하는 제1 컬러 서브 픽셀(예컨대 블루 서브 픽셀)의 픽셀 구동회로 영역에 오버랩된다.
예컨대, 제1 컬러 서브 픽셀(601)의 제1 메인 전극(6011)은 인접하는 제3 컬러 서브 픽셀의 구동 트랜지스터에 일부 오버랩되고, 제1 컬러 서브 픽셀(601)의 제1 메인 전극(6011)은 그 서브 픽셀 구동회로 중의 데이터 라인 패턴, 제1 차폐 부재(404) 및 인접 제2 컬러 서브 픽셀의서브 픽셀 구동회로 중의 데이터 라인 패턴에 모두 오버랩된다. 제2 컬러 서브 픽셀의 제2 메인 전극(6021)은 그 서브 픽셀 구동회로 중의 데이터 라인 패턴에 오버랩되지 않고, 그 서브 픽셀 구동회로 중의 전원 신호 라인 패턴과, 인접하는 제3 컬러 서브 픽셀의 서브 픽셀 구동회로 중의 전원 신호 라인 패턴, 및 데이터 라인 패턴에 모두 오버랩된다. 제3 컬러 서브 픽셀의 제3 메인 전극(6031)은 그 서브 픽셀 구동회로 중의 데이터 라인 패턴 및 전원 신호 라인 패턴에 모두 오버랩되고, 인접하는 제2 컬러 서브 픽셀의 서브 픽셀 구동회로 중의 전원 신호 라인 패턴에 오버랩된다.
예컨대, 도 15에 도시된 바와 같이, 제1 컬러 서브 픽셀(601)의 제1 메인 전극(6011)이 다음 행의 리셋 신호 라인 패턴에 접근하는 일측에, 제1 메인 전극(6011)에 연결되는 제1 연결 전극(6012)이 설치되어 있고, 제2 컬러 서브 픽셀의 제2 메인 전극(6021)이 다음 행의 리셋 신호 라인 패턴에 접근하는 일측에 제2 메인 전극(6021)에 연결되는 제2 연결 전극(6022)이 설치되어 있으며, 제3 컬러 서브 픽셀의 제3 메인 전극(6031)이 그 제7 트랜지스터(T7)에 접근하는 일측에 제3 메인 전극(6031)에 연결되는 제3 연결 전극(6032)이 설치되어 있다.
예컨대, 도 15에 도시된 바와 같이, 제1 컬러 서브 픽셀(601)의 제1 연결 전극(6012)은 그 서브 픽셀 구동회로 중의 제7 트랜지스터(T7)의 제2 극에 오버랩된다. 제2 컬러 서브 픽셀의 제2 연결 전극(6022)은 그 서브 픽셀 구동회로 중의 제7 트랜지스터(T7)의 제2 극에 오버랩되지 않으나, 제2 컬러 서브 픽셀의 제7 트랜지스터(T7)의 제2 극은 제3 컬러 서브 픽셀의 제3 메인 전극(6031)에 오버랩된다. 제3 컬러 서브 픽셀의 제3 연결 전극(6032)은 그 서브 픽셀 구동회로 중의 제7 트랜지스터(T7)의 제2 극에 오버랩된다.
본 발병의 실시예는 상기 실시예에서 제공되는 디스플레이 기판을 포함하는 디스플레이 장치를 더 제공한다.
상기 실시예에서 제공되는 디스플레이 기판에서, 제1 차폐 부재(404)를 설치하는 것을 통해 타깃 데이터 라인 패턴에서 전송되는 신호 변화로 인해 발생되는 제1 트랜지스터(T1)의 성능에 대한 영향을 감소시킬 수 있고, 나아가 구동 트랜지스터의 게이트 전극(즉 203g)과 타깃 데이터 라인 패턴 사이의 커플링되는 영향을 감소시켜 수직 크로스 토크 문제를 감소시킴으로써, 디스플레이 기판이 디스플레이에 사용될 때 더욱 우수한 디스플레이 효과를 가질 수 있도록 한다. 이 밖에, 상기 실시예에서 제공되는 디스플레이 기판에서, 상기 제1 차폐 부재(404)를 상기 초기화 신호 라인 패턴에 커플링시키는 것은, 제1 차폐 부재(404)가 고정 전위를 구비하도록 하는 이외에도, 초기화 신호 라인 패턴의 전압을 강화시켜, 초기화 신호 라인 패턴에서 전송되는 초기화 신호의 전압이 더욱 안정되어 서브 픽셀 구동회로의 작업 성능에 더욱 유리하다.
따라서, 본 발명의 실시예에서 제공되는 디스플레이 장치가 상기 디스플레이 기판을 포함할 때, 마찬가지로 상술한 유익한 효과를 가지므로 여기에서 더이상 설명하지 않는다.
설명해야 할 것은, 상기 디스플레이 장치는, TV, 디스플레이, 디지털 액자, 휴대폰, 태블릿 PC 등 디스플레이 기능을 구비한 임의의 제품 또는 부재일 수 있다.
본 발명의 실시예는, 상기 실시예에서 제공되는 디스플레이 기판을 제조하기 위한 디스플레이 기판의 제조방법으로서, 베이스(50)에 어레이 분포된 복수 개의 서브 픽셀을 제조하는 단계를 포함하고,
상기 서브 픽셀은,
제1 방향을 따라 연장되는 데이터 라인 패턴(도 3 중의 DATA1);
상기 제1 방향과 서로 교차하는 제2 방향을 따라 연장되는 부분을 포함하고, 고정 전위를 구비하는 초기화 신호를 전송하는 초기화 신호 라인 패턴(도 3 중의 VINT1); 및
구동 트랜지스터(도 3 중의 T3), 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제1 트랜지스터(T1) 및 상기 초기화 신호 라인 패턴에 커플링되는 제1 차폐 부재(404)를 포함하는 서브 픽셀 구동회로를 포함하고,
상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영은 상기 베이스(50) 상의 상기 제1 트랜지스터(T1)의 정투영과 상기 베이스(50) 상의 타깃 데이터 라인 패턴(도 3 중의 DATA2)의 정투영 사이에 위치하고, 상기 제2 방향을 따라 상기 서브 픽셀에 인접하는 다음 서브 픽셀에는 상기 타깃 데이터 라인 패턴이 포함되는 디스플레이 기판의 제조방법을 더 제공한다.
본 발명의 실시예에서 제공되는 제조방법을 사용하여 상기 디스플레이 기판을 제조할 때, 상기 서브 픽셀 구동회로에 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)에 커플링되는 제1 차폐 부재(404)를 설치하여, 제1 차폐 부재(404)가 상기 초기화 신호와 동일한 고전 전위를 가지도록 하고, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영이 상기 베이스(50) 상의 상기 제1 트랜지스터(T1)의 정투영과 상기 베이스(50) 상의 타깃 데이터 라인 패턴(도 3 중의 DATA2)의 정투영 사이에 위치하도록 설치하여, 제1 차폐 부재(404)에 의해, 타깃 데이터 라인 패턴에서 전송되는 신호 변화로 인해 발생되는 제1 트랜지스터(T1)의 성능에 대한 영향을 감소시킬 수 있고, 나아가 구동 트랜지스터의 게이트 전극(즉 203g)과 타깃 데이터 라인 패턴 사이의 커플링되는 영향을 감소시켜 수직 크로스 토크 문제를 감소시킴으로써, 디스플레이 기판이 디스플레이에 사용될 때 더욱 우수한 디스플레이 효과를 가질 수 있도록 한다.
이 밖에, 본 발명의 실시예에서 제공되는 제조방법을 사용하여 상기 디스플레이 기판을 제조할 때, 상기 제1 차폐 부재(404)를 상기 초기화 신호 라인 패턴에 커플링시키는 것은, 제1 차폐 부재(404)가 고정 전위를 구비하도록 하는 이외에도, 초기화 신호 라인 패턴의 전압을 강화시켜, 초기화 신호 라인 패턴에서 전송되는 초기화 신호의 전압이 더욱 안정되어 서브 픽셀 구동회로의 작업 성능에 더욱 유리하다.
도 16에 도시된 바와 같이, 본 발명의 실시예는, 베이스(50) 및 상기 베이스(50)에 어레이 분포된 복수 개의 서브 픽셀을 포함하고, 상기 서브 픽셀은,
제1 방향을 따라 연장되는 데이터 라인 패턴(예컨대, DATA1);
제1 방향을 따라 연장되는 부분을 포함하는 전원 신호 라인 패턴(VDD); 및
두 개의 스위치 트랜지스터(예컨대 제4 트랜지스터(T4)와 제5 트랜지스터(T5)), 구동 트랜지스터(예컨대 제3 트랜지스터(T3)) 및 스토리지 커패시터(Cst)를 포함하는 서브 픽셀 구동회로를 포함하고,
상기 스토리지 커패시터(Cst)의 제1 극판(Cst1)은 상기 구동 트랜지스터의 게이트 전극(예컨대 제3 트랜지스터(T3)의 게이트 전극(203g))에 커플링되고, 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)은 상기 전원 신호 라인 패턴(VDD)에 커플링되며, 상기 두 개의 스위치 트랜지스터의 제2 극(예컨대 제4 트랜지스터(T4)의 드레인 전극(D4)과 제5 트랜지스터(T5)의 드레인 전극(D5))은 모두 상기 구동 트랜지스터의 제1 극(예컨대 제3 트랜지스터(T3)의 소스 전극(S3))에 커플링되고, 상기 베이스(50) 상의 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터의 제2 극의 정투영은 상기 베이스(50) 상의 상기 전원 신호 라인 패턴(VDD)의 정투영에 적어도 일부 중첩되며, 상기 베이스(50) 상의 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)의 정투영에 적어도 일부 중첩된다.
구체적으로, 상기 디스플레이 기판은 일반적으로 어레이 분포된 복수 개의 서브 픽셀을 포함하고, 각각의 서브 픽셀은 모두 제1 방향을 따라 연장되는 데이터 라인 패턴(예컨대 DATA1) 및 적어도 일부가 제1 방향을 따라 연장되는 전원 신호 라인 패턴(VDD)을 포함한다. 예시적으로, 상기 제1 방향은 Y방향을 포함하고, 상기 제2 방향은 X방향을 포함한다.
상기 전원 신호 라인 패턴(VDD)의 구체적인 구조는 다양하고, 예시적으로, 상기 전원 신호 라인 패턴(VDD)은 그리드 형상 구조이고, 그리드 형상 구조의 전원 신호 라인 패턴(VDD)에는 상기 제1 방향을 따라 연장되는 부분이 포함됨을 유의하여야 한다.
각각의 서브 픽셀은 서브 픽셀 구동회로 및 상기 서브 픽셀 구동회로에 일일이 대응되는 발광 소자를 더 포함하고, 발광 소자는 적층 설치되는 애노드, 유기 발광 재료층 및 캐소드를 포함하며, 여기서, 발광 소자의 애노드는 대응되는 서브 픽셀 구동회로에 커플링되고, 서브 픽셀 구동회로가 제공하는 구동신호의 구동 하에서, 발광 소자는 발광을 실현한다.
더 상세하게는, 도 16에 도시된 바와 같이, 서브 픽셀 구동회로가 상기 7T1C를 포함하는 것을 예로 들면, 제3 트랜지스터(T3)(즉 상기 구동 트랜지스터)의 게이트 전극(203g)은 상기 스토리지 커패시터(Cst)의 제1 극판(Cst1)으로 재사용되고, 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)은 상기 제1 극판(Cst1)의 상기 베이스를 등지는 일측에 위치하며, 상기 베이스 상의 상기 제1 극판(Cst1)의 정투영은 상기 베이스 상의 상기 제2 극판(Cst2)의 정투영에 적어도 일부 중첩되고, 상기 베이스 상의 상기 제2 극판(Cst2)의 정투영은, 상기 베이스(50) 상의 상기 제4 트랜지스터(T4)와 제5 트랜지스터(T5) 중의 적어도 하나의 스위치 트랜지스터의 제2 극의 정투영 및 상기 베이스(50) 상의 상기 전원 신호 라인 패턴(VDD)의 정투영에 모두 적어도 일부 중첩된다.
상기 디스플레이 기판의 구체적인 구조에 따르면, 본 발명의 실시예에서 제공되는 디스플레이 기판에서, 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)이 상기 전원 신호 라인 패턴(VDD)에 커플링되도록 설치하여, 스토리지 커패시터(Cst)의 제2 극판(Cst2)이 상기 전원 신호 라인 패턴(VDD)에서 전송되는 전원 신호와 동일한 고정 전위를 갖도록 하고, 아울러 상기 두 개의 스위치 트랜지스터의 제2 극은 모두 상기 구동 트랜지스터의 제1 극에 커플링되며, 상기 베이스(50) 상의 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터의 제2 극의 정투영은, 상기 베이스(50) 상의 상기 전원 신호 라인 패턴(VDD)의 정투영에 적어도 일부 중첩되고, 상기 베이스(50) 상의 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)의 정투영에 적어도 일부 중첩되어, 스토리지 커패시터(Cst)의 제2 극판(Cst2)과 상기 전원 신호 라인 패턴(VDD)이 모두 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터의 제2 극을 차단할 수 있도록 함으로써, 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터 주위에 위치하는 기타 도전 패턴(예컨대 신호 라인 패턴)에서의 신호로 인해 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터의 제2 극에 발생되는 크로스 토크 현상을 감소시켜, 상기 구동 트랜지스터의 제1 극에 대해 발생되는 크로스 토크 현상을 감소시킴을 알 수 있다.
도 16에 도시된 바와 같이, 일부 실시예에서, 상기 두 개의 스위치 트랜지스터(예컨대 제4 트랜지스터(T4)와 제5 트랜지스터(T5))의 제2 극과 상기 구동 트랜지스터(예컨대 제3 트랜지스터(T3))의 제1 극은 일체형 구조이고, 상기 일체형 구조는 상기 제1 방향을 따라 연장되는 제1 도전부(108)를 포함하며, 상기 베이스 상의 상기 제1 도전부(108)의 정투영과 상기 베이스 상의 상기 전원 신호 라인 패턴(VDD)의 정투영 및 상기 베이스(50) 상의 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)의 정투영에는 제1 오버랩 영역이 존재하고, 상기 제1 오버랩 영역은 상기 베이스(50) 상의 상기 데이터 라인 패턴(예컨대 DATA1)의 정투영에 오버랩되지 않는다.
구체적으로, 상기 두 개의 스위치 트랜지스터의 제2 극과 상기 구동 트랜지스터의 제1 극이 한 번의 구도 공정을 통해 형성될 수 있도록, 상기 두 개의 스위치 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제1 극과 일체형 구조로 형성된다.
상기 실시예에서 제공되는 디스플레이 기판에서, 상기 일체형 구조는 상기 제1 방향을 따라 연장되는 제1 도전부(108)를 포함하고, 상기 베이스 상의 상기 데이터 라인 패턴의 정투영은 상기 베이스 상의 상기 제1 도전부(108)의 정투영이 상기 베이스 상의 상기 구동 트랜지스터의 정투영에 멀리 떨어진 일측에 위치하며, 상기 베이스 상의 상기 제1 도전부(108)의 정투영과 상기 베이스 상의 상기 전원 신호 라인 패턴(VDD)의 정투영 및 상기 베이스(50) 상의 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)의 정투영에는 제1 오버랩 영역이 존재하여, 스토리지 커패시터(Cst)의 제2 극판(Cst2) 및 상기 전원 신호 라인 패턴(VDD)가 모두 상기 제1 도전부(108)를 차단할 수 있도록 함으로써, 상기 데이터 라인 패턴에서 전송되는 신호로 인한, 제1 도전부(108)에 발생되는 크로스 토크를 감소시켜, 상기 구동 트랜지스터의 제1 극에 발생되는 크로스 토크 현상을 감소시킨다.
도 16에 도시된 바와 같이, 일부 실시예에서, 상기 베이스(50) 상의 상기 구동 트랜지스터의 제1 극의 정투영이, 상기 베이스 상의 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)의 정투영의 내부에 위치하도록 설치할 수 있다.
상기 설치 방식은 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)이 상기 구동 트랜지스터의 제1 극을 완전히 커버할 수 있도록 함으로써, 상기 데이터 라인 패턴에서 전송되는 신호에 의해 상기 구동 트랜지스터의 제1 극에 발생되는 크로스 토크 현상을 더욱 효과적으로 감소시킨다.
도 16 및 도 17에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀은 제2 방향을 따라 연장되는 게이트 라인 패턴(GATE)과 발광 제어 신호 라인 패턴(EM)을 더 포함하고, 상기 제2 방향은 상기 제1 방향과 서로 교차된다.
상기 서브 픽셀 구동회로는, 제1 트랜지스터(T1)와 제6 트랜지스터(T6)를 더 포함하고, 상기 두 개의 스위치 트랜지스터는 제4 트랜지스터(T4)와 제5 트랜지스터(T5)를 포함한다.
상기 제4 트랜지스터(T4)의 게이트 전극(204g)은 상기 게이트 라인 패턴(GATE)에 커플링되고, 상기 제4 트랜지스터(T4)의 제1 극은 상기 데이터 라인 패턴(예컨대 DATA1)에 커플링되며, 상기 제4 트랜지스터(T4)의 제2 극은 상기 제5 트랜지스터(T5)의 제2 극에 커플링되고, 상기 제5 트랜지스터(T5)의 게이트 전극(205g)은 상기 발광 제어 신호 라인 패턴(EM)에 커플링되며, 상기 제5 트랜지스터(T5)의 제1 극은 상기 전원 신호 라인 패턴(VDD)에 커플링된다.
상기 제1 트랜지스터(T1)의 게이트 전극(201g)은 상기 게이트 라인 패턴(GATE)에 커플링되고, 상기 제1 트랜지스터(T1)의 제2 극은 상기 구동 트랜지스터의 게이트 전극에 커플링되며, 상기 제1 트랜지스터(T1)의 제1 극, 상기 제6 트랜지스터(T6)의 제1 극은 상기 구동 트랜지스터의 제2 극과 일체형 구조로 형성되고, 상기 일체형 구조는 상기 제1 방향을 따라 연장되는 제2 도전부(109)를 포함하며, 상기 제6 트랜지스터(T6)의 게이트 전극(206g)은 상기 발광 제어 신호 라인 패턴(EM)에 커플링되고, 상기 제6 트랜지스터(T6)의 제2 극은 상기 서브 픽셀 중의 발광 소자에 커플링된다.
상기 베이스 상의 상기 구동 트랜지스터의 채널 영역(도 18 중의 103pg)의 정투영은, 상기 베이스(50) 상의 상기 제1 도전부(108)의 정투영과 상기 베이스(50) 상의 상기 제2 도전부(109)의 정투영 사이에 위치하고, 상기 제2 방향을 따라, 상기 베이스 상의 상기 구동 트랜지스터의 채널 영역의 정투영과 상기 베이스 상의 상기 제1 도전부(108)의 정투영 사이의 최소 거리는, 상기 베이스(50) 상의 상기 채널 영역의 정투영과 상기 베이스 상의 상기 제2 도전부(109)의 정투영 사이의 최소 거리보다 작다.
구체적으로, 상기 디스플레이 기판에 포함되는 복수 개의 서브 픽셀은 어레이 분포될 수 있고, 상기 복수 개의 서브 픽셀은 복수 개 행의 서브 픽셀과 복수개 열의 서브 픽셀로 구획될 수 있으며, 각 행의 서브 픽셀은 모두 제2 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하고, 각 열의 서브 픽셀은 모두 상기 제1 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하며, 상기 제1 방향은 상기 제2 방향과 서로 교차된다. 각 열의 서브 픽셀에 포함되는 서브 픽셀 구동회로는 모두 상기 열의 서브 픽셀에 포함되는 데이터 라인 패턴과 상기 열의 서브 픽셀에 인접하는 다음 열의 서브 픽셀에 포함되는 데이터 라인 패턴 사이에 위치한다.
설명해야 할 것은, 상기 제2 방향을 따라, 상기 베이스 상의 상기 구동 트랜지스터의 채널 영역의 정투영과 상기 베이스 상의 상기 제1 도전부(108)의 정투영 사이의 최소 거리는, 상기 제2 방향을 따라, 상기 베이스 상의 상기 구동 트랜지스터의 채널 영역의 정투영 중 상기 베이스 상의 상기 제1 도전부(108)의 정투영에 가장 근접하는 경계와 상기 베이스 상의 상기 제1 도전부(108)의 정투영 사이의 거리를 가리키고, 상기 제2 방향을 따라, 상기 베이스(50) 상의 상기 채널 영역의 정투영과 상기 베이스 상의 상기 제2 도전부(109)의 정투영 사이의 최소 거리는, 상기 제2 방향을 따라, 상기 베이스 상의 상기 구동 트랜지스터의 채널 영역의 정투영 중 상기 베이스 상의 상기 제2 도전부(109)의 정투영에 가장 근접하는 경계와 상기 베이스 상의 상기 제2 도전부(109)의 정투영 사이의 거리를 가리킨다.
더 상세하게는, 각각의 서브 픽셀에 포함되는 서브 픽셀 구동회로는 모두 서로 인접하는 두 개의 데이터 라인 패턴(예컨대, DATA1와 DATA2) 사이에 위치하고, 상기 두 개의 데이터 라인 패턴에서 전송되는 데이터가 모두 변화되며, 상기 데이터가 변화될 때 상기 서브 픽셀 구동회로 중의 구동 트랜지스터의 게이트 전극에 크로스 토크가 발생되기 용이하므로, 구체적으로 도 25에 도시된 바와 같이, 상기 구동 트랜지스터의 작업 안정성에 영향준다.
상기 실시예에서 제공되는 기술적 해결수단에서, 상기 제4 트랜지스터(T4), 상기 제5 트랜지스터(T5), 상기 제1 트랜지스터(T1) 및 상기 제6 트랜지스터(T6)는 모두 상기 구동 트랜지스터의 주변 영역에 설치되고, 상기 두 개의 데이터 라인 패턴 중의 하나(예컨대 DATA1)는 상기 제4 트랜지스터(T4), 상기 제5 트랜지스터(T5)의 상기 구동 트랜지스터에서 멀리 떨어진 일측에 위치하며, 상기 두 개의 데이터 라인 패턴 중의 다른 하나(예컨대 DATA2)는 상기 제1 트랜지스터(T1)와 상기 제6 트랜지스터(T6)의 상기 구동 트랜지스터에서 멀리 떨어진 일측에 위치한다. 아울러, 상기 베이스 상의 상기 구동 트랜지스터의 채널 영역(도 18 중의 103pg)의 정투영이 상기 베이스(50) 상의 상기 제1 도전부(108)의 정투영과 상기 베이스(50) 상의 상기 제2 도전부(109)의 정투영 사이에 위치하도록 설치하고, 상기 베이스 상의 상기 구동 트랜지스터의 채널 영역의 정투영과 상기 베이스 상의 상기 제1 도전부(108)의 정투영 사이의 최소 거리가, 상기 채널 영역이 상기 베이스에서의 정투영과 상기 베이스 상의 상기 제2 도전부(109)의 정투영 사이의 최소 거리보다 작도록 설치하여, 상기 구동 트랜지스터의 채널 영역이 DATA1과 적합한 거리를 만족할 수 있도록 확보하는 상황하에서, 상기 구동 트랜지스터의 채널 영역과 DATA2 사이의 거리를 최대한으로 증가시켜 상기 DATA2에 의해 상기 구동 트랜지스터에 발생되는 크로스 토크를 더욱 감소시킨다.
또한, 상기 구동 트랜지스터의 채널 영역이 DATA1에 접근하는 부분이 상기 전원 신호 라인 패턴(VDD)에 의해 커버될 수 있으므로, DATA1에 의해 상기 구동 트랜지스터의 채널 영역에 발생되는 크로스 토크를 효과적으로 감소시킬 수 있으므로, 상기 실시예에서 제공되는 기술적 해결수단에서, 상기 구동 트랜지스터의 채널 영역과 DATA사이의 거리가 비교적 가까울지라도, 받는 크로스 토크 영향이 비교적 적다.
이 밖에, 스토리지 커패시터(Cst)의 제2 극판(Cst2)은 상기 전원 신호 라인 패턴(VDD)에서 전송되는 전원 신호와 동일한 고정 전위를 구비하고, 상기 베이스 상의 상기 제1 도전부(108)의 정투영과 상기 베이스 상의 상기 전원 신호 라인 패턴(VDD)의 정투영 및 상기 베이스(50) 상의 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)의 정투영에는 제1 오버랩 영역이 존재하여, 스토리지 커패시터(Cst)의 제2 극판(Cst2)과 상기 전원 신호 라인 패턴(VDD)이 모두 상기 제1 도전부(108)를 차단할 수 있으므로, DATA1에서 전송되는 신호에 의해 제1 도전부(108)에 발생되는 크로스 토크를 감소시켜, 상기 구동 트랜지스터의 제1 극과 채널 영역에 발생되는 크로스 토크 현상을 감소시킨다.
도 16에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀은 상기 제1 방향과 서로 교차하는 제2 방향을 따라 연장되는 게이트 라인 패턴(GATE)과 발광 제어 신호 라인 패턴(EM)을 더 포함한다.
상기 서브 픽셀 구동회로는 제1 트랜지스터(T1)와 제6 트랜지스터(T6)를 더 포함하고, 상기 두 개의 스위치 트랜지스터는 제4 트랜지스터(T4)와 제5 트랜지스터(T5)를 포함한다.
상기 제4 트랜지스터(T4)의 게이트 전극(204g)은 상기 게이트 라인 패턴(GATE)에 커플링되고, 상기 제4 트랜지스터(T4)의 제1 극은 상기 데이터 라인 패턴(예컨대 DATA1)에 커플링되며, 상기 제4 트랜지스터(T4)의 제2 극은 상기 제5 트랜지스터(T5)의 제2 극에 커플링되고, 상기 제5 트랜지스터(T5)의 게이트 전극(205g)은 상기 발광 제어 신호 라인 패턴(EM)에 커플링되며, 상기 제5 트랜지스터(T5)의 제1 극은 상기 전원 신호 라인 패턴(VDD)에 커플링된다.
상기 제1 트랜지스터(T1)의 게이트 전극(201g)은 상기 게이트 라인 패턴(GATE)에 커플링되고, 상기 제1 트랜지스터(T1)의 제2 극은 상기 구동 트랜지스터의 게이트 전극에 커플링되며, 상기 제1 트랜지스터(T1)의 제1 극, 상기 제6 트랜지스터(T6)의 제1 극은 상기 구동 트랜지스터의 제2 극과 일체형 구조로 형성되고, 상기 일체형 구조는 상기 제1 방향을 따라 연장되는 제2 도전부(109)를 포함하며, 상기 제6 트랜지스터(T6)의 게이트 전극(206g)은 상기 발광 제어 신호 라인 패턴(EM)에 커플링되고, 상기 제6 트랜지스터(T6)의 제2 극은 상기 서브 픽셀 중의 발광 소자에 커플링된다.
상기 베이스 상의 상기 구동 트랜지스터의 채널 영역(도 18 중의 103pg)의 정투영은, 상기 베이스 상의 상기 제1 도전부(108)의 정투영과 상기 베이스 상의 상기 제2 도전부(109)의 정투영 사이에 위치하고, 상기 구동 트랜지스터의 제1 극과 제2 극은 모두 상기 제2 방향을 따라 연장되는 제1 부분을 포함하며, 상기 제1 극의 제1 부분이 상기 제2 방향을 따라 연장된 길이는 상기 제2 극의 제1 부분이 상기 제2 방향을 따라 연장되는 길이와 상이하다.
구체적으로, 상기 구동 트랜지스터의 제1 극과 제2 극이 모두 상기 제2 방향을 따라 연장되는 제1 부분을 포함하고, 상기 제1 극의 제1 부분이 상기 제2 방향을 따라 연장되는 길이가 상기 제2 극의 제1 부분이 상기 제2 방향을 따라 연장되는 길이와 상이한 것은 구체적으로 하기와 같은 두 가지 경우를 포함한다.
첫 번째 경우, 상기 제1 극의 제1 부분이 상기 제2 방향을 따른 길이(H1)는 상기 제2 극의 제1 부분이 상기 제2 방향을 따라 연장되는 길이(H2)보다 작고, 이러한 상기 구동 트랜지스터의 채널 영역(도 18 중의 103pg)은 상기 구동 트랜지스터의 채널 영역이 위치한 서브 픽셀에 포함되는 데이터 라인 패턴(예컨대 DATA1)에 가깝고, 제2 방향을 따라 상기 구동 트랜지스터의 채널 영역이 위치한 서브 픽셀에 인접한 다음 서브 픽셀에 포함되는 데이터 라인 패턴(예컨대 DATA2)에서 멀리 떨어져, 상기 구동 트랜지스터의 채널 영역이 DATA1과 적합한 거리를 만족할 수 있도록 확보하는 상황하에서, 상기 구동 트랜지스터의 채널 영역과 DATA2 사이의 거리를 최대한으로 증가시켜 상기 DATA2에 의해 상기 구동 트랜지스터에 발생되는 크로스 토크를 더욱 감소시킨다. 아울러, 스토리지 커패시터(Cst)의 제2 극판(Cst2)과 상기 전원 신호 라인 패턴(VDD)이 모두 상기 제1 도전부(108)를 차단할 수 있기에, DATA1에서 전송되는 신호에 의해 제1 도전부(108)에 발생되는 크로스 토크를 감소시켜, 상기 구동 트랜지스터의 제1 극과 채널 영역에 발생되는 크로스 토크 현상을 감소시킨다.
두 번째 경우, 상기 제1 극의 제1 부분이 상기 제2 방향을 따른 길이는 상기 제2 극의 제1 부분이 상기 제2 방향을 따라 연장되는 길이보다 크고, 이러한 상기 구동 트랜지스터의 채널 영역(도 18 중의 103pg)은 상기 구동 트랜지스터의 채널 영역이 위치한 서브 픽셀에 포함되는 데이터 라인 패턴(예컨대 DATA1)에서 멀리 떨어지며, 제2 방향을 따라 상기 구동 트랜지스터의 채널 영역이 위치한 서브 픽셀에 인접한 다음 서브 픽셀에 포함되는 데이터 라인 패턴(예컨대 DATA2)에 가깝고, 상기 구동 트랜지스터의 채널 영역이 DATA2와 적합한 거리를 만족할 수 있도록 확보하는 상황하에서, 상기 구동 트랜지스터의 채널 영역과 DATA1 사이의 거리를 최대한으로 증가시켜, 상기 DATA1에 의해 상기 구동 트랜지스터에 발생되는 크로스 토크를 더욱 감소시킨다. 또한, 상기 디스플레이 기판에 제1 차폐 부재가 포함되고, 상기 제1 차폐 부재가 DATA2와 제2 도전부(109)를 완전히 차단할 수 있을 때, DATA2에서 전송되는 신호에 의해 제2 도전부(109)에 발생되는 크로스 토크를 감소시킬 수 있어, 상기 구동 트랜지스터의 제2 극과 채널 영역에 발생되는 크로스 토크 현상을 감소시킨다.
도 16에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀은 상기 제1 방향과 서로 교차되는 제2 방향을 따라 연장되는 부분을 포함하고, 고정 전위를 구비하는 초기화 신호를 전송하는 초기화 신호 라인 패턴(예컨대 VINT1)을 더 포함한다.
상기 서브 픽셀 구동회로는 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제2 트랜지스터(T2)를 더 포함하고, 상기 제2 트랜지스터(T2)는,
제1 반도체 패턴, 제2 반도체 패턴 및 상기 제1 반도체 패턴과 상기 제2 반도체 패턴에 각각 커플링되는 제3 도체 패턴을 포함하며, 상기 제3 도체 패턴의 전기 전도 성능은 상기 제1 반도체 패턴의 전기 전도 성능 및 상기 제2 반도체 패턴의 전기 전도 성능보다 우수하다.
서로 커플링되는 제1 게이트 전극 패턴과 제2 게이트 전극 패턴에서, 상기 베이스 상의 상기 제1 게이트 전극 패턴의 정투영은 상기 베이스 상의 상기 제1 반도체 패턴의 정투영에 일부 중첩되고, 상기 베이스 상의 상기 제2 게이트 전극 패턴의 정투영은 상기 베이스 상의 상기 제2 반도체 패턴의 정투영에 일부 중첩된다.
상기 베이스 상의 상기 제3 도체 패턴의 정투영은 상기 베이스 상의 상기 제1 게이트 전극 패턴의 정투영 및 상기 베이스 상의 상기 제2 게이트 전극 패턴의 정투영에 모두 중첩되지 않는다.
상기 베이스 상의 상기 제3 도체 패턴의 정투영은 상기 베이스(50) 상의 상기 초기화 신호 라인 패턴의 정투영에 적어도 일부 중첩된다.
구체적으로, 도 16에 도시된 바와 같이, 상기 제2 트랜지스터(T2)는 더블 게이트 구조이고, 이에 포함되는 상기 제1 반도체 패턴과 상기 제2 반도체 패턴은 상기 제2 트랜지스터(T2)의 채널 영역(도 18중의 부호 102pg 위치에 대응됨)을 형성하며, 이에 포함되는 상기 제3 도체 패턴(102px)은 도핑을 진행하였기에 전기 전도 성능이 상기 제1 반도체 패턴과 상기 제2 반도체 패턴보다 우수하고, 상기 제2 트랜지스터(T2)에 포함되는 제1 게이트 전극 패턴과 제2 게이트 전극 패턴은 상기 제1 반도체 패턴과 상기 제2 반도체 패턴을 일일이 대응되게 커버하며, 함께 상기 제2 트랜지스터(T2)의 게이트 전극(202g)이 될 수 있다.
상기 구조의 제2 트랜지스터(T2)에서, 상기 제3 도체 패턴(102px)이 우수한 전기 전도 성능을 구비하고, 게이트 전극 패턴에 의해 커버되지 않으므로, 그 주변의 기타 도전 패턴에 커플링되기 용이하여 크로스 토크 현상이 발생된다. 상기 실시예에서 제공되는 기술적 해결수단에서, 상기 베이스(50) 상의 상기 제3 도체 패턴의 정투영이 상기 베이스(50) 상의 상기 초기화 신호 라인 패턴의 정투영에 적어도 일부 중첩되도록 설치하여, 상기 초기화 신호 라인 패턴이 상기 제3 도체 패턴(102px)을 커버할 수 있도록 하고, 상기 초기화 신호 라인 패턴에서 고정 전위를 구비하는 초기화 신호를 전송하기에, 상기 제3 도체 패턴(102px)과 그 주변의 기타 도전 패턴 사이의 커플링 작용을 더욱 감소시키고, 이로써 디스플레이 기판의 작업 성능이 더욱 안정되게 한다.
도 16과 도 18에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀 구동회로는 상기 제1 반도체 패턴이 연장되어 형성되는 제1 연장부를 더 포함하고, 상기 제1 연장부의 전기 전도 성능은 상기 제1 반도체 패턴보다 우수하며, 상기 제1 연장부는 제1 부분(61), 제2 부분(62) 및 제3 부분(63)을 포함하고, 상기 제1 부분(61)과 상기 제3 부분(63)은 모두 상기 제1 방향을 따라 연장되며, 상기 제2 부분(62)은 상기 제2 방향을 따라 연장되고, 상기 제2 부분(62)의 일단은 상기 제1 부분(61)에 커플링되고, 상기 제2 부분(62)의 타단은 상기 제3 부분(63)에 커플링되며, 상기 제3 부분(63)의 상기 제2 부분(62)에서 멀리 떨어진 일단은 상기 제1 트랜지스터(T1)에 커플링된다.
구체적으로, 상기 제1 연장부는 상기 제1 반도체 패턴과 한 번의 구도 공정에서 제조될 수 있고, 상기 제1 반도체 패턴을 형성한 다음, 상기 제1 연장부에 대해 도핑을 진행하여 상기 제1 연장부의 전기 전도 성능이 상기 제1 반도체 패턴보다 우수하도록 한다.
제1 차폐 부재(404)를 추가한 다음, 상기 제1 연장부를 상기 구조로 설치하여, 제2 트랜지스터(T2)가 상기 제1 연장부를 통해 제1 트랜지스터(T1)와 구동 트랜지스터의 게이트 전극에 각각 커플링되도록 하면, 타깃 데이터 라인 패턴에서 전송되는 신호 변화로 인해 발생되는 제1 트랜지스터(T1)의 성능 및 제2 트랜지스터(T2)의 성능에 대한 영향을 감소하기에 유리하고, 나아가 구동 트랜지스터의 게이트 전극(즉 203g)과 타깃 데이터 라인 패턴 사이의 커플링되는 영향을 감소시켜 수직 크로스 토크 문제를 감소시킴으로써, 디스플레이 기판이 디스플레이에 사용될 때 더욱 우수한 디스플레이 효과를 가질 수 있도록 한다.
일부 실시예에서, 상기 제1 트랜지스터는,
제4 반도체 패턴, 제5 반도체 패턴 및 상기 제4 반도체 패턴과 상기 제5 반도체 패턴에 각각 커플링되는 제6 도체 패턴을 포함하고, 상기 제6 도체 패턴의 전기 전도 성능은 상기 제4 반도체 패턴의 전기 전도 성능 및 상기 제5 반도체 패턴의 전기 전도 성능보다 우수하다.
서로 커플링되는 제3 게이트 전극 패턴과 제4게이트 전극 패턴에서, 상기 베이스 상의 상기 제3 게이트 전극 패턴의 정투영은 상기 베이스 상의 상기 제4 반도체 패턴의 정투영에 일부 중첩되고, 상기 베이스 상의 상기 제4게이트 전극 패턴의 정투영은 상기 베이스 상의 상기 제5 반도체 패턴의 정투영에 일부 중첩된다.
상기 베이스 상의 상기 제6 도체 패턴의 정투영은, 상기 베이스 상의 상기 제3 게이트 전극 패턴의 정투영 및 상기 베이스 상의 상기 제4게이트 전극 패턴의 정투영에 모두 중첩되지 않는다.
구체적으로, 도 16에 도시된 바와 같이, 상기 제1 트랜지스터는 더블 게이트 구조이고, 이에 포함되는 상기 제4 반도체 패턴과 상기 제5 반도체 패턴은 상기 제1 트랜지스터의 채널 영역(도 18 중의 부호 101pg에 대응됨)을 형성하며, 이에 포함되는 상기 제6 도체 패턴(101px)은 도핑을 진행하였기에 전기 전도 성능이 상기 제4 반도체 패턴과 상기 제5 반도체 패턴보다 우수하고, 상기 제1 트랜지스터에 포함되는 제3 게이트 전극 패턴과 제4게이트 전극 패턴은 상기 제4 반도체 패턴과 상기 제5 반도체 패턴을 일일이 대응되게 커버하여, 함께 상기 제1 트랜지스터(T1)의 게이트 전극(201g)이 될 수 있다.
도 19에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀은 상기 제1 방향과 서로 교차되는 제2 방향을 따라 연장되는 부분을 포함하고, 고정 전위를 구비하는 초기화 신호를 전송하는 초기화 신호 라인 패턴(예컨대 VINT1)을 더 포함한다.
상기 서브 픽셀 구동회로는 상기 초기화 신호 라인 패턴에 커플링되는 제1 차폐 부재(404)를 더 포함하고, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영은 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영에 적어도 일부 중첩된다.
상기 실시예에서 제공되는 기술적 해결수단에서, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영에 적어도 일부 중첩되도록 설치하여, 상기 제1 차폐 부재(404)가 상기 제6 도체 패턴(101px)을 커버할 수 있도록 하고, 상기 제1 차폐 부재(404)는 고정 전위를 구비하므로, 상기 제6 도체 패턴(101px)과 그 주변의 기타 도전 패턴 사이의 커플링 작용을 더욱 감소시켜 디스플레이 기판의 작업 성능이 더욱 안정되게 한다.
도 20에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀은 상기 제1 방향과 서로 교차되는 제2 방향을 따라 연장되는 부분을 포함하고, 고정 전위를 구비하는 초기화 신호를 전송하는 초기화 신호 라인 패턴(예컨대 VINT1)을 더 포함한다.
상기 서브 픽셀 구동회로는 상기 초기화 신호 라인 패턴에 커플링되는 제1 차폐 부재(404) 및 상기 제1 차폐 부재(404)에 커플링되는 제2 차폐 부재(301)를 더 포함하고, 상기 베이스 상의 상기 제2 차폐 부재(301)의 정투영은 상기 베이스 상의 상기 제6 도체 패턴의 정투영에 적어도 일부 중첩된다.
구체적으로, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영에 적어도 일부 중첩되도록 설치함으로써, 상기 제2 차폐 부재(301)가 상기 제6 도체 패턴(101px)을 커버할 수 있도록 하고, 상기 제2 차폐 부재(301)가 상기 제1 차폐 부재(404)에 커플링되어, 상기 제2 차폐 부재(301)가 고정 전위를 구비하게 되므로, 상기 제6 도체 패턴(101px)과 그 주변의 도전 패턴 사이의 커플링 작용을 더욱 감소시켜, 디스플레이 기판의 작업 성능이 더욱 안정되게 한다.
따라서, 상기 실시예에서 제공되는 디스플레이 기판에서, 상기 제1 차폐 부재(404)와 상기 제2 차폐 부재(301)는 모두 고정 전위를 구비함으로써, 제1 트랜지스터(T1)와 타깃 데이터 라인 패턴(예컨대, DATA2) 사이에 형성되는 기생 용량을 더욱 효과적으로 방지하거나 감소시켜, 수직 크로스 토크 흠결을 효과적으로 방지하거나 감소시킨다.
도 21 과 도 22에 도시된 바와 같이, 일부 실시예에서, 상기 복수 개의 서브 픽셀은 복수 개 행의 서브 픽셀을 포함하고, 각 행의 서브 픽셀은 모두 상기 제2 방향을 따라 배열된 복수 개의 상기 서브 픽셀을 포함하며, 동일 행의 서브 픽셀에 위치한 상기 초기화 신호 라인 패턴은 순차적으로 커플링되어 상기 행의 서브 픽셀에 대응되는 초기화 신호 라인을 형성한다. 상기 제1 차폐 부재(404)는 상기 제1 방향을 따라 연장되고, 상기 제1 차폐 부재(404)는 이에 인접되는 두 개의 상기 초기화 신호 라인에 커플링된다.
일부 실시예에서, 전원 신호 라인 패턴의 형상은 실제 수요에 따라 배치될 수 있고, 예시적으로, 상기 구동 트랜지스터의 채널 영역의 주변에서, 상기 전원 신호 라인 패턴이 상기 구동 트랜지스터의 게이트 전극에 대한 영향을 저하시킬 수 있도록, 상기 제2 방향을 따라, 상기 전원 신호 라인 패턴이 상기 구동 트랜지스터의 채널 영역에 근접하는 주변의 넓이는 상기 구동 트랜지스터의 채널 영역에서 멀어지는 주변의 넓이보다 작아야 한다.
일부 실시예에서, 도 23에 도시된 바와 같이, 상기 디스플레이 기판에 보상 패턴(408)을 설치하고, 상기 보상 패턴(408)을 상기 전원 신호 라인 패턴에 병렬 연결하여 상기 전원 신호 라인 패턴의 전송 성능을 향상시킬 수 있다. 상기 보상 패턴(408)이 상기 제3 도전 연결부와 동일한 구도 공정에서 형성될 수 있도록, 상기 보상 패턴(408)은 상기 제3 도전 연결부와 동일 층에 설치되고 동일 재료로 구성될 수 있음을 유의하여야 한다.
일부 실시예에서, 하나의 서브 픽셀에서, 상기 베이스 상의 상기 전원 신호 라인 패턴(VDD)의 정투영은 상기 베이스 상의 상기 제1 도전부(108)의 정투영을 완전히 커버한다.
일부 실시예에서, 하나의 서브 픽셀에서, 상기 베이스 상의 상기 전원 신호 라인 패턴(VDD)의 정투영은 상기 베이스 상의 상기 제2 트랜지스터(T2)의 제1 반도체 패턴, 제2 반도체 패턴 및 제3 도체 패턴의 정투영을 커버하고, 아울러 상기 베이스 상의 상기 제2 트랜지스터(T2)의 제1 극의 정투영의 적어도 일부 및 상기 베이스 상의 상기 제2 트랜지스터(T2)의 제2 극의 정투영의 적어도 일부도 커버한다.
일부 실시예에서, 상기 제1 차폐 부재(404)는 상기 초기화 신호 라인 패턴이 연장된 연장 구조이다.
구체적으로, 상기 제1 차폐 부재(404)를 상기 초기화 신호 라인 패턴이 연장된 연장 구조로 설치하여, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 패턴이 동일한 구도 공정에서 형성될 수 있도록 함으로써, 디스플레이 기판의 제조 공정 단계를 더욱 간략화한다.
도 20에 도시된 바와 같이, 일부 실시예에서, 상기 제1 차폐 부재(404)는 상기 초기화 신호 라인 패턴과 상이한 층에 설치되고, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영과 상기 베이스(50) 상의 상기 초기화 신호 라인 패턴의 정투영에는 제1 중첩 영역이 존재하며, 상기 제1 차폐 부재는 상기 제1 중첩 영역에 설치된 제1 비아 홀을 통해 상기 초기화 신호 라인 패턴에 커플링된다.
상기 제2 차폐 부재(301)는 상기 제1 차폐 부재(404)와 상이한 층에설치되고, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영과 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영에는 제2 중첩 영역이 존재하며, 상기 제2 차폐 부재(301)와 상기 제1 차폐 부재(404) 사이는 상기 제2 중첩 영역에 설치된 제2 비아 홀을 통해 커플링된다.
구체적으로, 상기 제1 차폐 부재(404)는 상기 초기화 신호 라인 패턴과 동일 층에 설치되거나 상이한 층에 설치될 수 있고, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 패턴이 상이한 층에 설치될 때, 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영과 상기 베이스(50) 상의 상기 초기화 신호 라인 패턴의 정투영에 모두 제1 중첩 영역이 존재하도록 설치할 수 있고, 상기 제1 중첩 영역에 제1 비아 홀을 설치함으로써, 상기 제1 차폐 부재(404)와 상기 초기화 신호 라인 사이의 커플링을 실현할 수 있다. 마찬가지로, 상기 제2 차폐 부재(301)는 상기 제1 차폐 부재(404)와 동일 층에 설치되거나 상이한 층에 설치될 수 있고, 상기 제2 차폐 부재(301)가 상기 제1 차폐 부재(404)와 상이한 층에 설치될 때, 상기 베이스(50) 상의 상기 제2 차폐 부재(301)의 정투영과 상기 베이스(50) 상의 상기 제1 차폐 부재(404)의 정투영에 제2 중첩 영역이 존재하도록 설치할 수 있고, 상기 제2 중첩 영역에 제2 비아 홀을 설치함으로써, 상기 제2 차폐 부재(301)와 상기 제1 차폐 부재(404) 사이는 상기 제2 비아 홀을 통해 커플링을 실현할 수 있다.
일부 실시예에서, 상기 제1 차폐 부재(404)는 상기 데이터 라인 패턴과 동일한 재료로 구비된다.
일부 실시예에서, 상기 디스플레이 기판은 제1 층간 절연층을 포함하고, 상기 제1 차폐 부재(404)와 상기 데이터 라인 패턴은 모두 상기 제1 층간 절연층의 상기 베이스를 등지는 표면에 위치한다.
구체적으로, 상기 방식에 따라 상기 제1 차폐 부재(404)를 설치하여, 한 번의 구도 공정을 통해 상기 제1 차폐 부재(404)와 상기 데이터 라인 패턴이 동시에 상기 제1 층간 절연층의 상기 베이스를 등지는 표면에 형성될 수 있도록 하여, 상기 제1 차폐 부재(404)를 제조하기 위해 별도의 구도 공정이 추가되는 것을 방지함으로써, 디스플레이 기판의 제조 과정을 효과적으로 간략화하고 제조 단가를 절감한다.
일부 실시예에서, 상기 제2 차폐 부재(301)는 상기 초기화 신호 라인 패턴과 동일한 재료로 구비된다.
일부 실시예에서, 상기 디스플레이 기판은 제2 층간 절연층을 더 포함하고, 상기 제2 차폐 부재(301)와 상기 초기화 신호 라인 패턴은 모두 상기 제2 층간 절연층의 상기 베이스를 등지는 표면에 위치한다.
구체적으로, 상기 제2 차폐 부재(301)는 상기 초기화 신호 라인 패턴과 동일한 재료로 구비될 수 있고, 상기 제2 차폐 부재(301)와 상기 초기화 신호 라인 패턴(도 3 중의 VINT1)이 모두 상기 제2 층간 절연층의 상기 베이스를 등지는 표면에 위치하도록 하여, 상기 제2 차폐 부재(301)가 상기 초기화 신호 라인 패턴과 동일한 구도 공정에서 동시에 형성될 수 있도록 하여, 상기 제2 차폐 부재(301)를 제조하기 위한 전문적인 별도의 제조 공정이 추가되는 것을 방지함으로써, 디스플레이 기판의 제조 과정을 더욱 간소화하고 생산 단가를 절감한다.
일부 실시예에서, 상기 스토리지 커패시터(Cst) 중의 제1 극판(Cst1)은 상기 구동 트랜지스터의 게이트 전극으로 재사용되고, 상기 스토리지 커패시터(Cst) 중의 제2 극판(Cst2)은 상기 제2 차폐 부재(301)와 동일한 재료로 구비되며, 상기 스토리지 커패시터(Cst) 중의 제2 극판(Cst2)은 상기 제2 층간 절연층이 상기 베이스(50)를 등지는 표면에 위치한다.
구체적으로, 상기 서브 픽셀 구동회로에 포함되는 스토리지 커패시터(Cst)는 제1 극판(Cst1)과 제2 극판(Cst2)을 구비하고, 상기 제1 극판(Cst1)과 상기 제2 극판(Cst2)은 서로 마주하여 설치되며, 상기 제1 극판(Cst1)은 상기 구동 트랜지스터의 게이트 전극에 커플링되고, 상기 제2 극판(Cst2)은 상기 전원 신호 라인 패턴(VDD)에 커플링된다. 상기 스토리지 커패시터(Cst)를 배치할 경우, 상기 제1 극판(Cst1)을 상기 구동 트랜지스터의 게이트 전극으로 직접 재사용할 수 있는데, 이는 스토리지 커패시터(Cst)와 구동 트랜지스터의 게이트 전극의 커플링을 보장할 뿐만아니라, 서브 픽셀 구동회로가 차지하는 공간을 줄여 디스플레이 기판의 해상도를 향상시키는데 더욱 유리하다. 이 밖에, 상기 스토리지 커패시터(Cst) 중의 제2 극판(Cst2)이 상기 제2 층간 절연층의 상기 베이스를 등지는 표면에 위치하도록 설치하여, 상기 스토리지 커패시터(Cst) 중의 제2 극판(Cst2)이 상기 제2 차폐 부재(301) 및 상기 초기화 신호 라인 패턴과 동일한 구도 공정에서 동시에 형성될 수 있도록 함으로써, 디스플레이 기판의 제조 과정을 더욱 간략화하고, 생산 단가를 절감한다.
일부 실시예에서, 상기 서브 픽셀은, 상기 제1 방향과 서로 교차되는 제2 방향을 따라 연장되는 리셋 신호 라인 패턴(예컨대 RST1)을 더 포함하고, 상기 서브 픽셀 구동회로는,
상기 베이스(50) 상의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영의 적어도 일부를 커버하는 제1 도전 연결부(405);
제1 극(예컨대, 소스 전극(S2))이 상기 제1 도전 연결부(405)를 통해 상기 초기화 신호 라인 패턴(예컨대, VINT1)에 커플링되고, 제2 극(예컨대, 드레인 전극(D2))이 상기 구동 트랜지스터의 게이트 전극에 커플링되며, 게이트 전극(202g)이 상기 리셋 신호 라인 패턴(예컨대, RST1)에 커플링되는 제2 트랜지스터(T2)를 더 포함한다.
구체적으로, 상기 제1 도전 연결부(405)는 금속 재료를 사용하여 제조될 수 있고, 데이터 라인 패턴과 동일한 구도 공정에서 형성될 수 있다.
상기 베이스(50) 상의 상기 제1 도전 연결부(405)의 정투영이 상기 베이스(50) 상의 상기 제6 도체 패턴(101px)의 정투영의 적어도 일부를 커버하도록 설치하여, 상기 제1 도전 연결부(405)가 상기 제6 도체 패턴(101px)을 커버할 수 있도록 하고, 상기 제1 도전 연결부(405)가 상기 초기화 신호 라인 패턴에 커플링되어 상기 제1 도전 연결부(405)가 고정 전위를 구비하도록 함으로써, 상기 제6 도체 패턴(101px)과 그 주변의 기타 도전 패턴 사이의 커플링 작용을 더욱 효과적으로 감소시켜 디스플레이 기판의 작업 성능이 더욱 안정되게 한다.
도 16에 도시된 바와 같이, 일부 실시예에서, 상기 서브 픽셀은, 게이트 라인 패턴(GATE), 발광 제어 신호 라인 패턴(EM), 리셋 신호 라인 패턴(예컨대 RST1) 및 초기화 신호 라인 패턴(예컨대 VINT1)을 더 포함하고, 상기 게이트 라인 패턴(GATE), 상기 발광 제어 신호 라인 패턴(EM), 상기 리셋 신호 라인 패턴 및 상기 초기화 신호 라인 패턴은 모두 제2 방향을 따라 연장되며, 상기 제2 방향은 상기 제1 방향과 서로 교차된다.
상기 두 개의 스위치 트랜지스터는 제4 트랜지스터(T4)와 제5 트랜지스터(T5)를 포함한다.
상기 서브 픽셀 구동회로는 제1 트랜지스터(T1), 제2 트랜지스터(T2),제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 더 포함한다.
상기 구동 트랜지스터의 게이트 전극(예컨대, 제3 트랜지스터(T3)의 게이트 전극(203g))은 상기 제1 트랜지스터(T1)의 제2 극에 커플링되고, 상기 구동 트랜지스터의 제1 극은 상기 제5 트랜지스터(T5)의 제2 극에 커플링되며, 상기 구동 트랜지스터의 제2 극은 상기 제1 트랜지스터(T1)의 제1 극에 커플링된다.
상기 제1 트랜지스터(T1)의 게이트 전극(201g)은 상기 게이트 라인 패턴(GATE)에 커플링된다.
상기 제2 트랜지스터(T2)의 게이트 전극(202g)은 상기 리셋 신호 라인 패턴에 커플링되고, 상기 제2 트랜지스터(T2)의 제1 극은 상기 초기화 신호 라인 패턴에 커플링되며, 상기 제2 트랜지스터(T2)의 제2 극은 상기 구동 트랜지스터의 게이트 전극에 커플링된다.
상기 제4 트랜지스터(T4)의 게이트 전극(204g)은 상기 게이트 라인 패턴(GATE)에 커플링되고, 상기 제4 트랜지스터(T4)의 제1 극은 상기 데이터 라인 패턴(도 16 중의 DATA1)에 커플링되며, 상기 제4 트랜지스터(T4)의 제2 극은 상기 구동 트랜지스터의 제1 극에 커플링된다.
상기 제5 트랜지스터(T5)의 게이트 전극(205g)은 상기 발광 제어 신호 라인 패턴(EM)에 커플링되고, 상기 제5 트랜지스터(T5)의 제1 극은 상기 전원 신호 라인 패턴(VDD)에 커플링된다.
상기 제6 트랜지스터(T6)의 게이트 전극(206g)은 상기 발광 제어 신호 라인 패턴(EM)에 커플링되고, 상기 제6 트랜지스터(T6)의 제1 극은 상기 구동 트랜지스터의 제2 극에 커플링되며, 상기 제6 트랜지스터(T6)의 제2 극은 상기 서브 픽셀 중의 발광 소자에 커플링된다.
상기 제7 트랜지스터(T7)의 게이트 전극(207g)은 상기 제1 방향을 따라 인접하는 다음 서브 픽셀에 포함되는 리셋 신호 라인 패턴(예컨대, RST2)에 커플링되고, 상기 제7 트랜지스터(T7)의 제1 극은 상기 다음 서브 픽셀에 포함되는 초기화 신호 라인 패턴(예컨대, VINT2)에 커플링되며, 상기 제7 트랜지스터(T7)의 제2 극은 상기 서브 픽셀 중의 발광 소자에 커플링된다.
구체적으로, 상기 디스플레이 기판에 포함되는 복수 개의 서브 픽셀은 어레이 분포될 수 있고, 상기 복수 개의 서브 픽셀은 복수 개 행의 서브 픽셀과 복수개 열의 서브 픽셀로 구획될 수 있으며, 각 행의 서브 픽셀은 모두 제2 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하고, 각 열의 서브 픽셀은 모두 상기 제1 방향을 따라 배열되는 복수 개의 서브 픽셀을 포함하며, 상기 제1 방향은 상기 제2 방향과 서로 교차된다.
설명해야 할 것은, 상기 제1 방향을 따라 인접하는 다음 서브 픽셀은, 상기 제7 트랜지스터(T7)와 동일 열에 위치한 인접하는 다음 서브 픽셀이다.
상기 서브 픽셀 및 이에 포함되는 서브 픽셀 구동회로를 상기 구조로 설치하여, 서브 픽셀 구동회로의 작업 성능을 보장할 수 있는 상황 하에서, 상기 서브 픽셀 구동회로가 차지하는 배치 공간을 효과적으로 감소하여, 디스플레이 기판의 해상도 향상에 유리하다.
본 발명의 실시예는 상기 실시예에서 제공되는 디스플레이 기판을 포함하는 디스플레이 장치를 더 제공한다.
상기 실시예에서 제공되는 디스플레이 기판에서, 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)이 상기 전원 신호 라인 패턴(VDD)에 커플링되도록 설치하여, 스토리지 커패시터(Cst)의 제2 극판(Cst2)이 상기 전원 신호 라인 패턴(VDD)에서 전송되는 전원 신호와 동일한 고정 전위를 갖도록 하고, 아울러 상기 두 개의 스위치 트랜지스터의 제2 극은 모두 상기 구동 트랜지스터의 제1 극에 커플링되며, 상기 베이스(50) 상의 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터의 제2 극의 정투영은, 상기 베이스(50) 상의 상기 전원 신호 라인 패턴(VDD)의 정투영에 적어도 일부 중첩되고, 상기 베이스(50) 상의 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)의 정투영에 적어도 일부 중첩되어, 스토리지 커패시터(Cst)의 제2 극판(Cst2)과 상기 전원 신호 라인 패턴(VDD)이 모두 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터의 제2 극을 차단할 수 있도록 함으로써, 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터 주변에 위치하는 기타 도전 패턴(예컨대 신호 라인 패턴)에서의 신호로 인해 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터의 제2 극에 발생되는 크로스 토크 현상을 감소시켜, 상기 구동 트랜지스터의 제1 극에 대해 발생되는 크로스 토크 현상을 감소시킴을 알 수 있다.
따라서, 본 발명의 실시예에서 제공되는 디스플레이 장치가 상기 디스플레이 기판을 포함할 때, 마찬가지로 상술한 유익한 효과를 가지므로 여기에서 더이상 설명하지 않는다.
본 발명의 실시예는, 디스플레이 기판의 제조방법으로서, 베이스에 어레이 분포된 복수 개의 서브 픽셀을 제조하는 단계를 포함하고, 상기 서브 픽셀은, 제1 방향을 따라 연장되는 데이터 라인 패턴; 상기 제1 방향을 따라 연장되는 부분을 포함하는 전원 신호 라인 패턴; 및 두 개의 스위치 트랜지스터, 구동 트랜지스터 및 스토리지 커패시터를 포함하는 서브 픽셀 구동회로를 포함하고, 상기 스토리지 커패시터의 제1 극판은 상기 구동 트랜지스터의 게이트 전극에 커플링되며, 상기 스토리지 커패시터의 제2 극판은 상기 전원 신호 라인 패턴에 커플링되며, 상기 두 개의 스위치 트랜지스터의 제2 극은 모두 상기 구동 트랜지스터의 제1 극에 커플링되고, 상기 베이스 상의 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터의 제2 극의 정투영은, 상기 베이스 상의 상기 전원 신호 라인 패턴의 정투영에 적어도 일부 중첩되며, 상기 베이스 상의 상기 스토리지 커패시터의 제2 극판의 정투영에 적어도 일부 중첩되는 디스플레이 기판의 제조방법을 더 제공한다.
본 발명의 실시예에서 제공되는 제조방법을 사용하여 제조된 디스플레이 기판에서, 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)이 상기 전원 신호 라인 패턴(VDD)에 커플링되도록 설치하여, 스토리지 커패시터(Cst)의 제2 극판(Cst2)이 상기 전원 신호 라인 패턴(VDD)에서 전송되는 전원 신호와 동일한 고정 전위를 갖도록 하고, 아울러 상기 두 개의 스위치 트랜지스터의 제2 극은 모두 상기 구동 트랜지스터의 제1 극에 커플링되며, 상기 베이스(50) 상의 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터의 제2 극의 정투영은, 상기 베이스(50) 상의 상기 전원 신호 라인 패턴(VDD)의 정투영에 적어도 일부 중첩되고, 상기 베이스(50) 상의 상기 스토리지 커패시터(Cst)의 제2 극판(Cst2)의 정투영에 적어도 일부 중첩되어, 스토리지 커패시터(Cst)의 제2 극판(Cst2)과 상기 전원 신호 라인 패턴(VDD)이 모두 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터의 제2 극을 차단할 수 있도록 함으로써, 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터 주변에 위치하는 기타 도전 패턴(예컨대 신호 라인 패턴)에서의 신호로 인해 상기 두 개의 스위치 트랜지스터 중의 적어도 하나의 스위치 트랜지스터의 제2 극에 발생되는 크로스 토크 현상을 감소시켜, 상기 구동 트랜지스터의 제1 극에 대해 발생되는 크로스 토크 현상을 감소시킨다.
본 명세서의 각각의 실시예는 모두 점진적으로 설명되고, 각각의 실시예 사이의 동일하거나 유사한 부분은 서로 참조할 수 있으며, 각 실시예에서 중점적으로 설명한 것은 모두 기타 실시예와의 차이점임을 유의해야 한다. 특히 방법 실시예의 경우, 기본적으로 제품 실시예와 유사하기에 설명이 비교적 간단하고, 관련 부분은 제품 실시예의 일부 설명을 참조할 수 있다.
별도로 정의되지 않는 한, 본 발명에서 사용되는 기술 용어 또는 과학 용어는 본 발명이 속한 분야의 통상의 지식을 가진 자가 이해하는 통상의 의미여야 한다. 본 발명에서 사용되는 “제1”, “제2” 및 유사한 단어는 임의의 순서, 수량 또는 중요성을 나타내지 않고, 상이한 구성 요소를 구별하기 위한 것일 뿐이다. "포함” 또는 “포괄” 등과 같은 유사한 단어는 상기 단어 앞에 나타난 소자 또는 물건이 상기 단어 뒤에 열거된 소자 또는 물건 및 이와 동등한 것을 포함하지만 기타 소자 또는 물건을 배제하지 않음을 의미한다. “연결” 또는 “서로 연결" 등과 유사한 단어는 물리적인 연결 또는 기계적인 연결에 제한되지 않고, 직접적 또는 간접적인 전기적 연길을 포함할 수 있다. “상”, “하”, “좌”, “우” 등은 단지 상대적인 위치 관계를 나타낼 뿐, 설명된 대상의 절대적인 위치가 변경되면 상기 상대적인 위치 관계도 대응되게 변경될 수 있다.
층, 필름, 영역 또는 기판과 같은 소자가 다른 소자의 “위” 또는 “아래”에 위치한다고 언급될 때, 상기 소자는 다른 소자의 “위” 또는 “아래”에 “직접” 위치될 수 있거나, 또는 중간 소가자 존재할 수 있다.
상기 실시 방식의 설명에서, 구체적인 특징, 구조, 재료 또는 특점은 임의의 하나 또는 복수 개의 실시예 또는 예시에서 적합한 방식으로 결합될 수 있다.
이상 내용은 본 발명의 구체적인 실시 방식일 뿐, 본 발명의 보호범위는 이에 한정되지 않고, 본 기술분야의 통상의 기술자는 본 발명에 개시된 기술 범위 내에서 변화 도는 대체를 용이하게 생각해낼 수 있으며 이는 모두 본 발명의 보호범위에 포함되어야 한다. 따라서, 본 발명의 보호범위는 상술한 특허청구범위를 기준으로 하여야 한다.

Claims (43)

  1. 디스플레이 기판으로서,
    베이스 및 상기 베이스에 어레이 분포된 복수 개의 서브 픽셀을 포함하고,
    상기 서브 픽셀은,
    제1 방향을 따라 연장되는 데이터 라인 패턴;
    적어도 일부가 상기 제1 방향을 따라 연장되는 제1 차폐 부재;
    구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 전극에 커플링되는 제1 트랜지스터; 및
    상기 제1 차폐 부재에 커플링되는 제2 차폐 부재를 포함하고,
    상기 제1 트랜지스터는 더블 게이트 구조이며, 상기 제1 트랜지스터는 제4 반도체 패턴, 제5 반도체 패턴 및 상기 제4 반도체 패턴과 상기 제5 반도체 패턴에 각각 커플링되는 제6 도체 패턴을 포함하며, 상기 구동 트랜지스터의 제2 극은 상기 제4 반도체 패턴 또는 상기 제5 반도체 패턴에 커플링되고,
    상기 베이스 상의 상기 제2 차폐 부재의 정투영은 상기 베이스 상의 상기 제6 도체 패턴의 정투영에 적어도 일부 중첩되며,
    상기 제1 차폐 부재의 적어도 일부는, 상기 구동 트랜지스터의 제2 극과 인접 서브 픽셀 중의 데이터 라인 패턴 사이에 위치하는 디스플레이 기판.
  2. 제1항에 있어서,
    상기 제2 차폐 부재는 상기 제1 차폐 부재보다 상기 베이스에 더 가까운 디스플레이 기판.
  3. 제2항에 있어서,
    상기 베이스 상의 상기 제1 차폐 부재의 정투영과 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영 사이의 오버랩 면적은 E1이고, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영이 상기 베이스 상의 상기 제1 차폐 부재의 정투영에 오버랩되지 않은 부분의 면적은 E2이며, E1＜E2인 디스플레이 기판.
  4. 제1항에 있어서,
    제2 방향에서, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영과 상기 베이스 상의 상기 제1 차폐 부재의 정투영 사이의 최소 직선거리는 L1이고, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영과 상기 베이스 상의 상기 인접 서브 픽셀 중의 데이터 라인 패턴의 정투영 사이의 최소 직선거리는 L2이며, L1≤L2인 디스플레이 기판.
  5. 제4항에 있어서,
    상기 구동 트랜지스터 채널 길이는 L3이고, L1≤L2≤L3인 디스플레이 기판.
  6. 제1항에 있어서,
    상기 구동 트랜지스터의 제2 극과 상기 인접 서브 픽셀 중의 데이터 라인 패턴 사이의 최소 직선거리는 L4이고, 상기 구동 트랜지스터의 제2 극과 상기 제1 차폐 부재 사이의 최소 직선거리는 L5이며, L5＜L4인 디스플레이 기판.
  7. 제1항에 있어서,
    상기 서브 픽셀은 연결 라인을 더 포함하고, 상기 구동 트랜지스터의 게이트 전극은 상기 연결 라인을 통해 상기 제1 트랜지스터의 제2 극에 커플링되며,
    상기 베이스 상의 상기 제2 차폐 부재의 정투영은, 상기 베이스 상의 상기 제1 트랜지스터의 제2 극에 커플링되는 상기 연결 라인의 일단의 정투영과 상기 베이스 상의 인접 서브 픽셀 중의 데이터 라인 패턴의 정투영 사이에 위치하는 디스플레이 기판.
  8. 제7항에 있어서,
    상기 제1 방향에서, 상기 제1 차폐 부재의 길이는 상기 연결 라인의 길이보다 큰 디스플레이 기판.
  9. 제3항에 있어서,
    상기 구동 트랜지스터의 제2 극이 상기 제1 차폐 부재에 오버랩되지 않은 부분이 상기 제1 방향에서 연장되는 길이는 L6이고, 상기 제1 차폐 부재가 상기 제1 방향에서 연장되는 길이는 L7이며, L6≤L7인 디스플레이 기판.
  10. 제1항에 있어서,
    상기 베이스 상의 상기 제1 차폐 부재의 정투영과 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영 사이에는 갭이 구비되는 디스플레이 기판.
  11. 제1항에 있어서,
    상기 서브 픽셀은, 제1 극이 데이터 라인 패턴에 커플링되고, 제2 극이 상기 구동 트랜지스터의 제1 극에 커플링되는 제4 트랜지스터를 더 포함하고,
    상기 베이스 상의 상기 제2 차폐 부재의 정투영은 상기 베이스 상의 인접 서브 픽셀 중의 제4 트랜지스터의 정투영에 오버랩되지 않는 디스플레이 기판.
  12. 제1항에 있어서,
    상기 제1 차폐 부재 및 상기 제2 차폐 부재는 제1 고정 전위 신호를 수신하는 디스플레이 기판.
  13. 제12항에 있어서,
    상기 서브 픽셀은, 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제1 극판 및 제2 고정 전위 신호를 수신하는 제2 극판을 포함하는 스토리지 커패시터를 더 포함하고,
    상기 베이스 상의 상기 제2 극판의 정투영과 상기 베이스 상의 상기 제1 차폐 부재의 정투영 사이에는 갭이 구비되며,
    상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영은 상기 갭 내에 위치한 부분을 포함하는 디스플레이 기판.
  14. 제13항에 있어서,
    상기 제1 고정 전위 신호는 상기 제2 고정 전위 신호와 동일한 디스플레이 기판.
  15. 제2항에 있어서,
    상기 구동 트랜지스터의 제2 극은 상기 제1 차폐 부재 및 상기 제2 차폐 부재보다 상기 베이스에 더 가까운 디스플레이 기판.
  16. 제1항에 있어서,
    상기 제1 트랜지스터의 활성층은 상기 구동 트랜지스터의 활성층과 동일 층에 설치되고 일체형 구조인 디스플레이 기판.
  17. 제1항에 있어서,
    상기 제1 차폐 부재로부터 상기 구동 트랜지스터의 제2 극까지의 최소 직선거리는 상기 제2 차폐 부재로부터 상기 제6 도체 패턴까지의 최소 직선거리보다 큰 디스플레이 기판.
  18. 제1항에 있어서,
    상기 서브 픽셀은,
    상기 제1 방향과 서로 교차하는 제2 방향을 따라 연장되는 리셋 신호 라인 패턴 및 초기화 신호 라인 패턴; 및
    게이트 전극이 상기 리셋 신호 라인 패턴에 커플링되고, 제1 극이 상기 초기화 신호 라인 패턴에 커플링되며, 제2 극이 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제2 트랜지스터를 더 포함하는 디스플레이 기판.
  19. 제18항에 있어서,
    상기 베이스 상의 상기 제2 차폐 부재와 상기 제1 차폐 부재가 접촉하는 접촉부분의 정투영은 상기 베이스 상의 상기 제2 트랜지스터의 활성층의 정투영에 오버랩되지 않고,
    상기 접촉부분으로부터 상기 제6 도체 패턴까지의 거리는 상기 접촉부분으로부터 상기 구동 트랜지스터의 제2 극까지의 거리보다 작으며,
    상기 베이스 상의 상기 접촉부분의 정투영으로부터 상기 베이스 상의 상기 제6 도체 패턴의 정투영까지의 거리는 상기 베이스 상의 상기 접촉부분의 정투영과 상기 베이스 상의 상기 데이터 라인 패턴의 정투영 사이의 거리보다 작은 디스플레이 기판.
  20. 제18항에 있어서,
    상기 서브 픽셀은,
    상기 제2 방향을 따라 연장되는 발광 제어 신호 라인 패턴과 상기 제1 방향을 따라 연장되는 부분을 포함하는 전원 신호 라인 패턴; 및
    게이트 전극이 상기 발광 제어 신호 라인 패턴에 커플링되고, 제1 극이 상기 전원 신호 라인 패턴에 커플링되며, 제2 극이 상기 구동 트랜지스터의 제1 극에 커플링되는 제5 트랜지스터를 더 포함하는 디스플레이 기판.
  21. 제20항에 있어서,
    상기 서브 픽셀은,
    발광 소자; 및
    게이트 전극이 상기 발광 제어 신호 라인 패턴에 커플링되고, 제1 극이 상기 구동 트랜지스터의 제2 극에 커플링되며, 제2 극이 상기 발광 소자에 커플링되는 제6 트랜지스터를 더 포함하는 디프슬레이 기판.
  22. 디스플레이 기판으로서,
    베이스 및 상기 베이스에 어레이 분포된 복수 개의 서브 픽셀을 포함하고,
    상기 서브 픽셀은,
    제1 방향을 따라 연장되는 데이터 라인 패턴;
    적어도 일부가 상기 제1 방향을 따라 연장되는 제1 차폐 부재;
    구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 전극에 커플링되는 제1 트랜지스터; 및
    상기 제1 차폐 부재에 커플링되는 제2 차폐 부재를 포함하고,
    상기 제1 트랜지스터는 더블 게이트 구조이며, 상기 제1 트랜지스터는 제4 반도체 패턴, 제5 반도체 패턴 및 상기 제4 반도체 패턴과 상기 제5 반도체 패턴에 각각 커플링되는 제6 도체 패턴을 포함하며, 상기 구동 트랜지스터의 제2 극은 상기 제4 반도체 패턴 또는 상기 제5 반도체 패턴에 커플링되고,
    상기 제2 차폐 부재와 상기 제1 차폐 부재가 접촉하는 부분으로부터 상기 제6 도체 패턴까지의 직선거리는 상기 부분으로부터 상기 구동 트랜지스터의 제2 극까지의 직선거리보다 작으며,
    베이스 상의 상기 제2 차폐 부재와 상기 제1 차폐 부재가 접촉하는 접촉부분의 정투영으로부터 상기 베이스 상의 상기 제6 도체 패턴의 정투영까지의 거리는, 상기 베이스 상의 상기 접촉부분의 정투영과 상기 베이스 상의 상기 데이터 라인 패턴의 정투영 사이의 거리보다 작은 디스플레이 기판.
  23. 제22항에 있어서,
    상기 제2 차폐 부재는 상기 제1 차폐 부재보다 상기 베이스에 더 가까운 디스플레이 기판.
  24. 제23항에 있어서,
    상기 베이스 상의 상기 제1 차폐 부재의 정투영과 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영 사이의 오버랩 면적은 E1이고, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영이 상기 베이스 상의 상기 제1 차폐 부재의 정투영에 오버랩되지 않은 부분의 면적이 E2이며, E1＜E2인 디스플레이 기판.
  25. 제22항에 있어서,
    제2 방향에서, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영과 상기 베이스 상의 상기 제1 차폐 부재의 정투영 사이의 최소 직선거리는 L1이고, 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영과 상기 베이스 상의 상기 인접 서브 픽셀 중의 데이터 라인 패턴의 정투영 사이의 최소 직선거리는 L2이며, L1≤L2인 디스플레이 기판.
  26. 제25항에 있어서,
    상기 구동 트랜지스터의 채널이 제2 방향에서의 길이는 L3이고, L1≤L2≤L3인 디스플레이 기판.
  27. 제22항에 있어서,
    상기 구동 트랜지스터의 제2 극과 상기 인접 서브 픽셀 중의 데이터 라인 패턴 사이의 최소 직선거리는 L4이고, 상기 구동 트랜지스터의 제2 극과 상기 제1 차폐 부재 사이의 최소 직선거리는 L5이며, L5＜L4인 디스플레이 기판.
  28. 제22항에 있어서,
    상기 서브 픽셀은 연결 라인을 더 포함하고, 상기 구동 트랜지스터의 게이트 전극은 상기 연결 라인을 통해 상기 제1 트랜지스터의 제2 극에 커플링되며,
    상기 베이스 상의 상기 제2 차폐 부재의 정투영은, 상기 베이스 상의 상기 제1 트랜지스터의 제2 극에 커플링되는 상기 연결 라인의 일단의 정투영과 상기 베이스 상의 인접 서브 픽셀 중의 데이터 라인 패턴의 정투영 사이에 위치하는 디스플레이 기판.
  29. 제28항에 있어서,
    상기 제1 방향에서, 상기 제1 차폐 부재의 길이는 상기 연결 라인의 길이보다 큰 디스플레이 기판.
  30. 제24항에 있어서,
    상기 구동 트랜지스터의 제2 극이 상기 제1 차폐 부재에 오버랩되지 않은 부분이 상기 제1 방향에서 연장되는 길이는 L6이고, 상기 제1 차폐 부재가 상기 제1 방향에서 연장되는 길이는 L7이며, 그 중, L6≤L7인 디스플레이 기판.
  31. 제22항에 있어서,
    상기 베이스 상의 상기 제1 차폐 부재의 정투영과 상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영 사이에는 갭이 구비되는 디스플레이 기판.
  32. 제22항에 있어서,
    상기 서브 픽셀은, 제1 극이 데이터 라인 패턴에 커플링되고, 제2 극이 상기 구동 트랜지스터의 제1 극에 커플링되는 제4 트랜지스터를 더 포함하고,
    상기 베이스 상의 상기 제2 차폐 부재의 정투영은 상기 베이스 상의 인접 서브 픽셀 중의 제4 트랜지스터의 정투영에 오버랩되지 않는 디스플레이 기판.
  33. 제22항에 있어서,
    상기 제1 차폐 부재 및 상기 제2 차폐 부재는 제1 고정 전위 신호를 수신하는 디스플레이 기판.
  34. 제33항에 있어서,
    상기 서브 픽셀은, 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제1 극판 및 제2 고정 전위 신호를 수신하는 제2 극판을 포함하는 스토리지 커패시터를 더 포함하고,
    상기 베이스 상의 상기 제2 극판의 정투영과 상기 베이스 상의 상기 제1 차폐 부재의 정투영 사이에는 갭이 구비되며,
    상기 베이스 상의 상기 구동 트랜지스터의 제2 극의 정투영은 상기 갭 내에 위치한 부분을 포함하는 디스플레이 기판.
  35. 제34항에 있어서,
    상기 제1 고정 전위 신호는 상기 제2 고정 전위 신호와 동일한 디스플레이 기판.
  36. 제23항에 있어서,
    상기 구동 트랜지스터의 제2 극은 상기 제1 차폐 부재 및 상기 제2 차폐 부재보다 상기 베이스에 더 가까운 디스플레이 기판.
  37. 제22항에 있어서,
    상기 제1 트랜지스터의 활성층은 상기 구동 트랜지스터의 활성층과 동일 층에 설치되고 일체형 구조인 디스플레이 기판.
  38. 제22항에 있어서,
    상기 제1 차폐 부재로부터 상기 구동 트랜지스터의 제2 극까지의 최소 직선거리는 상기 제2 차폐 부재로부터 상기 제6 도체 패턴까지의 최소 직선거리보다 큰 디스플레이 기판.
  39. 제22항에 있어서,
    상기 서브 픽셀은,
    상기 제1 방향과 서로 교차하는 제2 방향을 따라 연장되는 리셋 신호 라인 패턴 및 초기화 신호 라인 패턴; 및
    게이트 전극이 상기 리셋 신호 라인 패턴에 커플링되고, 제1 극이 상기 초기화 신호 라인 패턴에 커플링되며, 제2 극이 상기 구동 트랜지스터의 게이트 전극에 커플링되는 제2 트랜지스터를 더 포함하는 디스플레이 기판.
  40. 제39항에 있어서,
    상기 베이스 상의 상기 제2 차폐 부재와 상기 제1 차폐 부재가 접촉하는 부분의 정투영은 상기 베이스 상의 상기 제2 트랜지스터의 활성층의 정투영에 오버랩되지 않고,
    상기 제1 차폐 부재 중 상기 제1 방향을 따라 연장되는 부분과 상기 제2 차폐 부재 사이의 최소 직선거리는 인접 서브 픽셀 중의 데이터 라인 패턴과 상기 제2 차폐 부재 사이의 최소 직선거리보다 작은 디스플레이 기판.
  41. 제39항에 있어서,
    상기 서브 픽셀은,
    상기 제2 방향을 따라 연장되는 발광 제어 신호 라인 패턴과 상기 제1 방향을 따라 연장되는 부분을 포함하는 전원 신호 라인 패턴; 및
    게이트 전극이 상기 발광 제어 신호 라인 패턴에 커플링되고, 제1 극이 상기 전원 신호 라인 패턴에 커플링되며, 제2 극이 상기 구동 트랜지스터의 제1 극에 커플링되는 제5 트랜지스터를 더 포함하는 디스플레이 기판.
  42. 제41항에 있어서,
    상기 서브 픽셀은,
    발광 소자; 및
    게이트 전극이 상기 발광 제어 신호 라인 패턴에 커플링되고, 제1 극이 상기 구동 트랜지스터의 제2 극에 커플링되며, 제2 극이 상기 발광 소자에 커플링되는 제6 트랜지스터를 더 포함하는 디프슬레이 기판.
  43. 제1항 내지 제42항 중 어느 한 항에 따른 디스플레이 기판을 포함하는 디스플레이 장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114080688A (zh) * 2020-03-25 2022-02-22 京东方科技集团股份有限公司 显示面板及其制作方法、显示装置
CN111445863B (zh) * 2020-05-14 2021-09-14 京东方科技集团股份有限公司 一种像素驱动电路及其驱动方法、显示装置
KR20220037011A (ko) * 2020-09-16 2022-03-24 삼성전자주식회사 반도체 장치
KR20220062185A (ko) * 2020-11-06 2022-05-16 삼성디스플레이 주식회사 유기 발광 표시 장치
US11837142B2 (en) * 2021-02-04 2023-12-05 Boe Technology Group Co., Ltd. Array substrate and display device
CN116884979A (zh) * 2021-06-09 2023-10-13 合肥维信诺科技有限公司 阵列基板及像素驱动电路
CN116134506A (zh) * 2021-07-30 2023-05-16 京东方科技集团股份有限公司 显示面板、显示装置
KR20230023122A (ko) * 2021-08-09 2023-02-17 삼성디스플레이 주식회사 표시 장치
EP4318451A1 (en) * 2021-09-14 2024-02-07 BOE Technology Group Co., Ltd. Display panel and display device
WO2023050269A1 (zh) * 2021-09-30 2023-04-06 京东方科技集团股份有限公司 显示面板及显示装置
CN114283763B (zh) * 2021-12-27 2023-04-07 昆山国显光电有限公司 像素驱动电路的布线结构、显示面板和显示装置
CN116762490A (zh) * 2022-01-10 2023-09-15 京东方科技集团股份有限公司 显示基板和显示装置
CN115101022A (zh) * 2022-06-30 2022-09-23 厦门天马显示科技有限公司 一种像素驱动电路、显示面板及显示装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5953088A (en) * 1997-12-25 1999-09-14 Kabushiki Kaisha Toshiba Liquid crystal display with shield electrodes arranged to alternately overlap adjacent pixel electrodes
US20100295756A1 (en) 2008-01-31 2010-11-25 Keisuke Yoshida Display device and active matrix substrate
KR101567336B1 (ko) 2008-12-22 2015-11-11 삼성디스플레이 주식회사 표시 기판 및 그 제조 방법
US8947382B2 (en) 2012-02-28 2015-02-03 Motorola Mobility Llc Wearable display device, corresponding systems, and method for presenting output on the same
KR102367274B1 (ko) 2014-06-25 2022-02-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시패널과 그 제조방법
KR102218725B1 (ko) 2014-06-26 2021-02-24 엘지디스플레이 주식회사 이중 광 차단층을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판
CN104882450B (zh) 2015-04-30 2018-05-25 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
TWI594440B (zh) 2015-05-22 2017-08-01 鴻海精密工業股份有限公司 薄膜電晶體、薄膜電晶體的製造方法及陣列基板的製造方法
KR102628884B1 (ko) 2015-11-27 2024-01-26 엘지디스플레이 주식회사 유기발광 다이오드 표시장치
US10311782B2 (en) 2016-06-15 2019-06-04 Apple Inc. Light-emitting diode display with reduced leakage
KR102584959B1 (ko) 2016-08-31 2023-10-06 엘지디스플레이 주식회사 표시장치
KR20180040185A (ko) 2016-10-11 2018-04-20 삼성디스플레이 주식회사 표시 장치
KR20180099976A (ko) * 2017-02-27 2018-09-06 삼성디스플레이 주식회사 표시 장치
CN108154842B (zh) 2018-01-04 2020-05-01 武汉天马微电子有限公司 一种有机发光显示面板和电子设备
KR102497286B1 (ko) * 2018-07-09 2023-02-08 삼성디스플레이 주식회사 디스플레이 장치
CN109659350B (zh) * 2019-02-01 2021-02-26 武汉华星光电半导体显示技术有限公司 一种像素结构
CN109856874A (zh) 2019-02-28 2019-06-07 武汉天马微电子有限公司 阵列基板、显示面板和显示装置
US11264443B2 (en) * 2019-03-29 2022-03-01 Boe Technology Group Co., Ltd. Display substrate with light shielding layer and manufacturing method thereof, and display panel
CN110211975B (zh) 2019-06-27 2022-02-22 京东方科技集团股份有限公司 一种阵列基板、显示面板、显示装置
CN110335564A (zh) 2019-06-29 2019-10-15 上海天马有机发光显示技术有限公司 一种阵列基板、显示面板及显示装置
CN110190073B (zh) * 2019-07-25 2019-11-19 武汉华星光电半导体显示技术有限公司 阵列基板
KR20210057280A (ko) * 2019-11-11 2021-05-21 삼성디스플레이 주식회사 표시 장치

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