JP2019505043A - 一体型ルーティングアセンブリ及びそれを用いたシステム - Google Patents

Abstract

【解決手段】電子デバイス用のルーティングアセンブリは、複数のコネクタポートを有し、コネクタポートの各々は、１つ以上のケーブルに接続された第１のコネクタを含む。ケーブルは、その第１の末端において第１のコネクタの端子に直接終端され、そのケーブルは、ルーティング基板に埋め込まれ得る。ルーティング基板は、チップパッケージを収容する開口部を有する。ケーブルの第２の末端は、パッケージ開口部内に配列された第２のコネクタに終端され、次いで、その第２のコネクタは、チップパッケージに接続された第３のコネクタに接続される。
【選択図】図２Ａ

Description

関連出願の参照
本出願は、２０１６年１月１９日に出願された米国仮特許出願第６２／２８０，４１１号に対する優先権を主張する。

本開示は一般に、チップパッケージのチップ又はプロセッサからバックプレーン及びデバイスへの低損失で高速に信号を伝送するのに好適な高速データ伝送システムに関し、より具体的には、一体型コネクタインターフェース−チップパッケージルーティングアセンブリ及びチップ又はチップパッケージへの直接接続での使用に好適なコネクタに関する。

ルータ、サーバ、スイッチなど電子デバイスは、多くのエンドユーザデバイスでの音声及びビデオストリーミングの帯域幅及び配信の高まるニーズに対応するため、高いデータ伝送速度で動作する必要がある。これらのデバイスは、ＡＳＩＣ、ＦＰＧＡなど、デバイスのプリント回路基板（マザーボード）に搭載されたプライマリチップ部材と、回路基板に搭載されたコネクタとの間に延在する、信号伝達線を使用する。これらの伝達線は、マザーボードの一部を形成し、１つ以上の外部プラグコネクタとチップ部材との間を接続するようにチップ部材とコネクタとの間に延在する導電性トレースである。回路基板は通常、ＦＲ４として知られる、安価な材料から形成される。ＦＲ４は安価であるものの、約６ＧＨｚ以上の信号周波数レートでの高速信号伝達線（例えば、トレース）における損失を助長することが知られている。これらの損失は、周波数が増加するにつれて増加するため、ＦＲ４材料は、約１０ＧＨｚ以上での高速データ転送用途には望ましくないものとなっている。

材料コストが低いという利点を有するＦＲ４材料を使用するために、設計者は、増幅器や等化器などの様々な能動部品を利用しなければならない場合があり、また追加の層の使用が必要な場合がある。時折、増幅器、中継器及び等化器を使用して損失を補正することができ、したがってＦＲ４材料を使用することができるようになるが、能動素子により回路基板の製造コストが増加し、これによりデバイスの最終的なコストが増加する。また、能動部品を使用するためには、能動部品の収容に必要な追加の基板スペースが必要なため、設計が複雑になる。加えて、能動部品を使用した信号トレースのルーティングは、複数の方向転換及び渡りを必要とする場合がある。これらの方向転換及び渡りにより、信号対雑音比が減少する傾向にあり、システムの信号インテグリティに悪い影響を与える。

かかる損失を軽減する回路基板のカスタム材料を使用できるが、これらの材料の価格は回路基板の、また結果的にそれらが使用される電子デバイスのコストを増加させる。また新材料であっても、伝達線の全長が、損失がシステムの問題となる閾値長を超える場合がある。トレースの長さが１０インチ近く及びそれ以上だと、大幅な損失が起こる可能性がある。

回路基板の損失が大きいことに加えて、そこを通る一貫したインピーダンス及び低信号損失を達成する方法で伝達線トレースをルーティングすることが困難な場合がある。高速トレースルーティング設計においてインピーダンスを制御するために、設計者は、回路基板に最大約８個〜約１６個の追加の層を利用しなければならない場合が多い。これにより、回路基板の製造コストが増大し、そのような回路基板の開発に要する設計時間が増大する。したがって、既存の回路基板には、回避設計がより困難となる物理的制約がある。

チップ（ダイとも称される）は、これらのルータ、スイッチ、及び他のデバイスの心臓部である。チップは典型的には、特定用途向け集積回路（ＡＳＩＣ）及び／又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、並びにその他の回路などのプロセッサを含み、導電性はんだバンプ又は他の便利な接続を介して基板に接続することができる。チップと基板の組み合わせにより、チップパッケージが形成される。基板は、はんだボールに接続されたマイクロビア又はメッキスルーホールを含んでよい。使用すると、はんだボールは、チップパッケージをマザーボードに取り付けできるボールグリッドアレイ（ＢＧＡ）構造を提供できる。マザーボードは、伝達線を画定するその内部に形成された多数のトレースを含み、その伝達線は、高データレートでの信号の伝送用の差動信号ペア、差動信号ペアに関連する接地経路、並びに電源、クロック信号や論理信号、及び他の部品向けの様々な低データレート伝達線を含み得る。これらのトレースを、チップパッケージから外部コネクタが接続されたデバイスのＩ／Ｏコネクタにルーティングすることができ、また、チップパッケージから、デバイスがネットワークサーバなどのシステム全体に接続できるようにするバックプレーンコネクタにもルーティングできる。

チップ能力は、２５Ｇｂｐｓ以上のデータレートを支持できる程度まで高められている。この結果、信号周波数が１２ＧＨｚよりも大きくなり得る。したがって、特に、適正なコストを維持しようとしながら、高速用途に必要なクロストーク及び損失要件を満たすように回路基板及びバックプレーンの信号伝達線を適切に設計することは困難になる。結果として、ある特定の個人は、ルータ、スイッチ、及び他のデバイスのシステム設計の更なる改善を理解するであろう。

したがって、本開示は、単一の素子として電子デバイスのハウジング内に収まり、チップパッケージから直接通じる複数のデータ伝送チャネルを提供する、ルーティングアセンブリに関する。伝送チャネルは、ルーティング基板によって支持されたケーブルの形態をとり、ケーブルは、ケーブルの規則的な幾何学的配列を模倣するように、電線対基板型のコネクタに、その近位端で終端することができる。ルーティングアセンブリは、水平方向に延在するトレイを含み、更に、ホストデバイスの嵌合面に沿ってコネクタポートのアレイを支持することができる一対のサイドサポートを含むＬ字形の構成を有することができる。これらのコネクタポートは、コネクタポートを画定するハウジング内に保持されたケーブルダイレクトコネクタを含んでもよい。コネクタポートは、他のデバイスに関連する嵌合コネクタで、ホストデバイスに接続される目的の対向する嵌合コネクタを受容する。

コネクタ、コネクタポート、ケーブル及び／又はチップパッケージを、単一のピースとしてルーティングアセンブリに組み込むことができ、これにより、ルーティングアセンブリを、集積ユニットとして電子デバイスに容易に挿入することができる。トレイは、ホストデバイスのマザーボードの上方又は下方のいずれかに配置されてよい。トレイは、誘電材料から形成されてよく、好ましくはチップパッケージに対向してケーブルの近位端に配置されるようにケーブルを支持することができる。一旦チップパッケージに接続されたケーブルは、チップパッケージと外部コネクタインターフェースとの間に高速信号伝送チャネルを画定するため、回路基板上の伝送チャネルをルーティングする必要がなくなり、回路基板ルーティングに固有の損失問題が低減される。トレイは、アセンブリ全体の一部としてチップパッケージを支持することができ、又は、チップパッケージの接点に接続するために、その近位端に基板コネクタを備えたケーブルのみを支持することができる。トレイは、マザーボード上のチップパッケージに対向して配置できるパッケージ開口部を含む。このようにして、パッケージ開口部は、チップパッケージを取り囲み受容する。チップパッケージは、チップ／チップパッケージの端部に沿って配列され、チップ受容開口部と位置合わせされた、ＢＧＡ（ボールグリッドアレイ）の形態などの複数の接点を含むことができる。

本開示は、添付図面において、一例として図解され、限定するものではなく、図面中、同様の参照番号は、類似の要素を示す。

マザーボード上に位置するチップパッケージを備えた従来の電子デバイスの内部の斜視図である。 そのデバイスのチップパッケージと外部コネクタインターフェースとの間の信号伝送チャネルのルーティングに回路基板がどのように使用されているかを示す、図１の電子デバイスの概略断面図である。 マザーボードの下に位置し、チップパッケージがその上にヒートシンクを有する本開示のルーティングアセンブリの斜視図である。 図２と同一の図であるが、後方からの図である。 そのアセンブリのチップパッケージ基板と外部コネクタインターフェースとの間の信号伝送チャネルのルーティングのために、ルーティング基板内にケーブルがどのように埋め込まれているかを示す、図２のルーティングアセンブリの概略断面図である。 ホストデバイスのマザーボードの下に位置し、下側からチップパッケージに接触するルーティングアセンブリの斜視図である。 本開示の一連の電線対基板コネクタを図示する、図３のルーティングアセンブリの一部の拡大概略図であり、ケーブルをホストデバイスのチップパッケージに接続するための、電線対基板コネクタの対応するレセプタクルが明確にするために取り除かれている。 チップパッケージ又はチップパッケージ基板の下側に９本のケーブルが嵌合する、本開示の電線対基板コネクタアセンブリの斜視図である。 図４の線Ａ−Ａに沿った、図４のコネクタアセンブリの立面図である。 図４のコネクタアセンブリの分解図である。 図５の線Ａ−Ａに沿った、チップパッケージ基板の表面上に位置するレセプタクルコネクタ部端子の底部の平面図である。 チップパッケージ基板と接触するように位置する一組の端子の拡大詳細図である。 図５Ａと同一の図であるが、チップパッケージ基板の接点を図示するために端子が取り除かれている。 チップパッケージ基板上に位置する図４のコネクタアセンブリのレセプタクル部の斜視図である。 図６の線Ａ−Ａに沿った、図６のコネクタアセンブリの側立面図である。 図６の線Ｂ−Ｂに沿った、図６のコネクタアセンブリレセプタクル部の平面図である。 図６のコネクタアセンブリレセプタクル部の１つの異なる信号伝送チャネルの拡大詳細図である。 図６と同一の図であるが、明確にするために、その近末端壁が取り除かれている。 図７の線Ａ−Ａに沿った、図７のコネクタアセンブリのレセプタクル部の立面図である。 図４のコネクタアセンブリと同一の図であるが、プラグコネクタのうちの１つが、ケーブル信号導体とコネクタアセンブリプラグ部信号端子との間の接続を図示するために切断されている。 図８と同様の図であるが、コネクタアセンブリプラグ部のケーブル接地導体と接地端子との間の接続を図示するために異なるように切断されている。 図８の一部の拡大詳細図である。 図８Ａの一部の拡大詳細図である。 図８のコネクタアセンブリの側立面図である。 図８Ａのコネクタアセンブリの側立面図である。 図４のコネクタアセンブリのプラグ部の導体に終端されたケーブルの導体の斜視図である。 図９の立面図であるが、位置決めブロック内に保持されたコネクタアセンブリプラグ部信号及び接地端子を備える。 図９Ａのアセンブリの立面図であるが、そのプラグ部ハウジング部材と位置合わせしてある。 図９Ｂの斜視図であるが、上方からの図である。 図９Ｃの線Ｄ−Ｄに沿った、図９Ｃのアセンブリの平面図である。 図のコネクタのコネクタアセンブリプラグ部の嵌合面の斜視図である。 対応するレセプタクルコネクタ部へ接続するコネクタアセンブリプラグ部のうちの１つの拡大断面図である。 プラグとレセプタクル部との間の好ましい接続方法を図示する、図４のコネクタアセンブリの立面概略図である。 図１１Ａと同一の図であるが、図１１Ａの線Ｂ−Ｂに沿った図である。 図１１の端子の嵌合対の斜視図である。 図４の一連のコネクタを収納するハウジングの斜視概略図である。 チップパッケージを支持するマザーボードに接続された本開示のコネクタアセンブリの図である。

以下の発明を実施するための形態は、例示的な実施形態を説明するものであり、明示的に開示された組み合わせに限定することを意図しない。したがって、別途記載のない限り、本明細書で開示される特徴は、一緒に組み合わせて、簡潔さのために別途示されることがなかった、更なる組み合わせを形成することができる。

理解されるように、ルーティングアセンブリは、チップパッケージとコネクタインターフェースとの間で差動信号を伝送するためのケーブルとしてツイナックスケーブルを使用でき、逆もまた同様である。ケーブルは、サイズが小さく、ホストデバイス外部コネクタインターフェースとチップ／チップパッケージ接点との間の範囲内で固定されていなくてもよいか、若しくはルーティングアセンブリに固定されているか、又は一体型であってもよい。このようなケーブルの各々は２つの信号導体を備え、その全長にわたって規則的な方向に延在する１つ以上の接地導体を備えることができる。ケーブルの近位端は、チップ受容開口部内へ延在し、パッケージコネクタをチップパッケージの対応する接点に終端するように構成されたパッケージコネクタを有する。

そのサイズゆえに、ケーブルは、組立時に損傷から保護されるようにトレイ内に埋め込まれてよい。トレイは、マザーボード上に収まり、パッケージ開口部は、マザーボードのチップパッケージ上に収まる。パッケージコネクタは、チップパッケージ上の対向するコネクタと係合するように動かすことができるように、トレイによって柔軟に支持されてもよい。このような構造であるため、チップパッケージ及びコネクタ構造を、組立後、及び客先への出荷前又はデバイスへの挿入前に試験することができる。理解されるように、より高価な回路基板材料を必要としなくても済むよう、ルーティングアセンブリは、マザーボード上の高速回路トレースを除去することができ、追加の低速信号トレース及び部品のためにマザーボード上のスペースを空ける。

ケーブルとチップパッケージとの間を確実で効果的な接続を提供するために、低プロファイル電線対基板コネクタが利用される。コネクタは、単一のケーブルの近位端で終端された「チクレット」の形態をとる。コネクタは、ケーブルの規則的な幾何学的配列を模倣し、ボールグリッドアレイの１つの信号チャネルなどの表面接点と確実に嵌合する接触構造を有する構造を有する。このようにして、低プロファイルを維持し、より良好なインピーダンス及び信号統合制御を有するように、かかる信号チャネルの各々が、チップパッケージ上に支持された単一のレセプタクル内に少なくとも部分的に収容される。

この図示されたコネクタは、相互係合する第１の部分及び第２の部分を含む。一方の部分は、ケーブル信号及び接地導体の自由端に終端されるプラグコネクタとして構成される。他方の部分は、レセプタクルコネクタとして構成され、チップパッケージボールグリッドアレイ（ＢＧＡ）に終端される。プラグコネクタは、ケーブル信号及び接地導体の自由端が終端されるテール部を有する細長い導電端子を含む。端子は、互いに離間し、仮想三角形の頂点で方向付けされ得る、対応する接触部を有する。

各レセプタクルコネクタは、チップパッケージＢＧＡの対応する接点と接触する、テール部を備えた一対の直角接点を含む。一対の信号接触部は、テール部から所定のレセプタクル内に直立して延在する。直角に構成された接地端子が提供され、その接地端子は、チップパッケージＢＧＡの接地接点と接触するテール部分を有する。接地端子接触部は、テール部から上方に延在し、信号端子接触部から離間している。好ましくは、信号端子接触部に対向する幅を有する。レセプタクルコネクタは、各ケーブル用の個々のレセプタクルを画定する複数の壁を有する誘電ハウジングを有する。ハウジングは、レセプタクル信号及び接地端子の間に延在し、互いに分離する壁を含んでよく、ハウジング材料の誘電率は、信号及び接地端子接触部の間で生じるブロードサイド結合に影響を及ぼすように必要に応じて調整されてもよい。

かかる構造は、ルーティングアセンブリ開口部の開口内に受容できるように、本開示のコネクタが約１０ｍｍのオーダーの低プロファイルにすることができる点で有利である。本開示のコネクタはまた、チップパッケージをチップパッケージ及び回路基板と共にコネクタにも使用することができる。

図１は、前壁３２と対向する後壁３４とを備えた板金ハウジング３１を有する、ルータ、スイッチなどの従来の電子デバイス３０を図示する。デバイス３０は、ハウジング内で、チップパッケージ３８と付随するプロセッサ４０、電源４２、追加の集積回路、コネクタ、コンデンサ、抵抗器などの様々な電子部品を含むマザーボード３６を支持する。前壁３２は、デバイス３０用のコネクタポートを画定するために第１のコネクタ４３と位置合わせした一連の開口部３３を有する。典型的には、図１Ａに示すように、第１のコネクタ４３のアレイは、マザーボード３６の前端に取り付けられ、マザーボード３６上のコネクタ４３の上方に位置する金属シールドケージ４４又はアダプタフレーム内に封入される。同様に、一連の第２のコネクタ４６は、マザーボード３６の後端部に取り付けられ、ハウジング３１の後壁の開口部と位置合わせされる。これらの第２のコネクタ４３は、デバイス３０がバックプレーンに接続できるバックプレーン型であってよい。以下の説明では、上述の「概要」の項に記述されている理由から、第１のコネクタは、「入口」コネクタと称され、第２のコネクタは、「出口」コネクタと称される。

図１のデバイスの既知の構造では、チップパッケージ接点からマザーボード３６を通ってコネクタ４３、４６へと延在する長さのある導電性トレース４７により、チップパッケージ３８は、第１及び第２のコネクタに接続される。一対の導電性トレース４７は、各差動信号伝達線を画定するために必要であり、第３の導電性トレースは、信号伝達線の経路に従った、付随する接地を提供する。かかる信号伝達線はそれぞれ、マザーボードを介して又はマザーボード上でルーティングされ、かかるルーティングは特定の欠点を有する。ＦＲ４は、回路基板に一般に使用される材料であるが、残念なことに、１０Ｇｈｚ超の周波数では不所望に損失する。これらの信号伝達線トレース４７の方向転換、屈曲、交差は通常、マザーボード上の伝達線をチップパッケージ接点からコネクタへとルーティングするために必要である。トレースにおけるこうした方向の変化により、信号反射及びノイズの問題、並びに余計な損失が生じる場合がある。損失は時として、増幅器、中継器、及び等化器の使用によって補正され得るが、これらの要素は、最終的な回路基板（マザーボード）を製造するコストを増加させる。かかる増幅器及び中継器を収容するために、追加の基板スペースが必要となることから、このことが回路基板のレイアウトを複雑にし、この追加の基板スペースは、デバイスに意図された大きさでは使用できない場合がある。損失を軽減する回路基板のカスタム材料を使用できるが、これらの材料の価格は回路基板の、また結果的にそれらが使用されるホストデバイスのコストを著しく増加させる。なお更に、長さのある回路トレースは、それらを通る高速信号を駆動するために増大した電力が必要であり、そのように、それらのトレースが、「グリーン」（省エネ）デバイスを開発するための設計者の努力を妨害する。

実際のこれらの欠点を克服するために、ホストデバイス５１内にて使用する単一のアセンブリ中に外部コネクタインターフェース、ケーブル、及び支持体を内蔵した一体型ルーティングアセンブリ５０を開発した。ルーティングアセンブリは、コネクタインターフェースとチップパッケージ８８との間に延在する細長いケーブル６２により、高速差動ペア信号伝達線に支持を提供するので、それによりマザーボード５３上の高速ルーティングトレースの必要がなくなる。かかるアセンブリは、図２の５０に図示されている。アセンブリ５０は、第１のコネクタ５５、５７及びそれに付随するハウジング６０の形態で複数の外部コネクタインターフェースを収容する前部を含む。これらは、予め選択されたアレイで配列され、互いに垂直に積み重ねられたコネクタハウジング６０の４つの水平列として図示されている。

コネクタハウジング６０は、選択的に第１のコネクタ５５、５７を備え、これらが協同してデバイス５０の外部コネクタインターフェースを画定する。これらのコネクタインターフェースは、コネクタポート５４、５６であり、かかるコネクタハウジング６０の各々は、第１のコネクタ５５、５７のうちの１つを備え、このコネクタは、好ましくはカードスロットを有するレセプタクル型（例えば、ＱＳＦＰ型コネクタと共に使用されるような）であり、コネクタポート５４、５６は、Ｎ及びＭの両方が、２以上であるＮ行Ｍ列のアレイで配列することができる。第１のコネクタ５５、５７は、システムの前側に配置されて示されているが、システム設計に応じてどこに配置してもよいという点に留意すべきである。したがって、本開示は、特定の場所にある特定のコネクタに限定して考えられるべきでない。

第１のコネクタ５５、５７は、図２及び３に示されるとおり、一体して水平列に配列することができ、コネクタハウジング６０及び付随するコネクタヒートシンク６１は、ビスなどの締結具により、コネクタハウジング６０の外側に形成されたボス６０ａを通って延在する支持ボード６７の間に、その水平範囲内に、垂直に位置合わせされ保持される。このような配列では、アセンブリ５０のフレーム６６を形成するために、２つのサイドサポート６８間に横方向に延在する面板７０又はパネル（図３）を容易に収容できる。サイドサポート６８は、ルーティング基板７５が延在する平面を協同して画定する、後方に延在するチャネル７２ａ、ｂを有し、これは、コネクタハウジングと組み合わせて、ホストデバイスハウジングに容易に挿入できる一般的なＬ字型構成を有するトレイ状システムを画定する。

図３に図示されるとおり、ルーティング基板７５は、平面上であってよく、所定の厚さを有する。図示されたルーティング基板７５は、チップパッケージ８８へアクセスを提供するために、その中に形成された開口部７６を有し、その開口部は、ルーティング基板７５の周面内に位置するように図中に示されている。開口部７６は、開口部７６を画定する４つの端部８０ａ〜ｄを有し得る中央部７８を有するものとして示されている。代替実施形態では、ルーティング基板７５は、チップパッケージ８８より前に単に終端する（例えば、後端部を有する）ことができる。開口部７６が提供される場合は、開口部７６は、チップパッケージ８８の周囲に延在し得る。図示されるとおり、ケーブルは、少なくとも２方向から（図示されるとおり、４方向から）、ルーティング基板７５の外側に向かって、かつチップパッケージ８８に向かって延在し得る。

コネクタポート５４、５６のアレイを形成する第１のコネクタ５５、５７は、プラグ型の対向するコネクタと嵌合するために、送受信チャネル構成で配列された信号及び接地端子を有する。好ましくはツイナックス構成のケーブル６２は、これらの第１の末端８２にて、コネクタ５５、５７の各々のコネクタ端子に直接終端され、低速電線６４の側面に位置するように図３に示される（電力、論理、クロック、及び他の回路に使用できる）。図９Ｄに図示されるとおり、また従来技術で周知のように、各ケーブル６２は、誘電カバー６２ｂに取り囲まれた一対の信号導体６２ａを含み、かつ付随するドレイン線６２ｃを含む場合があり、これら全ては、絶縁性アウタージャケット６２ｄ内に封入される。ケーブル６２は、チップパッケージ８８から入口及び出口コネクタ５４、５６まで横断するその全長にわたって、信号導体６２ａの規則的な幾何学的配列を維持する。この幾何学的配列は、その全長を通して規則的に配置されているので、伝達線に問題のある信号反射又はインピーダンス不連続をもたらすことなく、ケーブル６２を経路中で容易に方向転換又は屈曲又は交差させることができる。

ケーブル６２及び低速電線６４の両方は、これらの第１の末端でコネクタ端子に直接終端されている。これにより、第１のコネクタ５５、５７は、マザーボード５３との嵌合を回避することができ、コネクタ回路基板実装インターフェースで通常発生するインピーダンス不連続が解消される。図示されたケーブル６２は、コネクタハウジング６０の後方に縦列に配列され、下方のコネクタハウジング列のケーブル６２及び電線６４は、最上部のコネクタハウジング列の内方に配列されて図示される。これにより、コネクタ５５、５７からルーティング基板７５の範囲内での、ケーブル６２の規則的な配列を助長する。図示されたアセンブリ５０において、コネクタ５５、５７の上部３列に関連するケーブル６２は、ルーティング基板７５の高さまで下方に延在し、基板の前端で基板内に入る、一般的なＳ字型構成を有するように見え、一方、最下列のケーブルは、ほぼ水平にルーティング基板７５に延在する。

ケーブル６２は、コネクタの後方から、ルーティング基板７５の本体へ進入するルーティング基板７５の前端部へと引かれる。ケーブル６２の第２の末端８４は、これらがチップパッケージ８８と嵌合する第２のコネクタ８６に終端するところとして図示される、開口部７６内へと延在する。第２のコネクタ８６は、ケーブル６２の信号導体及びドレイン線が、基板９１上の接点に容易に接続できるように、電線対基板型であってよい。ケーブル６２の第２の末端８４は、ルーティング基板を出て、開口部７６に進入する。一実施形態では、チップパッケージ８８は、デバイスマザーボード５３上に配置され、チップパッケージ８８は、第２のコネクタ８６と嵌合でき、好ましくはその周囲に配列され、第２のコネクタ８６と位置合わせするように、開口部７６と位置合わせされ得る複数の接点を含む。別の態様において、チップパッケージ８８は、ルーティングアセンブリ７４全体の一部として含まれてもよい。理解されるように、図２及び２Ａに図示されるとおり、ホストデバイスマザーボード５３上の領域は、プロセッサ９０の周長よりも長い周長を有するヒートスプレッダ及び／又はヒートシンクなどの熱伝達部材９３を自由に収容する。これは、ルーティング基板７５内へケーブル６２を一体化することにより、全部ではないが、他の用途のルーティング基板７５上のスペースの大部分が利用可能になるからである。

ケーブル６２は、ルーティング基板７５の先端部８３に沿ってなどルーティング基板７５に入る場所から、ルーティング基板７５から出て開口部７６へ入る場所へと適切にケーブル６２を所定位置で固定する様々な方法で、ルーティング基板７５の一部として配置されてよい。ケーブル６２は、それらを確実に配置する接着剤又は他の既知の締結技術を用いて、ルーティング基板７５内に確実に埋め込むことができる。ケーブル６２の本体部は、ルーティング基板７５に完全に取り囲まれているのが好ましいため、ケーブル６２の本体部及びルーティング基板７５は、トレイ部としてルーティングアセンブリ７４に挿入することができる単一部品として一体的に形成される。ケーブル６２の１つのルーティングパターンが、図５に図示され、これはルーティング基板７５の上方部を有するが、ケーブル６２が敷設された経路を示すために、明確にするために取り除かれている。ルーティング基板７５は、システムのシールドニーズに応じて、絶縁性又は導電性材料で形成することができると理解できる。

ケーブル６２は、ルーティング基板７５の形成の前又は後のいずれかに、これらの第２の末端８４で第２のコネクタ８６に終端される。ケーブル６２の第１の末端が第１のコネクタ５５、５７の端子に直接終端されるため、第２のコネクタ８６により、ケーブル６２はチップパッケージ８８に直接接続でき、その結果、信号ルーティング媒体としてマザーボード５３を実質的に又は完全にバイパスすることができる。このような例では、ルーティングアセンブリ７４及びマザーボード５３をホストデバイスハウジングに挿入する前に、ルーティングアセンブリ７４は、マザーボードに嵌合されてよく、ルーティングアセンブリ７４を、スタンドオフ９２などによりマザーボードから離間してもよい。図３及び３Ａは、チップパッケージ８８への接続を提供するように、第２のコネクタ８６、及びそれに付随するハウジング８７、並びに開口部７６内で上向きの嵌合面８９を図示している。第２のコネクタ８６が、チクレット形態で図示されており、その各々が、一対の信号導体と付随するドレイン線とのツイナックスケーブルを含む単一の信号伝送チャネルを収納する。第２のコネクタ８６は、基板９１又はマザーボード５３上に取り付けられた小サイズのレセプタクルコネクタと容易に嵌合する。第２のコネクタ８６及びその嵌合するレセプタクルコネクタ部は、開口部７６内に収まり、開口部７６の外側には不必要に突出しないように、寸法を小さくてしてもよい。

図４〜図５は、ケーブルの導体を回路基板又は類似の基板上の回路に接続するコネクタアセンブリ１００を図示している。コネクタアセンブリ１００は、第２のコネクタ及び第３のコネクタを含み、上述のルーティングアセンブリのバイパスと共に使用するために特に好適である。コネクタアセンブリ１００は、基板９１の表面１０２に接続して示されている。上面又は底面であり得る表面１０２は、好ましくは、はんだボールなどの形態の信号接点１０６、及び図示されるとおり、ストリップ又はトレース１１０と格子状に相互接続することによる接地バスの方法で共に接続され得る類似の接地接点１０８を含む、ボールグリッドアレイ（「ＢＧＡ」）として図５及び５Ｃに示される複数の接点を有する。

第３のコネクタ１０４は、１つ以上の個々のレセプタクル１１４であって、その各々がその中に第２のコネクタ８６のうちの１つを受容するレセプタクル１１４を形成するために互いに交差する、主壁１１２及び二次壁１１３により形成されるグリッド構成を有するとして考えられ得る誘電ハウジングを有する。ハウジングの二次壁１１３は、主壁１１２の高さ未満の高さを有するように見える。

理解されるように、第３のコネクタ１０４は、３つの端子の組毎に配列された導電端子１１６、１１８を含む。このような端子の組の各々は、２つの信号端子１１６を含み、付随する接地端子１１８は、単一のレセプタクル１１４内に収納され、端子の単一の組とチップパッケージ８８上の対応する回路との間に接続を形成する。レセプタクル端子１１６、１１８は、対応するケーブル６２の導体６２ａ、６２ｃに接続された第２のコネクタ８６の対応する端子と嵌合する。レセプタクル端子１１６、１１８は、仮想三角形を画定する各端子接触部の中心点から延在する仮想線を有する三角形パターンで配列されていると考えられてよい。（図５Ｂ）信号端子１１６及び接地端子１１８の上端部１１６ｃ、１１８ｃは、介在スペース１２０によって分離された平行な離間された経路に沿って延在すると示されている。図６、６Ｂ、及び７Ａに示すように、二次壁１１３は、これらの介在スペース１２０内に延在し、これらの介在スペース１２０を満たすように示されている。

信号端子１１６は、水平に延在するテール部１１６ｂを有し、テール部１１６ｂがＢＧＡ上の対向する対応する信号接点１０６に接触する。同様に、接地端子１１８もまた、テール部１１８ｂを有する。信号及び接地端子１１６、１１８は、レセプタクル１１４内にチップパッケージ表面１０２から垂直に延在する接触部１１６ａ、１１８ａを有する。信号及び接地端子接触部１１６ａ、１１８ａの裏面は、介在する二次壁１１３の対向面に当接することが好ましい。このようにして、二次壁１１３は、２つのコネクタ部８６、１０４を嵌合するときに端子接触部１１６ａ、１１８ａに加わる挿入力に応じて生じる（少なくとも水平方向の）たわみに耐えるため、端子接触部１１６ａ、１１８ａを補強する。このようにして図示された設計により、約４０グラムの挿入法線力を使用することが可能となる。端子１１６、１１８の直角性は、約１ｍｍのような小さいＢＧＡ間隔に対応することができる。図６Ｂに示すように、信号端子１１６は列状に配列されている。信号端子列は、接地端子１１８の介在列によって分離されている。隣接する一対の信号端子は、コネクタ１０４の主壁１１２によって互いに分離されている。

図８〜図１０は、雄プラグとして構成された第２のコネクタ８６の構造を図示している。図９及び９Ａに図示されるとおり、コネクタ８６は、互いに離間した一対の信号端子１２４を含む。信号端子１２４の間隔は、テール部１２４ｂ、１２５ｂに終端されたケーブル信号導体６２ａと同一の間隔が好ましい。第２のコネクタ８６はまた、ケーブル６２の接地導体６２ｃに終端された導電性接地端子１２５を含む。図示された接地端子１２５は、信号端子１２４よりも幅が大きく、信号端子と接地端子は、互いに向かい合い、コネクタ８６の全長にわたる、信号端子１２４とそれらに付随する接地端子１２５との間のブロードサイド結合を助長する。端子１２４、１２５は、それぞれ絶縁接続ブロック１２７、１２８によって所定位置で固定される。端子１２４、１２５の本体部は、コネクタの嵌合端において接触部１２４ａ、１２５ａの間に位置する最終介在スペース１３０を画定するため、外側屈曲を含むことが好ましい。

第２のコネクタ部８６は、接続ブロック１２７、１２８の周りに共に接続する２つの中空ハウジング部１３２ａ、１３２ｂを有する。一方の部分１３２ａは、中空キャップの性質を有し、ケーブル導体６２ａ、６２ｃの終端領域上に接続し、２つの接続ブロックの上部に係合する。他方の部分１３２ｂは、示されるとおり、端子接触部１２４ａ、１２５ａを封入するために、端子接触部１２４ａ、１２５ａの周囲に壁１３６として延在する中空スカート部の性質を有する。壁１３６は、一対の肩部１３８を画定するためにその外形がくぼんでおり、その一対の肩部は、プラグコネクタをその対応するレセプタクル１１４内に過挿入するのを防止するために協同するレセプタクル１１４を取り囲んでいる対向する停止面に係合する。

信号及び接地端子接触部１２４ａ、１２５ａは、示されるとおり、接続ブロック１３２ａ、１３２ｂから片持ち状に延在する。接触部１２４ａ、１２５ａは、レセプタクルコネクタ端子接触部間の介在スペースより大きい介在スペースによって分離される。図示された構造により、接触部１２４ａ、１２５ａは、外側に屈曲して、二次壁１１３を乗り越えて、レセプタクル１１４内の接触部１１６ａ，１１８ａに係合できるが、対向する端子に接触力をかける。コネクタハウジング底部１３２ｂは更に、介在スペース１３０と位置合わせして横方向に延在するスロット１３７を含む。スロット１３７は、二次壁１１３の外形を補完する方法で、先細りして２つの方向に分かれていてよく、これにより、第２のコネクタ８６が第３のコネクタ１０４と嵌合する場合、スロット１３７は、二次壁１１３と位置合わせされ、二次壁１１３上に配置されるため、第２のコネクタ８６と第３のコネクタ１０４との間に確実な係合を提供する助けとなり得る。

図１３は、コネクタアセンブリ１００の使用法のうちの１つの断面図であり、ヒートシンク９３がチップパッケージ８８（プロセッサ９０を含むことができる）に取り付けられている。プロセッサ９０は、マザーボード５３と嵌合した基板９１に取り付けられている。図示されたマザーボード５３は、基板９１と嵌合するために、はんだボール、及びマザーボード５３を通りマザーボード５３の下側にある接点まで垂直に延在する一連のビア１５３を使用する。第３のコネクタ１０４は、マザーボード５３に取り付けられ、第２のコネクタ８６は、第２のコネクタ８６の各々を対応するレセプタクル１１４と位置合わせするために構成されたキャリア１５０内で支持され、キャリア１５０は、クリップ１５１により保持される。したがって、理解されるように、第３のコネクタ１０４は、チップパッケージ８８に隣接して取り付けられ、チップパッケージ８８と通信する。ビア１５３は、回路基板トレースの使用に固有のインピーダンス問題を招くことなく、高速信号伝送用に最適化することができ、回路基板の６〜１８層を除去する手助けをする。コネクタアセンブリ１００の簡略化されたバージョンを、図１３の右側に示す。

理解されるように、コネクタアセンブリ１００は、示されている直列構成及び直角の第２のコネクタを含み、取り付けポイントの上方の高さが約１０ｍｍで、付随するケーブルには屈曲がある、低プロファイルに製造することができる。このように高さが低いと、第３のコネクタを、ルーティングアセンブリの高さを不必要に高くすることなく、基板又は支持マザーボード上の開口部７６の周囲内に配置できる。約４平方ミリメートルの個々のプラグコネクタの全体の設置面積が考えられる。各信号伝送チャネルの信号及び接地導体の三角形の配列は、ケーブル及びコネクタアセンブリを通って維持することができる。また、個々の第２のコネクタ８６の使用により、ヒートシンク９３上の空気流の使用を通じて、効果的な放熱が可能になり、またその構造により、ヒートシンク９３は、より大きな空間を有し、したがって大きくすることができる。

図示された構成は、１２〜２５ＧＨｚの信号周波数レートにて信号をそれから伝送するために、ＦＲ４回路基板材料を使用するシステムの場合より損失を著しく低くする（挿入損失の半分未満）ことが可能である。信号周波数範囲は周知のように、最大１００Ｇｂｐｓのデータレートを提供することができる（ＰＡＭ４符号化を使用）。

本明細書で提供される開示は、その好ましい例示的な実施形態の観点で特徴を説明している。添付の請求項の範囲及び趣旨の範囲内で、数多くの他の実施形態、修正、及び変形が、本開示の検討から当業者に想起されるであろう。

Claims (12)

1. 正面に配列された複数のコネクタポートと、
   該複数のコネクタポート内に配置された複数の第１のコネクタであって、該第１のコネクタの各々が、複数の第１の端子を含む、複数の第１のコネクタと、
   前記コネクタポートから第１の端部まで延在するルーティング基板と、
   該ルーティング基板内に配置された複数のケーブルであって、該ケーブルの各々が各々、第１の末端と第２の末端との間に延在する一対の導体を有し、前記ケーブルの各々が、ドレイン線を更に含み、前記第１の末端が、前記複数の第１の端子に接続され、複数のケーブルが、前記第１のコネクタの各々に接続されている、複数のケーブルと、
   該複数のケーブルの第２の末端に接続され、前記第１の端部に隣接して配置された、複数の第２のコネクタであって、該複数の第２のコネクタの各々が、第１の一対の信号端子と第１の接地端子とを含み、前記信号端子が、前記一対の導体に接続され、前記接地端子が、前記ドレイン線に接続されている、複数の第２のコネクタと、
   チップパッケージと通信し、かつ該チップパッケージに隣接して配置された、少なくとも１つの第３のコネクタであって、前記複数の第２のコネクタの各々に関連する、第２の一対の信号端子と第２の接地端子とを有する、少なくとも１つの第３のコネクタと、を備える、一体型ルーティングアセンブリ。
2. 前記複数のケーブルが、前記ルーティング基板内に埋め込まれ、該ルーティング基板が、導電性である、請求項１に記載の一体型ルーティングアセンブリ。
3. 前記第３のコネクタが、主壁と二次壁とを含むグリッド構成をとる誘電ハウジングを有する、請求項１に記載の一体型ルーティングアセンブリ。
4. 前記第２のコネクタの各々が、前記二次壁に沿って並んだスロットを備えたハウジングを有する、請求項３に記載の一体型ルーティングアセンブリ。
5. 前記二次壁が、前記主壁よりも低い、請求項３に記載の一体型ルーティングアセンブリ。
6. 挿入損失が、信号周波数が１２〜２５ＧＨｚでのＦＲ４回路基板の挿入損失の半分未満である、請求項１に記載の一体型ルーティングアセンブリ。
7. 前壁を有する金属ハウジングと、
   前記前壁に配列されたコネクタポートのアレイと、
   複数のコネクタポート内に配置された複数の第１のコネクタであって、該第１のコネクタの各々が、複数の第１の端子を含む、複数の第１のコネクタと、
   前記コネクタポートから第１の端部まで延在するルーティング基板と、
   該ルーティング基板内に配置された複数のケーブルであって、該ケーブルの各々が各々、第１の末端と第２の末端との間に延在する一対の導体を有し、前記ケーブルの各々が、ドレイン線を更に含み、前記第１の末端が、前記複数の第１の端子に接続され、複数のケーブルが、前記第１のコネクタの各々に接続されている、複数のケーブルと、
   該複数のケーブルの第２の末端に接続され、前記第１の端部に隣接して配置された、複数の第２のコネクタであって、該複数の第２のコネクタの各々が、第１の一対の信号端子と第１の接地端子とを含み、前記信号端子が、前記一対の導体に接続され、前記接地端子が、前記ドレイン線に接続されている、複数の第２のコネクタと、
   前記金属ハウジング内に配置され、第１の側のチップパッケージを支持するマザーボードと、
   該マザーボードの第２の側に取り付けられ、前記チップパッケージと通信する、複数の第３のコネクタであって、該複数の第３のコネクタの各々が、少なくとも１つの第２の一対の信号端子と少なくとも１つの第２の接地端子とを有し、前記複数の第２のコネクタが、前記複数の第３のコネクタに嵌合する、複数の第３のコネクタと、を備える、システム。
8. 前記アレイが、Ｎ行Ｍ列のアレイであり、Ｎ及びＭの両方が、少なくとも２以上であ る、請求項７に記載のシステム。
9. 前記少なくとも１つの第２の一対の信号端子及び少なくとも１つの第２の接地端子が、前記マザーボード内のビアに接続され、該ビアが、前記チップパッケージ内の基板 と通信する、請求項７に記載のシステム。
10. 前記ルーティング基板が、前記チップパッケージを取り囲むように延在する開口部を有する、請求項７に記載のシステム。
11. 前記複数のケーブルが、少なくとも２方向から前記開口部内に延在する、請求項１０に記載のシステム。
12. 前記複数のケーブルが、４方向から前記開口部内に延在する、請求項１１に記載のシステム。

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