JP2019501523A5 - - Google Patents

Download PDF

Info

Publication number
JP2019501523A5
JP2019501523A5 JP2018526557A JP2018526557A JP2019501523A5 JP 2019501523 A5 JP2019501523 A5 JP 2019501523A5 JP 2018526557 A JP2018526557 A JP 2018526557A JP 2018526557 A JP2018526557 A JP 2018526557A JP 2019501523 A5 JP2019501523 A5 JP 2019501523A5
Authority
JP
Japan
Prior art keywords
single crystal
crystal semiconductor
handle wafer
wafer
semiconductor handle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018526557A
Other languages
English (en)
Other versions
JP6749394B2 (ja
JP2019501523A (ja
Filing date
Publication date
Application filed filed Critical
Priority claimed from PCT/US2016/062050 external-priority patent/WO2017087393A1/en
Publication of JP2019501523A publication Critical patent/JP2019501523A/ja
Publication of JP2019501523A5 publication Critical patent/JP2019501523A5/ja
Application granted granted Critical
Publication of JP6749394B2 publication Critical patent/JP6749394B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

半導体ウェハは通常、後続の手順において、ウェハの適切な方向付けするための1つ以上の平らな部分又はノッチを有するように切り落とされて、削られた単結晶インゴット(例えば、シリコンインゴット)から作られる。そして、インゴットは、各ウェハへ薄く切られる。本明細書では、シリコン(ケイ素)から構成される半導体ウェハを参照するが、別の材料が半導体ウェハ、例えば、ゲルマニウム、炭化ケイ素、シリコンゲルマニウム、ガリウムヒ素及び窒化ガリウム又はリン化インジウムのようなIII族元素とV族元素の他の合金、又は硫化カドミウム又は酸化亜鉛のようなII族元素とIV族元素の他の合金を作るために使用されてもよい。
本発明はさらに、多層構造を準備する方法に関しており、その方法は、
単結晶半導体ハンドルウェハの裏面にホウ素ドープシリコンの層を堆積させる第1工程と、
前記単結晶半導体ハンドルウェハの前面を単結晶半導体ドナーウェハの前面に結合し、それにより結合構造を形成する第2工程と、
前記単結晶半導体ドナーウェハの劈開面で結合構造を機械的に切断し、それによって前記単結晶半導体ハンドルウェハの裏面と接する前記ホウ素ドープシリコンの層と、前記単結晶半導体ハンドルウェハと、前記単結晶半導体ハンドルウェハの前面と接する誘電体層と、露出面を有する単結晶半導体素子層と、を有する劈開構造を準備する第3工程と、
前記単結晶半導体素子層の前記露出面を、30ミクロメータ×30ミクロメータの表面領域にわたる、約2オングストローム以下の二乗平均表面粗さまで平滑化し、それによって多層構造を準備する第4工程と、を有する方法であって、
第1工程では、
前記単結晶半導体ハンドルウェハは、
一方の面が前記単結晶半導体ハンドルウェハの裏面であり、もう一方の面が前記単結晶半導体ハンドルウェハの前面である、2つの平行な主な面と、
前記単結晶半導体ハンドルウェハの前記前面と前記裏面とをあわせる周端部と、
前記単結晶半導体ハンドルウェハの前記前面と前記裏面とに垂直な中心軸と
前記半導体ハンドル基板の前記前面と前記裏面との間のバルク領域と、を有しており、
前記第2工程では、
前記単結晶半導体ドナーウェハは、
一方の面が前記単結晶半導体ドナーウェハの前記前面であり、もう一方の面が前記単結晶半導体ドナーウェハの前記裏面である、通常平行な2つの主な面と、
前記単結晶半導体ドナーウェハの前記前面と前記裏面とをあわせる周端部と、
前記単結晶半導体ドナーウェハの前記前面と前記裏面との間のバルク領域と、を有しており、
さらに、前記単結晶半導体ドナーウェハの前記前面は誘電体層を有しており、
前記バルク領域は劈開面を有する、
多層構造を準備する方法。
本発明の方法のある実施形態において、図1Aと図1Bを参照すると、応力層20は、単結晶半導体ハンドルウェハ10の裏面14に堆積する。応力層20は、ハンドルウェハ10に安定した引張り応力をもたらすことができる材料であり、望ましくない汚染物(例えば、有機物、金属)を発生させない。ある実施形態において、応力層20は二酸化ケイ素SiOを有する。ある実施形態で、応力層20は窒化ケイ素Siを有する。ある実施形態で、応力層20は、SiO成分を含む酸窒化ケイ素を有しており、xは0から3の間の値、例えば、0.1から3の間、又は0.1から2.9の間の値を有し、yは、0から2までの値、例えば、0.1から2の間、又は0.1から1.9の間の間を有する。ある実施形態で、応力層20は、炭化ケイ素多結晶SiCを有する。ある実施形態で、応力層20は、炭化ドープシリコン、CドープSiを有する。ある実施形態で、応力層20は、ホウ素ドープシリコン、BドープSiを有する。
ある実施形態において、応力層20は、二酸化ケイ素(SiO)を含む。ある実施形態で、二酸化ケイ素(SiO)を含む応力層20は、物理気相成長(PVD)、化学気相成長(CVD)、プラズマ化学気相成長(PECVD)若しくは低圧化学気相成長(LPCVD)によって単結晶半導体ハンドルウェハ10の裏面14に堆積される。LPCVD又はPECVD用のシリコン前駆物質は、テトラオルトシリケート(TEOS)、メチルシラン、四水素化ケイ素(シラン)、トリシラン、ジシラン、ペンタシラン、ネオペンタシラン、テトラシラン、ジクロロシラン(SiHCl)、四塩化ケイ素(SiCl)等を含む。酸素ガス又はオゾンガスは、二酸化ケイ素応力層が成長するための適切な酸素源である。成長温度は、例えば、約200℃と約1200℃の間、約200℃と約700℃との間、約200℃と約500℃との間のように、約20℃と約1200℃との間である。応力層は、例えば、約10−11Torr(約1×10−9Pa)から760Torr(約101kPa)の間、又は約1Torr(約0.13kPa)から約400Torr(約53.3kPa)の間、望ましくは約10Torr(約1.33kPa)から約80Torr(約10.67kPa)の間の減圧下で形成され得る。ある実施形態で、単結晶半導体ハンドルウェハ10の裏面14に堆積した二酸化ケイ素を有する応力層20は、単結晶半導体ハンドルウェハ10の中心軸18に沿って測定すると、例えば、約1000オングストロームと約5000オングストロームとの間の厚さを有するように、単結晶半導体ハンドルウェハ10の中心軸18に沿って測定すると、約1000オングストロームと約20,000オングストロームとの間の厚さを有する。
ある実施形態で、応力層20はホウ素ドープシリコンを有する。ホウ素ドープシリコンを有する応力層20は、物理気相成長(PVD)、化学気相成長(CVD)、プラズマ化学気相成長(PECVD)、若しくは低圧化学気相成長(LPCVD)によって、単結晶半導体ハンドルウェハ10の裏面14に堆積され得る。LPCVD又はPECVDのためのシリコン前駆物質は、メチルシラン、四水素化ケイ素(シラン)、トリシラン、ジシラン、ペンタシラン、ネオペンタシラン、テトラシラン、ジクロロシラン(SiHCl)、四塩化ケイ素(SiCl)等を含む。ホウ素前駆物質は、ジボラン、三塩化ホウ素、1,3,5−トリ(N−メチル)ボラジンを含む。温度成長は、約200℃と約1200℃との間、例えば、約200℃と約1150℃との間であり得る。ある実施形態において、単結晶半導体ハンドルウェハ10の裏面14に堆積したホウ素ドープシリコンを有する応力層20は、約1×1017アトム/cmと約1×1022アトム/cmの間、例えば、約1×1018アトム/cmと約1×1021アトム/cmの間のドーパント濃度を有する。応力層は、約10−11Torr(約1×10−9Pa)と約760Torr(約101kPa)の間、又は、約1Torr(約0.13kPa)と約400Torr(約53.3kPa)の間、望ましくは約10Torr(約1.33kPa)と約80Torr(約10.67kPa)の間のような減圧圧力下で形成され得る。ある実施形態で、単結晶半導体ハンドルウェハ10の裏面14に堆積したホウ素ドープシリコンを有する応力層20は、単結晶半導体ハンドルウェハ10の中心軸18に沿って測定すると、例えば、約1000オングストロームと約20,000オングストロームとの間の厚さを有するように、単結晶半導体ハンドルウェハ10の中心軸18に沿って測定すると、約5000オングストロームと約50,000オングストロームとの間の厚さを有する。
単結晶半導体ドナーウェハ30は、酸化、埋め込み及びポスト埋め込み洗浄を含む基本的な処理工程の対象だった。つまり、単結晶半導体ドナーウェハ30はさらに、劈開面40と単結晶半導体ドナーウェハ30の前面32と接する誘電体層42を有する。適切な誘電体層は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化バリウム、及びそれらの組み合わせの中から選ばれた材料を有し得る。ある実施形態では、誘電体層は、少なくとも約5ナノメータの厚さ、少なくとも約10ナノメータの厚さ、例えば、約10ナノメータと約10,000ナノメータの間、約10ナノメータと約5,000ナノメータの間、50ナノメータと約400ナノメータの間であるか又は約100ナノメータと約400ナノメータの間、例えば、50ナノメータ、100ナノメータ、若しくは200ナノメータであるか又は約100ナノメータと約800ナノメータ、例えば約600ナノメータの厚さを有する。
ある実施形態で、誘電体層は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素及びそれらの組み合わせを有するグループから選択された1つ以上の絶縁材料を有する。ある実施形態で、誘電体層は、少なくとも約5ナノメータの厚さ、少なくとも約10ナノメータの厚さ、例えば約10ナノメータと約10,000ナノメータの間、約10ナノメータと約5,000ナノメータとの間、50ナノメータと約400ナノメータとの間であるか又は約100ナノメータと約400ナノメータの間、例えば、約50ナノメータ、100ナノメータ、若しくは200ナノメータであるか又は約100ナノメータと約800ナノメータ、例えば約600ナノメータの厚さを有する。
ある実施形態において、誘電体層は、絶縁体材料の多層を有する。絶縁体層は、2つ、3つ若しくはそれ以上の絶縁体層を有する。各絶縁体層は、二酸化ケイ素、酸窒化ケイ素、窒化ケイ素、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化バリウム及びそれらの組み合わせの中から選択された材料を有し得る。ある実施形態において、各絶縁体層は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、及びそれらの組み合わせの中から選択された材料を有し得る。各絶縁体層は、少なくとも約5ナノメータの厚さ、少なくとも約10ナノメータの厚さ、例えば、約10ナノメータと約10,000ナノメータの間、約10ナノメータと約5,000ナノメータ、50ナノメータと約400ナノメータとの間であるか又は約100ナノメータと約400ナノメータの間、例えば、約50ナノメータ、100ナノメータ若しくは200ナノメータであるか又は約100ナノメータと約800ナノメータ、例えば約600ナノメータの厚さを有する。
任意ではあるが、裏面の層は、多層構造の最終使用の要求次第で、除去されてもよいし、ハンドルウェハに残されたままでもよい。裏面の層は単結晶半導体素子層62を平滑化した後に除去されることが望ましい。単結晶半導体素子層62が平滑化されると、裏面応力層を除去しても、表面粗さは変化しない。例えば、二酸化ケイ素層は、プラズマエッチング又は(従来のウェハ洗浄ツールにおいて5%から49%vol.密度のHF溶液のような)ウェットエッチを用いて除去され得る。

Claims (49)

  1. 単結晶半導体ハンドルウェハの裏面に二酸化ケイ素の層を堆積させる第1工程と、
    前記単結晶半導体ハンドルウェハの前面を単結晶半導体ドナーウェハの前面に結合し、それにより結合構造を形成する第2工程と、
    前記単結晶半導体ドナーウェハの劈開面で結合構造を機械的に切断し、それによって前記単結晶半導体ハンドルウェハの裏面と接する前記二酸化ケイ素の層と、前記単結晶半導体ハンドルウェハと、前記単結晶半導体ハンドルウェハの前面と接する誘電体層と、露出面を有する単結晶半導体素子層と、を有する劈開構造を準備する第3工程と、
    前記単結晶半導体素子層の前記露出面を、30ミクロメータ×30ミクロメータの表面領域にわたる、約2オングストローム以下の二乗平均表面粗さまで平滑化し、それによって多層構造を準備する第4工程と、を有する方法であって、
    第1工程では、
    前記単結晶半導体ハンドルウェハは、
    一方の面が前記単結晶半導体ハンドルウェハの裏面であり、もう一方の面が前記単結晶半導体ハンドルウェハの前面である、2つの平行な主な面と、
    前記単結晶半導体ハンドルウェハの前記前面と前記裏面とをあわせる周端部と、
    前記単結晶半導体ハンドルウェハの前記前面と前記裏面とに垂直な中心軸と
    前記半導体ハンドルウェハの前記前面と前記裏面との間のバルク領域と、を有しており、
    前記単結晶半導体ハンドルウェハは、シリコン、炭化ケイ素、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ヒ化インジウムガリウム、ゲルマニウム及びそれらの組み合わせを含むグループから選択された材料を備えており、
    前記第2工程では、
    前記単結晶半導体ドナーウェハは、
    一方の面が前記単結晶半導体ドナーウェハの前記前面であり、もう一方の面が前記単結晶半導体ドナーウェハの前記裏面である、通常平行な2つの主な面と、
    前記単結晶半導体ドナーウェハの前記前面と前記裏面とをあわせる周端部と、
    前記単結晶半導体ドナーウェハの前記前面と前記裏面との間のバルク領域と、を有しており、
    さらに、前記単結晶半導体ドナーウェハの前記前面は誘電体層を有しており、
    前記バルク領域は劈開面を有し、
    前記結合構造は、前記単結晶半導体ハンドルウェハの前記裏面に堆積された前記二酸化ケイ素の層、前記単結晶半導体ハンドルウェハ、前記単結晶半導体ハンドルウェハの前記前面に接する前記誘電体層、及び前記単結晶半導体ドナーウェハを備えている、多層構造を準備する方法。
  2. 前記単結晶半導体ドナーウェハは、チョクラルスキー法又はフロートゾーン法によって成長した単結晶シリコンインゴットからスライスされた単結晶シリコンを有する請求項1に記載の方法。
  3. 前記単結晶半導体ハンドルウェハの前記裏面に堆積された前記二酸化ケイ素の層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約1000オングストロームと約20,000オングストロームとの間の厚さを有する請求項1に記載の方法。
  4. 前記単結晶半導体ハンドルウェハの前記裏面に堆積された前記二酸化ケイ素の層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約1000オングストロームと約5000オングストロームとの間の厚さを有する請求項1に記載の方法。
  5. 前記単結晶半導体ハンドルウェハの前記裏面に前記二酸化ケイ素の層が堆積するのと同時に、前記単結晶半導体ハンドルウェハの前記前面に二酸化ケイ素の層を堆積させる方法であって、
    前記第2工程である結合工程に先立って、前記単結晶半導体ハンドルウェハの前記前面に堆積した前記二酸化ケイ素の層を除去する工程を有する請求項1に記載の方法。
  6. 前記単結晶半導体素子層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約40オングストロームと約1000オングストロームの間の厚さを有する請求項1に記載の方法。
  7. 前記単結晶半導体素子層は、単結晶シリコンを有する請求項1に記載の方法。
  8. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約1.5オングストローム以下の二乗平均表面粗さまで平滑化される請求項1に記載の方法。
  9. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約1.0オングストローム以下の二乗平均表面粗さまで平滑化される請求項1に記載の方法。
  10. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約0.8オングストロームと約1.2オングストロームとの間の二乗平均表面粗さまで平滑化される請求項1に記載の方法。
  11. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約0.8オングストロームと約1.0オングストロームとの間の二乗平均表面粗さまで平滑化される請求項1に記載の方法。
  12. 前記単結晶半導体素子層は、エピタキシャル平滑化によって平滑化される請求項1に記載の方法。
  13. 単結晶半導体ハンドルウェハの裏面に窒化ケイ素の層を堆積させる第1工程と、
    前記単結晶半導体ハンドルウェハの前面を単結晶半導体ドナーウェハの前面に結合し、それにより結合構造を形成する第2工程と、
    前記単結晶半導体ドナーウェハの劈開面で結合構造を機械的に切断し、それによって前記単結晶半導体ハンドルウェハの裏面と接する前記窒化ケイ素の層と、前記単結晶半導体ハンドルウェハと、前記単結晶半導体ハンドルウェハの前面と接する誘電体層と、露出面を有する単結晶半導体素子層と、を有する劈開構造を準備する第3工程と、
    前記単結晶半導体素子層の前記露出面を、30ミクロメータ×30ミクロメータの表面領域にわたる、約2オングストローム以下の二乗平均表面粗さまで平滑化し、それによって多層構造を準備する第4工程と、を有する方法であって、
    第1工程では、
    前記単結晶半導体ハンドルウェハは、
    一方の面が前記単結晶半導体ハンドルウェハの裏面であり、もう一方の面が前記単結晶半導体ハンドルウェハの前面である、2つの平行な主な面と、
    前記単結晶半導体ハンドルウェハの前記前面と前記裏面とをあわせる周端部と、
    前記単結晶半導体ハンドルウェハの前記前面と前記裏面とに垂直な中心軸と
    前記半導体ハンドルウェハの前記前面と前記裏面との間のバルク領域と、を有しており、
    前記単結晶半導体ハンドルウェハは、シリコン、炭化ケイ素、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ヒ化インジウムガリウム、ゲルマニウム及びそれらの組み合わせを含むグループから選択された材料を備えており、
    前記第2工程では、
    前記単結晶半導体ドナーウェハは、
    一方の面が前記単結晶半導体ドナーウェハの前記前面であり、もう一方の面が前記単結晶半導体ドナーウェハの前記裏面である、通常平行な2つの主な面と、
    前記単結晶半導体ドナーウェハの前記前面と前記裏面とをあわせる周端部と、
    前記単結晶半導体ドナーウェハの前記前面と前記裏面との間のバルク領域と、を有しており、
    さらに、前記単結晶半導体ドナーウェハの前記前面は誘電体層を有しており、
    前記バルク領域は劈開面を有し、
    前記結合構造は、前記単結晶半導体ハンドルウェハの前記裏面に堆積された前記窒化ケイ素の層、前記単結晶半導体ハンドルウェハ、前記単結晶半導体ハンドルウェハの前記前面に接する前記誘電体層、及び前記単結晶半導体ドナーウェハを備えている、多層構造を準備する方法。
  14. 前記単結晶半導体ハンドルウェハは、チョクラルスキー法又はフロートゾーン法によって成長した単結晶シリコンインゴットからスライスされた単結晶シリコンウェハを有する請求項13に記載の方法。
  15. 前記単結晶半導体ハンドルウェハの前記裏面に堆積した前記窒化ケイ素の層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約500オングストロームと約20,000オングストロームとの間の厚さを有する請求項13に記載の方法。
  16. 前記単結晶半導体ハンドルウェハの前記裏面に堆積した前記窒化ケイ素の層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約1000オングストロームと約5000オングストロームとの間の厚さを有する請求項13に記載の方法。
  17. 前記単結晶半導体素子層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約40オングストロームと約1000オングストロームとの間の厚さを有する請求項13に記載の方法。
  18. 前記単結晶半導体素子層は、単結晶シリコンを有する請求項13に記載の方法。
  19. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約1.5オングストローム以下の二乗平均表面粗さまで平滑される請求項13に記載の方法。
  20. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約1.0オングストローム以下の二乗平均表面粗さまで平滑される請求項13に記載の方法。
  21. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約0.8オングストロームと約1.2オングストロームの間の二乗平均表面粗さまで平滑化される請求項13に記載の方法。
  22. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約0.8オングストロームと約1.0オングストロームの間の二乗平均表面粗さまで平滑化される請求項13に記載の方法。
  23. 前記単結晶半導体素子層の前記露出面は、エピタキシャル平滑化によって平滑化される請求項13に記載の方法。
  24. 単結晶半導体ハンドルウェハの裏面に多結晶炭化ケイ素の層を堆積させる第1工程と、
    前記単結晶半導体ハンドルウェハの前面を単結晶半導体ドナーウェハの前面に結合し、それにより結合構造を形成する第2工程と、
    前記単結晶半導体ドナーウェハの劈開面で結合構造を機械的に切断し、それによって前記単結晶半導体ハンドルウェハの裏面と接する前記多結晶炭化ケイ素の層又は炭素ドープケイ素の層と、前記単結晶半導体ハンドルウェハと、前記単結晶半導体ハンドルウェハの前面と接する誘電体層と、露出面を有する単結晶半導体素子層と、を有する劈開構造を準備する第3工程と、
    前記単結晶半導体素子層の前記露出面を、30ミクロメータ×30ミクロメータの表面領域にわたる、約2オングストローム以下の二乗平均表面粗さまで平滑化し、それによって多層構造を準備する第4工程と、を有する方法であって、
    第1工程では、
    前記単結晶半導体ハンドルウェハは、
    一方の面が前記単結晶半導体ハンドルウェハの裏面であり、もう一方の面が前記単結晶半導体ハンドルウェハの前面である、2つの平行な主な面と、
    前記単結晶半導体ハンドルウェハの前記前面と前記裏面とをあわせる周端部と、
    前記単結晶半導体ハンドルウェハの前記前面と前記裏面とに垂直な中心軸と
    前記半導体ハンドルウェハの前記前面と前記裏面との間のバルク領域と、を有しており、
    前記単結晶半導体ハンドルウェハは、シリコン、炭化ケイ素、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ヒ化インジウムガリウム、ゲルマニウム及びそれらの組み合わせを含むグループから選択された材料を備えており、
    前記第2工程では、
    前記単結晶半導体ドナーウェハは、
    一方の面が前記単結晶半導体ドナーウェハの前記前面であり、もう一方の面が前記単結晶半導体ドナーウェハの前記裏面である、通常平行な2つの主な面と、
    前記単結晶半導体ドナーウェハの前記前面と前記裏面とをあわせる周端部と、
    前記単結晶半導体ドナーウェハの前記前面と前記裏面との間のバルク領域と、を有しており、
    さらに、前記単結晶半導体ドナーウェハの前記前面は誘電体層を有しており、
    前記バルク領域は劈開面を有しており、
    前記結合構造は、前記単結晶半導体ハンドルウェハの前記裏面に堆積された前記多結晶炭化ケイ素の層、前記単結晶半導体ハンドルウェハ、前記単結晶半導体ハンドルウェハの前記前面に接する前記誘電体層、及び前記単結晶半導体ドナーウェハを備えている、多層構造を準備する方法。
  25. 前記多結晶炭化ケイ素の層は、原子ベースで約5%の炭素濃度と約50%の炭素濃度の間の炭素を有する請求項24に記載の方法。
  26. 前記単結晶半導体ハンドルウェハは、チョクラルスキー法とフロートゾーン法によって成長した単結晶シリコンインゴットからスライスされた単結晶シリコンウェハを有する請求項24に記載の方法。
  27. 前記単結晶半導体ハンドルウェハの前記裏面に堆積した前記多結晶炭化ケイ素の層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約500オングストロームと約50,000オングストロームとの間の厚さを有する請求項24に記載の方法。
  28. 前記単結晶半導体ハンドルウェハの前記裏面に堆積した前記多結晶炭化ケイ素の層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約500オングストロームと約20,000オングストロームとの間の厚さを有する請求項24に記載の方法。
  29. 前記単結晶半導体ハンドルウェハの前記裏面に堆積した前記多結晶炭化ケイ素の層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約500オングストロームと約5,000オングストロームとの間の厚さを有する請求項24に記載の方法。
  30. 前記単結晶半導体ハンドルウェハの前記裏面に堆積した前記多結晶炭化ケイ素の層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約40オングストロームと約1000オングストロームとの間の厚さを有する請求項24に記載の方法。
  31. 前記単結晶半導体素子層は、単結晶シリコンを有する請求項24に記載の方法。
  32. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約1.5オングストローム以下の二乗平均表面粗さまで平滑される請求項24に記載の方法。
  33. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約1.0オングストローム以下の二乗平均表面粗さまで平滑される請求項24に記載の方法。
  34. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約0.8オングストロームと約1.2オングストロームの間の二乗平均表面粗さまで平滑される請求項24に記載の方法。
  35. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約0.8オングストロームと約1.0オングストロームの間の二乗平均表面粗さまで平滑される請求項24に記載の方法。
  36. 前記単結晶半導体素子層は、エピタキシャル平滑化によって平滑化される請求項24に記載の方法。
  37. 単結晶半導体ハンドルウェハの裏面にホウ素ドープシリコンの層を堆積させる第1工程と、
    前記単結晶半導体ハンドルウェハの前面を単結晶半導体ドナーウェハの前面に結合し、それにより結合構造を形成する第2工程と、
    前記単結晶半導体ドナーウェハの劈開面で結合構造を機械的に切断し、それによって前記単結晶半導体ハンドルウェハの裏面と接する前記ホウ素ドープシリコンの層と、前記単結晶半導体ハンドルウェハと、前記単結晶半導体ハンドルウェハの前面と接する誘電体層と、露出面を有する単結晶半導体素子層と、を有する劈開構造を準備する第3工程と、
    前記単結晶半導体素子層の前記露出面を、30ミクロメータ×30ミクロメータの表面領域にわたる、約2オングストローム以下の二乗平均表面粗さまで平滑化し、それによって多層構造を準備する第4工程と、を有する方法であって、
    第1工程では、
    前記単結晶半導体ハンドルウェハは、
    一方の面が前記単結晶半導体ハンドルウェハの裏面であり、もう一方の面が前記単結晶半導体ハンドルウェハの前面である、2つの平行な主な面と、
    前記単結晶半導体ハンドルウェハの前記前面と前記裏面とをあわせる周端部と、
    前記単結晶半導体ハンドルウェハの前記前面と前記裏面とに垂直な中心軸と
    前記半導体ハンドルウェハの前記前面と前記裏面との間のバルク領域と、を有しており、
    前記単結晶半導体ハンドルウェハは、シリコン、炭化ケイ素、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ヒ化インジウムガリウム、ゲルマニウム及びそれらの組み合わせを含むグループから選択された材料を備えており、
    前記第2工程では、
    前記単結晶半導体ドナーウェハは、
    一方の面が前記単結晶半導体ドナーウェハの前記前面であり、もう一方の面が前記単結晶半導体ドナーウェハの前記裏面である、通常平行な2つの主な面と、
    前記単結晶半導体ドナーウェハの前記前面と前記裏面とをあわせる周端部と、
    前記単結晶半導体ドナーウェハの前記前面と前記裏面との間のバルク領域と、を有しており、
    さらに、前記単結晶半導体ドナーウェハの前記前面は誘電体層を有しており、
    前記バルク領域は劈開面を有しており、
    前記結合構造は、前記単結晶半導体ハンドルウェハの前記裏面に堆積された前記ホウ素ドープシリコンの層、前記単結晶半導体ハンドルウェハ、前記単結晶半導体ハンドルウェハの前記前面に接する前記誘電体層、及び前記単結晶半導体ドナーウェハを備えている、多層構造を準備する方法。
  38. 前記単結晶半導体ハンドルウェハは、チョクラルスキー法とフロートゾーン法によって成長した単結晶シリコンインゴットからスライスされた単結晶シリコンウェハを有する請求項37に記載の方法。
  39. 前記単結晶半導体ハンドルウェハの前記裏面に堆積した前記ホウ素ドープシリコンの層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約500オングストロームと約50,000オングストロームとの間の厚さを有する請求項37に記載の方法。
  40. 前記単結晶半導体ハンドルウェハの前記裏面に堆積した前記ホウ素ドープシリコンの層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約1000オングストロームと約20,000オングストロームとの間の厚さを有する請求項37に記載の方法。
  41. 前記単結晶半導体ハンドルウェハの前記裏面に堆積した前記ホウ素ドープシリコンの層は、約1×10 17 アトム/cm と約1×10 22 アトム/cm の間のホウ素ドーパント濃度を有する請求項37に記載の方法。
  42. 前記単結晶半導体ハンドルウェハの前記裏面に堆積した前記ホウ素ドープシリコンの層は、約1×10 18 アトム/cm と約1×10 21 アトム/cm の間のホウ素ドーパント濃度を有する請求項37に記載の方法。
  43. 前記単結晶半導体素子層は、前記単結晶半導体ハンドルウェハの前記中心軸に沿って測定すると、約40オングストロームと約1000オングストロームの間のである請求項37に記載の方法。
  44. 前記単結晶半導体素子層は、単結晶シリコンを有する請求項37に記載の方法。
  45. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約1.5オングストローム以下の二乗平均表面粗さまで平滑される請求項37に記載の方法。
  46. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約1.0オングストローム以下の二乗平均表面粗さまで平滑される請求項37に記載の方法。
  47. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約0.8オングストロームと約1.2オングストロームとの間の二乗平均表面粗さまで平滑される請求項37に記載の方法。
  48. 前記単結晶半導体素子層の前記露出面は、30ミクロメータ×30ミクロメータの表面領域にわたる、約0.8オングストロームと約1.0オングストロームとの間の二乗平均表面粗さまで平滑される請求項37に記載の方法。
  49. 前記単結晶半導体素子層の前記露出面は、エピタキシャル平滑化によって平滑化される請求項37に記載の方法。
JP2018526557A 2015-11-20 2016-11-15 滑らかな半導体表面の製造方法 Active JP6749394B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562257764P 2015-11-20 2015-11-20
US62/257,764 2015-11-20
PCT/US2016/062050 WO2017087393A1 (en) 2015-11-20 2016-11-15 Manufacturing method of smoothing a semiconductor surface

Publications (3)

Publication Number Publication Date
JP2019501523A JP2019501523A (ja) 2019-01-17
JP2019501523A5 true JP2019501523A5 (ja) 2020-01-23
JP6749394B2 JP6749394B2 (ja) 2020-09-02

Family

ID=57485896

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018526557A Active JP6749394B2 (ja) 2015-11-20 2016-11-15 滑らかな半導体表面の製造方法

Country Status (7)

Country Link
US (4) US10529616B2 (ja)
EP (1) EP3378094B1 (ja)
JP (1) JP6749394B2 (ja)
CN (2) CN108780776B (ja)
SG (2) SG11201804271QA (ja)
TW (2) TWI626690B (ja)
WO (1) WO2017087393A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110838463A (zh) * 2018-08-17 2020-02-25 胡兵 一种半导体衬底、将衬底层与其上功能层分离的方法
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
US10014311B2 (en) * 2016-10-17 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells, methods of forming polysilicon, elevationally-extending strings of memory cells individually comprising a programmable charge storage transistor, and electronic components comprising polysilicon
CN117038572A (zh) 2017-07-14 2023-11-10 太阳能爱迪生半导体有限公司 绝缘体上半导体结构的制造方法
US10916416B2 (en) * 2017-11-14 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor wafer with modified surface and fabrication method thereof
SG11202009989YA (en) * 2018-04-27 2020-11-27 Globalwafers Co Ltd Light assisted platelet formation facilitating layer transfer from a semiconductor donor substrate
US11414782B2 (en) 2019-01-13 2022-08-16 Bing Hu Method of separating a film from a main body of a crystalline object
CN115279954A (zh) * 2020-03-12 2022-11-01 尤米科尔公司 重掺杂n型锗
US20220216048A1 (en) * 2021-01-06 2022-07-07 Applied Materials, Inc. Doped silicon nitride for 3d nand
CN113483722B (zh) * 2021-08-24 2024-01-26 西安奕斯伟材料科技股份有限公司 硅片边缘粗糙度检测治具及检测方法

Family Cites Families (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3909304A (en) 1974-05-03 1975-09-30 Western Electric Co Method of doping a semiconductor body
US4501060A (en) 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JPH0648686B2 (ja) 1988-03-30 1994-06-22 新日本製鐵株式会社 ゲッタリング能力の優れたシリコンウェーハおよびその製造方法
JPH06105691B2 (ja) 1988-09-29 1994-12-21 株式会社富士電機総合研究所 炭素添加非晶質シリコン薄膜の製造方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US5461250A (en) 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
JP3542376B2 (ja) 1994-04-08 2004-07-14 キヤノン株式会社 半導体基板の製造方法
US6043138A (en) 1996-09-16 2000-03-28 Advanced Micro Devices, Inc. Multi-step polysilicon deposition process for boron penetration inhibition
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
FR2765393B1 (fr) 1997-06-25 2001-11-30 France Telecom Procede de gravure d'une couche de si1-xgex polycristallin ou d'un empilement d'une couche de si1-xgex polycristallin et d'une couche de si polycristallin, et son application a la microelectronique
US6068928A (en) 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
US6479166B1 (en) 1998-10-06 2002-11-12 Case Western Reserve University Large area polysilicon films with predetermined stress characteristics and method for producing same
JP2000349264A (ja) * 1998-12-04 2000-12-15 Canon Inc 半導体ウエハの製造方法、使用方法および利用方法
JP4313874B2 (ja) 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
JP3911901B2 (ja) * 1999-04-09 2007-05-09 信越半導体株式会社 Soiウエーハおよびsoiウエーハの製造方法
US6287941B1 (en) 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
US6204205B1 (en) 1999-07-06 2001-03-20 Taiwan Semiconductor Manufacturing Company Using H2anneal to improve the electrical characteristics of gate oxide
US6326285B1 (en) 2000-02-24 2001-12-04 International Business Machines Corporation Simultaneous multiple silicon on insulator (SOI) wafer production
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
JP4463957B2 (ja) 2000-09-20 2010-05-19 信越半導体株式会社 シリコンウエーハの製造方法およびシリコンウエーハ
US6448152B1 (en) * 2001-02-20 2002-09-10 Silicon Genesis Corporation Method and system for generating a plurality of donor wafers and handle wafers prior to an order being placed by a customer
US20050026432A1 (en) * 2001-04-17 2005-02-03 Atwater Harry A. Wafer bonded epitaxial templates for silicon heterostructures
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US6562703B1 (en) 2002-03-13 2003-05-13 Sharp Laboratories Of America, Inc. Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US7057234B2 (en) 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
US6770504B2 (en) * 2003-01-06 2004-08-03 Honeywell International Inc. Methods and structure for improving wafer bow control
DE602004020181D1 (de) 2003-01-07 2009-05-07 Soitec Silicon On Insulator Recycling eines wafers mit einer mehrschichtstruktur nach dem abnehmen einer dünnen schicht
US7005160B2 (en) 2003-04-24 2006-02-28 Asm America, Inc. Methods for depositing polycrystalline films with engineered grain structures
WO2005024925A1 (ja) * 2003-09-05 2005-03-17 Sumco Corporation Soiウェーハの作製方法
CN1856873A (zh) 2003-09-26 2006-11-01 卢万天主教大学 制造具有降低的欧姆损耗的多层半导体结构的方法
US6992025B2 (en) 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US7018882B2 (en) 2004-03-23 2006-03-28 Sharp Laboratories Of America, Inc. Method to form local “silicon-on-nothing” or “silicon-on-insulator” wafers with tensile-strained silicon
US7279400B2 (en) 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
DE102004041378B4 (de) 2004-08-26 2010-07-08 Siltronic Ag Halbleiterscheibe mit Schichtstruktur mit geringem Warp und Bow sowie Verfahren zu ihrer Herstellung
EP1792339A1 (en) 2004-09-21 2007-06-06 S.O.I.Tec Silicon on Insulator Technologies Method for obtaining a thin layer by implementing co-implantation and subsequent implantation
JP2006114847A (ja) * 2004-10-18 2006-04-27 Sony Corp 半導体装置、及び貼り合わせ基板の製造方法
WO2006047264A1 (en) 2004-10-21 2006-05-04 Advanced Neuromodulation Systems, Inc. Peripheral nerve stimulation to treat auditory dysfunction
US20090011236A1 (en) 2005-02-25 2009-01-08 Mitsubishi Chemical Process for Continuous Production of Polyester, Polyester Prepolymer Granule and Polyester
JP2008532317A (ja) * 2005-02-28 2008-08-14 シリコン・ジェネシス・コーポレーション レイヤ転送プロセス用の基板強化方法および結果のデバイス
US7388278B2 (en) * 2005-03-24 2008-06-17 International Business Machines Corporation High performance field effect transistors on SOI substrate with stress-inducing material as buried insulator and methods
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
US7427554B2 (en) * 2005-08-12 2008-09-23 Silicon Genesis Corporation Manufacturing strained silicon substrates using a backing material
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
FR2897982B1 (fr) 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat
US7863157B2 (en) * 2006-03-17 2011-01-04 Silicon Genesis Corporation Method and structure for fabricating solar cells using a layer transfer process
CN101512721A (zh) * 2006-04-05 2009-08-19 硅源公司 利用层转移工艺制造太阳能电池的方法和结构
GB2437995A (en) * 2006-05-11 2007-11-14 X Fab Semiconductor Foundries Semiconductor processing
EP1858071A1 (en) * 2006-05-18 2007-11-21 S.O.I.TEC. Silicon on Insulator Technologies S.A. Method for fabricating a semiconductor on insulator type wafer and semiconductor on insulator wafer
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
FR2902233B1 (fr) 2006-06-09 2008-10-17 Soitec Silicon On Insulator Procede de limitation de diffusion en mode lacunaire dans une heterostructure
EP1901345A1 (en) * 2006-08-30 2008-03-19 Siltronic AG Multilayered semiconductor wafer and process for manufacturing the same
EP1928020B1 (en) 2006-11-30 2020-04-22 Soitec Method of manufacturing a semiconductor heterostructure
FR2910179B1 (fr) * 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
FR2911430B1 (fr) 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
JP2008244032A (ja) * 2007-03-27 2008-10-09 Sharp Corp 半導体装置及びその製造方法
WO2008149699A1 (en) 2007-06-01 2008-12-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and semiconductor device
JP4445524B2 (ja) 2007-06-26 2010-04-07 株式会社東芝 半導体記憶装置の製造方法
JP2009016692A (ja) 2007-07-06 2009-01-22 Toshiba Corp 半導体記憶装置の製造方法と半導体記憶装置
US20090278233A1 (en) 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
JP5499428B2 (ja) * 2007-09-07 2014-05-21 株式会社Sumco 貼り合わせウェーハの製造方法
US7915716B2 (en) 2007-09-27 2011-03-29 Stats Chippac Ltd. Integrated circuit package system with leadframe array
US7879699B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
US8128749B2 (en) 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
JP2009135453A (ja) * 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
US7696058B2 (en) * 2007-10-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US20090236689A1 (en) 2008-03-24 2009-09-24 Freescale Semiconductor, Inc. Integrated passive device and method with low cost substrate
FR2933234B1 (fr) 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
KR101236211B1 (ko) * 2008-08-27 2013-02-25 소이텍 선택되거나 제어된 격자 파라미터들을 갖는 반도체 물질층들을 이용하여 반도체 구조물들 또는 소자들을 제조하는 방법
JP2010225830A (ja) * 2009-03-24 2010-10-07 Mitsumi Electric Co Ltd 半導体装置の製造方法
JP2010251724A (ja) * 2009-03-26 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2010258083A (ja) 2009-04-22 2010-11-11 Panasonic Corp Soiウェーハ、その製造方法および半導体装置の製造方法
JP5569532B2 (ja) 2009-11-02 2014-08-13 富士電機株式会社 半導体装置および半導体装置の製造方法
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
WO2011087878A2 (en) 2010-01-18 2011-07-21 Applied Materials, Inc. Manufacture of thin film solar cells with high conversion efficiency
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8440541B2 (en) * 2010-02-25 2013-05-14 Memc Electronic Materials, Inc. Methods for reducing the width of the unbonded region in SOI structures
WO2011118643A1 (ja) 2010-03-26 2011-09-29 テルモ株式会社 留置針組立体
FR2961515B1 (fr) 2010-06-22 2012-08-24 Commissariat Energie Atomique Procede de realisation d'une couche mince de silicium monocristallin sur une couche de polymere
US8859393B2 (en) 2010-06-30 2014-10-14 Sunedison Semiconductor Limited Methods for in-situ passivation of silicon-on-insulator wafers
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
JP5627649B2 (ja) 2010-09-07 2014-11-19 株式会社東芝 窒化物半導体結晶層の製造方法
JP5117588B2 (ja) 2010-09-07 2013-01-16 株式会社東芝 窒化物半導体結晶層の製造方法
JP5522263B2 (ja) 2010-09-28 2014-06-18 株式会社村田製作所 圧電デバイス、圧電デバイスの製造方法
FR2967812B1 (fr) 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US9287353B2 (en) 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
EP3734645A1 (en) 2010-12-24 2020-11-04 QUALCOMM Incorporated Trap rich layer for semiconductor devices
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
JP5477302B2 (ja) * 2011-01-06 2014-04-23 株式会社デンソー 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法
US8796116B2 (en) * 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
US8846493B2 (en) 2011-03-16 2014-09-30 Sunedison Semiconductor Limited Methods for producing silicon on insulator structures having high resistivity regions in the handle wafer
FR2973158B1 (fr) 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
FR2973159B1 (fr) 2011-03-22 2013-04-19 Soitec Silicon On Insulator Procede de fabrication d'un substrat de base
FR2980916B1 (fr) 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
US9496255B2 (en) 2011-11-16 2016-11-15 Qualcomm Incorporated Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same
US8741739B2 (en) 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
CN103241705B (zh) * 2012-02-03 2015-12-09 中国科学院微电子研究所 硅腐蚀局部终止层制作方法
FR2988516B1 (fr) 2012-03-23 2014-03-07 Soitec Silicon On Insulator Procede d'implantation de fragilisation de substrats ameliore
US9500355B2 (en) 2012-05-04 2016-11-22 GE Lighting Solutions, LLC Lamp with light emitting elements surrounding active cooling device
US8921209B2 (en) 2012-09-12 2014-12-30 International Business Machines Corporation Defect free strained silicon on insulator (SSOI) substrates
EP2946410A4 (en) * 2013-01-16 2016-08-03 Qmat Inc TECHNIQUES FOR FORMING OPTOELECTRONIC DEVICES
US9202711B2 (en) 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
US8940595B2 (en) * 2013-03-15 2015-01-27 International Business Machines Corporation Faceted intrinsic epitaxial buffer layer for reducing short channel effects while maximizing channel stress levels
WO2014190165A2 (en) 2013-05-24 2014-11-27 Sunedison Semiconductor Limited Methods for producing low oxygen silicon ingots
US8951896B2 (en) 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9209069B2 (en) 2013-10-15 2015-12-08 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI substrate with reduced interface conductivity
US9768056B2 (en) * 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
KR102212296B1 (ko) * 2014-01-23 2021-02-04 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
WO2015119742A1 (en) 2014-02-07 2015-08-13 Sunedison Semiconductor Limited Methods for preparing layered semiconductor structures
JP6118757B2 (ja) 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
SG11201610771SA (en) * 2014-07-08 2017-01-27 Massachusetts Inst Technology Method of manufacturing a substrate
CN107004573A (zh) * 2014-12-05 2017-08-01 信越化学工业株式会社 复合基板的制造方法和复合基板
JP6179530B2 (ja) 2015-01-23 2017-08-16 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
US9704765B2 (en) 2015-07-31 2017-07-11 Polar Semiconductor, Llc Method of controlling etch-pattern density and device made using such method
FR3048548B1 (fr) 2016-03-02 2018-03-02 Soitec Procede de determination d'une energie convenable d'implantation dans un substrat donneur et procede de fabrication d'une structure de type semi-conducteur sur isolant

Similar Documents

Publication Publication Date Title
JP2019501523A5 (ja)
JP7222128B2 (ja) 多層構造
JP6749394B2 (ja) 滑らかな半導体表面の製造方法
TW202203473A (zh) 用於功率及rf應用的工程基板結構
TW201630113A (zh) 製造具有電荷捕捉層之高電阻率絕緣體上半導體晶圓之方法
US8847236B2 (en) Semiconductor substrate and semiconductor substrate manufacturing method
JP6592534B2 (ja) 多層構造体及びその製造方法
WO2019051299A1 (en) DIAMONDS AND HETEROPITAXIAL DIAMOND FORMATION METHODS
US20160247967A1 (en) GALLIUM NITRIDE ON 3C-SiC COMPOSITE WAFER
US9362368B2 (en) Substrate with silicon carbide film, method for producing substrate with silicon carbide film, and semiconductor device
WO2017135401A1 (ja) 半導体基板
CN105576013B (zh) 带碳化硅膜基板及其制造方法、以及半导体装置
JP2016092399A (ja) 炭化ケイ素膜付き基板、炭化ケイ素膜付き基板の製造方法、及び、半導体装置
JP4158607B2 (ja) 半導体基板の製造方法
US9368342B2 (en) Defect-free relaxed covering layer on semiconductor substrate with lattice mismatch
CN108987463B (zh) 包括石墨烯的半导体器件以及制造该半导体器件的方法
KR20090090100A (ko) 에피택셜 실리콘 박막 제조방법 및 이를 포함하는 전자소자
WO2017055820A1 (en) 3C-SiC BASED SENSOR
JP2016088836A (ja) 炭化ケイ素膜付き基板、半導体装置および炭化ケイ素膜付き基板の製造方法